lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstPrinter.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCInstrInfo.h"
  21 #include "llvm/MC/MCRegisterInfo.h"
  22 #include "llvm/Support/raw_ostream.h"
  23 using namespace llvm;
  24
  25 #define DEBUG_TYPE "asm-printer"
  26
  27 #include "ARMGenAsmWriter.inc"
  28
  29 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  30 ///
  31 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  32 static unsigned translateShiftImm(unsigned imm) {
  33   // lsr #32 and asr #32 exist, but should be encoded as a 0.
  34   assert((imm & ~0x1f) == 0 && "Invalid shift encoding");
  35
  36   if (imm == 0)
  37     return 32;
  38   return imm;
  39 }
  40
  41 /// Prints the shift value with an immediate value.
  42 static void printRegImmShift(raw_ostream &O, ARM_AM::ShiftOpc ShOpc,
  43                           unsigned ShImm, bool UseMarkup) {
  44   if (ShOpc == ARM_AM::no_shift || (ShOpc == ARM_AM::lsl && !ShImm))
  45     return;
  46   O << ", ";
  47
  48   assert (!(ShOpc == ARM_AM::ror && !ShImm) && "Cannot have ror #0");
  49   O << getShiftOpcStr(ShOpc);
  50
  51   if (ShOpc != ARM_AM::rrx) {
  52     O << " ";
  53     if (UseMarkup)
  54       O << "<imm:";
  55     O << "#" << translateShiftImm(ShImm);
  56     if (UseMarkup)
  57       O << ">";
  58   }
  59 }
  60
  61 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  62                                const MCInstrInfo &MII,
  63                                const MCRegisterInfo &MRI,
  64                                const MCSubtargetInfo &STI) :
  65   MCInstPrinter(MAI, MII, MRI) {
  66   // Initialize the set of available features.
  67   setAvailableFeatures(STI.getFeatureBits());
  68 }
  69
  70 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  71   OS << markup("<reg:")
  72      << getRegisterName(RegNo)
  73      << markup(">");
  74 }
  75
  76 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  77                                StringRef Annot) {
  78   unsigned Opcode = MI->getOpcode();
  79
  80   switch(Opcode) {
  81
  82   // Check for HINT instructions w/ canonical names.
  83   case ARM::HINT:
  84   case ARM::tHINT:
  85   case ARM::t2HINT:
  86     switch (MI->getOperand(0).getImm()) {
  87     case 0: O << "\tnop"; break;
  88     case 1: O << "\tyield"; break;
  89     case 2: O << "\twfe"; break;
  90     case 3: O << "\twfi"; break;
  91     case 4: O << "\tsev"; break;
  92     case 5:
  93       if ((getAvailableFeatures() & ARM::HasV8Ops)) {
  94         O << "\tsevl";
  95         break;
  96       } // Fallthrough for non-v8
  97     default:
  98       // Anything else should just print normally.
  99       printInstruction(MI, O);
 100       printAnnotation(O, Annot);
 101       return;
 102     }
 103     printPredicateOperand(MI, 1, O);
 104     if (Opcode == ARM::t2HINT)
 105       O << ".w";
 106     printAnnotation(O, Annot);
 107     return;
 108
 109   // Check for MOVs and print canonical forms, instead.
 110   case ARM::MOVsr: {
 111     // FIXME: Thumb variants?
 112     const MCOperand &Dst = MI->getOperand(0);
 113     const MCOperand &MO1 = MI->getOperand(1);
 114     const MCOperand &MO2 = MI->getOperand(2);
 115     const MCOperand &MO3 = MI->getOperand(3);
 116
 117     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 118     printSBitModifierOperand(MI, 6, O);
 119     printPredicateOperand(MI, 4, O);
 120
 121     O << '\t';
 122     printRegName(O, Dst.getReg());
 123     O << ", ";
 124     printRegName(O, MO1.getReg());
 125
 126     O << ", ";
 127     printRegName(O, MO2.getReg());
 128     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 129     printAnnotation(O, Annot);
 130     return;
 131   }
 132
 133   case ARM::MOVsi: {
 134     // FIXME: Thumb variants?
 135     const MCOperand &Dst = MI->getOperand(0);
 136     const MCOperand &MO1 = MI->getOperand(1);
 137     const MCOperand &MO2 = MI->getOperand(2);
 138
 139     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
 140     printSBitModifierOperand(MI, 5, O);
 141     printPredicateOperand(MI, 3, O);
 142
 143     O << '\t';
 144     printRegName(O, Dst.getReg());
 145     O << ", ";
 146     printRegName(O, MO1.getReg());
 147
 148     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
 149       printAnnotation(O, Annot);
 150       return;
 151     }
 152
 153     O << ", "
 154       << markup("<imm:")
 155       << "#" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()))
 156       << markup(">");
 157     printAnnotation(O, Annot);
 158     return;
 159   }
 160
 161   // A8.6.123 PUSH
 162   case ARM::STMDB_UPD:
 163   case ARM::t2STMDB_UPD:
 164     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 165       // Should only print PUSH if there are at least two registers in the list.
 166       O << '\t' << "push";
 167       printPredicateOperand(MI, 2, O);
 168       if (Opcode == ARM::t2STMDB_UPD)
 169         O << ".w";
 170       O << '\t';
 171       printRegisterList(MI, 4, O);
 172       printAnnotation(O, Annot);
 173       return;
 174     } else
 175       break;
 176
 177   case ARM::STR_PRE_IMM:
 178     if (MI->getOperand(2).getReg() == ARM::SP &&
 179         MI->getOperand(3).getImm() == -4) {
 180       O << '\t' << "push";
 181       printPredicateOperand(MI, 4, O);
 182       O << "\t{";
 183       printRegName(O, MI->getOperand(1).getReg());
 184       O << "}";
 185       printAnnotation(O, Annot);
 186       return;
 187     } else
 188       break;
 189
 190   // A8.6.122 POP
 191   case ARM::LDMIA_UPD:
 192   case ARM::t2LDMIA_UPD:
 193     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 194       // Should only print POP if there are at least two registers in the list.
 195       O << '\t' << "pop";
 196       printPredicateOperand(MI, 2, O);
 197       if (Opcode == ARM::t2LDMIA_UPD)
 198         O << ".w";
 199       O << '\t';
 200       printRegisterList(MI, 4, O);
 201       printAnnotation(O, Annot);
 202       return;
 203     } else
 204       break;
 205
 206   case ARM::LDR_POST_IMM:
 207     if (MI->getOperand(2).getReg() == ARM::SP &&
 208         MI->getOperand(4).getImm() == 4) {
 209       O << '\t' << "pop";
 210       printPredicateOperand(MI, 5, O);
 211       O << "\t{";
 212       printRegName(O, MI->getOperand(0).getReg());
 213       O << "}";
 214       printAnnotation(O, Annot);
 215       return;
 216     } else
 217       break;
 218
 219   // A8.6.355 VPUSH
 220   case ARM::VSTMSDB_UPD:
 221   case ARM::VSTMDDB_UPD:
 222     if (MI->getOperand(0).getReg() == ARM::SP) {
 223       O << '\t' << "vpush";
 224       printPredicateOperand(MI, 2, O);
 225       O << '\t';
 226       printRegisterList(MI, 4, O);
 227       printAnnotation(O, Annot);
 228       return;
 229     } else
 230       break;
 231
 232   // A8.6.354 VPOP
 233   case ARM::VLDMSIA_UPD:
 234   case ARM::VLDMDIA_UPD:
 235     if (MI->getOperand(0).getReg() == ARM::SP) {
 236       O << '\t' << "vpop";
 237       printPredicateOperand(MI, 2, O);
 238       O << '\t';
 239       printRegisterList(MI, 4, O);
 240       printAnnotation(O, Annot);
 241       return;
 242     } else
 243       break;
 244
 245   case ARM::tLDMIA: {
 246     bool Writeback = true;
 247     unsigned BaseReg = MI->getOperand(0).getReg();
 248     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 249       if (MI->getOperand(i).getReg() == BaseReg)
 250         Writeback = false;
 251     }
 252
 253     O << "\tldm";
 254
 255     printPredicateOperand(MI, 1, O);
 256     O << '\t';
 257     printRegName(O, BaseReg);
 258     if (Writeback) O << "!";
 259     O << ", ";
 260     printRegisterList(MI, 3, O);
 261     printAnnotation(O, Annot);
 262     return;
 263   }
 264
 265   // Combine 2 GPRs from disassember into a GPRPair to match with instr def.
 266   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
 267   // a single GPRPair reg operand is used in the .td file to replace the two
 268   // GPRs. However, when decoding them, the two GRPs cannot be automatically
 269   // expressed as a GPRPair, so we have to manually merge them.
 270   // FIXME: We would really like to be able to tablegen'erate this.
 271   case ARM::LDREXD: case ARM::STREXD:
 272   case ARM::LDAEXD: case ARM::STLEXD:
 273     const MCRegisterClass& MRC = MRI.getRegClass(ARM::GPRRegClassID);
 274     bool isStore = Opcode == ARM::STREXD || Opcode == ARM::STLEXD;
 275     unsigned Reg = MI->getOperand(isStore ? 1 : 0).getReg();
 276     if (MRC.contains(Reg)) {
 277       MCInst NewMI;
 278       MCOperand NewReg;
 279       NewMI.setOpcode(Opcode);
 280
 281       if (isStore)
 282         NewMI.addOperand(MI->getOperand(0));
 283       NewReg = MCOperand::CreateReg(MRI.getMatchingSuperReg(Reg, ARM::gsub_0,
 284         &MRI.getRegClass(ARM::GPRPairRegClassID)));
 285       NewMI.addOperand(NewReg);
 286
 287       // Copy the rest operands into NewMI.
 288       for(unsigned i= isStore ? 3 : 2; i < MI->getNumOperands(); ++i)
 289         NewMI.addOperand(MI->getOperand(i));
 290       printInstruction(&NewMI, O);
 291       return;
 292     }
 293   }
 294
 295   printInstruction(MI, O);
 296   printAnnotation(O, Annot);
 297 }
 298
 299 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 300                                   raw_ostream &O) {
 301   const MCOperand &Op = MI->getOperand(OpNo);
 302   if (Op.isReg()) {
 303     unsigned Reg = Op.getReg();
 304     printRegName(O, Reg);
 305   } else if (Op.isImm()) {
 306     O << markup("<imm:")
 307       << '#' << formatImm(Op.getImm())
 308       << markup(">");
 309   } else {
 310     assert(Op.isExpr() && "unknown operand kind in printOperand");
 311     const MCExpr *Expr = Op.getExpr();
 312     switch (Expr->getKind()) {
 313     case MCExpr::Binary:
 314       O << '#' << *Expr;
 315       break;
 316     case MCExpr::Constant: {
 317       // If a symbolic branch target was added as a constant expression then
 318       // print that address in hex. And only print 32 unsigned bits for the
 319       // address.
 320       const MCConstantExpr *Constant = cast<MCConstantExpr>(Expr);
 321       int64_t TargetAddress;
 322       if (!Constant->EvaluateAsAbsolute(TargetAddress)) {
 323         O << '#' << *Expr;
 324       } else {
 325         O << "0x";
 326         O.write_hex(static_cast<uint32_t>(TargetAddress));
 327       }
 328       break;
 329     }
 330     default:
 331       // FIXME: Should we always treat this as if it is a constant literal and
 332       // prefix it with '#'?
 333       O << *Expr;
 334       break;
 335     }
 336   }
 337 }
 338
 339 void ARMInstPrinter::printThumbLdrLabelOperand(const MCInst *MI, unsigned OpNum,
 340                                                raw_ostream &O) {
 341   const MCOperand &MO1 = MI->getOperand(OpNum);
 342   if (MO1.isExpr()) {
 343     O << *MO1.getExpr();
 344     return;
 345   }
 346
 347   O << markup("<mem:") << "[pc, ";
 348
 349   int32_t OffImm = (int32_t)MO1.getImm();
 350   bool isSub = OffImm < 0;
 351
 352   // Special value for #-0. All others are normal.
 353   if (OffImm == INT32_MIN)
 354     OffImm = 0;
 355   if (isSub) {
 356     O << markup("<imm:")
 357       << "#-" << formatImm(-OffImm)
 358       << markup(">");
 359   } else {
 360     O << markup("<imm:")
 361       << "#" << formatImm(OffImm)
 362       << markup(">");
 363   }
 364   O << "]" << markup(">");
 365 }
 366
 367 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 368 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 369 //    REG 0   0           - e.g. R5
 370 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 371 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 372 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 373                                        raw_ostream &O) {
 374   const MCOperand &MO1 = MI->getOperand(OpNum);
 375   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 376   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 377
 378   printRegName(O, MO1.getReg());
 379
 380   // Print the shift opc.
 381   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 382   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 383   if (ShOpc == ARM_AM::rrx)
 384     return;
 385
 386   O << ' ';
 387   printRegName(O, MO2.getReg());
 388   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 389 }
 390
 391 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 392                                        raw_ostream &O) {
 393   const MCOperand &MO1 = MI->getOperand(OpNum);
 394   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 395
 396   printRegName(O, MO1.getReg());
 397
 398   // Print the shift opc.
 399   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
 400                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
 401 }
 402
 403
 404 //===--------------------------------------------------------------------===//
 405 // Addressing Mode #2
 406 //===--------------------------------------------------------------------===//
 407
 408 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 409                                                 raw_ostream &O) {
 410   const MCOperand &MO1 = MI->getOperand(Op);
 411   const MCOperand &MO2 = MI->getOperand(Op+1);
 412   const MCOperand &MO3 = MI->getOperand(Op+2);
 413
 414   O << markup("<mem:") << "[";
 415   printRegName(O, MO1.getReg());
 416
 417   if (!MO2.getReg()) {
 418     if (ARM_AM::getAM2Offset(MO3.getImm())) { // Don't print +0.
 419       O << ", "
 420         << markup("<imm:")
 421         << "#"
 422         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 423         << ARM_AM::getAM2Offset(MO3.getImm())
 424         << markup(">");
 425     }
 426     O << "]" << markup(">");
 427     return;
 428   }
 429
 430   O << ", ";
 431   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()));
 432   printRegName(O, MO2.getReg());
 433
 434   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO3.getImm()),
 435                    ARM_AM::getAM2Offset(MO3.getImm()), UseMarkup);
 436   O << "]" << markup(">");
 437 }
 438
 439 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 440                                            raw_ostream &O) {
 441   const MCOperand &MO1 = MI->getOperand(Op);
 442   const MCOperand &MO2 = MI->getOperand(Op+1);
 443   O << markup("<mem:") << "[";
 444   printRegName(O, MO1.getReg());
 445   O << ", ";
 446   printRegName(O, MO2.getReg());
 447   O << "]" << markup(">");
 448 }
 449
 450 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 451                                            raw_ostream &O) {
 452   const MCOperand &MO1 = MI->getOperand(Op);
 453   const MCOperand &MO2 = MI->getOperand(Op+1);
 454   O << markup("<mem:") << "[";
 455   printRegName(O, MO1.getReg());
 456   O << ", ";
 457   printRegName(O, MO2.getReg());
 458   O << ", lsl " << markup("<imm:") << "#1" << markup(">") << "]" << markup(">");
 459 }
 460
 461 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 462                                            raw_ostream &O) {
 463   const MCOperand &MO1 = MI->getOperand(Op);
 464
 465   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 466     printOperand(MI, Op, O);
 467     return;
 468   }
 469
 470 #ifndef NDEBUG
 471   const MCOperand &MO3 = MI->getOperand(Op+2);
 472   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 473   assert(IdxMode != ARMII::IndexModePost &&
 474          "Should be pre or offset index op");
 475 #endif
 476
 477   printAM2PreOrOffsetIndexOp(MI, Op, O);
 478 }
 479
 480 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 481                                                  unsigned OpNum,
 482                                                  raw_ostream &O) {
 483   const MCOperand &MO1 = MI->getOperand(OpNum);
 484   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 485
 486   if (!MO1.getReg()) {
 487     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 488     O << markup("<imm:")
 489       << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 490       << ImmOffs
 491       << markup(">");
 492     return;
 493   }
 494
 495   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()));
 496   printRegName(O, MO1.getReg());
 497
 498   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO2.getImm()),
 499                    ARM_AM::getAM2Offset(MO2.getImm()), UseMarkup);
 500 }
 501
 502 //===--------------------------------------------------------------------===//
 503 // Addressing Mode #3
 504 //===--------------------------------------------------------------------===//
 505
 506 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 507                                                 raw_ostream &O,
 508                                                 bool AlwaysPrintImm0) {
 509   const MCOperand &MO1 = MI->getOperand(Op);
 510   const MCOperand &MO2 = MI->getOperand(Op+1);
 511   const MCOperand &MO3 = MI->getOperand(Op+2);
 512
 513   O << markup("<mem:") << '[';
 514   printRegName(O, MO1.getReg());
 515
 516   if (MO2.getReg()) {
 517     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()));
 518     printRegName(O, MO2.getReg());
 519     O << ']' << markup(">");
 520     return;
 521   }
 522
 523   //If the op is sub we have to print the immediate even if it is 0
 524   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 525   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 526
 527   if (AlwaysPrintImm0 || ImmOffs || (op == ARM_AM::sub)) {
 528     O << ", "
 529       << markup("<imm:")
 530       << "#"
 531       << ARM_AM::getAddrOpcStr(op)
 532       << ImmOffs
 533       << markup(">");
 534   }
 535   O << ']' << markup(">");
 536 }
 537
 538 template <bool AlwaysPrintImm0>
 539 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 540                                            raw_ostream &O) {
 541   const MCOperand &MO1 = MI->getOperand(Op);
 542   if (!MO1.isReg()) {   //  For label symbolic references.
 543     printOperand(MI, Op, O);
 544     return;
 545   }
 546
 547   const MCOperand &MO3 = MI->getOperand(Op+2);
 548
 549   assert(ARM_AM::getAM3IdxMode(MO3.getImm()) != ARMII::IndexModePost &&
 550          "unexpected idxmode");
 551   printAM3PreOrOffsetIndexOp(MI, Op, O, AlwaysPrintImm0);
 552 }
 553
 554 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 555                                                  unsigned OpNum,
 556                                                  raw_ostream &O) {
 557   const MCOperand &MO1 = MI->getOperand(OpNum);
 558   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 559
 560   if (MO1.getReg()) {
 561     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()));
 562     printRegName(O, MO1.getReg());
 563     return;
 564   }
 565
 566   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 567   O << markup("<imm:")
 568     << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm())) << ImmOffs
 569     << markup(">");
 570 }
 571
 572 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 573                                              unsigned OpNum,
 574                                              raw_ostream &O) {
 575   const MCOperand &MO = MI->getOperand(OpNum);
 576   unsigned Imm = MO.getImm();
 577   O << markup("<imm:")
 578     << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff)
 579     << markup(">");
 580 }
 581
 582 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 583                                             raw_ostream &O) {
 584   const MCOperand &MO1 = MI->getOperand(OpNum);
 585   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 586
 587   O << (MO2.getImm() ? "" : "-");
 588   printRegName(O, MO1.getReg());
 589 }
 590
 591 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 592                                              unsigned OpNum,
 593                                              raw_ostream &O) {
 594   const MCOperand &MO = MI->getOperand(OpNum);
 595   unsigned Imm = MO.getImm();
 596   O << markup("<imm:")
 597     << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2)
 598     << markup(">");
 599 }
 600
 601
 602 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 603                                            raw_ostream &O) {
 604   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 605                                                  .getImm());
 606   O << ARM_AM::getAMSubModeStr(Mode);
 607 }
 608
 609 template <bool AlwaysPrintImm0>
 610 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 611                                            raw_ostream &O) {
 612   const MCOperand &MO1 = MI->getOperand(OpNum);
 613   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 614
 615   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 616     printOperand(MI, OpNum, O);
 617     return;
 618   }
 619
 620   O << markup("<mem:") << "[";
 621   printRegName(O, MO1.getReg());
 622
 623   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 624   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 625   if (AlwaysPrintImm0 || ImmOffs || Op == ARM_AM::sub) {
 626     O << ", "
 627       << markup("<imm:")
 628       << "#"
 629       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 630       << ImmOffs * 4
 631       << markup(">");
 632   }
 633   O << "]" << markup(">");
 634 }
 635
 636 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 637                                            raw_ostream &O) {
 638   const MCOperand &MO1 = MI->getOperand(OpNum);
 639   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 640
 641   O << markup("<mem:") << "[";
 642   printRegName(O, MO1.getReg());
 643   if (MO2.getImm()) {
 644     O << ":" << (MO2.getImm() << 3);
 645   }
 646   O << "]" << markup(">");
 647 }
 648
 649 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 650                                            raw_ostream &O) {
 651   const MCOperand &MO1 = MI->getOperand(OpNum);
 652   O << markup("<mem:") << "[";
 653   printRegName(O, MO1.getReg());
 654   O << "]" << markup(">");
 655 }
 656
 657 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 658                                                  unsigned OpNum,
 659                                                  raw_ostream &O) {
 660   const MCOperand &MO = MI->getOperand(OpNum);
 661   if (MO.getReg() == 0)
 662     O << "!";
 663   else {
 664     O << ", ";
 665     printRegName(O, MO.getReg());
 666   }
 667 }
 668
 669 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 670                                                     unsigned OpNum,
 671                                                     raw_ostream &O) {
 672   const MCOperand &MO = MI->getOperand(OpNum);
 673   uint32_t v = ~MO.getImm();
 674   int32_t lsb = countTrailingZeros(v);
 675   int32_t width = (32 - countLeadingZeros (v)) - lsb;
 676   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 677   O << markup("<imm:") << '#' << lsb << markup(">")
 678     << ", "
 679     << markup("<imm:") << '#' << width << markup(">");
 680 }
 681
 682 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 683                                      raw_ostream &O) {
 684   unsigned val = MI->getOperand(OpNum).getImm();
 685   O << ARM_MB::MemBOptToString(val, (getAvailableFeatures() & ARM::HasV8Ops));
 686 }
 687
 688 void ARMInstPrinter::printInstSyncBOption(const MCInst *MI, unsigned OpNum,
 689                                           raw_ostream &O) {
 690   unsigned val = MI->getOperand(OpNum).getImm();
 691   O << ARM_ISB::InstSyncBOptToString(val);
 692 }
 693
 694 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 695                                           raw_ostream &O) {
 696   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 697   bool isASR = (ShiftOp & (1 << 5)) != 0;
 698   unsigned Amt = ShiftOp & 0x1f;
 699   if (isASR) {
 700     O << ", asr "
 701       << markup("<imm:")
 702       << "#" << (Amt == 0 ? 32 : Amt)
 703       << markup(">");
 704   }
 705   else if (Amt) {
 706     O << ", lsl "
 707       << markup("<imm:")
 708       << "#" << Amt
 709       << markup(">");
 710   }
 711 }
 712
 713 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 714                                          raw_ostream &O) {
 715   unsigned Imm = MI->getOperand(OpNum).getImm();
 716   if (Imm == 0)
 717     return;
 718   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 719   O << ", lsl " << markup("<imm:") << "#" << Imm << markup(">");
 720 }
 721
 722 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 723                                          raw_ostream &O) {
 724   unsigned Imm = MI->getOperand(OpNum).getImm();
 725   // A shift amount of 32 is encoded as 0.
 726   if (Imm == 0)
 727     Imm = 32;
 728   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 729   O << ", asr " << markup("<imm:") << "#" << Imm << markup(">");
 730 }
 731
 732 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 733                                        raw_ostream &O) {
 734   O << "{";
 735   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 736     if (i != OpNum) O << ", ";
 737     printRegName(O, MI->getOperand(i).getReg());
 738   }
 739   O << "}";
 740 }
 741
 742 void ARMInstPrinter::printGPRPairOperand(const MCInst *MI, unsigned OpNum,
 743                                          raw_ostream &O) {
 744   unsigned Reg = MI->getOperand(OpNum).getReg();
 745   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_0));
 746   O << ", ";
 747   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_1));
 748 }
 749
 750
 751 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 752                                         raw_ostream &O) {
 753   const MCOperand &Op = MI->getOperand(OpNum);
 754   if (Op.getImm())
 755     O << "be";
 756   else
 757     O << "le";
 758 }
 759
 760 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 761                                   raw_ostream &O) {
 762   const MCOperand &Op = MI->getOperand(OpNum);
 763   O << ARM_PROC::IModToString(Op.getImm());
 764 }
 765
 766 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 767                                    raw_ostream &O) {
 768   const MCOperand &Op = MI->getOperand(OpNum);
 769   unsigned IFlags = Op.getImm();
 770   for (int i=2; i >= 0; --i)
 771     if (IFlags & (1 << i))
 772       O << ARM_PROC::IFlagsToString(1 << i);
 773
 774   if (IFlags == 0)
 775     O << "none";
 776 }
 777
 778 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 779                                          raw_ostream &O) {
 780   const MCOperand &Op = MI->getOperand(OpNum);
 781   unsigned SpecRegRBit = Op.getImm() >> 4;
 782   unsigned Mask = Op.getImm() & 0xf;
 783   uint64_t FeatureBits = getAvailableFeatures();
 784
 785   if (FeatureBits & ARM::FeatureMClass) {
 786     unsigned SYSm = Op.getImm();
 787     unsigned Opcode = MI->getOpcode();
 788
 789     // For writes, handle extended mask bits if the DSP extension is present.
 790     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::FeatureDSPThumb2)) {
 791       switch (SYSm) {
 792       case 0x400: O << "apsr_g"; return;
 793       case 0xc00: O << "apsr_nzcvqg"; return;
 794       case 0x401: O << "iapsr_g"; return;
 795       case 0xc01: O << "iapsr_nzcvqg"; return;
 796       case 0x402: O << "eapsr_g"; return;
 797       case 0xc02: O << "eapsr_nzcvqg"; return;
 798       case 0x403: O << "xpsr_g"; return;
 799       case 0xc03: O << "xpsr_nzcvqg"; return;
 800       }
 801     }
 802
 803     // Handle the basic 8-bit mask.
 804     SYSm &= 0xff;
 805
 806     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::HasV7Ops)) {
 807       // ARMv7-M deprecates using MSR APSR without a _<bits> qualifier as an
 808       // alias for MSR APSR_nzcvq.
 809       switch (SYSm) {
 810       case 0: O << "apsr_nzcvq"; return;
 811       case 1: O << "iapsr_nzcvq"; return;
 812       case 2: O << "eapsr_nzcvq"; return;
 813       case 3: O << "xpsr_nzcvq"; return;
 814       }
 815     }
 816
 817     switch (SYSm) {
 818     default: llvm_unreachable("Unexpected mask value!");
 819     case  0: O << "apsr"; return;
 820     case  1: O << "iapsr"; return;
 821     case  2: O << "eapsr"; return;
 822     case  3: O << "xpsr"; return;
 823     case  5: O << "ipsr"; return;
 824     case  6: O << "epsr"; return;
 825     case  7: O << "iepsr"; return;
 826     case  8: O << "msp"; return;
 827     case  9: O << "psp"; return;
 828     case 16: O << "primask"; return;
 829     case 17: O << "basepri"; return;
 830     case 18: O << "basepri_max"; return;
 831     case 19: O << "faultmask"; return;
 832     case 20: O << "control"; return;
 833     }
 834   }
 835
 836   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 837   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 838   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 839     O << "APSR_";
 840     switch (Mask) {
 841     default: llvm_unreachable("Unexpected mask value!");
 842     case 4:  O << "g"; return;
 843     case 8:  O << "nzcvq"; return;
 844     case 12: O << "nzcvqg"; return;
 845     }
 846   }
 847
 848   if (SpecRegRBit)
 849     O << "SPSR";
 850   else
 851     O << "CPSR";
 852
 853   if (Mask) {
 854     O << '_';
 855     if (Mask & 8) O << 'f';
 856     if (Mask & 4) O << 's';
 857     if (Mask & 2) O << 'x';
 858     if (Mask & 1) O << 'c';
 859   }
 860 }
 861
 862 void ARMInstPrinter::printBankedRegOperand(const MCInst *MI, unsigned OpNum,
 863                                            raw_ostream &O) {
 864   uint32_t Banked = MI->getOperand(OpNum).getImm();
 865   uint32_t R = (Banked & 0x20) >> 5;
 866   uint32_t SysM = Banked & 0x1f;
 867
 868   // Nothing much we can do about this, the encodings are specified in B9.2.3 of
 869   // the ARM ARM v7C, and are all over the shop.
 870   if (R) {
 871     O << "SPSR_";
 872
 873     switch(SysM) {
 874     case 0x0e: O << "fiq"; return;
 875     case 0x10: O << "irq"; return;
 876     case 0x12: O << "svc"; return;
 877     case 0x14: O << "abt"; return;
 878     case 0x16: O << "und"; return;
 879     case 0x1c: O << "mon"; return;
 880     case 0x1e: O << "hyp"; return;
 881     default: llvm_unreachable("Invalid banked SPSR register");
 882     }
 883   }
 884
 885   assert(!R && "should have dealt with SPSR regs");
 886   const char *RegNames[] = {
 887     "r8_usr", "r9_usr", "r10_usr", "r11_usr", "r12_usr", "sp_usr", "lr_usr", "",
 888     "r8_fiq", "r9_fiq", "r10_fiq", "r11_fiq", "r12_fiq", "sp_fiq", "lr_fiq", "",
 889     "lr_irq", "sp_irq", "lr_svc",  "sp_svc",  "lr_abt",  "sp_abt", "lr_und", "sp_und",
 890     "",       "",       "",        "",        "lr_mon",  "sp_mon", "elr_hyp", "sp_hyp"
 891   };
 892   const char *Name = RegNames[SysM];
 893   assert(Name[0] && "invalid banked register operand");
 894
 895   O << Name;
 896 }
 897
 898 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 899                                            raw_ostream &O) {
 900   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 901   // Handle the undefined 15 CC value here for printing so we don't abort().
 902   if ((unsigned)CC == 15)
 903     O << "<und>";
 904   else if (CC != ARMCC::AL)
 905     O << ARMCondCodeToString(CC);
 906 }
 907
 908 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 909                                                     unsigned OpNum,
 910                                                     raw_ostream &O) {
 911   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 912   O << ARMCondCodeToString(CC);
 913 }
 914
 915 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 916                                               raw_ostream &O) {
 917   if (MI->getOperand(OpNum).getReg()) {
 918     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 919            "Expect ARM CPSR register!");
 920     O << 's';
 921   }
 922 }
 923
 924 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 925                                           raw_ostream &O) {
 926   O << MI->getOperand(OpNum).getImm();
 927 }
 928
 929 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 930                                      raw_ostream &O) {
 931   O << "p" << MI->getOperand(OpNum).getImm();
 932 }
 933
 934 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 935                                      raw_ostream &O) {
 936   O << "c" << MI->getOperand(OpNum).getImm();
 937 }
 938
 939 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 940                                           raw_ostream &O) {
 941   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 942 }
 943
 944 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 945                                   raw_ostream &O) {
 946   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 947 }
 948
 949 template<unsigned scale>
 950 void ARMInstPrinter::printAdrLabelOperand(const MCInst *MI, unsigned OpNum,
 951                                   raw_ostream &O) {
 952   const MCOperand &MO = MI->getOperand(OpNum);
 953
 954   if (MO.isExpr()) {
 955     O << *MO.getExpr();
 956     return;
 957   }
 958
 959   int32_t OffImm = (int32_t)MO.getImm() << scale;
 960
 961   O << markup("<imm:");
 962   if (OffImm == INT32_MIN)
 963     O << "#-0";
 964   else if (OffImm < 0)
 965     O << "#-" << -OffImm;
 966   else
 967     O << "#" << OffImm;
 968   O << markup(">");
 969 }
 970
 971 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 972                                             raw_ostream &O) {
 973   O << markup("<imm:")
 974     << "#" << formatImm(MI->getOperand(OpNum).getImm() * 4)
 975     << markup(">");
 976 }
 977
 978 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
 979                                      raw_ostream &O) {
 980   unsigned Imm = MI->getOperand(OpNum).getImm();
 981   O << markup("<imm:")
 982     << "#" << formatImm((Imm == 0 ? 32 : Imm))
 983     << markup(">");
 984 }
 985
 986 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
 987                                       raw_ostream &O) {
 988   // (3 - the number of trailing zeros) is the number of then / else.
 989   unsigned Mask = MI->getOperand(OpNum).getImm();
 990   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
 991   unsigned CondBit0 = Firstcond & 1;
 992   unsigned NumTZ = countTrailingZeros(Mask);
 993   assert(NumTZ <= 3 && "Invalid IT mask!");
 994   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 995     bool T = ((Mask >> Pos) & 1) == CondBit0;
 996     if (T)
 997       O << 't';
 998     else
 999       O << 'e';
1000   }
1001 }
1002
1003 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
1004                                                  raw_ostream &O) {
1005   const MCOperand &MO1 = MI->getOperand(Op);
1006   const MCOperand &MO2 = MI->getOperand(Op + 1);
1007
1008   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1009     printOperand(MI, Op, O);
1010     return;
1011   }
1012
1013   O << markup("<mem:") << "[";
1014   printRegName(O, MO1.getReg());
1015   if (unsigned RegNum = MO2.getReg()) {
1016     O << ", ";
1017     printRegName(O, RegNum);
1018   }
1019   O << "]" << markup(">");
1020 }
1021
1022 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
1023                                                     unsigned Op,
1024                                                     raw_ostream &O,
1025                                                     unsigned Scale) {
1026   const MCOperand &MO1 = MI->getOperand(Op);
1027   const MCOperand &MO2 = MI->getOperand(Op + 1);
1028
1029   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1030     printOperand(MI, Op, O);
1031     return;
1032   }
1033
1034   O << markup("<mem:") << "[";
1035   printRegName(O, MO1.getReg());
1036   if (unsigned ImmOffs = MO2.getImm()) {
1037     O << ", "
1038       << markup("<imm:")
1039       << "#" << formatImm(ImmOffs * Scale)
1040       << markup(">");
1041   }
1042   O << "]" << markup(">");
1043 }
1044
1045 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
1046                                                      unsigned Op,
1047                                                      raw_ostream &O) {
1048   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
1049 }
1050
1051 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
1052                                                      unsigned Op,
1053                                                      raw_ostream &O) {
1054   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
1055 }
1056
1057 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
1058                                                      unsigned Op,
1059                                                      raw_ostream &O) {
1060   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1061 }
1062
1063 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
1064                                                  raw_ostream &O) {
1065   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1066 }
1067
1068 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1069 // register with shift forms.
1070 // REG 0   0           - e.g. R5
1071 // REG IMM, SH_OPC     - e.g. R5, LSL #3
1072 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
1073                                       raw_ostream &O) {
1074   const MCOperand &MO1 = MI->getOperand(OpNum);
1075   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1076
1077   unsigned Reg = MO1.getReg();
1078   printRegName(O, Reg);
1079
1080   // Print the shift opc.
1081   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
1082   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
1083                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
1084 }
1085
1086 template <bool AlwaysPrintImm0>
1087 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
1088                                                raw_ostream &O) {
1089   const MCOperand &MO1 = MI->getOperand(OpNum);
1090   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1091
1092   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1093     printOperand(MI, OpNum, O);
1094     return;
1095   }
1096
1097   O << markup("<mem:") << "[";
1098   printRegName(O, MO1.getReg());
1099
1100   int32_t OffImm = (int32_t)MO2.getImm();
1101   bool isSub = OffImm < 0;
1102   // Special value for #-0. All others are normal.
1103   if (OffImm == INT32_MIN)
1104     OffImm = 0;
1105   if (isSub) {
1106     O << ", "
1107       << markup("<imm:")
1108       << "#-" << formatImm(-OffImm)
1109       << markup(">");
1110   }
1111   else if (AlwaysPrintImm0 || OffImm > 0) {
1112     O << ", "
1113       << markup("<imm:")
1114       << "#" << formatImm(OffImm)
1115       << markup(">");
1116   }
1117   O << "]" << markup(">");
1118 }
1119
1120 template<bool AlwaysPrintImm0>
1121 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
1122                                                 unsigned OpNum,
1123                                                 raw_ostream &O) {
1124   const MCOperand &MO1 = MI->getOperand(OpNum);
1125   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1126
1127   O << markup("<mem:") << "[";
1128   printRegName(O, MO1.getReg());
1129
1130   int32_t OffImm = (int32_t)MO2.getImm();
1131   bool isSub = OffImm < 0;
1132   // Don't print +0.
1133   if (OffImm == INT32_MIN)
1134     OffImm = 0;
1135   if (isSub) {
1136     O << ", "
1137       << markup("<imm:")
1138       << "#-" << -OffImm
1139       << markup(">");
1140   } else if (AlwaysPrintImm0 || OffImm > 0) {
1141     O << ", "
1142       << markup("<imm:")
1143       << "#" << OffImm
1144       << markup(">");
1145   }
1146   O << "]" << markup(">");
1147 }
1148
1149 template<bool AlwaysPrintImm0>
1150 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
1151                                                   unsigned OpNum,
1152                                                   raw_ostream &O) {
1153   const MCOperand &MO1 = MI->getOperand(OpNum);
1154   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1155
1156   if (!MO1.isReg()) {   //  For label symbolic references.
1157     printOperand(MI, OpNum, O);
1158     return;
1159   }
1160
1161   O << markup("<mem:") << "[";
1162   printRegName(O, MO1.getReg());
1163
1164   int32_t OffImm = (int32_t)MO2.getImm();
1165   bool isSub = OffImm < 0;
1166
1167   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1168
1169   // Don't print +0.
1170   if (OffImm == INT32_MIN)
1171     OffImm = 0;
1172   if (isSub) {
1173     O << ", "
1174       << markup("<imm:")
1175       << "#-" << -OffImm
1176       << markup(">");
1177   } else if (AlwaysPrintImm0 || OffImm > 0) {
1178     O << ", "
1179       << markup("<imm:")
1180       << "#" << OffImm
1181       << markup(">");
1182   }
1183   O << "]" << markup(">");
1184 }
1185
1186 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
1187                                                        unsigned OpNum,
1188                                                        raw_ostream &O) {
1189   const MCOperand &MO1 = MI->getOperand(OpNum);
1190   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1191
1192   O << markup("<mem:") << "[";
1193   printRegName(O, MO1.getReg());
1194   if (MO2.getImm()) {
1195     O << ", "
1196       << markup("<imm:")
1197       << "#" << formatImm(MO2.getImm() * 4)
1198       << markup(">");
1199   }
1200   O << "]" << markup(">");
1201 }
1202
1203 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
1204                                                       unsigned OpNum,
1205                                                       raw_ostream &O) {
1206   const MCOperand &MO1 = MI->getOperand(OpNum);
1207   int32_t OffImm = (int32_t)MO1.getImm();
1208   O << ", " << markup("<imm:");
1209   if (OffImm == INT32_MIN)
1210     O << "#-0";
1211   else if (OffImm < 0)
1212     O << "#-" << -OffImm;
1213   else
1214     O << "#" << OffImm;
1215   O << markup(">");
1216 }
1217
1218 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
1219                                                         unsigned OpNum,
1220                                                         raw_ostream &O) {
1221   const MCOperand &MO1 = MI->getOperand(OpNum);
1222   int32_t OffImm = (int32_t)MO1.getImm();
1223
1224   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1225
1226   O << ", " << markup("<imm:");
1227   if (OffImm == INT32_MIN)
1228     O << "#-0";
1229   else if (OffImm < 0)
1230     O << "#-" << -OffImm;
1231   else
1232     O << "#" << OffImm;
1233   O << markup(">");
1234 }
1235
1236 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
1237                                                  unsigned OpNum,
1238                                                  raw_ostream &O) {
1239   const MCOperand &MO1 = MI->getOperand(OpNum);
1240   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1241   const MCOperand &MO3 = MI->getOperand(OpNum+2);
1242
1243   O << markup("<mem:") << "[";
1244   printRegName(O, MO1.getReg());
1245
1246   assert(MO2.getReg() && "Invalid so_reg load / store address!");
1247   O << ", ";
1248   printRegName(O, MO2.getReg());
1249
1250   unsigned ShAmt = MO3.getImm();
1251   if (ShAmt) {
1252     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
1253     O << ", lsl "
1254       << markup("<imm:")
1255       << "#" << ShAmt
1256       << markup(">");
1257   }
1258   O << "]" << markup(">");
1259 }
1260
1261 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1262                                        raw_ostream &O) {
1263   const MCOperand &MO = MI->getOperand(OpNum);
1264   O << markup("<imm:")
1265     << '#' << ARM_AM::getFPImmFloat(MO.getImm())
1266     << markup(">");
1267 }
1268
1269 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1270                                             raw_ostream &O) {
1271   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1272   unsigned EltBits;
1273   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1274   O << markup("<imm:")
1275     << "#0x";
1276   O.write_hex(Val);
1277   O << markup(">");
1278 }
1279
1280 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1281                                             raw_ostream &O) {
1282   unsigned Imm = MI->getOperand(OpNum).getImm();
1283   O << markup("<imm:")
1284     << "#" << formatImm(Imm + 1)
1285     << markup(">");
1286 }
1287
1288 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1289                                         raw_ostream &O) {
1290   unsigned Imm = MI->getOperand(OpNum).getImm();
1291   if (Imm == 0)
1292     return;
1293   O << ", ror "
1294     << markup("<imm:")
1295     << "#";
1296   switch (Imm) {
1297   default: assert (0 && "illegal ror immediate!");
1298   case 1: O << "8"; break;
1299   case 2: O << "16"; break;
1300   case 3: O << "24"; break;
1301   }
1302   O << markup(">");
1303 }
1304
1305 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1306                                   raw_ostream &O) {
1307   O << markup("<imm:")
1308     << "#" << 16 - MI->getOperand(OpNum).getImm()
1309     << markup(">");
1310 }
1311
1312 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1313                                   raw_ostream &O) {
1314   O << markup("<imm:")
1315     << "#" << 32 - MI->getOperand(OpNum).getImm()
1316     << markup(">");
1317 }
1318
1319 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1320                                       raw_ostream &O) {
1321   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1322 }
1323
1324 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1325                                         raw_ostream &O) {
1326   O << "{";
1327   printRegName(O, MI->getOperand(OpNum).getReg());
1328   O << "}";
1329 }
1330
1331 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1332                                           raw_ostream &O) {
1333   unsigned Reg = MI->getOperand(OpNum).getReg();
1334   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1335   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1336   O << "{";
1337   printRegName(O, Reg0);
1338   O << ", ";
1339   printRegName(O, Reg1);
1340   O << "}";
1341 }
1342
1343 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1344                                               unsigned OpNum,
1345                                               raw_ostream &O) {
1346   unsigned Reg = MI->getOperand(OpNum).getReg();
1347   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1348   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1349   O << "{";
1350   printRegName(O, Reg0);
1351   O << ", ";
1352   printRegName(O, Reg1);
1353   O << "}";
1354 }
1355
1356 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1357                                           raw_ostream &O) {
1358   // Normally, it's not safe to use register enum values directly with
1359   // addition to get the next register, but for VFP registers, the
1360   // sort order is guaranteed because they're all of the form D<n>.
1361   O << "{";
1362   printRegName(O, MI->getOperand(OpNum).getReg());
1363   O << ", ";
1364   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1365   O << ", ";
1366   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1367   O << "}";
1368 }
1369
1370 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1371                                          raw_ostream &O) {
1372   // Normally, it's not safe to use register enum values directly with
1373   // addition to get the next register, but for VFP registers, the
1374   // sort order is guaranteed because they're all of the form D<n>.
1375   O << "{";
1376   printRegName(O, MI->getOperand(OpNum).getReg());
1377   O << ", ";
1378   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1379   O << ", ";
1380   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1381   O << ", ";
1382   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1383   O << "}";
1384 }
1385
1386 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1387                                                 unsigned OpNum,
1388                                                 raw_ostream &O) {
1389   O << "{";
1390   printRegName(O, MI->getOperand(OpNum).getReg());
1391   O << "[]}";
1392 }
1393
1394 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1395                                                 unsigned OpNum,
1396                                                 raw_ostream &O) {
1397   unsigned Reg = MI->getOperand(OpNum).getReg();
1398   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1399   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1400   O << "{";
1401   printRegName(O, Reg0);
1402   O << "[], ";
1403   printRegName(O, Reg1);
1404   O << "[]}";
1405 }
1406
1407 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1408                                                   unsigned OpNum,
1409                                                   raw_ostream &O) {
1410   // Normally, it's not safe to use register enum values directly with
1411   // addition to get the next register, but for VFP registers, the
1412   // sort order is guaranteed because they're all of the form D<n>.
1413   O << "{";
1414   printRegName(O, MI->getOperand(OpNum).getReg());
1415   O << "[], ";
1416   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1417   O << "[], ";
1418   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1419   O << "[]}";
1420 }
1421
1422 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1423                                                   unsigned OpNum,
1424                                                   raw_ostream &O) {
1425   // Normally, it's not safe to use register enum values directly with
1426   // addition to get the next register, but for VFP registers, the
1427   // sort order is guaranteed because they're all of the form D<n>.
1428   O << "{";
1429   printRegName(O, MI->getOperand(OpNum).getReg());
1430   O << "[], ";
1431   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1432   O << "[], ";
1433   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1434   O << "[], ";
1435   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1436   O << "[]}";
1437 }
1438
1439 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1440                                                       unsigned OpNum,
1441                                                       raw_ostream &O) {
1442   unsigned Reg = MI->getOperand(OpNum).getReg();
1443   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1444   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1445   O << "{";
1446   printRegName(O, Reg0);
1447   O << "[], ";
1448   printRegName(O, Reg1);
1449   O << "[]}";
1450 }
1451
1452 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1453                                                         unsigned OpNum,
1454                                                         raw_ostream &O) {
1455   // Normally, it's not safe to use register enum values directly with
1456   // addition to get the next register, but for VFP registers, the
1457   // sort order is guaranteed because they're all of the form D<n>.
1458   O << "{";
1459   printRegName(O, MI->getOperand(OpNum).getReg());
1460   O  << "[], ";
1461   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1462   O << "[], ";
1463   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1464   O << "[]}";
1465 }
1466
1467 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1468                                                        unsigned OpNum,
1469                                                        raw_ostream &O) {
1470   // Normally, it's not safe to use register enum values directly with
1471   // addition to get the next register, but for VFP registers, the
1472   // sort order is guaranteed because they're all of the form D<n>.
1473   O << "{";
1474   printRegName(O, MI->getOperand(OpNum).getReg());
1475   O << "[], ";
1476   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1477   O << "[], ";
1478   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1479   O << "[], ";
1480   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1481   O << "[]}";
1482 }
1483
1484 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1485                                                 unsigned OpNum,
1486                                                 raw_ostream &O) {
1487   // Normally, it's not safe to use register enum values directly with
1488   // addition to get the next register, but for VFP registers, the
1489   // sort order is guaranteed because they're all of the form D<n>.
1490   O << "{";
1491   printRegName(O, MI->getOperand(OpNum).getReg());
1492   O << ", ";
1493   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1494   O << ", ";
1495   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1496   O << "}";
1497 }
1498
1499 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1500                                                 unsigned OpNum,
1501                                                 raw_ostream &O) {
1502   // Normally, it's not safe to use register enum values directly with
1503   // addition to get the next register, but for VFP registers, the
1504   // sort order is guaranteed because they're all of the form D<n>.
1505   O << "{";
1506   printRegName(O, MI->getOperand(OpNum).getReg());
1507   O << ", ";
1508   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1509   O << ", ";
1510   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1511   O << ", ";
1512   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1513   O << "}";
1514 }