lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "asm-printer"
  15 #include "ARMInstPrinter.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "MCTargetDesc/ARMAddressingModes.h"
  18 #include "llvm/MC/MCInst.h"
  19 #include "llvm/MC/MCAsmInfo.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/Support/raw_ostream.h"
  24 using namespace llvm;
  25
  26 #include "ARMGenAsmWriter.inc"
  27
  28 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  29 ///
  30 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  31 static unsigned translateShiftImm(unsigned imm) {
  32   if (imm == 0)
  33     return 32;
  34   return imm;
  35 }
  36
  37
  38 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  39                                const MCInstrInfo &MII,
  40                                const MCRegisterInfo &MRI,
  41                                const MCSubtargetInfo &STI) :
  42   MCInstPrinter(MAI, MII, MRI) {
  43   // Initialize the set of available features.
  44   setAvailableFeatures(STI.getFeatureBits());
  45 }
  46
  47 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  48   OS << getRegisterName(RegNo);
  49 }
  50
  51 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  52                                StringRef Annot) {
  53   unsigned Opcode = MI->getOpcode();
  54
  55   // Check for MOVs and print canonical forms, instead.
  56   if (Opcode == ARM::MOVsr) {
  57     // FIXME: Thumb variants?
  58     const MCOperand &Dst = MI->getOperand(0);
  59     const MCOperand &MO1 = MI->getOperand(1);
  60     const MCOperand &MO2 = MI->getOperand(2);
  61     const MCOperand &MO3 = MI->getOperand(3);
  62
  63     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
  64     printSBitModifierOperand(MI, 6, O);
  65     printPredicateOperand(MI, 4, O);
  66
  67     O << '\t' << getRegisterName(Dst.getReg())
  68       << ", " << getRegisterName(MO1.getReg());
  69
  70     O << ", " << getRegisterName(MO2.getReg());
  71     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
  72     printAnnotation(O, Annot);
  73     return;
  74   }
  75
  76   if (Opcode == ARM::MOVsi) {
  77     // FIXME: Thumb variants?
  78     const MCOperand &Dst = MI->getOperand(0);
  79     const MCOperand &MO1 = MI->getOperand(1);
  80     const MCOperand &MO2 = MI->getOperand(2);
  81
  82     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
  83     printSBitModifierOperand(MI, 5, O);
  84     printPredicateOperand(MI, 3, O);
  85
  86     O << '\t' << getRegisterName(Dst.getReg())
  87       << ", " << getRegisterName(MO1.getReg());
  88
  89     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
  90       printAnnotation(O, Annot);
  91       return;
  92     }
  93
  94     O << ", #" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()));
  95     printAnnotation(O, Annot);
  96     return;
  97   }
  98
  99
 100   // A8.6.123 PUSH
 101   if ((Opcode == ARM::STMDB_UPD || Opcode == ARM::t2STMDB_UPD) &&
 102       MI->getOperand(0).getReg() == ARM::SP &&
 103       MI->getNumOperands() > 5) {
 104     // Should only print PUSH if there are at least two registers in the list.
 105     O << '\t' << "push";
 106     printPredicateOperand(MI, 2, O);
 107     if (Opcode == ARM::t2STMDB_UPD)
 108       O << ".w";
 109     O << '\t';
 110     printRegisterList(MI, 4, O);
 111     printAnnotation(O, Annot);
 112     return;
 113   }
 114   if (Opcode == ARM::STR_PRE_IMM && MI->getOperand(2).getReg() == ARM::SP &&
 115       MI->getOperand(3).getImm() == -4) {
 116     O << '\t' << "push";
 117     printPredicateOperand(MI, 4, O);
 118     O << "\t{" << getRegisterName(MI->getOperand(1).getReg()) << "}";
 119     printAnnotation(O, Annot);
 120     return;
 121   }
 122
 123   // A8.6.122 POP
 124   if ((Opcode == ARM::LDMIA_UPD || Opcode == ARM::t2LDMIA_UPD) &&
 125       MI->getOperand(0).getReg() == ARM::SP &&
 126       MI->getNumOperands() > 5) {
 127     // Should only print POP if there are at least two registers in the list.
 128     O << '\t' << "pop";
 129     printPredicateOperand(MI, 2, O);
 130     if (Opcode == ARM::t2LDMIA_UPD)
 131       O << ".w";
 132     O << '\t';
 133     printRegisterList(MI, 4, O);
 134     printAnnotation(O, Annot);
 135     return;
 136   }
 137   if (Opcode == ARM::LDR_POST_IMM && MI->getOperand(2).getReg() == ARM::SP &&
 138       MI->getOperand(4).getImm() == 4) {
 139     O << '\t' << "pop";
 140     printPredicateOperand(MI, 5, O);
 141     O << "\t{" << getRegisterName(MI->getOperand(0).getReg()) << "}";
 142     printAnnotation(O, Annot);
 143     return;
 144   }
 145
 146
 147   // A8.6.355 VPUSH
 148   if ((Opcode == ARM::VSTMSDB_UPD || Opcode == ARM::VSTMDDB_UPD) &&
 149       MI->getOperand(0).getReg() == ARM::SP) {
 150     O << '\t' << "vpush";
 151     printPredicateOperand(MI, 2, O);
 152     O << '\t';
 153     printRegisterList(MI, 4, O);
 154     printAnnotation(O, Annot);
 155     return;
 156   }
 157
 158   // A8.6.354 VPOP
 159   if ((Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMDIA_UPD) &&
 160       MI->getOperand(0).getReg() == ARM::SP) {
 161     O << '\t' << "vpop";
 162     printPredicateOperand(MI, 2, O);
 163     O << '\t';
 164     printRegisterList(MI, 4, O);
 165     printAnnotation(O, Annot);
 166     return;
 167   }
 168
 169   if (Opcode == ARM::tLDMIA) {
 170     bool Writeback = true;
 171     unsigned BaseReg = MI->getOperand(0).getReg();
 172     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 173       if (MI->getOperand(i).getReg() == BaseReg)
 174         Writeback = false;
 175     }
 176
 177     O << "\tldm";
 178
 179     printPredicateOperand(MI, 1, O);
 180     O << '\t' << getRegisterName(BaseReg);
 181     if (Writeback) O << "!";
 182     O << ", ";
 183     printRegisterList(MI, 3, O);
 184     printAnnotation(O, Annot);
 185     return;
 186   }
 187
 188   // Thumb1 NOP
 189   if (Opcode == ARM::tMOVr && MI->getOperand(0).getReg() == ARM::R8 &&
 190       MI->getOperand(1).getReg() == ARM::R8) {
 191     O << "\tnop";
 192     printPredicateOperand(MI, 2, O);
 193     printAnnotation(O, Annot);
 194     return;
 195   }
 196
 197   printInstruction(MI, O);
 198   printAnnotation(O, Annot);
 199 }
 200
 201 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 202                                   raw_ostream &O) {
 203   const MCOperand &Op = MI->getOperand(OpNo);
 204   if (Op.isReg()) {
 205     unsigned Reg = Op.getReg();
 206     O << getRegisterName(Reg);
 207   } else if (Op.isImm()) {
 208     O << '#' << Op.getImm();
 209   } else {
 210     assert(Op.isExpr() && "unknown operand kind in printOperand");
 211     // If a symbolic branch target was added as a constant expression then print
 212     // that address in hex. And only print 32 unsigned bits for the address.
 213     const MCConstantExpr *BranchTarget = dyn_cast<MCConstantExpr>(Op.getExpr());
 214     int64_t Address;
 215     if (BranchTarget && BranchTarget->EvaluateAsAbsolute(Address)) {
 216       O << "0x";
 217       O.write_hex((uint32_t)Address);
 218     }
 219     else {
 220       // Otherwise, just print the expression.
 221       O << *Op.getExpr();
 222     }
 223   }
 224 }
 225
 226 void ARMInstPrinter::printT2LdrLabelOperand(const MCInst *MI, unsigned OpNum,
 227                                        raw_ostream &O) {
 228   const MCOperand &MO1 = MI->getOperand(OpNum);
 229   if (MO1.isExpr())
 230     O << *MO1.getExpr();
 231   else if (MO1.isImm())
 232     O << "[pc, #" << MO1.getImm() << "]";
 233   else
 234     llvm_unreachable("Unknown LDR label operand?");
 235 }
 236
 237 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 238 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 239 //    REG 0   0           - e.g. R5
 240 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 241 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 242 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 243                                        raw_ostream &O) {
 244   const MCOperand &MO1 = MI->getOperand(OpNum);
 245   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 246   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 247
 248   O << getRegisterName(MO1.getReg());
 249
 250   // Print the shift opc.
 251   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 252   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 253   if (ShOpc == ARM_AM::rrx)
 254     return;
 255
 256   O << ' ' << getRegisterName(MO2.getReg());
 257   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 258 }
 259
 260 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 261                                        raw_ostream &O) {
 262   const MCOperand &MO1 = MI->getOperand(OpNum);
 263   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 264
 265   O << getRegisterName(MO1.getReg());
 266
 267   // Print the shift opc.
 268   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO2.getImm());
 269   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 270   if (ShOpc == ARM_AM::rrx)
 271     return;
 272   O << " #" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()));
 273 }
 274
 275
 276 //===--------------------------------------------------------------------===//
 277 // Addressing Mode #2
 278 //===--------------------------------------------------------------------===//
 279
 280 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 281                                                 raw_ostream &O) {
 282   const MCOperand &MO1 = MI->getOperand(Op);
 283   const MCOperand &MO2 = MI->getOperand(Op+1);
 284   const MCOperand &MO3 = MI->getOperand(Op+2);
 285
 286   O << "[" << getRegisterName(MO1.getReg());
 287
 288   if (!MO2.getReg()) {
 289     if (ARM_AM::getAM2Offset(MO3.getImm())) // Don't print +0.
 290       O << ", #"
 291         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 292         << ARM_AM::getAM2Offset(MO3.getImm());
 293     O << "]";
 294     return;
 295   }
 296
 297   O << ", "
 298     << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 299     << getRegisterName(MO2.getReg());
 300
 301   if (unsigned ShImm = ARM_AM::getAM2Offset(MO3.getImm()))
 302     O << ", "
 303     << ARM_AM::getShiftOpcStr(ARM_AM::getAM2ShiftOpc(MO3.getImm()))
 304     << " #" << ShImm;
 305   O << "]";
 306 }
 307
 308 void ARMInstPrinter::printAM2PostIndexOp(const MCInst *MI, unsigned Op,
 309                                          raw_ostream &O) {
 310   const MCOperand &MO1 = MI->getOperand(Op);
 311   const MCOperand &MO2 = MI->getOperand(Op+1);
 312   const MCOperand &MO3 = MI->getOperand(Op+2);
 313
 314   O << "[" << getRegisterName(MO1.getReg()) << "], ";
 315
 316   if (!MO2.getReg()) {
 317     unsigned ImmOffs = ARM_AM::getAM2Offset(MO3.getImm());
 318     O << '#'
 319       << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 320       << ImmOffs;
 321     return;
 322   }
 323
 324   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 325     << getRegisterName(MO2.getReg());
 326
 327   if (unsigned ShImm = ARM_AM::getAM2Offset(MO3.getImm()))
 328     O << ", "
 329     << ARM_AM::getShiftOpcStr(ARM_AM::getAM2ShiftOpc(MO3.getImm()))
 330     << " #" << ShImm;
 331 }
 332
 333 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 334                                            raw_ostream &O) {
 335   const MCOperand &MO1 = MI->getOperand(Op);
 336   const MCOperand &MO2 = MI->getOperand(Op+1);
 337   O << "[" << getRegisterName(MO1.getReg()) << ", "
 338     << getRegisterName(MO2.getReg()) << "]";
 339 }
 340
 341 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 342                                            raw_ostream &O) {
 343   const MCOperand &MO1 = MI->getOperand(Op);
 344   const MCOperand &MO2 = MI->getOperand(Op+1);
 345   O << "[" << getRegisterName(MO1.getReg()) << ", "
 346     << getRegisterName(MO2.getReg()) << ", lsl #1]";
 347 }
 348
 349 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 350                                            raw_ostream &O) {
 351   const MCOperand &MO1 = MI->getOperand(Op);
 352
 353   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 354     printOperand(MI, Op, O);
 355     return;
 356   }
 357
 358   const MCOperand &MO3 = MI->getOperand(Op+2);
 359   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 360
 361   if (IdxMode == ARMII::IndexModePost) {
 362     printAM2PostIndexOp(MI, Op, O);
 363     return;
 364   }
 365   printAM2PreOrOffsetIndexOp(MI, Op, O);
 366 }
 367
 368 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 369                                                  unsigned OpNum,
 370                                                  raw_ostream &O) {
 371   const MCOperand &MO1 = MI->getOperand(OpNum);
 372   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 373
 374   if (!MO1.getReg()) {
 375     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 376     O << '#'
 377       << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 378       << ImmOffs;
 379     return;
 380   }
 381
 382   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 383     << getRegisterName(MO1.getReg());
 384
 385   if (unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm()))
 386     O << ", "
 387     << ARM_AM::getShiftOpcStr(ARM_AM::getAM2ShiftOpc(MO2.getImm()))
 388     << " #" << ShImm;
 389 }
 390
 391 //===--------------------------------------------------------------------===//
 392 // Addressing Mode #3
 393 //===--------------------------------------------------------------------===//
 394
 395 void ARMInstPrinter::printAM3PostIndexOp(const MCInst *MI, unsigned Op,
 396                                          raw_ostream &O) {
 397   const MCOperand &MO1 = MI->getOperand(Op);
 398   const MCOperand &MO2 = MI->getOperand(Op+1);
 399   const MCOperand &MO3 = MI->getOperand(Op+2);
 400
 401   O << "[" << getRegisterName(MO1.getReg()) << "], ";
 402
 403   if (MO2.getReg()) {
 404     O << (char)ARM_AM::getAM3Op(MO3.getImm())
 405     << getRegisterName(MO2.getReg());
 406     return;
 407   }
 408
 409   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 410   O << '#'
 411     << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()))
 412     << ImmOffs;
 413 }
 414
 415 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 416                                                 raw_ostream &O) {
 417   const MCOperand &MO1 = MI->getOperand(Op);
 418   const MCOperand &MO2 = MI->getOperand(Op+1);
 419   const MCOperand &MO3 = MI->getOperand(Op+2);
 420
 421   O << '[' << getRegisterName(MO1.getReg());
 422
 423   if (MO2.getReg()) {
 424     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()))
 425       << getRegisterName(MO2.getReg()) << ']';
 426     return;
 427   }
 428
 429   //If the op is sub we have to print the immediate even if it is 0
 430   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 431   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 432
 433   if (ImmOffs || (op == ARM_AM::sub))
 434     O << ", #"
 435       << ARM_AM::getAddrOpcStr(op)
 436       << ImmOffs;
 437   O << ']';
 438 }
 439
 440 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 441                                            raw_ostream &O) {
 442   const MCOperand &MO1 = MI->getOperand(Op);
 443   if (!MO1.isReg()) {   //  For label symbolic references.
 444     printOperand(MI, Op, O);
 445     return;
 446   }
 447
 448   const MCOperand &MO3 = MI->getOperand(Op+2);
 449   unsigned IdxMode = ARM_AM::getAM3IdxMode(MO3.getImm());
 450
 451   if (IdxMode == ARMII::IndexModePost) {
 452     printAM3PostIndexOp(MI, Op, O);
 453     return;
 454   }
 455   printAM3PreOrOffsetIndexOp(MI, Op, O);
 456 }
 457
 458 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 459                                                  unsigned OpNum,
 460                                                  raw_ostream &O) {
 461   const MCOperand &MO1 = MI->getOperand(OpNum);
 462   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 463
 464   if (MO1.getReg()) {
 465     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()))
 466       << getRegisterName(MO1.getReg());
 467     return;
 468   }
 469
 470   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 471   O << '#'
 472     << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()))
 473     << ImmOffs;
 474 }
 475
 476 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 477                                              unsigned OpNum,
 478                                              raw_ostream &O) {
 479   const MCOperand &MO = MI->getOperand(OpNum);
 480   unsigned Imm = MO.getImm();
 481   O << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff);
 482 }
 483
 484 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 485                                             raw_ostream &O) {
 486   const MCOperand &MO1 = MI->getOperand(OpNum);
 487   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 488
 489   O << (MO2.getImm() ? "" : "-") << getRegisterName(MO1.getReg());
 490 }
 491
 492 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 493                                              unsigned OpNum,
 494                                              raw_ostream &O) {
 495   const MCOperand &MO = MI->getOperand(OpNum);
 496   unsigned Imm = MO.getImm();
 497   O << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2);
 498 }
 499
 500
 501 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 502                                            raw_ostream &O) {
 503   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 504                                                  .getImm());
 505   O << ARM_AM::getAMSubModeStr(Mode);
 506 }
 507
 508 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 509                                            raw_ostream &O) {
 510   const MCOperand &MO1 = MI->getOperand(OpNum);
 511   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 512
 513   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 514     printOperand(MI, OpNum, O);
 515     return;
 516   }
 517
 518   O << "[" << getRegisterName(MO1.getReg());
 519
 520   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 521   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 522   if (ImmOffs || Op == ARM_AM::sub) {
 523     O << ", #"
 524       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 525       << ImmOffs * 4;
 526   }
 527   O << "]";
 528 }
 529
 530 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 531                                            raw_ostream &O) {
 532   const MCOperand &MO1 = MI->getOperand(OpNum);
 533   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 534
 535   O << "[" << getRegisterName(MO1.getReg());
 536   if (MO2.getImm()) {
 537     // FIXME: Both darwin as and GNU as violate ARM docs here.
 538     O << ", :" << (MO2.getImm() << 3);
 539   }
 540   O << "]";
 541 }
 542
 543 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 544                                            raw_ostream &O) {
 545   const MCOperand &MO1 = MI->getOperand(OpNum);
 546   O << "[" << getRegisterName(MO1.getReg()) << "]";
 547 }
 548
 549 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 550                                                  unsigned OpNum,
 551                                                  raw_ostream &O) {
 552   const MCOperand &MO = MI->getOperand(OpNum);
 553   if (MO.getReg() == 0)
 554     O << "!";
 555   else
 556     O << ", " << getRegisterName(MO.getReg());
 557 }
 558
 559 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 560                                                     unsigned OpNum,
 561                                                     raw_ostream &O) {
 562   const MCOperand &MO = MI->getOperand(OpNum);
 563   uint32_t v = ~MO.getImm();
 564   int32_t lsb = CountTrailingZeros_32(v);
 565   int32_t width = (32 - CountLeadingZeros_32 (v)) - lsb;
 566   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 567   O << '#' << lsb << ", #" << width;
 568 }
 569
 570 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 571                                      raw_ostream &O) {
 572   unsigned val = MI->getOperand(OpNum).getImm();
 573   O << ARM_MB::MemBOptToString(val);
 574 }
 575
 576 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 577                                           raw_ostream &O) {
 578   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 579   bool isASR = (ShiftOp & (1 << 5)) != 0;
 580   unsigned Amt = ShiftOp & 0x1f;
 581   if (isASR)
 582     O << ", asr #" << (Amt == 0 ? 32 : Amt);
 583   else if (Amt)
 584     O << ", lsl #" << Amt;
 585 }
 586
 587 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 588                                          raw_ostream &O) {
 589   unsigned Imm = MI->getOperand(OpNum).getImm();
 590   if (Imm == 0)
 591     return;
 592   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 593   O << ", lsl #" << Imm;
 594 }
 595
 596 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 597                                          raw_ostream &O) {
 598   unsigned Imm = MI->getOperand(OpNum).getImm();
 599   // A shift amount of 32 is encoded as 0.
 600   if (Imm == 0)
 601     Imm = 32;
 602   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 603   O << ", asr #" << Imm;
 604 }
 605
 606 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 607                                        raw_ostream &O) {
 608   O << "{";
 609   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 610     if (i != OpNum) O << ", ";
 611     O << getRegisterName(MI->getOperand(i).getReg());
 612   }
 613   O << "}";
 614 }
 615
 616 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 617                                         raw_ostream &O) {
 618   const MCOperand &Op = MI->getOperand(OpNum);
 619   if (Op.getImm())
 620     O << "be";
 621   else
 622     O << "le";
 623 }
 624
 625 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 626                                   raw_ostream &O) {
 627   const MCOperand &Op = MI->getOperand(OpNum);
 628   O << ARM_PROC::IModToString(Op.getImm());
 629 }
 630
 631 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 632                                    raw_ostream &O) {
 633   const MCOperand &Op = MI->getOperand(OpNum);
 634   unsigned IFlags = Op.getImm();
 635   for (int i=2; i >= 0; --i)
 636     if (IFlags & (1 << i))
 637       O << ARM_PROC::IFlagsToString(1 << i);
 638
 639   if (IFlags == 0)
 640     O << "none";
 641 }
 642
 643 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 644                                          raw_ostream &O) {
 645   const MCOperand &Op = MI->getOperand(OpNum);
 646   unsigned SpecRegRBit = Op.getImm() >> 4;
 647   unsigned Mask = Op.getImm() & 0xf;
 648
 649   if (getAvailableFeatures() & ARM::FeatureMClass) {
 650     unsigned SYSm = Op.getImm();
 651     unsigned Opcode = MI->getOpcode();
 652     // For reads of the special registers ignore the "mask encoding" bits
 653     // which are only for writes.
 654     if (Opcode == ARM::t2MRS_M)
 655       SYSm &= 0xff;
 656     switch (SYSm) {
 657     default: llvm_unreachable("Unexpected mask value!");
 658     case     0:
 659     case 0x800: O << "apsr"; return; // with _nzcvq bits is an alias for aspr
 660     case 0x400: O << "apsr_g"; return;
 661     case 0xc00: O << "apsr_nzcvqg"; return;
 662     case     1:
 663     case 0x801: O << "iapsr"; return; // with _nzcvq bits is an alias for iapsr
 664     case 0x401: O << "iapsr_g"; return;
 665     case 0xc01: O << "iapsr_nzcvqg"; return;
 666     case     2:
 667     case 0x802: O << "eapsr"; return; // with _nzcvq bits is an alias for eapsr
 668     case 0x402: O << "eapsr_g"; return;
 669     case 0xc02: O << "eapsr_nzcvqg"; return;
 670     case     3:
 671     case 0x803: O << "xpsr"; return; // with _nzcvq bits is an alias for xpsr
 672     case 0x403: O << "xpsr_g"; return;
 673     case 0xc03: O << "xpsr_nzcvqg"; return;
 674     case 5: O << "ipsr"; return;
 675     case 6: O << "epsr"; return;
 676     case 7: O << "iepsr"; return;
 677     case 8: O << "msp"; return;
 678     case 9: O << "psp"; return;
 679     case 16: O << "primask"; return;
 680     case 17: O << "basepri"; return;
 681     case 18: O << "basepri_max"; return;
 682     case 19: O << "faultmask"; return;
 683     case 20: O << "control"; return;
 684     }
 685   }
 686
 687   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 688   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 689   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 690     O << "APSR_";
 691     switch (Mask) {
 692     default: llvm_unreachable("Unexpected mask value!");
 693     case 4:  O << "g"; return;
 694     case 8:  O << "nzcvq"; return;
 695     case 12: O << "nzcvqg"; return;
 696     }
 697   }
 698
 699   if (SpecRegRBit)
 700     O << "SPSR";
 701   else
 702     O << "CPSR";
 703
 704   if (Mask) {
 705     O << '_';
 706     if (Mask & 8) O << 'f';
 707     if (Mask & 4) O << 's';
 708     if (Mask & 2) O << 'x';
 709     if (Mask & 1) O << 'c';
 710   }
 711 }
 712
 713 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 714                                            raw_ostream &O) {
 715   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 716   // Handle the undefined 15 CC value here for printing so we don't abort().
 717   if ((unsigned)CC == 15)
 718     O << "<und>";
 719   else if (CC != ARMCC::AL)
 720     O << ARMCondCodeToString(CC);
 721 }
 722
 723 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 724                                                     unsigned OpNum,
 725                                                     raw_ostream &O) {
 726   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 727   O << ARMCondCodeToString(CC);
 728 }
 729
 730 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 731                                               raw_ostream &O) {
 732   if (MI->getOperand(OpNum).getReg()) {
 733     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 734            "Expect ARM CPSR register!");
 735     O << 's';
 736   }
 737 }
 738
 739 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 740                                           raw_ostream &O) {
 741   O << MI->getOperand(OpNum).getImm();
 742 }
 743
 744 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 745                                      raw_ostream &O) {
 746   O << "p" << MI->getOperand(OpNum).getImm();
 747 }
 748
 749 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 750                                      raw_ostream &O) {
 751   O << "c" << MI->getOperand(OpNum).getImm();
 752 }
 753
 754 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 755                                           raw_ostream &O) {
 756   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 757 }
 758
 759 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 760                                   raw_ostream &O) {
 761   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 762 }
 763
 764 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 765                                             raw_ostream &O) {
 766   O << "#" << MI->getOperand(OpNum).getImm() * 4;
 767 }
 768
 769 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
 770                                      raw_ostream &O) {
 771   unsigned Imm = MI->getOperand(OpNum).getImm();
 772   O << "#" << (Imm == 0 ? 32 : Imm);
 773 }
 774
 775 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
 776                                       raw_ostream &O) {
 777   // (3 - the number of trailing zeros) is the number of then / else.
 778   unsigned Mask = MI->getOperand(OpNum).getImm();
 779   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
 780   unsigned CondBit0 = Firstcond & 1;
 781   unsigned NumTZ = CountTrailingZeros_32(Mask);
 782   assert(NumTZ <= 3 && "Invalid IT mask!");
 783   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 784     bool T = ((Mask >> Pos) & 1) == CondBit0;
 785     if (T)
 786       O << 't';
 787     else
 788       O << 'e';
 789   }
 790 }
 791
 792 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
 793                                                  raw_ostream &O) {
 794   const MCOperand &MO1 = MI->getOperand(Op);
 795   const MCOperand &MO2 = MI->getOperand(Op + 1);
 796
 797   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 798     printOperand(MI, Op, O);
 799     return;
 800   }
 801
 802   O << "[" << getRegisterName(MO1.getReg());
 803   if (unsigned RegNum = MO2.getReg())
 804     O << ", " << getRegisterName(RegNum);
 805   O << "]";
 806 }
 807
 808 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
 809                                                     unsigned Op,
 810                                                     raw_ostream &O,
 811                                                     unsigned Scale) {
 812   const MCOperand &MO1 = MI->getOperand(Op);
 813   const MCOperand &MO2 = MI->getOperand(Op + 1);
 814
 815   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 816     printOperand(MI, Op, O);
 817     return;
 818   }
 819
 820   O << "[" << getRegisterName(MO1.getReg());
 821   if (unsigned ImmOffs = MO2.getImm())
 822     O << ", #" << ImmOffs * Scale;
 823   O << "]";
 824 }
 825
 826 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
 827                                                      unsigned Op,
 828                                                      raw_ostream &O) {
 829   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
 830 }
 831
 832 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
 833                                                      unsigned Op,
 834                                                      raw_ostream &O) {
 835   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
 836 }
 837
 838 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
 839                                                      unsigned Op,
 840                                                      raw_ostream &O) {
 841   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
 842 }
 843
 844 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
 845                                                  raw_ostream &O) {
 846   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
 847 }
 848
 849 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
 850 // register with shift forms.
 851 // REG 0   0           - e.g. R5
 852 // REG IMM, SH_OPC     - e.g. R5, LSL #3
 853 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
 854                                       raw_ostream &O) {
 855   const MCOperand &MO1 = MI->getOperand(OpNum);
 856   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 857
 858   unsigned Reg = MO1.getReg();
 859   O << getRegisterName(Reg);
 860
 861   // Print the shift opc.
 862   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
 863   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO2.getImm());
 864   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 865   if (ShOpc != ARM_AM::rrx)
 866     O << " #" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()));
 867 }
 868
 869 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
 870                                                raw_ostream &O) {
 871   const MCOperand &MO1 = MI->getOperand(OpNum);
 872   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 873
 874   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 875     printOperand(MI, OpNum, O);
 876     return;
 877   }
 878
 879   O << "[" << getRegisterName(MO1.getReg());
 880
 881   int32_t OffImm = (int32_t)MO2.getImm();
 882   bool isSub = OffImm < 0;
 883   // Special value for #-0. All others are normal.
 884   if (OffImm == INT32_MIN)
 885     OffImm = 0;
 886   if (isSub)
 887     O << ", #-" << -OffImm;
 888   else if (OffImm > 0)
 889     O << ", #" << OffImm;
 890   O << "]";
 891 }
 892
 893 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
 894                                                 unsigned OpNum,
 895                                                 raw_ostream &O) {
 896   const MCOperand &MO1 = MI->getOperand(OpNum);
 897   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 898
 899   O << "[" << getRegisterName(MO1.getReg());
 900
 901   int32_t OffImm = (int32_t)MO2.getImm();
 902   // Don't print +0.
 903   if (OffImm == INT32_MIN)
 904     O << ", #-0";
 905   else if (OffImm < 0)
 906     O << ", #-" << -OffImm;
 907   else if (OffImm > 0)
 908     O << ", #" << OffImm;
 909   O << "]";
 910 }
 911
 912 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
 913                                                   unsigned OpNum,
 914                                                   raw_ostream &O) {
 915   const MCOperand &MO1 = MI->getOperand(OpNum);
 916   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 917
 918   if (!MO1.isReg()) {   //  For label symbolic references.
 919     printOperand(MI, OpNum, O);
 920     return;
 921   }
 922
 923   O << "[" << getRegisterName(MO1.getReg());
 924
 925   int32_t OffImm = (int32_t)MO2.getImm() / 4;
 926   // Don't print +0.
 927   if (OffImm < 0)
 928     O << ", #-" << -OffImm * 4;
 929   else if (OffImm > 0)
 930     O << ", #" << OffImm * 4;
 931   O << "]";
 932 }
 933
 934 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
 935                                                        unsigned OpNum,
 936                                                        raw_ostream &O) {
 937   const MCOperand &MO1 = MI->getOperand(OpNum);
 938   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 939
 940   O << "[" << getRegisterName(MO1.getReg());
 941   if (MO2.getImm())
 942     O << ", #" << MO2.getImm() * 4;
 943   O << "]";
 944 }
 945
 946 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
 947                                                       unsigned OpNum,
 948                                                       raw_ostream &O) {
 949   const MCOperand &MO1 = MI->getOperand(OpNum);
 950   int32_t OffImm = (int32_t)MO1.getImm();
 951   // Don't print +0.
 952   if (OffImm < 0)
 953     O << ", #-" << -OffImm;
 954   else
 955     O << ", #" << OffImm;
 956 }
 957
 958 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
 959                                                         unsigned OpNum,
 960                                                         raw_ostream &O) {
 961   const MCOperand &MO1 = MI->getOperand(OpNum);
 962   int32_t OffImm = (int32_t)MO1.getImm() / 4;
 963   // Don't print +0.
 964   if (OffImm != 0) {
 965     O << ", ";
 966     if (OffImm < 0)
 967       O << "#-" << -OffImm * 4;
 968     else if (OffImm > 0)
 969       O << "#" << OffImm * 4;
 970   }
 971 }
 972
 973 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
 974                                                  unsigned OpNum,
 975                                                  raw_ostream &O) {
 976   const MCOperand &MO1 = MI->getOperand(OpNum);
 977   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 978   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 979
 980   O << "[" << getRegisterName(MO1.getReg());
 981
 982   assert(MO2.getReg() && "Invalid so_reg load / store address!");
 983   O << ", " << getRegisterName(MO2.getReg());
 984
 985   unsigned ShAmt = MO3.getImm();
 986   if (ShAmt) {
 987     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
 988     O << ", lsl #" << ShAmt;
 989   }
 990   O << "]";
 991 }
 992
 993 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
 994                                        raw_ostream &O) {
 995   const MCOperand &MO = MI->getOperand(OpNum);
 996   O << '#' << ARM_AM::getFPImmFloat(MO.getImm());
 997 }
 998
 999 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1000                                             raw_ostream &O) {
1001   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1002   unsigned EltBits;
1003   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1004   O << "#0x";
1005   O.write_hex(Val);
1006 }
1007
1008 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1009                                             raw_ostream &O) {
1010   unsigned Imm = MI->getOperand(OpNum).getImm();
1011   O << "#" << Imm + 1;
1012 }
1013
1014 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1015                                         raw_ostream &O) {
1016   unsigned Imm = MI->getOperand(OpNum).getImm();
1017   if (Imm == 0)
1018     return;
1019   O << ", ror #";
1020   switch (Imm) {
1021   default: assert (0 && "illegal ror immediate!");
1022   case 1: O << "8"; break;
1023   case 2: O << "16"; break;
1024   case 3: O << "24"; break;
1025   }
1026 }
1027
1028 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1029                                   raw_ostream &O) {
1030   O << "#" << 16 - MI->getOperand(OpNum).getImm();
1031 }
1032
1033 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1034                                   raw_ostream &O) {
1035   O << "#" << 32 - MI->getOperand(OpNum).getImm();
1036 }
1037
1038 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1039                                       raw_ostream &O) {
1040   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1041 }
1042
1043 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1044                                         raw_ostream &O) {
1045   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "}";
1046 }
1047
1048 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1049                                           raw_ostream &O) {
1050   unsigned Reg = MI->getOperand(OpNum).getReg();
1051   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1052   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1053   O << "{" << getRegisterName(Reg0) << ", " << getRegisterName(Reg1) << "}";
1054 }
1055
1056 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1057                                               unsigned OpNum,
1058                                               raw_ostream &O) {
1059   unsigned Reg = MI->getOperand(OpNum).getReg();
1060   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1061   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1062   O << "{" << getRegisterName(Reg0) << ", " << getRegisterName(Reg1) << "}";
1063 }
1064
1065 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1066                                           raw_ostream &O) {
1067   // Normally, it's not safe to use register enum values directly with
1068   // addition to get the next register, but for VFP registers, the
1069   // sort order is guaranteed because they're all of the form D<n>.
1070   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << ", "
1071     << getRegisterName(MI->getOperand(OpNum).getReg() + 1) << ", "
1072     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << "}";
1073 }
1074
1075 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1076                                          raw_ostream &O) {
1077   // Normally, it's not safe to use register enum values directly with
1078   // addition to get the next register, but for VFP registers, the
1079   // sort order is guaranteed because they're all of the form D<n>.
1080   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << ", "
1081     << getRegisterName(MI->getOperand(OpNum).getReg() + 1) << ", "
1082     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << ", "
1083     << getRegisterName(MI->getOperand(OpNum).getReg() + 3) << "}";
1084 }
1085
1086 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1087                                                 unsigned OpNum,
1088                                                 raw_ostream &O) {
1089   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "[]}";
1090 }
1091
1092 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1093                                                 unsigned OpNum,
1094                                                 raw_ostream &O) {
1095   unsigned Reg = MI->getOperand(OpNum).getReg();
1096   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1097   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1098   O << "{" << getRegisterName(Reg0) << "[], " << getRegisterName(Reg1) << "[]}";
1099 }
1100
1101 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1102                                                   unsigned OpNum,
1103                                                   raw_ostream &O) {
1104   // Normally, it's not safe to use register enum values directly with
1105   // addition to get the next register, but for VFP registers, the
1106   // sort order is guaranteed because they're all of the form D<n>.
1107   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "[], "
1108     << getRegisterName(MI->getOperand(OpNum).getReg() + 1) << "[], "
1109     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << "[]}";
1110 }
1111
1112 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1113                                                   unsigned OpNum,
1114                                                   raw_ostream &O) {
1115   // Normally, it's not safe to use register enum values directly with
1116   // addition to get the next register, but for VFP registers, the
1117   // sort order is guaranteed because they're all of the form D<n>.
1118   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "[], "
1119     << getRegisterName(MI->getOperand(OpNum).getReg() + 1) << "[], "
1120     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << "[], "
1121     << getRegisterName(MI->getOperand(OpNum).getReg() + 3) << "[]}";
1122 }
1123
1124 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1125                                                       unsigned OpNum,
1126                                                       raw_ostream &O) {
1127   unsigned Reg = MI->getOperand(OpNum).getReg();
1128   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1129   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1130   O << "{" << getRegisterName(Reg0) << "[], " << getRegisterName(Reg1) << "[]}";
1131 }
1132
1133 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1134                                                         unsigned OpNum,
1135                                                         raw_ostream &O) {
1136   // Normally, it's not safe to use register enum values directly with
1137   // addition to get the next register, but for VFP registers, the
1138   // sort order is guaranteed because they're all of the form D<n>.
1139   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "[], "
1140     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << "[], "
1141     << getRegisterName(MI->getOperand(OpNum).getReg() + 4) << "[]}";
1142 }
1143
1144 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1145                                                        unsigned OpNum,
1146                                                        raw_ostream &O) {
1147   // Normally, it's not safe to use register enum values directly with
1148   // addition to get the next register, but for VFP registers, the
1149   // sort order is guaranteed because they're all of the form D<n>.
1150   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << "[], "
1151     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << "[], "
1152     << getRegisterName(MI->getOperand(OpNum).getReg() + 4) << "[], "
1153     << getRegisterName(MI->getOperand(OpNum).getReg() + 6) << "[]}";
1154 }
1155
1156 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1157                                                 unsigned OpNum,
1158                                                 raw_ostream &O) {
1159   // Normally, it's not safe to use register enum values directly with
1160   // addition to get the next register, but for VFP registers, the
1161   // sort order is guaranteed because they're all of the form D<n>.
1162   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << ", "
1163     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << ", "
1164     << getRegisterName(MI->getOperand(OpNum).getReg() + 4) << "}";
1165 }
1166
1167 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1168                                                 unsigned OpNum,
1169                                                 raw_ostream &O) {
1170   // Normally, it's not safe to use register enum values directly with
1171   // addition to get the next register, but for VFP registers, the
1172   // sort order is guaranteed because they're all of the form D<n>.
1173   O << "{" << getRegisterName(MI->getOperand(OpNum).getReg()) << ", "
1174     << getRegisterName(MI->getOperand(OpNum).getReg() + 2) << ", "
1175     << getRegisterName(MI->getOperand(OpNum).getReg() + 4) << ", "
1176     << getRegisterName(MI->getOperand(OpNum).getReg() + 6) << "}";
1177 }