lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstPrinter.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCInstrInfo.h"
  21 #include "llvm/MC/MCRegisterInfo.h"
  22 #include "llvm/Support/raw_ostream.h"
  23 using namespace llvm;
  24
  25 #define DEBUG_TYPE "asm-printer"
  26
  27 #include "ARMGenAsmWriter.inc"
  28
  29 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  30 ///
  31 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  32 static unsigned translateShiftImm(unsigned imm) {
  33   // lsr #32 and asr #32 exist, but should be encoded as a 0.
  34   assert((imm & ~0x1f) == 0 && "Invalid shift encoding");
  35
  36   if (imm == 0)
  37     return 32;
  38   return imm;
  39 }
  40
  41 /// Prints the shift value with an immediate value.
  42 static void printRegImmShift(raw_ostream &O, ARM_AM::ShiftOpc ShOpc,
  43                           unsigned ShImm, bool UseMarkup) {
  44   if (ShOpc == ARM_AM::no_shift || (ShOpc == ARM_AM::lsl && !ShImm))
  45     return;
  46   O << ", ";
  47
  48   assert (!(ShOpc == ARM_AM::ror && !ShImm) && "Cannot have ror #0");
  49   O << getShiftOpcStr(ShOpc);
  50
  51   if (ShOpc != ARM_AM::rrx) {
  52     O << " ";
  53     if (UseMarkup)
  54       O << "<imm:";
  55     O << "#" << translateShiftImm(ShImm);
  56     if (UseMarkup)
  57       O << ">";
  58   }
  59 }
  60
  61 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  62                                const MCInstrInfo &MII,
  63                                const MCRegisterInfo &MRI,
  64                                const MCSubtargetInfo &STI) :
  65   MCInstPrinter(MAI, MII, MRI) {
  66   // Initialize the set of available features.
  67   setAvailableFeatures(STI.getFeatureBits());
  68 }
  69
  70 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  71   OS << markup("<reg:")
  72      << getRegisterName(RegNo)
  73      << markup(">");
  74 }
  75
  76 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  77                                StringRef Annot) {
  78   unsigned Opcode = MI->getOpcode();
  79
  80   switch(Opcode) {
  81
  82   // Check for HINT instructions w/ canonical names.
  83   case ARM::HINT:
  84   case ARM::tHINT:
  85   case ARM::t2HINT:
  86     switch (MI->getOperand(0).getImm()) {
  87     case 0: O << "\tnop"; break;
  88     case 1: O << "\tyield"; break;
  89     case 2: O << "\twfe"; break;
  90     case 3: O << "\twfi"; break;
  91     case 4: O << "\tsev"; break;
  92     case 5:
  93       if ((getAvailableFeatures() & ARM::HasV8Ops)) {
  94         O << "\tsevl";
  95         break;
  96       } // Fallthrough for non-v8
  97     default:
  98       // Anything else should just print normally.
  99       printInstruction(MI, O);
 100       printAnnotation(O, Annot);
 101       return;
 102     }
 103     printPredicateOperand(MI, 1, O);
 104     if (Opcode == ARM::t2HINT)
 105       O << ".w";
 106     printAnnotation(O, Annot);
 107     return;
 108
 109   // Check for MOVs and print canonical forms, instead.
 110   case ARM::MOVsr: {
 111     // FIXME: Thumb variants?
 112     const MCOperand &Dst = MI->getOperand(0);
 113     const MCOperand &MO1 = MI->getOperand(1);
 114     const MCOperand &MO2 = MI->getOperand(2);
 115     const MCOperand &MO3 = MI->getOperand(3);
 116
 117     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 118     printSBitModifierOperand(MI, 6, O);
 119     printPredicateOperand(MI, 4, O);
 120
 121     O << '\t';
 122     printRegName(O, Dst.getReg());
 123     O << ", ";
 124     printRegName(O, MO1.getReg());
 125
 126     O << ", ";
 127     printRegName(O, MO2.getReg());
 128     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 129     printAnnotation(O, Annot);
 130     return;
 131   }
 132
 133   case ARM::MOVsi: {
 134     // FIXME: Thumb variants?
 135     const MCOperand &Dst = MI->getOperand(0);
 136     const MCOperand &MO1 = MI->getOperand(1);
 137     const MCOperand &MO2 = MI->getOperand(2);
 138
 139     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
 140     printSBitModifierOperand(MI, 5, O);
 141     printPredicateOperand(MI, 3, O);
 142
 143     O << '\t';
 144     printRegName(O, Dst.getReg());
 145     O << ", ";
 146     printRegName(O, MO1.getReg());
 147
 148     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
 149       printAnnotation(O, Annot);
 150       return;
 151     }
 152
 153     O << ", "
 154       << markup("<imm:")
 155       << "#" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()))
 156       << markup(">");
 157     printAnnotation(O, Annot);
 158     return;
 159   }
 160
 161   // A8.6.123 PUSH
 162   case ARM::STMDB_UPD:
 163   case ARM::t2STMDB_UPD:
 164     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 165       // Should only print PUSH if there are at least two registers in the list.
 166       O << '\t' << "push";
 167       printPredicateOperand(MI, 2, O);
 168       if (Opcode == ARM::t2STMDB_UPD)
 169         O << ".w";
 170       O << '\t';
 171       printRegisterList(MI, 4, O);
 172       printAnnotation(O, Annot);
 173       return;
 174     } else
 175       break;
 176
 177   case ARM::STR_PRE_IMM:
 178     if (MI->getOperand(2).getReg() == ARM::SP &&
 179         MI->getOperand(3).getImm() == -4) {
 180       O << '\t' << "push";
 181       printPredicateOperand(MI, 4, O);
 182       O << "\t{";
 183       printRegName(O, MI->getOperand(1).getReg());
 184       O << "}";
 185       printAnnotation(O, Annot);
 186       return;
 187     } else
 188       break;
 189
 190   // A8.6.122 POP
 191   case ARM::LDMIA_UPD:
 192   case ARM::t2LDMIA_UPD:
 193     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 194       // Should only print POP if there are at least two registers in the list.
 195       O << '\t' << "pop";
 196       printPredicateOperand(MI, 2, O);
 197       if (Opcode == ARM::t2LDMIA_UPD)
 198         O << ".w";
 199       O << '\t';
 200       printRegisterList(MI, 4, O);
 201       printAnnotation(O, Annot);
 202       return;
 203     } else
 204       break;
 205
 206   case ARM::LDR_POST_IMM:
 207     if (MI->getOperand(2).getReg() == ARM::SP &&
 208         MI->getOperand(4).getImm() == 4) {
 209       O << '\t' << "pop";
 210       printPredicateOperand(MI, 5, O);
 211       O << "\t{";
 212       printRegName(O, MI->getOperand(0).getReg());
 213       O << "}";
 214       printAnnotation(O, Annot);
 215       return;
 216     } else
 217       break;
 218
 219   // A8.6.355 VPUSH
 220   case ARM::VSTMSDB_UPD:
 221   case ARM::VSTMDDB_UPD:
 222     if (MI->getOperand(0).getReg() == ARM::SP) {
 223       O << '\t' << "vpush";
 224       printPredicateOperand(MI, 2, O);
 225       O << '\t';
 226       printRegisterList(MI, 4, O);
 227       printAnnotation(O, Annot);
 228       return;
 229     } else
 230       break;
 231
 232   // A8.6.354 VPOP
 233   case ARM::VLDMSIA_UPD:
 234   case ARM::VLDMDIA_UPD:
 235     if (MI->getOperand(0).getReg() == ARM::SP) {
 236       O << '\t' << "vpop";
 237       printPredicateOperand(MI, 2, O);
 238       O << '\t';
 239       printRegisterList(MI, 4, O);
 240       printAnnotation(O, Annot);
 241       return;
 242     } else
 243       break;
 244
 245   case ARM::tLDMIA: {
 246     bool Writeback = true;
 247     unsigned BaseReg = MI->getOperand(0).getReg();
 248     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 249       if (MI->getOperand(i).getReg() == BaseReg)
 250         Writeback = false;
 251     }
 252
 253     O << "\tldm";
 254
 255     printPredicateOperand(MI, 1, O);
 256     O << '\t';
 257     printRegName(O, BaseReg);
 258     if (Writeback) O << "!";
 259     O << ", ";
 260     printRegisterList(MI, 3, O);
 261     printAnnotation(O, Annot);
 262     return;
 263   }
 264
 265   // Combine 2 GPRs from disassember into a GPRPair to match with instr def.
 266   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
 267   // a single GPRPair reg operand is used in the .td file to replace the two
 268   // GPRs. However, when decoding them, the two GRPs cannot be automatically
 269   // expressed as a GPRPair, so we have to manually merge them.
 270   // FIXME: We would really like to be able to tablegen'erate this.
 271   case ARM::LDREXD: case ARM::STREXD:
 272   case ARM::LDAEXD: case ARM::STLEXD:
 273     const MCRegisterClass& MRC = MRI.getRegClass(ARM::GPRRegClassID);
 274     bool isStore = Opcode == ARM::STREXD || Opcode == ARM::STLEXD;
 275     unsigned Reg = MI->getOperand(isStore ? 1 : 0).getReg();
 276     if (MRC.contains(Reg)) {
 277       MCInst NewMI;
 278       MCOperand NewReg;
 279       NewMI.setOpcode(Opcode);
 280
 281       if (isStore)
 282         NewMI.addOperand(MI->getOperand(0));
 283       NewReg = MCOperand::CreateReg(MRI.getMatchingSuperReg(Reg, ARM::gsub_0,
 284         &MRI.getRegClass(ARM::GPRPairRegClassID)));
 285       NewMI.addOperand(NewReg);
 286
 287       // Copy the rest operands into NewMI.
 288       for(unsigned i= isStore ? 3 : 2; i < MI->getNumOperands(); ++i)
 289         NewMI.addOperand(MI->getOperand(i));
 290       printInstruction(&NewMI, O);
 291       return;
 292     }
 293   }
 294
 295   printInstruction(MI, O);
 296   printAnnotation(O, Annot);
 297 }
 298
 299 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 300                                   raw_ostream &O) {
 301   const MCOperand &Op = MI->getOperand(OpNo);
 302   if (Op.isReg()) {
 303     unsigned Reg = Op.getReg();
 304     printRegName(O, Reg);
 305   } else if (Op.isImm()) {
 306     O << markup("<imm:")
 307       << '#' << formatImm(Op.getImm())
 308       << markup(">");
 309   } else {
 310     assert(Op.isExpr() && "unknown operand kind in printOperand");
 311     const MCExpr *Expr = Op.getExpr();
 312     switch (Expr->getKind()) {
 313     case MCExpr::Binary:
 314       O << '#' << *Expr;
 315       break;
 316     case MCExpr::Constant: {
 317       // If a symbolic branch target was added as a constant expression then
 318       // print that address in hex. And only print 32 unsigned bits for the
 319       // address.
 320       const MCConstantExpr *Constant = cast<MCConstantExpr>(Expr);
 321       int64_t TargetAddress;
 322       if (!Constant->EvaluateAsAbsolute(TargetAddress)) {
 323         O << '#' << *Expr;
 324       } else {
 325         O << "0x";
 326         O.write_hex(static_cast<uint32_t>(TargetAddress));
 327       }
 328       break;
 329     }
 330     default:
 331       // FIXME: Should we always treat this as if it is a constant literal and
 332       // prefix it with '#'?
 333       O << *Expr;
 334       break;
 335     }
 336   }
 337 }
 338
 339 void ARMInstPrinter::printThumbLdrLabelOperand(const MCInst *MI, unsigned OpNum,
 340                                                raw_ostream &O) {
 341   const MCOperand &MO1 = MI->getOperand(OpNum);
 342   if (MO1.isExpr()) {
 343     O << *MO1.getExpr();
 344     return;
 345   }
 346
 347   O << markup("<mem:") << "[pc, ";
 348
 349   int32_t OffImm = (int32_t)MO1.getImm();
 350   bool isSub = OffImm < 0;
 351
 352   // Special value for #-0. All others are normal.
 353   if (OffImm == INT32_MIN)
 354     OffImm = 0;
 355   if (isSub) {
 356     O << markup("<imm:")
 357       << "#-" << formatImm(-OffImm)
 358       << markup(">");
 359   } else {
 360     O << markup("<imm:")
 361       << "#" << formatImm(OffImm)
 362       << markup(">");
 363   }
 364   O << "]" << markup(">");
 365 }
 366
 367 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 368 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 369 //    REG 0   0           - e.g. R5
 370 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 371 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 372 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 373                                        raw_ostream &O) {
 374   const MCOperand &MO1 = MI->getOperand(OpNum);
 375   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 376   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 377
 378   printRegName(O, MO1.getReg());
 379
 380   // Print the shift opc.
 381   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 382   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 383   if (ShOpc == ARM_AM::rrx)
 384     return;
 385
 386   O << ' ';
 387   printRegName(O, MO2.getReg());
 388   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 389 }
 390
 391 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 392                                        raw_ostream &O) {
 393   const MCOperand &MO1 = MI->getOperand(OpNum);
 394   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 395
 396   printRegName(O, MO1.getReg());
 397
 398   // Print the shift opc.
 399   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
 400                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
 401 }
 402
 403
 404 //===--------------------------------------------------------------------===//
 405 // Addressing Mode #2
 406 //===--------------------------------------------------------------------===//
 407
 408 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 409                                                 raw_ostream &O) {
 410   const MCOperand &MO1 = MI->getOperand(Op);
 411   const MCOperand &MO2 = MI->getOperand(Op+1);
 412   const MCOperand &MO3 = MI->getOperand(Op+2);
 413
 414   O << markup("<mem:") << "[";
 415   printRegName(O, MO1.getReg());
 416
 417   if (!MO2.getReg()) {
 418     if (ARM_AM::getAM2Offset(MO3.getImm())) { // Don't print +0.
 419       O << ", "
 420         << markup("<imm:")
 421         << "#"
 422         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 423         << ARM_AM::getAM2Offset(MO3.getImm())
 424         << markup(">");
 425     }
 426     O << "]" << markup(">");
 427     return;
 428   }
 429
 430   O << ", ";
 431   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()));
 432   printRegName(O, MO2.getReg());
 433
 434   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO3.getImm()),
 435                    ARM_AM::getAM2Offset(MO3.getImm()), UseMarkup);
 436   O << "]" << markup(">");
 437 }
 438
 439 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 440                                            raw_ostream &O) {
 441   const MCOperand &MO1 = MI->getOperand(Op);
 442   const MCOperand &MO2 = MI->getOperand(Op+1);
 443   O << markup("<mem:") << "[";
 444   printRegName(O, MO1.getReg());
 445   O << ", ";
 446   printRegName(O, MO2.getReg());
 447   O << "]" << markup(">");
 448 }
 449
 450 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 451                                            raw_ostream &O) {
 452   const MCOperand &MO1 = MI->getOperand(Op);
 453   const MCOperand &MO2 = MI->getOperand(Op+1);
 454   O << markup("<mem:") << "[";
 455   printRegName(O, MO1.getReg());
 456   O << ", ";
 457   printRegName(O, MO2.getReg());
 458   O << ", lsl " << markup("<imm:") << "#1" << markup(">") << "]" << markup(">");
 459 }
 460
 461 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 462                                            raw_ostream &O) {
 463   const MCOperand &MO1 = MI->getOperand(Op);
 464
 465   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 466     printOperand(MI, Op, O);
 467     return;
 468   }
 469
 470 #ifndef NDEBUG
 471   const MCOperand &MO3 = MI->getOperand(Op+2);
 472   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 473   assert(IdxMode != ARMII::IndexModePost &&
 474          "Should be pre or offset index op");
 475 #endif
 476
 477   printAM2PreOrOffsetIndexOp(MI, Op, O);
 478 }
 479
 480 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 481                                                  unsigned OpNum,
 482                                                  raw_ostream &O) {
 483   const MCOperand &MO1 = MI->getOperand(OpNum);
 484   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 485
 486   if (!MO1.getReg()) {
 487     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 488     O << markup("<imm:")
 489       << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 490       << ImmOffs
 491       << markup(">");
 492     return;
 493   }
 494
 495   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()));
 496   printRegName(O, MO1.getReg());
 497
 498   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO2.getImm()),
 499                    ARM_AM::getAM2Offset(MO2.getImm()), UseMarkup);
 500 }
 501
 502 //===--------------------------------------------------------------------===//
 503 // Addressing Mode #3
 504 //===--------------------------------------------------------------------===//
 505
 506 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 507                                                 raw_ostream &O,
 508                                                 bool AlwaysPrintImm0) {
 509   const MCOperand &MO1 = MI->getOperand(Op);
 510   const MCOperand &MO2 = MI->getOperand(Op+1);
 511   const MCOperand &MO3 = MI->getOperand(Op+2);
 512
 513   O << markup("<mem:") << '[';
 514   printRegName(O, MO1.getReg());
 515
 516   if (MO2.getReg()) {
 517     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()));
 518     printRegName(O, MO2.getReg());
 519     O << ']' << markup(">");
 520     return;
 521   }
 522
 523   //If the op is sub we have to print the immediate even if it is 0
 524   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 525   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 526
 527   if (AlwaysPrintImm0 || ImmOffs || (op == ARM_AM::sub)) {
 528     O << ", "
 529       << markup("<imm:")
 530       << "#"
 531       << ARM_AM::getAddrOpcStr(op)
 532       << ImmOffs
 533       << markup(">");
 534   }
 535   O << ']' << markup(">");
 536 }
 537
 538 template <bool AlwaysPrintImm0>
 539 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 540                                            raw_ostream &O) {
 541   const MCOperand &MO1 = MI->getOperand(Op);
 542   if (!MO1.isReg()) {   //  For label symbolic references.
 543     printOperand(MI, Op, O);
 544     return;
 545   }
 546
 547   assert(ARM_AM::getAM3IdxMode(MI->getOperand(Op + 2).getImm()) !=
 548              ARMII::IndexModePost &&
 549          "unexpected idxmode");
 550   printAM3PreOrOffsetIndexOp(MI, Op, O, AlwaysPrintImm0);
 551 }
 552
 553 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 554                                                  unsigned OpNum,
 555                                                  raw_ostream &O) {
 556   const MCOperand &MO1 = MI->getOperand(OpNum);
 557   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 558
 559   if (MO1.getReg()) {
 560     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()));
 561     printRegName(O, MO1.getReg());
 562     return;
 563   }
 564
 565   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 566   O << markup("<imm:")
 567     << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm())) << ImmOffs
 568     << markup(">");
 569 }
 570
 571 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 572                                              unsigned OpNum,
 573                                              raw_ostream &O) {
 574   const MCOperand &MO = MI->getOperand(OpNum);
 575   unsigned Imm = MO.getImm();
 576   O << markup("<imm:")
 577     << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff)
 578     << markup(">");
 579 }
 580
 581 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 582                                             raw_ostream &O) {
 583   const MCOperand &MO1 = MI->getOperand(OpNum);
 584   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 585
 586   O << (MO2.getImm() ? "" : "-");
 587   printRegName(O, MO1.getReg());
 588 }
 589
 590 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 591                                              unsigned OpNum,
 592                                              raw_ostream &O) {
 593   const MCOperand &MO = MI->getOperand(OpNum);
 594   unsigned Imm = MO.getImm();
 595   O << markup("<imm:")
 596     << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2)
 597     << markup(">");
 598 }
 599
 600
 601 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 602                                            raw_ostream &O) {
 603   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 604                                                  .getImm());
 605   O << ARM_AM::getAMSubModeStr(Mode);
 606 }
 607
 608 template <bool AlwaysPrintImm0>
 609 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 610                                            raw_ostream &O) {
 611   const MCOperand &MO1 = MI->getOperand(OpNum);
 612   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 613
 614   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 615     printOperand(MI, OpNum, O);
 616     return;
 617   }
 618
 619   O << markup("<mem:") << "[";
 620   printRegName(O, MO1.getReg());
 621
 622   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 623   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 624   if (AlwaysPrintImm0 || ImmOffs || Op == ARM_AM::sub) {
 625     O << ", "
 626       << markup("<imm:")
 627       << "#"
 628       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 629       << ImmOffs * 4
 630       << markup(">");
 631   }
 632   O << "]" << markup(">");
 633 }
 634
 635 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 636                                            raw_ostream &O) {
 637   const MCOperand &MO1 = MI->getOperand(OpNum);
 638   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 639
 640   O << markup("<mem:") << "[";
 641   printRegName(O, MO1.getReg());
 642   if (MO2.getImm()) {
 643     O << ":" << (MO2.getImm() << 3);
 644   }
 645   O << "]" << markup(">");
 646 }
 647
 648 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 649                                            raw_ostream &O) {
 650   const MCOperand &MO1 = MI->getOperand(OpNum);
 651   O << markup("<mem:") << "[";
 652   printRegName(O, MO1.getReg());
 653   O << "]" << markup(">");
 654 }
 655
 656 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 657                                                  unsigned OpNum,
 658                                                  raw_ostream &O) {
 659   const MCOperand &MO = MI->getOperand(OpNum);
 660   if (MO.getReg() == 0)
 661     O << "!";
 662   else {
 663     O << ", ";
 664     printRegName(O, MO.getReg());
 665   }
 666 }
 667
 668 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 669                                                     unsigned OpNum,
 670                                                     raw_ostream &O) {
 671   const MCOperand &MO = MI->getOperand(OpNum);
 672   uint32_t v = ~MO.getImm();
 673   int32_t lsb = countTrailingZeros(v);
 674   int32_t width = (32 - countLeadingZeros (v)) - lsb;
 675   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 676   O << markup("<imm:") << '#' << lsb << markup(">")
 677     << ", "
 678     << markup("<imm:") << '#' << width << markup(">");
 679 }
 680
 681 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 682                                      raw_ostream &O) {
 683   unsigned val = MI->getOperand(OpNum).getImm();
 684   O << ARM_MB::MemBOptToString(val, (getAvailableFeatures() & ARM::HasV8Ops));
 685 }
 686
 687 void ARMInstPrinter::printInstSyncBOption(const MCInst *MI, unsigned OpNum,
 688                                           raw_ostream &O) {
 689   unsigned val = MI->getOperand(OpNum).getImm();
 690   O << ARM_ISB::InstSyncBOptToString(val);
 691 }
 692
 693 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 694                                           raw_ostream &O) {
 695   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 696   bool isASR = (ShiftOp & (1 << 5)) != 0;
 697   unsigned Amt = ShiftOp & 0x1f;
 698   if (isASR) {
 699     O << ", asr "
 700       << markup("<imm:")
 701       << "#" << (Amt == 0 ? 32 : Amt)
 702       << markup(">");
 703   }
 704   else if (Amt) {
 705     O << ", lsl "
 706       << markup("<imm:")
 707       << "#" << Amt
 708       << markup(">");
 709   }
 710 }
 711
 712 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 713                                          raw_ostream &O) {
 714   unsigned Imm = MI->getOperand(OpNum).getImm();
 715   if (Imm == 0)
 716     return;
 717   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 718   O << ", lsl " << markup("<imm:") << "#" << Imm << markup(">");
 719 }
 720
 721 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 722                                          raw_ostream &O) {
 723   unsigned Imm = MI->getOperand(OpNum).getImm();
 724   // A shift amount of 32 is encoded as 0.
 725   if (Imm == 0)
 726     Imm = 32;
 727   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 728   O << ", asr " << markup("<imm:") << "#" << Imm << markup(">");
 729 }
 730
 731 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 732                                        raw_ostream &O) {
 733   O << "{";
 734   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 735     if (i != OpNum) O << ", ";
 736     printRegName(O, MI->getOperand(i).getReg());
 737   }
 738   O << "}";
 739 }
 740
 741 void ARMInstPrinter::printGPRPairOperand(const MCInst *MI, unsigned OpNum,
 742                                          raw_ostream &O) {
 743   unsigned Reg = MI->getOperand(OpNum).getReg();
 744   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_0));
 745   O << ", ";
 746   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_1));
 747 }
 748
 749
 750 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 751                                         raw_ostream &O) {
 752   const MCOperand &Op = MI->getOperand(OpNum);
 753   if (Op.getImm())
 754     O << "be";
 755   else
 756     O << "le";
 757 }
 758
 759 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 760                                   raw_ostream &O) {
 761   const MCOperand &Op = MI->getOperand(OpNum);
 762   O << ARM_PROC::IModToString(Op.getImm());
 763 }
 764
 765 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 766                                    raw_ostream &O) {
 767   const MCOperand &Op = MI->getOperand(OpNum);
 768   unsigned IFlags = Op.getImm();
 769   for (int i=2; i >= 0; --i)
 770     if (IFlags & (1 << i))
 771       O << ARM_PROC::IFlagsToString(1 << i);
 772
 773   if (IFlags == 0)
 774     O << "none";
 775 }
 776
 777 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 778                                          raw_ostream &O) {
 779   const MCOperand &Op = MI->getOperand(OpNum);
 780   unsigned SpecRegRBit = Op.getImm() >> 4;
 781   unsigned Mask = Op.getImm() & 0xf;
 782   uint64_t FeatureBits = getAvailableFeatures();
 783
 784   if (FeatureBits & ARM::FeatureMClass) {
 785     unsigned SYSm = Op.getImm();
 786     unsigned Opcode = MI->getOpcode();
 787
 788     // For writes, handle extended mask bits if the DSP extension is present.
 789     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::FeatureDSPThumb2)) {
 790       switch (SYSm) {
 791       case 0x400: O << "apsr_g"; return;
 792       case 0xc00: O << "apsr_nzcvqg"; return;
 793       case 0x401: O << "iapsr_g"; return;
 794       case 0xc01: O << "iapsr_nzcvqg"; return;
 795       case 0x402: O << "eapsr_g"; return;
 796       case 0xc02: O << "eapsr_nzcvqg"; return;
 797       case 0x403: O << "xpsr_g"; return;
 798       case 0xc03: O << "xpsr_nzcvqg"; return;
 799       }
 800     }
 801
 802     // Handle the basic 8-bit mask.
 803     SYSm &= 0xff;
 804
 805     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::HasV7Ops)) {
 806       // ARMv7-M deprecates using MSR APSR without a _<bits> qualifier as an
 807       // alias for MSR APSR_nzcvq.
 808       switch (SYSm) {
 809       case 0: O << "apsr_nzcvq"; return;
 810       case 1: O << "iapsr_nzcvq"; return;
 811       case 2: O << "eapsr_nzcvq"; return;
 812       case 3: O << "xpsr_nzcvq"; return;
 813       }
 814     }
 815
 816     switch (SYSm) {
 817     default: llvm_unreachable("Unexpected mask value!");
 818     case  0: O << "apsr"; return;
 819     case  1: O << "iapsr"; return;
 820     case  2: O << "eapsr"; return;
 821     case  3: O << "xpsr"; return;
 822     case  5: O << "ipsr"; return;
 823     case  6: O << "epsr"; return;
 824     case  7: O << "iepsr"; return;
 825     case  8: O << "msp"; return;
 826     case  9: O << "psp"; return;
 827     case 16: O << "primask"; return;
 828     case 17: O << "basepri"; return;
 829     case 18: O << "basepri_max"; return;
 830     case 19: O << "faultmask"; return;
 831     case 20: O << "control"; return;
 832     }
 833   }
 834
 835   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 836   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 837   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 838     O << "APSR_";
 839     switch (Mask) {
 840     default: llvm_unreachable("Unexpected mask value!");
 841     case 4:  O << "g"; return;
 842     case 8:  O << "nzcvq"; return;
 843     case 12: O << "nzcvqg"; return;
 844     }
 845   }
 846
 847   if (SpecRegRBit)
 848     O << "SPSR";
 849   else
 850     O << "CPSR";
 851
 852   if (Mask) {
 853     O << '_';
 854     if (Mask & 8) O << 'f';
 855     if (Mask & 4) O << 's';
 856     if (Mask & 2) O << 'x';
 857     if (Mask & 1) O << 'c';
 858   }
 859 }
 860
 861 void ARMInstPrinter::printBankedRegOperand(const MCInst *MI, unsigned OpNum,
 862                                            raw_ostream &O) {
 863   uint32_t Banked = MI->getOperand(OpNum).getImm();
 864   uint32_t R = (Banked & 0x20) >> 5;
 865   uint32_t SysM = Banked & 0x1f;
 866
 867   // Nothing much we can do about this, the encodings are specified in B9.2.3 of
 868   // the ARM ARM v7C, and are all over the shop.
 869   if (R) {
 870     O << "SPSR_";
 871
 872     switch(SysM) {
 873     case 0x0e: O << "fiq"; return;
 874     case 0x10: O << "irq"; return;
 875     case 0x12: O << "svc"; return;
 876     case 0x14: O << "abt"; return;
 877     case 0x16: O << "und"; return;
 878     case 0x1c: O << "mon"; return;
 879     case 0x1e: O << "hyp"; return;
 880     default: llvm_unreachable("Invalid banked SPSR register");
 881     }
 882   }
 883
 884   assert(!R && "should have dealt with SPSR regs");
 885   const char *RegNames[] = {
 886     "r8_usr", "r9_usr", "r10_usr", "r11_usr", "r12_usr", "sp_usr", "lr_usr", "",
 887     "r8_fiq", "r9_fiq", "r10_fiq", "r11_fiq", "r12_fiq", "sp_fiq", "lr_fiq", "",
 888     "lr_irq", "sp_irq", "lr_svc",  "sp_svc",  "lr_abt",  "sp_abt", "lr_und", "sp_und",
 889     "",       "",       "",        "",        "lr_mon",  "sp_mon", "elr_hyp", "sp_hyp"
 890   };
 891   const char *Name = RegNames[SysM];
 892   assert(Name[0] && "invalid banked register operand");
 893
 894   O << Name;
 895 }
 896
 897 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 898                                            raw_ostream &O) {
 899   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 900   // Handle the undefined 15 CC value here for printing so we don't abort().
 901   if ((unsigned)CC == 15)
 902     O << "<und>";
 903   else if (CC != ARMCC::AL)
 904     O << ARMCondCodeToString(CC);
 905 }
 906
 907 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 908                                                     unsigned OpNum,
 909                                                     raw_ostream &O) {
 910   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 911   O << ARMCondCodeToString(CC);
 912 }
 913
 914 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 915                                               raw_ostream &O) {
 916   if (MI->getOperand(OpNum).getReg()) {
 917     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 918            "Expect ARM CPSR register!");
 919     O << 's';
 920   }
 921 }
 922
 923 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 924                                           raw_ostream &O) {
 925   O << MI->getOperand(OpNum).getImm();
 926 }
 927
 928 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 929                                      raw_ostream &O) {
 930   O << "p" << MI->getOperand(OpNum).getImm();
 931 }
 932
 933 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 934                                      raw_ostream &O) {
 935   O << "c" << MI->getOperand(OpNum).getImm();
 936 }
 937
 938 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 939                                           raw_ostream &O) {
 940   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 941 }
 942
 943 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 944                                   raw_ostream &O) {
 945   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 946 }
 947
 948 template<unsigned scale>
 949 void ARMInstPrinter::printAdrLabelOperand(const MCInst *MI, unsigned OpNum,
 950                                   raw_ostream &O) {
 951   const MCOperand &MO = MI->getOperand(OpNum);
 952
 953   if (MO.isExpr()) {
 954     O << *MO.getExpr();
 955     return;
 956   }
 957
 958   int32_t OffImm = (int32_t)MO.getImm() << scale;
 959
 960   O << markup("<imm:");
 961   if (OffImm == INT32_MIN)
 962     O << "#-0";
 963   else if (OffImm < 0)
 964     O << "#-" << -OffImm;
 965   else
 966     O << "#" << OffImm;
 967   O << markup(">");
 968 }
 969
 970 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 971                                             raw_ostream &O) {
 972   O << markup("<imm:")
 973     << "#" << formatImm(MI->getOperand(OpNum).getImm() * 4)
 974     << markup(">");
 975 }
 976
 977 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
 978                                      raw_ostream &O) {
 979   unsigned Imm = MI->getOperand(OpNum).getImm();
 980   O << markup("<imm:")
 981     << "#" << formatImm((Imm == 0 ? 32 : Imm))
 982     << markup(">");
 983 }
 984
 985 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
 986                                       raw_ostream &O) {
 987   // (3 - the number of trailing zeros) is the number of then / else.
 988   unsigned Mask = MI->getOperand(OpNum).getImm();
 989   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
 990   unsigned CondBit0 = Firstcond & 1;
 991   unsigned NumTZ = countTrailingZeros(Mask);
 992   assert(NumTZ <= 3 && "Invalid IT mask!");
 993   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 994     bool T = ((Mask >> Pos) & 1) == CondBit0;
 995     if (T)
 996       O << 't';
 997     else
 998       O << 'e';
 999   }
1000 }
1001
1002 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
1003                                                  raw_ostream &O) {
1004   const MCOperand &MO1 = MI->getOperand(Op);
1005   const MCOperand &MO2 = MI->getOperand(Op + 1);
1006
1007   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1008     printOperand(MI, Op, O);
1009     return;
1010   }
1011
1012   O << markup("<mem:") << "[";
1013   printRegName(O, MO1.getReg());
1014   if (unsigned RegNum = MO2.getReg()) {
1015     O << ", ";
1016     printRegName(O, RegNum);
1017   }
1018   O << "]" << markup(">");
1019 }
1020
1021 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
1022                                                     unsigned Op,
1023                                                     raw_ostream &O,
1024                                                     unsigned Scale) {
1025   const MCOperand &MO1 = MI->getOperand(Op);
1026   const MCOperand &MO2 = MI->getOperand(Op + 1);
1027
1028   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1029     printOperand(MI, Op, O);
1030     return;
1031   }
1032
1033   O << markup("<mem:") << "[";
1034   printRegName(O, MO1.getReg());
1035   if (unsigned ImmOffs = MO2.getImm()) {
1036     O << ", "
1037       << markup("<imm:")
1038       << "#" << formatImm(ImmOffs * Scale)
1039       << markup(">");
1040   }
1041   O << "]" << markup(">");
1042 }
1043
1044 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
1045                                                      unsigned Op,
1046                                                      raw_ostream &O) {
1047   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
1048 }
1049
1050 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
1051                                                      unsigned Op,
1052                                                      raw_ostream &O) {
1053   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
1054 }
1055
1056 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
1057                                                      unsigned Op,
1058                                                      raw_ostream &O) {
1059   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1060 }
1061
1062 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
1063                                                  raw_ostream &O) {
1064   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1065 }
1066
1067 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1068 // register with shift forms.
1069 // REG 0   0           - e.g. R5
1070 // REG IMM, SH_OPC     - e.g. R5, LSL #3
1071 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
1072                                       raw_ostream &O) {
1073   const MCOperand &MO1 = MI->getOperand(OpNum);
1074   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1075
1076   unsigned Reg = MO1.getReg();
1077   printRegName(O, Reg);
1078
1079   // Print the shift opc.
1080   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
1081   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
1082                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
1083 }
1084
1085 template <bool AlwaysPrintImm0>
1086 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
1087                                                raw_ostream &O) {
1088   const MCOperand &MO1 = MI->getOperand(OpNum);
1089   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1090
1091   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1092     printOperand(MI, OpNum, O);
1093     return;
1094   }
1095
1096   O << markup("<mem:") << "[";
1097   printRegName(O, MO1.getReg());
1098
1099   int32_t OffImm = (int32_t)MO2.getImm();
1100   bool isSub = OffImm < 0;
1101   // Special value for #-0. All others are normal.
1102   if (OffImm == INT32_MIN)
1103     OffImm = 0;
1104   if (isSub) {
1105     O << ", "
1106       << markup("<imm:")
1107       << "#-" << formatImm(-OffImm)
1108       << markup(">");
1109   }
1110   else if (AlwaysPrintImm0 || OffImm > 0) {
1111     O << ", "
1112       << markup("<imm:")
1113       << "#" << formatImm(OffImm)
1114       << markup(">");
1115   }
1116   O << "]" << markup(">");
1117 }
1118
1119 template<bool AlwaysPrintImm0>
1120 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
1121                                                 unsigned OpNum,
1122                                                 raw_ostream &O) {
1123   const MCOperand &MO1 = MI->getOperand(OpNum);
1124   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1125
1126   O << markup("<mem:") << "[";
1127   printRegName(O, MO1.getReg());
1128
1129   int32_t OffImm = (int32_t)MO2.getImm();
1130   bool isSub = OffImm < 0;
1131   // Don't print +0.
1132   if (OffImm == INT32_MIN)
1133     OffImm = 0;
1134   if (isSub) {
1135     O << ", "
1136       << markup("<imm:")
1137       << "#-" << -OffImm
1138       << markup(">");
1139   } else if (AlwaysPrintImm0 || OffImm > 0) {
1140     O << ", "
1141       << markup("<imm:")
1142       << "#" << OffImm
1143       << markup(">");
1144   }
1145   O << "]" << markup(">");
1146 }
1147
1148 template<bool AlwaysPrintImm0>
1149 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
1150                                                   unsigned OpNum,
1151                                                   raw_ostream &O) {
1152   const MCOperand &MO1 = MI->getOperand(OpNum);
1153   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1154
1155   if (!MO1.isReg()) {   //  For label symbolic references.
1156     printOperand(MI, OpNum, O);
1157     return;
1158   }
1159
1160   O << markup("<mem:") << "[";
1161   printRegName(O, MO1.getReg());
1162
1163   int32_t OffImm = (int32_t)MO2.getImm();
1164   bool isSub = OffImm < 0;
1165
1166   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1167
1168   // Don't print +0.
1169   if (OffImm == INT32_MIN)
1170     OffImm = 0;
1171   if (isSub) {
1172     O << ", "
1173       << markup("<imm:")
1174       << "#-" << -OffImm
1175       << markup(">");
1176   } else if (AlwaysPrintImm0 || OffImm > 0) {
1177     O << ", "
1178       << markup("<imm:")
1179       << "#" << OffImm
1180       << markup(">");
1181   }
1182   O << "]" << markup(">");
1183 }
1184
1185 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
1186                                                        unsigned OpNum,
1187                                                        raw_ostream &O) {
1188   const MCOperand &MO1 = MI->getOperand(OpNum);
1189   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1190
1191   O << markup("<mem:") << "[";
1192   printRegName(O, MO1.getReg());
1193   if (MO2.getImm()) {
1194     O << ", "
1195       << markup("<imm:")
1196       << "#" << formatImm(MO2.getImm() * 4)
1197       << markup(">");
1198   }
1199   O << "]" << markup(">");
1200 }
1201
1202 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
1203                                                       unsigned OpNum,
1204                                                       raw_ostream &O) {
1205   const MCOperand &MO1 = MI->getOperand(OpNum);
1206   int32_t OffImm = (int32_t)MO1.getImm();
1207   O << ", " << markup("<imm:");
1208   if (OffImm == INT32_MIN)
1209     O << "#-0";
1210   else if (OffImm < 0)
1211     O << "#-" << -OffImm;
1212   else
1213     O << "#" << OffImm;
1214   O << markup(">");
1215 }
1216
1217 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
1218                                                         unsigned OpNum,
1219                                                         raw_ostream &O) {
1220   const MCOperand &MO1 = MI->getOperand(OpNum);
1221   int32_t OffImm = (int32_t)MO1.getImm();
1222
1223   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1224
1225   O << ", " << markup("<imm:");
1226   if (OffImm == INT32_MIN)
1227     O << "#-0";
1228   else if (OffImm < 0)
1229     O << "#-" << -OffImm;
1230   else
1231     O << "#" << OffImm;
1232   O << markup(">");
1233 }
1234
1235 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
1236                                                  unsigned OpNum,
1237                                                  raw_ostream &O) {
1238   const MCOperand &MO1 = MI->getOperand(OpNum);
1239   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1240   const MCOperand &MO3 = MI->getOperand(OpNum+2);
1241
1242   O << markup("<mem:") << "[";
1243   printRegName(O, MO1.getReg());
1244
1245   assert(MO2.getReg() && "Invalid so_reg load / store address!");
1246   O << ", ";
1247   printRegName(O, MO2.getReg());
1248
1249   unsigned ShAmt = MO3.getImm();
1250   if (ShAmt) {
1251     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
1252     O << ", lsl "
1253       << markup("<imm:")
1254       << "#" << ShAmt
1255       << markup(">");
1256   }
1257   O << "]" << markup(">");
1258 }
1259
1260 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1261                                        raw_ostream &O) {
1262   const MCOperand &MO = MI->getOperand(OpNum);
1263   O << markup("<imm:")
1264     << '#' << ARM_AM::getFPImmFloat(MO.getImm())
1265     << markup(">");
1266 }
1267
1268 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1269                                             raw_ostream &O) {
1270   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1271   unsigned EltBits;
1272   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1273   O << markup("<imm:")
1274     << "#0x";
1275   O.write_hex(Val);
1276   O << markup(">");
1277 }
1278
1279 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1280                                             raw_ostream &O) {
1281   unsigned Imm = MI->getOperand(OpNum).getImm();
1282   O << markup("<imm:")
1283     << "#" << formatImm(Imm + 1)
1284     << markup(">");
1285 }
1286
1287 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1288                                         raw_ostream &O) {
1289   unsigned Imm = MI->getOperand(OpNum).getImm();
1290   if (Imm == 0)
1291     return;
1292   O << ", ror "
1293     << markup("<imm:")
1294     << "#";
1295   switch (Imm) {
1296   default: assert (0 && "illegal ror immediate!");
1297   case 1: O << "8"; break;
1298   case 2: O << "16"; break;
1299   case 3: O << "24"; break;
1300   }
1301   O << markup(">");
1302 }
1303
1304 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1305                                   raw_ostream &O) {
1306   O << markup("<imm:")
1307     << "#" << 16 - MI->getOperand(OpNum).getImm()
1308     << markup(">");
1309 }
1310
1311 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1312                                   raw_ostream &O) {
1313   O << markup("<imm:")
1314     << "#" << 32 - MI->getOperand(OpNum).getImm()
1315     << markup(">");
1316 }
1317
1318 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1319                                       raw_ostream &O) {
1320   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1321 }
1322
1323 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1324                                         raw_ostream &O) {
1325   O << "{";
1326   printRegName(O, MI->getOperand(OpNum).getReg());
1327   O << "}";
1328 }
1329
1330 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1331                                           raw_ostream &O) {
1332   unsigned Reg = MI->getOperand(OpNum).getReg();
1333   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1334   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1335   O << "{";
1336   printRegName(O, Reg0);
1337   O << ", ";
1338   printRegName(O, Reg1);
1339   O << "}";
1340 }
1341
1342 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1343                                               unsigned OpNum,
1344                                               raw_ostream &O) {
1345   unsigned Reg = MI->getOperand(OpNum).getReg();
1346   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1347   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1348   O << "{";
1349   printRegName(O, Reg0);
1350   O << ", ";
1351   printRegName(O, Reg1);
1352   O << "}";
1353 }
1354
1355 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1356                                           raw_ostream &O) {
1357   // Normally, it's not safe to use register enum values directly with
1358   // addition to get the next register, but for VFP registers, the
1359   // sort order is guaranteed because they're all of the form D<n>.
1360   O << "{";
1361   printRegName(O, MI->getOperand(OpNum).getReg());
1362   O << ", ";
1363   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1364   O << ", ";
1365   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1366   O << "}";
1367 }
1368
1369 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1370                                          raw_ostream &O) {
1371   // Normally, it's not safe to use register enum values directly with
1372   // addition to get the next register, but for VFP registers, the
1373   // sort order is guaranteed because they're all of the form D<n>.
1374   O << "{";
1375   printRegName(O, MI->getOperand(OpNum).getReg());
1376   O << ", ";
1377   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1378   O << ", ";
1379   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1380   O << ", ";
1381   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1382   O << "}";
1383 }
1384
1385 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1386                                                 unsigned OpNum,
1387                                                 raw_ostream &O) {
1388   O << "{";
1389   printRegName(O, MI->getOperand(OpNum).getReg());
1390   O << "[]}";
1391 }
1392
1393 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1394                                                 unsigned OpNum,
1395                                                 raw_ostream &O) {
1396   unsigned Reg = MI->getOperand(OpNum).getReg();
1397   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1398   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1399   O << "{";
1400   printRegName(O, Reg0);
1401   O << "[], ";
1402   printRegName(O, Reg1);
1403   O << "[]}";
1404 }
1405
1406 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1407                                                   unsigned OpNum,
1408                                                   raw_ostream &O) {
1409   // Normally, it's not safe to use register enum values directly with
1410   // addition to get the next register, but for VFP registers, the
1411   // sort order is guaranteed because they're all of the form D<n>.
1412   O << "{";
1413   printRegName(O, MI->getOperand(OpNum).getReg());
1414   O << "[], ";
1415   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1416   O << "[], ";
1417   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1418   O << "[]}";
1419 }
1420
1421 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1422                                                   unsigned OpNum,
1423                                                   raw_ostream &O) {
1424   // Normally, it's not safe to use register enum values directly with
1425   // addition to get the next register, but for VFP registers, the
1426   // sort order is guaranteed because they're all of the form D<n>.
1427   O << "{";
1428   printRegName(O, MI->getOperand(OpNum).getReg());
1429   O << "[], ";
1430   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1431   O << "[], ";
1432   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1433   O << "[], ";
1434   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1435   O << "[]}";
1436 }
1437
1438 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1439                                                       unsigned OpNum,
1440                                                       raw_ostream &O) {
1441   unsigned Reg = MI->getOperand(OpNum).getReg();
1442   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1443   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1444   O << "{";
1445   printRegName(O, Reg0);
1446   O << "[], ";
1447   printRegName(O, Reg1);
1448   O << "[]}";
1449 }
1450
1451 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1452                                                         unsigned OpNum,
1453                                                         raw_ostream &O) {
1454   // Normally, it's not safe to use register enum values directly with
1455   // addition to get the next register, but for VFP registers, the
1456   // sort order is guaranteed because they're all of the form D<n>.
1457   O << "{";
1458   printRegName(O, MI->getOperand(OpNum).getReg());
1459   O  << "[], ";
1460   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1461   O << "[], ";
1462   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1463   O << "[]}";
1464 }
1465
1466 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1467                                                        unsigned OpNum,
1468                                                        raw_ostream &O) {
1469   // Normally, it's not safe to use register enum values directly with
1470   // addition to get the next register, but for VFP registers, the
1471   // sort order is guaranteed because they're all of the form D<n>.
1472   O << "{";
1473   printRegName(O, MI->getOperand(OpNum).getReg());
1474   O << "[], ";
1475   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1476   O << "[], ";
1477   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1478   O << "[], ";
1479   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1480   O << "[]}";
1481 }
1482
1483 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1484                                                 unsigned OpNum,
1485                                                 raw_ostream &O) {
1486   // Normally, it's not safe to use register enum values directly with
1487   // addition to get the next register, but for VFP registers, the
1488   // sort order is guaranteed because they're all of the form D<n>.
1489   O << "{";
1490   printRegName(O, MI->getOperand(OpNum).getReg());
1491   O << ", ";
1492   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1493   O << ", ";
1494   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1495   O << "}";
1496 }
1497
1498 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1499                                                 unsigned OpNum,
1500                                                 raw_ostream &O) {
1501   // Normally, it's not safe to use register enum values directly with
1502   // addition to get the next register, but for VFP registers, the
1503   // sort order is guaranteed because they're all of the form D<n>.
1504   O << "{";
1505   printRegName(O, MI->getOperand(OpNum).getReg());
1506   O << ", ";
1507   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1508   O << ", ";
1509   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1510   O << ", ";
1511   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1512   O << "}";
1513 }