lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "ARMMCExpr.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 //#define DEBUG(X) do { X; } while (0)
  25
  26 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  27 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  28 /// describing the operand info for each ARMInsts[i].
  29 ///
  30 /// Together with an instruction's encoding format, we can take advantage of the
  31 /// NumOperands and the OpInfo fields of the target instruction description in
  32 /// the quest to build out the MCOperand list for an MCInst.
  33 ///
  34 /// The general guideline is that with a known format, the number of dst and src
  35 /// operands are well-known.  The dst is built first, followed by the src
  36 /// operand(s).  The operands not yet used at this point are for the Implicit
  37 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  38 /// defined with two components:
  39 ///
  40 /// def pred { // Operand PredicateOperand
  41 ///   ValueType Type = OtherVT;
  42 ///   string PrintMethod = "printPredicateOperand";
  43 ///   string AsmOperandLowerMethod = ?;
  44 ///   dag MIOperandInfo = (ops i32imm, CCR);
  45 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  46 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  47 /// }
  48 ///
  49 /// which is manifested by the TargetOperandInfo[] of:
  50 ///
  51 /// { 0, 0|(1<<TOI::Predicate), 0 },
  52 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  53 ///
  54 /// So the first predicate MCOperand corresponds to the immediate part of the
  55 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  56 /// corresponds to a register kind of ARM::CPSR.
  57 ///
  58 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  59 ///
  60 /// def cc_out { // Operand OptionalDefOperand
  61 ///   ValueType Type = OtherVT;
  62 ///   string PrintMethod = "printSBitModifierOperand";
  63 ///   string AsmOperandLowerMethod = ?;
  64 ///   dag MIOperandInfo = (ops CCR);
  65 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  66 ///   dag DefaultOps = (ops (i32 zero_reg));
  67 /// }
  68 ///
  69 /// which is manifested by the one TargetOperandInfo of:
  70 ///
  71 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  72 ///
  73 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  74 #include "ARMGenInstrInfo.inc"
  75
  76 using namespace llvm;
  77
  78 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  79   return ARMInsts[Opcode].Name;
  80 }
  81
  82 // Return the register enum Based on RegClass and the raw register number.
  83 // FIXME: Auto-gened?
  84 static unsigned
  85 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  86   if (RegClassID == ARM::rGPRRegClassID) {
  87     // Check for The register numbers 13 and 15 that are not permitted for many
  88     // Thumb register specifiers.
  89     if (RawRegister == 13 || RawRegister == 15) {
  90       B->SetErr(-1);
  91       return 0;
  92     }
  93     // For this purpose, we can treat rGPR as if it were GPR.
  94     RegClassID = ARM::GPRRegClassID;
  95   }
  96
  97   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  98   // A7.3 register encoding
  99   //     Qd -> bit[12] == 0
 100   //     Qn -> bit[16] == 0
 101   //     Qm -> bit[0]  == 0
 102   //
 103   // If one of these bits is 1, the instruction is UNDEFINED.
 104   if (RegClassID == ARM::QPRRegClassID && slice(RawRegister, 0, 0) == 1) {
 105     B->SetErr(-1);
 106     return 0;
 107   }
 108   unsigned RegNum =
 109     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 110
 111   switch (RegNum) {
 112   default:
 113     break;
 114   case 0:
 115     switch (RegClassID) {
 116     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 117     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 118     case ARM::DPR_VFP2RegClassID:
 119       return ARM::D0;
 120     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 121     case ARM::QPR_VFP2RegClassID:
 122       return ARM::Q0;
 123     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 124     }
 125     break;
 126   case 1:
 127     switch (RegClassID) {
 128     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 129     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 130     case ARM::DPR_VFP2RegClassID:
 131       return ARM::D1;
 132     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 133     case ARM::QPR_VFP2RegClassID:
 134       return ARM::Q1;
 135     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 136     }
 137     break;
 138   case 2:
 139     switch (RegClassID) {
 140     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 141     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 142     case ARM::DPR_VFP2RegClassID:
 143       return ARM::D2;
 144     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 145     case ARM::QPR_VFP2RegClassID:
 146       return ARM::Q2;
 147     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 148     }
 149     break;
 150   case 3:
 151     switch (RegClassID) {
 152     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 153     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 154     case ARM::DPR_VFP2RegClassID:
 155       return ARM::D3;
 156     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 157     case ARM::QPR_VFP2RegClassID:
 158       return ARM::Q3;
 159     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 160     }
 161     break;
 162   case 4:
 163     switch (RegClassID) {
 164     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 165     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 166     case ARM::DPR_VFP2RegClassID:
 167       return ARM::D4;
 168     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 169     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 170     }
 171     break;
 172   case 5:
 173     switch (RegClassID) {
 174     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 175     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 176     case ARM::DPR_VFP2RegClassID:
 177       return ARM::D5;
 178     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 179     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 180     }
 181     break;
 182   case 6:
 183     switch (RegClassID) {
 184     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 185     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 186     case ARM::DPR_VFP2RegClassID:
 187       return ARM::D6;
 188     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 189     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 190     }
 191     break;
 192   case 7:
 193     switch (RegClassID) {
 194     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 195     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 196     case ARM::DPR_VFP2RegClassID:
 197       return ARM::D7;
 198     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 199     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 200     }
 201     break;
 202   case 8:
 203     switch (RegClassID) {
 204     case ARM::GPRRegClassID: return ARM::R8;
 205     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 206     case ARM::QPRRegClassID: return ARM::Q8;
 207     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 208     }
 209     break;
 210   case 9:
 211     switch (RegClassID) {
 212     case ARM::GPRRegClassID: return ARM::R9;
 213     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 214     case ARM::QPRRegClassID: return ARM::Q9;
 215     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 216     }
 217     break;
 218   case 10:
 219     switch (RegClassID) {
 220     case ARM::GPRRegClassID: return ARM::R10;
 221     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 222     case ARM::QPRRegClassID: return ARM::Q10;
 223     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 224     }
 225     break;
 226   case 11:
 227     switch (RegClassID) {
 228     case ARM::GPRRegClassID: return ARM::R11;
 229     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 230     case ARM::QPRRegClassID: return ARM::Q11;
 231     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 232     }
 233     break;
 234   case 12:
 235     switch (RegClassID) {
 236     case ARM::GPRRegClassID: return ARM::R12;
 237     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 238     case ARM::QPRRegClassID: return ARM::Q12;
 239     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 240     }
 241     break;
 242   case 13:
 243     switch (RegClassID) {
 244     case ARM::GPRRegClassID: return ARM::SP;
 245     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 246     case ARM::QPRRegClassID: return ARM::Q13;
 247     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 248     }
 249     break;
 250   case 14:
 251     switch (RegClassID) {
 252     case ARM::GPRRegClassID: return ARM::LR;
 253     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 254     case ARM::QPRRegClassID: return ARM::Q14;
 255     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 256     }
 257     break;
 258   case 15:
 259     switch (RegClassID) {
 260     case ARM::GPRRegClassID: return ARM::PC;
 261     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 262     case ARM::QPRRegClassID: return ARM::Q15;
 263     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 264     }
 265     break;
 266   case 16:
 267     switch (RegClassID) {
 268     case ARM::DPRRegClassID: return ARM::D16;
 269     case ARM::SPRRegClassID: return ARM::S16;
 270     }
 271     break;
 272   case 17:
 273     switch (RegClassID) {
 274     case ARM::DPRRegClassID: return ARM::D17;
 275     case ARM::SPRRegClassID: return ARM::S17;
 276     }
 277     break;
 278   case 18:
 279     switch (RegClassID) {
 280     case ARM::DPRRegClassID: return ARM::D18;
 281     case ARM::SPRRegClassID: return ARM::S18;
 282     }
 283     break;
 284   case 19:
 285     switch (RegClassID) {
 286     case ARM::DPRRegClassID: return ARM::D19;
 287     case ARM::SPRRegClassID: return ARM::S19;
 288     }
 289     break;
 290   case 20:
 291     switch (RegClassID) {
 292     case ARM::DPRRegClassID: return ARM::D20;
 293     case ARM::SPRRegClassID: return ARM::S20;
 294     }
 295     break;
 296   case 21:
 297     switch (RegClassID) {
 298     case ARM::DPRRegClassID: return ARM::D21;
 299     case ARM::SPRRegClassID: return ARM::S21;
 300     }
 301     break;
 302   case 22:
 303     switch (RegClassID) {
 304     case ARM::DPRRegClassID: return ARM::D22;
 305     case ARM::SPRRegClassID: return ARM::S22;
 306     }
 307     break;
 308   case 23:
 309     switch (RegClassID) {
 310     case ARM::DPRRegClassID: return ARM::D23;
 311     case ARM::SPRRegClassID: return ARM::S23;
 312     }
 313     break;
 314   case 24:
 315     switch (RegClassID) {
 316     case ARM::DPRRegClassID: return ARM::D24;
 317     case ARM::SPRRegClassID: return ARM::S24;
 318     }
 319     break;
 320   case 25:
 321     switch (RegClassID) {
 322     case ARM::DPRRegClassID: return ARM::D25;
 323     case ARM::SPRRegClassID: return ARM::S25;
 324     }
 325     break;
 326   case 26:
 327     switch (RegClassID) {
 328     case ARM::DPRRegClassID: return ARM::D26;
 329     case ARM::SPRRegClassID: return ARM::S26;
 330     }
 331     break;
 332   case 27:
 333     switch (RegClassID) {
 334     case ARM::DPRRegClassID: return ARM::D27;
 335     case ARM::SPRRegClassID: return ARM::S27;
 336     }
 337     break;
 338   case 28:
 339     switch (RegClassID) {
 340     case ARM::DPRRegClassID: return ARM::D28;
 341     case ARM::SPRRegClassID: return ARM::S28;
 342     }
 343     break;
 344   case 29:
 345     switch (RegClassID) {
 346     case ARM::DPRRegClassID: return ARM::D29;
 347     case ARM::SPRRegClassID: return ARM::S29;
 348     }
 349     break;
 350   case 30:
 351     switch (RegClassID) {
 352     case ARM::DPRRegClassID: return ARM::D30;
 353     case ARM::SPRRegClassID: return ARM::S30;
 354     }
 355     break;
 356   case 31:
 357     switch (RegClassID) {
 358     case ARM::DPRRegClassID: return ARM::D31;
 359     case ARM::SPRRegClassID: return ARM::S31;
 360     }
 361     break;
 362   }
 363   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 364   // Encoding error.  Mark the builder with error code != 0.
 365   B->SetErr(-1);
 366   return 0;
 367 }
 368
 369 ///////////////////////////////
 370 //                           //
 371 //     Utility Functions     //
 372 //                           //
 373 ///////////////////////////////
 374
 375 // Extract/Decode Rd: Inst{15-12}.
 376 static inline unsigned decodeRd(uint32_t insn) {
 377   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 378 }
 379
 380 // Extract/Decode Rn: Inst{19-16}.
 381 static inline unsigned decodeRn(uint32_t insn) {
 382   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 383 }
 384
 385 // Extract/Decode Rm: Inst{3-0}.
 386 static inline unsigned decodeRm(uint32_t insn) {
 387   return (insn & ARMII::GPRRegMask);
 388 }
 389
 390 // Extract/Decode Rs: Inst{11-8}.
 391 static inline unsigned decodeRs(uint32_t insn) {
 392   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 393 }
 394
 395 static inline unsigned getCondField(uint32_t insn) {
 396   return (insn >> ARMII::CondShift);
 397 }
 398
 399 static inline unsigned getIBit(uint32_t insn) {
 400   return (insn >> ARMII::I_BitShift) & 1;
 401 }
 402
 403 static inline unsigned getAM3IBit(uint32_t insn) {
 404   return (insn >> ARMII::AM3_I_BitShift) & 1;
 405 }
 406
 407 static inline unsigned getPBit(uint32_t insn) {
 408   return (insn >> ARMII::P_BitShift) & 1;
 409 }
 410
 411 static inline unsigned getUBit(uint32_t insn) {
 412   return (insn >> ARMII::U_BitShift) & 1;
 413 }
 414
 415 static inline unsigned getPUBits(uint32_t insn) {
 416   return (insn >> ARMII::U_BitShift) & 3;
 417 }
 418
 419 static inline unsigned getSBit(uint32_t insn) {
 420   return (insn >> ARMII::S_BitShift) & 1;
 421 }
 422
 423 static inline unsigned getWBit(uint32_t insn) {
 424   return (insn >> ARMII::W_BitShift) & 1;
 425 }
 426
 427 static inline unsigned getDBit(uint32_t insn) {
 428   return (insn >> ARMII::D_BitShift) & 1;
 429 }
 430
 431 static inline unsigned getNBit(uint32_t insn) {
 432   return (insn >> ARMII::N_BitShift) & 1;
 433 }
 434
 435 static inline unsigned getMBit(uint32_t insn) {
 436   return (insn >> ARMII::M_BitShift) & 1;
 437 }
 438
 439 // See A8.4 Shifts applied to a register.
 440 //     A8.4.2 Register controlled shifts.
 441 //
 442 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 443 // into llvm enums for shift opcode.  The API clients should pass in the value
 444 // encoded with two bits, so the assert stays to signal a wrong API usage.
 445 //
 446 // A8-12: DecodeRegShift()
 447 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 448   switch (bits) {
 449   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 450   case 0:  return ARM_AM::lsl;
 451   case 1:  return ARM_AM::lsr;
 452   case 2:  return ARM_AM::asr;
 453   case 3:  return ARM_AM::ror;
 454   }
 455 }
 456
 457 // See A8.4 Shifts applied to a register.
 458 //     A8.4.1 Constant shifts.
 459 //
 460 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 461 // encodings into the intended ShiftOpc and shift amount.
 462 //
 463 // A8-11: DecodeImmShift()
 464 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 465   if (ShImm != 0)
 466     return;
 467   switch (ShOp) {
 468   case ARM_AM::no_shift:
 469   case ARM_AM::rrx:
 470     break;
 471   case ARM_AM::lsl:
 472     ShOp = ARM_AM::no_shift;
 473     break;
 474   case ARM_AM::lsr:
 475   case ARM_AM::asr:
 476     ShImm = 32;
 477     break;
 478   case ARM_AM::ror:
 479     ShOp = ARM_AM::rrx;
 480     break;
 481   }
 482 }
 483
 484 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 485 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 486 // clients should pass in the value encoded with two bits, so the assert stays
 487 // to signal a wrong API usage.
 488 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 489   switch (bits) {
 490   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 491   case 1:  return ARM_AM::ia;   // P=0 U=1
 492   case 3:  return ARM_AM::ib;   // P=1 U=1
 493   case 0:  return ARM_AM::da;   // P=0 U=0
 494   case 2:  return ARM_AM::db;   // P=1 U=0
 495   }
 496 }
 497
 498 ////////////////////////////////////////////
 499 //                                        //
 500 //    Disassemble function definitions    //
 501 //                                        //
 502 ////////////////////////////////////////////
 503
 504 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 505 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 506 /// followed by possible src(s).
 507 ///
 508 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 509 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 510 /// TryPredicateAndSBitModifier.
 511
 512 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 513     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 514
 515   assert(0 && "Unexpected pseudo instruction!");
 516   return false;
 517 }
 518
 519 // A8.6.94 MLA
 520 // if d == 15 || n == 15 || m == 15 || a == 15 then UNPREDICTABLE;
 521 //
 522 // A8.6.105 MUL
 523 // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 524 //
 525 // A8.6.246 UMULL
 526 // if dLo == 15 || dHi == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 527 // if dHi == dLo then UNPREDICTABLE;
 528 static bool BadRegsMulFrm(unsigned Opcode, uint32_t insn) {
 529   unsigned R19_16 = slice(insn, 19, 16);
 530   unsigned R15_12 = slice(insn, 15, 12);
 531   unsigned R11_8  = slice(insn, 11, 8);
 532   unsigned R3_0   = slice(insn, 3, 0);
 533   switch (Opcode) {
 534   default:
 535     // Did we miss an opcode?
 536     DEBUG(errs() << "BadRegsMulFrm: unexpected opcode!");
 537     return false;
 538   case ARM::MLA:     case ARM::MLS:     case ARM::SMLABB:  case ARM::SMLABT:
 539   case ARM::SMLATB:  case ARM::SMLATT:  case ARM::SMLAWB:  case ARM::SMLAWT:
 540   case ARM::SMMLA:   case ARM::SMMLAR:  case ARM::SMMLS:   case ARM::SMMLSR:
 541   case ARM::USADA8:
 542     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 543       return true;
 544     return false;
 545   case ARM::MUL:     case ARM::SMMUL:   case ARM::SMMULR:
 546   case ARM::SMULBB:  case ARM::SMULBT:  case ARM::SMULTB:  case ARM::SMULTT:
 547   case ARM::SMULWB:  case ARM::SMULWT:  case ARM::SMUAD:   case ARM::SMUADX:
 548   // A8.6.167 SMLAD & A8.6.172 SMLSD
 549   case ARM::SMLAD:   case ARM::SMLADX:  case ARM::SMLSD:   case ARM::SMLSDX:
 550   case ARM::USAD8:
 551     if (R19_16 == 15 || R11_8 == 15 || R3_0 == 15)
 552       return true;
 553     return false;
 554   case ARM::SMLAL:   case ARM::SMULL:   case ARM::UMAAL:   case ARM::UMLAL:
 555   case ARM::UMULL:
 556   case ARM::SMLALBB: case ARM::SMLALBT: case ARM::SMLALTB: case ARM::SMLALTT:
 557   case ARM::SMLALD:  case ARM::SMLALDX: case ARM::SMLSLD:  case ARM::SMLSLDX:
 558     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 559       return true;
 560     if (R19_16 == R15_12)
 561       return true;
 562     return false;;
 563   }
 564 }
 565
 566 // Multiply Instructions.
 567 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLAR,
 568 // SMMLS, SMMLAR, SMLAD, SMLADX, SMLSD, SMLSDX, and USADA8 (for convenience):
 569 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 570 // But note that register checking for {SMLAD, SMLADX, SMLSD, SMLSDX} is
 571 // only for {d, n, m}.
 572 //
 573 // MUL, SMMUL, SMMULR, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT, SMUAD,
 574 // SMUADX, and USAD8 (for convenience):
 575 //     Rd{19-16} Rn{3-0} Rm{11-8}
 576 //
 577 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT,
 578 // SMLALD, SMLADLX, SMLSLD, SMLSLDX:
 579 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 580 //
 581 // The mapping of the multiply registers to the "regular" ARM registers, where
 582 // there are convenience decoder functions, is:
 583 //
 584 // Inst{15-12} => Rd
 585 // Inst{19-16} => Rn
 586 // Inst{3-0} => Rm
 587 // Inst{11-8} => Rs
 588 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 589     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 590
 591   const TargetInstrDesc &TID = ARMInsts[Opcode];
 592   unsigned short NumDefs = TID.getNumDefs();
 593   const TargetOperandInfo *OpInfo = TID.OpInfo;
 594   unsigned &OpIdx = NumOpsAdded;
 595
 596   OpIdx = 0;
 597
 598   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 599   assert(NumOps >= 3
 600          && OpInfo[0].RegClass == ARM::GPRRegClassID
 601          && OpInfo[1].RegClass == ARM::GPRRegClassID
 602          && OpInfo[2].RegClass == ARM::GPRRegClassID
 603          && "Expect three register operands");
 604
 605   // Sanity check for the register encodings.
 606   if (BadRegsMulFrm(Opcode, insn))
 607     return false;
 608
 609   // Instructions with two destination registers have RdLo{15-12} first.
 610   if (NumDefs == 2) {
 611     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 612            "Expect 4th register operand");
 613     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 614                                                        decodeRd(insn))));
 615     ++OpIdx;
 616   }
 617
 618   // The destination register: RdHi{19-16} or Rd{19-16}.
 619   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 620                                                      decodeRn(insn))));
 621
 622   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 624                                                      decodeRm(insn))));
 625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 626                                                      decodeRs(insn))));
 627   OpIdx += 3;
 628
 629   // Many multiply instructions (e.g., MLA) have three src registers.
 630   // The third register operand is Ra{15-12}.
 631   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 632     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 633                                                        decodeRd(insn))));
 634     ++OpIdx;
 635   }
 636
 637   return true;
 638 }
 639
 640 // Helper routines for disassembly of coprocessor instructions.
 641
 642 static bool LdStCopOpcode(unsigned Opcode) {
 643   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 644       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 645     return true;
 646   return false;
 647 }
 648 static bool CoprocessorOpcode(unsigned Opcode) {
 649   if (LdStCopOpcode(Opcode))
 650     return true;
 651
 652   switch (Opcode) {
 653   default:
 654     return false;
 655   case ARM::CDP:  case ARM::CDP2:
 656   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 657   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 658     return true;
 659   }
 660 }
 661 static inline unsigned GetCoprocessor(uint32_t insn) {
 662   return slice(insn, 11, 8);
 663 }
 664 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 665   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 666 }
 667 static inline unsigned GetCopOpc2(uint32_t insn) {
 668   return slice(insn, 7, 5);
 669 }
 670 static inline unsigned GetCopOpc(uint32_t insn) {
 671   return slice(insn, 7, 4);
 672 }
 673 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 674 // core registers.
 675 //
 676 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 677 //
 678 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 679 //
 680 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 681 //
 682 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 683 // and friends
 684 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 685 // and friends
 686 //                                        <-- addrmode2 -->
 687 //
 688 // LDC_OPTION:                    cop CRd Rn imm8
 689 // and friends
 690 // STC_OPTION:                    cop CRd Rn imm8
 691 // and friends
 692 //
 693 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 695
 696   assert(NumOps >= 4 && "Num of operands >= 4 for coprocessor instr");
 697
 698   unsigned &OpIdx = NumOpsAdded;
 699   // A8.6.92
 700   // if coproc == '101x' then SEE "Advanced SIMD and VFP"
 701   // But since the special instructions have more explicit encoding bits
 702   // specified, if coproc == 10 or 11, we should reject it as invalid.
 703   unsigned coproc = GetCoprocessor(insn);
 704   if ((Opcode == ARM::MCR || Opcode == ARM::MCRR ||
 705        Opcode == ARM::MRC || Opcode == ARM::MRRC) &&
 706       (coproc == 10 || coproc == 11)) {
 707     DEBUG(errs() << "Encoding error: coproc == 10 or 11 for MCR[R]/MR[R]C\n");
 708     return false;
 709   }
 710
 711   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 712                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 713
 714   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 715   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 716   bool LdStCop = LdStCopOpcode(Opcode);
 717   bool RtOut = (Opcode == ARM::MRC || Opcode == ARM::MRC2);
 718
 719   OpIdx = 0;
 720
 721   if (RtOut) {
 722     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 723                                                        decodeRd(insn))));
 724     ++OpIdx;
 725   }
 726   MI.addOperand(MCOperand::CreateImm(coproc));
 727   ++OpIdx;
 728
 729   if (LdStCop) {
 730     // Unindex if P:W = 0b00 --> _OPTION variant
 731     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 732
 733     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 734
 735     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 736                                                        decodeRn(insn))));
 737     OpIdx += 2;
 738
 739     if (PW) {
 740       MI.addOperand(MCOperand::CreateReg(0));
 741       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 742       const TargetInstrDesc &TID = ARMInsts[Opcode];
 743       unsigned IndexMode =
 744                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 745       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 746                                           ARM_AM::no_shift, IndexMode);
 747       MI.addOperand(MCOperand::CreateImm(Offset));
 748       OpIdx += 2;
 749     } else {
 750       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 751       ++OpIdx;
 752     }
 753   } else {
 754     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 755                                                  : GetCopOpc1(insn, NoGPR)));
 756     ++OpIdx;
 757
 758     if (!RtOut) {
 759       MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 760                           : MCOperand::CreateReg(
 761                                 getRegisterEnum(B, ARM::GPRRegClassID,
 762                                                 decodeRd(insn))));
 763       ++OpIdx;
 764     }
 765
 766     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 767                                 getRegisterEnum(B, ARM::GPRRegClassID,
 768                                                 decodeRn(insn)))
 769                             : MCOperand::CreateImm(decodeRn(insn)));
 770
 771     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 772
 773     OpIdx += 2;
 774
 775     if (!OneCopOpc) {
 776       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 777       ++OpIdx;
 778     }
 779   }
 780
 781   return true;
 782 }
 783
 784 // Branch Instructions.
 785 // BL: SignExtend(Imm24:'00', 32)
 786 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 787 // SMC: ZeroExtend(imm4, 32)
 788 // SVC: ZeroExtend(Imm24, 32)
 789 //
 790 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 791 // Delegates to DisassembleCoprocessor() helper function.
 792 //
 793 // MRS/MRSsys: Rd
 794 // MSR/MSRsys: Rm mask=Inst{19-16}
 795 // BXJ:        Rm
 796 // MSRi/MSRsysi: so_imm
 797 // SRSW/SRS: ldstm_mode:$amode mode_imm
 798 // RFEW/RFE: ldstm_mode:$amode Rn
 799 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 800     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 801
 802   if (CoprocessorOpcode(Opcode))
 803     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 804
 805   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 806   if (!OpInfo) return false;
 807
 808   // MRS and MRSsys take one GPR reg Rd.
 809   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 810     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 811            "Reg operand expected");
 812     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 813                                                        decodeRd(insn))));
 814     NumOpsAdded = 1;
 815     return true;
 816   }
 817   // BXJ takes one GPR reg Rm.
 818   if (Opcode == ARM::BXJ) {
 819     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 820            "Reg operand expected");
 821     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 822                                                        decodeRm(insn))));
 823     NumOpsAdded = 1;
 824     return true;
 825   }
 826   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 827   // bit 4, and the special register fields in bits 3-0.
 828   if (Opcode == ARM::MSR) {
 829     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 830            "Reg operand expected");
 831     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 832                                        slice(insn, 19, 16) /* Special Reg */ ));
 833     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 834                                                        decodeRm(insn))));
 835     NumOpsAdded = 2;
 836     return true;
 837   }
 838   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 839   // R Bit in bit 4, and the special register fields in bits 3-0.
 840   if (Opcode == ARM::MSRi) {
 841     // A5.2.11 MSR (immediate), and hints & B6.1.6 MSR (immediate)
 842     // The hints instructions have more specific encodings, so if mask == 0,
 843     // we should reject this as an invalid instruction.
 844     if (slice(insn, 19, 16) == 0)
 845       return false;
 846     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 847                                        slice(insn, 19, 16) /* Special Reg */ ));
 848     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 849     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 850     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 851     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 852     unsigned Imm = insn & 0xFF;
 853     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 854     NumOpsAdded = 2;
 855     return true;
 856   }
 857   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 858       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 859     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 860     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 861
 862     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 863       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 864     else
 865       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 866                                                          decodeRn(insn))));
 867     NumOpsAdded = 3;
 868     return true;
 869   }
 870
 871   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 872           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 873          "Unexpected Opcode");
 874
 875   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 876
 877   int Imm32 = 0;
 878   if (Opcode == ARM::SMC) {
 879     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 880     Imm32 = slice(insn, 3, 0);
 881   } else if (Opcode == ARM::SVC) {
 882     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 883     Imm32 = slice(insn, 23, 0);
 884   } else {
 885     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 886     unsigned Imm26 = slice(insn, 23, 0) << 2;
 887     //Imm32 = signextend<signed int, 26>(Imm26);
 888     Imm32 = SignExtend32<26>(Imm26);
 889   }
 890
 891   MI.addOperand(MCOperand::CreateImm(Imm32));
 892   NumOpsAdded = 1;
 893
 894   return true;
 895 }
 896
 897 // Misc. Branch Instructions.
 898 // BLX, BLXi, BX
 899 // BX, BX_RET
 900 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 901     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 902
 903   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 904   if (!OpInfo) return false;
 905
 906   unsigned &OpIdx = NumOpsAdded;
 907
 908   OpIdx = 0;
 909
 910   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 911   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 912     return true;
 913
 914   // BLX and BX take one GPR reg.
 915   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 916       Opcode == ARM::BX) {
 917     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 918            "Reg operand expected");
 919     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 920                                                        decodeRm(insn))));
 921     OpIdx = 1;
 922     return true;
 923   }
 924
 925   // BLXi takes imm32 (the PC offset).
 926   if (Opcode == ARM::BLXi) {
 927     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 928     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 929     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 930     int Imm32 = SignExtend32<26>(Imm26);
 931     MI.addOperand(MCOperand::CreateImm(Imm32));
 932     OpIdx = 1;
 933     return true;
 934   }
 935
 936   return false;
 937 }
 938
 939 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 940   uint32_t lsb = slice(insn, 11, 7);
 941   uint32_t msb = slice(insn, 20, 16);
 942   uint32_t Val = 0;
 943   if (msb < lsb) {
 944     DEBUG(errs() << "Encoding error: msb < lsb\n");
 945     return false;
 946   }
 947
 948   for (uint32_t i = lsb; i <= msb; ++i)
 949     Val |= (1 << i);
 950   mask = ~Val;
 951   return true;
 952 }
 953
 954 // Standard data-processing instructions allow PC as a register specifier,
 955 // but we should reject other DPFrm instructions with PC as registers.
 956 static bool BadRegsDPFrm(unsigned Opcode, uint32_t insn) {
 957   switch (Opcode) {
 958   default:
 959     // Did we miss an opcode?
 960     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 || decodeRm(insn) == 15) {
 961       DEBUG(errs() << "DPFrm with bad reg specifier(s)\n");
 962       return true;
 963     }
 964   case ARM::ADCrr:  case ARM::ADDSrr: case ARM::ADDrr:  case ARM::ANDrr:
 965   case ARM::BICrr:  case ARM::CMNzrr: case ARM::CMPrr:  case ARM::EORrr:
 966   case ARM::ORRrr:  case ARM::RSBrr:  case ARM::RSCrr:  case ARM::SBCrr:
 967   case ARM::SUBSrr: case ARM::SUBrr:  case ARM::TEQrr:  case ARM::TSTrr:
 968     return false;
 969   }
 970 }
 971
 972 // A major complication is the fact that some of the saturating add/subtract
 973 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 974 // They are QADD, QDADD, QDSUB, and QSUB.
 975 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 976     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 977
 978   const TargetInstrDesc &TID = ARMInsts[Opcode];
 979   unsigned short NumDefs = TID.getNumDefs();
 980   bool isUnary = isUnaryDP(TID.TSFlags);
 981   const TargetOperandInfo *OpInfo = TID.OpInfo;
 982   unsigned &OpIdx = NumOpsAdded;
 983
 984   OpIdx = 0;
 985
 986   // Disassemble register def if there is one.
 987   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 988     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 989                                                        decodeRd(insn))));
 990     ++OpIdx;
 991   }
 992
 993   // Now disassemble the src operands.
 994   if (OpIdx >= NumOps)
 995     return false;
 996
 997   // Special-case handling of BFC/BFI/SBFX/UBFX.
 998   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 999     // A8.6.17 BFC & A8.6.18 BFI
1000     // Sanity check Rd.
1001     if (decodeRd(insn) == 15)
1002       return false;
1003     MI.addOperand(MCOperand::CreateReg(0));
1004     if (Opcode == ARM::BFI) {
1005       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1006                                                          decodeRm(insn))));
1007       ++OpIdx;
1008     }
1009     uint32_t mask = 0;
1010     if (!getBFCInvMask(insn, mask))
1011       return false;
1012
1013     MI.addOperand(MCOperand::CreateImm(mask));
1014     OpIdx += 2;
1015     return true;
1016   }
1017   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1018     // Sanity check Rd and Rm.
1019     if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1020       return false;
1021     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1022                                                        decodeRm(insn))));
1023     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1024     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1025     OpIdx += 3;
1026     return true;
1027   }
1028
1029   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1030                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1031
1032   // BinaryDP has an Rn operand.
1033   if (!isUnary) {
1034     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1035            "Reg operand expected");
1036     MI.addOperand(MCOperand::CreateReg(
1037                     getRegisterEnum(B, ARM::GPRRegClassID,
1038                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1039     ++OpIdx;
1040   }
1041
1042   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1043   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1044     MI.addOperand(MCOperand::CreateReg(0));
1045     ++OpIdx;
1046   }
1047
1048   // Now disassemble operand 2.
1049   if (OpIdx >= NumOps)
1050     return false;
1051
1052   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1053     // We have a reg/reg form.
1054     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1055     // routed here as well.
1056     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1057     if (BadRegsDPFrm(Opcode, insn))
1058       return false;
1059     MI.addOperand(MCOperand::CreateReg(
1060                     getRegisterEnum(B, ARM::GPRRegClassID,
1061                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1062     ++OpIdx;
1063   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1064     // These two instructions don't allow d as 15.
1065     if (decodeRd(insn) == 15)
1066       return false;
1067     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1068     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1069     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1070     if (!B->tryAddingSymbolicOperand(Imm16, 4, MI))
1071       MI.addOperand(MCOperand::CreateImm(Imm16));
1072     ++OpIdx;
1073   } else {
1074     // We have a reg/imm form.
1075     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1076     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1077     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1078     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1079     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1080     unsigned Imm = insn & 0xFF;
1081     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1082     ++OpIdx;
1083   }
1084
1085   return true;
1086 }
1087
1088 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1089     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1090
1091   const TargetInstrDesc &TID = ARMInsts[Opcode];
1092   unsigned short NumDefs = TID.getNumDefs();
1093   bool isUnary = isUnaryDP(TID.TSFlags);
1094   const TargetOperandInfo *OpInfo = TID.OpInfo;
1095   unsigned &OpIdx = NumOpsAdded;
1096
1097   OpIdx = 0;
1098
1099   // Disassemble register def if there is one.
1100   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1101     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1102                                                        decodeRd(insn))));
1103     ++OpIdx;
1104   }
1105
1106   // Disassemble the src operands.
1107   if (OpIdx >= NumOps)
1108     return false;
1109
1110   // BinaryDP has an Rn operand.
1111   if (!isUnary) {
1112     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1113            "Reg operand expected");
1114     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1115                                                        decodeRn(insn))));
1116     ++OpIdx;
1117   }
1118
1119   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1120   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1121     MI.addOperand(MCOperand::CreateReg(0));
1122     ++OpIdx;
1123   }
1124
1125   // Disassemble operand 2, which consists of three components.
1126   if (OpIdx + 2 >= NumOps)
1127     return false;
1128
1129   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1130          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1131          (OpInfo[OpIdx+2].RegClass < 0) &&
1132          "Expect 3 reg operands");
1133
1134   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1135   unsigned Rs = slice(insn, 4, 4);
1136
1137   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1138                                                      decodeRm(insn))));
1139   if (Rs) {
1140     // If Inst{7} != 0, we should reject this insn as an invalid encoding.
1141     if (slice(insn, 7, 7))
1142       return false;
1143
1144     // A8.6.3 ADC (register-shifted register)
1145     // if d == 15 || n == 15 || m == 15 || s == 15 then UNPREDICTABLE;
1146     //
1147     // This also accounts for shift instructions (register) where, fortunately,
1148     // Inst{19-16} = 0b0000.
1149     // A8.6.89 LSL (register)
1150     // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
1151     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 ||
1152         decodeRm(insn) == 15 || decodeRs(insn) == 15)
1153       return false;
1154
1155     // Register-controlled shifts: [Rm, Rs, shift].
1156     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1157                                                        decodeRs(insn))));
1158     // Inst{6-5} encodes the shift opcode.
1159     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1160     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1161   } else {
1162     // Constant shifts: [Rm, reg0, shift_imm].
1163     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1164     // Inst{6-5} encodes the shift opcode.
1165     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1166     // Inst{11-7} encodes the imm5 shift amount.
1167     unsigned ShImm = slice(insn, 11, 7);
1168
1169     // A8.4.1.  Possible rrx or shift amount of 32...
1170     getImmShiftSE(ShOp, ShImm);
1171     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1172   }
1173   OpIdx += 3;
1174
1175   return true;
1176 }
1177
1178 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1179     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1180
1181   const TargetInstrDesc &TID = ARMInsts[Opcode];
1182   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1183   const TargetOperandInfo *OpInfo = TID.OpInfo;
1184   if (!OpInfo) return false;
1185
1186   unsigned &OpIdx = NumOpsAdded;
1187
1188   OpIdx = 0;
1189
1190   assert(((!isStore && TID.getNumDefs() > 0) ||
1191           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1192          && "Invalid arguments");
1193
1194   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1195   if (isPrePost && isStore) {
1196     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1197            "Reg operand expected");
1198     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1199                                                        decodeRn(insn))));
1200     ++OpIdx;
1201   }
1202
1203   // Disassemble the dst/src operand.
1204   if (OpIdx >= NumOps)
1205     return false;
1206
1207   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1208          "Reg operand expected");
1209   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1210                                                      decodeRd(insn))));
1211   ++OpIdx;
1212
1213   // After dst of a pre- and post-indexed load is the address base writeback.
1214   if (isPrePost && !isStore) {
1215     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1216            "Reg operand expected");
1217     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1218                                                        decodeRn(insn))));
1219     ++OpIdx;
1220   }
1221
1222   // Disassemble the base operand.
1223   if (OpIdx >= NumOps)
1224     return false;
1225
1226   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1227          "Reg operand expected");
1228   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1229          && "Index mode or tied_to operand expected");
1230   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1231                                                      decodeRn(insn))));
1232   ++OpIdx;
1233
1234   // For reg/reg form, base reg is followed by +/- reg shop imm.
1235   // For immediate form, it is followed by +/- imm12.
1236   // See also ARMAddressingModes.h (Addressing Mode #2).
1237   if (OpIdx + 1 >= NumOps)
1238     return false;
1239
1240   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1241   unsigned IndexMode =
1242                (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1243   if (getIBit(insn) == 0) {
1244     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1245     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1246     // been populated.
1247     if (isPrePost) {
1248       MI.addOperand(MCOperand::CreateReg(0));
1249       OpIdx += 1;
1250     }
1251
1252     unsigned Imm12 = slice(insn, 11, 0);
1253     if (Opcode == ARM::LDRBi12 || Opcode == ARM::LDRi12 ||
1254         Opcode == ARM::STRBi12 || Opcode == ARM::STRi12) {
1255       // Disassemble the 12-bit immediate offset, which is the second operand in
1256       // $addrmode_imm12 => (ops GPR:$base, i32imm:$offsimm).
1257       int Offset = AddrOpcode == ARM_AM::add ? 1 * Imm12 : -1 * Imm12;
1258       MI.addOperand(MCOperand::CreateImm(Offset));
1259     } else {
1260       // Disassemble the 12-bit immediate offset, which is the second operand in
1261       // $am2offset => (ops GPR, i32imm).
1262       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1263                                           IndexMode);
1264       MI.addOperand(MCOperand::CreateImm(Offset));
1265     }
1266     OpIdx += 1;
1267   } else {
1268     // If Inst{25} = 1 and Inst{4} != 0, we should reject this as invalid.
1269     if (slice(insn,4,4) == 1)
1270       return false;
1271
1272     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1273     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1274                                                        decodeRm(insn))));
1275     // Inst{6-5} encodes the shift opcode.
1276     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1277     // Inst{11-7} encodes the imm5 shift amount.
1278     unsigned ShImm = slice(insn, 11, 7);
1279
1280     // A8.4.1.  Possible rrx or shift amount of 32...
1281     getImmShiftSE(ShOp, ShImm);
1282     MI.addOperand(MCOperand::CreateImm(
1283                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1284     OpIdx += 2;
1285   }
1286
1287   return true;
1288 }
1289
1290 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1291     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1292   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1293 }
1294
1295 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1296     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1297   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1298 }
1299
1300 static bool HasDualReg(unsigned Opcode) {
1301   switch (Opcode) {
1302   default:
1303     return false;
1304   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1305   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1306     return true;
1307   }
1308 }
1309
1310 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1311     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1312
1313   const TargetInstrDesc &TID = ARMInsts[Opcode];
1314   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1315   const TargetOperandInfo *OpInfo = TID.OpInfo;
1316   if (!OpInfo) return false;
1317
1318   unsigned &OpIdx = NumOpsAdded;
1319
1320   OpIdx = 0;
1321
1322   assert(((!isStore && TID.getNumDefs() > 0) ||
1323           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1324          && "Invalid arguments");
1325
1326   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1327   if (isPrePost && isStore) {
1328     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1329            "Reg operand expected");
1330     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1331                                                        decodeRn(insn))));
1332     ++OpIdx;
1333   }
1334
1335   // Disassemble the dst/src operand.
1336   if (OpIdx >= NumOps)
1337     return false;
1338
1339   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1340          "Reg operand expected");
1341   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1342                                                      decodeRd(insn))));
1343   ++OpIdx;
1344
1345   // Fill in LDRD and STRD's second operand Rt operand.
1346   if (HasDualReg(Opcode)) {
1347     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1348                                                        decodeRd(insn) + 1)));
1349     ++OpIdx;
1350   }
1351
1352   // After dst of a pre- and post-indexed load is the address base writeback.
1353   if (isPrePost && !isStore) {
1354     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1355            "Reg operand expected");
1356     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1357                                                        decodeRn(insn))));
1358     ++OpIdx;
1359   }
1360
1361   // Disassemble the base operand.
1362   if (OpIdx >= NumOps)
1363     return false;
1364
1365   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1366          "Reg operand expected");
1367   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1368          && "Offset mode or tied_to operand expected");
1369   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1370                                                      decodeRn(insn))));
1371   ++OpIdx;
1372
1373   // For reg/reg form, base reg is followed by +/- reg.
1374   // For immediate form, it is followed by +/- imm8.
1375   // See also ARMAddressingModes.h (Addressing Mode #3).
1376   if (OpIdx + 1 >= NumOps)
1377     return false;
1378
1379   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1380          (OpInfo[OpIdx+1].RegClass < 0) &&
1381          "Expect 1 reg operand followed by 1 imm operand");
1382
1383   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1384   unsigned IndexMode =
1385                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1386   if (getAM3IBit(insn) == 1) {
1387     MI.addOperand(MCOperand::CreateReg(0));
1388
1389     // Disassemble the 8-bit immediate offset.
1390     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1391     unsigned Imm4L = insn & 0xF;
1392     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L,
1393                                         IndexMode);
1394     MI.addOperand(MCOperand::CreateImm(Offset));
1395   } else {
1396     // Disassemble the offset reg (Rm).
1397     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1398                                                        decodeRm(insn))));
1399     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0, IndexMode);
1400     MI.addOperand(MCOperand::CreateImm(Offset));
1401   }
1402   OpIdx += 2;
1403
1404   return true;
1405 }
1406
1407 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1408     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1409   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1410                                 B);
1411 }
1412
1413 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1414     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1415   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1416 }
1417
1418 // The algorithm for disassembly of LdStMulFrm is different from others because
1419 // it explicitly populates the two predicate operands after the base register.
1420 // After that, we need to populate the reglist with each affected register
1421 // encoded as an MCOperand.
1422 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1423     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1424
1425   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1426   NumOpsAdded = 0;
1427
1428   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1429
1430   // Writeback to base, if necessary.
1431   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1432       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1433       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1434       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1435     MI.addOperand(MCOperand::CreateReg(Base));
1436     ++NumOpsAdded;
1437   }
1438
1439   // Add the base register operand.
1440   MI.addOperand(MCOperand::CreateReg(Base));
1441
1442   // Handling the two predicate operands before the reglist.
1443   int64_t CondVal = getCondField(insn);
1444   if (CondVal == 0xF)
1445     return false;
1446   MI.addOperand(MCOperand::CreateImm(CondVal));
1447   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1448
1449   NumOpsAdded += 3;
1450
1451   // Fill the variadic part of reglist.
1452   unsigned RegListBits = insn & ((1 << 16) - 1);
1453   for (unsigned i = 0; i < 16; ++i) {
1454     if ((RegListBits >> i) & 1) {
1455       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1456                                                          i)));
1457       ++NumOpsAdded;
1458     }
1459   }
1460
1461   return true;
1462 }
1463
1464 // LDREX, LDREXB, LDREXH: Rd Rn
1465 // LDREXD:                Rd Rd+1 Rn
1466 // STREX, STREXB, STREXH: Rd Rm Rn
1467 // STREXD:                Rd Rm Rm+1 Rn
1468 //
1469 // SWP, SWPB:             Rd Rm Rn
1470 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1471     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1472
1473   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1474   if (!OpInfo) return false;
1475
1476   unsigned &OpIdx = NumOpsAdded;
1477
1478   OpIdx = 0;
1479
1480   assert(NumOps >= 2
1481          && OpInfo[0].RegClass == ARM::GPRRegClassID
1482          && OpInfo[1].RegClass == ARM::GPRRegClassID
1483          && "Expect 2 reg operands");
1484
1485   bool isStore = slice(insn, 20, 20) == 0;
1486   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1487
1488   // Add the destination operand.
1489   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1490                                                      decodeRd(insn))));
1491   ++OpIdx;
1492
1493   // Store register Exclusive needs a source operand.
1494   if (isStore) {
1495     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1496                                                        decodeRm(insn))));
1497     ++OpIdx;
1498
1499     if (isDW) {
1500       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1501                                                          decodeRm(insn)+1)));
1502       ++OpIdx;
1503     }
1504   } else if (isDW) {
1505     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1506                                                        decodeRd(insn)+1)));
1507     ++OpIdx;
1508   }
1509
1510   // Finally add the pointer operand.
1511   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1512                                                      decodeRn(insn))));
1513   ++OpIdx;
1514
1515   return true;
1516 }
1517
1518 // Misc. Arithmetic Instructions.
1519 // CLZ: Rd Rm
1520 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1521 // RBIT, REV, REV16, REVSH: Rd Rm
1522 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1523     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1524
1525   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1526   unsigned &OpIdx = NumOpsAdded;
1527
1528   OpIdx = 0;
1529
1530   assert(NumOps >= 2
1531          && OpInfo[0].RegClass == ARM::GPRRegClassID
1532          && OpInfo[1].RegClass == ARM::GPRRegClassID
1533          && "Expect 2 reg operands");
1534
1535   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1536
1537   // Sanity check the registers, which should not be 15.
1538   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1539     return false;
1540   if (ThreeReg && decodeRn(insn) == 15)
1541     return false;
1542
1543   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1544                                                      decodeRd(insn))));
1545   ++OpIdx;
1546
1547   if (ThreeReg) {
1548     assert(NumOps >= 4 && "Expect >= 4 operands");
1549     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1550                                                        decodeRn(insn))));
1551     ++OpIdx;
1552   }
1553
1554   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1555                                                      decodeRm(insn))));
1556   ++OpIdx;
1557
1558   // If there is still an operand info left which is an immediate operand, add
1559   // an additional imm5 LSL/ASR operand.
1560   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1561       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1562     // Extract the 5-bit immediate field Inst{11-7}.
1563     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1564     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1565     if (Opcode == ARM::PKHBT)
1566       Opc = ARM_AM::lsl;
1567     else if (Opcode == ARM::PKHTB)
1568       Opc = ARM_AM::asr;
1569     getImmShiftSE(Opc, ShiftAmt);
1570     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1571     ++OpIdx;
1572   }
1573
1574   return true;
1575 }
1576
1577 /// DisassembleSatFrm - Disassemble saturate instructions:
1578 /// SSAT, SSAT16, USAT, and USAT16.
1579 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1580     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1581
1582   // A8.6.183 SSAT
1583   // if d == 15 || n == 15 then UNPREDICTABLE;
1584   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1585     return false;
1586
1587   const TargetInstrDesc &TID = ARMInsts[Opcode];
1588   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1589
1590   // Disassemble register def.
1591   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1592                                                      decodeRd(insn))));
1593
1594   unsigned Pos = slice(insn, 20, 16);
1595   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1596     Pos += 1;
1597   MI.addOperand(MCOperand::CreateImm(Pos));
1598
1599   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1600                                                      decodeRm(insn))));
1601
1602   if (NumOpsAdded == 4) {
1603     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1604     // Inst{11-7} encodes the imm5 shift amount.
1605     unsigned ShAmt = slice(insn, 11, 7);
1606     if (ShAmt == 0) {
1607       // A8.6.183.  Possible ASR shift amount of 32...
1608       if (Opc == ARM_AM::asr)
1609         ShAmt = 32;
1610       else
1611         Opc = ARM_AM::no_shift;
1612     }
1613     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1614   }
1615   return true;
1616 }
1617
1618 // Extend instructions.
1619 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1620 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1621 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1622 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1623     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1624
1625   // A8.6.220 SXTAB
1626   // if d == 15 || m == 15 then UNPREDICTABLE;
1627   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1628     return false;
1629
1630   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1631   unsigned &OpIdx = NumOpsAdded;
1632
1633   OpIdx = 0;
1634
1635   assert(NumOps >= 2
1636          && OpInfo[0].RegClass == ARM::GPRRegClassID
1637          && OpInfo[1].RegClass == ARM::GPRRegClassID
1638          && "Expect 2 reg operands");
1639
1640   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1641
1642   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1643                                                      decodeRd(insn))));
1644   ++OpIdx;
1645
1646   if (ThreeReg) {
1647     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1648                                                        decodeRn(insn))));
1649     ++OpIdx;
1650   }
1651
1652   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1653                                                      decodeRm(insn))));
1654   ++OpIdx;
1655
1656   // If there is still an operand info left which is an immediate operand, add
1657   // an additional rotate immediate operand.
1658   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1659       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1660     // Extract the 2-bit rotate field Inst{11-10}.
1661     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1662     // Rotation by 8, 16, or 24 bits.
1663     MI.addOperand(MCOperand::CreateImm(rot << 3));
1664     ++OpIdx;
1665   }
1666
1667   return true;
1668 }
1669
1670 /////////////////////////////////////
1671 //                                 //
1672 //    Utility Functions For VFP    //
1673 //                                 //
1674 /////////////////////////////////////
1675
1676 // Extract/Decode Dd/Sd:
1677 //
1678 // SP => d = UInt(Vd:D)
1679 // DP => d = UInt(D:Vd)
1680 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1681   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1682                  : (decodeRd(insn) | getDBit(insn) << 4);
1683 }
1684
1685 // Extract/Decode Dn/Sn:
1686 //
1687 // SP => n = UInt(Vn:N)
1688 // DP => n = UInt(N:Vn)
1689 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1690   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1691                  : (decodeRn(insn) | getNBit(insn) << 4);
1692 }
1693
1694 // Extract/Decode Dm/Sm:
1695 //
1696 // SP => m = UInt(Vm:M)
1697 // DP => m = UInt(M:Vm)
1698 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1699   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1700                  : (decodeRm(insn) | getMBit(insn) << 4);
1701 }
1702
1703 // A7.5.1
1704 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1705   assert(N == 32 || N == 64);
1706
1707   uint64_t Result;
1708   unsigned bit6 = slice(byte, 6, 6);
1709   if (N == 32) {
1710     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1711     if (bit6)
1712       Result |= 0x1f << 25;
1713     else
1714       Result |= 0x1 << 30;
1715   } else {
1716     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1717              (uint64_t)slice(byte, 5, 0) << 48;
1718     if (bit6)
1719       Result |= 0xffULL << 54;
1720     else
1721       Result |= 0x1ULL << 62;
1722   }
1723   return APInt(N, Result);
1724 }
1725
1726 // VFP Unary Format Instructions:
1727 //
1728 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1729 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1730 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1731 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1732     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1733
1734   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1735
1736   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1737   unsigned &OpIdx = NumOpsAdded;
1738
1739   OpIdx = 0;
1740
1741   unsigned RegClass = OpInfo[OpIdx].RegClass;
1742   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1743          "Reg operand expected");
1744   bool isSP = (RegClass == ARM::SPRRegClassID);
1745
1746   MI.addOperand(MCOperand::CreateReg(
1747                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1748   ++OpIdx;
1749
1750   // Early return for compare with zero instructions.
1751   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1752       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1753     return true;
1754
1755   RegClass = OpInfo[OpIdx].RegClass;
1756   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1757          "Reg operand expected");
1758   isSP = (RegClass == ARM::SPRRegClassID);
1759
1760   MI.addOperand(MCOperand::CreateReg(
1761                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1762   ++OpIdx;
1763
1764   return true;
1765 }
1766
1767 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1768 // Some of them have operand constraints which tie the first operand in the
1769 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1770 // tied_to operand is simply skipped.
1771 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1772     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1773
1774   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1775
1776   const TargetInstrDesc &TID = ARMInsts[Opcode];
1777   const TargetOperandInfo *OpInfo = TID.OpInfo;
1778   unsigned &OpIdx = NumOpsAdded;
1779
1780   OpIdx = 0;
1781
1782   unsigned RegClass = OpInfo[OpIdx].RegClass;
1783   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1784          "Reg operand expected");
1785   bool isSP = (RegClass == ARM::SPRRegClassID);
1786
1787   MI.addOperand(MCOperand::CreateReg(
1788                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1789   ++OpIdx;
1790
1791   // Skip tied_to operand constraint.
1792   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1793     assert(NumOps >= 4 && "Expect >=4 operands");
1794     MI.addOperand(MCOperand::CreateReg(0));
1795     ++OpIdx;
1796   }
1797
1798   MI.addOperand(MCOperand::CreateReg(
1799                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1800   ++OpIdx;
1801
1802   MI.addOperand(MCOperand::CreateReg(
1803                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1804   ++OpIdx;
1805
1806   return true;
1807 }
1808
1809 // A8.6.295 vcvt (floating-point <-> integer)
1810 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1811 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1812 //
1813 // A8.6.297 vcvt (floating-point and fixed-point)
1814 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1815 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1816     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1817
1818   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1819
1820   const TargetInstrDesc &TID = ARMInsts[Opcode];
1821   const TargetOperandInfo *OpInfo = TID.OpInfo;
1822   if (!OpInfo) return false;
1823
1824   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1825   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1826   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1827
1828   if (fixed_point) {
1829     // A8.6.297
1830     assert(NumOps >= 3 && "Expect >= 3 operands");
1831     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1832     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1833     MI.addOperand(MCOperand::CreateReg(
1834                     getRegisterEnum(B, RegClassID,
1835                                     decodeVFPRd(insn, SP))));
1836
1837     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1838            "Tied to operand expected");
1839     MI.addOperand(MI.getOperand(0));
1840
1841     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1842            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1843     MI.addOperand(MCOperand::CreateImm(fbits));
1844
1845     NumOpsAdded = 3;
1846   } else {
1847     // A8.6.295
1848     // The Rd (destination) and Rm (source) bits have different interpretations
1849     // depending on their single-precisonness.
1850     unsigned d, m;
1851     if (slice(insn, 18, 18) == 1) { // to_integer operation
1852       d = decodeVFPRd(insn, true /* Is Single Precision */);
1853       MI.addOperand(MCOperand::CreateReg(
1854                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1855       m = decodeVFPRm(insn, SP);
1856       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1857     } else {
1858       d = decodeVFPRd(insn, SP);
1859       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1860       m = decodeVFPRm(insn, true /* Is Single Precision */);
1861       MI.addOperand(MCOperand::CreateReg(
1862                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1863     }
1864     NumOpsAdded = 2;
1865   }
1866
1867   return true;
1868 }
1869
1870 // VMOVRS - A8.6.330
1871 // Rt => Rd; Sn => UInt(Vn:N)
1872 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1873     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1874
1875   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1876
1877   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1878                                                      decodeRd(insn))));
1879   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1880                                                      decodeVFPRn(insn, true))));
1881   NumOpsAdded = 2;
1882   return true;
1883 }
1884
1885 // VMOVRRD - A8.6.332
1886 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1887 //
1888 // VMOVRRS - A8.6.331
1889 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1890 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1891     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1892
1893   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1894
1895   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1896   unsigned &OpIdx = NumOpsAdded;
1897
1898   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1899                                                      decodeRd(insn))));
1900   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1901                                                      decodeRn(insn))));
1902   OpIdx = 2;
1903
1904   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1905     unsigned Sm = decodeVFPRm(insn, true);
1906     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1907                                                        Sm)));
1908     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1909                                                        Sm+1)));
1910     OpIdx += 2;
1911   } else {
1912     MI.addOperand(MCOperand::CreateReg(
1913                     getRegisterEnum(B, ARM::DPRRegClassID,
1914                                     decodeVFPRm(insn, false))));
1915     ++OpIdx;
1916   }
1917   return true;
1918 }
1919
1920 // VMOVSR - A8.6.330
1921 // Rt => Rd; Sn => UInt(Vn:N)
1922 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1923     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1924
1925   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1926
1927   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1928                                                      decodeVFPRn(insn, true))));
1929   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1930                                                      decodeRd(insn))));
1931   NumOpsAdded = 2;
1932   return true;
1933 }
1934
1935 // VMOVDRR - A8.6.332
1936 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1937 //
1938 // VMOVRRS - A8.6.331
1939 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1940 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1941     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1942
1943   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1944
1945   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1946   unsigned &OpIdx = NumOpsAdded;
1947
1948   OpIdx = 0;
1949
1950   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1951     unsigned Sm = decodeVFPRm(insn, true);
1952     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1953                                                        Sm)));
1954     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1955                                                        Sm+1)));
1956     OpIdx += 2;
1957   } else {
1958     MI.addOperand(MCOperand::CreateReg(
1959                     getRegisterEnum(B, ARM::DPRRegClassID,
1960                                     decodeVFPRm(insn, false))));
1961     ++OpIdx;
1962   }
1963
1964   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1965                                                      decodeRd(insn))));
1966   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1967                                                      decodeRn(insn))));
1968   OpIdx += 2;
1969   return true;
1970 }
1971
1972 // VFP Load/Store Instructions.
1973 // VLDRD, VLDRS, VSTRD, VSTRS
1974 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1975     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1976
1977   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1978
1979   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1980   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1981
1982   // Extract Dd/Sd for operand 0.
1983   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1984
1985   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1986
1987   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1988   MI.addOperand(MCOperand::CreateReg(Base));
1989
1990   // Next comes the AM5 Opcode.
1991   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1992   unsigned char Imm8 = insn & 0xFF;
1993   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1994
1995   NumOpsAdded = 3;
1996
1997   return true;
1998 }
1999
2000 // VFP Load/Store Multiple Instructions.
2001 // We have an optional write back reg, the base, and two predicate operands.
2002 // It is then followed by a reglist of either DPR(s) or SPR(s).
2003 //
2004 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
2005 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2006     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2007
2008   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
2009
2010   unsigned &OpIdx = NumOpsAdded;
2011
2012   OpIdx = 0;
2013
2014   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2015
2016   // Writeback to base, if necessary.
2017   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
2018       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
2019       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
2020       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
2021     MI.addOperand(MCOperand::CreateReg(Base));
2022     ++OpIdx;
2023   }
2024
2025   MI.addOperand(MCOperand::CreateReg(Base));
2026
2027   // Handling the two predicate operands before the reglist.
2028   int64_t CondVal = getCondField(insn);
2029   if (CondVal == 0xF)
2030     return false;
2031   MI.addOperand(MCOperand::CreateImm(CondVal));
2032   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
2033
2034   OpIdx += 3;
2035
2036   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
2037                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
2038                   Opcode == ARM::VSTMSIA     ||
2039                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
2040   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2041
2042   // Extract Dd/Sd.
2043   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2044
2045   // Fill the variadic part of reglist.
2046   unsigned char Imm8 = insn & 0xFF;
2047   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
2048
2049   // Apply some sanity checks before proceeding.
2050   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
2051     return false;
2052
2053   for (unsigned i = 0; i < Regs; ++i) {
2054     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
2055                                                        RegD + i)));
2056     ++OpIdx;
2057   }
2058
2059   return true;
2060 }
2061
2062 // Misc. VFP Instructions.
2063 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
2064 // FCONSTD (DPR and a VFPf64Imm operand)
2065 // FCONSTS (SPR and a VFPf32Imm operand)
2066 // VMRS/VMSR (GPR operand)
2067 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2068     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2069
2070   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2071   unsigned &OpIdx = NumOpsAdded;
2072
2073   OpIdx = 0;
2074
2075   if (Opcode == ARM::FMSTAT)
2076     return true;
2077
2078   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
2079
2080   unsigned RegEnum = 0;
2081   switch (OpInfo[0].RegClass) {
2082   case ARM::DPRRegClassID:
2083     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
2084     break;
2085   case ARM::SPRRegClassID:
2086     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
2087     break;
2088   case ARM::GPRRegClassID:
2089     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
2090     break;
2091   default:
2092     assert(0 && "Invalid reg class id");
2093     return false;
2094   }
2095
2096   MI.addOperand(MCOperand::CreateReg(RegEnum));
2097   ++OpIdx;
2098
2099   // Extract/decode the f64/f32 immediate.
2100   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2101         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2102     // The asm syntax specifies the floating point value, not the 8-bit literal.
2103     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
2104                              Opcode == ARM::FCONSTD ? 64 : 32);
2105     APFloat immFP = APFloat(immRaw, true);
2106     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
2107       immFP.convertToFloat();
2108     MI.addOperand(MCOperand::CreateFPImm(imm));
2109
2110     ++OpIdx;
2111   }
2112
2113   return true;
2114 }
2115
2116 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2117 #include "ThumbDisassemblerCore.h"
2118
2119 /////////////////////////////////////////////////////
2120 //                                                 //
2121 //     Utility Functions For ARM Advanced SIMD     //
2122 //                                                 //
2123 /////////////////////////////////////////////////////
2124
2125 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2126 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2127
2128 // A7.3 Register encoding
2129
2130 // Extract/Decode NEON D/Vd:
2131 //
2132 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2133 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2134 // handling it in the getRegisterEnum() utility function.
2135 // D = Inst{22}, Vd = Inst{15-12}
2136 static unsigned decodeNEONRd(uint32_t insn) {
2137   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2138     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2139 }
2140
2141 // Extract/Decode NEON N/Vn:
2142 //
2143 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2144 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2145 // handling it in the getRegisterEnum() utility function.
2146 // N = Inst{7}, Vn = Inst{19-16}
2147 static unsigned decodeNEONRn(uint32_t insn) {
2148   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2149     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2150 }
2151
2152 // Extract/Decode NEON M/Vm:
2153 //
2154 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2155 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2156 // handling it in the getRegisterEnum() utility function.
2157 // M = Inst{5}, Vm = Inst{3-0}
2158 static unsigned decodeNEONRm(uint32_t insn) {
2159   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2160     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2161 }
2162
2163 namespace {
2164 enum ElemSize {
2165   ESizeNA = 0,
2166   ESize8 = 8,
2167   ESize16 = 16,
2168   ESize32 = 32,
2169   ESize64 = 64
2170 };
2171 } // End of unnamed namespace
2172
2173 // size        field -> Inst{11-10}
2174 // index_align field -> Inst{7-4}
2175 //
2176 // The Lane Index interpretation depends on the Data Size:
2177 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2178 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2179 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2180 //
2181 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2182 static unsigned decodeLaneIndex(uint32_t insn) {
2183   unsigned size = insn >> 10 & 3;
2184   assert((size == 0 || size == 1 || size == 2) &&
2185          "Encoding error: size should be either 0, 1, or 2");
2186
2187   unsigned index_align = insn >> 4 & 0xF;
2188   return (index_align >> 1) >> size;
2189 }
2190
2191 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2192 // op = Inst{5}, cmode = Inst{11-8}
2193 // i = Inst{24} (ARM architecture)
2194 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2195 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2196 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2197   unsigned char op = (insn >> 5) & 1;
2198   unsigned char cmode = (insn >> 8) & 0xF;
2199   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2200                        ((insn >> 16) & 7) << 4 |
2201                        (insn & 0xF);
2202   return (op << 12) | (cmode << 8) | Imm8;
2203 }
2204
2205 // A8.6.339 VMUL, VMULL (by scalar)
2206 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2207 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2208 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2209   switch (esize) {
2210   case ESize16:
2211     return insn & 7;
2212   case ESize32:
2213     return insn & 0xF;
2214   default:
2215     assert(0 && "Unreachable code!");
2216     return 0;
2217   }
2218 }
2219
2220 // A8.6.339 VMUL, VMULL (by scalar)
2221 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2222 // ESize32 => index = Inst{5}   (M)       D0-D15
2223 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2224   switch (esize) {
2225   case ESize16:
2226     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2227   case ESize32:
2228     return (insn >> 5) & 1;
2229   default:
2230     assert(0 && "Unreachable code!");
2231     return 0;
2232   }
2233 }
2234
2235 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2236 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2237 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2238   return 64 - ((insn >> 16) & 0x3F);
2239 }
2240
2241 // A8.6.302 VDUP (scalar)
2242 // ESize8  => index = Inst{19-17}
2243 // ESize16 => index = Inst{19-18}
2244 // ESize32 => index = Inst{19}
2245 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2246   switch (esize) {
2247   case ESize8:
2248     return (insn >> 17) & 7;
2249   case ESize16:
2250     return (insn >> 18) & 3;
2251   case ESize32:
2252     return (insn >> 19) & 1;
2253   default:
2254     assert(0 && "Unspecified element size!");
2255     return 0;
2256   }
2257 }
2258
2259 // A8.6.328 VMOV (ARM core register to scalar)
2260 // A8.6.329 VMOV (scalar to ARM core register)
2261 // ESize8  => index = Inst{21:6-5}
2262 // ESize16 => index = Inst{21:6}
2263 // ESize32 => index = Inst{21}
2264 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2265   switch (esize) {
2266   case ESize8:
2267     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2268   case ESize16:
2269     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2270   case ESize32:
2271     return ((insn >> 21) & 1);
2272   default:
2273     assert(0 && "Unspecified element size!");
2274     return 0;
2275   }
2276 }
2277
2278 // Imm6 = Inst{21-16}, L = Inst{7}
2279 //
2280 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2281 // case L:imm6 of
2282 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2283 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2284 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2285 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2286 //
2287 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2288 // case L:imm6 of
2289 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2290 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2291 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2292 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2293 //
2294 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2295   ElemSize esize = ESizeNA;
2296   unsigned L = (insn >> 7) & 1;
2297   unsigned imm6 = (insn >> 16) & 0x3F;
2298   if (L == 0) {
2299     if (imm6 >> 3 == 1)
2300       esize = ESize8;
2301     else if (imm6 >> 4 == 1)
2302       esize = ESize16;
2303     else if (imm6 >> 5 == 1)
2304       esize = ESize32;
2305     else
2306       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2307   } else
2308     esize = ESize64;
2309
2310   if (LeftShift)
2311     return esize == ESize64 ? imm6 : (imm6 - esize);
2312   else
2313     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2314 }
2315
2316 // A8.6.305 VEXT
2317 // Imm4 = Inst{11-8}
2318 static unsigned decodeN3VImm(uint32_t insn) {
2319   return (insn >> 8) & 0xF;
2320 }
2321
2322 // VLD*
2323 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2324 // VLD*LN*
2325 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2326 // VST*
2327 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2328 // VST*LN*
2329 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2330 //
2331 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2332 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2333     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2334     unsigned alignment, BO B) {
2335
2336   const TargetInstrDesc &TID = ARMInsts[Opcode];
2337   const TargetOperandInfo *OpInfo = TID.OpInfo;
2338
2339   // At least one DPR register plus addressing mode #6.
2340   assert(NumOps >= 3 && "Expect >= 3 operands");
2341
2342   unsigned &OpIdx = NumOpsAdded;
2343
2344   OpIdx = 0;
2345
2346   // We have homogeneous NEON registers for Load/Store.
2347   unsigned RegClass = 0;
2348
2349   // Double-spaced registers have increments of 2.
2350   unsigned Inc = DblSpaced ? 2 : 1;
2351
2352   unsigned Rn = decodeRn(insn);
2353   unsigned Rm = decodeRm(insn);
2354   unsigned Rd = decodeNEONRd(insn);
2355
2356   // A7.7.1 Advanced SIMD addressing mode.
2357   bool WB = Rm != 15;
2358
2359   // LLVM Addressing Mode #6.
2360   unsigned RmEnum = 0;
2361   if (WB && Rm != 13)
2362     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2363
2364   if (Store) {
2365     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2366     // then possible lane index.
2367     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2368            "Reg operand expected");
2369
2370     if (WB) {
2371       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2372                                                          Rn)));
2373       ++OpIdx;
2374     }
2375
2376     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2377            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2378     // addrmode6 := (ops GPR:$addr, i32imm)
2379     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2380                                                        Rn)));
2381     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2382     OpIdx += 2;
2383
2384     if (WB) {
2385       MI.addOperand(MCOperand::CreateReg(RmEnum));
2386       ++OpIdx;
2387     }
2388
2389     assert(OpIdx < NumOps &&
2390            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2391             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2392            "Reg operand expected");
2393
2394     RegClass = OpInfo[OpIdx].RegClass;
2395     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2396       MI.addOperand(MCOperand::CreateReg(
2397                       getRegisterEnum(B, RegClass, Rd)));
2398       Rd += Inc;
2399       ++OpIdx;
2400     }
2401
2402     // Handle possible lane index.
2403     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2404         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2405       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2406       ++OpIdx;
2407     }
2408
2409   } else {
2410     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2411     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2412     RegClass = OpInfo[0].RegClass;
2413
2414     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2415       MI.addOperand(MCOperand::CreateReg(
2416                       getRegisterEnum(B, RegClass, Rd)));
2417       Rd += Inc;
2418       ++OpIdx;
2419     }
2420
2421     if (WB) {
2422       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2423                                                          Rn)));
2424       ++OpIdx;
2425     }
2426
2427     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2428            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2429     // addrmode6 := (ops GPR:$addr, i32imm)
2430     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2431                                                        Rn)));
2432     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2433     OpIdx += 2;
2434
2435     if (WB) {
2436       MI.addOperand(MCOperand::CreateReg(RmEnum));
2437       ++OpIdx;
2438     }
2439
2440     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2441       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2442              "Tied to operand expected");
2443       MI.addOperand(MCOperand::CreateReg(0));
2444       ++OpIdx;
2445     }
2446
2447     // Handle possible lane index.
2448     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2449         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2450       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2451       ++OpIdx;
2452     }
2453   }
2454
2455   // Accessing registers past the end of the NEON register file is not
2456   // defined.
2457   if (Rd > 32)
2458     return false;
2459
2460   return true;
2461 }
2462
2463 // A8.6.308, A8.6.311, A8.6.314, A8.6.317.
2464 static bool Align4OneLaneInst(unsigned elem, unsigned size,
2465     unsigned index_align, unsigned & alignment) {
2466   unsigned bits = 0;
2467   switch (elem) {
2468   default:
2469     return false;
2470   case 1:
2471     // A8.6.308
2472     if (size == 0)
2473       return slice(index_align, 0, 0) == 0;
2474     else if (size == 1) {
2475       bits = slice(index_align, 1, 0);
2476       if (bits != 0 && bits != 1)
2477         return false;
2478       if (bits == 1)
2479         alignment = 16;
2480       return true;
2481     } else if (size == 2) {
2482       bits = slice(index_align, 2, 0);
2483       if (bits != 0 && bits != 3)
2484         return false;
2485       if (bits == 3)
2486         alignment = 32;
2487       return true;;
2488     }
2489     return true;
2490   case 2:
2491     // A8.6.311
2492     if (size == 0) {
2493       if (slice(index_align, 0, 0) == 1)
2494         alignment = 16;
2495       return true;
2496     } if (size == 1) {
2497       if (slice(index_align, 0, 0) == 1)
2498         alignment = 32;
2499       return true;
2500     } else if (size == 2) {
2501       if (slice(index_align, 1, 1) != 0)
2502         return false;
2503       if (slice(index_align, 0, 0) == 1)
2504         alignment = 64;
2505       return true;;
2506     }
2507     return true;
2508   case 3:
2509     // A8.6.314
2510     if (size == 0) {
2511       if (slice(index_align, 0, 0) != 0)
2512         return false;
2513       return true;
2514     } if (size == 1) {
2515       if (slice(index_align, 0, 0) != 0)
2516         return false;
2517       return true;
2518       return true;
2519     } else if (size == 2) {
2520       if (slice(index_align, 1, 0) != 0)
2521         return false;
2522       return true;;
2523     }
2524     return true;
2525   case 4:
2526     // A8.6.317
2527     if (size == 0) {
2528       if (slice(index_align, 0, 0) == 1)
2529         alignment = 32;
2530       return true;
2531     } if (size == 1) {
2532       if (slice(index_align, 0, 0) == 1)
2533         alignment = 64;
2534       return true;
2535     } else if (size == 2) {
2536       bits = slice(index_align, 1, 0);
2537       if (bits == 3)
2538         return false;
2539       if (bits == 1)
2540         alignment = 64;
2541       else if (bits == 2)
2542         alignment = 128;
2543       return true;;
2544     }
2545     return true;
2546   }
2547 }
2548
2549 // A7.7
2550 // If L (Inst{21}) == 0, store instructions.
2551 // Find out about double-spaced-ness of the Opcode and pass it on to
2552 // DisassembleNLdSt0().
2553 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2554     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2555
2556   const StringRef Name = ARMInsts[Opcode].Name;
2557   bool DblSpaced = false;
2558   // 0 represents standard alignment, i.e., unaligned data access.
2559   unsigned alignment = 0;
2560
2561   unsigned elem = 0; // legal values: {1, 2, 3, 4}
2562   if (Name.startswith("VST1") || Name.startswith("VLD1"))
2563     elem = 1;
2564
2565   if (Name.startswith("VST2") || Name.startswith("VLD2"))
2566     elem = 2;
2567
2568   if (Name.startswith("VST3") || Name.startswith("VLD3"))
2569     elem = 3;
2570
2571   if (Name.startswith("VST4") || Name.startswith("VLD4"))
2572     elem = 4;
2573
2574   if (Name.find("LN") != std::string::npos) {
2575     // To one lane instructions.
2576     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2577
2578     // Utility function takes number of elements, size, and index_align.
2579     if (!Align4OneLaneInst(elem,
2580                            slice(insn, 11, 10),
2581                            slice(insn, 7, 4),
2582                            alignment))
2583       return false;
2584
2585     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2586     if (Name.endswith("16") || Name.endswith("16_UPD"))
2587       DblSpaced = slice(insn, 5, 5) == 1;
2588
2589     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2590     if (Name.endswith("32") || Name.endswith("32_UPD"))
2591       DblSpaced = slice(insn, 6, 6) == 1;
2592   } else {
2593     // Multiple n-element structures with type encoded as Inst{11-8}.
2594     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2595
2596     // Inst{5-4} encodes alignment.
2597     unsigned align = slice(insn, 5, 4);
2598     switch (align) {
2599     default:
2600       break;
2601     case 1:
2602       alignment = 64; break;
2603     case 2:
2604       alignment = 128; break;
2605     case 3:
2606       alignment = 256; break;
2607     }
2608
2609     unsigned type = slice(insn, 11, 8);
2610     // Reject UNDEFINED instructions based on type and align.
2611     // Plus set DblSpaced flag where appropriate.
2612     switch (elem) {
2613     default:
2614       break;
2615     case 1:
2616       // n == 1
2617       // A8.6.307 & A8.6.391
2618       if ((type == 7  && slice(align, 1, 1) == 1) ||
2619           (type == 10 && align == 3) ||
2620           (type == 6  && slice(align, 1, 1) == 1))
2621         return false;
2622       break;
2623     case 2:
2624       // n == 2 && type == 0b1001 -> DblSpaced = true
2625       // A8.6.310 & A8.6.393
2626       if ((type == 8 || type == 9) && align == 3)
2627         return false;
2628       DblSpaced = (type == 9);
2629       break;
2630     case 3:
2631       // n == 3 && type == 0b0101 -> DblSpaced = true
2632       // A8.6.313 & A8.6.395
2633       if (slice(insn, 7, 6) == 3 || slice(align, 1, 1) == 1)
2634         return false;
2635       DblSpaced = (type == 5);
2636       break;
2637     case 4:
2638       // n == 4 && type == 0b0001 -> DblSpaced = true
2639       // A8.6.316 & A8.6.397
2640       if (slice(insn, 7, 6) == 3)
2641         return false;
2642       DblSpaced = (type == 1);
2643       break;
2644     }
2645   }
2646   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2647                            slice(insn, 21, 21) == 0, DblSpaced, alignment/8, B);
2648 }
2649
2650 // VMOV (immediate)
2651 //   Qd/Dd imm
2652 // VBIC (immediate)
2653 // VORR (immediate)
2654 //   Qd/Dd imm src(=Qd/Dd)
2655 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2656     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2657
2658   const TargetInstrDesc &TID = ARMInsts[Opcode];
2659   const TargetOperandInfo *OpInfo = TID.OpInfo;
2660
2661   assert(NumOps >= 2 &&
2662          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2663           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2664          (OpInfo[1].RegClass < 0) &&
2665          "Expect 1 reg operand followed by 1 imm operand");
2666
2667   // Qd/Dd = Inst{22:15-12} => NEON Rd
2668   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2669                                                      decodeNEONRd(insn))));
2670
2671   ElemSize esize = ESizeNA;
2672   switch (Opcode) {
2673   case ARM::VMOVv8i8:
2674   case ARM::VMOVv16i8:
2675     esize = ESize8;
2676     break;
2677   case ARM::VMOVv4i16:
2678   case ARM::VMOVv8i16:
2679   case ARM::VMVNv4i16:
2680   case ARM::VMVNv8i16:
2681   case ARM::VBICiv4i16:
2682   case ARM::VBICiv8i16:
2683   case ARM::VORRiv4i16:
2684   case ARM::VORRiv8i16:
2685     esize = ESize16;
2686     break;
2687   case ARM::VMOVv2i32:
2688   case ARM::VMOVv4i32:
2689   case ARM::VMVNv2i32:
2690   case ARM::VMVNv4i32:
2691   case ARM::VBICiv2i32:
2692   case ARM::VBICiv4i32:
2693   case ARM::VORRiv2i32:
2694   case ARM::VORRiv4i32:
2695     esize = ESize32;
2696     break;
2697   case ARM::VMOVv1i64:
2698   case ARM::VMOVv2i64:
2699     esize = ESize64;
2700     break;
2701   default:
2702     assert(0 && "Unexpected opcode!");
2703     return false;
2704   }
2705
2706   // One register and a modified immediate value.
2707   // Add the imm operand.
2708   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2709
2710   NumOpsAdded = 2;
2711
2712   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2713   if (NumOps >= 3 &&
2714       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2715        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2716     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2717                                                      decodeNEONRd(insn))));
2718     NumOpsAdded += 1;
2719   }
2720
2721   return true;
2722 }
2723
2724 namespace {
2725 enum N2VFlag {
2726   N2V_None,
2727   N2V_VectorDupLane,
2728   N2V_VectorConvert_Between_Float_Fixed
2729 };
2730 } // End of unnamed namespace
2731
2732 // Vector Convert [between floating-point and fixed-point]
2733 //   Qd/Dd Qm/Dm [fbits]
2734 //
2735 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2736 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2737 //   Qd/Dd Dm index
2738 //
2739 // Vector Move Long:
2740 //   Qd Dm
2741 //
2742 // Vector Move Narrow:
2743 //   Dd Qm
2744 //
2745 // Others
2746 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2747     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2748
2749   const TargetInstrDesc &TID = ARMInsts[Opc];
2750   const TargetOperandInfo *OpInfo = TID.OpInfo;
2751
2752   assert(NumOps >= 2 &&
2753          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2754           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2755          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2756           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2757          "Expect >= 2 operands and first 2 as reg operands");
2758
2759   unsigned &OpIdx = NumOpsAdded;
2760
2761   OpIdx = 0;
2762
2763   ElemSize esize = ESizeNA;
2764   if (Flag == N2V_VectorDupLane) {
2765     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2766     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2767            "Unexpected Opcode");
2768     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2769        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2770                                                            : ESize32);
2771   }
2772
2773   // Qd/Dd = Inst{22:15-12} => NEON Rd
2774   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2775                                                      decodeNEONRd(insn))));
2776   ++OpIdx;
2777
2778   // VPADAL...
2779   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2780     // TIED_TO operand.
2781     MI.addOperand(MCOperand::CreateReg(0));
2782     ++OpIdx;
2783   }
2784
2785   // Dm = Inst{5:3-0} => NEON Rm
2786   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2787                                                      decodeNEONRm(insn))));
2788   ++OpIdx;
2789
2790   // VZIP and others have two TIED_TO reg operands.
2791   int Idx;
2792   while (OpIdx < NumOps &&
2793          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2794     // Add TIED_TO operand.
2795     MI.addOperand(MI.getOperand(Idx));
2796     ++OpIdx;
2797   }
2798
2799   // Add the imm operand, if required.
2800   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2801       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2802
2803     unsigned imm = 0xFFFFFFFF;
2804
2805     if (Flag == N2V_VectorDupLane)
2806       imm = decodeNVLaneDupIndex(insn, esize);
2807     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2808       imm = decodeVCVTFractionBits(insn);
2809
2810     assert(imm != 0xFFFFFFFF && "Internal error");
2811     MI.addOperand(MCOperand::CreateImm(imm));
2812     ++OpIdx;
2813   }
2814
2815   return true;
2816 }
2817
2818 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2819     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2820
2821   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2822                                 N2V_None, B);
2823 }
2824 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2825     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2826
2827   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2828                                 N2V_VectorConvert_Between_Float_Fixed, B);
2829 }
2830 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2831     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2832
2833   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2834                                 N2V_VectorDupLane, B);
2835 }
2836
2837 // Vector Shift [Accumulate] Instructions.
2838 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2839 //
2840 // Vector Shift Left Long (with maximum shift count) Instructions.
2841 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2842 //
2843 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2844     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2845
2846   const TargetInstrDesc &TID = ARMInsts[Opcode];
2847   const TargetOperandInfo *OpInfo = TID.OpInfo;
2848
2849   assert(NumOps >= 3 &&
2850          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2851           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2852          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2853           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2854          "Expect >= 3 operands and first 2 as reg operands");
2855
2856   unsigned &OpIdx = NumOpsAdded;
2857
2858   OpIdx = 0;
2859
2860   // Qd/Dd = Inst{22:15-12} => NEON Rd
2861   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2862                                                      decodeNEONRd(insn))));
2863   ++OpIdx;
2864
2865   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2866     // TIED_TO operand.
2867     MI.addOperand(MCOperand::CreateReg(0));
2868     ++OpIdx;
2869   }
2870
2871   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2872           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2873          "Reg operand expected");
2874
2875   // Qm/Dm = Inst{5:3-0} => NEON Rm
2876   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2877                                                      decodeNEONRm(insn))));
2878   ++OpIdx;
2879
2880   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2881
2882   // Add the imm operand.
2883
2884   // VSHLL has maximum shift count as the imm, inferred from its size.
2885   unsigned Imm;
2886   switch (Opcode) {
2887   default:
2888     Imm = decodeNVSAmt(insn, LeftShift);
2889     break;
2890   case ARM::VSHLLi8:
2891     Imm = 8;
2892     break;
2893   case ARM::VSHLLi16:
2894     Imm = 16;
2895     break;
2896   case ARM::VSHLLi32:
2897     Imm = 32;
2898     break;
2899   }
2900   MI.addOperand(MCOperand::CreateImm(Imm));
2901   ++OpIdx;
2902
2903   return true;
2904 }
2905
2906 // Left shift instructions.
2907 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2908     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2909
2910   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2911                                  B);
2912 }
2913 // Right shift instructions have different shift amount interpretation.
2914 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2915     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2916
2917   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2918                                  B);
2919 }
2920
2921 namespace {
2922 enum N3VFlag {
2923   N3V_None,
2924   N3V_VectorExtract,
2925   N3V_VectorShift,
2926   N3V_Multiply_By_Scalar
2927 };
2928 } // End of unnamed namespace
2929
2930 // NEON Three Register Instructions with Optional Immediate Operand
2931 //
2932 // Vector Extract Instructions.
2933 // Qd/Dd Qn/Dn Qm/Dm imm4
2934 //
2935 // Vector Shift (Register) Instructions.
2936 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2937 //
2938 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2939 // Qd/Dd Qn/Dn RestrictedDm index
2940 //
2941 // Others
2942 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2943     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2944
2945   const TargetInstrDesc &TID = ARMInsts[Opcode];
2946   const TargetOperandInfo *OpInfo = TID.OpInfo;
2947
2948   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2949   assert(NumOps >= 3 &&
2950          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2951           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2952          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2953           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2954          "Expect >= 3 operands and first 2 as reg operands");
2955
2956   unsigned &OpIdx = NumOpsAdded;
2957
2958   OpIdx = 0;
2959
2960   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2961   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2962   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2963   ElemSize esize = ESizeNA;
2964   if (Flag == N3V_Multiply_By_Scalar) {
2965     unsigned size = (insn >> 20) & 3;
2966     if (size == 1) esize = ESize16;
2967     if (size == 2) esize = ESize32;
2968     assert (esize == ESize16 || esize == ESize32);
2969   }
2970
2971   // Qd/Dd = Inst{22:15-12} => NEON Rd
2972   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2973                                                      decodeNEONRd(insn))));
2974   ++OpIdx;
2975
2976   // VABA, VABAL, VBSLd, VBSLq, ...
2977   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2978     // TIED_TO operand.
2979     MI.addOperand(MCOperand::CreateReg(0));
2980     ++OpIdx;
2981   }
2982
2983   // Dn = Inst{7:19-16} => NEON Rn
2984   // or
2985   // Dm = Inst{5:3-0} => NEON Rm
2986   MI.addOperand(MCOperand::CreateReg(
2987                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2988                                   VdVnVm ? decodeNEONRn(insn)
2989                                          : decodeNEONRm(insn))));
2990   ++OpIdx;
2991
2992   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2993   // N3RegFrm.
2994   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2995     return true;
2996
2997   // Dm = Inst{5:3-0} => NEON Rm
2998   // or
2999   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
3000   // or
3001   // Dn = Inst{7:19-16} => NEON Rn
3002   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
3003                                         : decodeNEONRm(insn))
3004                       : decodeNEONRn(insn);
3005
3006   MI.addOperand(MCOperand::CreateReg(
3007                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
3008   ++OpIdx;
3009
3010   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
3011       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
3012     // Add the imm operand.
3013     unsigned Imm = 0;
3014     if (IsImm4)
3015       Imm = decodeN3VImm(insn);
3016     else if (IsDmRestricted)
3017       Imm = decodeRestrictedDmIndex(insn, esize);
3018     else {
3019       assert(0 && "Internal error: unreachable code!");
3020       return false;
3021     }
3022
3023     MI.addOperand(MCOperand::CreateImm(Imm));
3024     ++OpIdx;
3025   }
3026
3027   return true;
3028 }
3029
3030 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3031     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3032
3033   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3034                                   N3V_None, B);
3035 }
3036 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
3037     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3038
3039   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3040                                   N3V_VectorShift, B);
3041 }
3042 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
3043     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3044
3045   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3046                                   N3V_VectorExtract, B);
3047 }
3048 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
3049     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3050
3051   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3052                                   N3V_Multiply_By_Scalar, B);
3053 }
3054
3055 // Vector Table Lookup
3056 //
3057 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
3058 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
3059 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
3060 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
3061 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3062     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3063
3064   const TargetInstrDesc &TID = ARMInsts[Opcode];
3065   const TargetOperandInfo *OpInfo = TID.OpInfo;
3066   if (!OpInfo) return false;
3067
3068   assert(NumOps >= 3 &&
3069          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3070          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3071          OpInfo[2].RegClass == ARM::DPRRegClassID &&
3072          "Expect >= 3 operands and first 3 as reg operands");
3073
3074   unsigned &OpIdx = NumOpsAdded;
3075
3076   OpIdx = 0;
3077
3078   unsigned Rn = decodeNEONRn(insn);
3079
3080   // {Dn} encoded as len = 0b00
3081   // {Dn Dn+1} encoded as len = 0b01
3082   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
3083   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
3084   unsigned Len = slice(insn, 9, 8) + 1;
3085
3086   // Dd (the destination vector)
3087   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3088                                                      decodeNEONRd(insn))));
3089   ++OpIdx;
3090
3091   // Process tied_to operand constraint.
3092   int Idx;
3093   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
3094     MI.addOperand(MI.getOperand(Idx));
3095     ++OpIdx;
3096   }
3097
3098   // Do the <list> now.
3099   for (unsigned i = 0; i < Len; ++i) {
3100     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3101            "Reg operand expected");
3102     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3103                                                        Rn + i)));
3104     ++OpIdx;
3105   }
3106
3107   // Dm (the index vector)
3108   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3109          "Reg operand (index vector) expected");
3110   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3111                                                      decodeNEONRm(insn))));
3112   ++OpIdx;
3113
3114   return true;
3115 }
3116
3117 // Vector Get Lane (move scalar to ARM core register) Instructions.
3118 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
3119 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3120     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3121
3122   const TargetInstrDesc &TID = ARMInsts[Opcode];
3123   const TargetOperandInfo *OpInfo = TID.OpInfo;
3124   if (!OpInfo) return false;
3125
3126   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3127          OpInfo[0].RegClass == ARM::GPRRegClassID &&
3128          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3129          OpInfo[2].RegClass < 0 &&
3130          "Expect >= 3 operands with one dst operand");
3131
3132   ElemSize esize =
3133     Opcode == ARM::VGETLNi32 ? ESize32
3134       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
3135                                                                 : ESize8);
3136
3137   // Rt = Inst{15-12} => ARM Rd
3138   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3139                                                      decodeRd(insn))));
3140
3141   // Dn = Inst{7:19-16} => NEON Rn
3142   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3143                                                      decodeNEONRn(insn))));
3144
3145   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3146
3147   NumOpsAdded = 3;
3148   return true;
3149 }
3150
3151 // Vector Set Lane (move ARM core register to scalar) Instructions.
3152 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
3153 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3154     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3155
3156   const TargetInstrDesc &TID = ARMInsts[Opcode];
3157   const TargetOperandInfo *OpInfo = TID.OpInfo;
3158   if (!OpInfo) return false;
3159
3160   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3161          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3162          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3163          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
3164          OpInfo[2].RegClass == ARM::GPRRegClassID &&
3165          OpInfo[3].RegClass < 0 &&
3166          "Expect >= 3 operands with one dst operand");
3167
3168   ElemSize esize =
3169     Opcode == ARM::VSETLNi8 ? ESize8
3170                             : (Opcode == ARM::VSETLNi16 ? ESize16
3171                                                         : ESize32);
3172
3173   // Dd = Inst{7:19-16} => NEON Rn
3174   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3175                                                      decodeNEONRn(insn))));
3176
3177   // TIED_TO operand.
3178   MI.addOperand(MCOperand::CreateReg(0));
3179
3180   // Rt = Inst{15-12} => ARM Rd
3181   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3182                                                      decodeRd(insn))));
3183
3184   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3185
3186   NumOpsAdded = 4;
3187   return true;
3188 }
3189
3190 // Vector Duplicate Instructions (from ARM core register to all elements).
3191 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
3192 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3193     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3194
3195   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3196
3197   assert(NumOps >= 2 &&
3198          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3199           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3200          OpInfo[1].RegClass == ARM::GPRRegClassID &&
3201          "Expect >= 2 operands and first 2 as reg operand");
3202
3203   unsigned RegClass = OpInfo[0].RegClass;
3204
3205   // Qd/Dd = Inst{7:19-16} => NEON Rn
3206   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
3207                                                      decodeNEONRn(insn))));
3208
3209   // Rt = Inst{15-12} => ARM Rd
3210   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3211                                                      decodeRd(insn))));
3212
3213   NumOpsAdded = 2;
3214   return true;
3215 }
3216
3217 static inline bool PreLoadOpcode(unsigned Opcode) {
3218   switch(Opcode) {
3219   case ARM::PLDi12:  case ARM::PLDrs:
3220   case ARM::PLDWi12: case ARM::PLDWrs:
3221   case ARM::PLIi12:  case ARM::PLIrs:
3222     return true;
3223   default:
3224     return false;
3225   }
3226 }
3227
3228 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3229     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3230
3231   // Preload Data/Instruction requires either 2 or 3 operands.
3232   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
3233   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
3234
3235   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3236                                                      decodeRn(insn))));
3237
3238   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
3239       || Opcode == ARM::PLIi12) {
3240     unsigned Imm12 = slice(insn, 11, 0);
3241     bool Negative = getUBit(insn) == 0;
3242
3243     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
3244     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
3245       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
3246       MI.setOpcode(ARM::PLDi12);
3247     }
3248
3249     // -0 is represented specially. All other values are as normal.
3250     int Offset = Negative ? -1 * Imm12 : Imm12;
3251     if (Imm12 == 0 && Negative)
3252       Offset = INT32_MIN;
3253
3254     MI.addOperand(MCOperand::CreateImm(Offset));
3255     NumOpsAdded = 2;
3256   } else {
3257     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3258                                                        decodeRm(insn))));
3259
3260     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3261
3262     // Inst{6-5} encodes the shift opcode.
3263     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3264     // Inst{11-7} encodes the imm5 shift amount.
3265     unsigned ShImm = slice(insn, 11, 7);
3266
3267     // A8.4.1.  Possible rrx or shift amount of 32...
3268     getImmShiftSE(ShOp, ShImm);
3269     MI.addOperand(MCOperand::CreateImm(
3270                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3271     NumOpsAdded = 3;
3272   }
3273
3274   return true;
3275 }
3276
3277 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3278     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3279
3280   if (Opcode == ARM::DMB || Opcode == ARM::DSB) {
3281     // Inst{3-0} encodes the memory barrier option for the variants.
3282     unsigned opt = slice(insn, 3, 0);
3283     switch (opt) {
3284     case ARM_MB::SY:  case ARM_MB::ST:
3285     case ARM_MB::ISH: case ARM_MB::ISHST:
3286     case ARM_MB::NSH: case ARM_MB::NSHST:
3287     case ARM_MB::OSH: case ARM_MB::OSHST:
3288       MI.addOperand(MCOperand::CreateImm(opt));
3289       NumOpsAdded = 1;
3290       return true;
3291     default:
3292       return false;
3293     }
3294   }
3295
3296   switch (Opcode) {
3297   case ARM::CLREX:
3298   case ARM::NOP:
3299   case ARM::TRAP:
3300   case ARM::YIELD:
3301   case ARM::WFE:
3302   case ARM::WFI:
3303   case ARM::SEV:
3304     return true;
3305   case ARM::SWP:
3306   case ARM::SWPB:
3307     // SWP, SWPB: Rd Rm Rn
3308     // Delegate to DisassembleLdStExFrm()....
3309     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3310   default:
3311     break;
3312   }
3313
3314   if (Opcode == ARM::SETEND) {
3315     NumOpsAdded = 1;
3316     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
3317     return true;
3318   }
3319
3320   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
3321   // opcodes which match the same real instruction. This is needed since there's
3322   // no current handling of optional arguments. Fix here when a better handling
3323   // of optional arguments is implemented.
3324   if (Opcode == ARM::CPS3p) {   // M = 1
3325     // Let's reject these impossible imod values by returning false:
3326     // 1. (imod=0b01)
3327     //
3328     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
3329     // invalid combination, so we just check for imod=0b00 here.
3330     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3331       return false;
3332     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3333     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3334     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3335     NumOpsAdded = 3;
3336     return true;
3337   }
3338   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3339     // Let's reject these impossible imod values by returning false:
3340     // 1. (imod=0b00,M=0)
3341     // 2. (imod=0b01)
3342     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3343       return false;
3344     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3345     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3346     NumOpsAdded = 2;
3347     return true;
3348   }
3349   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3350     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3351     NumOpsAdded = 1;
3352     return true;
3353   }
3354
3355   // DBG has its option specified in Inst{3-0}.
3356   if (Opcode == ARM::DBG) {
3357     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3358     NumOpsAdded = 1;
3359     return true;
3360   }
3361
3362   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3363   if (Opcode == ARM::BKPT) {
3364     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3365                                        slice(insn, 3, 0)));
3366     NumOpsAdded = 1;
3367     return true;
3368   }
3369
3370   if (PreLoadOpcode(Opcode))
3371     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3372
3373   assert(0 && "Unexpected misc instruction!");
3374   return false;
3375 }
3376
3377 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3378 /// We divide the disassembly task into different categories, with each one
3379 /// corresponding to a specific instruction encoding format.  There could be
3380 /// exceptions when handling a specific format, and that is why the Opcode is
3381 /// also present in the function prototype.
3382 static const DisassembleFP FuncPtrs[] = {
3383   &DisassemblePseudo,
3384   &DisassembleMulFrm,
3385   &DisassembleBrFrm,
3386   &DisassembleBrMiscFrm,
3387   &DisassembleDPFrm,
3388   &DisassembleDPSoRegFrm,
3389   &DisassembleLdFrm,
3390   &DisassembleStFrm,
3391   &DisassembleLdMiscFrm,
3392   &DisassembleStMiscFrm,
3393   &DisassembleLdStMulFrm,
3394   &DisassembleLdStExFrm,
3395   &DisassembleArithMiscFrm,
3396   &DisassembleSatFrm,
3397   &DisassembleExtFrm,
3398   &DisassembleVFPUnaryFrm,
3399   &DisassembleVFPBinaryFrm,
3400   &DisassembleVFPConv1Frm,
3401   &DisassembleVFPConv2Frm,
3402   &DisassembleVFPConv3Frm,
3403   &DisassembleVFPConv4Frm,
3404   &DisassembleVFPConv5Frm,
3405   &DisassembleVFPLdStFrm,
3406   &DisassembleVFPLdStMulFrm,
3407   &DisassembleVFPMiscFrm,
3408   &DisassembleThumbFrm,
3409   &DisassembleMiscFrm,
3410   &DisassembleNGetLnFrm,
3411   &DisassembleNSetLnFrm,
3412   &DisassembleNDupFrm,
3413
3414   // VLD and VST (including one lane) Instructions.
3415   &DisassembleNLdSt,
3416
3417   // A7.4.6 One register and a modified immediate value
3418   // 1-Register Instructions with imm.
3419   // LLVM only defines VMOVv instructions.
3420   &DisassembleN1RegModImmFrm,
3421
3422   // 2-Register Instructions with no imm.
3423   &DisassembleN2RegFrm,
3424
3425   // 2-Register Instructions with imm (vector convert float/fixed point).
3426   &DisassembleNVCVTFrm,
3427
3428   // 2-Register Instructions with imm (vector dup lane).
3429   &DisassembleNVecDupLnFrm,
3430
3431   // Vector Shift Left Instructions.
3432   &DisassembleN2RegVecShLFrm,
3433
3434   // Vector Shift Righ Instructions, which has different interpretation of the
3435   // shift amount from the imm6 field.
3436   &DisassembleN2RegVecShRFrm,
3437
3438   // 3-Register Data-Processing Instructions.
3439   &DisassembleN3RegFrm,
3440
3441   // Vector Shift (Register) Instructions.
3442   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3443   &DisassembleN3RegVecShFrm,
3444
3445   // Vector Extract Instructions.
3446   &DisassembleNVecExtractFrm,
3447
3448   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3449   // By Scalar Instructions.
3450   &DisassembleNVecMulScalarFrm,
3451
3452   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3453   // values in a table and generate a new vector.
3454   &DisassembleNVTBLFrm,
3455
3456   NULL
3457 };
3458
3459 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3460 /// The general idea is to set the Opcode for the MCInst, followed by adding
3461 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3462 /// to the Format-specific disassemble function for disassembly, followed by
3463 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3464 /// which follow the Dst/Src Operands.
3465 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3466   // Stage 1 sets the Opcode.
3467   MI.setOpcode(Opcode);
3468   // If the number of operands is zero, we're done!
3469   if (NumOps == 0)
3470     return true;
3471
3472   // Stage 2 calls the format-specific disassemble function to build the operand
3473   // list.
3474   if (Disasm == NULL)
3475     return false;
3476   unsigned NumOpsAdded = 0;
3477   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3478
3479   if (!OK || this->Err != 0) return false;
3480   if (NumOpsAdded >= NumOps)
3481     return true;
3482
3483   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3484   // FIXME: Should this be done selectively?
3485   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3486 }
3487
3488 // A8.3 Conditional execution
3489 // A8.3.1 Pseudocode details of conditional execution
3490 // Condition bits '111x' indicate the instruction is always executed.
3491 static uint32_t CondCode(uint32_t CondField) {
3492   if (CondField == 0xF)
3493     return ARMCC::AL;
3494   return CondField;
3495 }
3496
3497 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3498 /// of some Thumb instructions which come before the reglist operands.  It
3499 /// returns true if the two predicate operands have been processed.
3500 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3501     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3502
3503   assert(NumOpsRemaining > 0 && "Invalid argument");
3504
3505   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3506   unsigned Idx = MI.getNumOperands();
3507
3508   // First, we check whether this instr specifies the PredicateOperand through
3509   // a pair of TargetOperandInfos with isPredicate() property.
3510   if (NumOpsRemaining >= 2 &&
3511       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3512       OpInfo[Idx].RegClass < 0 &&
3513       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3514   {
3515     // If we are inside an IT block, get the IT condition bits maintained via
3516     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3517     // See also A2.5.2.
3518     if (InITBlock())
3519       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3520     else
3521       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3522     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3523     return true;
3524   }
3525
3526   return false;
3527 }
3528
3529 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3530 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3531 /// constituents.
3532 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3533     uint32_t insn, unsigned short NumOpsRemaining) {
3534
3535   assert(NumOpsRemaining > 0 && "Invalid argument");
3536
3537   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3538   const std::string &Name = ARMInsts[Opcode].Name;
3539   unsigned Idx = MI.getNumOperands();
3540   uint64_t TSFlags = ARMInsts[Opcode].TSFlags;
3541
3542   // First, we check whether this instr specifies the PredicateOperand through
3543   // a pair of TargetOperandInfos with isPredicate() property.
3544   if (NumOpsRemaining >= 2 &&
3545       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3546       OpInfo[Idx].RegClass < 0 &&
3547       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3548   {
3549     // If we are inside an IT block, get the IT condition bits maintained via
3550     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3551     // See also A2.5.2.
3552     if (InITBlock())
3553       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3554     else {
3555       if (Name.length() > 1 && Name[0] == 't') {
3556         // Thumb conditional branch instructions have their cond field embedded,
3557         // like ARM.
3558         //
3559         // A8.6.16 B
3560         if (Name == "t2Bcc")
3561           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3562         else if (Name == "tBcc")
3563           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3564         else
3565           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3566       } else {
3567         // ARM instructions get their condition field from Inst{31-28}.
3568         // We should reject Inst{31-28} = 0b1111 as invalid encoding.
3569         if (!isNEONDomain(TSFlags) && getCondField(insn) == 0xF)
3570           return false;
3571         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3572       }
3573     }
3574     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3575     Idx += 2;
3576     NumOpsRemaining -= 2;
3577   }
3578
3579   if (NumOpsRemaining == 0)
3580     return true;
3581
3582   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3583   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3584     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3585     --NumOpsRemaining;
3586   }
3587
3588   if (NumOpsRemaining == 0)
3589     return true;
3590   else
3591     return false;
3592 }
3593
3594 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3595 /// after BuildIt is finished.
3596 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3597     uint32_t insn) {
3598
3599   if (!SP) return Status;
3600
3601   if (Opcode == ARM::t2IT)
3602     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3603   else if (InITBlock())
3604     SP->UpdateIT();
3605
3606   return Status;
3607 }
3608
3609 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3610 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3611                                      unsigned short num)
3612   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3613   unsigned Idx = (unsigned)format;
3614   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3615   Disasm = FuncPtrs[Idx];
3616 }
3617
3618 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3619 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3620 /// Return NULL if it fails to create/return a proper builder.  API clients
3621 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3622 /// performed by the API clients to improve performance.
3623 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3624   // For "Unknown format", fail by returning a NULL pointer.
3625   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3626     DEBUG(errs() << "Unknown format\n");
3627     return 0;
3628   }
3629
3630   return new ARMBasicMCBuilder(Opcode, Format,
3631                                ARMInsts[Opcode].getNumOperands());
3632 }
3633
3634 /// tryAddingSymbolicOperand - tryAddingSymbolicOperand trys to add a symbolic
3635 /// operand in place of the immediate Value in the MCInst.  The immediate
3636 /// Value has had any PC adjustment made by the caller.  If the getOpInfo()
3637 /// function was set as part of the setupBuilderForSymbolicDisassembly() call
3638 /// then that function is called to get any symbolic information at the
3639 /// builder's Address for this instrution.  If that returns non-zero then the
3640 /// symbolic information is returns is used to create an MCExpr and that is
3641 /// added as an operand to the MCInst.  This function returns true if it adds
3642 /// an operand to the MCInst and false otherwise.
3643 bool ARMBasicMCBuilder::tryAddingSymbolicOperand(uint64_t Value,
3644                                                  uint64_t InstSize,
3645                                                  MCInst &MI) {
3646   if (!GetOpInfo)
3647     return false;
3648
3649   struct LLVMOpInfo1 SymbolicOp;
3650   SymbolicOp.Value = Value;
3651   if (!GetOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp))
3652     return false;
3653
3654   const MCExpr *Add = NULL;
3655   if (SymbolicOp.AddSymbol.Present) {
3656     if (SymbolicOp.AddSymbol.Name) {
3657       StringRef Name(SymbolicOp.AddSymbol.Name);
3658       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3659       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
3660     } else {
3661       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
3662     }
3663   }
3664
3665   const MCExpr *Sub = NULL;
3666   if (SymbolicOp.SubtractSymbol.Present) {
3667     if (SymbolicOp.SubtractSymbol.Name) {
3668       StringRef Name(SymbolicOp.SubtractSymbol.Name);
3669       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3670       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
3671     } else {
3672       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
3673     }
3674   }
3675
3676   const MCExpr *Off = NULL;
3677   if (SymbolicOp.Value != 0)
3678     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
3679
3680   const MCExpr *Expr;
3681   if (Sub) {
3682     const MCExpr *LHS;
3683     if (Add)
3684       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
3685     else
3686       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
3687     if (Off != 0)
3688       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
3689     else
3690       Expr = LHS;
3691   } else if (Add) {
3692     if (Off != 0)
3693       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
3694     else
3695       Expr = Add;
3696   } else
3697     Expr = Off;
3698
3699   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
3700     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
3701   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
3702     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
3703   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
3704     MI.addOperand(MCOperand::CreateExpr(Expr));
3705   else
3706     assert("bad SymbolicOp.VariantKind");
3707
3708   return true;
3709 }