lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "arm-disassembler"
  11
  12 #include "ARM.h"
  13 #include "ARMRegisterInfo.h"
  14 #include "ARMSubtarget.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMMCExpr.h"
  17 #include "MCTargetDesc/ARMBaseInfo.h"
  18 #include "llvm/MC/EDInstInfo.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCDisassembler.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/MemoryObject.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/TargetRegistry.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 using namespace llvm;
  30
  31 typedef MCDisassembler::DecodeStatus DecodeStatus;
  32
  33 namespace {
  34 /// ARMDisassembler - ARM disassembler for all ARM platforms.
  35 class ARMDisassembler : public MCDisassembler {
  36 public:
  37   /// Constructor     - Initializes the disassembler.
  38   ///
  39   ARMDisassembler(const MCSubtargetInfo &STI) :
  40     MCDisassembler(STI) {
  41   }
  42
  43   ~ARMDisassembler() {
  44   }
  45
  46   /// getInstruction - See MCDisassembler.
  47   DecodeStatus getInstruction(MCInst &instr,
  48                               uint64_t &size,
  49                               const MemoryObject &region,
  50                               uint64_t address,
  51                               raw_ostream &vStream,
  52                               raw_ostream &cStream) const;
  53
  54   /// getEDInfo - See MCDisassembler.
  55   EDInstInfo *getEDInfo() const;
  56 private:
  57 };
  58
  59 /// ThumbDisassembler - Thumb disassembler for all Thumb platforms.
  60 class ThumbDisassembler : public MCDisassembler {
  61 public:
  62   /// Constructor     - Initializes the disassembler.
  63   ///
  64   ThumbDisassembler(const MCSubtargetInfo &STI) :
  65     MCDisassembler(STI) {
  66   }
  67
  68   ~ThumbDisassembler() {
  69   }
  70
  71   /// getInstruction - See MCDisassembler.
  72   DecodeStatus getInstruction(MCInst &instr,
  73                               uint64_t &size,
  74                               const MemoryObject &region,
  75                               uint64_t address,
  76                               raw_ostream &vStream,
  77                               raw_ostream &cStream) const;
  78
  79   /// getEDInfo - See MCDisassembler.
  80   EDInstInfo *getEDInfo() const;
  81 private:
  82   mutable std::vector<unsigned> ITBlock;
  83   DecodeStatus AddThumbPredicate(MCInst&) const;
  84   void UpdateThumbVFPPredicate(MCInst&) const;
  85 };
  86 }
  87
  88 static bool Check(DecodeStatus &Out, DecodeStatus In) {
  89   switch (In) {
  90     case MCDisassembler::Success:
  91       // Out stays the same.
  92       return true;
  93     case MCDisassembler::SoftFail:
  94       Out = In;
  95       return true;
  96     case MCDisassembler::Fail:
  97       Out = In;
  98       return false;
  99   }
 100   return false;
 101 }
 102
 103
 104 // Forward declare these because the autogenerated code will reference them.
 105 // Definitions are further down.
 106 static DecodeStatus DecodeGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 107                                    uint64_t Address, const void *Decoder);
 108 static DecodeStatus DecodeGPRnopcRegisterClass(llvm::MCInst &Inst,
 109                                                unsigned RegNo, uint64_t Address,
 110                                                const void *Decoder);
 111 static DecodeStatus DecodetGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 112                                    uint64_t Address, const void *Decoder);
 113 static DecodeStatus DecodetcGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 114                                    uint64_t Address, const void *Decoder);
 115 static DecodeStatus DecoderGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 116                                    uint64_t Address, const void *Decoder);
 117 static DecodeStatus DecodeSPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 118                                    uint64_t Address, const void *Decoder);
 119 static DecodeStatus DecodeDPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 120                                    uint64_t Address, const void *Decoder);
 121 static DecodeStatus DecodeDPR_8RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 122                                    uint64_t Address, const void *Decoder);
 123 static DecodeStatus DecodeDPR_VFP2RegisterClass(llvm::MCInst &Inst,
 124                                                 unsigned RegNo,
 125                                                 uint64_t Address,
 126                                                 const void *Decoder);
 127 static DecodeStatus DecodeQPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 128                                    uint64_t Address, const void *Decoder);
 129
 130 static DecodeStatus DecodePredicateOperand(llvm::MCInst &Inst, unsigned Val,
 131                                uint64_t Address, const void *Decoder);
 132 static DecodeStatus DecodeCCOutOperand(llvm::MCInst &Inst, unsigned Val,
 133                                uint64_t Address, const void *Decoder);
 134 static DecodeStatus DecodeSOImmOperand(llvm::MCInst &Inst, unsigned Val,
 135                                uint64_t Address, const void *Decoder);
 136 static DecodeStatus DecodeRegListOperand(llvm::MCInst &Inst, unsigned Val,
 137                                uint64_t Address, const void *Decoder);
 138 static DecodeStatus DecodeSPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
 139                                uint64_t Address, const void *Decoder);
 140 static DecodeStatus DecodeDPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
 141                                uint64_t Address, const void *Decoder);
 142
 143 static DecodeStatus DecodeBitfieldMaskOperand(llvm::MCInst &Inst, unsigned Insn,
 144                                uint64_t Address, const void *Decoder);
 145 static DecodeStatus DecodeCopMemInstruction(llvm::MCInst &Inst, unsigned Insn,
 146                                uint64_t Address, const void *Decoder);
 147 static DecodeStatus DecodeAddrMode2IdxInstruction(llvm::MCInst &Inst,
 148                                                   unsigned Insn,
 149                                                   uint64_t Address,
 150                                                   const void *Decoder);
 151 static DecodeStatus DecodeSORegMemOperand(llvm::MCInst &Inst, unsigned Insn,
 152                                uint64_t Address, const void *Decoder);
 153 static DecodeStatus DecodeAddrMode3Instruction(llvm::MCInst &Inst,unsigned Insn,
 154                                uint64_t Address, const void *Decoder);
 155 static DecodeStatus DecodeSORegImmOperand(llvm::MCInst &Inst, unsigned Insn,
 156                                uint64_t Address, const void *Decoder);
 157 static DecodeStatus DecodeSORegRegOperand(llvm::MCInst &Inst, unsigned Insn,
 158                                uint64_t Address, const void *Decoder);
 159
 160 static DecodeStatus DecodeMemMultipleWritebackInstruction(llvm::MCInst & Inst,
 161                                                   unsigned Insn,
 162                                                   uint64_t Adddress,
 163                                                   const void *Decoder);
 164 static DecodeStatus DecodeT2MOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
 165                                uint64_t Address, const void *Decoder);
 166 static DecodeStatus DecodeArmMOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
 167                                uint64_t Address, const void *Decoder);
 168 static DecodeStatus DecodeSMLAInstruction(llvm::MCInst &Inst, unsigned Insn,
 169                                uint64_t Address, const void *Decoder);
 170 static DecodeStatus DecodeCPSInstruction(llvm::MCInst &Inst, unsigned Insn,
 171                                uint64_t Address, const void *Decoder);
 172 static DecodeStatus DecodeT2CPSInstruction(llvm::MCInst &Inst, unsigned Insn,
 173                                uint64_t Address, const void *Decoder);
 174 static DecodeStatus DecodeAddrModeImm12Operand(llvm::MCInst &Inst, unsigned Val,
 175                                uint64_t Address, const void *Decoder);
 176 static DecodeStatus DecodeAddrMode5Operand(llvm::MCInst &Inst, unsigned Val,
 177                                uint64_t Address, const void *Decoder);
 178 static DecodeStatus DecodeAddrMode7Operand(llvm::MCInst &Inst, unsigned Val,
 179                                uint64_t Address, const void *Decoder);
 180 static DecodeStatus DecodeBranchImmInstruction(llvm::MCInst &Inst,unsigned Insn,
 181                                uint64_t Address, const void *Decoder);
 182 static DecodeStatus DecodeVCVTImmOperand(llvm::MCInst &Inst, unsigned Val,
 183                                uint64_t Address, const void *Decoder);
 184 static DecodeStatus DecodeAddrMode6Operand(llvm::MCInst &Inst, unsigned Val,
 185                                uint64_t Address, const void *Decoder);
 186 static DecodeStatus DecodeVLDInstruction(llvm::MCInst &Inst, unsigned Val,
 187                                uint64_t Address, const void *Decoder);
 188 static DecodeStatus DecodeVSTInstruction(llvm::MCInst &Inst, unsigned Val,
 189                                uint64_t Address, const void *Decoder);
 190 static DecodeStatus DecodeVLD1DupInstruction(llvm::MCInst &Inst, unsigned Val,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeVLD2DupInstruction(llvm::MCInst &Inst, unsigned Val,
 193                                uint64_t Address, const void *Decoder);
 194 static DecodeStatus DecodeVLD3DupInstruction(llvm::MCInst &Inst, unsigned Val,
 195                                uint64_t Address, const void *Decoder);
 196 static DecodeStatus DecodeVLD4DupInstruction(llvm::MCInst &Inst, unsigned Val,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeNEONModImmInstruction(llvm::MCInst &Inst,unsigned Val,
 199                                uint64_t Address, const void *Decoder);
 200 static DecodeStatus DecodeVSHLMaxInstruction(llvm::MCInst &Inst, unsigned Val,
 201                                uint64_t Address, const void *Decoder);
 202 static DecodeStatus DecodeShiftRight8Imm(llvm::MCInst &Inst, unsigned Val,
 203                                uint64_t Address, const void *Decoder);
 204 static DecodeStatus DecodeShiftRight16Imm(llvm::MCInst &Inst, unsigned Val,
 205                                uint64_t Address, const void *Decoder);
 206 static DecodeStatus DecodeShiftRight32Imm(llvm::MCInst &Inst, unsigned Val,
 207                                uint64_t Address, const void *Decoder);
 208 static DecodeStatus DecodeShiftRight64Imm(llvm::MCInst &Inst, unsigned Val,
 209                                uint64_t Address, const void *Decoder);
 210 static DecodeStatus DecodeTBLInstruction(llvm::MCInst &Inst, unsigned Insn,
 211                                uint64_t Address, const void *Decoder);
 212 static DecodeStatus DecodePostIdxReg(llvm::MCInst &Inst, unsigned Insn,
 213                                uint64_t Address, const void *Decoder);
 214 static DecodeStatus DecodeCoprocessor(llvm::MCInst &Inst, unsigned Insn,
 215                                uint64_t Address, const void *Decoder);
 216 static DecodeStatus DecodeMemBarrierOption(llvm::MCInst &Inst, unsigned Insn,
 217                                uint64_t Address, const void *Decoder);
 218 static DecodeStatus DecodeMSRMask(llvm::MCInst &Inst, unsigned Insn,
 219                                uint64_t Address, const void *Decoder);
 220 static DecodeStatus DecodeDoubleRegLoad(llvm::MCInst &Inst, unsigned Insn,
 221                                uint64_t Address, const void *Decoder);
 222 static DecodeStatus DecodeDoubleRegStore(llvm::MCInst &Inst, unsigned Insn,
 223                                uint64_t Address, const void *Decoder);
 224 static DecodeStatus DecodeLDRPreImm(llvm::MCInst &Inst, unsigned Insn,
 225                                uint64_t Address, const void *Decoder);
 226 static DecodeStatus DecodeLDRPreReg(llvm::MCInst &Inst, unsigned Insn,
 227                                uint64_t Address, const void *Decoder);
 228 static DecodeStatus DecodeSTRPreImm(llvm::MCInst &Inst, unsigned Insn,
 229                                uint64_t Address, const void *Decoder);
 230 static DecodeStatus DecodeSTRPreReg(llvm::MCInst &Inst, unsigned Insn,
 231                                uint64_t Address, const void *Decoder);
 232 static DecodeStatus DecodeVLD1LN(llvm::MCInst &Inst, unsigned Insn,
 233                                uint64_t Address, const void *Decoder);
 234 static DecodeStatus DecodeVLD2LN(llvm::MCInst &Inst, unsigned Insn,
 235                                uint64_t Address, const void *Decoder);
 236 static DecodeStatus DecodeVLD3LN(llvm::MCInst &Inst, unsigned Insn,
 237                                uint64_t Address, const void *Decoder);
 238 static DecodeStatus DecodeVLD4LN(llvm::MCInst &Inst, unsigned Insn,
 239                                uint64_t Address, const void *Decoder);
 240 static DecodeStatus DecodeVST1LN(llvm::MCInst &Inst, unsigned Insn,
 241                                uint64_t Address, const void *Decoder);
 242 static DecodeStatus DecodeVST2LN(llvm::MCInst &Inst, unsigned Insn,
 243                                uint64_t Address, const void *Decoder);
 244 static DecodeStatus DecodeVST3LN(llvm::MCInst &Inst, unsigned Insn,
 245                                uint64_t Address, const void *Decoder);
 246 static DecodeStatus DecodeVST4LN(llvm::MCInst &Inst, unsigned Insn,
 247                                uint64_t Address, const void *Decoder);
 248 static DecodeStatus DecodeVMOVSRR(llvm::MCInst &Inst, unsigned Insn,
 249                                uint64_t Address, const void *Decoder);
 250 static DecodeStatus DecodeVMOVRRS(llvm::MCInst &Inst, unsigned Insn,
 251                                uint64_t Address, const void *Decoder);
 252
 253 static DecodeStatus DecodeThumbAddSpecialReg(llvm::MCInst &Inst, uint16_t Insn,
 254                                uint64_t Address, const void *Decoder);
 255 static DecodeStatus DecodeThumbBROperand(llvm::MCInst &Inst, unsigned Val,
 256                                uint64_t Address, const void *Decoder);
 257 static DecodeStatus DecodeT2BROperand(llvm::MCInst &Inst, unsigned Val,
 258                                uint64_t Address, const void *Decoder);
 259 static DecodeStatus DecodeThumbCmpBROperand(llvm::MCInst &Inst, unsigned Val,
 260                                uint64_t Address, const void *Decoder);
 261 static DecodeStatus DecodeThumbAddrModeRR(llvm::MCInst &Inst, unsigned Val,
 262                                uint64_t Address, const void *Decoder);
 263 static DecodeStatus DecodeThumbAddrModeIS(llvm::MCInst &Inst, unsigned Val,
 264                                uint64_t Address, const void *Decoder);
 265 static DecodeStatus DecodeThumbAddrModePC(llvm::MCInst &Inst, unsigned Val,
 266                                uint64_t Address, const void *Decoder);
 267 static DecodeStatus DecodeThumbAddrModeSP(llvm::MCInst &Inst, unsigned Val,
 268                                uint64_t Address, const void *Decoder);
 269 static DecodeStatus DecodeT2AddrModeSOReg(llvm::MCInst &Inst, unsigned Val,
 270                                uint64_t Address, const void *Decoder);
 271 static DecodeStatus DecodeT2LoadShift(llvm::MCInst &Inst, unsigned Val,
 272                                uint64_t Address, const void *Decoder);
 273 static DecodeStatus DecodeT2Imm8S4(llvm::MCInst &Inst, unsigned Val,
 274                                uint64_t Address, const void *Decoder);
 275 static DecodeStatus DecodeT2AddrModeImm8s4(llvm::MCInst &Inst, unsigned Val,
 276                                uint64_t Address, const void *Decoder);
 277 static DecodeStatus DecodeT2AddrModeImm0_1020s4(llvm::MCInst &Inst,unsigned Val,
 278                                uint64_t Address, const void *Decoder);
 279 static DecodeStatus DecodeT2Imm8(llvm::MCInst &Inst, unsigned Val,
 280                                uint64_t Address, const void *Decoder);
 281 static DecodeStatus DecodeT2AddrModeImm8(llvm::MCInst &Inst, unsigned Val,
 282                                uint64_t Address, const void *Decoder);
 283 static DecodeStatus DecodeThumbAddSPImm(llvm::MCInst &Inst, uint16_t Val,
 284                                uint64_t Address, const void *Decoder);
 285 static DecodeStatus DecodeThumbAddSPReg(llvm::MCInst &Inst, uint16_t Insn,
 286                                 uint64_t Address, const void *Decoder);
 287 static DecodeStatus DecodeThumbCPS(llvm::MCInst &Inst, uint16_t Insn,
 288                                 uint64_t Address, const void *Decoder);
 289 static DecodeStatus DecodeThumbBLXOffset(llvm::MCInst &Inst, unsigned Insn,
 290                                 uint64_t Address, const void *Decoder);
 291 static DecodeStatus DecodeT2AddrModeImm12(llvm::MCInst &Inst, unsigned Val,
 292                                 uint64_t Address, const void *Decoder);
 293 static DecodeStatus DecodeThumbTableBranch(llvm::MCInst &Inst, unsigned Val,
 294                                 uint64_t Address, const void *Decoder);
 295 static DecodeStatus DecodeThumb2BCCInstruction(llvm::MCInst &Inst, unsigned Val,
 296                                 uint64_t Address, const void *Decoder);
 297 static DecodeStatus DecodeT2SOImm(llvm::MCInst &Inst, unsigned Val,
 298                                 uint64_t Address, const void *Decoder);
 299 static DecodeStatus DecodeThumbBCCTargetOperand(llvm::MCInst &Inst,unsigned Val,
 300                                 uint64_t Address, const void *Decoder);
 301 static DecodeStatus DecodeThumbBLTargetOperand(llvm::MCInst &Inst, unsigned Val,
 302                                 uint64_t Address, const void *Decoder);
 303 static DecodeStatus DecodeIT(llvm::MCInst &Inst, unsigned Val,
 304                                 uint64_t Address, const void *Decoder);
 305 static DecodeStatus DecodeT2LDRDPreInstruction(llvm::MCInst &Inst,unsigned Insn,
 306                                uint64_t Address, const void *Decoder);
 307 static DecodeStatus DecodeT2STRDPreInstruction(llvm::MCInst &Inst,unsigned Insn,
 308                                uint64_t Address, const void *Decoder);
 309 static DecodeStatus DecodeT2Adr(llvm::MCInst &Inst, unsigned Val,
 310                                 uint64_t Address, const void *Decoder);
 311 static DecodeStatus DecodeT2LdStPre(llvm::MCInst &Inst, unsigned Val,
 312                                 uint64_t Address, const void *Decoder);
 313 static DecodeStatus DecodeT2ShifterImmOperand(llvm::MCInst &Inst, unsigned Val,
 314                                 uint64_t Address, const void *Decoder);
 315
 316
 317
 318 #include "ARMGenDisassemblerTables.inc"
 319 #include "ARMGenInstrInfo.inc"
 320 #include "ARMGenEDInfo.inc"
 321
 322 static MCDisassembler *createARMDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 323   return new ARMDisassembler(STI);
 324 }
 325
 326 static MCDisassembler *createThumbDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 327   return new ThumbDisassembler(STI);
 328 }
 329
 330 EDInstInfo *ARMDisassembler::getEDInfo() const {
 331   return instInfoARM;
 332 }
 333
 334 EDInstInfo *ThumbDisassembler::getEDInfo() const {
 335   return instInfoARM;
 336 }
 337
 338 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 339                                              const MemoryObject &Region,
 340                                              uint64_t Address,
 341                                              raw_ostream &os,
 342                                              raw_ostream &cs) const {
 343   CommentStream = &cs;
 344
 345   uint8_t bytes[4];
 346
 347   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 348          "Asked to disassemble an ARM instruction but Subtarget is in Thumb mode!");
 349
 350   // We want to read exactly 4 bytes of data.
 351   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 352     Size = 0;
 353     return MCDisassembler::Fail;
 354   }
 355
 356   // Encoded as a small-endian 32-bit word in the stream.
 357   uint32_t insn = (bytes[3] << 24) |
 358                   (bytes[2] << 16) |
 359                   (bytes[1] <<  8) |
 360                   (bytes[0] <<  0);
 361
 362   // Calling the auto-generated decoder function.
 363   DecodeStatus result = decodeARMInstruction32(MI, insn, Address, this, STI);
 364   if (result != MCDisassembler::Fail) {
 365     Size = 4;
 366     return result;
 367   }
 368
 369   // VFP and NEON instructions, similarly, are shared between ARM
 370   // and Thumb modes.
 371   MI.clear();
 372   result = decodeVFPInstruction32(MI, insn, Address, this, STI);
 373   if (result != MCDisassembler::Fail) {
 374     Size = 4;
 375     return result;
 376   }
 377
 378   MI.clear();
 379   result = decodeNEONDataInstruction32(MI, insn, Address, this, STI);
 380   if (result != MCDisassembler::Fail) {
 381     Size = 4;
 382     // Add a fake predicate operand, because we share these instruction
 383     // definitions with Thumb2 where these instructions are predicable.
 384     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 385       return MCDisassembler::Fail;
 386     return result;
 387   }
 388
 389   MI.clear();
 390   result = decodeNEONLoadStoreInstruction32(MI, insn, Address, this, STI);
 391   if (result != MCDisassembler::Fail) {
 392     Size = 4;
 393     // Add a fake predicate operand, because we share these instruction
 394     // definitions with Thumb2 where these instructions are predicable.
 395     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 396       return MCDisassembler::Fail;
 397     return result;
 398   }
 399
 400   MI.clear();
 401   result = decodeNEONDupInstruction32(MI, insn, Address, this, STI);
 402   if (result != MCDisassembler::Fail) {
 403     Size = 4;
 404     // Add a fake predicate operand, because we share these instruction
 405     // definitions with Thumb2 where these instructions are predicable.
 406     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 407       return MCDisassembler::Fail;
 408     return result;
 409   }
 410
 411   MI.clear();
 412
 413   Size = 0;
 414   return MCDisassembler::Fail;
 415 }
 416
 417 namespace llvm {
 418 extern MCInstrDesc ARMInsts[];
 419 }
 420
 421 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 422 /// immediate Value in the MCInst.  The immediate Value has had any PC
 423 /// adjustment made by the caller.  If the instruction is a branch instruction
 424 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 425 /// part of the setupForSymbolicDisassembly() call then that function is called
 426 /// to get any symbolic information at the Address for this instruction.  If
 427 /// that returns non-zero then the symbolic information it returns is used to
 428 /// create an MCExpr and that is added as an operand to the MCInst.  If
 429 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 430 /// Value is done and if a symbol is found an MCExpr is created with that, else
 431 /// an MCExpr with Value is created.  This function returns true if it adds an
 432 /// operand to the MCInst and false otherwise.
 433 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 434                                      bool isBranch, uint64_t InstSize,
 435                                      MCInst &MI, const void *Decoder) {
 436   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 437   LLVMOpInfoCallback getOpInfo = Dis->getLLVMOpInfoCallback();
 438   if (!getOpInfo)
 439     return false;
 440
 441   struct LLVMOpInfo1 SymbolicOp;
 442   SymbolicOp.Value = Value;
 443   void *DisInfo = Dis->getDisInfoBlock();
 444   if (!getOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp)) {
 445     if (isBranch) {
 446       LLVMSymbolLookupCallback SymbolLookUp =
 447                                             Dis->getLLVMSymbolLookupCallback();
 448       if (SymbolLookUp) {
 449         uint64_t ReferenceType;
 450         ReferenceType = LLVMDisassembler_ReferenceType_In_Branch;
 451         const char *ReferenceName;
 452         const char *Name = SymbolLookUp(DisInfo, Value, &ReferenceType, Address,
 453                                         &ReferenceName);
 454         if (Name) {
 455           SymbolicOp.AddSymbol.Name = Name;
 456           SymbolicOp.AddSymbol.Present = true;
 457           SymbolicOp.Value = 0;
 458         }
 459         else {
 460           SymbolicOp.Value = Value;
 461         }
 462         if(ReferenceType == LLVMDisassembler_ReferenceType_Out_SymbolStub)
 463           (*Dis->CommentStream) << "symbol stub for: " << ReferenceName;
 464       }
 465       else {
 466         return false;
 467       }
 468     }
 469     else {
 470       return false;
 471     }
 472   }
 473
 474   MCContext *Ctx = Dis->getMCContext();
 475   const MCExpr *Add = NULL;
 476   if (SymbolicOp.AddSymbol.Present) {
 477     if (SymbolicOp.AddSymbol.Name) {
 478       StringRef Name(SymbolicOp.AddSymbol.Name);
 479       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 480       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
 481     } else {
 482       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
 483     }
 484   }
 485
 486   const MCExpr *Sub = NULL;
 487   if (SymbolicOp.SubtractSymbol.Present) {
 488     if (SymbolicOp.SubtractSymbol.Name) {
 489       StringRef Name(SymbolicOp.SubtractSymbol.Name);
 490       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 491       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
 492     } else {
 493       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
 494     }
 495   }
 496
 497   const MCExpr *Off = NULL;
 498   if (SymbolicOp.Value != 0)
 499     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
 500
 501   const MCExpr *Expr;
 502   if (Sub) {
 503     const MCExpr *LHS;
 504     if (Add)
 505       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
 506     else
 507       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
 508     if (Off != 0)
 509       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
 510     else
 511       Expr = LHS;
 512   } else if (Add) {
 513     if (Off != 0)
 514       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
 515     else
 516       Expr = Add;
 517   } else {
 518     if (Off != 0)
 519       Expr = Off;
 520     else
 521       Expr = MCConstantExpr::Create(0, *Ctx);
 522   }
 523
 524   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
 525     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
 526   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
 527     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
 528   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
 529     MI.addOperand(MCOperand::CreateExpr(Expr));
 530   else
 531     assert(0 && "bad SymbolicOp.VariantKind");
 532
 533   return true;
 534 }
 535
 536 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 537 /// referenced by a load instruction with the base register that is the Pc.
 538 /// These can often be values in a literal pool near the Address of the
 539 /// instruction.  The Address of the instruction and its immediate Value are
 540 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 541 /// return the name of a symbol referenced by the the literal pool's entry if
 542 /// the referenced address is that of a symbol.  Or it will return a pointer to
 543 /// a literal 'C' string if the referenced address of the literal pool's entry
 544 /// is an address into a section with 'C' string literals.
 545 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 546                                             const void *Decoder) {
 547   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 548   LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 549   if (SymbolLookUp) {
 550     void *DisInfo = Dis->getDisInfoBlock();
 551     uint64_t ReferenceType;
 552     ReferenceType = LLVMDisassembler_ReferenceType_In_PCrel_Load;
 553     const char *ReferenceName;
 554     (void)SymbolLookUp(DisInfo, Value, &ReferenceType, Address, &ReferenceName);
 555     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_SymAddr ||
 556        ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_CstrAddr)
 557       (*Dis->CommentStream) << "literal pool for: " << ReferenceName;
 558   }
 559 }
 560
 561 // Thumb1 instructions don't have explicit S bits.  Rather, they
 562 // implicitly set CPSR.  Since it's not represented in the encoding, the
 563 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 564 // that as a post-pass.
 565 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 566   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 567   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 568   MCInst::iterator I = MI.begin();
 569   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 570     if (I == MI.end()) break;
 571     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 572       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 573       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 574       return;
 575     }
 576   }
 577
 578   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 579 }
 580
 581 // Most Thumb instructions don't have explicit predicates in the
 582 // encoding, but rather get their predicates from IT context.  We need
 583 // to fix up the predicate operands using this context information as a
 584 // post-pass.
 585 MCDisassembler::DecodeStatus
 586 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 587   MCDisassembler::DecodeStatus S = Success;
 588
 589   // A few instructions actually have predicates encoded in them.  Don't
 590   // try to overwrite it if we're seeing one of those.
 591   switch (MI.getOpcode()) {
 592     case ARM::tBcc:
 593     case ARM::t2Bcc:
 594     case ARM::tCBZ:
 595     case ARM::tCBNZ:
 596     case ARM::tCPS:
 597     case ARM::t2CPS3p:
 598     case ARM::t2CPS2p:
 599     case ARM::t2CPS1p:
 600     case ARM::tMOVSr:
 601     case ARM::tSETEND:
 602       // Some instructions (mostly conditional branches) are not
 603       // allowed in IT blocks.
 604       if (!ITBlock.empty())
 605         S = SoftFail;
 606       else
 607         return Success;
 608       break;
 609     case ARM::tB:
 610     case ARM::t2B:
 611     case ARM::t2TBB:
 612     case ARM::t2TBH:
 613       // Some instructions (mostly unconditional branches) can
 614       // only appears at the end of, or outside of, an IT.
 615       if (ITBlock.size() > 1)
 616         S = SoftFail;
 617       break;
 618     default:
 619       break;
 620   }
 621
 622   // If we're in an IT block, base the predicate on that.  Otherwise,
 623   // assume a predicate of AL.
 624   unsigned CC;
 625   if (!ITBlock.empty()) {
 626     CC = ITBlock.back();
 627     if (CC == 0xF)
 628       CC = ARMCC::AL;
 629     ITBlock.pop_back();
 630   } else
 631     CC = ARMCC::AL;
 632
 633   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 634   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 635   MCInst::iterator I = MI.begin();
 636   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 637     if (I == MI.end()) break;
 638     if (OpInfo[i].isPredicate()) {
 639       I = MI.insert(I, MCOperand::CreateImm(CC));
 640       ++I;
 641       if (CC == ARMCC::AL)
 642         MI.insert(I, MCOperand::CreateReg(0));
 643       else
 644         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 645       return S;
 646     }
 647   }
 648
 649   I = MI.insert(I, MCOperand::CreateImm(CC));
 650   ++I;
 651   if (CC == ARMCC::AL)
 652     MI.insert(I, MCOperand::CreateReg(0));
 653   else
 654     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 655
 656   return S;
 657 }
 658
 659 // Thumb VFP instructions are a special case.  Because we share their
 660 // encodings between ARM and Thumb modes, and they are predicable in ARM
 661 // mode, the auto-generated decoder will give them an (incorrect)
 662 // predicate operand.  We need to rewrite these operands based on the IT
 663 // context as a post-pass.
 664 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 665   unsigned CC;
 666   if (!ITBlock.empty()) {
 667     CC = ITBlock.back();
 668     ITBlock.pop_back();
 669   } else
 670     CC = ARMCC::AL;
 671
 672   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 673   MCInst::iterator I = MI.begin();
 674   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 675   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 676     if (OpInfo[i].isPredicate() ) {
 677       I->setImm(CC);
 678       ++I;
 679       if (CC == ARMCC::AL)
 680         I->setReg(0);
 681       else
 682         I->setReg(ARM::CPSR);
 683       return;
 684     }
 685   }
 686 }
 687
 688 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 689                                                const MemoryObject &Region,
 690                                                uint64_t Address,
 691                                                raw_ostream &os,
 692                                                raw_ostream &cs) const {
 693   CommentStream = &cs;
 694
 695   uint8_t bytes[4];
 696
 697   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 698          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 699
 700   // We want to read exactly 2 bytes of data.
 701   if (Region.readBytes(Address, 2, (uint8_t*)bytes, NULL) == -1) {
 702     Size = 0;
 703     return MCDisassembler::Fail;
 704   }
 705
 706   uint16_t insn16 = (bytes[1] << 8) | bytes[0];
 707   DecodeStatus result = decodeThumbInstruction16(MI, insn16, Address, this, STI);
 708   if (result != MCDisassembler::Fail) {
 709     Size = 2;
 710     Check(result, AddThumbPredicate(MI));
 711     return result;
 712   }
 713
 714   MI.clear();
 715   result = decodeThumbSBitInstruction16(MI, insn16, Address, this, STI);
 716   if (result) {
 717     Size = 2;
 718     bool InITBlock = !ITBlock.empty();
 719     Check(result, AddThumbPredicate(MI));
 720     AddThumb1SBit(MI, InITBlock);
 721     return result;
 722   }
 723
 724   MI.clear();
 725   result = decodeThumb2Instruction16(MI, insn16, Address, this, STI);
 726   if (result != MCDisassembler::Fail) {
 727     Size = 2;
 728
 729     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 730     // the Thumb predicate.
 731     if (MI.getOpcode() == ARM::t2IT && !ITBlock.empty())
 732       result = MCDisassembler::SoftFail;
 733
 734     Check(result, AddThumbPredicate(MI));
 735
 736     // If we find an IT instruction, we need to parse its condition
 737     // code and mask operands so that we can apply them correctly
 738     // to the subsequent instructions.
 739     if (MI.getOpcode() == ARM::t2IT) {
 740
 741       // (3 - the number of trailing zeros) is the number of then / else.
 742       unsigned firstcond = MI.getOperand(0).getImm();
 743       unsigned Mask = MI.getOperand(1).getImm();
 744       unsigned CondBit0 = Mask >> 4 & 1;
 745       unsigned NumTZ = CountTrailingZeros_32(Mask);
 746       assert(NumTZ <= 3 && "Invalid IT mask!");
 747       for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 748         bool T = ((Mask >> Pos) & 1) == CondBit0;
 749         if (T)
 750           ITBlock.insert(ITBlock.begin(), firstcond);
 751         else
 752           ITBlock.insert(ITBlock.begin(), firstcond ^ 1);
 753       }
 754
 755       ITBlock.push_back(firstcond);
 756     }
 757
 758     return result;
 759   }
 760
 761   // We want to read exactly 4 bytes of data.
 762   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 763     Size = 0;
 764     return MCDisassembler::Fail;
 765   }
 766
 767   uint32_t insn32 = (bytes[3] <<  8) |
 768                     (bytes[2] <<  0) |
 769                     (bytes[1] << 24) |
 770                     (bytes[0] << 16);
 771   MI.clear();
 772   result = decodeThumbInstruction32(MI, insn32, Address, this, STI);
 773   if (result != MCDisassembler::Fail) {
 774     Size = 4;
 775     bool InITBlock = ITBlock.size();
 776     Check(result, AddThumbPredicate(MI));
 777     AddThumb1SBit(MI, InITBlock);
 778     return result;
 779   }
 780
 781   MI.clear();
 782   result = decodeThumb2Instruction32(MI, insn32, Address, this, STI);
 783   if (result != MCDisassembler::Fail) {
 784     Size = 4;
 785     Check(result, AddThumbPredicate(MI));
 786     return result;
 787   }
 788
 789   MI.clear();
 790   result = decodeVFPInstruction32(MI, insn32, Address, this, STI);
 791   if (result != MCDisassembler::Fail) {
 792     Size = 4;
 793     UpdateThumbVFPPredicate(MI);
 794     return result;
 795   }
 796
 797   MI.clear();
 798   result = decodeNEONDupInstruction32(MI, insn32, Address, this, STI);
 799   if (result != MCDisassembler::Fail) {
 800     Size = 4;
 801     Check(result, AddThumbPredicate(MI));
 802     return result;
 803   }
 804
 805   if (fieldFromInstruction32(insn32, 24, 8) == 0xF9) {
 806     MI.clear();
 807     uint32_t NEONLdStInsn = insn32;
 808     NEONLdStInsn &= 0xF0FFFFFF;
 809     NEONLdStInsn |= 0x04000000;
 810     result = decodeNEONLoadStoreInstruction32(MI, NEONLdStInsn, Address, this, STI);
 811     if (result != MCDisassembler::Fail) {
 812       Size = 4;
 813       Check(result, AddThumbPredicate(MI));
 814       return result;
 815     }
 816   }
 817
 818   if (fieldFromInstruction32(insn32, 24, 4) == 0xF) {
 819     MI.clear();
 820     uint32_t NEONDataInsn = insn32;
 821     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 822     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 823     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 824     result = decodeNEONDataInstruction32(MI, NEONDataInsn, Address, this, STI);
 825     if (result != MCDisassembler::Fail) {
 826       Size = 4;
 827       Check(result, AddThumbPredicate(MI));
 828       return result;
 829     }
 830   }
 831
 832   Size = 0;
 833   return MCDisassembler::Fail;
 834 }
 835
 836
 837 extern "C" void LLVMInitializeARMDisassembler() {
 838   TargetRegistry::RegisterMCDisassembler(TheARMTarget,
 839                                          createARMDisassembler);
 840   TargetRegistry::RegisterMCDisassembler(TheThumbTarget,
 841                                          createThumbDisassembler);
 842 }
 843
 844 static const unsigned GPRDecoderTable[] = {
 845   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 846   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 847   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 848   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 849 };
 850
 851 static DecodeStatus DecodeGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 852                                    uint64_t Address, const void *Decoder) {
 853   if (RegNo > 15)
 854     return MCDisassembler::Fail;
 855
 856   unsigned Register = GPRDecoderTable[RegNo];
 857   Inst.addOperand(MCOperand::CreateReg(Register));
 858   return MCDisassembler::Success;
 859 }
 860
 861 static DecodeStatus
 862 DecodeGPRnopcRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 863                            uint64_t Address, const void *Decoder) {
 864   if (RegNo == 15) return MCDisassembler::Fail;
 865   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 866 }
 867
 868 static DecodeStatus DecodetGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 869                                    uint64_t Address, const void *Decoder) {
 870   if (RegNo > 7)
 871     return MCDisassembler::Fail;
 872   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 873 }
 874
 875 static DecodeStatus DecodetcGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 876                                    uint64_t Address, const void *Decoder) {
 877   unsigned Register = 0;
 878   switch (RegNo) {
 879     case 0:
 880       Register = ARM::R0;
 881       break;
 882     case 1:
 883       Register = ARM::R1;
 884       break;
 885     case 2:
 886       Register = ARM::R2;
 887       break;
 888     case 3:
 889       Register = ARM::R3;
 890       break;
 891     case 9:
 892       Register = ARM::R9;
 893       break;
 894     case 12:
 895       Register = ARM::R12;
 896       break;
 897     default:
 898       return MCDisassembler::Fail;
 899     }
 900
 901   Inst.addOperand(MCOperand::CreateReg(Register));
 902   return MCDisassembler::Success;
 903 }
 904
 905 static DecodeStatus DecoderGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 906                                    uint64_t Address, const void *Decoder) {
 907   if (RegNo == 13 || RegNo == 15) return MCDisassembler::Fail;
 908   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 909 }
 910
 911 static const unsigned SPRDecoderTable[] = {
 912      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 913      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 914      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 915     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 916     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 917     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 918     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 919     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 920 };
 921
 922 static DecodeStatus DecodeSPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 923                                    uint64_t Address, const void *Decoder) {
 924   if (RegNo > 31)
 925     return MCDisassembler::Fail;
 926
 927   unsigned Register = SPRDecoderTable[RegNo];
 928   Inst.addOperand(MCOperand::CreateReg(Register));
 929   return MCDisassembler::Success;
 930 }
 931
 932 static const unsigned DPRDecoderTable[] = {
 933      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 934      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 935      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
 936     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 937     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 938     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 939     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 940     ARM::D28, ARM::D29, ARM::D30, ARM::D31
 941 };
 942
 943 static DecodeStatus DecodeDPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 944                                    uint64_t Address, const void *Decoder) {
 945   if (RegNo > 31)
 946     return MCDisassembler::Fail;
 947
 948   unsigned Register = DPRDecoderTable[RegNo];
 949   Inst.addOperand(MCOperand::CreateReg(Register));
 950   return MCDisassembler::Success;
 951 }
 952
 953 static DecodeStatus DecodeDPR_8RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 954                                    uint64_t Address, const void *Decoder) {
 955   if (RegNo > 7)
 956     return MCDisassembler::Fail;
 957   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
 958 }
 959
 960 static DecodeStatus
 961 DecodeDPR_VFP2RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 962                             uint64_t Address, const void *Decoder) {
 963   if (RegNo > 15)
 964     return MCDisassembler::Fail;
 965   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
 966 }
 967
 968 static const unsigned QPRDecoderTable[] = {
 969      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
 970      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
 971      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
 972     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
 973 };
 974
 975
 976 static DecodeStatus DecodeQPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 977                                    uint64_t Address, const void *Decoder) {
 978   if (RegNo > 31)
 979     return MCDisassembler::Fail;
 980   RegNo >>= 1;
 981
 982   unsigned Register = QPRDecoderTable[RegNo];
 983   Inst.addOperand(MCOperand::CreateReg(Register));
 984   return MCDisassembler::Success;
 985 }
 986
 987 static DecodeStatus DecodePredicateOperand(llvm::MCInst &Inst, unsigned Val,
 988                                uint64_t Address, const void *Decoder) {
 989   if (Val == 0xF) return MCDisassembler::Fail;
 990   // AL predicate is not allowed on Thumb1 branches.
 991   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
 992     return MCDisassembler::Fail;
 993   Inst.addOperand(MCOperand::CreateImm(Val));
 994   if (Val == ARMCC::AL) {
 995     Inst.addOperand(MCOperand::CreateReg(0));
 996   } else
 997     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
 998   return MCDisassembler::Success;
 999 }
1000
1001 static DecodeStatus DecodeCCOutOperand(llvm::MCInst &Inst, unsigned Val,
1002                                uint64_t Address, const void *Decoder) {
1003   if (Val)
1004     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1005   else
1006     Inst.addOperand(MCOperand::CreateReg(0));
1007   return MCDisassembler::Success;
1008 }
1009
1010 static DecodeStatus DecodeSOImmOperand(llvm::MCInst &Inst, unsigned Val,
1011                                uint64_t Address, const void *Decoder) {
1012   uint32_t imm = Val & 0xFF;
1013   uint32_t rot = (Val & 0xF00) >> 7;
1014   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1015   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1016   return MCDisassembler::Success;
1017 }
1018
1019 static DecodeStatus DecodeSORegImmOperand(llvm::MCInst &Inst, unsigned Val,
1020                                uint64_t Address, const void *Decoder) {
1021   DecodeStatus S = MCDisassembler::Success;
1022
1023   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1024   unsigned type = fieldFromInstruction32(Val, 5, 2);
1025   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1026
1027   // Register-immediate
1028   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1029     return MCDisassembler::Fail;
1030
1031   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1032   switch (type) {
1033     case 0:
1034       Shift = ARM_AM::lsl;
1035       break;
1036     case 1:
1037       Shift = ARM_AM::lsr;
1038       break;
1039     case 2:
1040       Shift = ARM_AM::asr;
1041       break;
1042     case 3:
1043       Shift = ARM_AM::ror;
1044       break;
1045   }
1046
1047   if (Shift == ARM_AM::ror && imm == 0)
1048     Shift = ARM_AM::rrx;
1049
1050   unsigned Op = Shift | (imm << 3);
1051   Inst.addOperand(MCOperand::CreateImm(Op));
1052
1053   return S;
1054 }
1055
1056 static DecodeStatus DecodeSORegRegOperand(llvm::MCInst &Inst, unsigned Val,
1057                                uint64_t Address, const void *Decoder) {
1058   DecodeStatus S = MCDisassembler::Success;
1059
1060   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1061   unsigned type = fieldFromInstruction32(Val, 5, 2);
1062   unsigned Rs = fieldFromInstruction32(Val, 8, 4);
1063
1064   // Register-register
1065   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1066     return MCDisassembler::Fail;
1067   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1068     return MCDisassembler::Fail;
1069
1070   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1071   switch (type) {
1072     case 0:
1073       Shift = ARM_AM::lsl;
1074       break;
1075     case 1:
1076       Shift = ARM_AM::lsr;
1077       break;
1078     case 2:
1079       Shift = ARM_AM::asr;
1080       break;
1081     case 3:
1082       Shift = ARM_AM::ror;
1083       break;
1084   }
1085
1086   Inst.addOperand(MCOperand::CreateImm(Shift));
1087
1088   return S;
1089 }
1090
1091 static DecodeStatus DecodeRegListOperand(llvm::MCInst &Inst, unsigned Val,
1092                                  uint64_t Address, const void *Decoder) {
1093   DecodeStatus S = MCDisassembler::Success;
1094
1095   bool writebackLoad = false;
1096   unsigned writebackReg = 0;
1097   switch (Inst.getOpcode()) {
1098     default:
1099       break;
1100     case ARM::LDMIA_UPD:
1101     case ARM::LDMDB_UPD:
1102     case ARM::LDMIB_UPD:
1103     case ARM::LDMDA_UPD:
1104     case ARM::t2LDMIA_UPD:
1105     case ARM::t2LDMDB_UPD:
1106       writebackLoad = true;
1107       writebackReg = Inst.getOperand(0).getReg();
1108       break;
1109   }
1110
1111   // Empty register lists are not allowed.
1112   if (CountPopulation_32(Val) == 0) return MCDisassembler::Fail;
1113   for (unsigned i = 0; i < 16; ++i) {
1114     if (Val & (1 << i)) {
1115       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1116         return MCDisassembler::Fail;
1117       // Writeback not allowed if Rn is in the target list.
1118       if (writebackLoad && writebackReg == Inst.end()[-1].getReg())
1119         Check(S, MCDisassembler::SoftFail);
1120     }
1121   }
1122
1123   return S;
1124 }
1125
1126 static DecodeStatus DecodeSPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
1127                                  uint64_t Address, const void *Decoder) {
1128   DecodeStatus S = MCDisassembler::Success;
1129
1130   unsigned Vd = fieldFromInstruction32(Val, 8, 4);
1131   unsigned regs = Val & 0xFF;
1132
1133   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1134     return MCDisassembler::Fail;
1135   for (unsigned i = 0; i < (regs - 1); ++i) {
1136     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1137       return MCDisassembler::Fail;
1138   }
1139
1140   return S;
1141 }
1142
1143 static DecodeStatus DecodeDPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
1144                                  uint64_t Address, const void *Decoder) {
1145   DecodeStatus S = MCDisassembler::Success;
1146
1147   unsigned Vd = fieldFromInstruction32(Val, 8, 4);
1148   unsigned regs = (Val & 0xFF) / 2;
1149
1150   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1151       return MCDisassembler::Fail;
1152   for (unsigned i = 0; i < (regs - 1); ++i) {
1153     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1154       return MCDisassembler::Fail;
1155   }
1156
1157   return S;
1158 }
1159
1160 static DecodeStatus DecodeBitfieldMaskOperand(llvm::MCInst &Inst, unsigned Val,
1161                                       uint64_t Address, const void *Decoder) {
1162   // This operand encodes a mask of contiguous zeros between a specified MSB
1163   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1164   // the mask of all bits LSB-and-lower, and then xor them to create
1165   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1166   // create the final mask.
1167   unsigned msb = fieldFromInstruction32(Val, 5, 5);
1168   unsigned lsb = fieldFromInstruction32(Val, 0, 5);
1169
1170   DecodeStatus S = MCDisassembler::Success;
1171   if (lsb > msb) Check(S, MCDisassembler::SoftFail);
1172
1173   uint32_t msb_mask = 0xFFFFFFFF;
1174   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1175   uint32_t lsb_mask = (1U << lsb) - 1;
1176
1177   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1178   return S;
1179 }
1180
1181 static DecodeStatus DecodeCopMemInstruction(llvm::MCInst &Inst, unsigned Insn,
1182                                   uint64_t Address, const void *Decoder) {
1183   DecodeStatus S = MCDisassembler::Success;
1184
1185   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1186   unsigned CRd = fieldFromInstruction32(Insn, 12, 4);
1187   unsigned coproc = fieldFromInstruction32(Insn, 8, 4);
1188   unsigned imm = fieldFromInstruction32(Insn, 0, 8);
1189   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1190   unsigned U = fieldFromInstruction32(Insn, 23, 1);
1191
1192   switch (Inst.getOpcode()) {
1193     case ARM::LDC_OFFSET:
1194     case ARM::LDC_PRE:
1195     case ARM::LDC_POST:
1196     case ARM::LDC_OPTION:
1197     case ARM::LDCL_OFFSET:
1198     case ARM::LDCL_PRE:
1199     case ARM::LDCL_POST:
1200     case ARM::LDCL_OPTION:
1201     case ARM::STC_OFFSET:
1202     case ARM::STC_PRE:
1203     case ARM::STC_POST:
1204     case ARM::STC_OPTION:
1205     case ARM::STCL_OFFSET:
1206     case ARM::STCL_PRE:
1207     case ARM::STCL_POST:
1208     case ARM::STCL_OPTION:
1209     case ARM::t2LDC_OFFSET:
1210     case ARM::t2LDC_PRE:
1211     case ARM::t2LDC_POST:
1212     case ARM::t2LDC_OPTION:
1213     case ARM::t2LDCL_OFFSET:
1214     case ARM::t2LDCL_PRE:
1215     case ARM::t2LDCL_POST:
1216     case ARM::t2LDCL_OPTION:
1217     case ARM::t2STC_OFFSET:
1218     case ARM::t2STC_PRE:
1219     case ARM::t2STC_POST:
1220     case ARM::t2STC_OPTION:
1221     case ARM::t2STCL_OFFSET:
1222     case ARM::t2STCL_PRE:
1223     case ARM::t2STCL_POST:
1224     case ARM::t2STCL_OPTION:
1225       if (coproc == 0xA || coproc == 0xB)
1226         return MCDisassembler::Fail;
1227       break;
1228     default:
1229       break;
1230   }
1231
1232   Inst.addOperand(MCOperand::CreateImm(coproc));
1233   Inst.addOperand(MCOperand::CreateImm(CRd));
1234   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1235     return MCDisassembler::Fail;
1236
1237   switch (Inst.getOpcode()) {
1238     case ARM::t2LDC2_OFFSET:
1239     case ARM::t2LDC2L_OFFSET:
1240     case ARM::t2LDC2_PRE:
1241     case ARM::t2LDC2L_PRE:
1242     case ARM::t2STC2_OFFSET:
1243     case ARM::t2STC2L_OFFSET:
1244     case ARM::t2STC2_PRE:
1245     case ARM::t2STC2L_PRE:
1246     case ARM::LDC2_OFFSET:
1247     case ARM::LDC2L_OFFSET:
1248     case ARM::LDC2_PRE:
1249     case ARM::LDC2L_PRE:
1250     case ARM::STC2_OFFSET:
1251     case ARM::STC2L_OFFSET:
1252     case ARM::STC2_PRE:
1253     case ARM::STC2L_PRE:
1254     case ARM::t2LDC_OFFSET:
1255     case ARM::t2LDCL_OFFSET:
1256     case ARM::t2LDC_PRE:
1257     case ARM::t2LDCL_PRE:
1258     case ARM::t2STC_OFFSET:
1259     case ARM::t2STCL_OFFSET:
1260     case ARM::t2STC_PRE:
1261     case ARM::t2STCL_PRE:
1262     case ARM::LDC_OFFSET:
1263     case ARM::LDCL_OFFSET:
1264     case ARM::LDC_PRE:
1265     case ARM::LDCL_PRE:
1266     case ARM::STC_OFFSET:
1267     case ARM::STCL_OFFSET:
1268     case ARM::STC_PRE:
1269     case ARM::STCL_PRE:
1270       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1271       Inst.addOperand(MCOperand::CreateImm(imm));
1272       break;
1273     case ARM::t2LDC2_POST:
1274     case ARM::t2LDC2L_POST:
1275     case ARM::t2STC2_POST:
1276     case ARM::t2STC2L_POST:
1277     case ARM::LDC2_POST:
1278     case ARM::LDC2L_POST:
1279     case ARM::STC2_POST:
1280     case ARM::STC2L_POST:
1281     case ARM::t2LDC_POST:
1282     case ARM::t2LDCL_POST:
1283     case ARM::t2STC_POST:
1284     case ARM::t2STCL_POST:
1285     case ARM::LDC_POST:
1286     case ARM::LDCL_POST:
1287     case ARM::STC_POST:
1288     case ARM::STCL_POST:
1289       imm |= U << 8;
1290       // fall through.
1291     default:
1292       // The 'option' variant doesn't encode 'U' in the immediate since
1293       // the immediate is unsigned [0,255].
1294       Inst.addOperand(MCOperand::CreateImm(imm));
1295       break;
1296   }
1297
1298   switch (Inst.getOpcode()) {
1299     case ARM::LDC_OFFSET:
1300     case ARM::LDC_PRE:
1301     case ARM::LDC_POST:
1302     case ARM::LDC_OPTION:
1303     case ARM::LDCL_OFFSET:
1304     case ARM::LDCL_PRE:
1305     case ARM::LDCL_POST:
1306     case ARM::LDCL_OPTION:
1307     case ARM::STC_OFFSET:
1308     case ARM::STC_PRE:
1309     case ARM::STC_POST:
1310     case ARM::STC_OPTION:
1311     case ARM::STCL_OFFSET:
1312     case ARM::STCL_PRE:
1313     case ARM::STCL_POST:
1314     case ARM::STCL_OPTION:
1315       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1316         return MCDisassembler::Fail;
1317       break;
1318     default:
1319       break;
1320   }
1321
1322   return S;
1323 }
1324
1325 static DecodeStatus
1326 DecodeAddrMode2IdxInstruction(llvm::MCInst &Inst, unsigned Insn,
1327                               uint64_t Address, const void *Decoder) {
1328   DecodeStatus S = MCDisassembler::Success;
1329
1330   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1331   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1332   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1333   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
1334   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1335   unsigned reg = fieldFromInstruction32(Insn, 25, 1);
1336   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1337   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1338
1339   // On stores, the writeback operand precedes Rt.
1340   switch (Inst.getOpcode()) {
1341     case ARM::STR_POST_IMM:
1342     case ARM::STR_POST_REG:
1343     case ARM::STRB_POST_IMM:
1344     case ARM::STRB_POST_REG:
1345     case ARM::STRT_POST_REG:
1346     case ARM::STRT_POST_IMM:
1347     case ARM::STRBT_POST_REG:
1348     case ARM::STRBT_POST_IMM:
1349       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1350         return MCDisassembler::Fail;
1351       break;
1352     default:
1353       break;
1354   }
1355
1356   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1357     return MCDisassembler::Fail;
1358
1359   // On loads, the writeback operand comes after Rt.
1360   switch (Inst.getOpcode()) {
1361     case ARM::LDR_POST_IMM:
1362     case ARM::LDR_POST_REG:
1363     case ARM::LDRB_POST_IMM:
1364     case ARM::LDRB_POST_REG:
1365     case ARM::LDRBT_POST_REG:
1366     case ARM::LDRBT_POST_IMM:
1367     case ARM::LDRT_POST_REG:
1368     case ARM::LDRT_POST_IMM:
1369       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1370         return MCDisassembler::Fail;
1371       break;
1372     default:
1373       break;
1374   }
1375
1376   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1377     return MCDisassembler::Fail;
1378
1379   ARM_AM::AddrOpc Op = ARM_AM::add;
1380   if (!fieldFromInstruction32(Insn, 23, 1))
1381     Op = ARM_AM::sub;
1382
1383   bool writeback = (P == 0) || (W == 1);
1384   unsigned idx_mode = 0;
1385   if (P && writeback)
1386     idx_mode = ARMII::IndexModePre;
1387   else if (!P && writeback)
1388     idx_mode = ARMII::IndexModePost;
1389
1390   if (writeback && (Rn == 15 || Rn == Rt))
1391     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1392
1393   if (reg) {
1394     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1395       return MCDisassembler::Fail;
1396     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1397     switch( fieldFromInstruction32(Insn, 5, 2)) {
1398       case 0:
1399         Opc = ARM_AM::lsl;
1400         break;
1401       case 1:
1402         Opc = ARM_AM::lsr;
1403         break;
1404       case 2:
1405         Opc = ARM_AM::asr;
1406         break;
1407       case 3:
1408         Opc = ARM_AM::ror;
1409         break;
1410       default:
1411         return MCDisassembler::Fail;
1412     }
1413     unsigned amt = fieldFromInstruction32(Insn, 7, 5);
1414     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1415
1416     Inst.addOperand(MCOperand::CreateImm(imm));
1417   } else {
1418     Inst.addOperand(MCOperand::CreateReg(0));
1419     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1420     Inst.addOperand(MCOperand::CreateImm(tmp));
1421   }
1422
1423   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1424     return MCDisassembler::Fail;
1425
1426   return S;
1427 }
1428
1429 static DecodeStatus DecodeSORegMemOperand(llvm::MCInst &Inst, unsigned Val,
1430                                   uint64_t Address, const void *Decoder) {
1431   DecodeStatus S = MCDisassembler::Success;
1432
1433   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
1434   unsigned Rm = fieldFromInstruction32(Val,  0, 4);
1435   unsigned type = fieldFromInstruction32(Val, 5, 2);
1436   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1437   unsigned U = fieldFromInstruction32(Val, 12, 1);
1438
1439   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1440   switch (type) {
1441     case 0:
1442       ShOp = ARM_AM::lsl;
1443       break;
1444     case 1:
1445       ShOp = ARM_AM::lsr;
1446       break;
1447     case 2:
1448       ShOp = ARM_AM::asr;
1449       break;
1450     case 3:
1451       ShOp = ARM_AM::ror;
1452       break;
1453   }
1454
1455   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1456     return MCDisassembler::Fail;
1457   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1458     return MCDisassembler::Fail;
1459   unsigned shift;
1460   if (U)
1461     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1462   else
1463     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1464   Inst.addOperand(MCOperand::CreateImm(shift));
1465
1466   return S;
1467 }
1468
1469 static DecodeStatus
1470 DecodeAddrMode3Instruction(llvm::MCInst &Inst, unsigned Insn,
1471                            uint64_t Address, const void *Decoder) {
1472   DecodeStatus S = MCDisassembler::Success;
1473
1474   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1475   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1476   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1477   unsigned type = fieldFromInstruction32(Insn, 22, 1);
1478   unsigned imm = fieldFromInstruction32(Insn, 8, 4);
1479   unsigned U = ((~fieldFromInstruction32(Insn, 23, 1)) & 1) << 8;
1480   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1481   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1482   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1483
1484   bool writeback = (W == 1) | (P == 0);
1485
1486   // For {LD,ST}RD, Rt must be even, else undefined.
1487   switch (Inst.getOpcode()) {
1488     case ARM::STRD:
1489     case ARM::STRD_PRE:
1490     case ARM::STRD_POST:
1491     case ARM::LDRD:
1492     case ARM::LDRD_PRE:
1493     case ARM::LDRD_POST:
1494       if (Rt & 0x1) return MCDisassembler::Fail;
1495       break;
1496     default:
1497       break;
1498   }
1499
1500   if (writeback) { // Writeback
1501     if (P)
1502       U |= ARMII::IndexModePre << 9;
1503     else
1504       U |= ARMII::IndexModePost << 9;
1505
1506     // On stores, the writeback operand precedes Rt.
1507     switch (Inst.getOpcode()) {
1508     case ARM::STRD:
1509     case ARM::STRD_PRE:
1510     case ARM::STRD_POST:
1511     case ARM::STRH:
1512     case ARM::STRH_PRE:
1513     case ARM::STRH_POST:
1514       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1515         return MCDisassembler::Fail;
1516       break;
1517     default:
1518       break;
1519     }
1520   }
1521
1522   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1523     return MCDisassembler::Fail;
1524   switch (Inst.getOpcode()) {
1525     case ARM::STRD:
1526     case ARM::STRD_PRE:
1527     case ARM::STRD_POST:
1528     case ARM::LDRD:
1529     case ARM::LDRD_PRE:
1530     case ARM::LDRD_POST:
1531       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1532         return MCDisassembler::Fail;
1533       break;
1534     default:
1535       break;
1536   }
1537
1538   if (writeback) {
1539     // On loads, the writeback operand comes after Rt.
1540     switch (Inst.getOpcode()) {
1541     case ARM::LDRD:
1542     case ARM::LDRD_PRE:
1543     case ARM::LDRD_POST:
1544     case ARM::LDRH:
1545     case ARM::LDRH_PRE:
1546     case ARM::LDRH_POST:
1547     case ARM::LDRSH:
1548     case ARM::LDRSH_PRE:
1549     case ARM::LDRSH_POST:
1550     case ARM::LDRSB:
1551     case ARM::LDRSB_PRE:
1552     case ARM::LDRSB_POST:
1553     case ARM::LDRHTr:
1554     case ARM::LDRSBTr:
1555       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1556         return MCDisassembler::Fail;
1557       break;
1558     default:
1559       break;
1560     }
1561   }
1562
1563   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1564     return MCDisassembler::Fail;
1565
1566   if (type) {
1567     Inst.addOperand(MCOperand::CreateReg(0));
1568     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1569   } else {
1570     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1571     return MCDisassembler::Fail;
1572     Inst.addOperand(MCOperand::CreateImm(U));
1573   }
1574
1575   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1576     return MCDisassembler::Fail;
1577
1578   return S;
1579 }
1580
1581 static DecodeStatus DecodeRFEInstruction(llvm::MCInst &Inst, unsigned Insn,
1582                                  uint64_t Address, const void *Decoder) {
1583   DecodeStatus S = MCDisassembler::Success;
1584
1585   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1586   unsigned mode = fieldFromInstruction32(Insn, 23, 2);
1587
1588   switch (mode) {
1589     case 0:
1590       mode = ARM_AM::da;
1591       break;
1592     case 1:
1593       mode = ARM_AM::ia;
1594       break;
1595     case 2:
1596       mode = ARM_AM::db;
1597       break;
1598     case 3:
1599       mode = ARM_AM::ib;
1600       break;
1601   }
1602
1603   Inst.addOperand(MCOperand::CreateImm(mode));
1604   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1605     return MCDisassembler::Fail;
1606
1607   return S;
1608 }
1609
1610 static DecodeStatus DecodeMemMultipleWritebackInstruction(llvm::MCInst &Inst,
1611                                   unsigned Insn,
1612                                   uint64_t Address, const void *Decoder) {
1613   DecodeStatus S = MCDisassembler::Success;
1614
1615   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1616   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1617   unsigned reglist = fieldFromInstruction32(Insn, 0, 16);
1618
1619   if (pred == 0xF) {
1620     switch (Inst.getOpcode()) {
1621       case ARM::LDMDA:
1622         Inst.setOpcode(ARM::RFEDA);
1623         break;
1624       case ARM::LDMDA_UPD:
1625         Inst.setOpcode(ARM::RFEDA_UPD);
1626         break;
1627       case ARM::LDMDB:
1628         Inst.setOpcode(ARM::RFEDB);
1629         break;
1630       case ARM::LDMDB_UPD:
1631         Inst.setOpcode(ARM::RFEDB_UPD);
1632         break;
1633       case ARM::LDMIA:
1634         Inst.setOpcode(ARM::RFEIA);
1635         break;
1636       case ARM::LDMIA_UPD:
1637         Inst.setOpcode(ARM::RFEIA_UPD);
1638         break;
1639       case ARM::LDMIB:
1640         Inst.setOpcode(ARM::RFEIB);
1641         break;
1642       case ARM::LDMIB_UPD:
1643         Inst.setOpcode(ARM::RFEIB_UPD);
1644         break;
1645       case ARM::STMDA:
1646         Inst.setOpcode(ARM::SRSDA);
1647         break;
1648       case ARM::STMDA_UPD:
1649         Inst.setOpcode(ARM::SRSDA_UPD);
1650         break;
1651       case ARM::STMDB:
1652         Inst.setOpcode(ARM::SRSDB);
1653         break;
1654       case ARM::STMDB_UPD:
1655         Inst.setOpcode(ARM::SRSDB_UPD);
1656         break;
1657       case ARM::STMIA:
1658         Inst.setOpcode(ARM::SRSIA);
1659         break;
1660       case ARM::STMIA_UPD:
1661         Inst.setOpcode(ARM::SRSIA_UPD);
1662         break;
1663       case ARM::STMIB:
1664         Inst.setOpcode(ARM::SRSIB);
1665         break;
1666       case ARM::STMIB_UPD:
1667         Inst.setOpcode(ARM::SRSIB_UPD);
1668         break;
1669       default:
1670         if (!Check(S, MCDisassembler::Fail)) return MCDisassembler::Fail;
1671     }
1672
1673     // For stores (which become SRS's, the only operand is the mode.
1674     if (fieldFromInstruction32(Insn, 20, 1) == 0) {
1675       Inst.addOperand(
1676           MCOperand::CreateImm(fieldFromInstruction32(Insn, 0, 4)));
1677       return S;
1678     }
1679
1680     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1681   }
1682
1683   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1684     return MCDisassembler::Fail;
1685   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1686     return MCDisassembler::Fail; // Tied
1687   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1688     return MCDisassembler::Fail;
1689   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1690     return MCDisassembler::Fail;
1691
1692   return S;
1693 }
1694
1695 static DecodeStatus DecodeCPSInstruction(llvm::MCInst &Inst, unsigned Insn,
1696                                  uint64_t Address, const void *Decoder) {
1697   unsigned imod = fieldFromInstruction32(Insn, 18, 2);
1698   unsigned M = fieldFromInstruction32(Insn, 17, 1);
1699   unsigned iflags = fieldFromInstruction32(Insn, 6, 3);
1700   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1701
1702   DecodeStatus S = MCDisassembler::Success;
1703
1704   // imod == '01' --> UNPREDICTABLE
1705   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1706   // return failure here.  The '01' imod value is unprintable, so there's
1707   // nothing useful we could do even if we returned UNPREDICTABLE.
1708
1709   if (imod == 1) return MCDisassembler::Fail;
1710
1711   if (imod && M) {
1712     Inst.setOpcode(ARM::CPS3p);
1713     Inst.addOperand(MCOperand::CreateImm(imod));
1714     Inst.addOperand(MCOperand::CreateImm(iflags));
1715     Inst.addOperand(MCOperand::CreateImm(mode));
1716   } else if (imod && !M) {
1717     Inst.setOpcode(ARM::CPS2p);
1718     Inst.addOperand(MCOperand::CreateImm(imod));
1719     Inst.addOperand(MCOperand::CreateImm(iflags));
1720     if (mode) S = MCDisassembler::SoftFail;
1721   } else if (!imod && M) {
1722     Inst.setOpcode(ARM::CPS1p);
1723     Inst.addOperand(MCOperand::CreateImm(mode));
1724     if (iflags) S = MCDisassembler::SoftFail;
1725   } else {
1726     // imod == '00' && M == '0' --> UNPREDICTABLE
1727     Inst.setOpcode(ARM::CPS1p);
1728     Inst.addOperand(MCOperand::CreateImm(mode));
1729     S = MCDisassembler::SoftFail;
1730   }
1731
1732   return S;
1733 }
1734
1735 static DecodeStatus DecodeT2CPSInstruction(llvm::MCInst &Inst, unsigned Insn,
1736                                  uint64_t Address, const void *Decoder) {
1737   unsigned imod = fieldFromInstruction32(Insn, 9, 2);
1738   unsigned M = fieldFromInstruction32(Insn, 8, 1);
1739   unsigned iflags = fieldFromInstruction32(Insn, 5, 3);
1740   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1741
1742   DecodeStatus S = MCDisassembler::Success;
1743
1744   // imod == '01' --> UNPREDICTABLE
1745   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1746   // return failure here.  The '01' imod value is unprintable, so there's
1747   // nothing useful we could do even if we returned UNPREDICTABLE.
1748
1749   if (imod == 1) return MCDisassembler::Fail;
1750
1751   if (imod && M) {
1752     Inst.setOpcode(ARM::t2CPS3p);
1753     Inst.addOperand(MCOperand::CreateImm(imod));
1754     Inst.addOperand(MCOperand::CreateImm(iflags));
1755     Inst.addOperand(MCOperand::CreateImm(mode));
1756   } else if (imod && !M) {
1757     Inst.setOpcode(ARM::t2CPS2p);
1758     Inst.addOperand(MCOperand::CreateImm(imod));
1759     Inst.addOperand(MCOperand::CreateImm(iflags));
1760     if (mode) S = MCDisassembler::SoftFail;
1761   } else if (!imod && M) {
1762     Inst.setOpcode(ARM::t2CPS1p);
1763     Inst.addOperand(MCOperand::CreateImm(mode));
1764     if (iflags) S = MCDisassembler::SoftFail;
1765   } else {
1766     // imod == '00' && M == '0' --> UNPREDICTABLE
1767     Inst.setOpcode(ARM::t2CPS1p);
1768     Inst.addOperand(MCOperand::CreateImm(mode));
1769     S = MCDisassembler::SoftFail;
1770   }
1771
1772   return S;
1773 }
1774
1775 static DecodeStatus DecodeT2MOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
1776                                  uint64_t Address, const void *Decoder) {
1777   DecodeStatus S = MCDisassembler::Success;
1778
1779   unsigned Rd = fieldFromInstruction32(Insn, 8, 4);
1780   unsigned imm = 0;
1781
1782   imm |= (fieldFromInstruction32(Insn, 0, 8) << 0);
1783   imm |= (fieldFromInstruction32(Insn, 12, 3) << 8);
1784   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1785   imm |= (fieldFromInstruction32(Insn, 26, 1) << 11);
1786
1787   if (Inst.getOpcode() == ARM::t2MOVTi16)
1788     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1789       return MCDisassembler::Fail;
1790   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1791     return MCDisassembler::Fail;
1792
1793   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1794     Inst.addOperand(MCOperand::CreateImm(imm));
1795
1796   return S;
1797 }
1798
1799 static DecodeStatus DecodeArmMOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
1800                                  uint64_t Address, const void *Decoder) {
1801   DecodeStatus S = MCDisassembler::Success;
1802
1803   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
1804   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1805   unsigned imm = 0;
1806
1807   imm |= (fieldFromInstruction32(Insn, 0, 12) << 0);
1808   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1809
1810   if (Inst.getOpcode() == ARM::MOVTi16)
1811     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1812       return MCDisassembler::Fail;
1813   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1814     return MCDisassembler::Fail;
1815
1816   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1817     Inst.addOperand(MCOperand::CreateImm(imm));
1818
1819   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1820     return MCDisassembler::Fail;
1821
1822   return S;
1823 }
1824
1825 static DecodeStatus DecodeSMLAInstruction(llvm::MCInst &Inst, unsigned Insn,
1826                                  uint64_t Address, const void *Decoder) {
1827   DecodeStatus S = MCDisassembler::Success;
1828
1829   unsigned Rd = fieldFromInstruction32(Insn, 16, 4);
1830   unsigned Rn = fieldFromInstruction32(Insn, 0, 4);
1831   unsigned Rm = fieldFromInstruction32(Insn, 8, 4);
1832   unsigned Ra = fieldFromInstruction32(Insn, 12, 4);
1833   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1834
1835   if (pred == 0xF)
1836     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
1837
1838   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
1839     return MCDisassembler::Fail;
1840   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
1841     return MCDisassembler::Fail;
1842   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1843     return MCDisassembler::Fail;
1844   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
1845     return MCDisassembler::Fail;
1846
1847   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1848     return MCDisassembler::Fail;
1849
1850   return S;
1851 }
1852
1853 static DecodeStatus DecodeAddrModeImm12Operand(llvm::MCInst &Inst, unsigned Val,
1854                            uint64_t Address, const void *Decoder) {
1855   DecodeStatus S = MCDisassembler::Success;
1856
1857   unsigned add = fieldFromInstruction32(Val, 12, 1);
1858   unsigned imm = fieldFromInstruction32(Val, 0, 12);
1859   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
1860
1861   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1862     return MCDisassembler::Fail;
1863
1864   if (!add) imm *= -1;
1865   if (imm == 0 && !add) imm = INT32_MIN;
1866   Inst.addOperand(MCOperand::CreateImm(imm));
1867   if (Rn == 15)
1868     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
1869
1870   return S;
1871 }
1872
1873 static DecodeStatus DecodeAddrMode5Operand(llvm::MCInst &Inst, unsigned Val,
1874                                    uint64_t Address, const void *Decoder) {
1875   DecodeStatus S = MCDisassembler::Success;
1876
1877   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
1878   unsigned U = fieldFromInstruction32(Val, 8, 1);
1879   unsigned imm = fieldFromInstruction32(Val, 0, 8);
1880
1881   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1882     return MCDisassembler::Fail;
1883
1884   if (U)
1885     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
1886   else
1887     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
1888
1889   return S;
1890 }
1891
1892 static DecodeStatus DecodeAddrMode7Operand(llvm::MCInst &Inst, unsigned Val,
1893                                    uint64_t Address, const void *Decoder) {
1894   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
1895 }
1896
1897 static DecodeStatus
1898 DecodeBranchImmInstruction(llvm::MCInst &Inst, unsigned Insn,
1899                            uint64_t Address, const void *Decoder) {
1900   DecodeStatus S = MCDisassembler::Success;
1901
1902   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1903   unsigned imm = fieldFromInstruction32(Insn, 0, 24) << 2;
1904
1905   if (pred == 0xF) {
1906     Inst.setOpcode(ARM::BLXi);
1907     imm |= fieldFromInstruction32(Insn, 24, 1) << 1;
1908     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
1909     return S;
1910   }
1911
1912   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8, true,
1913                                 4, Inst, Decoder))
1914     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
1915   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1916     return MCDisassembler::Fail;
1917
1918   return S;
1919 }
1920
1921
1922 static DecodeStatus DecodeVCVTImmOperand(llvm::MCInst &Inst, unsigned Val,
1923                                  uint64_t Address, const void *Decoder) {
1924   Inst.addOperand(MCOperand::CreateImm(64 - Val));
1925   return MCDisassembler::Success;
1926 }
1927
1928 static DecodeStatus DecodeAddrMode6Operand(llvm::MCInst &Inst, unsigned Val,
1929                                    uint64_t Address, const void *Decoder) {
1930   DecodeStatus S = MCDisassembler::Success;
1931
1932   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1933   unsigned align = fieldFromInstruction32(Val, 4, 2);
1934
1935   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1936     return MCDisassembler::Fail;
1937   if (!align)
1938     Inst.addOperand(MCOperand::CreateImm(0));
1939   else
1940     Inst.addOperand(MCOperand::CreateImm(4 << align));
1941
1942   return S;
1943 }
1944
1945 static DecodeStatus DecodeVLDInstruction(llvm::MCInst &Inst, unsigned Insn,
1946                                    uint64_t Address, const void *Decoder) {
1947   DecodeStatus S = MCDisassembler::Success;
1948
1949   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
1950   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
1951   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
1952   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1953   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
1954   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1955
1956   // First output register
1957   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
1958     return MCDisassembler::Fail;
1959
1960   // Second output register
1961   switch (Inst.getOpcode()) {
1962     case ARM::VLD2q8:
1963     case ARM::VLD2q16:
1964     case ARM::VLD2q32:
1965     case ARM::VLD2q8_UPD:
1966     case ARM::VLD2q16_UPD:
1967     case ARM::VLD2q32_UPD:
1968     case ARM::VLD3d8:
1969     case ARM::VLD3d16:
1970     case ARM::VLD3d32:
1971     case ARM::VLD3d8_UPD:
1972     case ARM::VLD3d16_UPD:
1973     case ARM::VLD3d32_UPD:
1974     case ARM::VLD4d8:
1975     case ARM::VLD4d16:
1976     case ARM::VLD4d32:
1977     case ARM::VLD4d8_UPD:
1978     case ARM::VLD4d16_UPD:
1979     case ARM::VLD4d32_UPD:
1980       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
1981         return MCDisassembler::Fail;
1982       break;
1983     case ARM::VLD2b8:
1984     case ARM::VLD2b16:
1985     case ARM::VLD2b32:
1986     case ARM::VLD2b8_UPD:
1987     case ARM::VLD2b16_UPD:
1988     case ARM::VLD2b32_UPD:
1989     case ARM::VLD3q8:
1990     case ARM::VLD3q16:
1991     case ARM::VLD3q32:
1992     case ARM::VLD3q8_UPD:
1993     case ARM::VLD3q16_UPD:
1994     case ARM::VLD3q32_UPD:
1995     case ARM::VLD4q8:
1996     case ARM::VLD4q16:
1997     case ARM::VLD4q32:
1998     case ARM::VLD4q8_UPD:
1999     case ARM::VLD4q16_UPD:
2000     case ARM::VLD4q32_UPD:
2001       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2002         return MCDisassembler::Fail;
2003     default:
2004       break;
2005   }
2006
2007   // Third output register
2008   switch(Inst.getOpcode()) {
2009     case ARM::VLD2q8:
2010     case ARM::VLD2q16:
2011     case ARM::VLD2q32:
2012     case ARM::VLD2q8_UPD:
2013     case ARM::VLD2q16_UPD:
2014     case ARM::VLD2q32_UPD:
2015     case ARM::VLD3d8:
2016     case ARM::VLD3d16:
2017     case ARM::VLD3d32:
2018     case ARM::VLD3d8_UPD:
2019     case ARM::VLD3d16_UPD:
2020     case ARM::VLD3d32_UPD:
2021     case ARM::VLD4d8:
2022     case ARM::VLD4d16:
2023     case ARM::VLD4d32:
2024     case ARM::VLD4d8_UPD:
2025     case ARM::VLD4d16_UPD:
2026     case ARM::VLD4d32_UPD:
2027       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2028         return MCDisassembler::Fail;
2029       break;
2030     case ARM::VLD3q8:
2031     case ARM::VLD3q16:
2032     case ARM::VLD3q32:
2033     case ARM::VLD3q8_UPD:
2034     case ARM::VLD3q16_UPD:
2035     case ARM::VLD3q32_UPD:
2036     case ARM::VLD4q8:
2037     case ARM::VLD4q16:
2038     case ARM::VLD4q32:
2039     case ARM::VLD4q8_UPD:
2040     case ARM::VLD4q16_UPD:
2041     case ARM::VLD4q32_UPD:
2042       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2043         return MCDisassembler::Fail;
2044       break;
2045     default:
2046       break;
2047   }
2048
2049   // Fourth output register
2050   switch (Inst.getOpcode()) {
2051     case ARM::VLD2q8:
2052     case ARM::VLD2q16:
2053     case ARM::VLD2q32:
2054     case ARM::VLD2q8_UPD:
2055     case ARM::VLD2q16_UPD:
2056     case ARM::VLD2q32_UPD:
2057     case ARM::VLD4d8:
2058     case ARM::VLD4d16:
2059     case ARM::VLD4d32:
2060     case ARM::VLD4d8_UPD:
2061     case ARM::VLD4d16_UPD:
2062     case ARM::VLD4d32_UPD:
2063       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2064         return MCDisassembler::Fail;
2065       break;
2066     case ARM::VLD4q8:
2067     case ARM::VLD4q16:
2068     case ARM::VLD4q32:
2069     case ARM::VLD4q8_UPD:
2070     case ARM::VLD4q16_UPD:
2071     case ARM::VLD4q32_UPD:
2072       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2073         return MCDisassembler::Fail;
2074       break;
2075     default:
2076       break;
2077   }
2078
2079   // Writeback operand
2080   switch (Inst.getOpcode()) {
2081     case ARM::VLD1d8_UPD:
2082     case ARM::VLD1d16_UPD:
2083     case ARM::VLD1d32_UPD:
2084     case ARM::VLD1d64_UPD:
2085     case ARM::VLD1q8_UPD:
2086     case ARM::VLD1q16_UPD:
2087     case ARM::VLD1q32_UPD:
2088     case ARM::VLD1q64_UPD:
2089     case ARM::VLD1d8T_UPD:
2090     case ARM::VLD1d16T_UPD:
2091     case ARM::VLD1d32T_UPD:
2092     case ARM::VLD1d64T_UPD:
2093     case ARM::VLD1d8Q_UPD:
2094     case ARM::VLD1d16Q_UPD:
2095     case ARM::VLD1d32Q_UPD:
2096     case ARM::VLD1d64Q_UPD:
2097     case ARM::VLD2d8_UPD:
2098     case ARM::VLD2d16_UPD:
2099     case ARM::VLD2d32_UPD:
2100     case ARM::VLD2q8_UPD:
2101     case ARM::VLD2q16_UPD:
2102     case ARM::VLD2q32_UPD:
2103     case ARM::VLD2b8_UPD:
2104     case ARM::VLD2b16_UPD:
2105     case ARM::VLD2b32_UPD:
2106     case ARM::VLD3d8_UPD:
2107     case ARM::VLD3d16_UPD:
2108     case ARM::VLD3d32_UPD:
2109     case ARM::VLD3q8_UPD:
2110     case ARM::VLD3q16_UPD:
2111     case ARM::VLD3q32_UPD:
2112     case ARM::VLD4d8_UPD:
2113     case ARM::VLD4d16_UPD:
2114     case ARM::VLD4d32_UPD:
2115     case ARM::VLD4q8_UPD:
2116     case ARM::VLD4q16_UPD:
2117     case ARM::VLD4q32_UPD:
2118       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2119         return MCDisassembler::Fail;
2120       break;
2121     default:
2122       break;
2123   }
2124
2125   // AddrMode6 Base (register+alignment)
2126   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2127     return MCDisassembler::Fail;
2128
2129   // AddrMode6 Offset (register)
2130   if (Rm == 0xD)
2131     Inst.addOperand(MCOperand::CreateReg(0));
2132   else if (Rm != 0xF) {
2133     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2134       return MCDisassembler::Fail;
2135   }
2136
2137   return S;
2138 }
2139
2140 static DecodeStatus DecodeVSTInstruction(llvm::MCInst &Inst, unsigned Insn,
2141                                  uint64_t Address, const void *Decoder) {
2142   DecodeStatus S = MCDisassembler::Success;
2143
2144   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2145   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2146   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
2147   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2148   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
2149   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2150
2151   // Writeback Operand
2152   switch (Inst.getOpcode()) {
2153     case ARM::VST1d8_UPD:
2154     case ARM::VST1d16_UPD:
2155     case ARM::VST1d32_UPD:
2156     case ARM::VST1d64_UPD:
2157     case ARM::VST1q8_UPD:
2158     case ARM::VST1q16_UPD:
2159     case ARM::VST1q32_UPD:
2160     case ARM::VST1q64_UPD:
2161     case ARM::VST1d8T_UPD:
2162     case ARM::VST1d16T_UPD:
2163     case ARM::VST1d32T_UPD:
2164     case ARM::VST1d64T_UPD:
2165     case ARM::VST1d8Q_UPD:
2166     case ARM::VST1d16Q_UPD:
2167     case ARM::VST1d32Q_UPD:
2168     case ARM::VST1d64Q_UPD:
2169     case ARM::VST2d8_UPD:
2170     case ARM::VST2d16_UPD:
2171     case ARM::VST2d32_UPD:
2172     case ARM::VST2q8_UPD:
2173     case ARM::VST2q16_UPD:
2174     case ARM::VST2q32_UPD:
2175     case ARM::VST2b8_UPD:
2176     case ARM::VST2b16_UPD:
2177     case ARM::VST2b32_UPD:
2178     case ARM::VST3d8_UPD:
2179     case ARM::VST3d16_UPD:
2180     case ARM::VST3d32_UPD:
2181     case ARM::VST3q8_UPD:
2182     case ARM::VST3q16_UPD:
2183     case ARM::VST3q32_UPD:
2184     case ARM::VST4d8_UPD:
2185     case ARM::VST4d16_UPD:
2186     case ARM::VST4d32_UPD:
2187     case ARM::VST4q8_UPD:
2188     case ARM::VST4q16_UPD:
2189     case ARM::VST4q32_UPD:
2190       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2191         return MCDisassembler::Fail;
2192       break;
2193     default:
2194       break;
2195   }
2196
2197   // AddrMode6 Base (register+alignment)
2198   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2199     return MCDisassembler::Fail;
2200
2201   // AddrMode6 Offset (register)
2202   if (Rm == 0xD)
2203     Inst.addOperand(MCOperand::CreateReg(0));
2204   else if (Rm != 0xF) {
2205     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2206     return MCDisassembler::Fail;
2207   }
2208
2209   // First input register
2210   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2211     return MCDisassembler::Fail;
2212
2213   // Second input register
2214   switch (Inst.getOpcode()) {
2215     case ARM::VST1q8:
2216     case ARM::VST1q16:
2217     case ARM::VST1q32:
2218     case ARM::VST1q64:
2219     case ARM::VST1q8_UPD:
2220     case ARM::VST1q16_UPD:
2221     case ARM::VST1q32_UPD:
2222     case ARM::VST1q64_UPD:
2223     case ARM::VST1d8T:
2224     case ARM::VST1d16T:
2225     case ARM::VST1d32T:
2226     case ARM::VST1d64T:
2227     case ARM::VST1d8T_UPD:
2228     case ARM::VST1d16T_UPD:
2229     case ARM::VST1d32T_UPD:
2230     case ARM::VST1d64T_UPD:
2231     case ARM::VST1d8Q:
2232     case ARM::VST1d16Q:
2233     case ARM::VST1d32Q:
2234     case ARM::VST1d64Q:
2235     case ARM::VST1d8Q_UPD:
2236     case ARM::VST1d16Q_UPD:
2237     case ARM::VST1d32Q_UPD:
2238     case ARM::VST1d64Q_UPD:
2239     case ARM::VST2d8:
2240     case ARM::VST2d16:
2241     case ARM::VST2d32:
2242     case ARM::VST2d8_UPD:
2243     case ARM::VST2d16_UPD:
2244     case ARM::VST2d32_UPD:
2245     case ARM::VST2q8:
2246     case ARM::VST2q16:
2247     case ARM::VST2q32:
2248     case ARM::VST2q8_UPD:
2249     case ARM::VST2q16_UPD:
2250     case ARM::VST2q32_UPD:
2251     case ARM::VST3d8:
2252     case ARM::VST3d16:
2253     case ARM::VST3d32:
2254     case ARM::VST3d8_UPD:
2255     case ARM::VST3d16_UPD:
2256     case ARM::VST3d32_UPD:
2257     case ARM::VST4d8:
2258     case ARM::VST4d16:
2259     case ARM::VST4d32:
2260     case ARM::VST4d8_UPD:
2261     case ARM::VST4d16_UPD:
2262     case ARM::VST4d32_UPD:
2263       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2264         return MCDisassembler::Fail;
2265       break;
2266     case ARM::VST2b8:
2267     case ARM::VST2b16:
2268     case ARM::VST2b32:
2269     case ARM::VST2b8_UPD:
2270     case ARM::VST2b16_UPD:
2271     case ARM::VST2b32_UPD:
2272     case ARM::VST3q8:
2273     case ARM::VST3q16:
2274     case ARM::VST3q32:
2275     case ARM::VST3q8_UPD:
2276     case ARM::VST3q16_UPD:
2277     case ARM::VST3q32_UPD:
2278     case ARM::VST4q8:
2279     case ARM::VST4q16:
2280     case ARM::VST4q32:
2281     case ARM::VST4q8_UPD:
2282     case ARM::VST4q16_UPD:
2283     case ARM::VST4q32_UPD:
2284       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2285         return MCDisassembler::Fail;
2286       break;
2287     default:
2288       break;
2289   }
2290
2291   // Third input register
2292   switch (Inst.getOpcode()) {
2293     case ARM::VST1d8T:
2294     case ARM::VST1d16T:
2295     case ARM::VST1d32T:
2296     case ARM::VST1d64T:
2297     case ARM::VST1d8T_UPD:
2298     case ARM::VST1d16T_UPD:
2299     case ARM::VST1d32T_UPD:
2300     case ARM::VST1d64T_UPD:
2301     case ARM::VST1d8Q:
2302     case ARM::VST1d16Q:
2303     case ARM::VST1d32Q:
2304     case ARM::VST1d64Q:
2305     case ARM::VST1d8Q_UPD:
2306     case ARM::VST1d16Q_UPD:
2307     case ARM::VST1d32Q_UPD:
2308     case ARM::VST1d64Q_UPD:
2309     case ARM::VST2q8:
2310     case ARM::VST2q16:
2311     case ARM::VST2q32:
2312     case ARM::VST2q8_UPD:
2313     case ARM::VST2q16_UPD:
2314     case ARM::VST2q32_UPD:
2315     case ARM::VST3d8:
2316     case ARM::VST3d16:
2317     case ARM::VST3d32:
2318     case ARM::VST3d8_UPD:
2319     case ARM::VST3d16_UPD:
2320     case ARM::VST3d32_UPD:
2321     case ARM::VST4d8:
2322     case ARM::VST4d16:
2323     case ARM::VST4d32:
2324     case ARM::VST4d8_UPD:
2325     case ARM::VST4d16_UPD:
2326     case ARM::VST4d32_UPD:
2327       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2328         return MCDisassembler::Fail;
2329       break;
2330     case ARM::VST3q8:
2331     case ARM::VST3q16:
2332     case ARM::VST3q32:
2333     case ARM::VST3q8_UPD:
2334     case ARM::VST3q16_UPD:
2335     case ARM::VST3q32_UPD:
2336     case ARM::VST4q8:
2337     case ARM::VST4q16:
2338     case ARM::VST4q32:
2339     case ARM::VST4q8_UPD:
2340     case ARM::VST4q16_UPD:
2341     case ARM::VST4q32_UPD:
2342       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2343         return MCDisassembler::Fail;
2344       break;
2345     default:
2346       break;
2347   }
2348
2349   // Fourth input register
2350   switch (Inst.getOpcode()) {
2351     case ARM::VST1d8Q:
2352     case ARM::VST1d16Q:
2353     case ARM::VST1d32Q:
2354     case ARM::VST1d64Q:
2355     case ARM::VST1d8Q_UPD:
2356     case ARM::VST1d16Q_UPD:
2357     case ARM::VST1d32Q_UPD:
2358     case ARM::VST1d64Q_UPD:
2359     case ARM::VST2q8:
2360     case ARM::VST2q16:
2361     case ARM::VST2q32:
2362     case ARM::VST2q8_UPD:
2363     case ARM::VST2q16_UPD:
2364     case ARM::VST2q32_UPD:
2365     case ARM::VST4d8:
2366     case ARM::VST4d16:
2367     case ARM::VST4d32:
2368     case ARM::VST4d8_UPD:
2369     case ARM::VST4d16_UPD:
2370     case ARM::VST4d32_UPD:
2371       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2372         return MCDisassembler::Fail;
2373       break;
2374     case ARM::VST4q8:
2375     case ARM::VST4q16:
2376     case ARM::VST4q32:
2377     case ARM::VST4q8_UPD:
2378     case ARM::VST4q16_UPD:
2379     case ARM::VST4q32_UPD:
2380       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2381         return MCDisassembler::Fail;
2382       break;
2383     default:
2384       break;
2385   }
2386
2387   return S;
2388 }
2389
2390 static DecodeStatus DecodeVLD1DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2391                                     uint64_t Address, const void *Decoder) {
2392   DecodeStatus S = MCDisassembler::Success;
2393
2394   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2395   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2396   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2397   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2398   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2399   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2400   unsigned regs = fieldFromInstruction32(Insn, 5, 1) + 1;
2401
2402   align *= (1 << size);
2403
2404   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2405     return MCDisassembler::Fail;
2406   if (regs == 2) {
2407     if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2408       return MCDisassembler::Fail;
2409   }
2410   if (Rm != 0xF) {
2411     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2412       return MCDisassembler::Fail;
2413   }
2414
2415   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2416     return MCDisassembler::Fail;
2417   Inst.addOperand(MCOperand::CreateImm(align));
2418
2419   if (Rm == 0xD)
2420     Inst.addOperand(MCOperand::CreateReg(0));
2421   else if (Rm != 0xF) {
2422     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2423       return MCDisassembler::Fail;
2424   }
2425
2426   return S;
2427 }
2428
2429 static DecodeStatus DecodeVLD2DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2430                                     uint64_t Address, const void *Decoder) {
2431   DecodeStatus S = MCDisassembler::Success;
2432
2433   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2434   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2435   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2436   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2437   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2438   unsigned size = 1 << fieldFromInstruction32(Insn, 6, 2);
2439   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2440   align *= 2*size;
2441
2442   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2443     return MCDisassembler::Fail;
2444   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2445     return MCDisassembler::Fail;
2446   if (Rm != 0xF) {
2447     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2448       return MCDisassembler::Fail;
2449   }
2450
2451   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2452     return MCDisassembler::Fail;
2453   Inst.addOperand(MCOperand::CreateImm(align));
2454
2455   if (Rm == 0xD)
2456     Inst.addOperand(MCOperand::CreateReg(0));
2457   else if (Rm != 0xF) {
2458     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2459       return MCDisassembler::Fail;
2460   }
2461
2462   return S;
2463 }
2464
2465 static DecodeStatus DecodeVLD3DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2466                                     uint64_t Address, const void *Decoder) {
2467   DecodeStatus S = MCDisassembler::Success;
2468
2469   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2470   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2471   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2472   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2473   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2474
2475   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2476     return MCDisassembler::Fail;
2477   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2478     return MCDisassembler::Fail;
2479   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2480     return MCDisassembler::Fail;
2481   if (Rm != 0xF) {
2482     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2483       return MCDisassembler::Fail;
2484   }
2485
2486   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2487     return MCDisassembler::Fail;
2488   Inst.addOperand(MCOperand::CreateImm(0));
2489
2490   if (Rm == 0xD)
2491     Inst.addOperand(MCOperand::CreateReg(0));
2492   else if (Rm != 0xF) {
2493     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2494       return MCDisassembler::Fail;
2495   }
2496
2497   return S;
2498 }
2499
2500 static DecodeStatus DecodeVLD4DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2501                                     uint64_t Address, const void *Decoder) {
2502   DecodeStatus S = MCDisassembler::Success;
2503
2504   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2505   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2506   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2507   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2508   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2509   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2510   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2511
2512   if (size == 0x3) {
2513     size = 4;
2514     align = 16;
2515   } else {
2516     if (size == 2) {
2517       size = 1 << size;
2518       align *= 8;
2519     } else {
2520       size = 1 << size;
2521       align *= 4*size;
2522     }
2523   }
2524
2525   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2526     return MCDisassembler::Fail;
2527   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2528     return MCDisassembler::Fail;
2529   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2530     return MCDisassembler::Fail;
2531   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2532     return MCDisassembler::Fail;
2533   if (Rm != 0xF) {
2534     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2535       return MCDisassembler::Fail;
2536   }
2537
2538   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2539     return MCDisassembler::Fail;
2540   Inst.addOperand(MCOperand::CreateImm(align));
2541
2542   if (Rm == 0xD)
2543     Inst.addOperand(MCOperand::CreateReg(0));
2544   else if (Rm != 0xF) {
2545     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2546       return MCDisassembler::Fail;
2547   }
2548
2549   return S;
2550 }
2551
2552 static DecodeStatus
2553 DecodeNEONModImmInstruction(llvm::MCInst &Inst, unsigned Insn,
2554                             uint64_t Address, const void *Decoder) {
2555   DecodeStatus S = MCDisassembler::Success;
2556
2557   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2558   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2559   unsigned imm = fieldFromInstruction32(Insn, 0, 4);
2560   imm |= fieldFromInstruction32(Insn, 16, 3) << 4;
2561   imm |= fieldFromInstruction32(Insn, 24, 1) << 7;
2562   imm |= fieldFromInstruction32(Insn, 8, 4) << 8;
2563   imm |= fieldFromInstruction32(Insn, 5, 1) << 12;
2564   unsigned Q = fieldFromInstruction32(Insn, 6, 1);
2565
2566   if (Q) {
2567     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2568     return MCDisassembler::Fail;
2569   } else {
2570     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2571     return MCDisassembler::Fail;
2572   }
2573
2574   Inst.addOperand(MCOperand::CreateImm(imm));
2575
2576   switch (Inst.getOpcode()) {
2577     case ARM::VORRiv4i16:
2578     case ARM::VORRiv2i32:
2579     case ARM::VBICiv4i16:
2580     case ARM::VBICiv2i32:
2581       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2582         return MCDisassembler::Fail;
2583       break;
2584     case ARM::VORRiv8i16:
2585     case ARM::VORRiv4i32:
2586     case ARM::VBICiv8i16:
2587     case ARM::VBICiv4i32:
2588       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2589         return MCDisassembler::Fail;
2590       break;
2591     default:
2592       break;
2593   }
2594
2595   return S;
2596 }
2597
2598 static DecodeStatus DecodeVSHLMaxInstruction(llvm::MCInst &Inst, unsigned Insn,
2599                                         uint64_t Address, const void *Decoder) {
2600   DecodeStatus S = MCDisassembler::Success;
2601
2602   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2603   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2604   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2605   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2606   unsigned size = fieldFromInstruction32(Insn, 18, 2);
2607
2608   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2609     return MCDisassembler::Fail;
2610   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2611     return MCDisassembler::Fail;
2612   Inst.addOperand(MCOperand::CreateImm(8 << size));
2613
2614   return S;
2615 }
2616
2617 static DecodeStatus DecodeShiftRight8Imm(llvm::MCInst &Inst, unsigned Val,
2618                                uint64_t Address, const void *Decoder) {
2619   Inst.addOperand(MCOperand::CreateImm(8 - Val));
2620   return MCDisassembler::Success;
2621 }
2622
2623 static DecodeStatus DecodeShiftRight16Imm(llvm::MCInst &Inst, unsigned Val,
2624                                uint64_t Address, const void *Decoder) {
2625   Inst.addOperand(MCOperand::CreateImm(16 - Val));
2626   return MCDisassembler::Success;
2627 }
2628
2629 static DecodeStatus DecodeShiftRight32Imm(llvm::MCInst &Inst, unsigned Val,
2630                                uint64_t Address, const void *Decoder) {
2631   Inst.addOperand(MCOperand::CreateImm(32 - Val));
2632   return MCDisassembler::Success;
2633 }
2634
2635 static DecodeStatus DecodeShiftRight64Imm(llvm::MCInst &Inst, unsigned Val,
2636                                uint64_t Address, const void *Decoder) {
2637   Inst.addOperand(MCOperand::CreateImm(64 - Val));
2638   return MCDisassembler::Success;
2639 }
2640
2641 static DecodeStatus DecodeTBLInstruction(llvm::MCInst &Inst, unsigned Insn,
2642                                uint64_t Address, const void *Decoder) {
2643   DecodeStatus S = MCDisassembler::Success;
2644
2645   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2646   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2647   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2648   Rn |= fieldFromInstruction32(Insn, 7, 1) << 4;
2649   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2650   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2651   unsigned op = fieldFromInstruction32(Insn, 6, 1);
2652   unsigned length = fieldFromInstruction32(Insn, 8, 2) + 1;
2653
2654   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2655     return MCDisassembler::Fail;
2656   if (op) {
2657     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2658     return MCDisassembler::Fail; // Writeback
2659   }
2660
2661   for (unsigned i = 0; i < length; ++i) {
2662     if (!Check(S, DecodeDPRRegisterClass(Inst, (Rn+i)%32, Address, Decoder)))
2663     return MCDisassembler::Fail;
2664   }
2665
2666   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2667     return MCDisassembler::Fail;
2668
2669   return S;
2670 }
2671
2672 static DecodeStatus DecodeThumbAddSpecialReg(llvm::MCInst &Inst, uint16_t Insn,
2673                                      uint64_t Address, const void *Decoder) {
2674   DecodeStatus S = MCDisassembler::Success;
2675
2676   unsigned dst = fieldFromInstruction16(Insn, 8, 3);
2677   unsigned imm = fieldFromInstruction16(Insn, 0, 8);
2678
2679   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
2680     return MCDisassembler::Fail;
2681
2682   switch(Inst.getOpcode()) {
2683     default:
2684       return MCDisassembler::Fail;
2685     case ARM::tADR:
2686       break; // tADR does not explicitly represent the PC as an operand.
2687     case ARM::tADDrSPi:
2688       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2689       break;
2690   }
2691
2692   Inst.addOperand(MCOperand::CreateImm(imm));
2693   return S;
2694 }
2695
2696 static DecodeStatus DecodeThumbBROperand(llvm::MCInst &Inst, unsigned Val,
2697                                  uint64_t Address, const void *Decoder) {
2698   Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
2699   return MCDisassembler::Success;
2700 }
2701
2702 static DecodeStatus DecodeT2BROperand(llvm::MCInst &Inst, unsigned Val,
2703                                  uint64_t Address, const void *Decoder) {
2704   Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
2705   return MCDisassembler::Success;
2706 }
2707
2708 static DecodeStatus DecodeThumbCmpBROperand(llvm::MCInst &Inst, unsigned Val,
2709                                  uint64_t Address, const void *Decoder) {
2710   Inst.addOperand(MCOperand::CreateImm(SignExtend32<7>(Val << 1)));
2711   return MCDisassembler::Success;
2712 }
2713
2714 static DecodeStatus DecodeThumbAddrModeRR(llvm::MCInst &Inst, unsigned Val,
2715                                  uint64_t Address, const void *Decoder) {
2716   DecodeStatus S = MCDisassembler::Success;
2717
2718   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
2719   unsigned Rm = fieldFromInstruction32(Val, 3, 3);
2720
2721   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
2722     return MCDisassembler::Fail;
2723   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
2724     return MCDisassembler::Fail;
2725
2726   return S;
2727 }
2728
2729 static DecodeStatus DecodeThumbAddrModeIS(llvm::MCInst &Inst, unsigned Val,
2730                                   uint64_t Address, const void *Decoder) {
2731   DecodeStatus S = MCDisassembler::Success;
2732
2733   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
2734   unsigned imm = fieldFromInstruction32(Val, 3, 5);
2735
2736   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
2737     return MCDisassembler::Fail;
2738   Inst.addOperand(MCOperand::CreateImm(imm));
2739
2740   return S;
2741 }
2742
2743 static DecodeStatus DecodeThumbAddrModePC(llvm::MCInst &Inst, unsigned Val,
2744                                   uint64_t Address, const void *Decoder) {
2745   unsigned imm = Val << 2;
2746
2747   Inst.addOperand(MCOperand::CreateImm(imm));
2748   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
2749
2750   return MCDisassembler::Success;
2751 }
2752
2753 static DecodeStatus DecodeThumbAddrModeSP(llvm::MCInst &Inst, unsigned Val,
2754                                   uint64_t Address, const void *Decoder) {
2755   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2756   Inst.addOperand(MCOperand::CreateImm(Val));
2757
2758   return MCDisassembler::Success;
2759 }
2760
2761 static DecodeStatus DecodeT2AddrModeSOReg(llvm::MCInst &Inst, unsigned Val,
2762                                   uint64_t Address, const void *Decoder) {
2763   DecodeStatus S = MCDisassembler::Success;
2764
2765   unsigned Rn = fieldFromInstruction32(Val, 6, 4);
2766   unsigned Rm = fieldFromInstruction32(Val, 2, 4);
2767   unsigned imm = fieldFromInstruction32(Val, 0, 2);
2768
2769   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2770     return MCDisassembler::Fail;
2771   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
2772     return MCDisassembler::Fail;
2773   Inst.addOperand(MCOperand::CreateImm(imm));
2774
2775   return S;
2776 }
2777
2778 static DecodeStatus DecodeT2LoadShift(llvm::MCInst &Inst, unsigned Insn,
2779                               uint64_t Address, const void *Decoder) {
2780   DecodeStatus S = MCDisassembler::Success;
2781
2782   switch (Inst.getOpcode()) {
2783     case ARM::t2PLDs:
2784     case ARM::t2PLDWs:
2785     case ARM::t2PLIs:
2786       break;
2787     default: {
2788       unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
2789       if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
2790     return MCDisassembler::Fail;
2791     }
2792   }
2793
2794   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2795   if (Rn == 0xF) {
2796     switch (Inst.getOpcode()) {
2797       case ARM::t2LDRBs:
2798         Inst.setOpcode(ARM::t2LDRBpci);
2799         break;
2800       case ARM::t2LDRHs:
2801         Inst.setOpcode(ARM::t2LDRHpci);
2802         break;
2803       case ARM::t2LDRSHs:
2804         Inst.setOpcode(ARM::t2LDRSHpci);
2805         break;
2806       case ARM::t2LDRSBs:
2807         Inst.setOpcode(ARM::t2LDRSBpci);
2808         break;
2809       case ARM::t2PLDs:
2810         Inst.setOpcode(ARM::t2PLDi12);
2811         Inst.addOperand(MCOperand::CreateReg(ARM::PC));
2812         break;
2813       default:
2814         return MCDisassembler::Fail;
2815     }
2816
2817     int imm = fieldFromInstruction32(Insn, 0, 12);
2818     if (!fieldFromInstruction32(Insn, 23, 1)) imm *= -1;
2819     Inst.addOperand(MCOperand::CreateImm(imm));
2820
2821     return S;
2822   }
2823
2824   unsigned addrmode = fieldFromInstruction32(Insn, 4, 2);
2825   addrmode |= fieldFromInstruction32(Insn, 0, 4) << 2;
2826   addrmode |= fieldFromInstruction32(Insn, 16, 4) << 6;
2827   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
2828     return MCDisassembler::Fail;
2829
2830   return S;
2831 }
2832
2833 static DecodeStatus DecodeT2Imm8S4(llvm::MCInst &Inst, unsigned Val,
2834                            uint64_t Address, const void *Decoder) {
2835   int imm = Val & 0xFF;
2836   if (!(Val & 0x100)) imm *= -1;
2837   Inst.addOperand(MCOperand::CreateImm(imm << 2));
2838
2839   return MCDisassembler::Success;
2840 }
2841
2842 static DecodeStatus DecodeT2AddrModeImm8s4(llvm::MCInst &Inst, unsigned Val,
2843                                    uint64_t Address, const void *Decoder) {
2844   DecodeStatus S = MCDisassembler::Success;
2845
2846   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
2847   unsigned imm = fieldFromInstruction32(Val, 0, 9);
2848
2849   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2850     return MCDisassembler::Fail;
2851   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
2852     return MCDisassembler::Fail;
2853
2854   return S;
2855 }
2856
2857 static DecodeStatus DecodeT2AddrModeImm0_1020s4(llvm::MCInst &Inst,unsigned Val,
2858                                    uint64_t Address, const void *Decoder) {
2859   DecodeStatus S = MCDisassembler::Success;
2860
2861   unsigned Rn = fieldFromInstruction32(Val, 8, 4);
2862   unsigned imm = fieldFromInstruction32(Val, 0, 8);
2863
2864   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2865     return MCDisassembler::Fail;
2866
2867   Inst.addOperand(MCOperand::CreateImm(imm));
2868
2869   return S;
2870 }
2871
2872 static DecodeStatus DecodeT2Imm8(llvm::MCInst &Inst, unsigned Val,
2873                          uint64_t Address, const void *Decoder) {
2874   int imm = Val & 0xFF;
2875   if (Val == 0)
2876     imm = INT32_MIN;
2877   else if (!(Val & 0x100))
2878     imm *= -1;
2879   Inst.addOperand(MCOperand::CreateImm(imm));
2880
2881   return MCDisassembler::Success;
2882 }
2883
2884
2885 static DecodeStatus DecodeT2AddrModeImm8(llvm::MCInst &Inst, unsigned Val,
2886                                  uint64_t Address, const void *Decoder) {
2887   DecodeStatus S = MCDisassembler::Success;
2888
2889   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
2890   unsigned imm = fieldFromInstruction32(Val, 0, 9);
2891
2892   // Some instructions always use an additive offset.
2893   switch (Inst.getOpcode()) {
2894     case ARM::t2LDRT:
2895     case ARM::t2LDRBT:
2896     case ARM::t2LDRHT:
2897     case ARM::t2LDRSBT:
2898     case ARM::t2LDRSHT:
2899     case ARM::t2STRT:
2900     case ARM::t2STRBT:
2901     case ARM::t2STRHT:
2902       imm |= 0x100;
2903       break;
2904     default:
2905       break;
2906   }
2907
2908   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2909     return MCDisassembler::Fail;
2910   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
2911     return MCDisassembler::Fail;
2912
2913   return S;
2914 }
2915
2916 static DecodeStatus DecodeT2LdStPre(llvm::MCInst &Inst, unsigned Insn,
2917                                     uint64_t Address, const void *Decoder) {
2918   DecodeStatus S = MCDisassembler::Success;
2919
2920   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
2921   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2922   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
2923   addr |= fieldFromInstruction32(Insn, 9, 1) << 8;
2924   addr |= Rn << 9;
2925   unsigned load = fieldFromInstruction32(Insn, 20, 1);
2926
2927   if (!load) {
2928     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2929       return MCDisassembler::Fail;
2930   }
2931
2932   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
2933     return MCDisassembler::Fail;
2934
2935   if (load) {
2936     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2937       return MCDisassembler::Fail;
2938   }
2939
2940   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
2941     return MCDisassembler::Fail;
2942
2943   return S;
2944 }
2945
2946 static DecodeStatus DecodeT2AddrModeImm12(llvm::MCInst &Inst, unsigned Val,
2947                                   uint64_t Address, const void *Decoder) {
2948   DecodeStatus S = MCDisassembler::Success;
2949
2950   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
2951   unsigned imm = fieldFromInstruction32(Val, 0, 12);
2952
2953   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2954     return MCDisassembler::Fail;
2955   Inst.addOperand(MCOperand::CreateImm(imm));
2956
2957   return S;
2958 }
2959
2960
2961 static DecodeStatus DecodeThumbAddSPImm(llvm::MCInst &Inst, uint16_t Insn,
2962                                 uint64_t Address, const void *Decoder) {
2963   unsigned imm = fieldFromInstruction16(Insn, 0, 7);
2964
2965   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2966   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2967   Inst.addOperand(MCOperand::CreateImm(imm));
2968
2969   return MCDisassembler::Success;
2970 }
2971
2972 static DecodeStatus DecodeThumbAddSPReg(llvm::MCInst &Inst, uint16_t Insn,
2973                                 uint64_t Address, const void *Decoder) {
2974   DecodeStatus S = MCDisassembler::Success;
2975
2976   if (Inst.getOpcode() == ARM::tADDrSP) {
2977     unsigned Rdm = fieldFromInstruction16(Insn, 0, 3);
2978     Rdm |= fieldFromInstruction16(Insn, 7, 1) << 3;
2979
2980     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
2981     return MCDisassembler::Fail;
2982     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
2983     return MCDisassembler::Fail;
2984     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2985   } else if (Inst.getOpcode() == ARM::tADDspr) {
2986     unsigned Rm = fieldFromInstruction16(Insn, 3, 4);
2987
2988     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2989     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2990     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2991     return MCDisassembler::Fail;
2992   }
2993
2994   return S;
2995 }
2996
2997 static DecodeStatus DecodeThumbCPS(llvm::MCInst &Inst, uint16_t Insn,
2998                            uint64_t Address, const void *Decoder) {
2999   unsigned imod = fieldFromInstruction16(Insn, 4, 1) | 0x2;
3000   unsigned flags = fieldFromInstruction16(Insn, 0, 3);
3001
3002   Inst.addOperand(MCOperand::CreateImm(imod));
3003   Inst.addOperand(MCOperand::CreateImm(flags));
3004
3005   return MCDisassembler::Success;
3006 }
3007
3008 static DecodeStatus DecodePostIdxReg(llvm::MCInst &Inst, unsigned Insn,
3009                              uint64_t Address, const void *Decoder) {
3010   DecodeStatus S = MCDisassembler::Success;
3011   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3012   unsigned add = fieldFromInstruction32(Insn, 4, 1);
3013
3014   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3015     return MCDisassembler::Fail;
3016   Inst.addOperand(MCOperand::CreateImm(add));
3017
3018   return S;
3019 }
3020
3021 static DecodeStatus DecodeThumbBLXOffset(llvm::MCInst &Inst, unsigned Val,
3022                                  uint64_t Address, const void *Decoder) {
3023   if (!tryAddingSymbolicOperand(Address,
3024                                 (Address & ~2u) + SignExtend32<22>(Val << 1) + 4,
3025                                 true, 4, Inst, Decoder))
3026     Inst.addOperand(MCOperand::CreateImm(SignExtend32<22>(Val << 1)));
3027   return MCDisassembler::Success;
3028 }
3029
3030 static DecodeStatus DecodeCoprocessor(llvm::MCInst &Inst, unsigned Val,
3031                               uint64_t Address, const void *Decoder) {
3032   if (Val == 0xA || Val == 0xB)
3033     return MCDisassembler::Fail;
3034
3035   Inst.addOperand(MCOperand::CreateImm(Val));
3036   return MCDisassembler::Success;
3037 }
3038
3039 static DecodeStatus
3040 DecodeThumbTableBranch(llvm::MCInst &Inst, unsigned Insn,
3041                        uint64_t Address, const void *Decoder) {
3042   DecodeStatus S = MCDisassembler::Success;
3043
3044   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3045   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3046
3047   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3048   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3049     return MCDisassembler::Fail;
3050   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3051     return MCDisassembler::Fail;
3052   return S;
3053 }
3054
3055 static DecodeStatus
3056 DecodeThumb2BCCInstruction(llvm::MCInst &Inst, unsigned Insn,
3057                            uint64_t Address, const void *Decoder) {
3058   DecodeStatus S = MCDisassembler::Success;
3059
3060   unsigned pred = fieldFromInstruction32(Insn, 22, 4);
3061   if (pred == 0xE || pred == 0xF) {
3062     unsigned opc = fieldFromInstruction32(Insn, 4, 28);
3063     switch (opc) {
3064       default:
3065         return MCDisassembler::Fail;
3066       case 0xf3bf8f4:
3067         Inst.setOpcode(ARM::t2DSB);
3068         break;
3069       case 0xf3bf8f5:
3070         Inst.setOpcode(ARM::t2DMB);
3071         break;
3072       case 0xf3bf8f6:
3073         Inst.setOpcode(ARM::t2ISB);
3074         break;
3075     }
3076
3077     unsigned imm = fieldFromInstruction32(Insn, 0, 4);
3078     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3079   }
3080
3081   unsigned brtarget = fieldFromInstruction32(Insn, 0, 11) << 1;
3082   brtarget |= fieldFromInstruction32(Insn, 11, 1) << 19;
3083   brtarget |= fieldFromInstruction32(Insn, 13, 1) << 18;
3084   brtarget |= fieldFromInstruction32(Insn, 16, 6) << 12;
3085   brtarget |= fieldFromInstruction32(Insn, 26, 1) << 20;
3086
3087   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3088     return MCDisassembler::Fail;
3089   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3090     return MCDisassembler::Fail;
3091
3092   return S;
3093 }
3094
3095 // Decode a shifted immediate operand.  These basically consist
3096 // of an 8-bit value, and a 4-bit directive that specifies either
3097 // a splat operation or a rotation.
3098 static DecodeStatus DecodeT2SOImm(llvm::MCInst &Inst, unsigned Val,
3099                           uint64_t Address, const void *Decoder) {
3100   unsigned ctrl = fieldFromInstruction32(Val, 10, 2);
3101   if (ctrl == 0) {
3102     unsigned byte = fieldFromInstruction32(Val, 8, 2);
3103     unsigned imm = fieldFromInstruction32(Val, 0, 8);
3104     switch (byte) {
3105       case 0:
3106         Inst.addOperand(MCOperand::CreateImm(imm));
3107         break;
3108       case 1:
3109         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3110         break;
3111       case 2:
3112         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3113         break;
3114       case 3:
3115         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3116                                              (imm << 8)  |  imm));
3117         break;
3118     }
3119   } else {
3120     unsigned unrot = fieldFromInstruction32(Val, 0, 7) | 0x80;
3121     unsigned rot = fieldFromInstruction32(Val, 7, 5);
3122     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3123     Inst.addOperand(MCOperand::CreateImm(imm));
3124   }
3125
3126   return MCDisassembler::Success;
3127 }
3128
3129 static DecodeStatus
3130 DecodeThumbBCCTargetOperand(llvm::MCInst &Inst, unsigned Val,
3131                             uint64_t Address, const void *Decoder){
3132   Inst.addOperand(MCOperand::CreateImm(Val << 1));
3133   return MCDisassembler::Success;
3134 }
3135
3136 static DecodeStatus DecodeThumbBLTargetOperand(llvm::MCInst &Inst, unsigned Val,
3137                                        uint64_t Address, const void *Decoder){
3138   Inst.addOperand(MCOperand::CreateImm(SignExtend32<22>(Val << 1)));
3139   return MCDisassembler::Success;
3140 }
3141
3142 static DecodeStatus DecodeMemBarrierOption(llvm::MCInst &Inst, unsigned Val,
3143                                    uint64_t Address, const void *Decoder) {
3144   switch (Val) {
3145   default:
3146     return MCDisassembler::Fail;
3147   case 0xF: // SY
3148   case 0xE: // ST
3149   case 0xB: // ISH
3150   case 0xA: // ISHST
3151   case 0x7: // NSH
3152   case 0x6: // NSHST
3153   case 0x3: // OSH
3154   case 0x2: // OSHST
3155     break;
3156   }
3157
3158   Inst.addOperand(MCOperand::CreateImm(Val));
3159   return MCDisassembler::Success;
3160 }
3161
3162 static DecodeStatus DecodeMSRMask(llvm::MCInst &Inst, unsigned Val,
3163                           uint64_t Address, const void *Decoder) {
3164   if (!Val) return MCDisassembler::Fail;
3165   Inst.addOperand(MCOperand::CreateImm(Val));
3166   return MCDisassembler::Success;
3167 }
3168
3169 static DecodeStatus DecodeDoubleRegLoad(llvm::MCInst &Inst, unsigned Insn,
3170                                         uint64_t Address, const void *Decoder) {
3171   DecodeStatus S = MCDisassembler::Success;
3172
3173   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3174   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3175   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3176
3177   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3178
3179   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3180     return MCDisassembler::Fail;
3181   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3182     return MCDisassembler::Fail;
3183   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3184     return MCDisassembler::Fail;
3185   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3186     return MCDisassembler::Fail;
3187
3188   return S;
3189 }
3190
3191
3192 static DecodeStatus DecodeDoubleRegStore(llvm::MCInst &Inst, unsigned Insn,
3193                                          uint64_t Address, const void *Decoder){
3194   DecodeStatus S = MCDisassembler::Success;
3195
3196   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3197   unsigned Rt = fieldFromInstruction32(Insn, 0, 4);
3198   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3199   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3200
3201   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
3202     return MCDisassembler::Fail;
3203
3204   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3205   if (Rd == Rn || Rd == Rt || Rd == Rt+1) return MCDisassembler::Fail;
3206
3207   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3208     return MCDisassembler::Fail;
3209   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3210     return MCDisassembler::Fail;
3211   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3212     return MCDisassembler::Fail;
3213   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3214     return MCDisassembler::Fail;
3215
3216   return S;
3217 }
3218
3219 static DecodeStatus DecodeLDRPreImm(llvm::MCInst &Inst, unsigned Insn,
3220                             uint64_t Address, const void *Decoder) {
3221   DecodeStatus S = MCDisassembler::Success;
3222
3223   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3224   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3225   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3226   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3227   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3228   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3229
3230   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3231
3232   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3233     return MCDisassembler::Fail;
3234   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3235     return MCDisassembler::Fail;
3236   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3237     return MCDisassembler::Fail;
3238   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3239     return MCDisassembler::Fail;
3240
3241   return S;
3242 }
3243
3244 static DecodeStatus DecodeLDRPreReg(llvm::MCInst &Inst, unsigned Insn,
3245                             uint64_t Address, const void *Decoder) {
3246   DecodeStatus S = MCDisassembler::Success;
3247
3248   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3249   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3250   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3251   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3252   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3253   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3254   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3255
3256   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3257   if (Rm == 0xF) S = MCDisassembler::SoftFail;
3258
3259   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3260     return MCDisassembler::Fail;
3261   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3262     return MCDisassembler::Fail;
3263   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3264     return MCDisassembler::Fail;
3265   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3266     return MCDisassembler::Fail;
3267
3268   return S;
3269 }
3270
3271
3272 static DecodeStatus DecodeSTRPreImm(llvm::MCInst &Inst, unsigned Insn,
3273                             uint64_t Address, const void *Decoder) {
3274   DecodeStatus S = MCDisassembler::Success;
3275
3276   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3277   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3278   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3279   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3280   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3281   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3282
3283   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3284
3285   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3286     return MCDisassembler::Fail;
3287   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3288     return MCDisassembler::Fail;
3289   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3290     return MCDisassembler::Fail;
3291   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3292     return MCDisassembler::Fail;
3293
3294   return S;
3295 }
3296
3297 static DecodeStatus DecodeSTRPreReg(llvm::MCInst &Inst, unsigned Insn,
3298                             uint64_t Address, const void *Decoder) {
3299   DecodeStatus S = MCDisassembler::Success;
3300
3301   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3302   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3303   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3304   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3305   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3306   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3307
3308   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3309
3310   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3311     return MCDisassembler::Fail;
3312   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3313     return MCDisassembler::Fail;
3314   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3315     return MCDisassembler::Fail;
3316   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3317     return MCDisassembler::Fail;
3318
3319   return S;
3320 }
3321
3322 static DecodeStatus DecodeVLD1LN(llvm::MCInst &Inst, unsigned Insn,
3323                          uint64_t Address, const void *Decoder) {
3324   DecodeStatus S = MCDisassembler::Success;
3325
3326   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3327   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3328   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3329   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3330   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3331
3332   unsigned align = 0;
3333   unsigned index = 0;
3334   switch (size) {
3335     default:
3336       return MCDisassembler::Fail;
3337     case 0:
3338       if (fieldFromInstruction32(Insn, 4, 1))
3339         return MCDisassembler::Fail; // UNDEFINED
3340       index = fieldFromInstruction32(Insn, 5, 3);
3341       break;
3342     case 1:
3343       if (fieldFromInstruction32(Insn, 5, 1))
3344         return MCDisassembler::Fail; // UNDEFINED
3345       index = fieldFromInstruction32(Insn, 6, 2);
3346       if (fieldFromInstruction32(Insn, 4, 1))
3347         align = 2;
3348       break;
3349     case 2:
3350       if (fieldFromInstruction32(Insn, 6, 1))
3351         return MCDisassembler::Fail; // UNDEFINED
3352       index = fieldFromInstruction32(Insn, 7, 1);
3353       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3354         align = 4;
3355   }
3356
3357   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3358     return MCDisassembler::Fail;
3359   if (Rm != 0xF) { // Writeback
3360     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3361       return MCDisassembler::Fail;
3362   }
3363   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3364     return MCDisassembler::Fail;
3365   Inst.addOperand(MCOperand::CreateImm(align));
3366   if (Rm != 0xF) {
3367     if (Rm != 0xD) {
3368       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3369         return MCDisassembler::Fail;
3370     } else
3371       Inst.addOperand(MCOperand::CreateReg(0));
3372   }
3373
3374   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3375     return MCDisassembler::Fail;
3376   Inst.addOperand(MCOperand::CreateImm(index));
3377
3378   return S;
3379 }
3380
3381 static DecodeStatus DecodeVST1LN(llvm::MCInst &Inst, unsigned Insn,
3382                          uint64_t Address, const void *Decoder) {
3383   DecodeStatus S = MCDisassembler::Success;
3384
3385   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3386   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3387   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3388   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3389   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3390
3391   unsigned align = 0;
3392   unsigned index = 0;
3393   switch (size) {
3394     default:
3395       return MCDisassembler::Fail;
3396     case 0:
3397       if (fieldFromInstruction32(Insn, 4, 1))
3398         return MCDisassembler::Fail; // UNDEFINED
3399       index = fieldFromInstruction32(Insn, 5, 3);
3400       break;
3401     case 1:
3402       if (fieldFromInstruction32(Insn, 5, 1))
3403         return MCDisassembler::Fail; // UNDEFINED
3404       index = fieldFromInstruction32(Insn, 6, 2);
3405       if (fieldFromInstruction32(Insn, 4, 1))
3406         align = 2;
3407       break;
3408     case 2:
3409       if (fieldFromInstruction32(Insn, 6, 1))
3410         return MCDisassembler::Fail; // UNDEFINED
3411       index = fieldFromInstruction32(Insn, 7, 1);
3412       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3413         align = 4;
3414   }
3415
3416   if (Rm != 0xF) { // Writeback
3417     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3418     return MCDisassembler::Fail;
3419   }
3420   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3421     return MCDisassembler::Fail;
3422   Inst.addOperand(MCOperand::CreateImm(align));
3423   if (Rm != 0xF) {
3424     if (Rm != 0xD) {
3425       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3426     return MCDisassembler::Fail;
3427     } else
3428       Inst.addOperand(MCOperand::CreateReg(0));
3429   }
3430
3431   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3432     return MCDisassembler::Fail;
3433   Inst.addOperand(MCOperand::CreateImm(index));
3434
3435   return S;
3436 }
3437
3438
3439 static DecodeStatus DecodeVLD2LN(llvm::MCInst &Inst, unsigned Insn,
3440                          uint64_t Address, const void *Decoder) {
3441   DecodeStatus S = MCDisassembler::Success;
3442
3443   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3444   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3445   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3446   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3447   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3448
3449   unsigned align = 0;
3450   unsigned index = 0;
3451   unsigned inc = 1;
3452   switch (size) {
3453     default:
3454       return MCDisassembler::Fail;
3455     case 0:
3456       index = fieldFromInstruction32(Insn, 5, 3);
3457       if (fieldFromInstruction32(Insn, 4, 1))
3458         align = 2;
3459       break;
3460     case 1:
3461       index = fieldFromInstruction32(Insn, 6, 2);
3462       if (fieldFromInstruction32(Insn, 4, 1))
3463         align = 4;
3464       if (fieldFromInstruction32(Insn, 5, 1))
3465         inc = 2;
3466       break;
3467     case 2:
3468       if (fieldFromInstruction32(Insn, 5, 1))
3469         return MCDisassembler::Fail; // UNDEFINED
3470       index = fieldFromInstruction32(Insn, 7, 1);
3471       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3472         align = 8;
3473       if (fieldFromInstruction32(Insn, 6, 1))
3474         inc = 2;
3475       break;
3476   }
3477
3478   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3479     return MCDisassembler::Fail;
3480   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3481     return MCDisassembler::Fail;
3482   if (Rm != 0xF) { // Writeback
3483     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3484       return MCDisassembler::Fail;
3485   }
3486   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3487     return MCDisassembler::Fail;
3488   Inst.addOperand(MCOperand::CreateImm(align));
3489   if (Rm != 0xF) {
3490     if (Rm != 0xD) {
3491       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3492         return MCDisassembler::Fail;
3493     } else
3494       Inst.addOperand(MCOperand::CreateReg(0));
3495   }
3496
3497   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3498     return MCDisassembler::Fail;
3499   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3500     return MCDisassembler::Fail;
3501   Inst.addOperand(MCOperand::CreateImm(index));
3502
3503   return S;
3504 }
3505
3506 static DecodeStatus DecodeVST2LN(llvm::MCInst &Inst, unsigned Insn,
3507                          uint64_t Address, const void *Decoder) {
3508   DecodeStatus S = MCDisassembler::Success;
3509
3510   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3511   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3512   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3513   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3514   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3515
3516   unsigned align = 0;
3517   unsigned index = 0;
3518   unsigned inc = 1;
3519   switch (size) {
3520     default:
3521       return MCDisassembler::Fail;
3522     case 0:
3523       index = fieldFromInstruction32(Insn, 5, 3);
3524       if (fieldFromInstruction32(Insn, 4, 1))
3525         align = 2;
3526       break;
3527     case 1:
3528       index = fieldFromInstruction32(Insn, 6, 2);
3529       if (fieldFromInstruction32(Insn, 4, 1))
3530         align = 4;
3531       if (fieldFromInstruction32(Insn, 5, 1))
3532         inc = 2;
3533       break;
3534     case 2:
3535       if (fieldFromInstruction32(Insn, 5, 1))
3536         return MCDisassembler::Fail; // UNDEFINED
3537       index = fieldFromInstruction32(Insn, 7, 1);
3538       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3539         align = 8;
3540       if (fieldFromInstruction32(Insn, 6, 1))
3541         inc = 2;
3542       break;
3543   }
3544
3545   if (Rm != 0xF) { // Writeback
3546     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3547       return MCDisassembler::Fail;
3548   }
3549   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3550     return MCDisassembler::Fail;
3551   Inst.addOperand(MCOperand::CreateImm(align));
3552   if (Rm != 0xF) {
3553     if (Rm != 0xD) {
3554       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3555         return MCDisassembler::Fail;
3556     } else
3557       Inst.addOperand(MCOperand::CreateReg(0));
3558   }
3559
3560   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3561     return MCDisassembler::Fail;
3562   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3563     return MCDisassembler::Fail;
3564   Inst.addOperand(MCOperand::CreateImm(index));
3565
3566   return S;
3567 }
3568
3569
3570 static DecodeStatus DecodeVLD3LN(llvm::MCInst &Inst, unsigned Insn,
3571                          uint64_t Address, const void *Decoder) {
3572   DecodeStatus S = MCDisassembler::Success;
3573
3574   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3575   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3576   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3577   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3578   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3579
3580   unsigned align = 0;
3581   unsigned index = 0;
3582   unsigned inc = 1;
3583   switch (size) {
3584     default:
3585       return MCDisassembler::Fail;
3586     case 0:
3587       if (fieldFromInstruction32(Insn, 4, 1))
3588         return MCDisassembler::Fail; // UNDEFINED
3589       index = fieldFromInstruction32(Insn, 5, 3);
3590       break;
3591     case 1:
3592       if (fieldFromInstruction32(Insn, 4, 1))
3593         return MCDisassembler::Fail; // UNDEFINED
3594       index = fieldFromInstruction32(Insn, 6, 2);
3595       if (fieldFromInstruction32(Insn, 5, 1))
3596         inc = 2;
3597       break;
3598     case 2:
3599       if (fieldFromInstruction32(Insn, 4, 2))
3600         return MCDisassembler::Fail; // UNDEFINED
3601       index = fieldFromInstruction32(Insn, 7, 1);
3602       if (fieldFromInstruction32(Insn, 6, 1))
3603         inc = 2;
3604       break;
3605   }
3606
3607   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3608     return MCDisassembler::Fail;
3609   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3610     return MCDisassembler::Fail;
3611   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3612     return MCDisassembler::Fail;
3613
3614   if (Rm != 0xF) { // Writeback
3615     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3616     return MCDisassembler::Fail;
3617   }
3618   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3619     return MCDisassembler::Fail;
3620   Inst.addOperand(MCOperand::CreateImm(align));
3621   if (Rm != 0xF) {
3622     if (Rm != 0xD) {
3623       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3624     return MCDisassembler::Fail;
3625     } else
3626       Inst.addOperand(MCOperand::CreateReg(0));
3627   }
3628
3629   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3630     return MCDisassembler::Fail;
3631   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3632     return MCDisassembler::Fail;
3633   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3634     return MCDisassembler::Fail;
3635   Inst.addOperand(MCOperand::CreateImm(index));
3636
3637   return S;
3638 }
3639
3640 static DecodeStatus DecodeVST3LN(llvm::MCInst &Inst, unsigned Insn,
3641                          uint64_t Address, const void *Decoder) {
3642   DecodeStatus S = MCDisassembler::Success;
3643
3644   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3645   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3646   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3647   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3648   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3649
3650   unsigned align = 0;
3651   unsigned index = 0;
3652   unsigned inc = 1;
3653   switch (size) {
3654     default:
3655       return MCDisassembler::Fail;
3656     case 0:
3657       if (fieldFromInstruction32(Insn, 4, 1))
3658         return MCDisassembler::Fail; // UNDEFINED
3659       index = fieldFromInstruction32(Insn, 5, 3);
3660       break;
3661     case 1:
3662       if (fieldFromInstruction32(Insn, 4, 1))
3663         return MCDisassembler::Fail; // UNDEFINED
3664       index = fieldFromInstruction32(Insn, 6, 2);
3665       if (fieldFromInstruction32(Insn, 5, 1))
3666         inc = 2;
3667       break;
3668     case 2:
3669       if (fieldFromInstruction32(Insn, 4, 2))
3670         return MCDisassembler::Fail; // UNDEFINED
3671       index = fieldFromInstruction32(Insn, 7, 1);
3672       if (fieldFromInstruction32(Insn, 6, 1))
3673         inc = 2;
3674       break;
3675   }
3676
3677   if (Rm != 0xF) { // Writeback
3678     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3679     return MCDisassembler::Fail;
3680   }
3681   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3682     return MCDisassembler::Fail;
3683   Inst.addOperand(MCOperand::CreateImm(align));
3684   if (Rm != 0xF) {
3685     if (Rm != 0xD) {
3686       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3687     return MCDisassembler::Fail;
3688     } else
3689       Inst.addOperand(MCOperand::CreateReg(0));
3690   }
3691
3692   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3693     return MCDisassembler::Fail;
3694   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3695     return MCDisassembler::Fail;
3696   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3697     return MCDisassembler::Fail;
3698   Inst.addOperand(MCOperand::CreateImm(index));
3699
3700   return S;
3701 }
3702
3703
3704 static DecodeStatus DecodeVLD4LN(llvm::MCInst &Inst, unsigned Insn,
3705                          uint64_t Address, const void *Decoder) {
3706   DecodeStatus S = MCDisassembler::Success;
3707
3708   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3709   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3710   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3711   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3712   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3713
3714   unsigned align = 0;
3715   unsigned index = 0;
3716   unsigned inc = 1;
3717   switch (size) {
3718     default:
3719       return MCDisassembler::Fail;
3720     case 0:
3721       if (fieldFromInstruction32(Insn, 4, 1))
3722         align = 4;
3723       index = fieldFromInstruction32(Insn, 5, 3);
3724       break;
3725     case 1:
3726       if (fieldFromInstruction32(Insn, 4, 1))
3727         align = 8;
3728       index = fieldFromInstruction32(Insn, 6, 2);
3729       if (fieldFromInstruction32(Insn, 5, 1))
3730         inc = 2;
3731       break;
3732     case 2:
3733       if (fieldFromInstruction32(Insn, 4, 2))
3734         align = 4 << fieldFromInstruction32(Insn, 4, 2);
3735       index = fieldFromInstruction32(Insn, 7, 1);
3736       if (fieldFromInstruction32(Insn, 6, 1))
3737         inc = 2;
3738       break;
3739   }
3740
3741   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3742     return MCDisassembler::Fail;
3743   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3744     return MCDisassembler::Fail;
3745   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3746     return MCDisassembler::Fail;
3747   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3748     return MCDisassembler::Fail;
3749
3750   if (Rm != 0xF) { // Writeback
3751     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3752       return MCDisassembler::Fail;
3753   }
3754   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3755     return MCDisassembler::Fail;
3756   Inst.addOperand(MCOperand::CreateImm(align));
3757   if (Rm != 0xF) {
3758     if (Rm != 0xD) {
3759       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3760         return MCDisassembler::Fail;
3761     } else
3762       Inst.addOperand(MCOperand::CreateReg(0));
3763   }
3764
3765   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3766     return MCDisassembler::Fail;
3767   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3768     return MCDisassembler::Fail;
3769   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3770     return MCDisassembler::Fail;
3771   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3772     return MCDisassembler::Fail;
3773   Inst.addOperand(MCOperand::CreateImm(index));
3774
3775   return S;
3776 }
3777
3778 static DecodeStatus DecodeVST4LN(llvm::MCInst &Inst, unsigned Insn,
3779                          uint64_t Address, const void *Decoder) {
3780   DecodeStatus S = MCDisassembler::Success;
3781
3782   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3783   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3784   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3785   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3786   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3787
3788   unsigned align = 0;
3789   unsigned index = 0;
3790   unsigned inc = 1;
3791   switch (size) {
3792     default:
3793       return MCDisassembler::Fail;
3794     case 0:
3795       if (fieldFromInstruction32(Insn, 4, 1))
3796         align = 4;
3797       index = fieldFromInstruction32(Insn, 5, 3);
3798       break;
3799     case 1:
3800       if (fieldFromInstruction32(Insn, 4, 1))
3801         align = 8;
3802       index = fieldFromInstruction32(Insn, 6, 2);
3803       if (fieldFromInstruction32(Insn, 5, 1))
3804         inc = 2;
3805       break;
3806     case 2:
3807       if (fieldFromInstruction32(Insn, 4, 2))
3808         align = 4 << fieldFromInstruction32(Insn, 4, 2);
3809       index = fieldFromInstruction32(Insn, 7, 1);
3810       if (fieldFromInstruction32(Insn, 6, 1))
3811         inc = 2;
3812       break;
3813   }
3814
3815   if (Rm != 0xF) { // Writeback
3816     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3817     return MCDisassembler::Fail;
3818   }
3819   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3820     return MCDisassembler::Fail;
3821   Inst.addOperand(MCOperand::CreateImm(align));
3822   if (Rm != 0xF) {
3823     if (Rm != 0xD) {
3824       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3825     return MCDisassembler::Fail;
3826     } else
3827       Inst.addOperand(MCOperand::CreateReg(0));
3828   }
3829
3830   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3831     return MCDisassembler::Fail;
3832   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3833     return MCDisassembler::Fail;
3834   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3835     return MCDisassembler::Fail;
3836   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3837     return MCDisassembler::Fail;
3838   Inst.addOperand(MCOperand::CreateImm(index));
3839
3840   return S;
3841 }
3842
3843 static DecodeStatus DecodeVMOVSRR(llvm::MCInst &Inst, unsigned Insn,
3844                                   uint64_t Address, const void *Decoder) {
3845   DecodeStatus S = MCDisassembler::Success;
3846   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
3847   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
3848   unsigned Rm  = fieldFromInstruction32(Insn,  0, 4);
3849   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3850   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
3851
3852   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
3853     S = MCDisassembler::SoftFail;
3854
3855   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
3856     return MCDisassembler::Fail;
3857   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
3858     return MCDisassembler::Fail;
3859   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
3860     return MCDisassembler::Fail;
3861   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
3862     return MCDisassembler::Fail;
3863   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3864     return MCDisassembler::Fail;
3865
3866   return S;
3867 }
3868
3869 static DecodeStatus DecodeVMOVRRS(llvm::MCInst &Inst, unsigned Insn,
3870                                   uint64_t Address, const void *Decoder) {
3871   DecodeStatus S = MCDisassembler::Success;
3872   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
3873   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
3874   unsigned Rm  = fieldFromInstruction32(Insn,  0, 4);
3875   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3876   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
3877
3878   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
3879     S = MCDisassembler::SoftFail;
3880
3881   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
3882     return MCDisassembler::Fail;
3883   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
3884     return MCDisassembler::Fail;
3885   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
3886     return MCDisassembler::Fail;
3887   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
3888     return MCDisassembler::Fail;
3889   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3890     return MCDisassembler::Fail;
3891
3892   return S;
3893 }
3894
3895 static DecodeStatus DecodeIT(llvm::MCInst &Inst, unsigned Insn,
3896                              uint64_t Address, const void *Decoder) {
3897   DecodeStatus S = MCDisassembler::Success;
3898   unsigned pred = fieldFromInstruction16(Insn, 4, 4);
3899   // The InstPrinter needs to have the low bit of the predicate in
3900   // the mask operand to be able to print it properly.
3901   unsigned mask = fieldFromInstruction16(Insn, 0, 5);
3902
3903   if (pred == 0xF) {
3904     pred = 0xE;
3905     S = MCDisassembler::SoftFail;
3906   }
3907
3908   if ((mask & 0xF) == 0) {
3909     // Preserve the high bit of the mask, which is the low bit of
3910     // the predicate.
3911     mask &= 0x10;
3912     mask |= 0x8;
3913     S = MCDisassembler::SoftFail;
3914   }
3915
3916   Inst.addOperand(MCOperand::CreateImm(pred));
3917   Inst.addOperand(MCOperand::CreateImm(mask));
3918   return S;
3919 }
3920
3921 static DecodeStatus
3922 DecodeT2LDRDPreInstruction(llvm::MCInst &Inst, unsigned Insn,
3923                            uint64_t Address, const void *Decoder) {
3924   DecodeStatus S = MCDisassembler::Success;
3925
3926   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3927   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
3928   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3929   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
3930   unsigned W = fieldFromInstruction32(Insn, 21, 1);
3931   unsigned U = fieldFromInstruction32(Insn, 23, 1);
3932   unsigned P = fieldFromInstruction32(Insn, 24, 1);
3933   bool writeback = (W == 1) | (P == 0);
3934
3935   addr |= (U << 8) | (Rn << 9);
3936
3937   if (writeback && (Rn == Rt || Rn == Rt2))
3938     Check(S, MCDisassembler::SoftFail);
3939   if (Rt == Rt2)
3940     Check(S, MCDisassembler::SoftFail);
3941
3942   // Rt
3943   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3944     return MCDisassembler::Fail;
3945   // Rt2
3946   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
3947     return MCDisassembler::Fail;
3948   // Writeback operand
3949   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
3950     return MCDisassembler::Fail;
3951   // addr
3952   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
3953     return MCDisassembler::Fail;
3954
3955   return S;
3956 }
3957
3958 static DecodeStatus
3959 DecodeT2STRDPreInstruction(llvm::MCInst &Inst, unsigned Insn,
3960                            uint64_t Address, const void *Decoder) {
3961   DecodeStatus S = MCDisassembler::Success;
3962
3963   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3964   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
3965   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3966   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
3967   unsigned W = fieldFromInstruction32(Insn, 21, 1);
3968   unsigned U = fieldFromInstruction32(Insn, 23, 1);
3969   unsigned P = fieldFromInstruction32(Insn, 24, 1);
3970   bool writeback = (W == 1) | (P == 0);
3971
3972   addr |= (U << 8) | (Rn << 9);
3973
3974   if (writeback && (Rn == Rt || Rn == Rt2))
3975     Check(S, MCDisassembler::SoftFail);
3976
3977   // Writeback operand
3978   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
3979     return MCDisassembler::Fail;
3980   // Rt
3981   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3982     return MCDisassembler::Fail;
3983   // Rt2
3984   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
3985     return MCDisassembler::Fail;
3986   // addr
3987   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
3988     return MCDisassembler::Fail;
3989
3990   return S;
3991 }
3992
3993 static DecodeStatus DecodeT2Adr(llvm::MCInst &Inst, uint32_t Insn,
3994                                 uint64_t Address, const void *Decoder) {
3995   unsigned sign1 = fieldFromInstruction32(Insn, 21, 1);
3996   unsigned sign2 = fieldFromInstruction32(Insn, 23, 1);
3997   if (sign1 != sign2) return MCDisassembler::Fail;
3998
3999   unsigned Val = fieldFromInstruction32(Insn, 0, 8);
4000   Val |= fieldFromInstruction32(Insn, 12, 3) << 8;
4001   Val |= fieldFromInstruction32(Insn, 26, 1) << 11;
4002   Val |= sign1 << 12;
4003   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4004
4005   return MCDisassembler::Success;
4006 }
4007
4008 static DecodeStatus DecodeT2ShifterImmOperand(llvm::MCInst &Inst, uint32_t Val,
4009                                               uint64_t Address,
4010                                               const void *Decoder) {
4011   DecodeStatus S = MCDisassembler::Success;
4012
4013   // Shift of "asr #32" is not allowed in Thumb2 mode.
4014   if (Val == 0x20) S = MCDisassembler::SoftFail;
4015   Inst.addOperand(MCOperand::CreateImm(Val));
4016   return S;
4017 }
4018