lib/Target/ARM/AsmParser/ARMAsmParser.cpp

   1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/ARMBaseInfo.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMMCExpr.h"
  13 #include "llvm/MC/MCParser/MCAsmLexer.h"
  14 #include "llvm/MC/MCParser/MCAsmParser.h"
  15 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  16 #include "llvm/MC/MCAsmInfo.h"
  17 #include "llvm/MC/MCContext.h"
  18 #include "llvm/MC/MCStreamer.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrDesc.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCTargetAsmParser.h"
  25 #include "llvm/Support/MathExtras.h"
  26 #include "llvm/Support/SourceMgr.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/OwningPtr.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/ADT/StringSwitch.h"
  34 #include "llvm/ADT/Twine.h"
  35
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class ARMOperand;
  41
  42 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
  43
  44 class ARMAsmParser : public MCTargetAsmParser {
  45   MCSubtargetInfo &STI;
  46   MCAsmParser &Parser;
  47   const MCRegisterInfo *MRI;
  48
  49   // Map of register aliases registers via the .req directive.
  50   StringMap<unsigned> RegisterReqs;
  51
  52   struct {
  53     ARMCC::CondCodes Cond;    // Condition for IT block.
  54     unsigned Mask:4;          // Condition mask for instructions.
  55                               // Starting at first 1 (from lsb).
  56                               //   '1'  condition as indicated in IT.
  57                               //   '0'  inverse of condition (else).
  58                               // Count of instructions in IT block is
  59                               // 4 - trailingzeroes(mask)
  60
  61     bool FirstCond;           // Explicit flag for when we're parsing the
  62                               // First instruction in the IT block. It's
  63                               // implied in the mask, so needs special
  64                               // handling.
  65
  66     unsigned CurPosition;     // Current position in parsing of IT
  67                               // block. In range [0,3]. Initialized
  68                               // according to count of instructions in block.
  69                               // ~0U if no active IT block.
  70   } ITState;
  71   bool inITBlock() { return ITState.CurPosition != ~0U;}
  72   void forwardITPosition() {
  73     if (!inITBlock()) return;
  74     // Move to the next instruction in the IT block, if there is one. If not,
  75     // mark the block as done.
  76     unsigned TZ = CountTrailingZeros_32(ITState.Mask);
  77     if (++ITState.CurPosition == 5 - TZ)
  78       ITState.CurPosition = ~0U; // Done with the IT block after this.
  79   }
  80
  81
  82   MCAsmParser &getParser() const { return Parser; }
  83   MCAsmLexer &getLexer() const { return Parser.getLexer(); }
  84
  85   bool Warning(SMLoc L, const Twine &Msg,
  86                ArrayRef<SMRange> Ranges = ArrayRef<SMRange>()) {
  87     return Parser.Warning(L, Msg, Ranges);
  88   }
  89   bool Error(SMLoc L, const Twine &Msg,
  90              ArrayRef<SMRange> Ranges = ArrayRef<SMRange>()) {
  91     return Parser.Error(L, Msg, Ranges);
  92   }
  93
  94   int tryParseRegister();
  95   bool tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &);
  96   int tryParseShiftRegister(SmallVectorImpl<MCParsedAsmOperand*> &);
  97   bool parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &);
  98   bool parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &);
  99   bool parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &, StringRef Mnemonic);
 100   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
 101   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
 102                               unsigned &ShiftAmount);
 103   bool parseDirectiveWord(unsigned Size, SMLoc L);
 104   bool parseDirectiveThumb(SMLoc L);
 105   bool parseDirectiveARM(SMLoc L);
 106   bool parseDirectiveThumbFunc(SMLoc L);
 107   bool parseDirectiveCode(SMLoc L);
 108   bool parseDirectiveSyntax(SMLoc L);
 109   bool parseDirectiveReq(StringRef Name, SMLoc L);
 110   bool parseDirectiveUnreq(SMLoc L);
 111   bool parseDirectiveArch(SMLoc L);
 112   bool parseDirectiveEabiAttr(SMLoc L);
 113
 114   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
 115                           bool &CarrySetting, unsigned &ProcessorIMod,
 116                           StringRef &ITMask);
 117   void getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
 118                              bool &CanAcceptPredicationCode);
 119
 120   bool isThumb() const {
 121     // FIXME: Can tablegen auto-generate this?
 122     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 123   }
 124   bool isThumbOne() const {
 125     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) == 0;
 126   }
 127   bool isThumbTwo() const {
 128     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2);
 129   }
 130   bool hasV6Ops() const {
 131     return STI.getFeatureBits() & ARM::HasV6Ops;
 132   }
 133   bool hasV7Ops() const {
 134     return STI.getFeatureBits() & ARM::HasV7Ops;
 135   }
 136   void SwitchMode() {
 137     unsigned FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
 138     setAvailableFeatures(FB);
 139   }
 140   bool isMClass() const {
 141     return STI.getFeatureBits() & ARM::FeatureMClass;
 142   }
 143
 144   /// @name Auto-generated Match Functions
 145   /// {
 146
 147 #define GET_ASSEMBLER_HEADER
 148 #include "ARMGenAsmMatcher.inc"
 149
 150   /// }
 151
 152   OperandMatchResultTy parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*>&);
 153   OperandMatchResultTy parseCoprocNumOperand(
 154     SmallVectorImpl<MCParsedAsmOperand*>&);
 155   OperandMatchResultTy parseCoprocRegOperand(
 156     SmallVectorImpl<MCParsedAsmOperand*>&);
 157   OperandMatchResultTy parseCoprocOptionOperand(
 158     SmallVectorImpl<MCParsedAsmOperand*>&);
 159   OperandMatchResultTy parseMemBarrierOptOperand(
 160     SmallVectorImpl<MCParsedAsmOperand*>&);
 161   OperandMatchResultTy parseProcIFlagsOperand(
 162     SmallVectorImpl<MCParsedAsmOperand*>&);
 163   OperandMatchResultTy parseMSRMaskOperand(
 164     SmallVectorImpl<MCParsedAsmOperand*>&);
 165   OperandMatchResultTy parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &O,
 166                                    StringRef Op, int Low, int High);
 167   OperandMatchResultTy parsePKHLSLImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 168     return parsePKHImm(O, "lsl", 0, 31);
 169   }
 170   OperandMatchResultTy parsePKHASRImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 171     return parsePKHImm(O, "asr", 1, 32);
 172   }
 173   OperandMatchResultTy parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 174   OperandMatchResultTy parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 175   OperandMatchResultTy parseRotImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 176   OperandMatchResultTy parseBitfield(SmallVectorImpl<MCParsedAsmOperand*>&);
 177   OperandMatchResultTy parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*>&);
 178   OperandMatchResultTy parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*>&);
 179   OperandMatchResultTy parseFPImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 180   OperandMatchResultTy parseVectorList(SmallVectorImpl<MCParsedAsmOperand*>&);
 181   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index);
 182
 183   // Asm Match Converter Methods
 184   void cvtT2LdrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 185   void cvtT2StrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 186   void cvtLdWriteBackRegT2AddrModeImm8(MCInst &Inst,
 187                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 188   void cvtStWriteBackRegT2AddrModeImm8(MCInst &Inst,
 189                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 190   void cvtLdWriteBackRegAddrMode2(MCInst &Inst,
 191                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 192   void cvtLdWriteBackRegAddrModeImm12(MCInst &Inst,
 193                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 194   void cvtStWriteBackRegAddrModeImm12(MCInst &Inst,
 195                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 196   void cvtStWriteBackRegAddrMode2(MCInst &Inst,
 197                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 198   void cvtStWriteBackRegAddrMode3(MCInst &Inst,
 199                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 200   void cvtLdExtTWriteBackImm(MCInst &Inst,
 201                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 202   void cvtLdExtTWriteBackReg(MCInst &Inst,
 203                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 204   void cvtStExtTWriteBackImm(MCInst &Inst,
 205                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 206   void cvtStExtTWriteBackReg(MCInst &Inst,
 207                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 208   void cvtLdrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 209   void cvtStrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 210   void cvtLdWriteBackRegAddrMode3(MCInst &Inst,
 211                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 212   void cvtThumbMultiply(MCInst &Inst,
 213                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 214   void cvtVLDwbFixed(MCInst &Inst,
 215                      const SmallVectorImpl<MCParsedAsmOperand*> &);
 216   void cvtVLDwbRegister(MCInst &Inst,
 217                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 218   void cvtVSTwbFixed(MCInst &Inst,
 219                      const SmallVectorImpl<MCParsedAsmOperand*> &);
 220   void cvtVSTwbRegister(MCInst &Inst,
 221                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 222   bool validateInstruction(MCInst &Inst,
 223                            const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 224   bool processInstruction(MCInst &Inst,
 225                           const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 226   bool shouldOmitCCOutOperand(StringRef Mnemonic,
 227                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 228
 229 public:
 230   enum ARMMatchResultTy {
 231     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
 232     Match_RequiresNotITBlock,
 233     Match_RequiresV6,
 234     Match_RequiresThumb2,
 235 #define GET_OPERAND_DIAGNOSTIC_TYPES
 236 #include "ARMGenAsmMatcher.inc"
 237
 238   };
 239
 240   ARMAsmParser(MCSubtargetInfo &_STI, MCAsmParser &_Parser)
 241     : MCTargetAsmParser(), STI(_STI), Parser(_Parser) {
 242     MCAsmParserExtension::Initialize(_Parser);
 243
 244     // Cache the MCRegisterInfo.
 245     MRI = &getContext().getRegisterInfo();
 246
 247     // Initialize the set of available features.
 248     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 249
 250     // Not in an ITBlock to start with.
 251     ITState.CurPosition = ~0U;
 252   }
 253
 254   // Implementation of the MCTargetAsmParser interface:
 255   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc);
 256   bool ParseInstruction(StringRef Name, SMLoc NameLoc,
 257                         SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 258   bool ParseDirective(AsmToken DirectiveID);
 259
 260   unsigned checkTargetMatchPredicate(MCInst &Inst);
 261
 262   bool MatchAndEmitInstruction(SMLoc IDLoc,
 263                                SmallVectorImpl<MCParsedAsmOperand*> &Operands,
 264                                MCStreamer &Out);
 265
 266   unsigned getMCInstOperandNum(unsigned Kind, MCInst &Inst,
 267                            const SmallVectorImpl<MCParsedAsmOperand*> &Operands,
 268                                unsigned OperandNum, unsigned &NumMCOperands) {
 269     return getMCInstOperandNumImpl(Kind, Inst, Operands, OperandNum, NumMCOperands);
 270   }
 271 };
 272 } // end anonymous namespace
 273
 274 namespace {
 275
 276 /// ARMOperand - Instances of this class represent a parsed ARM machine
 277 /// instruction.
 278 class ARMOperand : public MCParsedAsmOperand {
 279   enum KindTy {
 280     k_CondCode,
 281     k_CCOut,
 282     k_ITCondMask,
 283     k_CoprocNum,
 284     k_CoprocReg,
 285     k_CoprocOption,
 286     k_Immediate,
 287     k_MemBarrierOpt,
 288     k_Memory,
 289     k_PostIndexRegister,
 290     k_MSRMask,
 291     k_ProcIFlags,
 292     k_VectorIndex,
 293     k_Register,
 294     k_RegisterList,
 295     k_DPRRegisterList,
 296     k_SPRRegisterList,
 297     k_VectorList,
 298     k_VectorListAllLanes,
 299     k_VectorListIndexed,
 300     k_ShiftedRegister,
 301     k_ShiftedImmediate,
 302     k_ShifterImmediate,
 303     k_RotateImmediate,
 304     k_BitfieldDescriptor,
 305     k_Token
 306   } Kind;
 307
 308   SMLoc StartLoc, EndLoc;
 309   SmallVector<unsigned, 8> Registers;
 310
 311   union {
 312     struct {
 313       ARMCC::CondCodes Val;
 314     } CC;
 315
 316     struct {
 317       unsigned Val;
 318     } Cop;
 319
 320     struct {
 321       unsigned Val;
 322     } CoprocOption;
 323
 324     struct {
 325       unsigned Mask:4;
 326     } ITMask;
 327
 328     struct {
 329       ARM_MB::MemBOpt Val;
 330     } MBOpt;
 331
 332     struct {
 333       ARM_PROC::IFlags Val;
 334     } IFlags;
 335
 336     struct {
 337       unsigned Val;
 338     } MMask;
 339
 340     struct {
 341       const char *Data;
 342       unsigned Length;
 343     } Tok;
 344
 345     struct {
 346       unsigned RegNum;
 347     } Reg;
 348
 349     // A vector register list is a sequential list of 1 to 4 registers.
 350     struct {
 351       unsigned RegNum;
 352       unsigned Count;
 353       unsigned LaneIndex;
 354       bool isDoubleSpaced;
 355     } VectorList;
 356
 357     struct {
 358       unsigned Val;
 359     } VectorIndex;
 360
 361     struct {
 362       const MCExpr *Val;
 363     } Imm;
 364
 365     /// Combined record for all forms of ARM address expressions.
 366     struct {
 367       unsigned BaseRegNum;
 368       // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
 369       // was specified.
 370       const MCConstantExpr *OffsetImm;  // Offset immediate value
 371       unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
 372       ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
 373       unsigned ShiftImm;        // shift for OffsetReg.
 374       unsigned Alignment;       // 0 = no alignment specified
 375                                 // n = alignment in bytes (2, 4, 8, 16, or 32)
 376       unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
 377     } Memory;
 378
 379     struct {
 380       unsigned RegNum;
 381       bool isAdd;
 382       ARM_AM::ShiftOpc ShiftTy;
 383       unsigned ShiftImm;
 384     } PostIdxReg;
 385
 386     struct {
 387       bool isASR;
 388       unsigned Imm;
 389     } ShifterImm;
 390     struct {
 391       ARM_AM::ShiftOpc ShiftTy;
 392       unsigned SrcReg;
 393       unsigned ShiftReg;
 394       unsigned ShiftImm;
 395     } RegShiftedReg;
 396     struct {
 397       ARM_AM::ShiftOpc ShiftTy;
 398       unsigned SrcReg;
 399       unsigned ShiftImm;
 400     } RegShiftedImm;
 401     struct {
 402       unsigned Imm;
 403     } RotImm;
 404     struct {
 405       unsigned LSB;
 406       unsigned Width;
 407     } Bitfield;
 408   };
 409
 410   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
 411 public:
 412   ARMOperand(const ARMOperand &o) : MCParsedAsmOperand() {
 413     Kind = o.Kind;
 414     StartLoc = o.StartLoc;
 415     EndLoc = o.EndLoc;
 416     switch (Kind) {
 417     case k_CondCode:
 418       CC = o.CC;
 419       break;
 420     case k_ITCondMask:
 421       ITMask = o.ITMask;
 422       break;
 423     case k_Token:
 424       Tok = o.Tok;
 425       break;
 426     case k_CCOut:
 427     case k_Register:
 428       Reg = o.Reg;
 429       break;
 430     case k_RegisterList:
 431     case k_DPRRegisterList:
 432     case k_SPRRegisterList:
 433       Registers = o.Registers;
 434       break;
 435     case k_VectorList:
 436     case k_VectorListAllLanes:
 437     case k_VectorListIndexed:
 438       VectorList = o.VectorList;
 439       break;
 440     case k_CoprocNum:
 441     case k_CoprocReg:
 442       Cop = o.Cop;
 443       break;
 444     case k_CoprocOption:
 445       CoprocOption = o.CoprocOption;
 446       break;
 447     case k_Immediate:
 448       Imm = o.Imm;
 449       break;
 450     case k_MemBarrierOpt:
 451       MBOpt = o.MBOpt;
 452       break;
 453     case k_Memory:
 454       Memory = o.Memory;
 455       break;
 456     case k_PostIndexRegister:
 457       PostIdxReg = o.PostIdxReg;
 458       break;
 459     case k_MSRMask:
 460       MMask = o.MMask;
 461       break;
 462     case k_ProcIFlags:
 463       IFlags = o.IFlags;
 464       break;
 465     case k_ShifterImmediate:
 466       ShifterImm = o.ShifterImm;
 467       break;
 468     case k_ShiftedRegister:
 469       RegShiftedReg = o.RegShiftedReg;
 470       break;
 471     case k_ShiftedImmediate:
 472       RegShiftedImm = o.RegShiftedImm;
 473       break;
 474     case k_RotateImmediate:
 475       RotImm = o.RotImm;
 476       break;
 477     case k_BitfieldDescriptor:
 478       Bitfield = o.Bitfield;
 479       break;
 480     case k_VectorIndex:
 481       VectorIndex = o.VectorIndex;
 482       break;
 483     }
 484   }
 485
 486   /// getStartLoc - Get the location of the first token of this operand.
 487   SMLoc getStartLoc() const { return StartLoc; }
 488   /// getEndLoc - Get the location of the last token of this operand.
 489   SMLoc getEndLoc() const { return EndLoc; }
 490   /// getLocRange - Get the range between the first and last token of this
 491   /// operand.
 492   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 493
 494   ARMCC::CondCodes getCondCode() const {
 495     assert(Kind == k_CondCode && "Invalid access!");
 496     return CC.Val;
 497   }
 498
 499   unsigned getCoproc() const {
 500     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
 501     return Cop.Val;
 502   }
 503
 504   StringRef getToken() const {
 505     assert(Kind == k_Token && "Invalid access!");
 506     return StringRef(Tok.Data, Tok.Length);
 507   }
 508
 509   unsigned getReg() const {
 510     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
 511     return Reg.RegNum;
 512   }
 513
 514   const SmallVectorImpl<unsigned> &getRegList() const {
 515     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
 516             Kind == k_SPRRegisterList) && "Invalid access!");
 517     return Registers;
 518   }
 519
 520   const MCExpr *getImm() const {
 521     assert(isImm() && "Invalid access!");
 522     return Imm.Val;
 523   }
 524
 525   unsigned getVectorIndex() const {
 526     assert(Kind == k_VectorIndex && "Invalid access!");
 527     return VectorIndex.Val;
 528   }
 529
 530   ARM_MB::MemBOpt getMemBarrierOpt() const {
 531     assert(Kind == k_MemBarrierOpt && "Invalid access!");
 532     return MBOpt.Val;
 533   }
 534
 535   ARM_PROC::IFlags getProcIFlags() const {
 536     assert(Kind == k_ProcIFlags && "Invalid access!");
 537     return IFlags.Val;
 538   }
 539
 540   unsigned getMSRMask() const {
 541     assert(Kind == k_MSRMask && "Invalid access!");
 542     return MMask.Val;
 543   }
 544
 545   bool isCoprocNum() const { return Kind == k_CoprocNum; }
 546   bool isCoprocReg() const { return Kind == k_CoprocReg; }
 547   bool isCoprocOption() const { return Kind == k_CoprocOption; }
 548   bool isCondCode() const { return Kind == k_CondCode; }
 549   bool isCCOut() const { return Kind == k_CCOut; }
 550   bool isITMask() const { return Kind == k_ITCondMask; }
 551   bool isITCondCode() const { return Kind == k_CondCode; }
 552   bool isImm() const { return Kind == k_Immediate; }
 553   bool isFPImm() const {
 554     if (!isImm()) return false;
 555     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 556     if (!CE) return false;
 557     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
 558     return Val != -1;
 559   }
 560   bool isFBits16() const {
 561     if (!isImm()) return false;
 562     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 563     if (!CE) return false;
 564     int64_t Value = CE->getValue();
 565     return Value >= 0 && Value <= 16;
 566   }
 567   bool isFBits32() const {
 568     if (!isImm()) return false;
 569     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 570     if (!CE) return false;
 571     int64_t Value = CE->getValue();
 572     return Value >= 1 && Value <= 32;
 573   }
 574   bool isImm8s4() const {
 575     if (!isImm()) return false;
 576     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 577     if (!CE) return false;
 578     int64_t Value = CE->getValue();
 579     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
 580   }
 581   bool isImm0_1020s4() const {
 582     if (!isImm()) return false;
 583     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 584     if (!CE) return false;
 585     int64_t Value = CE->getValue();
 586     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
 587   }
 588   bool isImm0_508s4() const {
 589     if (!isImm()) return false;
 590     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 591     if (!CE) return false;
 592     int64_t Value = CE->getValue();
 593     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
 594   }
 595   bool isImm0_508s4Neg() const {
 596     if (!isImm()) return false;
 597     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 598     if (!CE) return false;
 599     int64_t Value = -CE->getValue();
 600     // explicitly exclude zero. we want that to use the normal 0_508 version.
 601     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
 602   }
 603   bool isImm0_255() const {
 604     if (!isImm()) return false;
 605     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 606     if (!CE) return false;
 607     int64_t Value = CE->getValue();
 608     return Value >= 0 && Value < 256;
 609   }
 610   bool isImm0_4095() const {
 611     if (!isImm()) return false;
 612     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 613     if (!CE) return false;
 614     int64_t Value = CE->getValue();
 615     return Value >= 0 && Value < 4096;
 616   }
 617   bool isImm0_4095Neg() const {
 618     if (!isImm()) return false;
 619     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 620     if (!CE) return false;
 621     int64_t Value = -CE->getValue();
 622     return Value > 0 && Value < 4096;
 623   }
 624   bool isImm0_1() const {
 625     if (!isImm()) return false;
 626     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 627     if (!CE) return false;
 628     int64_t Value = CE->getValue();
 629     return Value >= 0 && Value < 2;
 630   }
 631   bool isImm0_3() const {
 632     if (!isImm()) return false;
 633     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 634     if (!CE) return false;
 635     int64_t Value = CE->getValue();
 636     return Value >= 0 && Value < 4;
 637   }
 638   bool isImm0_7() const {
 639     if (!isImm()) return false;
 640     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 641     if (!CE) return false;
 642     int64_t Value = CE->getValue();
 643     return Value >= 0 && Value < 8;
 644   }
 645   bool isImm0_15() const {
 646     if (!isImm()) return false;
 647     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 648     if (!CE) return false;
 649     int64_t Value = CE->getValue();
 650     return Value >= 0 && Value < 16;
 651   }
 652   bool isImm0_31() const {
 653     if (!isImm()) return false;
 654     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 655     if (!CE) return false;
 656     int64_t Value = CE->getValue();
 657     return Value >= 0 && Value < 32;
 658   }
 659   bool isImm0_63() const {
 660     if (!isImm()) return false;
 661     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 662     if (!CE) return false;
 663     int64_t Value = CE->getValue();
 664     return Value >= 0 && Value < 64;
 665   }
 666   bool isImm8() const {
 667     if (!isImm()) return false;
 668     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 669     if (!CE) return false;
 670     int64_t Value = CE->getValue();
 671     return Value == 8;
 672   }
 673   bool isImm16() const {
 674     if (!isImm()) return false;
 675     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 676     if (!CE) return false;
 677     int64_t Value = CE->getValue();
 678     return Value == 16;
 679   }
 680   bool isImm32() const {
 681     if (!isImm()) return false;
 682     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 683     if (!CE) return false;
 684     int64_t Value = CE->getValue();
 685     return Value == 32;
 686   }
 687   bool isShrImm8() const {
 688     if (!isImm()) return false;
 689     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 690     if (!CE) return false;
 691     int64_t Value = CE->getValue();
 692     return Value > 0 && Value <= 8;
 693   }
 694   bool isShrImm16() const {
 695     if (!isImm()) return false;
 696     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 697     if (!CE) return false;
 698     int64_t Value = CE->getValue();
 699     return Value > 0 && Value <= 16;
 700   }
 701   bool isShrImm32() const {
 702     if (!isImm()) return false;
 703     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 704     if (!CE) return false;
 705     int64_t Value = CE->getValue();
 706     return Value > 0 && Value <= 32;
 707   }
 708   bool isShrImm64() const {
 709     if (!isImm()) return false;
 710     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 711     if (!CE) return false;
 712     int64_t Value = CE->getValue();
 713     return Value > 0 && Value <= 64;
 714   }
 715   bool isImm1_7() const {
 716     if (!isImm()) return false;
 717     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 718     if (!CE) return false;
 719     int64_t Value = CE->getValue();
 720     return Value > 0 && Value < 8;
 721   }
 722   bool isImm1_15() const {
 723     if (!isImm()) return false;
 724     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 725     if (!CE) return false;
 726     int64_t Value = CE->getValue();
 727     return Value > 0 && Value < 16;
 728   }
 729   bool isImm1_31() const {
 730     if (!isImm()) return false;
 731     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 732     if (!CE) return false;
 733     int64_t Value = CE->getValue();
 734     return Value > 0 && Value < 32;
 735   }
 736   bool isImm1_16() const {
 737     if (!isImm()) return false;
 738     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 739     if (!CE) return false;
 740     int64_t Value = CE->getValue();
 741     return Value > 0 && Value < 17;
 742   }
 743   bool isImm1_32() const {
 744     if (!isImm()) return false;
 745     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 746     if (!CE) return false;
 747     int64_t Value = CE->getValue();
 748     return Value > 0 && Value < 33;
 749   }
 750   bool isImm0_32() const {
 751     if (!isImm()) return false;
 752     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 753     if (!CE) return false;
 754     int64_t Value = CE->getValue();
 755     return Value >= 0 && Value < 33;
 756   }
 757   bool isImm0_65535() const {
 758     if (!isImm()) return false;
 759     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 760     if (!CE) return false;
 761     int64_t Value = CE->getValue();
 762     return Value >= 0 && Value < 65536;
 763   }
 764   bool isImm0_65535Expr() const {
 765     if (!isImm()) return false;
 766     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 767     // If it's not a constant expression, it'll generate a fixup and be
 768     // handled later.
 769     if (!CE) return true;
 770     int64_t Value = CE->getValue();
 771     return Value >= 0 && Value < 65536;
 772   }
 773   bool isImm24bit() const {
 774     if (!isImm()) return false;
 775     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 776     if (!CE) return false;
 777     int64_t Value = CE->getValue();
 778     return Value >= 0 && Value <= 0xffffff;
 779   }
 780   bool isImmThumbSR() const {
 781     if (!isImm()) return false;
 782     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 783     if (!CE) return false;
 784     int64_t Value = CE->getValue();
 785     return Value > 0 && Value < 33;
 786   }
 787   bool isPKHLSLImm() const {
 788     if (!isImm()) return false;
 789     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 790     if (!CE) return false;
 791     int64_t Value = CE->getValue();
 792     return Value >= 0 && Value < 32;
 793   }
 794   bool isPKHASRImm() const {
 795     if (!isImm()) return false;
 796     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 797     if (!CE) return false;
 798     int64_t Value = CE->getValue();
 799     return Value > 0 && Value <= 32;
 800   }
 801   bool isAdrLabel() const {
 802     // If we have an immediate that's not a constant, treat it as a label
 803     // reference needing a fixup. If it is a constant, but it can't fit
 804     // into shift immediate encoding, we reject it.
 805     if (isImm() && !isa<MCConstantExpr>(getImm())) return true;
 806     else return (isARMSOImm() || isARMSOImmNeg());
 807   }
 808   bool isARMSOImm() const {
 809     if (!isImm()) return false;
 810     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 811     if (!CE) return false;
 812     int64_t Value = CE->getValue();
 813     return ARM_AM::getSOImmVal(Value) != -1;
 814   }
 815   bool isARMSOImmNot() const {
 816     if (!isImm()) return false;
 817     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 818     if (!CE) return false;
 819     int64_t Value = CE->getValue();
 820     return ARM_AM::getSOImmVal(~Value) != -1;
 821   }
 822   bool isARMSOImmNeg() const {
 823     if (!isImm()) return false;
 824     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 825     if (!CE) return false;
 826     int64_t Value = CE->getValue();
 827     // Only use this when not representable as a plain so_imm.
 828     return ARM_AM::getSOImmVal(Value) == -1 &&
 829       ARM_AM::getSOImmVal(-Value) != -1;
 830   }
 831   bool isT2SOImm() const {
 832     if (!isImm()) return false;
 833     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 834     if (!CE) return false;
 835     int64_t Value = CE->getValue();
 836     return ARM_AM::getT2SOImmVal(Value) != -1;
 837   }
 838   bool isT2SOImmNot() const {
 839     if (!isImm()) return false;
 840     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 841     if (!CE) return false;
 842     int64_t Value = CE->getValue();
 843     return ARM_AM::getT2SOImmVal(~Value) != -1;
 844   }
 845   bool isT2SOImmNeg() const {
 846     if (!isImm()) return false;
 847     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 848     if (!CE) return false;
 849     int64_t Value = CE->getValue();
 850     // Only use this when not representable as a plain so_imm.
 851     return ARM_AM::getT2SOImmVal(Value) == -1 &&
 852       ARM_AM::getT2SOImmVal(-Value) != -1;
 853   }
 854   bool isSetEndImm() const {
 855     if (!isImm()) return false;
 856     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 857     if (!CE) return false;
 858     int64_t Value = CE->getValue();
 859     return Value == 1 || Value == 0;
 860   }
 861   bool isReg() const { return Kind == k_Register; }
 862   bool isRegList() const { return Kind == k_RegisterList; }
 863   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
 864   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
 865   bool isToken() const { return Kind == k_Token; }
 866   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
 867   bool isMem() const { return Kind == k_Memory; }
 868   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
 869   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
 870   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
 871   bool isRotImm() const { return Kind == k_RotateImmediate; }
 872   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
 873   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
 874   bool isPostIdxReg() const {
 875     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
 876   }
 877   bool isMemNoOffset(bool alignOK = false) const {
 878     if (!isMem())
 879       return false;
 880     // No offset of any kind.
 881     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == 0 &&
 882      (alignOK || Memory.Alignment == 0);
 883   }
 884   bool isMemPCRelImm12() const {
 885     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
 886       return false;
 887     // Base register must be PC.
 888     if (Memory.BaseRegNum != ARM::PC)
 889       return false;
 890     // Immediate offset in range [-4095, 4095].
 891     if (!Memory.OffsetImm) return true;
 892     int64_t Val = Memory.OffsetImm->getValue();
 893     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
 894   }
 895   bool isAlignedMemory() const {
 896     return isMemNoOffset(true);
 897   }
 898   bool isAddrMode2() const {
 899     if (!isMem() || Memory.Alignment != 0) return false;
 900     // Check for register offset.
 901     if (Memory.OffsetRegNum) return true;
 902     // Immediate offset in range [-4095, 4095].
 903     if (!Memory.OffsetImm) return true;
 904     int64_t Val = Memory.OffsetImm->getValue();
 905     return Val > -4096 && Val < 4096;
 906   }
 907   bool isAM2OffsetImm() const {
 908     if (!isImm()) return false;
 909     // Immediate offset in range [-4095, 4095].
 910     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 911     if (!CE) return false;
 912     int64_t Val = CE->getValue();
 913     return Val > -4096 && Val < 4096;
 914   }
 915   bool isAddrMode3() const {
 916     // If we have an immediate that's not a constant, treat it as a label
 917     // reference needing a fixup. If it is a constant, it's something else
 918     // and we reject it.
 919     if (isImm() && !isa<MCConstantExpr>(getImm()))
 920       return true;
 921     if (!isMem() || Memory.Alignment != 0) return false;
 922     // No shifts are legal for AM3.
 923     if (Memory.ShiftType != ARM_AM::no_shift) return false;
 924     // Check for register offset.
 925     if (Memory.OffsetRegNum) return true;
 926     // Immediate offset in range [-255, 255].
 927     if (!Memory.OffsetImm) return true;
 928     int64_t Val = Memory.OffsetImm->getValue();
 929     // The #-0 offset is encoded as INT32_MIN, and we have to check
 930     // for this too.
 931     return (Val > -256 && Val < 256) || Val == INT32_MIN;
 932   }
 933   bool isAM3Offset() const {
 934     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
 935       return false;
 936     if (Kind == k_PostIndexRegister)
 937       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
 938     // Immediate offset in range [-255, 255].
 939     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 940     if (!CE) return false;
 941     int64_t Val = CE->getValue();
 942     // Special case, #-0 is INT32_MIN.
 943     return (Val > -256 && Val < 256) || Val == INT32_MIN;
 944   }
 945   bool isAddrMode5() const {
 946     // If we have an immediate that's not a constant, treat it as a label
 947     // reference needing a fixup. If it is a constant, it's something else
 948     // and we reject it.
 949     if (isImm() && !isa<MCConstantExpr>(getImm()))
 950       return true;
 951     if (!isMem() || Memory.Alignment != 0) return false;
 952     // Check for register offset.
 953     if (Memory.OffsetRegNum) return false;
 954     // Immediate offset in range [-1020, 1020] and a multiple of 4.
 955     if (!Memory.OffsetImm) return true;
 956     int64_t Val = Memory.OffsetImm->getValue();
 957     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
 958       Val == INT32_MIN;
 959   }
 960   bool isMemTBB() const {
 961     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 962         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
 963       return false;
 964     return true;
 965   }
 966   bool isMemTBH() const {
 967     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 968         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
 969         Memory.Alignment != 0 )
 970       return false;
 971     return true;
 972   }
 973   bool isMemRegOffset() const {
 974     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
 975       return false;
 976     return true;
 977   }
 978   bool isT2MemRegOffset() const {
 979     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 980         Memory.Alignment != 0)
 981       return false;
 982     // Only lsl #{0, 1, 2, 3} allowed.
 983     if (Memory.ShiftType == ARM_AM::no_shift)
 984       return true;
 985     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
 986       return false;
 987     return true;
 988   }
 989   bool isMemThumbRR() const {
 990     // Thumb reg+reg addressing is simple. Just two registers, a base and
 991     // an offset. No shifts, negations or any other complicating factors.
 992     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 993         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
 994       return false;
 995     return isARMLowRegister(Memory.BaseRegNum) &&
 996       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
 997   }
 998   bool isMemThumbRIs4() const {
 999     if (!isMem() || Memory.OffsetRegNum != 0 ||
1000         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1001       return false;
1002     // Immediate offset, multiple of 4 in range [0, 124].
1003     if (!Memory.OffsetImm) return true;
1004     int64_t Val = Memory.OffsetImm->getValue();
1005     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1006   }
1007   bool isMemThumbRIs2() const {
1008     if (!isMem() || Memory.OffsetRegNum != 0 ||
1009         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1010       return false;
1011     // Immediate offset, multiple of 4 in range [0, 62].
1012     if (!Memory.OffsetImm) return true;
1013     int64_t Val = Memory.OffsetImm->getValue();
1014     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1015   }
1016   bool isMemThumbRIs1() const {
1017     if (!isMem() || Memory.OffsetRegNum != 0 ||
1018         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1019       return false;
1020     // Immediate offset in range [0, 31].
1021     if (!Memory.OffsetImm) return true;
1022     int64_t Val = Memory.OffsetImm->getValue();
1023     return Val >= 0 && Val <= 31;
1024   }
1025   bool isMemThumbSPI() const {
1026     if (!isMem() || Memory.OffsetRegNum != 0 ||
1027         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1028       return false;
1029     // Immediate offset, multiple of 4 in range [0, 1020].
1030     if (!Memory.OffsetImm) return true;
1031     int64_t Val = Memory.OffsetImm->getValue();
1032     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1033   }
1034   bool isMemImm8s4Offset() const {
1035     // If we have an immediate that's not a constant, treat it as a label
1036     // reference needing a fixup. If it is a constant, it's something else
1037     // and we reject it.
1038     if (isImm() && !isa<MCConstantExpr>(getImm()))
1039       return true;
1040     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1041       return false;
1042     // Immediate offset a multiple of 4 in range [-1020, 1020].
1043     if (!Memory.OffsetImm) return true;
1044     int64_t Val = Memory.OffsetImm->getValue();
1045     // Special case, #-0 is INT32_MIN.
1046     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1047   }
1048   bool isMemImm0_1020s4Offset() const {
1049     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1050       return false;
1051     // Immediate offset a multiple of 4 in range [0, 1020].
1052     if (!Memory.OffsetImm) return true;
1053     int64_t Val = Memory.OffsetImm->getValue();
1054     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1055   }
1056   bool isMemImm8Offset() const {
1057     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1058       return false;
1059     // Base reg of PC isn't allowed for these encodings.
1060     if (Memory.BaseRegNum == ARM::PC) return false;
1061     // Immediate offset in range [-255, 255].
1062     if (!Memory.OffsetImm) return true;
1063     int64_t Val = Memory.OffsetImm->getValue();
1064     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1065   }
1066   bool isMemPosImm8Offset() const {
1067     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1068       return false;
1069     // Immediate offset in range [0, 255].
1070     if (!Memory.OffsetImm) return true;
1071     int64_t Val = Memory.OffsetImm->getValue();
1072     return Val >= 0 && Val < 256;
1073   }
1074   bool isMemNegImm8Offset() const {
1075     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1076       return false;
1077     // Base reg of PC isn't allowed for these encodings.
1078     if (Memory.BaseRegNum == ARM::PC) return false;
1079     // Immediate offset in range [-255, -1].
1080     if (!Memory.OffsetImm) return false;
1081     int64_t Val = Memory.OffsetImm->getValue();
1082     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1083   }
1084   bool isMemUImm12Offset() const {
1085     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1086       return false;
1087     // Immediate offset in range [0, 4095].
1088     if (!Memory.OffsetImm) return true;
1089     int64_t Val = Memory.OffsetImm->getValue();
1090     return (Val >= 0 && Val < 4096);
1091   }
1092   bool isMemImm12Offset() const {
1093     // If we have an immediate that's not a constant, treat it as a label
1094     // reference needing a fixup. If it is a constant, it's something else
1095     // and we reject it.
1096     if (isImm() && !isa<MCConstantExpr>(getImm()))
1097       return true;
1098
1099     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1100       return false;
1101     // Immediate offset in range [-4095, 4095].
1102     if (!Memory.OffsetImm) return true;
1103     int64_t Val = Memory.OffsetImm->getValue();
1104     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1105   }
1106   bool isPostIdxImm8() const {
1107     if (!isImm()) return false;
1108     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1109     if (!CE) return false;
1110     int64_t Val = CE->getValue();
1111     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1112   }
1113   bool isPostIdxImm8s4() const {
1114     if (!isImm()) return false;
1115     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1116     if (!CE) return false;
1117     int64_t Val = CE->getValue();
1118     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1119       (Val == INT32_MIN);
1120   }
1121
1122   bool isMSRMask() const { return Kind == k_MSRMask; }
1123   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1124
1125   // NEON operands.
1126   bool isSingleSpacedVectorList() const {
1127     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1128   }
1129   bool isDoubleSpacedVectorList() const {
1130     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1131   }
1132   bool isVecListOneD() const {
1133     if (!isSingleSpacedVectorList()) return false;
1134     return VectorList.Count == 1;
1135   }
1136
1137   bool isVecListDPair() const {
1138     if (!isSingleSpacedVectorList()) return false;
1139     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1140               .contains(VectorList.RegNum));
1141   }
1142
1143   bool isVecListThreeD() const {
1144     if (!isSingleSpacedVectorList()) return false;
1145     return VectorList.Count == 3;
1146   }
1147
1148   bool isVecListFourD() const {
1149     if (!isSingleSpacedVectorList()) return false;
1150     return VectorList.Count == 4;
1151   }
1152
1153   bool isVecListDPairSpaced() const {
1154     if (isSingleSpacedVectorList()) return false;
1155     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1156               .contains(VectorList.RegNum));
1157   }
1158
1159   bool isVecListThreeQ() const {
1160     if (!isDoubleSpacedVectorList()) return false;
1161     return VectorList.Count == 3;
1162   }
1163
1164   bool isVecListFourQ() const {
1165     if (!isDoubleSpacedVectorList()) return false;
1166     return VectorList.Count == 4;
1167   }
1168
1169   bool isSingleSpacedVectorAllLanes() const {
1170     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1171   }
1172   bool isDoubleSpacedVectorAllLanes() const {
1173     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1174   }
1175   bool isVecListOneDAllLanes() const {
1176     if (!isSingleSpacedVectorAllLanes()) return false;
1177     return VectorList.Count == 1;
1178   }
1179
1180   bool isVecListDPairAllLanes() const {
1181     if (!isSingleSpacedVectorAllLanes()) return false;
1182     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1183               .contains(VectorList.RegNum));
1184   }
1185
1186   bool isVecListDPairSpacedAllLanes() const {
1187     if (!isDoubleSpacedVectorAllLanes()) return false;
1188     return VectorList.Count == 2;
1189   }
1190
1191   bool isVecListThreeDAllLanes() const {
1192     if (!isSingleSpacedVectorAllLanes()) return false;
1193     return VectorList.Count == 3;
1194   }
1195
1196   bool isVecListThreeQAllLanes() const {
1197     if (!isDoubleSpacedVectorAllLanes()) return false;
1198     return VectorList.Count == 3;
1199   }
1200
1201   bool isVecListFourDAllLanes() const {
1202     if (!isSingleSpacedVectorAllLanes()) return false;
1203     return VectorList.Count == 4;
1204   }
1205
1206   bool isVecListFourQAllLanes() const {
1207     if (!isDoubleSpacedVectorAllLanes()) return false;
1208     return VectorList.Count == 4;
1209   }
1210
1211   bool isSingleSpacedVectorIndexed() const {
1212     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1213   }
1214   bool isDoubleSpacedVectorIndexed() const {
1215     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1216   }
1217   bool isVecListOneDByteIndexed() const {
1218     if (!isSingleSpacedVectorIndexed()) return false;
1219     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1220   }
1221
1222   bool isVecListOneDHWordIndexed() const {
1223     if (!isSingleSpacedVectorIndexed()) return false;
1224     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1225   }
1226
1227   bool isVecListOneDWordIndexed() const {
1228     if (!isSingleSpacedVectorIndexed()) return false;
1229     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1230   }
1231
1232   bool isVecListTwoDByteIndexed() const {
1233     if (!isSingleSpacedVectorIndexed()) return false;
1234     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1235   }
1236
1237   bool isVecListTwoDHWordIndexed() const {
1238     if (!isSingleSpacedVectorIndexed()) return false;
1239     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1240   }
1241
1242   bool isVecListTwoQWordIndexed() const {
1243     if (!isDoubleSpacedVectorIndexed()) return false;
1244     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1245   }
1246
1247   bool isVecListTwoQHWordIndexed() const {
1248     if (!isDoubleSpacedVectorIndexed()) return false;
1249     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1250   }
1251
1252   bool isVecListTwoDWordIndexed() const {
1253     if (!isSingleSpacedVectorIndexed()) return false;
1254     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1255   }
1256
1257   bool isVecListThreeDByteIndexed() const {
1258     if (!isSingleSpacedVectorIndexed()) return false;
1259     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1260   }
1261
1262   bool isVecListThreeDHWordIndexed() const {
1263     if (!isSingleSpacedVectorIndexed()) return false;
1264     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1265   }
1266
1267   bool isVecListThreeQWordIndexed() const {
1268     if (!isDoubleSpacedVectorIndexed()) return false;
1269     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1270   }
1271
1272   bool isVecListThreeQHWordIndexed() const {
1273     if (!isDoubleSpacedVectorIndexed()) return false;
1274     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1275   }
1276
1277   bool isVecListThreeDWordIndexed() const {
1278     if (!isSingleSpacedVectorIndexed()) return false;
1279     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1280   }
1281
1282   bool isVecListFourDByteIndexed() const {
1283     if (!isSingleSpacedVectorIndexed()) return false;
1284     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1285   }
1286
1287   bool isVecListFourDHWordIndexed() const {
1288     if (!isSingleSpacedVectorIndexed()) return false;
1289     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1290   }
1291
1292   bool isVecListFourQWordIndexed() const {
1293     if (!isDoubleSpacedVectorIndexed()) return false;
1294     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1295   }
1296
1297   bool isVecListFourQHWordIndexed() const {
1298     if (!isDoubleSpacedVectorIndexed()) return false;
1299     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1300   }
1301
1302   bool isVecListFourDWordIndexed() const {
1303     if (!isSingleSpacedVectorIndexed()) return false;
1304     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1305   }
1306
1307   bool isVectorIndex8() const {
1308     if (Kind != k_VectorIndex) return false;
1309     return VectorIndex.Val < 8;
1310   }
1311   bool isVectorIndex16() const {
1312     if (Kind != k_VectorIndex) return false;
1313     return VectorIndex.Val < 4;
1314   }
1315   bool isVectorIndex32() const {
1316     if (Kind != k_VectorIndex) return false;
1317     return VectorIndex.Val < 2;
1318   }
1319
1320   bool isNEONi8splat() const {
1321     if (!isImm()) return false;
1322     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1323     // Must be a constant.
1324     if (!CE) return false;
1325     int64_t Value = CE->getValue();
1326     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1327     // value.
1328     return Value >= 0 && Value < 256;
1329   }
1330
1331   bool isNEONi16splat() const {
1332     if (!isImm()) return false;
1333     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1334     // Must be a constant.
1335     if (!CE) return false;
1336     int64_t Value = CE->getValue();
1337     // i16 value in the range [0,255] or [0x0100, 0xff00]
1338     return (Value >= 0 && Value < 256) || (Value >= 0x0100 && Value <= 0xff00);
1339   }
1340
1341   bool isNEONi32splat() const {
1342     if (!isImm()) return false;
1343     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1344     // Must be a constant.
1345     if (!CE) return false;
1346     int64_t Value = CE->getValue();
1347     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X.
1348     return (Value >= 0 && Value < 256) ||
1349       (Value >= 0x0100 && Value <= 0xff00) ||
1350       (Value >= 0x010000 && Value <= 0xff0000) ||
1351       (Value >= 0x01000000 && Value <= 0xff000000);
1352   }
1353
1354   bool isNEONi32vmov() const {
1355     if (!isImm()) return false;
1356     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1357     // Must be a constant.
1358     if (!CE) return false;
1359     int64_t Value = CE->getValue();
1360     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1361     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1362     return (Value >= 0 && Value < 256) ||
1363       (Value >= 0x0100 && Value <= 0xff00) ||
1364       (Value >= 0x010000 && Value <= 0xff0000) ||
1365       (Value >= 0x01000000 && Value <= 0xff000000) ||
1366       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1367       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1368   }
1369   bool isNEONi32vmovNeg() const {
1370     if (!isImm()) return false;
1371     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1372     // Must be a constant.
1373     if (!CE) return false;
1374     int64_t Value = ~CE->getValue();
1375     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1376     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1377     return (Value >= 0 && Value < 256) ||
1378       (Value >= 0x0100 && Value <= 0xff00) ||
1379       (Value >= 0x010000 && Value <= 0xff0000) ||
1380       (Value >= 0x01000000 && Value <= 0xff000000) ||
1381       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1382       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1383   }
1384
1385   bool isNEONi64splat() const {
1386     if (!isImm()) return false;
1387     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1388     // Must be a constant.
1389     if (!CE) return false;
1390     uint64_t Value = CE->getValue();
1391     // i64 value with each byte being either 0 or 0xff.
1392     for (unsigned i = 0; i < 8; ++i)
1393       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1394     return true;
1395   }
1396
1397   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1398     // Add as immediates when possible.  Null MCExpr = 0.
1399     if (Expr == 0)
1400       Inst.addOperand(MCOperand::CreateImm(0));
1401     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1402       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1403     else
1404       Inst.addOperand(MCOperand::CreateExpr(Expr));
1405   }
1406
1407   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1408     assert(N == 2 && "Invalid number of operands!");
1409     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1410     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1411     Inst.addOperand(MCOperand::CreateReg(RegNum));
1412   }
1413
1414   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1415     assert(N == 1 && "Invalid number of operands!");
1416     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1417   }
1418
1419   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1420     assert(N == 1 && "Invalid number of operands!");
1421     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1422   }
1423
1424   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1425     assert(N == 1 && "Invalid number of operands!");
1426     Inst.addOperand(MCOperand::CreateImm(CoprocOption.Val));
1427   }
1428
1429   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1430     assert(N == 1 && "Invalid number of operands!");
1431     Inst.addOperand(MCOperand::CreateImm(ITMask.Mask));
1432   }
1433
1434   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1435     assert(N == 1 && "Invalid number of operands!");
1436     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1437   }
1438
1439   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1440     assert(N == 1 && "Invalid number of operands!");
1441     Inst.addOperand(MCOperand::CreateReg(getReg()));
1442   }
1443
1444   void addRegOperands(MCInst &Inst, unsigned N) const {
1445     assert(N == 1 && "Invalid number of operands!");
1446     Inst.addOperand(MCOperand::CreateReg(getReg()));
1447   }
1448
1449   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1450     assert(N == 3 && "Invalid number of operands!");
1451     assert(isRegShiftedReg() &&
1452            "addRegShiftedRegOperands() on non RegShiftedReg!");
1453     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.SrcReg));
1454     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.ShiftReg));
1455     Inst.addOperand(MCOperand::CreateImm(
1456       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1457   }
1458
1459   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1460     assert(N == 2 && "Invalid number of operands!");
1461     assert(isRegShiftedImm() &&
1462            "addRegShiftedImmOperands() on non RegShiftedImm!");
1463     Inst.addOperand(MCOperand::CreateReg(RegShiftedImm.SrcReg));
1464     // Shift of #32 is encoded as 0 where permitted
1465     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1466     Inst.addOperand(MCOperand::CreateImm(
1467       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1468   }
1469
1470   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1471     assert(N == 1 && "Invalid number of operands!");
1472     Inst.addOperand(MCOperand::CreateImm((ShifterImm.isASR << 5) |
1473                                          ShifterImm.Imm));
1474   }
1475
1476   void addRegListOperands(MCInst &Inst, unsigned N) const {
1477     assert(N == 1 && "Invalid number of operands!");
1478     const SmallVectorImpl<unsigned> &RegList = getRegList();
1479     for (SmallVectorImpl<unsigned>::const_iterator
1480            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1481       Inst.addOperand(MCOperand::CreateReg(*I));
1482   }
1483
1484   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1485     addRegListOperands(Inst, N);
1486   }
1487
1488   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1489     addRegListOperands(Inst, N);
1490   }
1491
1492   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1493     assert(N == 1 && "Invalid number of operands!");
1494     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1495     Inst.addOperand(MCOperand::CreateImm(RotImm.Imm >> 3));
1496   }
1497
1498   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1499     assert(N == 1 && "Invalid number of operands!");
1500     // Munge the lsb/width into a bitfield mask.
1501     unsigned lsb = Bitfield.LSB;
1502     unsigned width = Bitfield.Width;
1503     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1504     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1505                       (32 - (lsb + width)));
1506     Inst.addOperand(MCOperand::CreateImm(Mask));
1507   }
1508
1509   void addImmOperands(MCInst &Inst, unsigned N) const {
1510     assert(N == 1 && "Invalid number of operands!");
1511     addExpr(Inst, getImm());
1512   }
1513
1514   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1515     assert(N == 1 && "Invalid number of operands!");
1516     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1517     Inst.addOperand(MCOperand::CreateImm(16 - CE->getValue()));
1518   }
1519
1520   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1521     assert(N == 1 && "Invalid number of operands!");
1522     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1523     Inst.addOperand(MCOperand::CreateImm(32 - CE->getValue()));
1524   }
1525
1526   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1527     assert(N == 1 && "Invalid number of operands!");
1528     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1529     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1530     Inst.addOperand(MCOperand::CreateImm(Val));
1531   }
1532
1533   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1534     assert(N == 1 && "Invalid number of operands!");
1535     // FIXME: We really want to scale the value here, but the LDRD/STRD
1536     // instruction don't encode operands that way yet.
1537     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1538     Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1539   }
1540
1541   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1542     assert(N == 1 && "Invalid number of operands!");
1543     // The immediate is scaled by four in the encoding and is stored
1544     // in the MCInst as such. Lop off the low two bits here.
1545     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1546     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1547   }
1548
1549   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1550     assert(N == 1 && "Invalid number of operands!");
1551     // The immediate is scaled by four in the encoding and is stored
1552     // in the MCInst as such. Lop off the low two bits here.
1553     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1554     Inst.addOperand(MCOperand::CreateImm(-(CE->getValue() / 4)));
1555   }
1556
1557   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1558     assert(N == 1 && "Invalid number of operands!");
1559     // The immediate is scaled by four in the encoding and is stored
1560     // in the MCInst as such. Lop off the low two bits here.
1561     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1562     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1563   }
1564
1565   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1566     assert(N == 1 && "Invalid number of operands!");
1567     // The constant encodes as the immediate-1, and we store in the instruction
1568     // the bits as encoded, so subtract off one here.
1569     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1570     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1571   }
1572
1573   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1574     assert(N == 1 && "Invalid number of operands!");
1575     // The constant encodes as the immediate-1, and we store in the instruction
1576     // the bits as encoded, so subtract off one here.
1577     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1578     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1579   }
1580
1581   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1582     assert(N == 1 && "Invalid number of operands!");
1583     // The constant encodes as the immediate, except for 32, which encodes as
1584     // zero.
1585     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1586     unsigned Imm = CE->getValue();
1587     Inst.addOperand(MCOperand::CreateImm((Imm == 32 ? 0 : Imm)));
1588   }
1589
1590   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1591     assert(N == 1 && "Invalid number of operands!");
1592     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1593     // the instruction as well.
1594     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1595     int Val = CE->getValue();
1596     Inst.addOperand(MCOperand::CreateImm(Val == 32 ? 0 : Val));
1597   }
1598
1599   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1600     assert(N == 1 && "Invalid number of operands!");
1601     // The operand is actually a t2_so_imm, but we have its bitwise
1602     // negation in the assembly source, so twiddle it here.
1603     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1604     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1605   }
1606
1607   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1608     assert(N == 1 && "Invalid number of operands!");
1609     // The operand is actually a t2_so_imm, but we have its
1610     // negation in the assembly source, so twiddle it here.
1611     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1612     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1613   }
1614
1615   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1616     assert(N == 1 && "Invalid number of operands!");
1617     // The operand is actually an imm0_4095, but we have its
1618     // negation in the assembly source, so twiddle it here.
1619     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1620     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1621   }
1622
1623   void addARMSOImmNotOperands(MCInst &Inst, unsigned N) const {
1624     assert(N == 1 && "Invalid number of operands!");
1625     // The operand is actually a so_imm, but we have its bitwise
1626     // negation in the assembly source, so twiddle it here.
1627     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1628     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1629   }
1630
1631   void addARMSOImmNegOperands(MCInst &Inst, unsigned N) const {
1632     assert(N == 1 && "Invalid number of operands!");
1633     // The operand is actually a so_imm, but we have its
1634     // negation in the assembly source, so twiddle it here.
1635     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1636     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1637   }
1638
1639   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
1640     assert(N == 1 && "Invalid number of operands!");
1641     Inst.addOperand(MCOperand::CreateImm(unsigned(getMemBarrierOpt())));
1642   }
1643
1644   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
1645     assert(N == 1 && "Invalid number of operands!");
1646     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1647   }
1648
1649   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
1650     assert(N == 1 && "Invalid number of operands!");
1651     int32_t Imm = Memory.OffsetImm->getValue();
1652     // FIXME: Handle #-0
1653     if (Imm == INT32_MIN) Imm = 0;
1654     Inst.addOperand(MCOperand::CreateImm(Imm));
1655   }
1656
1657   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
1658     assert(N == 1 && "Invalid number of operands!");
1659     assert(isImm() && "Not an immediate!");
1660
1661     // If we have an immediate that's not a constant, treat it as a label
1662     // reference needing a fixup.
1663     if (!isa<MCConstantExpr>(getImm())) {
1664       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1665       return;
1666     }
1667
1668     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1669     int Val = CE->getValue();
1670     Inst.addOperand(MCOperand::CreateImm(Val));
1671   }
1672
1673   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
1674     assert(N == 2 && "Invalid number of operands!");
1675     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1676     Inst.addOperand(MCOperand::CreateImm(Memory.Alignment));
1677   }
1678
1679   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
1680     assert(N == 3 && "Invalid number of operands!");
1681     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1682     if (!Memory.OffsetRegNum) {
1683       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1684       // Special case for #-0
1685       if (Val == INT32_MIN) Val = 0;
1686       if (Val < 0) Val = -Val;
1687       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1688     } else {
1689       // For register offset, we encode the shift type and negation flag
1690       // here.
1691       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
1692                               Memory.ShiftImm, Memory.ShiftType);
1693     }
1694     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1695     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1696     Inst.addOperand(MCOperand::CreateImm(Val));
1697   }
1698
1699   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
1700     assert(N == 2 && "Invalid number of operands!");
1701     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1702     assert(CE && "non-constant AM2OffsetImm operand!");
1703     int32_t Val = CE->getValue();
1704     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1705     // Special case for #-0
1706     if (Val == INT32_MIN) Val = 0;
1707     if (Val < 0) Val = -Val;
1708     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1709     Inst.addOperand(MCOperand::CreateReg(0));
1710     Inst.addOperand(MCOperand::CreateImm(Val));
1711   }
1712
1713   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
1714     assert(N == 3 && "Invalid number of operands!");
1715     // If we have an immediate that's not a constant, treat it as a label
1716     // reference needing a fixup. If it is a constant, it's something else
1717     // and we reject it.
1718     if (isImm()) {
1719       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1720       Inst.addOperand(MCOperand::CreateReg(0));
1721       Inst.addOperand(MCOperand::CreateImm(0));
1722       return;
1723     }
1724
1725     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1726     if (!Memory.OffsetRegNum) {
1727       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1728       // Special case for #-0
1729       if (Val == INT32_MIN) Val = 0;
1730       if (Val < 0) Val = -Val;
1731       Val = ARM_AM::getAM3Opc(AddSub, Val);
1732     } else {
1733       // For register offset, we encode the shift type and negation flag
1734       // here.
1735       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
1736     }
1737     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1738     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1739     Inst.addOperand(MCOperand::CreateImm(Val));
1740   }
1741
1742   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
1743     assert(N == 2 && "Invalid number of operands!");
1744     if (Kind == k_PostIndexRegister) {
1745       int32_t Val =
1746         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
1747       Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1748       Inst.addOperand(MCOperand::CreateImm(Val));
1749       return;
1750     }
1751
1752     // Constant offset.
1753     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
1754     int32_t Val = CE->getValue();
1755     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1756     // Special case for #-0
1757     if (Val == INT32_MIN) Val = 0;
1758     if (Val < 0) Val = -Val;
1759     Val = ARM_AM::getAM3Opc(AddSub, Val);
1760     Inst.addOperand(MCOperand::CreateReg(0));
1761     Inst.addOperand(MCOperand::CreateImm(Val));
1762   }
1763
1764   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
1765     assert(N == 2 && "Invalid number of operands!");
1766     // If we have an immediate that's not a constant, treat it as a label
1767     // reference needing a fixup. If it is a constant, it's something else
1768     // and we reject it.
1769     if (isImm()) {
1770       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1771       Inst.addOperand(MCOperand::CreateImm(0));
1772       return;
1773     }
1774
1775     // The lower two bits are always zero and as such are not encoded.
1776     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1777     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1778     // Special case for #-0
1779     if (Val == INT32_MIN) Val = 0;
1780     if (Val < 0) Val = -Val;
1781     Val = ARM_AM::getAM5Opc(AddSub, Val);
1782     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1783     Inst.addOperand(MCOperand::CreateImm(Val));
1784   }
1785
1786   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
1787     assert(N == 2 && "Invalid number of operands!");
1788     // If we have an immediate that's not a constant, treat it as a label
1789     // reference needing a fixup. If it is a constant, it's something else
1790     // and we reject it.
1791     if (isImm()) {
1792       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1793       Inst.addOperand(MCOperand::CreateImm(0));
1794       return;
1795     }
1796
1797     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1798     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1799     Inst.addOperand(MCOperand::CreateImm(Val));
1800   }
1801
1802   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
1803     assert(N == 2 && "Invalid number of operands!");
1804     // The lower two bits are always zero and as such are not encoded.
1805     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1806     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1807     Inst.addOperand(MCOperand::CreateImm(Val));
1808   }
1809
1810   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1811     assert(N == 2 && "Invalid number of operands!");
1812     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1813     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1814     Inst.addOperand(MCOperand::CreateImm(Val));
1815   }
1816
1817   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1818     addMemImm8OffsetOperands(Inst, N);
1819   }
1820
1821   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1822     addMemImm8OffsetOperands(Inst, N);
1823   }
1824
1825   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1826     assert(N == 2 && "Invalid number of operands!");
1827     // If this is an immediate, it's a label reference.
1828     if (isImm()) {
1829       addExpr(Inst, getImm());
1830       Inst.addOperand(MCOperand::CreateImm(0));
1831       return;
1832     }
1833
1834     // Otherwise, it's a normal memory reg+offset.
1835     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1836     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1837     Inst.addOperand(MCOperand::CreateImm(Val));
1838   }
1839
1840   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1841     assert(N == 2 && "Invalid number of operands!");
1842     // If this is an immediate, it's a label reference.
1843     if (isImm()) {
1844       addExpr(Inst, getImm());
1845       Inst.addOperand(MCOperand::CreateImm(0));
1846       return;
1847     }
1848
1849     // Otherwise, it's a normal memory reg+offset.
1850     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1851     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1852     Inst.addOperand(MCOperand::CreateImm(Val));
1853   }
1854
1855   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
1856     assert(N == 2 && "Invalid number of operands!");
1857     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1858     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1859   }
1860
1861   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
1862     assert(N == 2 && "Invalid number of operands!");
1863     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1864     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1865   }
1866
1867   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
1868     assert(N == 3 && "Invalid number of operands!");
1869     unsigned Val =
1870       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
1871                         Memory.ShiftImm, Memory.ShiftType);
1872     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1873     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1874     Inst.addOperand(MCOperand::CreateImm(Val));
1875   }
1876
1877   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
1878     assert(N == 3 && "Invalid number of operands!");
1879     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1880     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1881     Inst.addOperand(MCOperand::CreateImm(Memory.ShiftImm));
1882   }
1883
1884   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
1885     assert(N == 2 && "Invalid number of operands!");
1886     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1887     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1888   }
1889
1890   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
1891     assert(N == 2 && "Invalid number of operands!");
1892     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
1893     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1894     Inst.addOperand(MCOperand::CreateImm(Val));
1895   }
1896
1897   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
1898     assert(N == 2 && "Invalid number of operands!");
1899     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
1900     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1901     Inst.addOperand(MCOperand::CreateImm(Val));
1902   }
1903
1904   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
1905     assert(N == 2 && "Invalid number of operands!");
1906     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
1907     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1908     Inst.addOperand(MCOperand::CreateImm(Val));
1909   }
1910
1911   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
1912     assert(N == 2 && "Invalid number of operands!");
1913     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
1914     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1915     Inst.addOperand(MCOperand::CreateImm(Val));
1916   }
1917
1918   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
1919     assert(N == 1 && "Invalid number of operands!");
1920     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1921     assert(CE && "non-constant post-idx-imm8 operand!");
1922     int Imm = CE->getValue();
1923     bool isAdd = Imm >= 0;
1924     if (Imm == INT32_MIN) Imm = 0;
1925     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
1926     Inst.addOperand(MCOperand::CreateImm(Imm));
1927   }
1928
1929   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
1930     assert(N == 1 && "Invalid number of operands!");
1931     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1932     assert(CE && "non-constant post-idx-imm8s4 operand!");
1933     int Imm = CE->getValue();
1934     bool isAdd = Imm >= 0;
1935     if (Imm == INT32_MIN) Imm = 0;
1936     // Immediate is scaled by 4.
1937     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
1938     Inst.addOperand(MCOperand::CreateImm(Imm));
1939   }
1940
1941   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
1942     assert(N == 2 && "Invalid number of operands!");
1943     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1944     Inst.addOperand(MCOperand::CreateImm(PostIdxReg.isAdd));
1945   }
1946
1947   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
1948     assert(N == 2 && "Invalid number of operands!");
1949     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1950     // The sign, shift type, and shift amount are encoded in a single operand
1951     // using the AM2 encoding helpers.
1952     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
1953     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
1954                                      PostIdxReg.ShiftTy);
1955     Inst.addOperand(MCOperand::CreateImm(Imm));
1956   }
1957
1958   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
1959     assert(N == 1 && "Invalid number of operands!");
1960     Inst.addOperand(MCOperand::CreateImm(unsigned(getMSRMask())));
1961   }
1962
1963   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
1964     assert(N == 1 && "Invalid number of operands!");
1965     Inst.addOperand(MCOperand::CreateImm(unsigned(getProcIFlags())));
1966   }
1967
1968   void addVecListOperands(MCInst &Inst, unsigned N) const {
1969     assert(N == 1 && "Invalid number of operands!");
1970     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
1971   }
1972
1973   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
1974     assert(N == 2 && "Invalid number of operands!");
1975     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
1976     Inst.addOperand(MCOperand::CreateImm(VectorList.LaneIndex));
1977   }
1978
1979   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
1980     assert(N == 1 && "Invalid number of operands!");
1981     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1982   }
1983
1984   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
1985     assert(N == 1 && "Invalid number of operands!");
1986     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1987   }
1988
1989   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
1990     assert(N == 1 && "Invalid number of operands!");
1991     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1992   }
1993
1994   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
1995     assert(N == 1 && "Invalid number of operands!");
1996     // The immediate encodes the type of constant as well as the value.
1997     // Mask in that this is an i8 splat.
1998     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1999     Inst.addOperand(MCOperand::CreateImm(CE->getValue() | 0xe00));
2000   }
2001
2002   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
2003     assert(N == 1 && "Invalid number of operands!");
2004     // The immediate encodes the type of constant as well as the value.
2005     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2006     unsigned Value = CE->getValue();
2007     if (Value >= 256)
2008       Value = (Value >> 8) | 0xa00;
2009     else
2010       Value |= 0x800;
2011     Inst.addOperand(MCOperand::CreateImm(Value));
2012   }
2013
2014   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2015     assert(N == 1 && "Invalid number of operands!");
2016     // The immediate encodes the type of constant as well as the value.
2017     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2018     unsigned Value = CE->getValue();
2019     if (Value >= 256 && Value <= 0xff00)
2020       Value = (Value >> 8) | 0x200;
2021     else if (Value > 0xffff && Value <= 0xff0000)
2022       Value = (Value >> 16) | 0x400;
2023     else if (Value > 0xffffff)
2024       Value = (Value >> 24) | 0x600;
2025     Inst.addOperand(MCOperand::CreateImm(Value));
2026   }
2027
2028   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2029     assert(N == 1 && "Invalid number of operands!");
2030     // The immediate encodes the type of constant as well as the value.
2031     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2032     unsigned Value = CE->getValue();
2033     if (Value >= 256 && Value <= 0xffff)
2034       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2035     else if (Value > 0xffff && Value <= 0xffffff)
2036       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2037     else if (Value > 0xffffff)
2038       Value = (Value >> 24) | 0x600;
2039     Inst.addOperand(MCOperand::CreateImm(Value));
2040   }
2041
2042   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2043     assert(N == 1 && "Invalid number of operands!");
2044     // The immediate encodes the type of constant as well as the value.
2045     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2046     unsigned Value = ~CE->getValue();
2047     if (Value >= 256 && Value <= 0xffff)
2048       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2049     else if (Value > 0xffff && Value <= 0xffffff)
2050       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2051     else if (Value > 0xffffff)
2052       Value = (Value >> 24) | 0x600;
2053     Inst.addOperand(MCOperand::CreateImm(Value));
2054   }
2055
2056   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2057     assert(N == 1 && "Invalid number of operands!");
2058     // The immediate encodes the type of constant as well as the value.
2059     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2060     uint64_t Value = CE->getValue();
2061     unsigned Imm = 0;
2062     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2063       Imm |= (Value & 1) << i;
2064     }
2065     Inst.addOperand(MCOperand::CreateImm(Imm | 0x1e00));
2066   }
2067
2068   virtual void print(raw_ostream &OS) const;
2069
2070   static ARMOperand *CreateITMask(unsigned Mask, SMLoc S) {
2071     ARMOperand *Op = new ARMOperand(k_ITCondMask);
2072     Op->ITMask.Mask = Mask;
2073     Op->StartLoc = S;
2074     Op->EndLoc = S;
2075     return Op;
2076   }
2077
2078   static ARMOperand *CreateCondCode(ARMCC::CondCodes CC, SMLoc S) {
2079     ARMOperand *Op = new ARMOperand(k_CondCode);
2080     Op->CC.Val = CC;
2081     Op->StartLoc = S;
2082     Op->EndLoc = S;
2083     return Op;
2084   }
2085
2086   static ARMOperand *CreateCoprocNum(unsigned CopVal, SMLoc S) {
2087     ARMOperand *Op = new ARMOperand(k_CoprocNum);
2088     Op->Cop.Val = CopVal;
2089     Op->StartLoc = S;
2090     Op->EndLoc = S;
2091     return Op;
2092   }
2093
2094   static ARMOperand *CreateCoprocReg(unsigned CopVal, SMLoc S) {
2095     ARMOperand *Op = new ARMOperand(k_CoprocReg);
2096     Op->Cop.Val = CopVal;
2097     Op->StartLoc = S;
2098     Op->EndLoc = S;
2099     return Op;
2100   }
2101
2102   static ARMOperand *CreateCoprocOption(unsigned Val, SMLoc S, SMLoc E) {
2103     ARMOperand *Op = new ARMOperand(k_CoprocOption);
2104     Op->Cop.Val = Val;
2105     Op->StartLoc = S;
2106     Op->EndLoc = E;
2107     return Op;
2108   }
2109
2110   static ARMOperand *CreateCCOut(unsigned RegNum, SMLoc S) {
2111     ARMOperand *Op = new ARMOperand(k_CCOut);
2112     Op->Reg.RegNum = RegNum;
2113     Op->StartLoc = S;
2114     Op->EndLoc = S;
2115     return Op;
2116   }
2117
2118   static ARMOperand *CreateToken(StringRef Str, SMLoc S) {
2119     ARMOperand *Op = new ARMOperand(k_Token);
2120     Op->Tok.Data = Str.data();
2121     Op->Tok.Length = Str.size();
2122     Op->StartLoc = S;
2123     Op->EndLoc = S;
2124     return Op;
2125   }
2126
2127   static ARMOperand *CreateReg(unsigned RegNum, SMLoc S, SMLoc E) {
2128     ARMOperand *Op = new ARMOperand(k_Register);
2129     Op->Reg.RegNum = RegNum;
2130     Op->StartLoc = S;
2131     Op->EndLoc = E;
2132     return Op;
2133   }
2134
2135   static ARMOperand *CreateShiftedRegister(ARM_AM::ShiftOpc ShTy,
2136                                            unsigned SrcReg,
2137                                            unsigned ShiftReg,
2138                                            unsigned ShiftImm,
2139                                            SMLoc S, SMLoc E) {
2140     ARMOperand *Op = new ARMOperand(k_ShiftedRegister);
2141     Op->RegShiftedReg.ShiftTy = ShTy;
2142     Op->RegShiftedReg.SrcReg = SrcReg;
2143     Op->RegShiftedReg.ShiftReg = ShiftReg;
2144     Op->RegShiftedReg.ShiftImm = ShiftImm;
2145     Op->StartLoc = S;
2146     Op->EndLoc = E;
2147     return Op;
2148   }
2149
2150   static ARMOperand *CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy,
2151                                             unsigned SrcReg,
2152                                             unsigned ShiftImm,
2153                                             SMLoc S, SMLoc E) {
2154     ARMOperand *Op = new ARMOperand(k_ShiftedImmediate);
2155     Op->RegShiftedImm.ShiftTy = ShTy;
2156     Op->RegShiftedImm.SrcReg = SrcReg;
2157     Op->RegShiftedImm.ShiftImm = ShiftImm;
2158     Op->StartLoc = S;
2159     Op->EndLoc = E;
2160     return Op;
2161   }
2162
2163   static ARMOperand *CreateShifterImm(bool isASR, unsigned Imm,
2164                                    SMLoc S, SMLoc E) {
2165     ARMOperand *Op = new ARMOperand(k_ShifterImmediate);
2166     Op->ShifterImm.isASR = isASR;
2167     Op->ShifterImm.Imm = Imm;
2168     Op->StartLoc = S;
2169     Op->EndLoc = E;
2170     return Op;
2171   }
2172
2173   static ARMOperand *CreateRotImm(unsigned Imm, SMLoc S, SMLoc E) {
2174     ARMOperand *Op = new ARMOperand(k_RotateImmediate);
2175     Op->RotImm.Imm = Imm;
2176     Op->StartLoc = S;
2177     Op->EndLoc = E;
2178     return Op;
2179   }
2180
2181   static ARMOperand *CreateBitfield(unsigned LSB, unsigned Width,
2182                                     SMLoc S, SMLoc E) {
2183     ARMOperand *Op = new ARMOperand(k_BitfieldDescriptor);
2184     Op->Bitfield.LSB = LSB;
2185     Op->Bitfield.Width = Width;
2186     Op->StartLoc = S;
2187     Op->EndLoc = E;
2188     return Op;
2189   }
2190
2191   static ARMOperand *
2192   CreateRegList(const SmallVectorImpl<std::pair<unsigned, SMLoc> > &Regs,
2193                 SMLoc StartLoc, SMLoc EndLoc) {
2194     KindTy Kind = k_RegisterList;
2195
2196     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().first))
2197       Kind = k_DPRRegisterList;
2198     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2199              contains(Regs.front().first))
2200       Kind = k_SPRRegisterList;
2201
2202     ARMOperand *Op = new ARMOperand(Kind);
2203     for (SmallVectorImpl<std::pair<unsigned, SMLoc> >::const_iterator
2204            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2205       Op->Registers.push_back(I->first);
2206     array_pod_sort(Op->Registers.begin(), Op->Registers.end());
2207     Op->StartLoc = StartLoc;
2208     Op->EndLoc = EndLoc;
2209     return Op;
2210   }
2211
2212   static ARMOperand *CreateVectorList(unsigned RegNum, unsigned Count,
2213                                       bool isDoubleSpaced, SMLoc S, SMLoc E) {
2214     ARMOperand *Op = new ARMOperand(k_VectorList);
2215     Op->VectorList.RegNum = RegNum;
2216     Op->VectorList.Count = Count;
2217     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2218     Op->StartLoc = S;
2219     Op->EndLoc = E;
2220     return Op;
2221   }
2222
2223   static ARMOperand *CreateVectorListAllLanes(unsigned RegNum, unsigned Count,
2224                                               bool isDoubleSpaced,
2225                                               SMLoc S, SMLoc E) {
2226     ARMOperand *Op = new ARMOperand(k_VectorListAllLanes);
2227     Op->VectorList.RegNum = RegNum;
2228     Op->VectorList.Count = Count;
2229     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2230     Op->StartLoc = S;
2231     Op->EndLoc = E;
2232     return Op;
2233   }
2234
2235   static ARMOperand *CreateVectorListIndexed(unsigned RegNum, unsigned Count,
2236                                              unsigned Index,
2237                                              bool isDoubleSpaced,
2238                                              SMLoc S, SMLoc E) {
2239     ARMOperand *Op = new ARMOperand(k_VectorListIndexed);
2240     Op->VectorList.RegNum = RegNum;
2241     Op->VectorList.Count = Count;
2242     Op->VectorList.LaneIndex = Index;
2243     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2244     Op->StartLoc = S;
2245     Op->EndLoc = E;
2246     return Op;
2247   }
2248
2249   static ARMOperand *CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E,
2250                                        MCContext &Ctx) {
2251     ARMOperand *Op = new ARMOperand(k_VectorIndex);
2252     Op->VectorIndex.Val = Idx;
2253     Op->StartLoc = S;
2254     Op->EndLoc = E;
2255     return Op;
2256   }
2257
2258   static ARMOperand *CreateImm(const MCExpr *Val, SMLoc S, SMLoc E) {
2259     ARMOperand *Op = new ARMOperand(k_Immediate);
2260     Op->Imm.Val = Val;
2261     Op->StartLoc = S;
2262     Op->EndLoc = E;
2263     return Op;
2264   }
2265
2266   static ARMOperand *CreateMem(unsigned BaseRegNum,
2267                                const MCConstantExpr *OffsetImm,
2268                                unsigned OffsetRegNum,
2269                                ARM_AM::ShiftOpc ShiftType,
2270                                unsigned ShiftImm,
2271                                unsigned Alignment,
2272                                bool isNegative,
2273                                SMLoc S, SMLoc E) {
2274     ARMOperand *Op = new ARMOperand(k_Memory);
2275     Op->Memory.BaseRegNum = BaseRegNum;
2276     Op->Memory.OffsetImm = OffsetImm;
2277     Op->Memory.OffsetRegNum = OffsetRegNum;
2278     Op->Memory.ShiftType = ShiftType;
2279     Op->Memory.ShiftImm = ShiftImm;
2280     Op->Memory.Alignment = Alignment;
2281     Op->Memory.isNegative = isNegative;
2282     Op->StartLoc = S;
2283     Op->EndLoc = E;
2284     return Op;
2285   }
2286
2287   static ARMOperand *CreatePostIdxReg(unsigned RegNum, bool isAdd,
2288                                       ARM_AM::ShiftOpc ShiftTy,
2289                                       unsigned ShiftImm,
2290                                       SMLoc S, SMLoc E) {
2291     ARMOperand *Op = new ARMOperand(k_PostIndexRegister);
2292     Op->PostIdxReg.RegNum = RegNum;
2293     Op->PostIdxReg.isAdd = isAdd;
2294     Op->PostIdxReg.ShiftTy = ShiftTy;
2295     Op->PostIdxReg.ShiftImm = ShiftImm;
2296     Op->StartLoc = S;
2297     Op->EndLoc = E;
2298     return Op;
2299   }
2300
2301   static ARMOperand *CreateMemBarrierOpt(ARM_MB::MemBOpt Opt, SMLoc S) {
2302     ARMOperand *Op = new ARMOperand(k_MemBarrierOpt);
2303     Op->MBOpt.Val = Opt;
2304     Op->StartLoc = S;
2305     Op->EndLoc = S;
2306     return Op;
2307   }
2308
2309   static ARMOperand *CreateProcIFlags(ARM_PROC::IFlags IFlags, SMLoc S) {
2310     ARMOperand *Op = new ARMOperand(k_ProcIFlags);
2311     Op->IFlags.Val = IFlags;
2312     Op->StartLoc = S;
2313     Op->EndLoc = S;
2314     return Op;
2315   }
2316
2317   static ARMOperand *CreateMSRMask(unsigned MMask, SMLoc S) {
2318     ARMOperand *Op = new ARMOperand(k_MSRMask);
2319     Op->MMask.Val = MMask;
2320     Op->StartLoc = S;
2321     Op->EndLoc = S;
2322     return Op;
2323   }
2324 };
2325
2326 } // end anonymous namespace.
2327
2328 void ARMOperand::print(raw_ostream &OS) const {
2329   switch (Kind) {
2330   case k_CondCode:
2331     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2332     break;
2333   case k_CCOut:
2334     OS << "<ccout " << getReg() << ">";
2335     break;
2336   case k_ITCondMask: {
2337     static const char *const MaskStr[] = {
2338       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2339       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2340     };
2341     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2342     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2343     break;
2344   }
2345   case k_CoprocNum:
2346     OS << "<coprocessor number: " << getCoproc() << ">";
2347     break;
2348   case k_CoprocReg:
2349     OS << "<coprocessor register: " << getCoproc() << ">";
2350     break;
2351   case k_CoprocOption:
2352     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2353     break;
2354   case k_MSRMask:
2355     OS << "<mask: " << getMSRMask() << ">";
2356     break;
2357   case k_Immediate:
2358     getImm()->print(OS);
2359     break;
2360   case k_MemBarrierOpt:
2361     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt()) << ">";
2362     break;
2363   case k_Memory:
2364     OS << "<memory "
2365        << " base:" << Memory.BaseRegNum;
2366     OS << ">";
2367     break;
2368   case k_PostIndexRegister:
2369     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2370        << PostIdxReg.RegNum;
2371     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2372       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2373          << PostIdxReg.ShiftImm;
2374     OS << ">";
2375     break;
2376   case k_ProcIFlags: {
2377     OS << "<ARM_PROC::";
2378     unsigned IFlags = getProcIFlags();
2379     for (int i=2; i >= 0; --i)
2380       if (IFlags & (1 << i))
2381         OS << ARM_PROC::IFlagsToString(1 << i);
2382     OS << ">";
2383     break;
2384   }
2385   case k_Register:
2386     OS << "<register " << getReg() << ">";
2387     break;
2388   case k_ShifterImmediate:
2389     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2390        << " #" << ShifterImm.Imm << ">";
2391     break;
2392   case k_ShiftedRegister:
2393     OS << "<so_reg_reg "
2394        << RegShiftedReg.SrcReg << " "
2395        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2396        << " " << RegShiftedReg.ShiftReg << ">";
2397     break;
2398   case k_ShiftedImmediate:
2399     OS << "<so_reg_imm "
2400        << RegShiftedImm.SrcReg << " "
2401        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2402        << " #" << RegShiftedImm.ShiftImm << ">";
2403     break;
2404   case k_RotateImmediate:
2405     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2406     break;
2407   case k_BitfieldDescriptor:
2408     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2409        << ", width: " << Bitfield.Width << ">";
2410     break;
2411   case k_RegisterList:
2412   case k_DPRRegisterList:
2413   case k_SPRRegisterList: {
2414     OS << "<register_list ";
2415
2416     const SmallVectorImpl<unsigned> &RegList = getRegList();
2417     for (SmallVectorImpl<unsigned>::const_iterator
2418            I = RegList.begin(), E = RegList.end(); I != E; ) {
2419       OS << *I;
2420       if (++I < E) OS << ", ";
2421     }
2422
2423     OS << ">";
2424     break;
2425   }
2426   case k_VectorList:
2427     OS << "<vector_list " << VectorList.Count << " * "
2428        << VectorList.RegNum << ">";
2429     break;
2430   case k_VectorListAllLanes:
2431     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2432        << VectorList.RegNum << ">";
2433     break;
2434   case k_VectorListIndexed:
2435     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2436        << VectorList.Count << " * " << VectorList.RegNum << ">";
2437     break;
2438   case k_Token:
2439     OS << "'" << getToken() << "'";
2440     break;
2441   case k_VectorIndex:
2442     OS << "<vectorindex " << getVectorIndex() << ">";
2443     break;
2444   }
2445 }
2446
2447 /// @name Auto-generated Match Functions
2448 /// {
2449
2450 static unsigned MatchRegisterName(StringRef Name);
2451
2452 /// }
2453
2454 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2455                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2456   StartLoc = Parser.getTok().getLoc();
2457   RegNo = tryParseRegister();
2458   EndLoc = Parser.getTok().getLoc();
2459
2460   return (RegNo == (unsigned)-1);
2461 }
2462
2463 /// Try to parse a register name.  The token must be an Identifier when called,
2464 /// and if it is a register name the token is eaten and the register number is
2465 /// returned.  Otherwise return -1.
2466 ///
2467 int ARMAsmParser::tryParseRegister() {
2468   const AsmToken &Tok = Parser.getTok();
2469   if (Tok.isNot(AsmToken::Identifier)) return -1;
2470
2471   std::string lowerCase = Tok.getString().lower();
2472   unsigned RegNum = MatchRegisterName(lowerCase);
2473   if (!RegNum) {
2474     RegNum = StringSwitch<unsigned>(lowerCase)
2475       .Case("r13", ARM::SP)
2476       .Case("r14", ARM::LR)
2477       .Case("r15", ARM::PC)
2478       .Case("ip", ARM::R12)
2479       // Additional register name aliases for 'gas' compatibility.
2480       .Case("a1", ARM::R0)
2481       .Case("a2", ARM::R1)
2482       .Case("a3", ARM::R2)
2483       .Case("a4", ARM::R3)
2484       .Case("v1", ARM::R4)
2485       .Case("v2", ARM::R5)
2486       .Case("v3", ARM::R6)
2487       .Case("v4", ARM::R7)
2488       .Case("v5", ARM::R8)
2489       .Case("v6", ARM::R9)
2490       .Case("v7", ARM::R10)
2491       .Case("v8", ARM::R11)
2492       .Case("sb", ARM::R9)
2493       .Case("sl", ARM::R10)
2494       .Case("fp", ARM::R11)
2495       .Default(0);
2496   }
2497   if (!RegNum) {
2498     // Check for aliases registered via .req. Canonicalize to lower case.
2499     // That's more consistent since register names are case insensitive, and
2500     // it's how the original entry was passed in from MC/MCParser/AsmParser.
2501     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
2502     // If no match, return failure.
2503     if (Entry == RegisterReqs.end())
2504       return -1;
2505     Parser.Lex(); // Eat identifier token.
2506     return Entry->getValue();
2507   }
2508
2509   Parser.Lex(); // Eat identifier token.
2510
2511   return RegNum;
2512 }
2513
2514 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
2515 // If a recoverable error occurs, return 1. If an irrecoverable error
2516 // occurs, return -1. An irrecoverable error is one where tokens have been
2517 // consumed in the process of trying to parse the shifter (i.e., when it is
2518 // indeed a shifter operand, but malformed).
2519 int ARMAsmParser::tryParseShiftRegister(
2520                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2521   SMLoc S = Parser.getTok().getLoc();
2522   const AsmToken &Tok = Parser.getTok();
2523   assert(Tok.is(AsmToken::Identifier) && "Token is not an Identifier");
2524
2525   std::string lowerCase = Tok.getString().lower();
2526   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
2527       .Case("asl", ARM_AM::lsl)
2528       .Case("lsl", ARM_AM::lsl)
2529       .Case("lsr", ARM_AM::lsr)
2530       .Case("asr", ARM_AM::asr)
2531       .Case("ror", ARM_AM::ror)
2532       .Case("rrx", ARM_AM::rrx)
2533       .Default(ARM_AM::no_shift);
2534
2535   if (ShiftTy == ARM_AM::no_shift)
2536     return 1;
2537
2538   Parser.Lex(); // Eat the operator.
2539
2540   // The source register for the shift has already been added to the
2541   // operand list, so we need to pop it off and combine it into the shifted
2542   // register operand instead.
2543   OwningPtr<ARMOperand> PrevOp((ARMOperand*)Operands.pop_back_val());
2544   if (!PrevOp->isReg())
2545     return Error(PrevOp->getStartLoc(), "shift must be of a register");
2546   int SrcReg = PrevOp->getReg();
2547   int64_t Imm = 0;
2548   int ShiftReg = 0;
2549   if (ShiftTy == ARM_AM::rrx) {
2550     // RRX Doesn't have an explicit shift amount. The encoder expects
2551     // the shift register to be the same as the source register. Seems odd,
2552     // but OK.
2553     ShiftReg = SrcReg;
2554   } else {
2555     // Figure out if this is shifted by a constant or a register (for non-RRX).
2556     if (Parser.getTok().is(AsmToken::Hash) ||
2557         Parser.getTok().is(AsmToken::Dollar)) {
2558       Parser.Lex(); // Eat hash.
2559       SMLoc ImmLoc = Parser.getTok().getLoc();
2560       const MCExpr *ShiftExpr = 0;
2561       if (getParser().ParseExpression(ShiftExpr)) {
2562         Error(ImmLoc, "invalid immediate shift value");
2563         return -1;
2564       }
2565       // The expression must be evaluatable as an immediate.
2566       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
2567       if (!CE) {
2568         Error(ImmLoc, "invalid immediate shift value");
2569         return -1;
2570       }
2571       // Range check the immediate.
2572       // lsl, ror: 0 <= imm <= 31
2573       // lsr, asr: 0 <= imm <= 32
2574       Imm = CE->getValue();
2575       if (Imm < 0 ||
2576           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
2577           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
2578         Error(ImmLoc, "immediate shift value out of range");
2579         return -1;
2580       }
2581       // shift by zero is a nop. Always send it through as lsl.
2582       // ('as' compatibility)
2583       if (Imm == 0)
2584         ShiftTy = ARM_AM::lsl;
2585     } else if (Parser.getTok().is(AsmToken::Identifier)) {
2586       ShiftReg = tryParseRegister();
2587       SMLoc L = Parser.getTok().getLoc();
2588       if (ShiftReg == -1) {
2589         Error (L, "expected immediate or register in shift operand");
2590         return -1;
2591       }
2592     } else {
2593       Error (Parser.getTok().getLoc(),
2594                     "expected immediate or register in shift operand");
2595       return -1;
2596     }
2597   }
2598
2599   if (ShiftReg && ShiftTy != ARM_AM::rrx)
2600     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
2601                                                          ShiftReg, Imm,
2602                                                S, Parser.getTok().getLoc()));
2603   else
2604     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
2605                                                S, Parser.getTok().getLoc()));
2606
2607   return 0;
2608 }
2609
2610
2611 /// Try to parse a register name.  The token must be an Identifier when called.
2612 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
2613 /// if there is a "writeback". 'true' if it's not a register.
2614 ///
2615 /// TODO this is likely to change to allow different register types and or to
2616 /// parse for a specific register type.
2617 bool ARMAsmParser::
2618 tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2619   SMLoc S = Parser.getTok().getLoc();
2620   int RegNo = tryParseRegister();
2621   if (RegNo == -1)
2622     return true;
2623
2624   Operands.push_back(ARMOperand::CreateReg(RegNo, S, Parser.getTok().getLoc()));
2625
2626   const AsmToken &ExclaimTok = Parser.getTok();
2627   if (ExclaimTok.is(AsmToken::Exclaim)) {
2628     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
2629                                                ExclaimTok.getLoc()));
2630     Parser.Lex(); // Eat exclaim token
2631     return false;
2632   }
2633
2634   // Also check for an index operand. This is only legal for vector registers,
2635   // but that'll get caught OK in operand matching, so we don't need to
2636   // explicitly filter everything else out here.
2637   if (Parser.getTok().is(AsmToken::LBrac)) {
2638     SMLoc SIdx = Parser.getTok().getLoc();
2639     Parser.Lex(); // Eat left bracket token.
2640
2641     const MCExpr *ImmVal;
2642     if (getParser().ParseExpression(ImmVal))
2643       return true;
2644     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
2645     if (!MCE)
2646       return TokError("immediate value expected for vector index");
2647
2648     SMLoc E = Parser.getTok().getLoc();
2649     if (Parser.getTok().isNot(AsmToken::RBrac))
2650       return Error(E, "']' expected");
2651
2652     Parser.Lex(); // Eat right bracket token.
2653
2654     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
2655                                                      SIdx, E,
2656                                                      getContext()));
2657   }
2658
2659   return false;
2660 }
2661
2662 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
2663 /// instruction with a symbolic operand name. Example: "p1", "p7", "c3",
2664 /// "c5", ...
2665 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
2666   // Use the same layout as the tablegen'erated register name matcher. Ugly,
2667   // but efficient.
2668   switch (Name.size()) {
2669   default: return -1;
2670   case 2:
2671     if (Name[0] != CoprocOp)
2672       return -1;
2673     switch (Name[1]) {
2674     default:  return -1;
2675     case '0': return 0;
2676     case '1': return 1;
2677     case '2': return 2;
2678     case '3': return 3;
2679     case '4': return 4;
2680     case '5': return 5;
2681     case '6': return 6;
2682     case '7': return 7;
2683     case '8': return 8;
2684     case '9': return 9;
2685     }
2686   case 3:
2687     if (Name[0] != CoprocOp || Name[1] != '1')
2688       return -1;
2689     switch (Name[2]) {
2690     default:  return -1;
2691     case '0': return 10;
2692     case '1': return 11;
2693     case '2': return 12;
2694     case '3': return 13;
2695     case '4': return 14;
2696     case '5': return 15;
2697     }
2698   }
2699 }
2700
2701 /// parseITCondCode - Try to parse a condition code for an IT instruction.
2702 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2703 parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2704   SMLoc S = Parser.getTok().getLoc();
2705   const AsmToken &Tok = Parser.getTok();
2706   if (!Tok.is(AsmToken::Identifier))
2707     return MatchOperand_NoMatch;
2708   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
2709     .Case("eq", ARMCC::EQ)
2710     .Case("ne", ARMCC::NE)
2711     .Case("hs", ARMCC::HS)
2712     .Case("cs", ARMCC::HS)
2713     .Case("lo", ARMCC::LO)
2714     .Case("cc", ARMCC::LO)
2715     .Case("mi", ARMCC::MI)
2716     .Case("pl", ARMCC::PL)
2717     .Case("vs", ARMCC::VS)
2718     .Case("vc", ARMCC::VC)
2719     .Case("hi", ARMCC::HI)
2720     .Case("ls", ARMCC::LS)
2721     .Case("ge", ARMCC::GE)
2722     .Case("lt", ARMCC::LT)
2723     .Case("gt", ARMCC::GT)
2724     .Case("le", ARMCC::LE)
2725     .Case("al", ARMCC::AL)
2726     .Default(~0U);
2727   if (CC == ~0U)
2728     return MatchOperand_NoMatch;
2729   Parser.Lex(); // Eat the token.
2730
2731   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
2732
2733   return MatchOperand_Success;
2734 }
2735
2736 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
2737 /// token must be an Identifier when called, and if it is a coprocessor
2738 /// number, the token is eaten and the operand is added to the operand list.
2739 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2740 parseCoprocNumOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2741   SMLoc S = Parser.getTok().getLoc();
2742   const AsmToken &Tok = Parser.getTok();
2743   if (Tok.isNot(AsmToken::Identifier))
2744     return MatchOperand_NoMatch;
2745
2746   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
2747   if (Num == -1)
2748     return MatchOperand_NoMatch;
2749
2750   Parser.Lex(); // Eat identifier token.
2751   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
2752   return MatchOperand_Success;
2753 }
2754
2755 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
2756 /// token must be an Identifier when called, and if it is a coprocessor
2757 /// number, the token is eaten and the operand is added to the operand list.
2758 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2759 parseCoprocRegOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2760   SMLoc S = Parser.getTok().getLoc();
2761   const AsmToken &Tok = Parser.getTok();
2762   if (Tok.isNot(AsmToken::Identifier))
2763     return MatchOperand_NoMatch;
2764
2765   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
2766   if (Reg == -1)
2767     return MatchOperand_NoMatch;
2768
2769   Parser.Lex(); // Eat identifier token.
2770   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
2771   return MatchOperand_Success;
2772 }
2773
2774 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
2775 /// coproc_option : '{' imm0_255 '}'
2776 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2777 parseCoprocOptionOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2778   SMLoc S = Parser.getTok().getLoc();
2779
2780   // If this isn't a '{', this isn't a coprocessor immediate operand.
2781   if (Parser.getTok().isNot(AsmToken::LCurly))
2782     return MatchOperand_NoMatch;
2783   Parser.Lex(); // Eat the '{'
2784
2785   const MCExpr *Expr;
2786   SMLoc Loc = Parser.getTok().getLoc();
2787   if (getParser().ParseExpression(Expr)) {
2788     Error(Loc, "illegal expression");
2789     return MatchOperand_ParseFail;
2790   }
2791   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
2792   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
2793     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
2794     return MatchOperand_ParseFail;
2795   }
2796   int Val = CE->getValue();
2797
2798   // Check for and consume the closing '}'
2799   if (Parser.getTok().isNot(AsmToken::RCurly))
2800     return MatchOperand_ParseFail;
2801   SMLoc E = Parser.getTok().getLoc();
2802   Parser.Lex(); // Eat the '}'
2803
2804   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
2805   return MatchOperand_Success;
2806 }
2807
2808 // For register list parsing, we need to map from raw GPR register numbering
2809 // to the enumeration values. The enumeration values aren't sorted by
2810 // register number due to our using "sp", "lr" and "pc" as canonical names.
2811 static unsigned getNextRegister(unsigned Reg) {
2812   // If this is a GPR, we need to do it manually, otherwise we can rely
2813   // on the sort ordering of the enumeration since the other reg-classes
2814   // are sane.
2815   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2816     return Reg + 1;
2817   switch(Reg) {
2818   default: llvm_unreachable("Invalid GPR number!");
2819   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
2820   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
2821   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
2822   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
2823   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
2824   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
2825   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
2826   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
2827   }
2828 }
2829
2830 // Return the low-subreg of a given Q register.
2831 static unsigned getDRegFromQReg(unsigned QReg) {
2832   switch (QReg) {
2833   default: llvm_unreachable("expected a Q register!");
2834   case ARM::Q0:  return ARM::D0;
2835   case ARM::Q1:  return ARM::D2;
2836   case ARM::Q2:  return ARM::D4;
2837   case ARM::Q3:  return ARM::D6;
2838   case ARM::Q4:  return ARM::D8;
2839   case ARM::Q5:  return ARM::D10;
2840   case ARM::Q6:  return ARM::D12;
2841   case ARM::Q7:  return ARM::D14;
2842   case ARM::Q8:  return ARM::D16;
2843   case ARM::Q9:  return ARM::D18;
2844   case ARM::Q10: return ARM::D20;
2845   case ARM::Q11: return ARM::D22;
2846   case ARM::Q12: return ARM::D24;
2847   case ARM::Q13: return ARM::D26;
2848   case ARM::Q14: return ARM::D28;
2849   case ARM::Q15: return ARM::D30;
2850   }
2851 }
2852
2853 /// Parse a register list.
2854 bool ARMAsmParser::
2855 parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2856   assert(Parser.getTok().is(AsmToken::LCurly) &&
2857          "Token is not a Left Curly Brace");
2858   SMLoc S = Parser.getTok().getLoc();
2859   Parser.Lex(); // Eat '{' token.
2860   SMLoc RegLoc = Parser.getTok().getLoc();
2861
2862   // Check the first register in the list to see what register class
2863   // this is a list of.
2864   int Reg = tryParseRegister();
2865   if (Reg == -1)
2866     return Error(RegLoc, "register expected");
2867
2868   // The reglist instructions have at most 16 registers, so reserve
2869   // space for that many.
2870   SmallVector<std::pair<unsigned, SMLoc>, 16> Registers;
2871
2872   // Allow Q regs and just interpret them as the two D sub-registers.
2873   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
2874     Reg = getDRegFromQReg(Reg);
2875     Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2876     ++Reg;
2877   }
2878   const MCRegisterClass *RC;
2879   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2880     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
2881   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
2882     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
2883   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
2884     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
2885   else
2886     return Error(RegLoc, "invalid register in register list");
2887
2888   // Store the register.
2889   Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2890
2891   // This starts immediately after the first register token in the list,
2892   // so we can see either a comma or a minus (range separator) as a legal
2893   // next token.
2894   while (Parser.getTok().is(AsmToken::Comma) ||
2895          Parser.getTok().is(AsmToken::Minus)) {
2896     if (Parser.getTok().is(AsmToken::Minus)) {
2897       Parser.Lex(); // Eat the minus.
2898       SMLoc EndLoc = Parser.getTok().getLoc();
2899       int EndReg = tryParseRegister();
2900       if (EndReg == -1)
2901         return Error(EndLoc, "register expected");
2902       // Allow Q regs and just interpret them as the two D sub-registers.
2903       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
2904         EndReg = getDRegFromQReg(EndReg) + 1;
2905       // If the register is the same as the start reg, there's nothing
2906       // more to do.
2907       if (Reg == EndReg)
2908         continue;
2909       // The register must be in the same register class as the first.
2910       if (!RC->contains(EndReg))
2911         return Error(EndLoc, "invalid register in register list");
2912       // Ranges must go from low to high.
2913       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
2914         return Error(EndLoc, "bad range in register list");
2915
2916       // Add all the registers in the range to the register list.
2917       while (Reg != EndReg) {
2918         Reg = getNextRegister(Reg);
2919         Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2920       }
2921       continue;
2922     }
2923     Parser.Lex(); // Eat the comma.
2924     RegLoc = Parser.getTok().getLoc();
2925     int OldReg = Reg;
2926     const AsmToken RegTok = Parser.getTok();
2927     Reg = tryParseRegister();
2928     if (Reg == -1)
2929       return Error(RegLoc, "register expected");
2930     // Allow Q regs and just interpret them as the two D sub-registers.
2931     bool isQReg = false;
2932     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
2933       Reg = getDRegFromQReg(Reg);
2934       isQReg = true;
2935     }
2936     // The register must be in the same register class as the first.
2937     if (!RC->contains(Reg))
2938       return Error(RegLoc, "invalid register in register list");
2939     // List must be monotonically increasing.
2940     if (MRI->getEncodingValue(Reg) < MRI->getEncodingValue(OldReg)) {
2941       if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2942         Warning(RegLoc, "register list not in ascending order");
2943       else
2944         return Error(RegLoc, "register list not in ascending order");
2945     }
2946     if (MRI->getEncodingValue(Reg) == MRI->getEncodingValue(OldReg)) {
2947       Warning(RegLoc, "duplicated register (" + RegTok.getString() +
2948               ") in register list");
2949       continue;
2950     }
2951     // VFP register lists must also be contiguous.
2952     // It's OK to use the enumeration values directly here rather, as the
2953     // VFP register classes have the enum sorted properly.
2954     if (RC != &ARMMCRegisterClasses[ARM::GPRRegClassID] &&
2955         Reg != OldReg + 1)
2956       return Error(RegLoc, "non-contiguous register range");
2957     Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2958     if (isQReg)
2959       Registers.push_back(std::pair<unsigned, SMLoc>(++Reg, RegLoc));
2960   }
2961
2962   SMLoc E = Parser.getTok().getLoc();
2963   if (Parser.getTok().isNot(AsmToken::RCurly))
2964     return Error(E, "'}' expected");
2965   Parser.Lex(); // Eat '}' token.
2966
2967   // Push the register list operand.
2968   Operands.push_back(ARMOperand::CreateRegList(Registers, S, E));
2969
2970   // The ARM system instruction variants for LDM/STM have a '^' token here.
2971   if (Parser.getTok().is(AsmToken::Caret)) {
2972     Operands.push_back(ARMOperand::CreateToken("^",Parser.getTok().getLoc()));
2973     Parser.Lex(); // Eat '^' token.
2974   }
2975
2976   return false;
2977 }
2978
2979 // Helper function to parse the lane index for vector lists.
2980 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2981 parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index) {
2982   Index = 0; // Always return a defined index value.
2983   if (Parser.getTok().is(AsmToken::LBrac)) {
2984     Parser.Lex(); // Eat the '['.
2985     if (Parser.getTok().is(AsmToken::RBrac)) {
2986       // "Dn[]" is the 'all lanes' syntax.
2987       LaneKind = AllLanes;
2988       Parser.Lex(); // Eat the ']'.
2989       return MatchOperand_Success;
2990     }
2991
2992     // There's an optional '#' token here. Normally there wouldn't be, but
2993     // inline assemble puts one in, and it's friendly to accept that.
2994     if (Parser.getTok().is(AsmToken::Hash))
2995       Parser.Lex(); // Eat the '#'
2996
2997     const MCExpr *LaneIndex;
2998     SMLoc Loc = Parser.getTok().getLoc();
2999     if (getParser().ParseExpression(LaneIndex)) {
3000       Error(Loc, "illegal expression");
3001       return MatchOperand_ParseFail;
3002     }
3003     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LaneIndex);
3004     if (!CE) {
3005       Error(Loc, "lane index must be empty or an integer");
3006       return MatchOperand_ParseFail;
3007     }
3008     if (Parser.getTok().isNot(AsmToken::RBrac)) {
3009       Error(Parser.getTok().getLoc(), "']' expected");
3010       return MatchOperand_ParseFail;
3011     }
3012     Parser.Lex(); // Eat the ']'.
3013     int64_t Val = CE->getValue();
3014
3015     // FIXME: Make this range check context sensitive for .8, .16, .32.
3016     if (Val < 0 || Val > 7) {
3017       Error(Parser.getTok().getLoc(), "lane index out of range");
3018       return MatchOperand_ParseFail;
3019     }
3020     Index = Val;
3021     LaneKind = IndexedLane;
3022     return MatchOperand_Success;
3023   }
3024   LaneKind = NoLanes;
3025   return MatchOperand_Success;
3026 }
3027
3028 // parse a vector register list
3029 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3030 parseVectorList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3031   VectorLaneTy LaneKind;
3032   unsigned LaneIndex;
3033   SMLoc S = Parser.getTok().getLoc();
3034   // As an extension (to match gas), support a plain D register or Q register
3035   // (without encosing curly braces) as a single or double entry list,
3036   // respectively.
3037   if (Parser.getTok().is(AsmToken::Identifier)) {
3038     int Reg = tryParseRegister();
3039     if (Reg == -1)
3040       return MatchOperand_NoMatch;
3041     SMLoc E = Parser.getTok().getLoc();
3042     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg)) {
3043       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex);
3044       if (Res != MatchOperand_Success)
3045         return Res;
3046       switch (LaneKind) {
3047       case NoLanes:
3048         E = Parser.getTok().getLoc();
3049         Operands.push_back(ARMOperand::CreateVectorList(Reg, 1, false, S, E));
3050         break;
3051       case AllLanes:
3052         E = Parser.getTok().getLoc();
3053         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 1, false,
3054                                                                 S, E));
3055         break;
3056       case IndexedLane:
3057         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 1,
3058                                                                LaneIndex,
3059                                                                false, S, E));
3060         break;
3061       }
3062       return MatchOperand_Success;
3063     }
3064     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3065       Reg = getDRegFromQReg(Reg);
3066       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex);
3067       if (Res != MatchOperand_Success)
3068         return Res;
3069       switch (LaneKind) {
3070       case NoLanes:
3071         E = Parser.getTok().getLoc();
3072         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3073                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3074         Operands.push_back(ARMOperand::CreateVectorList(Reg, 2, false, S, E));
3075         break;
3076       case AllLanes:
3077         E = Parser.getTok().getLoc();
3078         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3079                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3080         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 2, false,
3081                                                                 S, E));
3082         break;
3083       case IndexedLane:
3084         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 2,
3085                                                                LaneIndex,
3086                                                                false, S, E));
3087         break;
3088       }
3089       return MatchOperand_Success;
3090     }
3091     Error(S, "vector register expected");
3092     return MatchOperand_ParseFail;
3093   }
3094
3095   if (Parser.getTok().isNot(AsmToken::LCurly))
3096     return MatchOperand_NoMatch;
3097
3098   Parser.Lex(); // Eat '{' token.
3099   SMLoc RegLoc = Parser.getTok().getLoc();
3100
3101   int Reg = tryParseRegister();
3102   if (Reg == -1) {
3103     Error(RegLoc, "register expected");
3104     return MatchOperand_ParseFail;
3105   }
3106   unsigned Count = 1;
3107   int Spacing = 0;
3108   unsigned FirstReg = Reg;
3109   // The list is of D registers, but we also allow Q regs and just interpret
3110   // them as the two D sub-registers.
3111   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3112     FirstReg = Reg = getDRegFromQReg(Reg);
3113     Spacing = 1; // double-spacing requires explicit D registers, otherwise
3114                  // it's ambiguous with four-register single spaced.
3115     ++Reg;
3116     ++Count;
3117   }
3118   if (parseVectorLane(LaneKind, LaneIndex) != MatchOperand_Success)
3119     return MatchOperand_ParseFail;
3120
3121   while (Parser.getTok().is(AsmToken::Comma) ||
3122          Parser.getTok().is(AsmToken::Minus)) {
3123     if (Parser.getTok().is(AsmToken::Minus)) {
3124       if (!Spacing)
3125         Spacing = 1; // Register range implies a single spaced list.
3126       else if (Spacing == 2) {
3127         Error(Parser.getTok().getLoc(),
3128               "sequential registers in double spaced list");
3129         return MatchOperand_ParseFail;
3130       }
3131       Parser.Lex(); // Eat the minus.
3132       SMLoc EndLoc = Parser.getTok().getLoc();
3133       int EndReg = tryParseRegister();
3134       if (EndReg == -1) {
3135         Error(EndLoc, "register expected");
3136         return MatchOperand_ParseFail;
3137       }
3138       // Allow Q regs and just interpret them as the two D sub-registers.
3139       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3140         EndReg = getDRegFromQReg(EndReg) + 1;
3141       // If the register is the same as the start reg, there's nothing
3142       // more to do.
3143       if (Reg == EndReg)
3144         continue;
3145       // The register must be in the same register class as the first.
3146       if (!ARMMCRegisterClasses[ARM::DPRRegClassID].contains(EndReg)) {
3147         Error(EndLoc, "invalid register in register list");
3148         return MatchOperand_ParseFail;
3149       }
3150       // Ranges must go from low to high.
3151       if (Reg > EndReg) {
3152         Error(EndLoc, "bad range in register list");
3153         return MatchOperand_ParseFail;
3154       }
3155       // Parse the lane specifier if present.
3156       VectorLaneTy NextLaneKind;
3157       unsigned NextLaneIndex;
3158       if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3159         return MatchOperand_ParseFail;
3160       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3161         Error(EndLoc, "mismatched lane index in register list");
3162         return MatchOperand_ParseFail;
3163       }
3164       EndLoc = Parser.getTok().getLoc();
3165
3166       // Add all the registers in the range to the register list.
3167       Count += EndReg - Reg;
3168       Reg = EndReg;
3169       continue;
3170     }
3171     Parser.Lex(); // Eat the comma.
3172     RegLoc = Parser.getTok().getLoc();
3173     int OldReg = Reg;
3174     Reg = tryParseRegister();
3175     if (Reg == -1) {
3176       Error(RegLoc, "register expected");
3177       return MatchOperand_ParseFail;
3178     }
3179     // vector register lists must be contiguous.
3180     // It's OK to use the enumeration values directly here rather, as the
3181     // VFP register classes have the enum sorted properly.
3182     //
3183     // The list is of D registers, but we also allow Q regs and just interpret
3184     // them as the two D sub-registers.
3185     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3186       if (!Spacing)
3187         Spacing = 1; // Register range implies a single spaced list.
3188       else if (Spacing == 2) {
3189         Error(RegLoc,
3190               "invalid register in double-spaced list (must be 'D' register')");
3191         return MatchOperand_ParseFail;
3192       }
3193       Reg = getDRegFromQReg(Reg);
3194       if (Reg != OldReg + 1) {
3195         Error(RegLoc, "non-contiguous register range");
3196         return MatchOperand_ParseFail;
3197       }
3198       ++Reg;
3199       Count += 2;
3200       // Parse the lane specifier if present.
3201       VectorLaneTy NextLaneKind;
3202       unsigned NextLaneIndex;
3203       SMLoc EndLoc = Parser.getTok().getLoc();
3204       if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3205         return MatchOperand_ParseFail;
3206       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3207         Error(EndLoc, "mismatched lane index in register list");
3208         return MatchOperand_ParseFail;
3209       }
3210       continue;
3211     }
3212     // Normal D register.
3213     // Figure out the register spacing (single or double) of the list if
3214     // we don't know it already.
3215     if (!Spacing)
3216       Spacing = 1 + (Reg == OldReg + 2);
3217
3218     // Just check that it's contiguous and keep going.
3219     if (Reg != OldReg + Spacing) {
3220       Error(RegLoc, "non-contiguous register range");
3221       return MatchOperand_ParseFail;
3222     }
3223     ++Count;
3224     // Parse the lane specifier if present.
3225     VectorLaneTy NextLaneKind;
3226     unsigned NextLaneIndex;
3227     SMLoc EndLoc = Parser.getTok().getLoc();
3228     if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3229       return MatchOperand_ParseFail;
3230     if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3231       Error(EndLoc, "mismatched lane index in register list");
3232       return MatchOperand_ParseFail;
3233     }
3234   }
3235
3236   SMLoc E = Parser.getTok().getLoc();
3237   if (Parser.getTok().isNot(AsmToken::RCurly)) {
3238     Error(E, "'}' expected");
3239     return MatchOperand_ParseFail;
3240   }
3241   Parser.Lex(); // Eat '}' token.
3242
3243   switch (LaneKind) {
3244   case NoLanes:
3245     // Two-register operands have been converted to the
3246     // composite register classes.
3247     if (Count == 2) {
3248       const MCRegisterClass *RC = (Spacing == 1) ?
3249         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3250         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3251       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3252     }
3253
3254     Operands.push_back(ARMOperand::CreateVectorList(FirstReg, Count,
3255                                                     (Spacing == 2), S, E));
3256     break;
3257   case AllLanes:
3258     // Two-register operands have been converted to the
3259     // composite register classes.
3260     if (Count == 2) {
3261       const MCRegisterClass *RC = (Spacing == 1) ?
3262         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3263         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3264       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3265     }
3266     Operands.push_back(ARMOperand::CreateVectorListAllLanes(FirstReg, Count,
3267                                                             (Spacing == 2),
3268                                                             S, E));
3269     break;
3270   case IndexedLane:
3271     Operands.push_back(ARMOperand::CreateVectorListIndexed(FirstReg, Count,
3272                                                            LaneIndex,
3273                                                            (Spacing == 2),
3274                                                            S, E));
3275     break;
3276   }
3277   return MatchOperand_Success;
3278 }
3279
3280 /// parseMemBarrierOptOperand - Try to parse DSB/DMB data barrier options.
3281 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3282 parseMemBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3283   SMLoc S = Parser.getTok().getLoc();
3284   const AsmToken &Tok = Parser.getTok();
3285   unsigned Opt;
3286
3287   if (Tok.is(AsmToken::Identifier)) {
3288     StringRef OptStr = Tok.getString();
3289
3290     Opt = StringSwitch<unsigned>(OptStr.slice(0, OptStr.size()).lower())
3291       .Case("sy",    ARM_MB::SY)
3292       .Case("st",    ARM_MB::ST)
3293       .Case("sh",    ARM_MB::ISH)
3294       .Case("ish",   ARM_MB::ISH)
3295       .Case("shst",  ARM_MB::ISHST)
3296       .Case("ishst", ARM_MB::ISHST)
3297       .Case("nsh",   ARM_MB::NSH)
3298       .Case("un",    ARM_MB::NSH)
3299       .Case("nshst", ARM_MB::NSHST)
3300       .Case("unst",  ARM_MB::NSHST)
3301       .Case("osh",   ARM_MB::OSH)
3302       .Case("oshst", ARM_MB::OSHST)
3303       .Default(~0U);
3304
3305     if (Opt == ~0U)
3306       return MatchOperand_NoMatch;
3307
3308     Parser.Lex(); // Eat identifier token.
3309   } else if (Tok.is(AsmToken::Hash) ||
3310              Tok.is(AsmToken::Dollar) ||
3311              Tok.is(AsmToken::Integer)) {
3312     if (Parser.getTok().isNot(AsmToken::Integer))
3313       Parser.Lex(); // Eat the '#'.
3314     SMLoc Loc = Parser.getTok().getLoc();
3315
3316     const MCExpr *MemBarrierID;
3317     if (getParser().ParseExpression(MemBarrierID)) {
3318       Error(Loc, "illegal expression");
3319       return MatchOperand_ParseFail;
3320     }
3321
3322     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(MemBarrierID);
3323     if (!CE) {
3324       Error(Loc, "constant expression expected");
3325       return MatchOperand_ParseFail;
3326     }
3327
3328     int Val = CE->getValue();
3329     if (Val & ~0xf) {
3330       Error(Loc, "immediate value out of range");
3331       return MatchOperand_ParseFail;
3332     }
3333
3334     Opt = ARM_MB::RESERVED_0 + Val;
3335   } else
3336     return MatchOperand_ParseFail;
3337
3338   Operands.push_back(ARMOperand::CreateMemBarrierOpt((ARM_MB::MemBOpt)Opt, S));
3339   return MatchOperand_Success;
3340 }
3341
3342 /// parseProcIFlagsOperand - Try to parse iflags from CPS instruction.
3343 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3344 parseProcIFlagsOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3345   SMLoc S = Parser.getTok().getLoc();
3346   const AsmToken &Tok = Parser.getTok();
3347   if (!Tok.is(AsmToken::Identifier))
3348     return MatchOperand_NoMatch;
3349   StringRef IFlagsStr = Tok.getString();
3350
3351   // An iflags string of "none" is interpreted to mean that none of the AIF
3352   // bits are set.  Not a terribly useful instruction, but a valid encoding.
3353   unsigned IFlags = 0;
3354   if (IFlagsStr != "none") {
3355         for (int i = 0, e = IFlagsStr.size(); i != e; ++i) {
3356       unsigned Flag = StringSwitch<unsigned>(IFlagsStr.substr(i, 1))
3357         .Case("a", ARM_PROC::A)
3358         .Case("i", ARM_PROC::I)
3359         .Case("f", ARM_PROC::F)
3360         .Default(~0U);
3361
3362       // If some specific iflag is already set, it means that some letter is
3363       // present more than once, this is not acceptable.
3364       if (Flag == ~0U || (IFlags & Flag))
3365         return MatchOperand_NoMatch;
3366
3367       IFlags |= Flag;
3368     }
3369   }
3370
3371   Parser.Lex(); // Eat identifier token.
3372   Operands.push_back(ARMOperand::CreateProcIFlags((ARM_PROC::IFlags)IFlags, S));
3373   return MatchOperand_Success;
3374 }
3375
3376 /// parseMSRMaskOperand - Try to parse mask flags from MSR instruction.
3377 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3378 parseMSRMaskOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3379   SMLoc S = Parser.getTok().getLoc();
3380   const AsmToken &Tok = Parser.getTok();
3381   assert(Tok.is(AsmToken::Identifier) && "Token is not an Identifier");
3382   StringRef Mask = Tok.getString();
3383
3384   if (isMClass()) {
3385     // See ARMv6-M 10.1.1
3386     std::string Name = Mask.lower();
3387     unsigned FlagsVal = StringSwitch<unsigned>(Name)
3388       // Note: in the documentation:
3389       //  ARM deprecates using MSR APSR without a _<bits> qualifier as an alias
3390       //  for MSR APSR_nzcvq.
3391       // but we do make it an alias here.  This is so to get the "mask encoding"
3392       // bits correct on MSR APSR writes.
3393       //
3394       // FIXME: Note the 0xc00 "mask encoding" bits version of the registers
3395       // should really only be allowed when writing a special register.  Note
3396       // they get dropped in the MRS instruction reading a special register as
3397       // the SYSm field is only 8 bits.
3398       //
3399       // FIXME: the _g and _nzcvqg versions are only allowed if the processor
3400       // includes the DSP extension but that is not checked.
3401       .Case("apsr", 0x800)
3402       .Case("apsr_nzcvq", 0x800)
3403       .Case("apsr_g", 0x400)
3404       .Case("apsr_nzcvqg", 0xc00)
3405       .Case("iapsr", 0x801)
3406       .Case("iapsr_nzcvq", 0x801)
3407       .Case("iapsr_g", 0x401)
3408       .Case("iapsr_nzcvqg", 0xc01)
3409       .Case("eapsr", 0x802)
3410       .Case("eapsr_nzcvq", 0x802)
3411       .Case("eapsr_g", 0x402)
3412       .Case("eapsr_nzcvqg", 0xc02)
3413       .Case("xpsr", 0x803)
3414       .Case("xpsr_nzcvq", 0x803)
3415       .Case("xpsr_g", 0x403)
3416       .Case("xpsr_nzcvqg", 0xc03)
3417       .Case("ipsr", 0x805)
3418       .Case("epsr", 0x806)
3419       .Case("iepsr", 0x807)
3420       .Case("msp", 0x808)
3421       .Case("psp", 0x809)
3422       .Case("primask", 0x810)
3423       .Case("basepri", 0x811)
3424       .Case("basepri_max", 0x812)
3425       .Case("faultmask", 0x813)
3426       .Case("control", 0x814)
3427       .Default(~0U);
3428
3429     if (FlagsVal == ~0U)
3430       return MatchOperand_NoMatch;
3431
3432     if (!hasV7Ops() && FlagsVal >= 0x811 && FlagsVal <= 0x813)
3433       // basepri, basepri_max and faultmask only valid for V7m.
3434       return MatchOperand_NoMatch;
3435
3436     Parser.Lex(); // Eat identifier token.
3437     Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3438     return MatchOperand_Success;
3439   }
3440
3441   // Split spec_reg from flag, example: CPSR_sxf => "CPSR" and "sxf"
3442   size_t Start = 0, Next = Mask.find('_');
3443   StringRef Flags = "";
3444   std::string SpecReg = Mask.slice(Start, Next).lower();
3445   if (Next != StringRef::npos)
3446     Flags = Mask.slice(Next+1, Mask.size());
3447
3448   // FlagsVal contains the complete mask:
3449   // 3-0: Mask
3450   // 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3451   unsigned FlagsVal = 0;
3452
3453   if (SpecReg == "apsr") {
3454     FlagsVal = StringSwitch<unsigned>(Flags)
3455     .Case("nzcvq",  0x8) // same as CPSR_f
3456     .Case("g",      0x4) // same as CPSR_s
3457     .Case("nzcvqg", 0xc) // same as CPSR_fs
3458     .Default(~0U);
3459
3460     if (FlagsVal == ~0U) {
3461       if (!Flags.empty())
3462         return MatchOperand_NoMatch;
3463       else
3464         FlagsVal = 8; // No flag
3465     }
3466   } else if (SpecReg == "cpsr" || SpecReg == "spsr") {
3467     // cpsr_all is an alias for cpsr_fc, as is plain cpsr.
3468     if (Flags == "all" || Flags == "")
3469       Flags = "fc";
3470     for (int i = 0, e = Flags.size(); i != e; ++i) {
3471       unsigned Flag = StringSwitch<unsigned>(Flags.substr(i, 1))
3472       .Case("c", 1)
3473       .Case("x", 2)
3474       .Case("s", 4)
3475       .Case("f", 8)
3476       .Default(~0U);
3477
3478       // If some specific flag is already set, it means that some letter is
3479       // present more than once, this is not acceptable.
3480       if (FlagsVal == ~0U || (FlagsVal & Flag))
3481         return MatchOperand_NoMatch;
3482       FlagsVal |= Flag;
3483     }
3484   } else // No match for special register.
3485     return MatchOperand_NoMatch;
3486
3487   // Special register without flags is NOT equivalent to "fc" flags.
3488   // NOTE: This is a divergence from gas' behavior.  Uncommenting the following
3489   // two lines would enable gas compatibility at the expense of breaking
3490   // round-tripping.
3491   //
3492   // if (!FlagsVal)
3493   //  FlagsVal = 0x9;
3494
3495   // Bit 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3496   if (SpecReg == "spsr")
3497     FlagsVal |= 16;
3498
3499   Parser.Lex(); // Eat identifier token.
3500   Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3501   return MatchOperand_Success;
3502 }
3503
3504 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3505 parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands, StringRef Op,
3506             int Low, int High) {
3507   const AsmToken &Tok = Parser.getTok();
3508   if (Tok.isNot(AsmToken::Identifier)) {
3509     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3510     return MatchOperand_ParseFail;
3511   }
3512   StringRef ShiftName = Tok.getString();
3513   std::string LowerOp = Op.lower();
3514   std::string UpperOp = Op.upper();
3515   if (ShiftName != LowerOp && ShiftName != UpperOp) {
3516     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3517     return MatchOperand_ParseFail;
3518   }
3519   Parser.Lex(); // Eat shift type token.
3520
3521   // There must be a '#' and a shift amount.
3522   if (Parser.getTok().isNot(AsmToken::Hash) &&
3523       Parser.getTok().isNot(AsmToken::Dollar)) {
3524     Error(Parser.getTok().getLoc(), "'#' expected");
3525     return MatchOperand_ParseFail;
3526   }
3527   Parser.Lex(); // Eat hash token.
3528
3529   const MCExpr *ShiftAmount;
3530   SMLoc Loc = Parser.getTok().getLoc();
3531   if (getParser().ParseExpression(ShiftAmount)) {
3532     Error(Loc, "illegal expression");
3533     return MatchOperand_ParseFail;
3534   }
3535   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3536   if (!CE) {
3537     Error(Loc, "constant expression expected");
3538     return MatchOperand_ParseFail;
3539   }
3540   int Val = CE->getValue();
3541   if (Val < Low || Val > High) {
3542     Error(Loc, "immediate value out of range");
3543     return MatchOperand_ParseFail;
3544   }
3545
3546   Operands.push_back(ARMOperand::CreateImm(CE, Loc, Parser.getTok().getLoc()));
3547
3548   return MatchOperand_Success;
3549 }
3550
3551 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3552 parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3553   const AsmToken &Tok = Parser.getTok();
3554   SMLoc S = Tok.getLoc();
3555   if (Tok.isNot(AsmToken::Identifier)) {
3556     Error(Tok.getLoc(), "'be' or 'le' operand expected");
3557     return MatchOperand_ParseFail;
3558   }
3559   int Val = StringSwitch<int>(Tok.getString())
3560     .Case("be", 1)
3561     .Case("le", 0)
3562     .Default(-1);
3563   Parser.Lex(); // Eat the token.
3564
3565   if (Val == -1) {
3566     Error(Tok.getLoc(), "'be' or 'le' operand expected");
3567     return MatchOperand_ParseFail;
3568   }
3569   Operands.push_back(ARMOperand::CreateImm(MCConstantExpr::Create(Val,
3570                                                                   getContext()),
3571                                            S, Parser.getTok().getLoc()));
3572   return MatchOperand_Success;
3573 }
3574
3575 /// parseShifterImm - Parse the shifter immediate operand for SSAT/USAT
3576 /// instructions. Legal values are:
3577 ///     lsl #n  'n' in [0,31]
3578 ///     asr #n  'n' in [1,32]
3579 ///             n == 32 encoded as n == 0.
3580 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3581 parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3582   const AsmToken &Tok = Parser.getTok();
3583   SMLoc S = Tok.getLoc();
3584   if (Tok.isNot(AsmToken::Identifier)) {
3585     Error(S, "shift operator 'asr' or 'lsl' expected");
3586     return MatchOperand_ParseFail;
3587   }
3588   StringRef ShiftName = Tok.getString();
3589   bool isASR;
3590   if (ShiftName == "lsl" || ShiftName == "LSL")
3591     isASR = false;
3592   else if (ShiftName == "asr" || ShiftName == "ASR")
3593     isASR = true;
3594   else {
3595     Error(S, "shift operator 'asr' or 'lsl' expected");
3596     return MatchOperand_ParseFail;
3597   }
3598   Parser.Lex(); // Eat the operator.
3599
3600   // A '#' and a shift amount.
3601   if (Parser.getTok().isNot(AsmToken::Hash) &&
3602       Parser.getTok().isNot(AsmToken::Dollar)) {
3603     Error(Parser.getTok().getLoc(), "'#' expected");
3604     return MatchOperand_ParseFail;
3605   }
3606   Parser.Lex(); // Eat hash token.
3607
3608   const MCExpr *ShiftAmount;
3609   SMLoc E = Parser.getTok().getLoc();
3610   if (getParser().ParseExpression(ShiftAmount)) {
3611     Error(E, "malformed shift expression");
3612     return MatchOperand_ParseFail;
3613   }
3614   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3615   if (!CE) {
3616     Error(E, "shift amount must be an immediate");
3617     return MatchOperand_ParseFail;
3618   }
3619
3620   int64_t Val = CE->getValue();
3621   if (isASR) {
3622     // Shift amount must be in [1,32]
3623     if (Val < 1 || Val > 32) {
3624       Error(E, "'asr' shift amount must be in range [1,32]");
3625       return MatchOperand_ParseFail;
3626     }
3627     // asr #32 encoded as asr #0, but is not allowed in Thumb2 mode.
3628     if (isThumb() && Val == 32) {
3629       Error(E, "'asr #32' shift amount not allowed in Thumb mode");
3630       return MatchOperand_ParseFail;
3631     }
3632     if (Val == 32) Val = 0;
3633   } else {
3634     // Shift amount must be in [1,32]
3635     if (Val < 0 || Val > 31) {
3636       Error(E, "'lsr' shift amount must be in range [0,31]");
3637       return MatchOperand_ParseFail;
3638     }
3639   }
3640
3641   E = Parser.getTok().getLoc();
3642   Operands.push_back(ARMOperand::CreateShifterImm(isASR, Val, S, E));
3643
3644   return MatchOperand_Success;
3645 }
3646
3647 /// parseRotImm - Parse the shifter immediate operand for SXTB/UXTB family
3648 /// of instructions. Legal values are:
3649 ///     ror #n  'n' in {0, 8, 16, 24}
3650 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3651 parseRotImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3652   const AsmToken &Tok = Parser.getTok();
3653   SMLoc S = Tok.getLoc();
3654   if (Tok.isNot(AsmToken::Identifier))
3655     return MatchOperand_NoMatch;
3656   StringRef ShiftName = Tok.getString();
3657   if (ShiftName != "ror" && ShiftName != "ROR")
3658     return MatchOperand_NoMatch;
3659   Parser.Lex(); // Eat the operator.
3660
3661   // A '#' and a rotate amount.
3662   if (Parser.getTok().isNot(AsmToken::Hash) &&
3663       Parser.getTok().isNot(AsmToken::Dollar)) {
3664     Error(Parser.getTok().getLoc(), "'#' expected");
3665     return MatchOperand_ParseFail;
3666   }
3667   Parser.Lex(); // Eat hash token.
3668
3669   const MCExpr *ShiftAmount;
3670   SMLoc E = Parser.getTok().getLoc();
3671   if (getParser().ParseExpression(ShiftAmount)) {
3672     Error(E, "malformed rotate expression");
3673     return MatchOperand_ParseFail;
3674   }
3675   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3676   if (!CE) {
3677     Error(E, "rotate amount must be an immediate");
3678     return MatchOperand_ParseFail;
3679   }
3680
3681   int64_t Val = CE->getValue();
3682   // Shift amount must be in {0, 8, 16, 24} (0 is undocumented extension)
3683   // normally, zero is represented in asm by omitting the rotate operand
3684   // entirely.
3685   if (Val != 8 && Val != 16 && Val != 24 && Val != 0) {
3686     Error(E, "'ror' rotate amount must be 8, 16, or 24");
3687     return MatchOperand_ParseFail;
3688   }
3689
3690   E = Parser.getTok().getLoc();
3691   Operands.push_back(ARMOperand::CreateRotImm(Val, S, E));
3692
3693   return MatchOperand_Success;
3694 }
3695
3696 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3697 parseBitfield(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3698   SMLoc S = Parser.getTok().getLoc();
3699   // The bitfield descriptor is really two operands, the LSB and the width.
3700   if (Parser.getTok().isNot(AsmToken::Hash) &&
3701       Parser.getTok().isNot(AsmToken::Dollar)) {
3702     Error(Parser.getTok().getLoc(), "'#' expected");
3703     return MatchOperand_ParseFail;
3704   }
3705   Parser.Lex(); // Eat hash token.
3706
3707   const MCExpr *LSBExpr;
3708   SMLoc E = Parser.getTok().getLoc();
3709   if (getParser().ParseExpression(LSBExpr)) {
3710     Error(E, "malformed immediate expression");
3711     return MatchOperand_ParseFail;
3712   }
3713   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LSBExpr);
3714   if (!CE) {
3715     Error(E, "'lsb' operand must be an immediate");
3716     return MatchOperand_ParseFail;
3717   }
3718
3719   int64_t LSB = CE->getValue();
3720   // The LSB must be in the range [0,31]
3721   if (LSB < 0 || LSB > 31) {
3722     Error(E, "'lsb' operand must be in the range [0,31]");
3723     return MatchOperand_ParseFail;
3724   }
3725   E = Parser.getTok().getLoc();
3726
3727   // Expect another immediate operand.
3728   if (Parser.getTok().isNot(AsmToken::Comma)) {
3729     Error(Parser.getTok().getLoc(), "too few operands");
3730     return MatchOperand_ParseFail;
3731   }
3732   Parser.Lex(); // Eat hash token.
3733   if (Parser.getTok().isNot(AsmToken::Hash) &&
3734       Parser.getTok().isNot(AsmToken::Dollar)) {
3735     Error(Parser.getTok().getLoc(), "'#' expected");
3736     return MatchOperand_ParseFail;
3737   }
3738   Parser.Lex(); // Eat hash token.
3739
3740   const MCExpr *WidthExpr;
3741   if (getParser().ParseExpression(WidthExpr)) {
3742     Error(E, "malformed immediate expression");
3743     return MatchOperand_ParseFail;
3744   }
3745   CE = dyn_cast<MCConstantExpr>(WidthExpr);
3746   if (!CE) {
3747     Error(E, "'width' operand must be an immediate");
3748     return MatchOperand_ParseFail;
3749   }
3750
3751   int64_t Width = CE->getValue();
3752   // The LSB must be in the range [1,32-lsb]
3753   if (Width < 1 || Width > 32 - LSB) {
3754     Error(E, "'width' operand must be in the range [1,32-lsb]");
3755     return MatchOperand_ParseFail;
3756   }
3757   E = Parser.getTok().getLoc();
3758
3759   Operands.push_back(ARMOperand::CreateBitfield(LSB, Width, S, E));
3760
3761   return MatchOperand_Success;
3762 }
3763
3764 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3765 parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3766   // Check for a post-index addressing register operand. Specifically:
3767   // postidx_reg := '+' register {, shift}
3768   //              | '-' register {, shift}
3769   //              | register {, shift}
3770
3771   // This method must return MatchOperand_NoMatch without consuming any tokens
3772   // in the case where there is no match, as other alternatives take other
3773   // parse methods.
3774   AsmToken Tok = Parser.getTok();
3775   SMLoc S = Tok.getLoc();
3776   bool haveEaten = false;
3777   bool isAdd = true;
3778   int Reg = -1;
3779   if (Tok.is(AsmToken::Plus)) {
3780     Parser.Lex(); // Eat the '+' token.
3781     haveEaten = true;
3782   } else if (Tok.is(AsmToken::Minus)) {
3783     Parser.Lex(); // Eat the '-' token.
3784     isAdd = false;
3785     haveEaten = true;
3786   }
3787   if (Parser.getTok().is(AsmToken::Identifier))
3788     Reg = tryParseRegister();
3789   if (Reg == -1) {
3790     if (!haveEaten)
3791       return MatchOperand_NoMatch;
3792     Error(Parser.getTok().getLoc(), "register expected");
3793     return MatchOperand_ParseFail;
3794   }
3795   SMLoc E = Parser.getTok().getLoc();
3796
3797   ARM_AM::ShiftOpc ShiftTy = ARM_AM::no_shift;
3798   unsigned ShiftImm = 0;
3799   if (Parser.getTok().is(AsmToken::Comma)) {
3800     Parser.Lex(); // Eat the ','.
3801     if (parseMemRegOffsetShift(ShiftTy, ShiftImm))
3802       return MatchOperand_ParseFail;
3803   }
3804
3805   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ShiftTy,
3806                                                   ShiftImm, S, E));
3807
3808   return MatchOperand_Success;
3809 }
3810
3811 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3812 parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3813   // Check for a post-index addressing register operand. Specifically:
3814   // am3offset := '+' register
3815   //              | '-' register
3816   //              | register
3817   //              | # imm
3818   //              | # + imm
3819   //              | # - imm
3820
3821   // This method must return MatchOperand_NoMatch without consuming any tokens
3822   // in the case where there is no match, as other alternatives take other
3823   // parse methods.
3824   AsmToken Tok = Parser.getTok();
3825   SMLoc S = Tok.getLoc();
3826
3827   // Do immediates first, as we always parse those if we have a '#'.
3828   if (Parser.getTok().is(AsmToken::Hash) ||
3829       Parser.getTok().is(AsmToken::Dollar)) {
3830     Parser.Lex(); // Eat the '#'.
3831     // Explicitly look for a '-', as we need to encode negative zero
3832     // differently.
3833     bool isNegative = Parser.getTok().is(AsmToken::Minus);
3834     const MCExpr *Offset;
3835     if (getParser().ParseExpression(Offset))
3836       return MatchOperand_ParseFail;
3837     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
3838     if (!CE) {
3839       Error(S, "constant expression expected");
3840       return MatchOperand_ParseFail;
3841     }
3842     SMLoc E = Tok.getLoc();
3843     // Negative zero is encoded as the flag value INT32_MIN.
3844     int32_t Val = CE->getValue();
3845     if (isNegative && Val == 0)
3846       Val = INT32_MIN;
3847
3848     Operands.push_back(
3849       ARMOperand::CreateImm(MCConstantExpr::Create(Val, getContext()), S, E));
3850
3851     return MatchOperand_Success;
3852   }
3853
3854
3855   bool haveEaten = false;
3856   bool isAdd = true;
3857   int Reg = -1;
3858   if (Tok.is(AsmToken::Plus)) {
3859     Parser.Lex(); // Eat the '+' token.
3860     haveEaten = true;
3861   } else if (Tok.is(AsmToken::Minus)) {
3862     Parser.Lex(); // Eat the '-' token.
3863     isAdd = false;
3864     haveEaten = true;
3865   }
3866   if (Parser.getTok().is(AsmToken::Identifier))
3867     Reg = tryParseRegister();
3868   if (Reg == -1) {
3869     if (!haveEaten)
3870       return MatchOperand_NoMatch;
3871     Error(Parser.getTok().getLoc(), "register expected");
3872     return MatchOperand_ParseFail;
3873   }
3874   SMLoc E = Parser.getTok().getLoc();
3875
3876   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ARM_AM::no_shift,
3877                                                   0, S, E));
3878
3879   return MatchOperand_Success;
3880 }
3881
3882 /// cvtT2LdrdPre - Convert parsed operands to MCInst.
3883 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3884 /// when they refer multiple MIOperands inside a single one.
3885 void ARMAsmParser::
3886 cvtT2LdrdPre(MCInst &Inst,
3887              const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3888   // Rt, Rt2
3889   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3890   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
3891   // Create a writeback register dummy placeholder.
3892   Inst.addOperand(MCOperand::CreateReg(0));
3893   // addr
3894   ((ARMOperand*)Operands[4])->addMemImm8s4OffsetOperands(Inst, 2);
3895   // pred
3896   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3897 }
3898
3899 /// cvtT2StrdPre - Convert parsed operands to MCInst.
3900 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3901 /// when they refer multiple MIOperands inside a single one.
3902 void ARMAsmParser::
3903 cvtT2StrdPre(MCInst &Inst,
3904              const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3905   // Create a writeback register dummy placeholder.
3906   Inst.addOperand(MCOperand::CreateReg(0));
3907   // Rt, Rt2
3908   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3909   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
3910   // addr
3911   ((ARMOperand*)Operands[4])->addMemImm8s4OffsetOperands(Inst, 2);
3912   // pred
3913   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3914 }
3915
3916 /// cvtLdWriteBackRegT2AddrModeImm8 - Convert parsed operands to MCInst.
3917 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3918 /// when they refer multiple MIOperands inside a single one.
3919 void ARMAsmParser::
3920 cvtLdWriteBackRegT2AddrModeImm8(MCInst &Inst,
3921                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3922   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3923
3924   // Create a writeback register dummy placeholder.
3925   Inst.addOperand(MCOperand::CreateImm(0));
3926
3927   ((ARMOperand*)Operands[3])->addMemImm8OffsetOperands(Inst, 2);
3928   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3929 }
3930
3931 /// cvtStWriteBackRegT2AddrModeImm8 - Convert parsed operands to MCInst.
3932 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3933 /// when they refer multiple MIOperands inside a single one.
3934 void ARMAsmParser::
3935 cvtStWriteBackRegT2AddrModeImm8(MCInst &Inst,
3936                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3937   // Create a writeback register dummy placeholder.
3938   Inst.addOperand(MCOperand::CreateImm(0));
3939   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3940   ((ARMOperand*)Operands[3])->addMemImm8OffsetOperands(Inst, 2);
3941   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3942 }
3943
3944 /// cvtLdWriteBackRegAddrMode2 - Convert parsed operands to MCInst.
3945 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3946 /// when they refer multiple MIOperands inside a single one.
3947 void ARMAsmParser::
3948 cvtLdWriteBackRegAddrMode2(MCInst &Inst,
3949                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3950   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3951
3952   // Create a writeback register dummy placeholder.
3953   Inst.addOperand(MCOperand::CreateImm(0));
3954
3955   ((ARMOperand*)Operands[3])->addAddrMode2Operands(Inst, 3);
3956   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3957 }
3958
3959 /// cvtLdWriteBackRegAddrModeImm12 - Convert parsed operands to MCInst.
3960 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3961 /// when they refer multiple MIOperands inside a single one.
3962 void ARMAsmParser::
3963 cvtLdWriteBackRegAddrModeImm12(MCInst &Inst,
3964                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3965   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3966
3967   // Create a writeback register dummy placeholder.
3968   Inst.addOperand(MCOperand::CreateImm(0));
3969
3970   ((ARMOperand*)Operands[3])->addMemImm12OffsetOperands(Inst, 2);
3971   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3972 }
3973
3974
3975 /// cvtStWriteBackRegAddrModeImm12 - Convert parsed operands to MCInst.
3976 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3977 /// when they refer multiple MIOperands inside a single one.
3978 void ARMAsmParser::
3979 cvtStWriteBackRegAddrModeImm12(MCInst &Inst,
3980                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3981   // Create a writeback register dummy placeholder.
3982   Inst.addOperand(MCOperand::CreateImm(0));
3983   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3984   ((ARMOperand*)Operands[3])->addMemImm12OffsetOperands(Inst, 2);
3985   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3986 }
3987
3988 /// cvtStWriteBackRegAddrMode2 - Convert parsed operands to MCInst.
3989 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3990 /// when they refer multiple MIOperands inside a single one.
3991 void ARMAsmParser::
3992 cvtStWriteBackRegAddrMode2(MCInst &Inst,
3993                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3994   // Create a writeback register dummy placeholder.
3995   Inst.addOperand(MCOperand::CreateImm(0));
3996   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3997   ((ARMOperand*)Operands[3])->addAddrMode2Operands(Inst, 3);
3998   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3999 }
4000
4001 /// cvtStWriteBackRegAddrMode3 - Convert parsed operands to MCInst.
4002 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4003 /// when they refer multiple MIOperands inside a single one.
4004 void ARMAsmParser::
4005 cvtStWriteBackRegAddrMode3(MCInst &Inst,
4006                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4007   // Create a writeback register dummy placeholder.
4008   Inst.addOperand(MCOperand::CreateImm(0));
4009   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4010   ((ARMOperand*)Operands[3])->addAddrMode3Operands(Inst, 3);
4011   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4012 }
4013
4014 /// cvtLdExtTWriteBackImm - Convert parsed operands to MCInst.
4015 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4016 /// when they refer multiple MIOperands inside a single one.
4017 void ARMAsmParser::
4018 cvtLdExtTWriteBackImm(MCInst &Inst,
4019                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4020   // Rt
4021   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4022   // Create a writeback register dummy placeholder.
4023   Inst.addOperand(MCOperand::CreateImm(0));
4024   // addr
4025   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4026   // offset
4027   ((ARMOperand*)Operands[4])->addPostIdxImm8Operands(Inst, 1);
4028   // pred
4029   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4030 }
4031
4032 /// cvtLdExtTWriteBackReg - Convert parsed operands to MCInst.
4033 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4034 /// when they refer multiple MIOperands inside a single one.
4035 void ARMAsmParser::
4036 cvtLdExtTWriteBackReg(MCInst &Inst,
4037                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4038   // Rt
4039   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4040   // Create a writeback register dummy placeholder.
4041   Inst.addOperand(MCOperand::CreateImm(0));
4042   // addr
4043   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4044   // offset
4045   ((ARMOperand*)Operands[4])->addPostIdxRegOperands(Inst, 2);
4046   // pred
4047   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4048 }
4049
4050 /// cvtStExtTWriteBackImm - Convert parsed operands to MCInst.
4051 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4052 /// when they refer multiple MIOperands inside a single one.
4053 void ARMAsmParser::
4054 cvtStExtTWriteBackImm(MCInst &Inst,
4055                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4056   // Create a writeback register dummy placeholder.
4057   Inst.addOperand(MCOperand::CreateImm(0));
4058   // Rt
4059   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4060   // addr
4061   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4062   // offset
4063   ((ARMOperand*)Operands[4])->addPostIdxImm8Operands(Inst, 1);
4064   // pred
4065   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4066 }
4067
4068 /// cvtStExtTWriteBackReg - Convert parsed operands to MCInst.
4069 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4070 /// when they refer multiple MIOperands inside a single one.
4071 void ARMAsmParser::
4072 cvtStExtTWriteBackReg(MCInst &Inst,
4073                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4074   // Create a writeback register dummy placeholder.
4075   Inst.addOperand(MCOperand::CreateImm(0));
4076   // Rt
4077   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4078   // addr
4079   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4080   // offset
4081   ((ARMOperand*)Operands[4])->addPostIdxRegOperands(Inst, 2);
4082   // pred
4083   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4084 }
4085
4086 /// cvtLdrdPre - Convert parsed operands to MCInst.
4087 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4088 /// when they refer multiple MIOperands inside a single one.
4089 void ARMAsmParser::
4090 cvtLdrdPre(MCInst &Inst,
4091            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4092   // Rt, Rt2
4093   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4094   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4095   // Create a writeback register dummy placeholder.
4096   Inst.addOperand(MCOperand::CreateImm(0));
4097   // addr
4098   ((ARMOperand*)Operands[4])->addAddrMode3Operands(Inst, 3);
4099   // pred
4100   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4101 }
4102
4103 /// cvtStrdPre - Convert parsed operands to MCInst.
4104 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4105 /// when they refer multiple MIOperands inside a single one.
4106 void ARMAsmParser::
4107 cvtStrdPre(MCInst &Inst,
4108            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4109   // Create a writeback register dummy placeholder.
4110   Inst.addOperand(MCOperand::CreateImm(0));
4111   // Rt, Rt2
4112   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4113   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4114   // addr
4115   ((ARMOperand*)Operands[4])->addAddrMode3Operands(Inst, 3);
4116   // pred
4117   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4118 }
4119
4120 /// cvtLdWriteBackRegAddrMode3 - Convert parsed operands to MCInst.
4121 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4122 /// when they refer multiple MIOperands inside a single one.
4123 void ARMAsmParser::
4124 cvtLdWriteBackRegAddrMode3(MCInst &Inst,
4125                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4126   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4127   // Create a writeback register dummy placeholder.
4128   Inst.addOperand(MCOperand::CreateImm(0));
4129   ((ARMOperand*)Operands[3])->addAddrMode3Operands(Inst, 3);
4130   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4131 }
4132
4133 /// cvtThumbMultiply - Convert parsed operands to MCInst.
4134 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4135 /// when they refer multiple MIOperands inside a single one.
4136 void ARMAsmParser::
4137 cvtThumbMultiply(MCInst &Inst,
4138            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4139   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4140   ((ARMOperand*)Operands[1])->addCCOutOperands(Inst, 1);
4141   // If we have a three-operand form, make sure to set Rn to be the operand
4142   // that isn't the same as Rd.
4143   unsigned RegOp = 4;
4144   if (Operands.size() == 6 &&
4145       ((ARMOperand*)Operands[4])->getReg() ==
4146         ((ARMOperand*)Operands[3])->getReg())
4147     RegOp = 5;
4148   ((ARMOperand*)Operands[RegOp])->addRegOperands(Inst, 1);
4149   Inst.addOperand(Inst.getOperand(0));
4150   ((ARMOperand*)Operands[2])->addCondCodeOperands(Inst, 2);
4151 }
4152
4153 void ARMAsmParser::
4154 cvtVLDwbFixed(MCInst &Inst,
4155               const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4156   // Vd
4157   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4158   // Create a writeback register dummy placeholder.
4159   Inst.addOperand(MCOperand::CreateImm(0));
4160   // Vn
4161   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4162   // pred
4163   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4164 }
4165
4166 void ARMAsmParser::
4167 cvtVLDwbRegister(MCInst &Inst,
4168                  const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4169   // Vd
4170   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4171   // Create a writeback register dummy placeholder.
4172   Inst.addOperand(MCOperand::CreateImm(0));
4173   // Vn
4174   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4175   // Vm
4176   ((ARMOperand*)Operands[5])->addRegOperands(Inst, 1);
4177   // pred
4178   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4179 }
4180
4181 void ARMAsmParser::
4182 cvtVSTwbFixed(MCInst &Inst,
4183               const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4184   // Create a writeback register dummy placeholder.
4185   Inst.addOperand(MCOperand::CreateImm(0));
4186   // Vn
4187   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4188   // Vt
4189   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4190   // pred
4191   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4192 }
4193
4194 void ARMAsmParser::
4195 cvtVSTwbRegister(MCInst &Inst,
4196                  const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4197   // Create a writeback register dummy placeholder.
4198   Inst.addOperand(MCOperand::CreateImm(0));
4199   // Vn
4200   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4201   // Vm
4202   ((ARMOperand*)Operands[5])->addRegOperands(Inst, 1);
4203   // Vt
4204   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4205   // pred
4206   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4207 }
4208
4209 /// Parse an ARM memory expression, return false if successful else return true
4210 /// or an error.  The first token must be a '[' when called.
4211 bool ARMAsmParser::
4212 parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4213   SMLoc S, E;
4214   assert(Parser.getTok().is(AsmToken::LBrac) &&
4215          "Token is not a Left Bracket");
4216   S = Parser.getTok().getLoc();
4217   Parser.Lex(); // Eat left bracket token.
4218
4219   const AsmToken &BaseRegTok = Parser.getTok();
4220   int BaseRegNum = tryParseRegister();
4221   if (BaseRegNum == -1)
4222     return Error(BaseRegTok.getLoc(), "register expected");
4223
4224   // The next token must either be a comma or a closing bracket.
4225   const AsmToken &Tok = Parser.getTok();
4226   if (!Tok.is(AsmToken::Comma) && !Tok.is(AsmToken::RBrac))
4227     return Error(Tok.getLoc(), "malformed memory operand");
4228
4229   if (Tok.is(AsmToken::RBrac)) {
4230     E = Tok.getLoc();
4231     Parser.Lex(); // Eat right bracket token.
4232
4233     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0, ARM_AM::no_shift,
4234                                              0, 0, false, S, E));
4235
4236     // If there's a pre-indexing writeback marker, '!', just add it as a token
4237     // operand. It's rather odd, but syntactically valid.
4238     if (Parser.getTok().is(AsmToken::Exclaim)) {
4239       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4240       Parser.Lex(); // Eat the '!'.
4241     }
4242
4243     return false;
4244   }
4245
4246   assert(Tok.is(AsmToken::Comma) && "Lost comma in memory operand?!");
4247   Parser.Lex(); // Eat the comma.
4248
4249   // If we have a ':', it's an alignment specifier.
4250   if (Parser.getTok().is(AsmToken::Colon)) {
4251     Parser.Lex(); // Eat the ':'.
4252     E = Parser.getTok().getLoc();
4253
4254     const MCExpr *Expr;
4255     if (getParser().ParseExpression(Expr))
4256      return true;
4257
4258     // The expression has to be a constant. Memory references with relocations
4259     // don't come through here, as they use the <label> forms of the relevant
4260     // instructions.
4261     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4262     if (!CE)
4263       return Error (E, "constant expression expected");
4264
4265     unsigned Align = 0;
4266     switch (CE->getValue()) {
4267     default:
4268       return Error(E,
4269                    "alignment specifier must be 16, 32, 64, 128, or 256 bits");
4270     case 16:  Align = 2; break;
4271     case 32:  Align = 4; break;
4272     case 64:  Align = 8; break;
4273     case 128: Align = 16; break;
4274     case 256: Align = 32; break;
4275     }
4276
4277     // Now we should have the closing ']'
4278     E = Parser.getTok().getLoc();
4279     if (Parser.getTok().isNot(AsmToken::RBrac))
4280       return Error(E, "']' expected");
4281     Parser.Lex(); // Eat right bracket token.
4282
4283     // Don't worry about range checking the value here. That's handled by
4284     // the is*() predicates.
4285     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0,
4286                                              ARM_AM::no_shift, 0, Align,
4287                                              false, S, E));
4288
4289     // If there's a pre-indexing writeback marker, '!', just add it as a token
4290     // operand.
4291     if (Parser.getTok().is(AsmToken::Exclaim)) {
4292       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4293       Parser.Lex(); // Eat the '!'.
4294     }
4295
4296     return false;
4297   }
4298
4299   // If we have a '#', it's an immediate offset, else assume it's a register
4300   // offset. Be friendly and also accept a plain integer (without a leading
4301   // hash) for gas compatibility.
4302   if (Parser.getTok().is(AsmToken::Hash) ||
4303       Parser.getTok().is(AsmToken::Dollar) ||
4304       Parser.getTok().is(AsmToken::Integer)) {
4305     if (Parser.getTok().isNot(AsmToken::Integer))
4306       Parser.Lex(); // Eat the '#'.
4307     E = Parser.getTok().getLoc();
4308
4309     bool isNegative = getParser().getTok().is(AsmToken::Minus);
4310     const MCExpr *Offset;
4311     if (getParser().ParseExpression(Offset))
4312      return true;
4313
4314     // The expression has to be a constant. Memory references with relocations
4315     // don't come through here, as they use the <label> forms of the relevant
4316     // instructions.
4317     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4318     if (!CE)
4319       return Error (E, "constant expression expected");
4320
4321     // If the constant was #-0, represent it as INT32_MIN.
4322     int32_t Val = CE->getValue();
4323     if (isNegative && Val == 0)
4324       CE = MCConstantExpr::Create(INT32_MIN, getContext());
4325
4326     // Now we should have the closing ']'
4327     E = Parser.getTok().getLoc();
4328     if (Parser.getTok().isNot(AsmToken::RBrac))
4329       return Error(E, "']' expected");
4330     Parser.Lex(); // Eat right bracket token.
4331
4332     // Don't worry about range checking the value here. That's handled by
4333     // the is*() predicates.
4334     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, CE, 0,
4335                                              ARM_AM::no_shift, 0, 0,
4336                                              false, S, E));
4337
4338     // If there's a pre-indexing writeback marker, '!', just add it as a token
4339     // operand.
4340     if (Parser.getTok().is(AsmToken::Exclaim)) {
4341       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4342       Parser.Lex(); // Eat the '!'.
4343     }
4344
4345     return false;
4346   }
4347
4348   // The register offset is optionally preceded by a '+' or '-'
4349   bool isNegative = false;
4350   if (Parser.getTok().is(AsmToken::Minus)) {
4351     isNegative = true;
4352     Parser.Lex(); // Eat the '-'.
4353   } else if (Parser.getTok().is(AsmToken::Plus)) {
4354     // Nothing to do.
4355     Parser.Lex(); // Eat the '+'.
4356   }
4357
4358   E = Parser.getTok().getLoc();
4359   int OffsetRegNum = tryParseRegister();
4360   if (OffsetRegNum == -1)
4361     return Error(E, "register expected");
4362
4363   // If there's a shift operator, handle it.
4364   ARM_AM::ShiftOpc ShiftType = ARM_AM::no_shift;
4365   unsigned ShiftImm = 0;
4366   if (Parser.getTok().is(AsmToken::Comma)) {
4367     Parser.Lex(); // Eat the ','.
4368     if (parseMemRegOffsetShift(ShiftType, ShiftImm))
4369       return true;
4370   }
4371
4372   // Now we should have the closing ']'
4373   E = Parser.getTok().getLoc();
4374   if (Parser.getTok().isNot(AsmToken::RBrac))
4375     return Error(E, "']' expected");
4376   Parser.Lex(); // Eat right bracket token.
4377
4378   Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, OffsetRegNum,
4379                                            ShiftType, ShiftImm, 0, isNegative,
4380                                            S, E));
4381
4382   // If there's a pre-indexing writeback marker, '!', just add it as a token
4383   // operand.
4384   if (Parser.getTok().is(AsmToken::Exclaim)) {
4385     Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4386     Parser.Lex(); // Eat the '!'.
4387   }
4388
4389   return false;
4390 }
4391
4392 /// parseMemRegOffsetShift - one of these two:
4393 ///   ( lsl | lsr | asr | ror ) , # shift_amount
4394 ///   rrx
4395 /// return true if it parses a shift otherwise it returns false.
4396 bool ARMAsmParser::parseMemRegOffsetShift(ARM_AM::ShiftOpc &St,
4397                                           unsigned &Amount) {
4398   SMLoc Loc = Parser.getTok().getLoc();
4399   const AsmToken &Tok = Parser.getTok();
4400   if (Tok.isNot(AsmToken::Identifier))
4401     return true;
4402   StringRef ShiftName = Tok.getString();
4403   if (ShiftName == "lsl" || ShiftName == "LSL" ||
4404       ShiftName == "asl" || ShiftName == "ASL")
4405     St = ARM_AM::lsl;
4406   else if (ShiftName == "lsr" || ShiftName == "LSR")
4407     St = ARM_AM::lsr;
4408   else if (ShiftName == "asr" || ShiftName == "ASR")
4409     St = ARM_AM::asr;
4410   else if (ShiftName == "ror" || ShiftName == "ROR")
4411     St = ARM_AM::ror;
4412   else if (ShiftName == "rrx" || ShiftName == "RRX")
4413     St = ARM_AM::rrx;
4414   else
4415     return Error(Loc, "illegal shift operator");
4416   Parser.Lex(); // Eat shift type token.
4417
4418   // rrx stands alone.
4419   Amount = 0;
4420   if (St != ARM_AM::rrx) {
4421     Loc = Parser.getTok().getLoc();
4422     // A '#' and a shift amount.
4423     const AsmToken &HashTok = Parser.getTok();
4424     if (HashTok.isNot(AsmToken::Hash) &&
4425         HashTok.isNot(AsmToken::Dollar))
4426       return Error(HashTok.getLoc(), "'#' expected");
4427     Parser.Lex(); // Eat hash token.
4428
4429     const MCExpr *Expr;
4430     if (getParser().ParseExpression(Expr))
4431       return true;
4432     // Range check the immediate.
4433     // lsl, ror: 0 <= imm <= 31
4434     // lsr, asr: 0 <= imm <= 32
4435     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4436     if (!CE)
4437       return Error(Loc, "shift amount must be an immediate");
4438     int64_t Imm = CE->getValue();
4439     if (Imm < 0 ||
4440         ((St == ARM_AM::lsl || St == ARM_AM::ror) && Imm > 31) ||
4441         ((St == ARM_AM::lsr || St == ARM_AM::asr) && Imm > 32))
4442       return Error(Loc, "immediate shift value out of range");
4443     Amount = Imm;
4444   }
4445
4446   return false;
4447 }
4448
4449 /// parseFPImm - A floating point immediate expression operand.
4450 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4451 parseFPImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4452   // Anything that can accept a floating point constant as an operand
4453   // needs to go through here, as the regular ParseExpression is
4454   // integer only.
4455   //
4456   // This routine still creates a generic Immediate operand, containing
4457   // a bitcast of the 64-bit floating point value. The various operands
4458   // that accept floats can check whether the value is valid for them
4459   // via the standard is*() predicates.
4460
4461   SMLoc S = Parser.getTok().getLoc();
4462
4463   if (Parser.getTok().isNot(AsmToken::Hash) &&
4464       Parser.getTok().isNot(AsmToken::Dollar))
4465     return MatchOperand_NoMatch;
4466
4467   // Disambiguate the VMOV forms that can accept an FP immediate.
4468   // vmov.f32 <sreg>, #imm
4469   // vmov.f64 <dreg>, #imm
4470   // vmov.f32 <dreg>, #imm  @ vector f32x2
4471   // vmov.f32 <qreg>, #imm  @ vector f32x4
4472   //
4473   // There are also the NEON VMOV instructions which expect an
4474   // integer constant. Make sure we don't try to parse an FPImm
4475   // for these:
4476   // vmov.i{8|16|32|64} <dreg|qreg>, #imm
4477   ARMOperand *TyOp = static_cast<ARMOperand*>(Operands[2]);
4478   if (!TyOp->isToken() || (TyOp->getToken() != ".f32" &&
4479                            TyOp->getToken() != ".f64"))
4480     return MatchOperand_NoMatch;
4481
4482   Parser.Lex(); // Eat the '#'.
4483
4484   // Handle negation, as that still comes through as a separate token.
4485   bool isNegative = false;
4486   if (Parser.getTok().is(AsmToken::Minus)) {
4487     isNegative = true;
4488     Parser.Lex();
4489   }
4490   const AsmToken &Tok = Parser.getTok();
4491   SMLoc Loc = Tok.getLoc();
4492   if (Tok.is(AsmToken::Real)) {
4493     APFloat RealVal(APFloat::IEEEsingle, Tok.getString());
4494     uint64_t IntVal = RealVal.bitcastToAPInt().getZExtValue();
4495     // If we had a '-' in front, toggle the sign bit.
4496     IntVal ^= (uint64_t)isNegative << 31;
4497     Parser.Lex(); // Eat the token.
4498     Operands.push_back(ARMOperand::CreateImm(
4499           MCConstantExpr::Create(IntVal, getContext()),
4500           S, Parser.getTok().getLoc()));
4501     return MatchOperand_Success;
4502   }
4503   // Also handle plain integers. Instructions which allow floating point
4504   // immediates also allow a raw encoded 8-bit value.
4505   if (Tok.is(AsmToken::Integer)) {
4506     int64_t Val = Tok.getIntVal();
4507     Parser.Lex(); // Eat the token.
4508     if (Val > 255 || Val < 0) {
4509       Error(Loc, "encoded floating point value out of range");
4510       return MatchOperand_ParseFail;
4511     }
4512     double RealVal = ARM_AM::getFPImmFloat(Val);
4513     Val = APFloat(APFloat::IEEEdouble, RealVal).bitcastToAPInt().getZExtValue();
4514     Operands.push_back(ARMOperand::CreateImm(
4515         MCConstantExpr::Create(Val, getContext()), S,
4516         Parser.getTok().getLoc()));
4517     return MatchOperand_Success;
4518   }
4519
4520   Error(Loc, "invalid floating point immediate");
4521   return MatchOperand_ParseFail;
4522 }
4523
4524 /// Parse a arm instruction operand.  For now this parses the operand regardless
4525 /// of the mnemonic.
4526 bool ARMAsmParser::parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands,
4527                                 StringRef Mnemonic) {
4528   SMLoc S, E;
4529
4530   // Check if the current operand has a custom associated parser, if so, try to
4531   // custom parse the operand, or fallback to the general approach.
4532   OperandMatchResultTy ResTy = MatchOperandParserImpl(Operands, Mnemonic);
4533   if (ResTy == MatchOperand_Success)
4534     return false;
4535   // If there wasn't a custom match, try the generic matcher below. Otherwise,
4536   // there was a match, but an error occurred, in which case, just return that
4537   // the operand parsing failed.
4538   if (ResTy == MatchOperand_ParseFail)
4539     return true;
4540
4541   switch (getLexer().getKind()) {
4542   default:
4543     Error(Parser.getTok().getLoc(), "unexpected token in operand");
4544     return true;
4545   case AsmToken::Identifier: {
4546     if (!tryParseRegisterWithWriteBack(Operands))
4547       return false;
4548     int Res = tryParseShiftRegister(Operands);
4549     if (Res == 0) // success
4550       return false;
4551     else if (Res == -1) // irrecoverable error
4552       return true;
4553     // If this is VMRS, check for the apsr_nzcv operand.
4554     if (Mnemonic == "vmrs" &&
4555         Parser.getTok().getString().equals_lower("apsr_nzcv")) {
4556       S = Parser.getTok().getLoc();
4557       Parser.Lex();
4558       Operands.push_back(ARMOperand::CreateToken("APSR_nzcv", S));
4559       return false;
4560     }
4561
4562     // Fall though for the Identifier case that is not a register or a
4563     // special name.
4564   }
4565   case AsmToken::LParen:  // parenthesized expressions like (_strcmp-4)
4566   case AsmToken::Integer: // things like 1f and 2b as a branch targets
4567   case AsmToken::String:  // quoted label names.
4568   case AsmToken::Dot: {   // . as a branch target
4569     // This was not a register so parse other operands that start with an
4570     // identifier (like labels) as expressions and create them as immediates.
4571     const MCExpr *IdVal;
4572     S = Parser.getTok().getLoc();
4573     if (getParser().ParseExpression(IdVal))
4574       return true;
4575     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4576     Operands.push_back(ARMOperand::CreateImm(IdVal, S, E));
4577     return false;
4578   }
4579   case AsmToken::LBrac:
4580     return parseMemory(Operands);
4581   case AsmToken::LCurly:
4582     return parseRegisterList(Operands);
4583   case AsmToken::Dollar:
4584   case AsmToken::Hash: {
4585     // #42 -> immediate.
4586     S = Parser.getTok().getLoc();
4587     Parser.Lex();
4588
4589     if (Parser.getTok().isNot(AsmToken::Colon)) {
4590       bool isNegative = Parser.getTok().is(AsmToken::Minus);
4591       const MCExpr *ImmVal;
4592       if (getParser().ParseExpression(ImmVal))
4593         return true;
4594       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ImmVal);
4595       if (CE) {
4596         int32_t Val = CE->getValue();
4597         if (isNegative && Val == 0)
4598           ImmVal = MCConstantExpr::Create(INT32_MIN, getContext());
4599       }
4600       E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4601       Operands.push_back(ARMOperand::CreateImm(ImmVal, S, E));
4602       return false;
4603     }
4604     // w/ a ':' after the '#', it's just like a plain ':'.
4605     // FALLTHROUGH
4606   }
4607   case AsmToken::Colon: {
4608     // ":lower16:" and ":upper16:" expression prefixes
4609     // FIXME: Check it's an expression prefix,
4610     // e.g. (FOO - :lower16:BAR) isn't legal.
4611     ARMMCExpr::VariantKind RefKind;
4612     if (parsePrefix(RefKind))
4613       return true;
4614
4615     const MCExpr *SubExprVal;
4616     if (getParser().ParseExpression(SubExprVal))
4617       return true;
4618
4619     const MCExpr *ExprVal = ARMMCExpr::Create(RefKind, SubExprVal,
4620                                               getContext());
4621     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4622     Operands.push_back(ARMOperand::CreateImm(ExprVal, S, E));
4623     return false;
4624   }
4625   }
4626 }
4627
4628 // parsePrefix - Parse ARM 16-bit relocations expression prefix, i.e.
4629 //  :lower16: and :upper16:.
4630 bool ARMAsmParser::parsePrefix(ARMMCExpr::VariantKind &RefKind) {
4631   RefKind = ARMMCExpr::VK_ARM_None;
4632
4633   // :lower16: and :upper16: modifiers
4634   assert(getLexer().is(AsmToken::Colon) && "expected a :");
4635   Parser.Lex(); // Eat ':'
4636
4637   if (getLexer().isNot(AsmToken::Identifier)) {
4638     Error(Parser.getTok().getLoc(), "expected prefix identifier in operand");
4639     return true;
4640   }
4641
4642   StringRef IDVal = Parser.getTok().getIdentifier();
4643   if (IDVal == "lower16") {
4644     RefKind = ARMMCExpr::VK_ARM_LO16;
4645   } else if (IDVal == "upper16") {
4646     RefKind = ARMMCExpr::VK_ARM_HI16;
4647   } else {
4648     Error(Parser.getTok().getLoc(), "unexpected prefix in operand");
4649     return true;
4650   }
4651   Parser.Lex();
4652
4653   if (getLexer().isNot(AsmToken::Colon)) {
4654     Error(Parser.getTok().getLoc(), "unexpected token after prefix");
4655     return true;
4656   }
4657   Parser.Lex(); // Eat the last ':'
4658   return false;
4659 }
4660
4661 /// \brief Given a mnemonic, split out possible predication code and carry
4662 /// setting letters to form a canonical mnemonic and flags.
4663 //
4664 // FIXME: Would be nice to autogen this.
4665 // FIXME: This is a bit of a maze of special cases.
4666 StringRef ARMAsmParser::splitMnemonic(StringRef Mnemonic,
4667                                       unsigned &PredicationCode,
4668                                       bool &CarrySetting,
4669                                       unsigned &ProcessorIMod,
4670                                       StringRef &ITMask) {
4671   PredicationCode = ARMCC::AL;
4672   CarrySetting = false;
4673   ProcessorIMod = 0;
4674
4675   // Ignore some mnemonics we know aren't predicated forms.
4676   //
4677   // FIXME: Would be nice to autogen this.
4678   if ((Mnemonic == "movs" && isThumb()) ||
4679       Mnemonic == "teq"   || Mnemonic == "vceq"   || Mnemonic == "svc"   ||
4680       Mnemonic == "mls"   || Mnemonic == "smmls"  || Mnemonic == "vcls"  ||
4681       Mnemonic == "vmls"  || Mnemonic == "vnmls"  || Mnemonic == "vacge" ||
4682       Mnemonic == "vcge"  || Mnemonic == "vclt"   || Mnemonic == "vacgt" ||
4683       Mnemonic == "vcgt"  || Mnemonic == "vcle"   || Mnemonic == "smlal" ||
4684       Mnemonic == "umaal" || Mnemonic == "umlal"  || Mnemonic == "vabal" ||
4685       Mnemonic == "vmlal" || Mnemonic == "vpadal" || Mnemonic == "vqdmlal" ||
4686       Mnemonic == "fmuls")
4687     return Mnemonic;
4688
4689   // First, split out any predication code. Ignore mnemonics we know aren't
4690   // predicated but do have a carry-set and so weren't caught above.
4691   if (Mnemonic != "adcs" && Mnemonic != "bics" && Mnemonic != "movs" &&
4692       Mnemonic != "muls" && Mnemonic != "smlals" && Mnemonic != "smulls" &&
4693       Mnemonic != "umlals" && Mnemonic != "umulls" && Mnemonic != "lsls" &&
4694       Mnemonic != "sbcs" && Mnemonic != "rscs") {
4695     unsigned CC = StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2))
4696       .Case("eq", ARMCC::EQ)
4697       .Case("ne", ARMCC::NE)
4698       .Case("hs", ARMCC::HS)
4699       .Case("cs", ARMCC::HS)
4700       .Case("lo", ARMCC::LO)
4701       .Case("cc", ARMCC::LO)
4702       .Case("mi", ARMCC::MI)
4703       .Case("pl", ARMCC::PL)
4704       .Case("vs", ARMCC::VS)
4705       .Case("vc", ARMCC::VC)
4706       .Case("hi", ARMCC::HI)
4707       .Case("ls", ARMCC::LS)
4708       .Case("ge", ARMCC::GE)
4709       .Case("lt", ARMCC::LT)
4710       .Case("gt", ARMCC::GT)
4711       .Case("le", ARMCC::LE)
4712       .Case("al", ARMCC::AL)
4713       .Default(~0U);
4714     if (CC != ~0U) {
4715       Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 2);
4716       PredicationCode = CC;
4717     }
4718   }
4719
4720   // Next, determine if we have a carry setting bit. We explicitly ignore all
4721   // the instructions we know end in 's'.
4722   if (Mnemonic.endswith("s") &&
4723       !(Mnemonic == "cps" || Mnemonic == "mls" ||
4724         Mnemonic == "mrs" || Mnemonic == "smmls" || Mnemonic == "vabs" ||
4725         Mnemonic == "vcls" || Mnemonic == "vmls" || Mnemonic == "vmrs" ||
4726         Mnemonic == "vnmls" || Mnemonic == "vqabs" || Mnemonic == "vrecps" ||
4727         Mnemonic == "vrsqrts" || Mnemonic == "srs" || Mnemonic == "flds" ||
4728         Mnemonic == "fmrs" || Mnemonic == "fsqrts" || Mnemonic == "fsubs" ||
4729         Mnemonic == "fsts" || Mnemonic == "fcpys" || Mnemonic == "fdivs" ||
4730         Mnemonic == "fmuls" || Mnemonic == "fcmps" || Mnemonic == "fcmpzs" ||
4731         Mnemonic == "vfms" || Mnemonic == "vfnms" ||
4732         (Mnemonic == "movs" && isThumb()))) {
4733     Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 1);
4734     CarrySetting = true;
4735   }
4736
4737   // The "cps" instruction can have a interrupt mode operand which is glued into
4738   // the mnemonic. Check if this is the case, split it and parse the imod op
4739   if (Mnemonic.startswith("cps")) {
4740     // Split out any imod code.
4741     unsigned IMod =
4742       StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2, 2))
4743       .Case("ie", ARM_PROC::IE)
4744       .Case("id", ARM_PROC::ID)
4745       .Default(~0U);
4746     if (IMod != ~0U) {
4747       Mnemonic = Mnemonic.slice(0, Mnemonic.size()-2);
4748       ProcessorIMod = IMod;
4749     }
4750   }
4751
4752   // The "it" instruction has the condition mask on the end of the mnemonic.
4753   if (Mnemonic.startswith("it")) {
4754     ITMask = Mnemonic.slice(2, Mnemonic.size());
4755     Mnemonic = Mnemonic.slice(0, 2);
4756   }
4757
4758   return Mnemonic;
4759 }
4760
4761 /// \brief Given a canonical mnemonic, determine if the instruction ever allows
4762 /// inclusion of carry set or predication code operands.
4763 //
4764 // FIXME: It would be nice to autogen this.
4765 void ARMAsmParser::
4766 getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
4767                       bool &CanAcceptPredicationCode) {
4768   if (Mnemonic == "and" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
4769       Mnemonic == "rrx" || Mnemonic == "ror" || Mnemonic == "sub" ||
4770       Mnemonic == "add" || Mnemonic == "adc" ||
4771       Mnemonic == "mul" || Mnemonic == "bic" || Mnemonic == "asr" ||
4772       Mnemonic == "orr" || Mnemonic == "mvn" ||
4773       Mnemonic == "rsb" || Mnemonic == "rsc" || Mnemonic == "orn" ||
4774       Mnemonic == "sbc" || Mnemonic == "eor" || Mnemonic == "neg" ||
4775       Mnemonic == "vfm" || Mnemonic == "vfnm" ||
4776       (!isThumb() && (Mnemonic == "smull" || Mnemonic == "mov" ||
4777                       Mnemonic == "mla" || Mnemonic == "smlal" ||
4778                       Mnemonic == "umlal" || Mnemonic == "umull"))) {
4779     CanAcceptCarrySet = true;
4780   } else
4781     CanAcceptCarrySet = false;
4782
4783   if (Mnemonic == "cbnz" || Mnemonic == "setend" || Mnemonic == "dmb" ||
4784       Mnemonic == "cps" || Mnemonic == "mcr2" || Mnemonic == "it" ||
4785       Mnemonic == "mcrr2" || Mnemonic == "cbz" || Mnemonic == "cdp2" ||
4786       Mnemonic == "trap" || Mnemonic == "mrc2" || Mnemonic == "mrrc2" ||
4787       Mnemonic == "dsb" || Mnemonic == "isb" || Mnemonic == "setend" ||
4788       (Mnemonic == "clrex" && !isThumb()) ||
4789       (Mnemonic == "nop" && isThumbOne()) ||
4790       ((Mnemonic == "pld" || Mnemonic == "pli" || Mnemonic == "pldw" ||
4791         Mnemonic == "ldc2" || Mnemonic == "ldc2l" ||
4792         Mnemonic == "stc2" || Mnemonic == "stc2l") && !isThumb()) ||
4793       ((Mnemonic.startswith("rfe") || Mnemonic.startswith("srs")) &&
4794        !isThumb()) ||
4795       Mnemonic.startswith("cps") || (Mnemonic == "movs" && isThumbOne())) {
4796     CanAcceptPredicationCode = false;
4797   } else
4798     CanAcceptPredicationCode = true;
4799
4800   if (isThumb()) {
4801     if (Mnemonic == "bkpt" || Mnemonic == "mcr" || Mnemonic == "mcrr" ||
4802         Mnemonic == "mrc" || Mnemonic == "mrrc" || Mnemonic == "cdp")
4803       CanAcceptPredicationCode = false;
4804   }
4805 }
4806
4807 bool ARMAsmParser::shouldOmitCCOutOperand(StringRef Mnemonic,
4808                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4809   // FIXME: This is all horribly hacky. We really need a better way to deal
4810   // with optional operands like this in the matcher table.
4811
4812   // The 'mov' mnemonic is special. One variant has a cc_out operand, while
4813   // another does not. Specifically, the MOVW instruction does not. So we
4814   // special case it here and remove the defaulted (non-setting) cc_out
4815   // operand if that's the instruction we're trying to match.
4816   //
4817   // We do this as post-processing of the explicit operands rather than just
4818   // conditionally adding the cc_out in the first place because we need
4819   // to check the type of the parsed immediate operand.
4820   if (Mnemonic == "mov" && Operands.size() > 4 && !isThumb() &&
4821       !static_cast<ARMOperand*>(Operands[4])->isARMSOImm() &&
4822       static_cast<ARMOperand*>(Operands[4])->isImm0_65535Expr() &&
4823       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4824     return true;
4825
4826   // Register-register 'add' for thumb does not have a cc_out operand
4827   // when there are only two register operands.
4828   if (isThumb() && Mnemonic == "add" && Operands.size() == 5 &&
4829       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4830       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4831       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4832     return true;
4833   // Register-register 'add' for thumb does not have a cc_out operand
4834   // when it's an ADD Rdm, SP, {Rdm|#imm0_255} instruction. We do
4835   // have to check the immediate range here since Thumb2 has a variant
4836   // that can handle a different range and has a cc_out operand.
4837   if (((isThumb() && Mnemonic == "add") ||
4838        (isThumbTwo() && Mnemonic == "sub")) &&
4839       Operands.size() == 6 &&
4840       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4841       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4842       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::SP &&
4843       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4844       ((Mnemonic == "add" &&static_cast<ARMOperand*>(Operands[5])->isReg()) ||
4845        static_cast<ARMOperand*>(Operands[5])->isImm0_1020s4()))
4846     return true;
4847   // For Thumb2, add/sub immediate does not have a cc_out operand for the
4848   // imm0_4095 variant. That's the least-preferred variant when
4849   // selecting via the generic "add" mnemonic, so to know that we
4850   // should remove the cc_out operand, we have to explicitly check that
4851   // it's not one of the other variants. Ugh.
4852   if (isThumbTwo() && (Mnemonic == "add" || Mnemonic == "sub") &&
4853       Operands.size() == 6 &&
4854       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4855       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4856       static_cast<ARMOperand*>(Operands[5])->isImm()) {
4857     // Nest conditions rather than one big 'if' statement for readability.
4858     //
4859     // If either register is a high reg, it's either one of the SP
4860     // variants (handled above) or a 32-bit encoding, so we just
4861     // check against T3. If the second register is the PC, this is an
4862     // alternate form of ADR, which uses encoding T4, so check for that too.
4863     if ((!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4864          !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg())) &&
4865         static_cast<ARMOperand*>(Operands[4])->getReg() != ARM::PC &&
4866         static_cast<ARMOperand*>(Operands[5])->isT2SOImm())
4867       return false;
4868     // If both registers are low, we're in an IT block, and the immediate is
4869     // in range, we should use encoding T1 instead, which has a cc_out.
4870     if (inITBlock() &&
4871         isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
4872         isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) &&
4873         static_cast<ARMOperand*>(Operands[5])->isImm0_7())
4874       return false;
4875
4876     // Otherwise, we use encoding T4, which does not have a cc_out
4877     // operand.
4878     return true;
4879   }
4880
4881   // The thumb2 multiply instruction doesn't have a CCOut register, so
4882   // if we have a "mul" mnemonic in Thumb mode, check if we'll be able to
4883   // use the 16-bit encoding or not.
4884   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 6 &&
4885       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4886       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4887       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4888       static_cast<ARMOperand*>(Operands[5])->isReg() &&
4889       // If the registers aren't low regs, the destination reg isn't the
4890       // same as one of the source regs, or the cc_out operand is zero
4891       // outside of an IT block, we have to use the 32-bit encoding, so
4892       // remove the cc_out operand.
4893       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4894        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4895        !isARMLowRegister(static_cast<ARMOperand*>(Operands[5])->getReg()) ||
4896        !inITBlock() ||
4897        (static_cast<ARMOperand*>(Operands[3])->getReg() !=
4898         static_cast<ARMOperand*>(Operands[5])->getReg() &&
4899         static_cast<ARMOperand*>(Operands[3])->getReg() !=
4900         static_cast<ARMOperand*>(Operands[4])->getReg())))
4901     return true;
4902
4903   // Also check the 'mul' syntax variant that doesn't specify an explicit
4904   // destination register.
4905   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 5 &&
4906       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4907       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4908       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4909       // If the registers aren't low regs  or the cc_out operand is zero
4910       // outside of an IT block, we have to use the 32-bit encoding, so
4911       // remove the cc_out operand.
4912       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4913        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4914        !inITBlock()))
4915     return true;
4916
4917
4918
4919   // Register-register 'add/sub' for thumb does not have a cc_out operand
4920   // when it's an ADD/SUB SP, #imm. Be lenient on count since there's also
4921   // the "add/sub SP, SP, #imm" version. If the follow-up operands aren't
4922   // right, this will result in better diagnostics (which operand is off)
4923   // anyway.
4924   if (isThumb() && (Mnemonic == "add" || Mnemonic == "sub") &&
4925       (Operands.size() == 5 || Operands.size() == 6) &&
4926       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4927       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::SP &&
4928       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4929       (static_cast<ARMOperand*>(Operands[4])->isImm() ||
4930        (Operands.size() == 6 &&
4931         static_cast<ARMOperand*>(Operands[5])->isImm())))
4932     return true;
4933
4934   return false;
4935 }
4936
4937 static bool isDataTypeToken(StringRef Tok) {
4938   return Tok == ".8" || Tok == ".16" || Tok == ".32" || Tok == ".64" ||
4939     Tok == ".i8" || Tok == ".i16" || Tok == ".i32" || Tok == ".i64" ||
4940     Tok == ".u8" || Tok == ".u16" || Tok == ".u32" || Tok == ".u64" ||
4941     Tok == ".s8" || Tok == ".s16" || Tok == ".s32" || Tok == ".s64" ||
4942     Tok == ".p8" || Tok == ".p16" || Tok == ".f32" || Tok == ".f64" ||
4943     Tok == ".f" || Tok == ".d";
4944 }
4945
4946 // FIXME: This bit should probably be handled via an explicit match class
4947 // in the .td files that matches the suffix instead of having it be
4948 // a literal string token the way it is now.
4949 static bool doesIgnoreDataTypeSuffix(StringRef Mnemonic, StringRef DT) {
4950   return Mnemonic.startswith("vldm") || Mnemonic.startswith("vstm");
4951 }
4952
4953 static void applyMnemonicAliases(StringRef &Mnemonic, unsigned Features);
4954 /// Parse an arm instruction mnemonic followed by its operands.
4955 bool ARMAsmParser::ParseInstruction(StringRef Name, SMLoc NameLoc,
4956                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4957   // Apply mnemonic aliases before doing anything else, as the destination
4958   // mnemnonic may include suffices and we want to handle them normally.
4959   // The generic tblgen'erated code does this later, at the start of
4960   // MatchInstructionImpl(), but that's too late for aliases that include
4961   // any sort of suffix.
4962   unsigned AvailableFeatures = getAvailableFeatures();
4963   applyMnemonicAliases(Name, AvailableFeatures);
4964
4965   // First check for the ARM-specific .req directive.
4966   if (Parser.getTok().is(AsmToken::Identifier) &&
4967       Parser.getTok().getIdentifier() == ".req") {
4968     parseDirectiveReq(Name, NameLoc);
4969     // We always return 'error' for this, as we're done with this
4970     // statement and don't need to match the 'instruction."
4971     return true;
4972   }
4973
4974   // Create the leading tokens for the mnemonic, split by '.' characters.
4975   size_t Start = 0, Next = Name.find('.');
4976   StringRef Mnemonic = Name.slice(Start, Next);
4977
4978   // Split out the predication code and carry setting flag from the mnemonic.
4979   unsigned PredicationCode;
4980   unsigned ProcessorIMod;
4981   bool CarrySetting;
4982   StringRef ITMask;
4983   Mnemonic = splitMnemonic(Mnemonic, PredicationCode, CarrySetting,
4984                            ProcessorIMod, ITMask);
4985
4986   // In Thumb1, only the branch (B) instruction can be predicated.
4987   if (isThumbOne() && PredicationCode != ARMCC::AL && Mnemonic != "b") {
4988     Parser.EatToEndOfStatement();
4989     return Error(NameLoc, "conditional execution not supported in Thumb1");
4990   }
4991
4992   Operands.push_back(ARMOperand::CreateToken(Mnemonic, NameLoc));
4993
4994   // Handle the IT instruction ITMask. Convert it to a bitmask. This
4995   // is the mask as it will be for the IT encoding if the conditional
4996   // encoding has a '1' as it's bit0 (i.e. 't' ==> '1'). In the case
4997   // where the conditional bit0 is zero, the instruction post-processing
4998   // will adjust the mask accordingly.
4999   if (Mnemonic == "it") {
5000     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + 2);
5001     if (ITMask.size() > 3) {
5002       Parser.EatToEndOfStatement();
5003       return Error(Loc, "too many conditions on IT instruction");
5004     }
5005     unsigned Mask = 8;
5006     for (unsigned i = ITMask.size(); i != 0; --i) {
5007       char pos = ITMask[i - 1];
5008       if (pos != 't' && pos != 'e') {
5009         Parser.EatToEndOfStatement();
5010         return Error(Loc, "illegal IT block condition mask '" + ITMask + "'");
5011       }
5012       Mask >>= 1;
5013       if (ITMask[i - 1] == 't')
5014         Mask |= 8;
5015     }
5016     Operands.push_back(ARMOperand::CreateITMask(Mask, Loc));
5017   }
5018
5019   // FIXME: This is all a pretty gross hack. We should automatically handle
5020   // optional operands like this via tblgen.
5021
5022   // Next, add the CCOut and ConditionCode operands, if needed.
5023   //
5024   // For mnemonics which can ever incorporate a carry setting bit or predication
5025   // code, our matching model involves us always generating CCOut and
5026   // ConditionCode operands to match the mnemonic "as written" and then we let
5027   // the matcher deal with finding the right instruction or generating an
5028   // appropriate error.
5029   bool CanAcceptCarrySet, CanAcceptPredicationCode;
5030   getMnemonicAcceptInfo(Mnemonic, CanAcceptCarrySet, CanAcceptPredicationCode);
5031
5032   // If we had a carry-set on an instruction that can't do that, issue an
5033   // error.
5034   if (!CanAcceptCarrySet && CarrySetting) {
5035     Parser.EatToEndOfStatement();
5036     return Error(NameLoc, "instruction '" + Mnemonic +
5037                  "' can not set flags, but 's' suffix specified");
5038   }
5039   // If we had a predication code on an instruction that can't do that, issue an
5040   // error.
5041   if (!CanAcceptPredicationCode && PredicationCode != ARMCC::AL) {
5042     Parser.EatToEndOfStatement();
5043     return Error(NameLoc, "instruction '" + Mnemonic +
5044                  "' is not predicable, but condition code specified");
5045   }
5046
5047   // Add the carry setting operand, if necessary.
5048   if (CanAcceptCarrySet) {
5049     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size());
5050     Operands.push_back(ARMOperand::CreateCCOut(CarrySetting ? ARM::CPSR : 0,
5051                                                Loc));
5052   }
5053
5054   // Add the predication code operand, if necessary.
5055   if (CanAcceptPredicationCode) {
5056     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size() +
5057                                       CarrySetting);
5058     Operands.push_back(ARMOperand::CreateCondCode(
5059                          ARMCC::CondCodes(PredicationCode), Loc));
5060   }
5061
5062   // Add the processor imod operand, if necessary.
5063   if (ProcessorIMod) {
5064     Operands.push_back(ARMOperand::CreateImm(
5065           MCConstantExpr::Create(ProcessorIMod, getContext()),
5066                                  NameLoc, NameLoc));
5067   }
5068
5069   // Add the remaining tokens in the mnemonic.
5070   while (Next != StringRef::npos) {
5071     Start = Next;
5072     Next = Name.find('.', Start + 1);
5073     StringRef ExtraToken = Name.slice(Start, Next);
5074
5075     // Some NEON instructions have an optional datatype suffix that is
5076     // completely ignored. Check for that.
5077     if (isDataTypeToken(ExtraToken) &&
5078         doesIgnoreDataTypeSuffix(Mnemonic, ExtraToken))
5079       continue;
5080
5081     if (ExtraToken != ".n") {
5082       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5083       Operands.push_back(ARMOperand::CreateToken(ExtraToken, Loc));
5084     }
5085   }
5086
5087   // Read the remaining operands.
5088   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5089     // Read the first operand.
5090     if (parseOperand(Operands, Mnemonic)) {
5091       Parser.EatToEndOfStatement();
5092       return true;
5093     }
5094
5095     while (getLexer().is(AsmToken::Comma)) {
5096       Parser.Lex();  // Eat the comma.
5097
5098       // Parse and remember the operand.
5099       if (parseOperand(Operands, Mnemonic)) {
5100         Parser.EatToEndOfStatement();
5101         return true;
5102       }
5103     }
5104   }
5105
5106   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5107     SMLoc Loc = getLexer().getLoc();
5108     Parser.EatToEndOfStatement();
5109     return Error(Loc, "unexpected token in argument list");
5110   }
5111
5112   Parser.Lex(); // Consume the EndOfStatement
5113
5114   // Some instructions, mostly Thumb, have forms for the same mnemonic that
5115   // do and don't have a cc_out optional-def operand. With some spot-checks
5116   // of the operand list, we can figure out which variant we're trying to
5117   // parse and adjust accordingly before actually matching. We shouldn't ever
5118   // try to remove a cc_out operand that was explicitly set on the the
5119   // mnemonic, of course (CarrySetting == true). Reason number #317 the
5120   // table driven matcher doesn't fit well with the ARM instruction set.
5121   if (!CarrySetting && shouldOmitCCOutOperand(Mnemonic, Operands)) {
5122     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5123     Operands.erase(Operands.begin() + 1);
5124     delete Op;
5125   }
5126
5127   // ARM mode 'blx' need special handling, as the register operand version
5128   // is predicable, but the label operand version is not. So, we can't rely
5129   // on the Mnemonic based checking to correctly figure out when to put
5130   // a k_CondCode operand in the list. If we're trying to match the label
5131   // version, remove the k_CondCode operand here.
5132   if (!isThumb() && Mnemonic == "blx" && Operands.size() == 3 &&
5133       static_cast<ARMOperand*>(Operands[2])->isImm()) {
5134     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5135     Operands.erase(Operands.begin() + 1);
5136     delete Op;
5137   }
5138
5139   // The vector-compare-to-zero instructions have a literal token "#0" at
5140   // the end that comes to here as an immediate operand. Convert it to a
5141   // token to play nicely with the matcher.
5142   if ((Mnemonic == "vceq" || Mnemonic == "vcge" || Mnemonic == "vcgt" ||
5143       Mnemonic == "vcle" || Mnemonic == "vclt") && Operands.size() == 6 &&
5144       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5145     ARMOperand *Op = static_cast<ARMOperand*>(Operands[5]);
5146     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5147     if (CE && CE->getValue() == 0) {
5148       Operands.erase(Operands.begin() + 5);
5149       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5150       delete Op;
5151     }
5152   }
5153   // VCMP{E} does the same thing, but with a different operand count.
5154   if ((Mnemonic == "vcmp" || Mnemonic == "vcmpe") && Operands.size() == 5 &&
5155       static_cast<ARMOperand*>(Operands[4])->isImm()) {
5156     ARMOperand *Op = static_cast<ARMOperand*>(Operands[4]);
5157     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5158     if (CE && CE->getValue() == 0) {
5159       Operands.erase(Operands.begin() + 4);
5160       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5161       delete Op;
5162     }
5163   }
5164   // Similarly, the Thumb1 "RSB" instruction has a literal "#0" on the
5165   // end. Convert it to a token here. Take care not to convert those
5166   // that should hit the Thumb2 encoding.
5167   if (Mnemonic == "rsb" && isThumb() && Operands.size() == 6 &&
5168       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5169       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5170       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5171     ARMOperand *Op = static_cast<ARMOperand*>(Operands[5]);
5172     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5173     if (CE && CE->getValue() == 0 &&
5174         (isThumbOne() ||
5175          // The cc_out operand matches the IT block.
5176          ((inITBlock() != CarrySetting) &&
5177          // Neither register operand is a high register.
5178          (isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
5179           isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()))))){
5180       Operands.erase(Operands.begin() + 5);
5181       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5182       delete Op;
5183     }
5184   }
5185
5186   return false;
5187 }
5188
5189 // Validate context-sensitive operand constraints.
5190
5191 // return 'true' if register list contains non-low GPR registers,
5192 // 'false' otherwise. If Reg is in the register list or is HiReg, set
5193 // 'containsReg' to true.
5194 static bool checkLowRegisterList(MCInst Inst, unsigned OpNo, unsigned Reg,
5195                                  unsigned HiReg, bool &containsReg) {
5196   containsReg = false;
5197   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5198     unsigned OpReg = Inst.getOperand(i).getReg();
5199     if (OpReg == Reg)
5200       containsReg = true;
5201     // Anything other than a low register isn't legal here.
5202     if (!isARMLowRegister(OpReg) && (!HiReg || OpReg != HiReg))
5203       return true;
5204   }
5205   return false;
5206 }
5207
5208 // Check if the specified regisgter is in the register list of the inst,
5209 // starting at the indicated operand number.
5210 static bool listContainsReg(MCInst &Inst, unsigned OpNo, unsigned Reg) {
5211   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5212     unsigned OpReg = Inst.getOperand(i).getReg();
5213     if (OpReg == Reg)
5214       return true;
5215   }
5216   return false;
5217 }
5218
5219 // FIXME: We would really prefer to have MCInstrInfo (the wrapper around
5220 // the ARMInsts array) instead. Getting that here requires awkward
5221 // API changes, though. Better way?
5222 namespace llvm {
5223 extern const MCInstrDesc ARMInsts[];
5224 }
5225 static const MCInstrDesc &getInstDesc(unsigned Opcode) {
5226   return ARMInsts[Opcode];
5227 }
5228
5229 // FIXME: We would really like to be able to tablegen'erate this.
5230 bool ARMAsmParser::
5231 validateInstruction(MCInst &Inst,
5232                     const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5233   const MCInstrDesc &MCID = getInstDesc(Inst.getOpcode());
5234   SMLoc Loc = Operands[0]->getStartLoc();
5235   // Check the IT block state first.
5236   // NOTE: BKPT instruction has the interesting property of being
5237   // allowed in IT blocks, but not being predicable.  It just always
5238   // executes.
5239   if (inITBlock() && Inst.getOpcode() != ARM::tBKPT &&
5240       Inst.getOpcode() != ARM::BKPT) {
5241     unsigned bit = 1;
5242     if (ITState.FirstCond)
5243       ITState.FirstCond = false;
5244     else
5245       bit = (ITState.Mask >> (5 - ITState.CurPosition)) & 1;
5246     // The instruction must be predicable.
5247     if (!MCID.isPredicable())
5248       return Error(Loc, "instructions in IT block must be predicable");
5249     unsigned Cond = Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm();
5250     unsigned ITCond = bit ? ITState.Cond :
5251       ARMCC::getOppositeCondition(ITState.Cond);
5252     if (Cond != ITCond) {
5253       // Find the condition code Operand to get its SMLoc information.
5254       SMLoc CondLoc;
5255       for (unsigned i = 1; i < Operands.size(); ++i)
5256         if (static_cast<ARMOperand*>(Operands[i])->isCondCode())
5257           CondLoc = Operands[i]->getStartLoc();
5258       return Error(CondLoc, "incorrect condition in IT block; got '" +
5259                    StringRef(ARMCondCodeToString(ARMCC::CondCodes(Cond))) +
5260                    "', but expected '" +
5261                    ARMCondCodeToString(ARMCC::CondCodes(ITCond)) + "'");
5262     }
5263   // Check for non-'al' condition codes outside of the IT block.
5264   } else if (isThumbTwo() && MCID.isPredicable() &&
5265              Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm() !=
5266              ARMCC::AL && Inst.getOpcode() != ARM::tB &&
5267              Inst.getOpcode() != ARM::t2B)
5268     return Error(Loc, "predicated instructions must be in IT block");
5269
5270   switch (Inst.getOpcode()) {
5271   case ARM::LDRD:
5272   case ARM::LDRD_PRE:
5273   case ARM::LDRD_POST:
5274   case ARM::LDREXD: {
5275     // Rt2 must be Rt + 1.
5276     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5277     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5278     if (Rt2 != Rt + 1)
5279       return Error(Operands[3]->getStartLoc(),
5280                    "destination operands must be sequential");
5281     return false;
5282   }
5283   case ARM::STRD: {
5284     // Rt2 must be Rt + 1.
5285     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5286     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5287     if (Rt2 != Rt + 1)
5288       return Error(Operands[3]->getStartLoc(),
5289                    "source operands must be sequential");
5290     return false;
5291   }
5292   case ARM::STRD_PRE:
5293   case ARM::STRD_POST:
5294   case ARM::STREXD: {
5295     // Rt2 must be Rt + 1.
5296     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5297     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(2).getReg());
5298     if (Rt2 != Rt + 1)
5299       return Error(Operands[3]->getStartLoc(),
5300                    "source operands must be sequential");
5301     return false;
5302   }
5303   case ARM::SBFX:
5304   case ARM::UBFX: {
5305     // width must be in range [1, 32-lsb]
5306     unsigned lsb = Inst.getOperand(2).getImm();
5307     unsigned widthm1 = Inst.getOperand(3).getImm();
5308     if (widthm1 >= 32 - lsb)
5309       return Error(Operands[5]->getStartLoc(),
5310                    "bitfield width must be in range [1,32-lsb]");
5311     return false;
5312   }
5313   case ARM::tLDMIA: {
5314     // If we're parsing Thumb2, the .w variant is available and handles
5315     // most cases that are normally illegal for a Thumb1 LDM
5316     // instruction. We'll make the transformation in processInstruction()
5317     // if necessary.
5318     //
5319     // Thumb LDM instructions are writeback iff the base register is not
5320     // in the register list.
5321     unsigned Rn = Inst.getOperand(0).getReg();
5322     bool hasWritebackToken =
5323       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
5324        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
5325     bool listContainsBase;
5326     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) && !isThumbTwo())
5327       return Error(Operands[3 + hasWritebackToken]->getStartLoc(),
5328                    "registers must be in range r0-r7");
5329     // If we should have writeback, then there should be a '!' token.
5330     if (!listContainsBase && !hasWritebackToken && !isThumbTwo())
5331       return Error(Operands[2]->getStartLoc(),
5332                    "writeback operator '!' expected");
5333     // If we should not have writeback, there must not be a '!'. This is
5334     // true even for the 32-bit wide encodings.
5335     if (listContainsBase && hasWritebackToken)
5336       return Error(Operands[3]->getStartLoc(),
5337                    "writeback operator '!' not allowed when base register "
5338                    "in register list");
5339
5340     break;
5341   }
5342   case ARM::t2LDMIA_UPD: {
5343     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
5344       return Error(Operands[4]->getStartLoc(),
5345                    "writeback operator '!' not allowed when base register "
5346                    "in register list");
5347     break;
5348   }
5349   case ARM::tMUL: {
5350     // The second source operand must be the same register as the destination
5351     // operand.
5352     //
5353     // In this case, we must directly check the parsed operands because the
5354     // cvtThumbMultiply() function is written in such a way that it guarantees
5355     // this first statement is always true for the new Inst.  Essentially, the
5356     // destination is unconditionally copied into the second source operand
5357     // without checking to see if it matches what we actually parsed.
5358     if (Operands.size() == 6 &&
5359         (((ARMOperand*)Operands[3])->getReg() !=
5360          ((ARMOperand*)Operands[5])->getReg()) &&
5361         (((ARMOperand*)Operands[3])->getReg() !=
5362          ((ARMOperand*)Operands[4])->getReg())) {
5363       return Error(Operands[3]->getStartLoc(),
5364                    "destination register must match source register");
5365     }
5366     break;
5367   }
5368   // Like for ldm/stm, push and pop have hi-reg handling version in Thumb2,
5369   // so only issue a diagnostic for thumb1. The instructions will be
5370   // switched to the t2 encodings in processInstruction() if necessary.
5371   case ARM::tPOP: {
5372     bool listContainsBase;
5373     if (checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase) &&
5374         !isThumbTwo())
5375       return Error(Operands[2]->getStartLoc(),
5376                    "registers must be in range r0-r7 or pc");
5377     break;
5378   }
5379   case ARM::tPUSH: {
5380     bool listContainsBase;
5381     if (checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase) &&
5382         !isThumbTwo())
5383       return Error(Operands[2]->getStartLoc(),
5384                    "registers must be in range r0-r7 or lr");
5385     break;
5386   }
5387   case ARM::tSTMIA_UPD: {
5388     bool listContainsBase;
5389     if (checkLowRegisterList(Inst, 4, 0, 0, listContainsBase) && !isThumbTwo())
5390       return Error(Operands[4]->getStartLoc(),
5391                    "registers must be in range r0-r7");
5392     break;
5393   }
5394   case ARM::tADDrSP: {
5395     // If the non-SP source operand and the destination operand are not the
5396     // same, we need thumb2 (for the wide encoding), or we have an error.
5397     if (!isThumbTwo() &&
5398         Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
5399       return Error(Operands[4]->getStartLoc(),
5400                    "source register must be the same as destination");
5401     }
5402     break;
5403   }
5404   }
5405
5406   return false;
5407 }
5408
5409 static unsigned getRealVSTOpcode(unsigned Opc, unsigned &Spacing) {
5410   switch(Opc) {
5411   default: llvm_unreachable("unexpected opcode!");
5412   // VST1LN
5413   case ARM::VST1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5414   case ARM::VST1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5415   case ARM::VST1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5416   case ARM::VST1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5417   case ARM::VST1LNdWB_register_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5418   case ARM::VST1LNdWB_register_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5419   case ARM::VST1LNdAsm_8:  Spacing = 1; return ARM::VST1LNd8;
5420   case ARM::VST1LNdAsm_16: Spacing = 1; return ARM::VST1LNd16;
5421   case ARM::VST1LNdAsm_32: Spacing = 1; return ARM::VST1LNd32;
5422
5423   // VST2LN
5424   case ARM::VST2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5425   case ARM::VST2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5426   case ARM::VST2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5427   case ARM::VST2LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5428   case ARM::VST2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5429
5430   case ARM::VST2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5431   case ARM::VST2LNdWB_register_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5432   case ARM::VST2LNdWB_register_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5433   case ARM::VST2LNqWB_register_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5434   case ARM::VST2LNqWB_register_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5435
5436   case ARM::VST2LNdAsm_8:  Spacing = 1; return ARM::VST2LNd8;
5437   case ARM::VST2LNdAsm_16: Spacing = 1; return ARM::VST2LNd16;
5438   case ARM::VST2LNdAsm_32: Spacing = 1; return ARM::VST2LNd32;
5439   case ARM::VST2LNqAsm_16: Spacing = 2; return ARM::VST2LNq16;
5440   case ARM::VST2LNqAsm_32: Spacing = 2; return ARM::VST2LNq32;
5441
5442   // VST3LN
5443   case ARM::VST3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5444   case ARM::VST3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5445   case ARM::VST3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5446   case ARM::VST3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNq16_UPD;
5447   case ARM::VST3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5448   case ARM::VST3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5449   case ARM::VST3LNdWB_register_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5450   case ARM::VST3LNdWB_register_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5451   case ARM::VST3LNqWB_register_Asm_16: Spacing = 2; return ARM::VST3LNq16_UPD;
5452   case ARM::VST3LNqWB_register_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5453   case ARM::VST3LNdAsm_8:  Spacing = 1; return ARM::VST3LNd8;
5454   case ARM::VST3LNdAsm_16: Spacing = 1; return ARM::VST3LNd16;
5455   case ARM::VST3LNdAsm_32: Spacing = 1; return ARM::VST3LNd32;
5456   case ARM::VST3LNqAsm_16: Spacing = 2; return ARM::VST3LNq16;
5457   case ARM::VST3LNqAsm_32: Spacing = 2; return ARM::VST3LNq32;
5458
5459   // VST3
5460   case ARM::VST3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5461   case ARM::VST3dWB_fixed_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5462   case ARM::VST3dWB_fixed_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5463   case ARM::VST3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5464   case ARM::VST3qWB_fixed_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5465   case ARM::VST3qWB_fixed_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5466   case ARM::VST3dWB_register_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5467   case ARM::VST3dWB_register_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5468   case ARM::VST3dWB_register_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5469   case ARM::VST3qWB_register_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5470   case ARM::VST3qWB_register_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5471   case ARM::VST3qWB_register_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5472   case ARM::VST3dAsm_8:  Spacing = 1; return ARM::VST3d8;
5473   case ARM::VST3dAsm_16: Spacing = 1; return ARM::VST3d16;
5474   case ARM::VST3dAsm_32: Spacing = 1; return ARM::VST3d32;
5475   case ARM::VST3qAsm_8:  Spacing = 2; return ARM::VST3q8;
5476   case ARM::VST3qAsm_16: Spacing = 2; return ARM::VST3q16;
5477   case ARM::VST3qAsm_32: Spacing = 2; return ARM::VST3q32;
5478
5479   // VST4LN
5480   case ARM::VST4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5481   case ARM::VST4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5482   case ARM::VST4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5483   case ARM::VST4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNq16_UPD;
5484   case ARM::VST4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5485   case ARM::VST4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5486   case ARM::VST4LNdWB_register_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5487   case ARM::VST4LNdWB_register_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5488   case ARM::VST4LNqWB_register_Asm_16: Spacing = 2; return ARM::VST4LNq16_UPD;
5489   case ARM::VST4LNqWB_register_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5490   case ARM::VST4LNdAsm_8:  Spacing = 1; return ARM::VST4LNd8;
5491   case ARM::VST4LNdAsm_16: Spacing = 1; return ARM::VST4LNd16;
5492   case ARM::VST4LNdAsm_32: Spacing = 1; return ARM::VST4LNd32;
5493   case ARM::VST4LNqAsm_16: Spacing = 2; return ARM::VST4LNq16;
5494   case ARM::VST4LNqAsm_32: Spacing = 2; return ARM::VST4LNq32;
5495
5496   // VST4
5497   case ARM::VST4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5498   case ARM::VST4dWB_fixed_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5499   case ARM::VST4dWB_fixed_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5500   case ARM::VST4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5501   case ARM::VST4qWB_fixed_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5502   case ARM::VST4qWB_fixed_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5503   case ARM::VST4dWB_register_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5504   case ARM::VST4dWB_register_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5505   case ARM::VST4dWB_register_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5506   case ARM::VST4qWB_register_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5507   case ARM::VST4qWB_register_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5508   case ARM::VST4qWB_register_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5509   case ARM::VST4dAsm_8:  Spacing = 1; return ARM::VST4d8;
5510   case ARM::VST4dAsm_16: Spacing = 1; return ARM::VST4d16;
5511   case ARM::VST4dAsm_32: Spacing = 1; return ARM::VST4d32;
5512   case ARM::VST4qAsm_8:  Spacing = 2; return ARM::VST4q8;
5513   case ARM::VST4qAsm_16: Spacing = 2; return ARM::VST4q16;
5514   case ARM::VST4qAsm_32: Spacing = 2; return ARM::VST4q32;
5515   }
5516 }
5517
5518 static unsigned getRealVLDOpcode(unsigned Opc, unsigned &Spacing) {
5519   switch(Opc) {
5520   default: llvm_unreachable("unexpected opcode!");
5521   // VLD1LN
5522   case ARM::VLD1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5523   case ARM::VLD1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5524   case ARM::VLD1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5525   case ARM::VLD1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5526   case ARM::VLD1LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5527   case ARM::VLD1LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5528   case ARM::VLD1LNdAsm_8:  Spacing = 1; return ARM::VLD1LNd8;
5529   case ARM::VLD1LNdAsm_16: Spacing = 1; return ARM::VLD1LNd16;
5530   case ARM::VLD1LNdAsm_32: Spacing = 1; return ARM::VLD1LNd32;
5531
5532   // VLD2LN
5533   case ARM::VLD2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5534   case ARM::VLD2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5535   case ARM::VLD2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5536   case ARM::VLD2LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNq16_UPD;
5537   case ARM::VLD2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5538   case ARM::VLD2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5539   case ARM::VLD2LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5540   case ARM::VLD2LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5541   case ARM::VLD2LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD2LNq16_UPD;
5542   case ARM::VLD2LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5543   case ARM::VLD2LNdAsm_8:  Spacing = 1; return ARM::VLD2LNd8;
5544   case ARM::VLD2LNdAsm_16: Spacing = 1; return ARM::VLD2LNd16;
5545   case ARM::VLD2LNdAsm_32: Spacing = 1; return ARM::VLD2LNd32;
5546   case ARM::VLD2LNqAsm_16: Spacing = 2; return ARM::VLD2LNq16;
5547   case ARM::VLD2LNqAsm_32: Spacing = 2; return ARM::VLD2LNq32;
5548
5549   // VLD3DUP
5550   case ARM::VLD3DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5551   case ARM::VLD3DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5552   case ARM::VLD3DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5553   case ARM::VLD3DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD3DUPq8_UPD;
5554   case ARM::VLD3DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPq16_UPD;
5555   case ARM::VLD3DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5556   case ARM::VLD3DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5557   case ARM::VLD3DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5558   case ARM::VLD3DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5559   case ARM::VLD3DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD3DUPq8_UPD;
5560   case ARM::VLD3DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
5561   case ARM::VLD3DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5562   case ARM::VLD3DUPdAsm_8:  Spacing = 1; return ARM::VLD3DUPd8;
5563   case ARM::VLD3DUPdAsm_16: Spacing = 1; return ARM::VLD3DUPd16;
5564   case ARM::VLD3DUPdAsm_32: Spacing = 1; return ARM::VLD3DUPd32;
5565   case ARM::VLD3DUPqAsm_8: Spacing = 2; return ARM::VLD3DUPq8;
5566   case ARM::VLD3DUPqAsm_16: Spacing = 2; return ARM::VLD3DUPq16;
5567   case ARM::VLD3DUPqAsm_32: Spacing = 2; return ARM::VLD3DUPq32;
5568
5569   // VLD3LN
5570   case ARM::VLD3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5571   case ARM::VLD3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5572   case ARM::VLD3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5573   case ARM::VLD3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNq16_UPD;
5574   case ARM::VLD3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5575   case ARM::VLD3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5576   case ARM::VLD3LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5577   case ARM::VLD3LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5578   case ARM::VLD3LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD3LNq16_UPD;
5579   case ARM::VLD3LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5580   case ARM::VLD3LNdAsm_8:  Spacing = 1; return ARM::VLD3LNd8;
5581   case ARM::VLD3LNdAsm_16: Spacing = 1; return ARM::VLD3LNd16;
5582   case ARM::VLD3LNdAsm_32: Spacing = 1; return ARM::VLD3LNd32;
5583   case ARM::VLD3LNqAsm_16: Spacing = 2; return ARM::VLD3LNq16;
5584   case ARM::VLD3LNqAsm_32: Spacing = 2; return ARM::VLD3LNq32;
5585
5586   // VLD3
5587   case ARM::VLD3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5588   case ARM::VLD3dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5589   case ARM::VLD3dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5590   case ARM::VLD3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5591   case ARM::VLD3qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5592   case ARM::VLD3qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5593   case ARM::VLD3dWB_register_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5594   case ARM::VLD3dWB_register_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5595   case ARM::VLD3dWB_register_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5596   case ARM::VLD3qWB_register_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5597   case ARM::VLD3qWB_register_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5598   case ARM::VLD3qWB_register_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5599   case ARM::VLD3dAsm_8:  Spacing = 1; return ARM::VLD3d8;
5600   case ARM::VLD3dAsm_16: Spacing = 1; return ARM::VLD3d16;
5601   case ARM::VLD3dAsm_32: Spacing = 1; return ARM::VLD3d32;
5602   case ARM::VLD3qAsm_8:  Spacing = 2; return ARM::VLD3q8;
5603   case ARM::VLD3qAsm_16: Spacing = 2; return ARM::VLD3q16;
5604   case ARM::VLD3qAsm_32: Spacing = 2; return ARM::VLD3q32;
5605
5606   // VLD4LN
5607   case ARM::VLD4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5608   case ARM::VLD4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5609   case ARM::VLD4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5610   case ARM::VLD4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNq16_UPD;
5611   case ARM::VLD4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5612   case ARM::VLD4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5613   case ARM::VLD4LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5614   case ARM::VLD4LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5615   case ARM::VLD4LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
5616   case ARM::VLD4LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5617   case ARM::VLD4LNdAsm_8:  Spacing = 1; return ARM::VLD4LNd8;
5618   case ARM::VLD4LNdAsm_16: Spacing = 1; return ARM::VLD4LNd16;
5619   case ARM::VLD4LNdAsm_32: Spacing = 1; return ARM::VLD4LNd32;
5620   case ARM::VLD4LNqAsm_16: Spacing = 2; return ARM::VLD4LNq16;
5621   case ARM::VLD4LNqAsm_32: Spacing = 2; return ARM::VLD4LNq32;
5622
5623   // VLD4DUP
5624   case ARM::VLD4DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5625   case ARM::VLD4DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5626   case ARM::VLD4DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5627   case ARM::VLD4DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD4DUPq8_UPD;
5628   case ARM::VLD4DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPq16_UPD;
5629   case ARM::VLD4DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5630   case ARM::VLD4DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5631   case ARM::VLD4DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5632   case ARM::VLD4DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5633   case ARM::VLD4DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD4DUPq8_UPD;
5634   case ARM::VLD4DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD4DUPq16_UPD;
5635   case ARM::VLD4DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5636   case ARM::VLD4DUPdAsm_8:  Spacing = 1; return ARM::VLD4DUPd8;
5637   case ARM::VLD4DUPdAsm_16: Spacing = 1; return ARM::VLD4DUPd16;
5638   case ARM::VLD4DUPdAsm_32: Spacing = 1; return ARM::VLD4DUPd32;
5639   case ARM::VLD4DUPqAsm_8: Spacing = 2; return ARM::VLD4DUPq8;
5640   case ARM::VLD4DUPqAsm_16: Spacing = 2; return ARM::VLD4DUPq16;
5641   case ARM::VLD4DUPqAsm_32: Spacing = 2; return ARM::VLD4DUPq32;
5642
5643   // VLD4
5644   case ARM::VLD4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5645   case ARM::VLD4dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5646   case ARM::VLD4dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5647   case ARM::VLD4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5648   case ARM::VLD4qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5649   case ARM::VLD4qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5650   case ARM::VLD4dWB_register_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5651   case ARM::VLD4dWB_register_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5652   case ARM::VLD4dWB_register_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5653   case ARM::VLD4qWB_register_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5654   case ARM::VLD4qWB_register_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5655   case ARM::VLD4qWB_register_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5656   case ARM::VLD4dAsm_8:  Spacing = 1; return ARM::VLD4d8;
5657   case ARM::VLD4dAsm_16: Spacing = 1; return ARM::VLD4d16;
5658   case ARM::VLD4dAsm_32: Spacing = 1; return ARM::VLD4d32;
5659   case ARM::VLD4qAsm_8:  Spacing = 2; return ARM::VLD4q8;
5660   case ARM::VLD4qAsm_16: Spacing = 2; return ARM::VLD4q16;
5661   case ARM::VLD4qAsm_32: Spacing = 2; return ARM::VLD4q32;
5662   }
5663 }
5664
5665 bool ARMAsmParser::
5666 processInstruction(MCInst &Inst,
5667                    const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5668   switch (Inst.getOpcode()) {
5669   // Aliases for alternate PC+imm syntax of LDR instructions.
5670   case ARM::t2LDRpcrel:
5671     Inst.setOpcode(ARM::t2LDRpci);
5672     return true;
5673   case ARM::t2LDRBpcrel:
5674     Inst.setOpcode(ARM::t2LDRBpci);
5675     return true;
5676   case ARM::t2LDRHpcrel:
5677     Inst.setOpcode(ARM::t2LDRHpci);
5678     return true;
5679   case ARM::t2LDRSBpcrel:
5680     Inst.setOpcode(ARM::t2LDRSBpci);
5681     return true;
5682   case ARM::t2LDRSHpcrel:
5683     Inst.setOpcode(ARM::t2LDRSHpci);
5684     return true;
5685   // Handle NEON VST complex aliases.
5686   case ARM::VST1LNdWB_register_Asm_8:
5687   case ARM::VST1LNdWB_register_Asm_16:
5688   case ARM::VST1LNdWB_register_Asm_32: {
5689     MCInst TmpInst;
5690     // Shuffle the operands around so the lane index operand is in the
5691     // right place.
5692     unsigned Spacing;
5693     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5694     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5695     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5696     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5697     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5698     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5699     TmpInst.addOperand(Inst.getOperand(1)); // lane
5700     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5701     TmpInst.addOperand(Inst.getOperand(6));
5702     Inst = TmpInst;
5703     return true;
5704   }
5705
5706   case ARM::VST2LNdWB_register_Asm_8:
5707   case ARM::VST2LNdWB_register_Asm_16:
5708   case ARM::VST2LNdWB_register_Asm_32:
5709   case ARM::VST2LNqWB_register_Asm_16:
5710   case ARM::VST2LNqWB_register_Asm_32: {
5711     MCInst TmpInst;
5712     // Shuffle the operands around so the lane index operand is in the
5713     // right place.
5714     unsigned Spacing;
5715     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5716     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5717     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5718     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5719     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5720     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5721     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5722                                             Spacing));
5723     TmpInst.addOperand(Inst.getOperand(1)); // lane
5724     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5725     TmpInst.addOperand(Inst.getOperand(6));
5726     Inst = TmpInst;
5727     return true;
5728   }
5729
5730   case ARM::VST3LNdWB_register_Asm_8:
5731   case ARM::VST3LNdWB_register_Asm_16:
5732   case ARM::VST3LNdWB_register_Asm_32:
5733   case ARM::VST3LNqWB_register_Asm_16:
5734   case ARM::VST3LNqWB_register_Asm_32: {
5735     MCInst TmpInst;
5736     // Shuffle the operands around so the lane index operand is in the
5737     // right place.
5738     unsigned Spacing;
5739     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5740     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5741     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5742     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5743     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5744     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5745     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5746                                             Spacing));
5747     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5748                                             Spacing * 2));
5749     TmpInst.addOperand(Inst.getOperand(1)); // lane
5750     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5751     TmpInst.addOperand(Inst.getOperand(6));
5752     Inst = TmpInst;
5753     return true;
5754   }
5755
5756   case ARM::VST4LNdWB_register_Asm_8:
5757   case ARM::VST4LNdWB_register_Asm_16:
5758   case ARM::VST4LNdWB_register_Asm_32:
5759   case ARM::VST4LNqWB_register_Asm_16:
5760   case ARM::VST4LNqWB_register_Asm_32: {
5761     MCInst TmpInst;
5762     // Shuffle the operands around so the lane index operand is in the
5763     // right place.
5764     unsigned Spacing;
5765     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5766     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5767     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5768     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5769     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5770     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5771     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5772                                             Spacing));
5773     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5774                                             Spacing * 2));
5775     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5776                                             Spacing * 3));
5777     TmpInst.addOperand(Inst.getOperand(1)); // lane
5778     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5779     TmpInst.addOperand(Inst.getOperand(6));
5780     Inst = TmpInst;
5781     return true;
5782   }
5783
5784   case ARM::VST1LNdWB_fixed_Asm_8:
5785   case ARM::VST1LNdWB_fixed_Asm_16:
5786   case ARM::VST1LNdWB_fixed_Asm_32: {
5787     MCInst TmpInst;
5788     // Shuffle the operands around so the lane index operand is in the
5789     // right place.
5790     unsigned Spacing;
5791     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5792     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5793     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5794     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5795     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5796     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5797     TmpInst.addOperand(Inst.getOperand(1)); // lane
5798     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5799     TmpInst.addOperand(Inst.getOperand(5));
5800     Inst = TmpInst;
5801     return true;
5802   }
5803
5804   case ARM::VST2LNdWB_fixed_Asm_8:
5805   case ARM::VST2LNdWB_fixed_Asm_16:
5806   case ARM::VST2LNdWB_fixed_Asm_32:
5807   case ARM::VST2LNqWB_fixed_Asm_16:
5808   case ARM::VST2LNqWB_fixed_Asm_32: {
5809     MCInst TmpInst;
5810     // Shuffle the operands around so the lane index operand is in the
5811     // right place.
5812     unsigned Spacing;
5813     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5814     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5815     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5816     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5817     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5818     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5819     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5820                                             Spacing));
5821     TmpInst.addOperand(Inst.getOperand(1)); // lane
5822     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5823     TmpInst.addOperand(Inst.getOperand(5));
5824     Inst = TmpInst;
5825     return true;
5826   }
5827
5828   case ARM::VST3LNdWB_fixed_Asm_8:
5829   case ARM::VST3LNdWB_fixed_Asm_16:
5830   case ARM::VST3LNdWB_fixed_Asm_32:
5831   case ARM::VST3LNqWB_fixed_Asm_16:
5832   case ARM::VST3LNqWB_fixed_Asm_32: {
5833     MCInst TmpInst;
5834     // Shuffle the operands around so the lane index operand is in the
5835     // right place.
5836     unsigned Spacing;
5837     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5838     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5839     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5840     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5841     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5842     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5843     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5844                                             Spacing));
5845     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5846                                             Spacing * 2));
5847     TmpInst.addOperand(Inst.getOperand(1)); // lane
5848     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5849     TmpInst.addOperand(Inst.getOperand(5));
5850     Inst = TmpInst;
5851     return true;
5852   }
5853
5854   case ARM::VST4LNdWB_fixed_Asm_8:
5855   case ARM::VST4LNdWB_fixed_Asm_16:
5856   case ARM::VST4LNdWB_fixed_Asm_32:
5857   case ARM::VST4LNqWB_fixed_Asm_16:
5858   case ARM::VST4LNqWB_fixed_Asm_32: {
5859     MCInst TmpInst;
5860     // Shuffle the operands around so the lane index operand is in the
5861     // right place.
5862     unsigned Spacing;
5863     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5864     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5865     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5866     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5867     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5868     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5869     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5870                                             Spacing));
5871     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5872                                             Spacing * 2));
5873     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5874                                             Spacing * 3));
5875     TmpInst.addOperand(Inst.getOperand(1)); // lane
5876     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5877     TmpInst.addOperand(Inst.getOperand(5));
5878     Inst = TmpInst;
5879     return true;
5880   }
5881
5882   case ARM::VST1LNdAsm_8:
5883   case ARM::VST1LNdAsm_16:
5884   case ARM::VST1LNdAsm_32: {
5885     MCInst TmpInst;
5886     // Shuffle the operands around so the lane index operand is in the
5887     // right place.
5888     unsigned Spacing;
5889     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5890     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5891     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5892     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5893     TmpInst.addOperand(Inst.getOperand(1)); // lane
5894     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5895     TmpInst.addOperand(Inst.getOperand(5));
5896     Inst = TmpInst;
5897     return true;
5898   }
5899
5900   case ARM::VST2LNdAsm_8:
5901   case ARM::VST2LNdAsm_16:
5902   case ARM::VST2LNdAsm_32:
5903   case ARM::VST2LNqAsm_16:
5904   case ARM::VST2LNqAsm_32: {
5905     MCInst TmpInst;
5906     // Shuffle the operands around so the lane index operand is in the
5907     // right place.
5908     unsigned Spacing;
5909     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5910     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5911     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5912     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5913     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5914                                             Spacing));
5915     TmpInst.addOperand(Inst.getOperand(1)); // lane
5916     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5917     TmpInst.addOperand(Inst.getOperand(5));
5918     Inst = TmpInst;
5919     return true;
5920   }
5921
5922   case ARM::VST3LNdAsm_8:
5923   case ARM::VST3LNdAsm_16:
5924   case ARM::VST3LNdAsm_32:
5925   case ARM::VST3LNqAsm_16:
5926   case ARM::VST3LNqAsm_32: {
5927     MCInst TmpInst;
5928     // Shuffle the operands around so the lane index operand is in the
5929     // right place.
5930     unsigned Spacing;
5931     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5932     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5933     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5934     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5935     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5936                                             Spacing));
5937     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5938                                             Spacing * 2));
5939     TmpInst.addOperand(Inst.getOperand(1)); // lane
5940     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5941     TmpInst.addOperand(Inst.getOperand(5));
5942     Inst = TmpInst;
5943     return true;
5944   }
5945
5946   case ARM::VST4LNdAsm_8:
5947   case ARM::VST4LNdAsm_16:
5948   case ARM::VST4LNdAsm_32:
5949   case ARM::VST4LNqAsm_16:
5950   case ARM::VST4LNqAsm_32: {
5951     MCInst TmpInst;
5952     // Shuffle the operands around so the lane index operand is in the
5953     // right place.
5954     unsigned Spacing;
5955     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5956     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5957     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5958     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5959     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5960                                             Spacing));
5961     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5962                                             Spacing * 2));
5963     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5964                                             Spacing * 3));
5965     TmpInst.addOperand(Inst.getOperand(1)); // lane
5966     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5967     TmpInst.addOperand(Inst.getOperand(5));
5968     Inst = TmpInst;
5969     return true;
5970   }
5971
5972   // Handle NEON VLD complex aliases.
5973   case ARM::VLD1LNdWB_register_Asm_8:
5974   case ARM::VLD1LNdWB_register_Asm_16:
5975   case ARM::VLD1LNdWB_register_Asm_32: {
5976     MCInst TmpInst;
5977     // Shuffle the operands around so the lane index operand is in the
5978     // right place.
5979     unsigned Spacing;
5980     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
5981     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5982     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5983     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5984     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5985     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5986     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
5987     TmpInst.addOperand(Inst.getOperand(1)); // lane
5988     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5989     TmpInst.addOperand(Inst.getOperand(6));
5990     Inst = TmpInst;
5991     return true;
5992   }
5993
5994   case ARM::VLD2LNdWB_register_Asm_8:
5995   case ARM::VLD2LNdWB_register_Asm_16:
5996   case ARM::VLD2LNdWB_register_Asm_32:
5997   case ARM::VLD2LNqWB_register_Asm_16:
5998   case ARM::VLD2LNqWB_register_Asm_32: {
5999     MCInst TmpInst;
6000     // Shuffle the operands around so the lane index operand is in the
6001     // right place.
6002     unsigned Spacing;
6003     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6004     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6005     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6006                                             Spacing));
6007     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6008     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6009     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6010     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6011     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6012     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6013                                             Spacing));
6014     TmpInst.addOperand(Inst.getOperand(1)); // lane
6015     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6016     TmpInst.addOperand(Inst.getOperand(6));
6017     Inst = TmpInst;
6018     return true;
6019   }
6020
6021   case ARM::VLD3LNdWB_register_Asm_8:
6022   case ARM::VLD3LNdWB_register_Asm_16:
6023   case ARM::VLD3LNdWB_register_Asm_32:
6024   case ARM::VLD3LNqWB_register_Asm_16:
6025   case ARM::VLD3LNqWB_register_Asm_32: {
6026     MCInst TmpInst;
6027     // Shuffle the operands around so the lane index operand is in the
6028     // right place.
6029     unsigned Spacing;
6030     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6031     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6032     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6033                                             Spacing));
6034     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6035                                             Spacing * 2));
6036     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6037     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6038     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6039     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6040     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6041     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6042                                             Spacing));
6043     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6044                                             Spacing * 2));
6045     TmpInst.addOperand(Inst.getOperand(1)); // lane
6046     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6047     TmpInst.addOperand(Inst.getOperand(6));
6048     Inst = TmpInst;
6049     return true;
6050   }
6051
6052   case ARM::VLD4LNdWB_register_Asm_8:
6053   case ARM::VLD4LNdWB_register_Asm_16:
6054   case ARM::VLD4LNdWB_register_Asm_32:
6055   case ARM::VLD4LNqWB_register_Asm_16:
6056   case ARM::VLD4LNqWB_register_Asm_32: {
6057     MCInst TmpInst;
6058     // Shuffle the operands around so the lane index operand is in the
6059     // right place.
6060     unsigned Spacing;
6061     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6062     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6063     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6064                                             Spacing));
6065     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6066                                             Spacing * 2));
6067     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6068                                             Spacing * 3));
6069     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6070     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6071     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6072     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6073     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6074     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6075                                             Spacing));
6076     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6077                                             Spacing * 2));
6078     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6079                                             Spacing * 3));
6080     TmpInst.addOperand(Inst.getOperand(1)); // lane
6081     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6082     TmpInst.addOperand(Inst.getOperand(6));
6083     Inst = TmpInst;
6084     return true;
6085   }
6086
6087   case ARM::VLD1LNdWB_fixed_Asm_8:
6088   case ARM::VLD1LNdWB_fixed_Asm_16:
6089   case ARM::VLD1LNdWB_fixed_Asm_32: {
6090     MCInst TmpInst;
6091     // Shuffle the operands around so the lane index operand is in the
6092     // right place.
6093     unsigned Spacing;
6094     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6095     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6096     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6097     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6098     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6099     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6100     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6101     TmpInst.addOperand(Inst.getOperand(1)); // lane
6102     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6103     TmpInst.addOperand(Inst.getOperand(5));
6104     Inst = TmpInst;
6105     return true;
6106   }
6107
6108   case ARM::VLD2LNdWB_fixed_Asm_8:
6109   case ARM::VLD2LNdWB_fixed_Asm_16:
6110   case ARM::VLD2LNdWB_fixed_Asm_32:
6111   case ARM::VLD2LNqWB_fixed_Asm_16:
6112   case ARM::VLD2LNqWB_fixed_Asm_32: {
6113     MCInst TmpInst;
6114     // Shuffle the operands around so the lane index operand is in the
6115     // right place.
6116     unsigned Spacing;
6117     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6118     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6119     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6120                                             Spacing));
6121     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6122     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6123     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6124     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6125     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6126     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6127                                             Spacing));
6128     TmpInst.addOperand(Inst.getOperand(1)); // lane
6129     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6130     TmpInst.addOperand(Inst.getOperand(5));
6131     Inst = TmpInst;
6132     return true;
6133   }
6134
6135   case ARM::VLD3LNdWB_fixed_Asm_8:
6136   case ARM::VLD3LNdWB_fixed_Asm_16:
6137   case ARM::VLD3LNdWB_fixed_Asm_32:
6138   case ARM::VLD3LNqWB_fixed_Asm_16:
6139   case ARM::VLD3LNqWB_fixed_Asm_32: {
6140     MCInst TmpInst;
6141     // Shuffle the operands around so the lane index operand is in the
6142     // right place.
6143     unsigned Spacing;
6144     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6145     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6146     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6147                                             Spacing));
6148     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6149                                             Spacing * 2));
6150     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6151     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6152     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6153     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6154     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6155     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6156                                             Spacing));
6157     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6158                                             Spacing * 2));
6159     TmpInst.addOperand(Inst.getOperand(1)); // lane
6160     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6161     TmpInst.addOperand(Inst.getOperand(5));
6162     Inst = TmpInst;
6163     return true;
6164   }
6165
6166   case ARM::VLD4LNdWB_fixed_Asm_8:
6167   case ARM::VLD4LNdWB_fixed_Asm_16:
6168   case ARM::VLD4LNdWB_fixed_Asm_32:
6169   case ARM::VLD4LNqWB_fixed_Asm_16:
6170   case ARM::VLD4LNqWB_fixed_Asm_32: {
6171     MCInst TmpInst;
6172     // Shuffle the operands around so the lane index operand is in the
6173     // right place.
6174     unsigned Spacing;
6175     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6176     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6177     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6178                                             Spacing));
6179     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6180                                             Spacing * 2));
6181     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6182                                             Spacing * 3));
6183     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6184     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6185     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6186     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6187     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6188     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6189                                             Spacing));
6190     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6191                                             Spacing * 2));
6192     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6193                                             Spacing * 3));
6194     TmpInst.addOperand(Inst.getOperand(1)); // lane
6195     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6196     TmpInst.addOperand(Inst.getOperand(5));
6197     Inst = TmpInst;
6198     return true;
6199   }
6200
6201   case ARM::VLD1LNdAsm_8:
6202   case ARM::VLD1LNdAsm_16:
6203   case ARM::VLD1LNdAsm_32: {
6204     MCInst TmpInst;
6205     // Shuffle the operands around so the lane index operand is in the
6206     // right place.
6207     unsigned Spacing;
6208     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6209     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6210     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6211     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6212     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6213     TmpInst.addOperand(Inst.getOperand(1)); // lane
6214     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6215     TmpInst.addOperand(Inst.getOperand(5));
6216     Inst = TmpInst;
6217     return true;
6218   }
6219
6220   case ARM::VLD2LNdAsm_8:
6221   case ARM::VLD2LNdAsm_16:
6222   case ARM::VLD2LNdAsm_32:
6223   case ARM::VLD2LNqAsm_16:
6224   case ARM::VLD2LNqAsm_32: {
6225     MCInst TmpInst;
6226     // Shuffle the operands around so the lane index operand is in the
6227     // right place.
6228     unsigned Spacing;
6229     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6230     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6231     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6232                                             Spacing));
6233     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6234     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6235     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6236     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6237                                             Spacing));
6238     TmpInst.addOperand(Inst.getOperand(1)); // lane
6239     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6240     TmpInst.addOperand(Inst.getOperand(5));
6241     Inst = TmpInst;
6242     return true;
6243   }
6244
6245   case ARM::VLD3LNdAsm_8:
6246   case ARM::VLD3LNdAsm_16:
6247   case ARM::VLD3LNdAsm_32:
6248   case ARM::VLD3LNqAsm_16:
6249   case ARM::VLD3LNqAsm_32: {
6250     MCInst TmpInst;
6251     // Shuffle the operands around so the lane index operand is in the
6252     // right place.
6253     unsigned Spacing;
6254     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6255     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6256     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6257                                             Spacing));
6258     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6259                                             Spacing * 2));
6260     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6261     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6262     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6263     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6264                                             Spacing));
6265     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6266                                             Spacing * 2));
6267     TmpInst.addOperand(Inst.getOperand(1)); // lane
6268     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6269     TmpInst.addOperand(Inst.getOperand(5));
6270     Inst = TmpInst;
6271     return true;
6272   }
6273
6274   case ARM::VLD4LNdAsm_8:
6275   case ARM::VLD4LNdAsm_16:
6276   case ARM::VLD4LNdAsm_32:
6277   case ARM::VLD4LNqAsm_16:
6278   case ARM::VLD4LNqAsm_32: {
6279     MCInst TmpInst;
6280     // Shuffle the operands around so the lane index operand is in the
6281     // right place.
6282     unsigned Spacing;
6283     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6284     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6285     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6286                                             Spacing));
6287     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6288                                             Spacing * 2));
6289     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6290                                             Spacing * 3));
6291     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6292     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6293     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6294     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6295                                             Spacing));
6296     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6297                                             Spacing * 2));
6298     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6299                                             Spacing * 3));
6300     TmpInst.addOperand(Inst.getOperand(1)); // lane
6301     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6302     TmpInst.addOperand(Inst.getOperand(5));
6303     Inst = TmpInst;
6304     return true;
6305   }
6306
6307   // VLD3DUP single 3-element structure to all lanes instructions.
6308   case ARM::VLD3DUPdAsm_8:
6309   case ARM::VLD3DUPdAsm_16:
6310   case ARM::VLD3DUPdAsm_32:
6311   case ARM::VLD3DUPqAsm_8:
6312   case ARM::VLD3DUPqAsm_16:
6313   case ARM::VLD3DUPqAsm_32: {
6314     MCInst TmpInst;
6315     unsigned Spacing;
6316     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6317     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6318     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6319                                             Spacing));
6320     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6321                                             Spacing * 2));
6322     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6323     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6324     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6325     TmpInst.addOperand(Inst.getOperand(4));
6326     Inst = TmpInst;
6327     return true;
6328   }
6329
6330   case ARM::VLD3DUPdWB_fixed_Asm_8:
6331   case ARM::VLD3DUPdWB_fixed_Asm_16:
6332   case ARM::VLD3DUPdWB_fixed_Asm_32:
6333   case ARM::VLD3DUPqWB_fixed_Asm_8:
6334   case ARM::VLD3DUPqWB_fixed_Asm_16:
6335   case ARM::VLD3DUPqWB_fixed_Asm_32: {
6336     MCInst TmpInst;
6337     unsigned Spacing;
6338     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6339     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6340     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6341                                             Spacing));
6342     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6343                                             Spacing * 2));
6344     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6345     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6346     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6347     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6348     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6349     TmpInst.addOperand(Inst.getOperand(4));
6350     Inst = TmpInst;
6351     return true;
6352   }
6353
6354   case ARM::VLD3DUPdWB_register_Asm_8:
6355   case ARM::VLD3DUPdWB_register_Asm_16:
6356   case ARM::VLD3DUPdWB_register_Asm_32:
6357   case ARM::VLD3DUPqWB_register_Asm_8:
6358   case ARM::VLD3DUPqWB_register_Asm_16:
6359   case ARM::VLD3DUPqWB_register_Asm_32: {
6360     MCInst TmpInst;
6361     unsigned Spacing;
6362     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6363     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6364     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6365                                             Spacing));
6366     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6367                                             Spacing * 2));
6368     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6369     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6370     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6371     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6372     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6373     TmpInst.addOperand(Inst.getOperand(5));
6374     Inst = TmpInst;
6375     return true;
6376   }
6377
6378   // VLD3 multiple 3-element structure instructions.
6379   case ARM::VLD3dAsm_8:
6380   case ARM::VLD3dAsm_16:
6381   case ARM::VLD3dAsm_32:
6382   case ARM::VLD3qAsm_8:
6383   case ARM::VLD3qAsm_16:
6384   case ARM::VLD3qAsm_32: {
6385     MCInst TmpInst;
6386     unsigned Spacing;
6387     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6388     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6389     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6390                                             Spacing));
6391     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6392                                             Spacing * 2));
6393     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6394     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6395     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6396     TmpInst.addOperand(Inst.getOperand(4));
6397     Inst = TmpInst;
6398     return true;
6399   }
6400
6401   case ARM::VLD3dWB_fixed_Asm_8:
6402   case ARM::VLD3dWB_fixed_Asm_16:
6403   case ARM::VLD3dWB_fixed_Asm_32:
6404   case ARM::VLD3qWB_fixed_Asm_8:
6405   case ARM::VLD3qWB_fixed_Asm_16:
6406   case ARM::VLD3qWB_fixed_Asm_32: {
6407     MCInst TmpInst;
6408     unsigned Spacing;
6409     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6410     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6411     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6412                                             Spacing));
6413     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6414                                             Spacing * 2));
6415     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6416     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6417     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6418     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6419     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6420     TmpInst.addOperand(Inst.getOperand(4));
6421     Inst = TmpInst;
6422     return true;
6423   }
6424
6425   case ARM::VLD3dWB_register_Asm_8:
6426   case ARM::VLD3dWB_register_Asm_16:
6427   case ARM::VLD3dWB_register_Asm_32:
6428   case ARM::VLD3qWB_register_Asm_8:
6429   case ARM::VLD3qWB_register_Asm_16:
6430   case ARM::VLD3qWB_register_Asm_32: {
6431     MCInst TmpInst;
6432     unsigned Spacing;
6433     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6434     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6435     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6436                                             Spacing));
6437     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6438                                             Spacing * 2));
6439     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6440     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6441     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6442     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6443     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6444     TmpInst.addOperand(Inst.getOperand(5));
6445     Inst = TmpInst;
6446     return true;
6447   }
6448
6449   // VLD4DUP single 3-element structure to all lanes instructions.
6450   case ARM::VLD4DUPdAsm_8:
6451   case ARM::VLD4DUPdAsm_16:
6452   case ARM::VLD4DUPdAsm_32:
6453   case ARM::VLD4DUPqAsm_8:
6454   case ARM::VLD4DUPqAsm_16:
6455   case ARM::VLD4DUPqAsm_32: {
6456     MCInst TmpInst;
6457     unsigned Spacing;
6458     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6459     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6460     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6461                                             Spacing));
6462     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6463                                             Spacing * 2));
6464     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6465                                             Spacing * 3));
6466     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6467     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6468     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6469     TmpInst.addOperand(Inst.getOperand(4));
6470     Inst = TmpInst;
6471     return true;
6472   }
6473
6474   case ARM::VLD4DUPdWB_fixed_Asm_8:
6475   case ARM::VLD4DUPdWB_fixed_Asm_16:
6476   case ARM::VLD4DUPdWB_fixed_Asm_32:
6477   case ARM::VLD4DUPqWB_fixed_Asm_8:
6478   case ARM::VLD4DUPqWB_fixed_Asm_16:
6479   case ARM::VLD4DUPqWB_fixed_Asm_32: {
6480     MCInst TmpInst;
6481     unsigned Spacing;
6482     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6483     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6484     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6485                                             Spacing));
6486     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6487                                             Spacing * 2));
6488     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6489                                             Spacing * 3));
6490     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6491     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6492     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6493     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6494     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6495     TmpInst.addOperand(Inst.getOperand(4));
6496     Inst = TmpInst;
6497     return true;
6498   }
6499
6500   case ARM::VLD4DUPdWB_register_Asm_8:
6501   case ARM::VLD4DUPdWB_register_Asm_16:
6502   case ARM::VLD4DUPdWB_register_Asm_32:
6503   case ARM::VLD4DUPqWB_register_Asm_8:
6504   case ARM::VLD4DUPqWB_register_Asm_16:
6505   case ARM::VLD4DUPqWB_register_Asm_32: {
6506     MCInst TmpInst;
6507     unsigned Spacing;
6508     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6509     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6510     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6511                                             Spacing));
6512     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6513                                             Spacing * 2));
6514     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6515                                             Spacing * 3));
6516     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6517     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6518     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6519     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6520     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6521     TmpInst.addOperand(Inst.getOperand(5));
6522     Inst = TmpInst;
6523     return true;
6524   }
6525
6526   // VLD4 multiple 4-element structure instructions.
6527   case ARM::VLD4dAsm_8:
6528   case ARM::VLD4dAsm_16:
6529   case ARM::VLD4dAsm_32:
6530   case ARM::VLD4qAsm_8:
6531   case ARM::VLD4qAsm_16:
6532   case ARM::VLD4qAsm_32: {
6533     MCInst TmpInst;
6534     unsigned Spacing;
6535     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6536     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6537     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6538                                             Spacing));
6539     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6540                                             Spacing * 2));
6541     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6542                                             Spacing * 3));
6543     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6544     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6545     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6546     TmpInst.addOperand(Inst.getOperand(4));
6547     Inst = TmpInst;
6548     return true;
6549   }
6550
6551   case ARM::VLD4dWB_fixed_Asm_8:
6552   case ARM::VLD4dWB_fixed_Asm_16:
6553   case ARM::VLD4dWB_fixed_Asm_32:
6554   case ARM::VLD4qWB_fixed_Asm_8:
6555   case ARM::VLD4qWB_fixed_Asm_16:
6556   case ARM::VLD4qWB_fixed_Asm_32: {
6557     MCInst TmpInst;
6558     unsigned Spacing;
6559     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6560     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6561     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6562                                             Spacing));
6563     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6564                                             Spacing * 2));
6565     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6566                                             Spacing * 3));
6567     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6568     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6569     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6570     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6571     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6572     TmpInst.addOperand(Inst.getOperand(4));
6573     Inst = TmpInst;
6574     return true;
6575   }
6576
6577   case ARM::VLD4dWB_register_Asm_8:
6578   case ARM::VLD4dWB_register_Asm_16:
6579   case ARM::VLD4dWB_register_Asm_32:
6580   case ARM::VLD4qWB_register_Asm_8:
6581   case ARM::VLD4qWB_register_Asm_16:
6582   case ARM::VLD4qWB_register_Asm_32: {
6583     MCInst TmpInst;
6584     unsigned Spacing;
6585     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6586     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6587     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6588                                             Spacing));
6589     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6590                                             Spacing * 2));
6591     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6592                                             Spacing * 3));
6593     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6594     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6595     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6596     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6597     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6598     TmpInst.addOperand(Inst.getOperand(5));
6599     Inst = TmpInst;
6600     return true;
6601   }
6602
6603   // VST3 multiple 3-element structure instructions.
6604   case ARM::VST3dAsm_8:
6605   case ARM::VST3dAsm_16:
6606   case ARM::VST3dAsm_32:
6607   case ARM::VST3qAsm_8:
6608   case ARM::VST3qAsm_16:
6609   case ARM::VST3qAsm_32: {
6610     MCInst TmpInst;
6611     unsigned Spacing;
6612     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6613     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6614     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6615     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6616     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6617                                             Spacing));
6618     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6619                                             Spacing * 2));
6620     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6621     TmpInst.addOperand(Inst.getOperand(4));
6622     Inst = TmpInst;
6623     return true;
6624   }
6625
6626   case ARM::VST3dWB_fixed_Asm_8:
6627   case ARM::VST3dWB_fixed_Asm_16:
6628   case ARM::VST3dWB_fixed_Asm_32:
6629   case ARM::VST3qWB_fixed_Asm_8:
6630   case ARM::VST3qWB_fixed_Asm_16:
6631   case ARM::VST3qWB_fixed_Asm_32: {
6632     MCInst TmpInst;
6633     unsigned Spacing;
6634     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6635     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6636     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6637     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6638     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6639     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6640     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6641                                             Spacing));
6642     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6643                                             Spacing * 2));
6644     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6645     TmpInst.addOperand(Inst.getOperand(4));
6646     Inst = TmpInst;
6647     return true;
6648   }
6649
6650   case ARM::VST3dWB_register_Asm_8:
6651   case ARM::VST3dWB_register_Asm_16:
6652   case ARM::VST3dWB_register_Asm_32:
6653   case ARM::VST3qWB_register_Asm_8:
6654   case ARM::VST3qWB_register_Asm_16:
6655   case ARM::VST3qWB_register_Asm_32: {
6656     MCInst TmpInst;
6657     unsigned Spacing;
6658     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6659     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6660     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6661     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6662     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6663     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6664     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6665                                             Spacing));
6666     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6667                                             Spacing * 2));
6668     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6669     TmpInst.addOperand(Inst.getOperand(5));
6670     Inst = TmpInst;
6671     return true;
6672   }
6673
6674   // VST4 multiple 3-element structure instructions.
6675   case ARM::VST4dAsm_8:
6676   case ARM::VST4dAsm_16:
6677   case ARM::VST4dAsm_32:
6678   case ARM::VST4qAsm_8:
6679   case ARM::VST4qAsm_16:
6680   case ARM::VST4qAsm_32: {
6681     MCInst TmpInst;
6682     unsigned Spacing;
6683     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6684     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6685     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6686     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6687     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6688                                             Spacing));
6689     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6690                                             Spacing * 2));
6691     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6692                                             Spacing * 3));
6693     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6694     TmpInst.addOperand(Inst.getOperand(4));
6695     Inst = TmpInst;
6696     return true;
6697   }
6698
6699   case ARM::VST4dWB_fixed_Asm_8:
6700   case ARM::VST4dWB_fixed_Asm_16:
6701   case ARM::VST4dWB_fixed_Asm_32:
6702   case ARM::VST4qWB_fixed_Asm_8:
6703   case ARM::VST4qWB_fixed_Asm_16:
6704   case ARM::VST4qWB_fixed_Asm_32: {
6705     MCInst TmpInst;
6706     unsigned Spacing;
6707     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6708     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6709     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6710     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6711     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6712     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6713     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6714                                             Spacing));
6715     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6716                                             Spacing * 2));
6717     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6718                                             Spacing * 3));
6719     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6720     TmpInst.addOperand(Inst.getOperand(4));
6721     Inst = TmpInst;
6722     return true;
6723   }
6724
6725   case ARM::VST4dWB_register_Asm_8:
6726   case ARM::VST4dWB_register_Asm_16:
6727   case ARM::VST4dWB_register_Asm_32:
6728   case ARM::VST4qWB_register_Asm_8:
6729   case ARM::VST4qWB_register_Asm_16:
6730   case ARM::VST4qWB_register_Asm_32: {
6731     MCInst TmpInst;
6732     unsigned Spacing;
6733     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6734     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6735     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6736     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6737     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6738     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6739     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6740                                             Spacing));
6741     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6742                                             Spacing * 2));
6743     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6744                                             Spacing * 3));
6745     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6746     TmpInst.addOperand(Inst.getOperand(5));
6747     Inst = TmpInst;
6748     return true;
6749   }
6750
6751   // Handle encoding choice for the shift-immediate instructions.
6752   case ARM::t2LSLri:
6753   case ARM::t2LSRri:
6754   case ARM::t2ASRri: {
6755     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6756         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6757         Inst.getOperand(5).getReg() == (inITBlock() ? 0 : ARM::CPSR) &&
6758         !(static_cast<ARMOperand*>(Operands[3])->isToken() &&
6759          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w")) {
6760       unsigned NewOpc;
6761       switch (Inst.getOpcode()) {
6762       default: llvm_unreachable("unexpected opcode");
6763       case ARM::t2LSLri: NewOpc = ARM::tLSLri; break;
6764       case ARM::t2LSRri: NewOpc = ARM::tLSRri; break;
6765       case ARM::t2ASRri: NewOpc = ARM::tASRri; break;
6766       }
6767       // The Thumb1 operands aren't in the same order. Awesome, eh?
6768       MCInst TmpInst;
6769       TmpInst.setOpcode(NewOpc);
6770       TmpInst.addOperand(Inst.getOperand(0));
6771       TmpInst.addOperand(Inst.getOperand(5));
6772       TmpInst.addOperand(Inst.getOperand(1));
6773       TmpInst.addOperand(Inst.getOperand(2));
6774       TmpInst.addOperand(Inst.getOperand(3));
6775       TmpInst.addOperand(Inst.getOperand(4));
6776       Inst = TmpInst;
6777       return true;
6778     }
6779     return false;
6780   }
6781
6782   // Handle the Thumb2 mode MOV complex aliases.
6783   case ARM::t2MOVsr:
6784   case ARM::t2MOVSsr: {
6785     // Which instruction to expand to depends on the CCOut operand and
6786     // whether we're in an IT block if the register operands are low
6787     // registers.
6788     bool isNarrow = false;
6789     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6790         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6791         isARMLowRegister(Inst.getOperand(2).getReg()) &&
6792         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6793         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsr))
6794       isNarrow = true;
6795     MCInst TmpInst;
6796     unsigned newOpc;
6797     switch(ARM_AM::getSORegShOp(Inst.getOperand(3).getImm())) {
6798     default: llvm_unreachable("unexpected opcode!");
6799     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRrr : ARM::t2ASRrr; break;
6800     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRrr : ARM::t2LSRrr; break;
6801     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLrr : ARM::t2LSLrr; break;
6802     case ARM_AM::ror: newOpc = isNarrow ? ARM::tROR   : ARM::t2RORrr; break;
6803     }
6804     TmpInst.setOpcode(newOpc);
6805     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6806     if (isNarrow)
6807       TmpInst.addOperand(MCOperand::CreateReg(
6808           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6809     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6810     TmpInst.addOperand(Inst.getOperand(2)); // Rm
6811     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6812     TmpInst.addOperand(Inst.getOperand(5));
6813     if (!isNarrow)
6814       TmpInst.addOperand(MCOperand::CreateReg(
6815           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6816     Inst = TmpInst;
6817     return true;
6818   }
6819   case ARM::t2MOVsi:
6820   case ARM::t2MOVSsi: {
6821     // Which instruction to expand to depends on the CCOut operand and
6822     // whether we're in an IT block if the register operands are low
6823     // registers.
6824     bool isNarrow = false;
6825     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6826         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6827         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsi))
6828       isNarrow = true;
6829     MCInst TmpInst;
6830     unsigned newOpc;
6831     switch(ARM_AM::getSORegShOp(Inst.getOperand(2).getImm())) {
6832     default: llvm_unreachable("unexpected opcode!");
6833     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRri : ARM::t2ASRri; break;
6834     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRri : ARM::t2LSRri; break;
6835     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLri : ARM::t2LSLri; break;
6836     case ARM_AM::ror: newOpc = ARM::t2RORri; isNarrow = false; break;
6837     case ARM_AM::rrx: isNarrow = false; newOpc = ARM::t2RRX; break;
6838     }
6839     unsigned Amount = ARM_AM::getSORegOffset(Inst.getOperand(2).getImm());
6840     if (Amount == 32) Amount = 0;
6841     TmpInst.setOpcode(newOpc);
6842     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6843     if (isNarrow)
6844       TmpInst.addOperand(MCOperand::CreateReg(
6845           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6846     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6847     if (newOpc != ARM::t2RRX)
6848       TmpInst.addOperand(MCOperand::CreateImm(Amount));
6849     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6850     TmpInst.addOperand(Inst.getOperand(4));
6851     if (!isNarrow)
6852       TmpInst.addOperand(MCOperand::CreateReg(
6853           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6854     Inst = TmpInst;
6855     return true;
6856   }
6857   // Handle the ARM mode MOV complex aliases.
6858   case ARM::ASRr:
6859   case ARM::LSRr:
6860   case ARM::LSLr:
6861   case ARM::RORr: {
6862     ARM_AM::ShiftOpc ShiftTy;
6863     switch(Inst.getOpcode()) {
6864     default: llvm_unreachable("unexpected opcode!");
6865     case ARM::ASRr: ShiftTy = ARM_AM::asr; break;
6866     case ARM::LSRr: ShiftTy = ARM_AM::lsr; break;
6867     case ARM::LSLr: ShiftTy = ARM_AM::lsl; break;
6868     case ARM::RORr: ShiftTy = ARM_AM::ror; break;
6869     }
6870     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, 0);
6871     MCInst TmpInst;
6872     TmpInst.setOpcode(ARM::MOVsr);
6873     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6874     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6875     TmpInst.addOperand(Inst.getOperand(2)); // Rm
6876     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6877     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6878     TmpInst.addOperand(Inst.getOperand(4));
6879     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
6880     Inst = TmpInst;
6881     return true;
6882   }
6883   case ARM::ASRi:
6884   case ARM::LSRi:
6885   case ARM::LSLi:
6886   case ARM::RORi: {
6887     ARM_AM::ShiftOpc ShiftTy;
6888     switch(Inst.getOpcode()) {
6889     default: llvm_unreachable("unexpected opcode!");
6890     case ARM::ASRi: ShiftTy = ARM_AM::asr; break;
6891     case ARM::LSRi: ShiftTy = ARM_AM::lsr; break;
6892     case ARM::LSLi: ShiftTy = ARM_AM::lsl; break;
6893     case ARM::RORi: ShiftTy = ARM_AM::ror; break;
6894     }
6895     // A shift by zero is a plain MOVr, not a MOVsi.
6896     unsigned Amt = Inst.getOperand(2).getImm();
6897     unsigned Opc = Amt == 0 ? ARM::MOVr : ARM::MOVsi;
6898     // A shift by 32 should be encoded as 0 when permitted
6899     if (Amt == 32 && (ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr))
6900       Amt = 0;
6901     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, Amt);
6902     MCInst TmpInst;
6903     TmpInst.setOpcode(Opc);
6904     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6905     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6906     if (Opc == ARM::MOVsi)
6907       TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6908     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6909     TmpInst.addOperand(Inst.getOperand(4));
6910     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
6911     Inst = TmpInst;
6912     return true;
6913   }
6914   case ARM::RRXi: {
6915     unsigned Shifter = ARM_AM::getSORegOpc(ARM_AM::rrx, 0);
6916     MCInst TmpInst;
6917     TmpInst.setOpcode(ARM::MOVsi);
6918     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6919     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6920     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6921     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6922     TmpInst.addOperand(Inst.getOperand(3));
6923     TmpInst.addOperand(Inst.getOperand(4)); // cc_out
6924     Inst = TmpInst;
6925     return true;
6926   }
6927   case ARM::t2LDMIA_UPD: {
6928     // If this is a load of a single register, then we should use
6929     // a post-indexed LDR instruction instead, per the ARM ARM.
6930     if (Inst.getNumOperands() != 5)
6931       return false;
6932     MCInst TmpInst;
6933     TmpInst.setOpcode(ARM::t2LDR_POST);
6934     TmpInst.addOperand(Inst.getOperand(4)); // Rt
6935     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6936     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6937     TmpInst.addOperand(MCOperand::CreateImm(4));
6938     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6939     TmpInst.addOperand(Inst.getOperand(3));
6940     Inst = TmpInst;
6941     return true;
6942   }
6943   case ARM::t2STMDB_UPD: {
6944     // If this is a store of a single register, then we should use
6945     // a pre-indexed STR instruction instead, per the ARM ARM.
6946     if (Inst.getNumOperands() != 5)
6947       return false;
6948     MCInst TmpInst;
6949     TmpInst.setOpcode(ARM::t2STR_PRE);
6950     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6951     TmpInst.addOperand(Inst.getOperand(4)); // Rt
6952     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6953     TmpInst.addOperand(MCOperand::CreateImm(-4));
6954     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6955     TmpInst.addOperand(Inst.getOperand(3));
6956     Inst = TmpInst;
6957     return true;
6958   }
6959   case ARM::LDMIA_UPD:
6960     // If this is a load of a single register via a 'pop', then we should use
6961     // a post-indexed LDR instruction instead, per the ARM ARM.
6962     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "pop" &&
6963         Inst.getNumOperands() == 5) {
6964       MCInst TmpInst;
6965       TmpInst.setOpcode(ARM::LDR_POST_IMM);
6966       TmpInst.addOperand(Inst.getOperand(4)); // Rt
6967       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6968       TmpInst.addOperand(Inst.getOperand(1)); // Rn
6969       TmpInst.addOperand(MCOperand::CreateReg(0));  // am2offset
6970       TmpInst.addOperand(MCOperand::CreateImm(4));
6971       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6972       TmpInst.addOperand(Inst.getOperand(3));
6973       Inst = TmpInst;
6974       return true;
6975     }
6976     break;
6977   case ARM::STMDB_UPD:
6978     // If this is a store of a single register via a 'push', then we should use
6979     // a pre-indexed STR instruction instead, per the ARM ARM.
6980     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "push" &&
6981         Inst.getNumOperands() == 5) {
6982       MCInst TmpInst;
6983       TmpInst.setOpcode(ARM::STR_PRE_IMM);
6984       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6985       TmpInst.addOperand(Inst.getOperand(4)); // Rt
6986       TmpInst.addOperand(Inst.getOperand(1)); // addrmode_imm12
6987       TmpInst.addOperand(MCOperand::CreateImm(-4));
6988       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6989       TmpInst.addOperand(Inst.getOperand(3));
6990       Inst = TmpInst;
6991     }
6992     break;
6993   case ARM::t2ADDri12:
6994     // If the immediate fits for encoding T3 (t2ADDri) and the generic "add"
6995     // mnemonic was used (not "addw"), encoding T3 is preferred.
6996     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "add" ||
6997         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
6998       break;
6999     Inst.setOpcode(ARM::t2ADDri);
7000     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7001     break;
7002   case ARM::t2SUBri12:
7003     // If the immediate fits for encoding T3 (t2SUBri) and the generic "sub"
7004     // mnemonic was used (not "subw"), encoding T3 is preferred.
7005     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "sub" ||
7006         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7007       break;
7008     Inst.setOpcode(ARM::t2SUBri);
7009     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7010     break;
7011   case ARM::tADDi8:
7012     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7013     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7014     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7015     // to encoding T1 if <Rd> is omitted."
7016     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7017       Inst.setOpcode(ARM::tADDi3);
7018       return true;
7019     }
7020     break;
7021   case ARM::tSUBi8:
7022     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7023     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7024     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7025     // to encoding T1 if <Rd> is omitted."
7026     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7027       Inst.setOpcode(ARM::tSUBi3);
7028       return true;
7029     }
7030     break;
7031   case ARM::t2ADDri:
7032   case ARM::t2SUBri: {
7033     // If the destination and first source operand are the same, and
7034     // the flags are compatible with the current IT status, use encoding T2
7035     // instead of T3. For compatibility with the system 'as'. Make sure the
7036     // wide encoding wasn't explicit.
7037     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7038         !isARMLowRegister(Inst.getOperand(0).getReg()) ||
7039         (unsigned)Inst.getOperand(2).getImm() > 255 ||
7040         ((!inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR) ||
7041         (inITBlock() && Inst.getOperand(5).getReg() != 0)) ||
7042         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7043          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7044       break;
7045     MCInst TmpInst;
7046     TmpInst.setOpcode(Inst.getOpcode() == ARM::t2ADDri ?
7047                       ARM::tADDi8 : ARM::tSUBi8);
7048     TmpInst.addOperand(Inst.getOperand(0));
7049     TmpInst.addOperand(Inst.getOperand(5));
7050     TmpInst.addOperand(Inst.getOperand(0));
7051     TmpInst.addOperand(Inst.getOperand(2));
7052     TmpInst.addOperand(Inst.getOperand(3));
7053     TmpInst.addOperand(Inst.getOperand(4));
7054     Inst = TmpInst;
7055     return true;
7056   }
7057   case ARM::t2ADDrr: {
7058     // If the destination and first source operand are the same, and
7059     // there's no setting of the flags, use encoding T2 instead of T3.
7060     // Note that this is only for ADD, not SUB. This mirrors the system
7061     // 'as' behaviour. Make sure the wide encoding wasn't explicit.
7062     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7063         Inst.getOperand(5).getReg() != 0 ||
7064         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7065          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7066       break;
7067     MCInst TmpInst;
7068     TmpInst.setOpcode(ARM::tADDhirr);
7069     TmpInst.addOperand(Inst.getOperand(0));
7070     TmpInst.addOperand(Inst.getOperand(0));
7071     TmpInst.addOperand(Inst.getOperand(2));
7072     TmpInst.addOperand(Inst.getOperand(3));
7073     TmpInst.addOperand(Inst.getOperand(4));
7074     Inst = TmpInst;
7075     return true;
7076   }
7077   case ARM::tADDrSP: {
7078     // If the non-SP source operand and the destination operand are not the
7079     // same, we need to use the 32-bit encoding if it's available.
7080     if (Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
7081       Inst.setOpcode(ARM::t2ADDrr);
7082       Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7083       return true;
7084     }
7085     break;
7086   }
7087   case ARM::tB:
7088     // A Thumb conditional branch outside of an IT block is a tBcc.
7089     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()) {
7090       Inst.setOpcode(ARM::tBcc);
7091       return true;
7092     }
7093     break;
7094   case ARM::t2B:
7095     // A Thumb2 conditional branch outside of an IT block is a t2Bcc.
7096     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()){
7097       Inst.setOpcode(ARM::t2Bcc);
7098       return true;
7099     }
7100     break;
7101   case ARM::t2Bcc:
7102     // If the conditional is AL or we're in an IT block, we really want t2B.
7103     if (Inst.getOperand(1).getImm() == ARMCC::AL || inITBlock()) {
7104       Inst.setOpcode(ARM::t2B);
7105       return true;
7106     }
7107     break;
7108   case ARM::tBcc:
7109     // If the conditional is AL, we really want tB.
7110     if (Inst.getOperand(1).getImm() == ARMCC::AL) {
7111       Inst.setOpcode(ARM::tB);
7112       return true;
7113     }
7114     break;
7115   case ARM::tLDMIA: {
7116     // If the register list contains any high registers, or if the writeback
7117     // doesn't match what tLDMIA can do, we need to use the 32-bit encoding
7118     // instead if we're in Thumb2. Otherwise, this should have generated
7119     // an error in validateInstruction().
7120     unsigned Rn = Inst.getOperand(0).getReg();
7121     bool hasWritebackToken =
7122       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7123        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
7124     bool listContainsBase;
7125     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) ||
7126         (!listContainsBase && !hasWritebackToken) ||
7127         (listContainsBase && hasWritebackToken)) {
7128       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7129       assert (isThumbTwo());
7130       Inst.setOpcode(hasWritebackToken ? ARM::t2LDMIA_UPD : ARM::t2LDMIA);
7131       // If we're switching to the updating version, we need to insert
7132       // the writeback tied operand.
7133       if (hasWritebackToken)
7134         Inst.insert(Inst.begin(),
7135                     MCOperand::CreateReg(Inst.getOperand(0).getReg()));
7136       return true;
7137     }
7138     break;
7139   }
7140   case ARM::tSTMIA_UPD: {
7141     // If the register list contains any high registers, we need to use
7142     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7143     // should have generated an error in validateInstruction().
7144     unsigned Rn = Inst.getOperand(0).getReg();
7145     bool listContainsBase;
7146     if (checkLowRegisterList(Inst, 4, Rn, 0, listContainsBase)) {
7147       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7148       assert (isThumbTwo());
7149       Inst.setOpcode(ARM::t2STMIA_UPD);
7150       return true;
7151     }
7152     break;
7153   }
7154   case ARM::tPOP: {
7155     bool listContainsBase;
7156     // If the register list contains any high registers, we need to use
7157     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7158     // should have generated an error in validateInstruction().
7159     if (!checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase))
7160       return false;
7161     assert (isThumbTwo());
7162     Inst.setOpcode(ARM::t2LDMIA_UPD);
7163     // Add the base register and writeback operands.
7164     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7165     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7166     return true;
7167   }
7168   case ARM::tPUSH: {
7169     bool listContainsBase;
7170     if (!checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase))
7171       return false;
7172     assert (isThumbTwo());
7173     Inst.setOpcode(ARM::t2STMDB_UPD);
7174     // Add the base register and writeback operands.
7175     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7176     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7177     return true;
7178   }
7179   case ARM::t2MOVi: {
7180     // If we can use the 16-bit encoding and the user didn't explicitly
7181     // request the 32-bit variant, transform it here.
7182     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7183         (unsigned)Inst.getOperand(1).getImm() <= 255 &&
7184         ((!inITBlock() && Inst.getOperand(2).getImm() == ARMCC::AL &&
7185          Inst.getOperand(4).getReg() == ARM::CPSR) ||
7186         (inITBlock() && Inst.getOperand(4).getReg() == 0)) &&
7187         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7188          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7189       // The operands aren't in the same order for tMOVi8...
7190       MCInst TmpInst;
7191       TmpInst.setOpcode(ARM::tMOVi8);
7192       TmpInst.addOperand(Inst.getOperand(0));
7193       TmpInst.addOperand(Inst.getOperand(4));
7194       TmpInst.addOperand(Inst.getOperand(1));
7195       TmpInst.addOperand(Inst.getOperand(2));
7196       TmpInst.addOperand(Inst.getOperand(3));
7197       Inst = TmpInst;
7198       return true;
7199     }
7200     break;
7201   }
7202   case ARM::t2MOVr: {
7203     // If we can use the 16-bit encoding and the user didn't explicitly
7204     // request the 32-bit variant, transform it here.
7205     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7206         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7207         Inst.getOperand(2).getImm() == ARMCC::AL &&
7208         Inst.getOperand(4).getReg() == ARM::CPSR &&
7209         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7210          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7211       // The operands aren't the same for tMOV[S]r... (no cc_out)
7212       MCInst TmpInst;
7213       TmpInst.setOpcode(Inst.getOperand(4).getReg() ? ARM::tMOVSr : ARM::tMOVr);
7214       TmpInst.addOperand(Inst.getOperand(0));
7215       TmpInst.addOperand(Inst.getOperand(1));
7216       TmpInst.addOperand(Inst.getOperand(2));
7217       TmpInst.addOperand(Inst.getOperand(3));
7218       Inst = TmpInst;
7219       return true;
7220     }
7221     break;
7222   }
7223   case ARM::t2SXTH:
7224   case ARM::t2SXTB:
7225   case ARM::t2UXTH:
7226   case ARM::t2UXTB: {
7227     // If we can use the 16-bit encoding and the user didn't explicitly
7228     // request the 32-bit variant, transform it here.
7229     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7230         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7231         Inst.getOperand(2).getImm() == 0 &&
7232         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7233          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7234       unsigned NewOpc;
7235       switch (Inst.getOpcode()) {
7236       default: llvm_unreachable("Illegal opcode!");
7237       case ARM::t2SXTH: NewOpc = ARM::tSXTH; break;
7238       case ARM::t2SXTB: NewOpc = ARM::tSXTB; break;
7239       case ARM::t2UXTH: NewOpc = ARM::tUXTH; break;
7240       case ARM::t2UXTB: NewOpc = ARM::tUXTB; break;
7241       }
7242       // The operands aren't the same for thumb1 (no rotate operand).
7243       MCInst TmpInst;
7244       TmpInst.setOpcode(NewOpc);
7245       TmpInst.addOperand(Inst.getOperand(0));
7246       TmpInst.addOperand(Inst.getOperand(1));
7247       TmpInst.addOperand(Inst.getOperand(3));
7248       TmpInst.addOperand(Inst.getOperand(4));
7249       Inst = TmpInst;
7250       return true;
7251     }
7252     break;
7253   }
7254   case ARM::MOVsi: {
7255     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(2).getImm());
7256     // rrx shifts and asr/lsr of #32 is encoded as 0
7257     if (SOpc == ARM_AM::rrx || SOpc == ARM_AM::asr || SOpc == ARM_AM::lsr)
7258       return false;
7259     if (ARM_AM::getSORegOffset(Inst.getOperand(2).getImm()) == 0) {
7260       // Shifting by zero is accepted as a vanilla 'MOVr'
7261       MCInst TmpInst;
7262       TmpInst.setOpcode(ARM::MOVr);
7263       TmpInst.addOperand(Inst.getOperand(0));
7264       TmpInst.addOperand(Inst.getOperand(1));
7265       TmpInst.addOperand(Inst.getOperand(3));
7266       TmpInst.addOperand(Inst.getOperand(4));
7267       TmpInst.addOperand(Inst.getOperand(5));
7268       Inst = TmpInst;
7269       return true;
7270     }
7271     return false;
7272   }
7273   case ARM::ANDrsi:
7274   case ARM::ORRrsi:
7275   case ARM::EORrsi:
7276   case ARM::BICrsi:
7277   case ARM::SUBrsi:
7278   case ARM::ADDrsi: {
7279     unsigned newOpc;
7280     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(3).getImm());
7281     if (SOpc == ARM_AM::rrx) return false;
7282     switch (Inst.getOpcode()) {
7283     default: llvm_unreachable("unexpected opcode!");
7284     case ARM::ANDrsi: newOpc = ARM::ANDrr; break;
7285     case ARM::ORRrsi: newOpc = ARM::ORRrr; break;
7286     case ARM::EORrsi: newOpc = ARM::EORrr; break;
7287     case ARM::BICrsi: newOpc = ARM::BICrr; break;
7288     case ARM::SUBrsi: newOpc = ARM::SUBrr; break;
7289     case ARM::ADDrsi: newOpc = ARM::ADDrr; break;
7290     }
7291     // If the shift is by zero, use the non-shifted instruction definition.
7292     // The exception is for right shifts, where 0 == 32
7293     if (ARM_AM::getSORegOffset(Inst.getOperand(3).getImm()) == 0 &&
7294         !(SOpc == ARM_AM::lsr || SOpc == ARM_AM::asr)) {
7295       MCInst TmpInst;
7296       TmpInst.setOpcode(newOpc);
7297       TmpInst.addOperand(Inst.getOperand(0));
7298       TmpInst.addOperand(Inst.getOperand(1));
7299       TmpInst.addOperand(Inst.getOperand(2));
7300       TmpInst.addOperand(Inst.getOperand(4));
7301       TmpInst.addOperand(Inst.getOperand(5));
7302       TmpInst.addOperand(Inst.getOperand(6));
7303       Inst = TmpInst;
7304       return true;
7305     }
7306     return false;
7307   }
7308   case ARM::ITasm:
7309   case ARM::t2IT: {
7310     // The mask bits for all but the first condition are represented as
7311     // the low bit of the condition code value implies 't'. We currently
7312     // always have 1 implies 't', so XOR toggle the bits if the low bit
7313     // of the condition code is zero.
7314     MCOperand &MO = Inst.getOperand(1);
7315     unsigned Mask = MO.getImm();
7316     unsigned OrigMask = Mask;
7317     unsigned TZ = CountTrailingZeros_32(Mask);
7318     if ((Inst.getOperand(0).getImm() & 1) == 0) {
7319       assert(Mask && TZ <= 3 && "illegal IT mask value!");
7320       for (unsigned i = 3; i != TZ; --i)
7321         Mask ^= 1 << i;
7322     }
7323     MO.setImm(Mask);
7324
7325     // Set up the IT block state according to the IT instruction we just
7326     // matched.
7327     assert(!inITBlock() && "nested IT blocks?!");
7328     ITState.Cond = ARMCC::CondCodes(Inst.getOperand(0).getImm());
7329     ITState.Mask = OrigMask; // Use the original mask, not the updated one.
7330     ITState.CurPosition = 0;
7331     ITState.FirstCond = true;
7332     break;
7333   }
7334   case ARM::t2LSLrr:
7335   case ARM::t2LSRrr:
7336   case ARM::t2ASRrr:
7337   case ARM::t2SBCrr:
7338   case ARM::t2RORrr:
7339   case ARM::t2BICrr:
7340   {
7341     // Assemblers should use the narrow encodings of these instructions when permissible.
7342     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7343          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7344         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7345         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7346          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7347         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7348          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7349       unsigned NewOpc;
7350       switch (Inst.getOpcode()) {
7351         default: llvm_unreachable("unexpected opcode");
7352         case ARM::t2LSLrr: NewOpc = ARM::tLSLrr; break;
7353         case ARM::t2LSRrr: NewOpc = ARM::tLSRrr; break;
7354         case ARM::t2ASRrr: NewOpc = ARM::tASRrr; break;
7355         case ARM::t2SBCrr: NewOpc = ARM::tSBC; break;
7356         case ARM::t2RORrr: NewOpc = ARM::tROR; break;
7357         case ARM::t2BICrr: NewOpc = ARM::tBIC; break;
7358       }
7359       MCInst TmpInst;
7360       TmpInst.setOpcode(NewOpc);
7361       TmpInst.addOperand(Inst.getOperand(0));
7362       TmpInst.addOperand(Inst.getOperand(5));
7363       TmpInst.addOperand(Inst.getOperand(1));
7364       TmpInst.addOperand(Inst.getOperand(2));
7365       TmpInst.addOperand(Inst.getOperand(3));
7366       TmpInst.addOperand(Inst.getOperand(4));
7367       Inst = TmpInst;
7368       return true;
7369     }
7370     return false;
7371   }
7372   case ARM::t2ANDrr:
7373   case ARM::t2EORrr:
7374   case ARM::t2ADCrr:
7375   case ARM::t2ORRrr:
7376   {
7377     // Assemblers should use the narrow encodings of these instructions when permissible.
7378     // These instructions are special in that they are commutable, so shorter encodings
7379     // are available more often.
7380     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7381          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7382         (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() ||
7383          Inst.getOperand(0).getReg() == Inst.getOperand(2).getReg()) &&
7384         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7385          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7386         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7387          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7388       unsigned NewOpc;
7389       switch (Inst.getOpcode()) {
7390         default: llvm_unreachable("unexpected opcode");
7391         case ARM::t2ADCrr: NewOpc = ARM::tADC; break;
7392         case ARM::t2ANDrr: NewOpc = ARM::tAND; break;
7393         case ARM::t2EORrr: NewOpc = ARM::tEOR; break;
7394         case ARM::t2ORRrr: NewOpc = ARM::tORR; break;
7395       }
7396       MCInst TmpInst;
7397       TmpInst.setOpcode(NewOpc);
7398       TmpInst.addOperand(Inst.getOperand(0));
7399       TmpInst.addOperand(Inst.getOperand(5));
7400       if (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg()) {
7401         TmpInst.addOperand(Inst.getOperand(1));
7402         TmpInst.addOperand(Inst.getOperand(2));
7403       } else {
7404         TmpInst.addOperand(Inst.getOperand(2));
7405         TmpInst.addOperand(Inst.getOperand(1));
7406       }
7407       TmpInst.addOperand(Inst.getOperand(3));
7408       TmpInst.addOperand(Inst.getOperand(4));
7409       Inst = TmpInst;
7410       return true;
7411     }
7412     return false;
7413   }
7414   }
7415   return false;
7416 }
7417
7418 unsigned ARMAsmParser::checkTargetMatchPredicate(MCInst &Inst) {
7419   // 16-bit thumb arithmetic instructions either require or preclude the 'S'
7420   // suffix depending on whether they're in an IT block or not.
7421   unsigned Opc = Inst.getOpcode();
7422   const MCInstrDesc &MCID = getInstDesc(Opc);
7423   if (MCID.TSFlags & ARMII::ThumbArithFlagSetting) {
7424     assert(MCID.hasOptionalDef() &&
7425            "optionally flag setting instruction missing optional def operand");
7426     assert(MCID.NumOperands == Inst.getNumOperands() &&
7427            "operand count mismatch!");
7428     // Find the optional-def operand (cc_out).
7429     unsigned OpNo;
7430     for (OpNo = 0;
7431          !MCID.OpInfo[OpNo].isOptionalDef() && OpNo < MCID.NumOperands;
7432          ++OpNo)
7433       ;
7434     // If we're parsing Thumb1, reject it completely.
7435     if (isThumbOne() && Inst.getOperand(OpNo).getReg() != ARM::CPSR)
7436       return Match_MnemonicFail;
7437     // If we're parsing Thumb2, which form is legal depends on whether we're
7438     // in an IT block.
7439     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() != ARM::CPSR &&
7440         !inITBlock())
7441       return Match_RequiresITBlock;
7442     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() == ARM::CPSR &&
7443         inITBlock())
7444       return Match_RequiresNotITBlock;
7445   }
7446   // Some high-register supporting Thumb1 encodings only allow both registers
7447   // to be from r0-r7 when in Thumb2.
7448   else if (Opc == ARM::tADDhirr && isThumbOne() &&
7449            isARMLowRegister(Inst.getOperand(1).getReg()) &&
7450            isARMLowRegister(Inst.getOperand(2).getReg()))
7451     return Match_RequiresThumb2;
7452   // Others only require ARMv6 or later.
7453   else if (Opc == ARM::tMOVr && isThumbOne() && !hasV6Ops() &&
7454            isARMLowRegister(Inst.getOperand(0).getReg()) &&
7455            isARMLowRegister(Inst.getOperand(1).getReg()))
7456     return Match_RequiresV6;
7457   return Match_Success;
7458 }
7459
7460 static const char *getSubtargetFeatureName(unsigned Val);
7461 bool ARMAsmParser::
7462 MatchAndEmitInstruction(SMLoc IDLoc,
7463                         SmallVectorImpl<MCParsedAsmOperand*> &Operands,
7464                         MCStreamer &Out) {
7465   MCInst Inst;
7466   unsigned Kind;
7467   unsigned ErrorInfo;
7468   unsigned MatchResult;
7469
7470   MatchResult = MatchInstructionImpl(Operands, Kind, Inst, ErrorInfo);
7471   switch (MatchResult) {
7472   default: break;
7473   case Match_Success:
7474     // Context sensitive operand constraints aren't handled by the matcher,
7475     // so check them here.
7476     if (validateInstruction(Inst, Operands)) {
7477       // Still progress the IT block, otherwise one wrong condition causes
7478       // nasty cascading errors.
7479       forwardITPosition();
7480       return true;
7481     }
7482
7483     // Some instructions need post-processing to, for example, tweak which
7484     // encoding is selected. Loop on it while changes happen so the
7485     // individual transformations can chain off each other. E.g.,
7486     // tPOP(r8)->t2LDMIA_UPD(sp,r8)->t2STR_POST(sp,r8)
7487     while (processInstruction(Inst, Operands))
7488       ;
7489
7490     // Only move forward at the very end so that everything in validate
7491     // and process gets a consistent answer about whether we're in an IT
7492     // block.
7493     forwardITPosition();
7494
7495     // ITasm is an ARM mode pseudo-instruction that just sets the ITblock and
7496     // doesn't actually encode.
7497     if (Inst.getOpcode() == ARM::ITasm)
7498       return false;
7499
7500     Inst.setLoc(IDLoc);
7501     Out.EmitInstruction(Inst);
7502     return false;
7503   case Match_MissingFeature: {
7504     assert(ErrorInfo && "Unknown missing feature!");
7505     // Special case the error message for the very common case where only
7506     // a single subtarget feature is missing (Thumb vs. ARM, e.g.).
7507     std::string Msg = "instruction requires:";
7508     unsigned Mask = 1;
7509     for (unsigned i = 0; i < (sizeof(ErrorInfo)*8-1); ++i) {
7510       if (ErrorInfo & Mask) {
7511         Msg += " ";
7512         Msg += getSubtargetFeatureName(ErrorInfo & Mask);
7513       }
7514       Mask <<= 1;
7515     }
7516     return Error(IDLoc, Msg);
7517   }
7518   case Match_InvalidOperand: {
7519     SMLoc ErrorLoc = IDLoc;
7520     if (ErrorInfo != ~0U) {
7521       if (ErrorInfo >= Operands.size())
7522         return Error(IDLoc, "too few operands for instruction");
7523
7524       ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7525       if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7526     }
7527
7528     return Error(ErrorLoc, "invalid operand for instruction");
7529   }
7530   case Match_MnemonicFail:
7531     return Error(IDLoc, "invalid instruction",
7532                  ((ARMOperand*)Operands[0])->getLocRange());
7533   case Match_RequiresNotITBlock:
7534     return Error(IDLoc, "flag setting instruction only valid outside IT block");
7535   case Match_RequiresITBlock:
7536     return Error(IDLoc, "instruction only valid inside IT block");
7537   case Match_RequiresV6:
7538     return Error(IDLoc, "instruction variant requires ARMv6 or later");
7539   case Match_RequiresThumb2:
7540     return Error(IDLoc, "instruction variant requires Thumb2");
7541   case Match_ImmRange0_15: {
7542     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7543     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7544     return Error(ErrorLoc, "immediate operand must be in the range [0,15]");
7545   }
7546   }
7547
7548   llvm_unreachable("Implement any new match types added!");
7549 }
7550
7551 /// parseDirective parses the arm specific directives
7552 bool ARMAsmParser::ParseDirective(AsmToken DirectiveID) {
7553   StringRef IDVal = DirectiveID.getIdentifier();
7554   if (IDVal == ".word")
7555     return parseDirectiveWord(4, DirectiveID.getLoc());
7556   else if (IDVal == ".thumb")
7557     return parseDirectiveThumb(DirectiveID.getLoc());
7558   else if (IDVal == ".arm")
7559     return parseDirectiveARM(DirectiveID.getLoc());
7560   else if (IDVal == ".thumb_func")
7561     return parseDirectiveThumbFunc(DirectiveID.getLoc());
7562   else if (IDVal == ".code")
7563     return parseDirectiveCode(DirectiveID.getLoc());
7564   else if (IDVal == ".syntax")
7565     return parseDirectiveSyntax(DirectiveID.getLoc());
7566   else if (IDVal == ".unreq")
7567     return parseDirectiveUnreq(DirectiveID.getLoc());
7568   else if (IDVal == ".arch")
7569     return parseDirectiveArch(DirectiveID.getLoc());
7570   else if (IDVal == ".eabi_attribute")
7571     return parseDirectiveEabiAttr(DirectiveID.getLoc());
7572   return true;
7573 }
7574
7575 /// parseDirectiveWord
7576 ///  ::= .word [ expression (, expression)* ]
7577 bool ARMAsmParser::parseDirectiveWord(unsigned Size, SMLoc L) {
7578   if (getLexer().isNot(AsmToken::EndOfStatement)) {
7579     for (;;) {
7580       const MCExpr *Value;
7581       if (getParser().ParseExpression(Value))
7582         return true;
7583
7584       getParser().getStreamer().EmitValue(Value, Size, 0/*addrspace*/);
7585
7586       if (getLexer().is(AsmToken::EndOfStatement))
7587         break;
7588
7589       // FIXME: Improve diagnostic.
7590       if (getLexer().isNot(AsmToken::Comma))
7591         return Error(L, "unexpected token in directive");
7592       Parser.Lex();
7593     }
7594   }
7595
7596   Parser.Lex();
7597   return false;
7598 }
7599
7600 /// parseDirectiveThumb
7601 ///  ::= .thumb
7602 bool ARMAsmParser::parseDirectiveThumb(SMLoc L) {
7603   if (getLexer().isNot(AsmToken::EndOfStatement))
7604     return Error(L, "unexpected token in directive");
7605   Parser.Lex();
7606
7607   if (!isThumb())
7608     SwitchMode();
7609   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7610   return false;
7611 }
7612
7613 /// parseDirectiveARM
7614 ///  ::= .arm
7615 bool ARMAsmParser::parseDirectiveARM(SMLoc L) {
7616   if (getLexer().isNot(AsmToken::EndOfStatement))
7617     return Error(L, "unexpected token in directive");
7618   Parser.Lex();
7619
7620   if (isThumb())
7621     SwitchMode();
7622   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7623   return false;
7624 }
7625
7626 /// parseDirectiveThumbFunc
7627 ///  ::= .thumbfunc symbol_name
7628 bool ARMAsmParser::parseDirectiveThumbFunc(SMLoc L) {
7629   const MCAsmInfo &MAI = getParser().getStreamer().getContext().getAsmInfo();
7630   bool isMachO = MAI.hasSubsectionsViaSymbols();
7631   StringRef Name;
7632   bool needFuncName = true;
7633
7634   // Darwin asm has (optionally) function name after .thumb_func direction
7635   // ELF doesn't
7636   if (isMachO) {
7637     const AsmToken &Tok = Parser.getTok();
7638     if (Tok.isNot(AsmToken::EndOfStatement)) {
7639       if (Tok.isNot(AsmToken::Identifier) && Tok.isNot(AsmToken::String))
7640         return Error(L, "unexpected token in .thumb_func directive");
7641       Name = Tok.getIdentifier();
7642       Parser.Lex(); // Consume the identifier token.
7643       needFuncName = false;
7644     }
7645   }
7646
7647   if (getLexer().isNot(AsmToken::EndOfStatement))
7648     return Error(L, "unexpected token in directive");
7649
7650   // Eat the end of statement and any blank lines that follow.
7651   while (getLexer().is(AsmToken::EndOfStatement))
7652     Parser.Lex();
7653
7654   // FIXME: assuming function name will be the line following .thumb_func
7655   // We really should be checking the next symbol definition even if there's
7656   // stuff in between.
7657   if (needFuncName) {
7658     Name = Parser.getTok().getIdentifier();
7659   }
7660
7661   // Mark symbol as a thumb symbol.
7662   MCSymbol *Func = getParser().getContext().GetOrCreateSymbol(Name);
7663   getParser().getStreamer().EmitThumbFunc(Func);
7664   return false;
7665 }
7666
7667 /// parseDirectiveSyntax
7668 ///  ::= .syntax unified | divided
7669 bool ARMAsmParser::parseDirectiveSyntax(SMLoc L) {
7670   const AsmToken &Tok = Parser.getTok();
7671   if (Tok.isNot(AsmToken::Identifier))
7672     return Error(L, "unexpected token in .syntax directive");
7673   StringRef Mode = Tok.getString();
7674   if (Mode == "unified" || Mode == "UNIFIED")
7675     Parser.Lex();
7676   else if (Mode == "divided" || Mode == "DIVIDED")
7677     return Error(L, "'.syntax divided' arm asssembly not supported");
7678   else
7679     return Error(L, "unrecognized syntax mode in .syntax directive");
7680
7681   if (getLexer().isNot(AsmToken::EndOfStatement))
7682     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7683   Parser.Lex();
7684
7685   // TODO tell the MC streamer the mode
7686   // getParser().getStreamer().Emit???();
7687   return false;
7688 }
7689
7690 /// parseDirectiveCode
7691 ///  ::= .code 16 | 32
7692 bool ARMAsmParser::parseDirectiveCode(SMLoc L) {
7693   const AsmToken &Tok = Parser.getTok();
7694   if (Tok.isNot(AsmToken::Integer))
7695     return Error(L, "unexpected token in .code directive");
7696   int64_t Val = Parser.getTok().getIntVal();
7697   if (Val == 16)
7698     Parser.Lex();
7699   else if (Val == 32)
7700     Parser.Lex();
7701   else
7702     return Error(L, "invalid operand to .code directive");
7703
7704   if (getLexer().isNot(AsmToken::EndOfStatement))
7705     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7706   Parser.Lex();
7707
7708   if (Val == 16) {
7709     if (!isThumb())
7710       SwitchMode();
7711     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7712   } else {
7713     if (isThumb())
7714       SwitchMode();
7715     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7716   }
7717
7718   return false;
7719 }
7720
7721 /// parseDirectiveReq
7722 ///  ::= name .req registername
7723 bool ARMAsmParser::parseDirectiveReq(StringRef Name, SMLoc L) {
7724   Parser.Lex(); // Eat the '.req' token.
7725   unsigned Reg;
7726   SMLoc SRegLoc, ERegLoc;
7727   if (ParseRegister(Reg, SRegLoc, ERegLoc)) {
7728     Parser.EatToEndOfStatement();
7729     return Error(SRegLoc, "register name expected");
7730   }
7731
7732   // Shouldn't be anything else.
7733   if (Parser.getTok().isNot(AsmToken::EndOfStatement)) {
7734     Parser.EatToEndOfStatement();
7735     return Error(Parser.getTok().getLoc(),
7736                  "unexpected input in .req directive.");
7737   }
7738
7739   Parser.Lex(); // Consume the EndOfStatement
7740
7741   if (RegisterReqs.GetOrCreateValue(Name, Reg).getValue() != Reg)
7742     return Error(SRegLoc, "redefinition of '" + Name +
7743                           "' does not match original.");
7744
7745   return false;
7746 }
7747
7748 /// parseDirectiveUneq
7749 ///  ::= .unreq registername
7750 bool ARMAsmParser::parseDirectiveUnreq(SMLoc L) {
7751   if (Parser.getTok().isNot(AsmToken::Identifier)) {
7752     Parser.EatToEndOfStatement();
7753     return Error(L, "unexpected input in .unreq directive.");
7754   }
7755   RegisterReqs.erase(Parser.getTok().getIdentifier());
7756   Parser.Lex(); // Eat the identifier.
7757   return false;
7758 }
7759
7760 /// parseDirectiveArch
7761 ///  ::= .arch token
7762 bool ARMAsmParser::parseDirectiveArch(SMLoc L) {
7763   return true;
7764 }
7765
7766 /// parseDirectiveEabiAttr
7767 ///  ::= .eabi_attribute int, int
7768 bool ARMAsmParser::parseDirectiveEabiAttr(SMLoc L) {
7769   return true;
7770 }
7771
7772 extern "C" void LLVMInitializeARMAsmLexer();
7773
7774 /// Force static initialization.
7775 extern "C" void LLVMInitializeARMAsmParser() {
7776   RegisterMCAsmParser<ARMAsmParser> X(TheARMTarget);
7777   RegisterMCAsmParser<ARMAsmParser> Y(TheThumbTarget);
7778   LLVMInitializeARMAsmLexer();
7779 }
7780
7781 #define GET_REGISTER_MATCHER
7782 #define GET_SUBTARGET_FEATURE_NAME
7783 #define GET_MATCHER_IMPLEMENTATION
7784 #include "ARMGenAsmMatcher.inc"