lib/Target/ARM/ARMTargetMachine.cpp

   1 //===-- ARMTargetMachine.cpp - Define TargetMachine for ARM ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "ARMTargetMachine.h"
  14 #include "ARM.h"
  15 #include "ARMFrameLowering.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/PassManager.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/FormattedStream.h"
  21 #include "llvm/Support/TargetRegistry.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/Transforms/Scalar.h"
  24 using namespace llvm;
  25
  26 static cl::opt<bool>
  27 EnableGlobalMerge("global-merge", cl::Hidden,
  28                   cl::desc("Enable global merge pass"),
  29                   cl::init(true));
  30
  31 static cl::opt<bool>
  32 DisableA15SDOptimization("disable-a15-sd-optimization", cl::Hidden,
  33                    cl::desc("Inhibit optimization of S->D register accesses on A15"),
  34                    cl::init(false));
  35
  36 extern "C" void LLVMInitializeARMTarget() {
  37   // Register the target.
  38   RegisterTargetMachine<ARMTargetMachine> X(TheARMTarget);
  39   RegisterTargetMachine<ThumbTargetMachine> Y(TheThumbTarget);
  40 }
  41
  42
  43 /// TargetMachine ctor - Create an ARM architecture model.
  44 ///
  45 ARMBaseTargetMachine::ARMBaseTargetMachine(const Target &T, StringRef TT,
  46                                            StringRef CPU, StringRef FS,
  47                                            const TargetOptions &Options,
  48                                            Reloc::Model RM, CodeModel::Model CM,
  49                                            CodeGenOpt::Level OL)
  50   : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  51     Subtarget(TT, CPU, FS, Options),
  52     JITInfo(),
  53     InstrItins(Subtarget.getInstrItineraryData()) {
  54   // Default to soft float ABI
  55   if (Options.FloatABIType == FloatABI::Default)
  56     this->Options.FloatABIType =
  57         Subtarget.isTargetHardFloat() ? FloatABI::Hard : FloatABI::Soft;
  58 }
  59
  60 void ARMBaseTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
  61   // Add first the target-independent BasicTTI pass, then our ARM pass. This
  62   // allows the ARM pass to delegate to the target independent layer when
  63   // appropriate.
  64   PM.add(createBasicTargetTransformInfoPass(this));
  65   PM.add(createARMTargetTransformInfoPass(this));
  66 }
  67
  68
  69 void ARMTargetMachine::anchor() { }
  70
  71 static std::string computeDataLayout(ARMSubtarget &ST) {
  72   // Little endian. Pointers are 32 bits and aligned to 32 bits.
  73   std::string Ret = "e-p:32:32";
  74
  75   // On thumb, i16,i18 and i1 have natural aligment requirements, but we try to
  76   // align to 32.
  77   if (ST.isThumb())
  78     Ret += "-i1:8:32-i8:8:32-i16:16:32";
  79
  80   // ABIs other than APC have 64 bit integers with natural alignment.
  81   if (!ST.isAPCS_ABI())
  82     Ret += "-i64:64";
  83
  84   // We have 64 bits floats. The APCS ABI requires them to be aligned to 32
  85   // bits, others to 64 bits. We always try to align to 64 bits.
  86   if (ST.isAPCS_ABI())
  87     Ret += "-f64:32:64";
  88
  89   // We have 128 and 64 bit vectors. The APCS ABI aligns them to 32 bits, others
  90   // to 64. We always ty to give them natural alignment.
  91   if (ST.isAPCS_ABI())
  92     Ret += "-v64:32:64-v128:32:128";
  93   else
  94     Ret += "-v128:64:128";
  95
  96   // On thumb and APCS, only try to align aggregates to 32 bits (the default is
  97   // 64 bits).
  98   if (ST.isThumb() || ST.isAPCS_ABI())
  99     Ret += "-a:0:32";
 100
 101   // Integer registers are 32 bits.
 102   Ret += "-n32";
 103
 104   // The stack is 64 bit aligned on AAPCS and 32 bit aligned everywhere else.
 105   if (ST.isAAPCS_ABI())
 106     Ret += "-S64";
 107   else
 108     Ret += "-S32";
 109
 110   return Ret;
 111 }
 112
 113 ARMTargetMachine::ARMTargetMachine(const Target &T, StringRef TT,
 114                                    StringRef CPU, StringRef FS,
 115                                    const TargetOptions &Options,
 116                                    Reloc::Model RM, CodeModel::Model CM,
 117                                    CodeGenOpt::Level OL)
 118   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 119     InstrInfo(Subtarget),
 120     DL(computeDataLayout(Subtarget)),
 121     TLInfo(*this),
 122     TSInfo(*this),
 123     FrameLowering(Subtarget) {
 124   initAsmInfo();
 125   if (!Subtarget.hasARMOps())
 126     report_fatal_error("CPU: '" + Subtarget.getCPUString() + "' does not "
 127                        "support ARM mode execution!");
 128 }
 129
 130 void ThumbTargetMachine::anchor() { }
 131
 132 ThumbTargetMachine::ThumbTargetMachine(const Target &T, StringRef TT,
 133                                        StringRef CPU, StringRef FS,
 134                                        const TargetOptions &Options,
 135                                        Reloc::Model RM, CodeModel::Model CM,
 136                                        CodeGenOpt::Level OL)
 137   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 138     InstrInfo(Subtarget.hasThumb2()
 139               ? ((ARMBaseInstrInfo*)new Thumb2InstrInfo(Subtarget))
 140               : ((ARMBaseInstrInfo*)new Thumb1InstrInfo(Subtarget))),
 141     DL(computeDataLayout(Subtarget)),
 142     TLInfo(*this),
 143     TSInfo(*this),
 144     FrameLowering(Subtarget.hasThumb2()
 145               ? new ARMFrameLowering(Subtarget)
 146               : (ARMFrameLowering*)new Thumb1FrameLowering(Subtarget)) {
 147   initAsmInfo();
 148 }
 149
 150 namespace {
 151 /// ARM Code Generator Pass Configuration Options.
 152 class ARMPassConfig : public TargetPassConfig {
 153 public:
 154   ARMPassConfig(ARMBaseTargetMachine *TM, PassManagerBase &PM)
 155     : TargetPassConfig(TM, PM) {}
 156
 157   ARMBaseTargetMachine &getARMTargetMachine() const {
 158     return getTM<ARMBaseTargetMachine>();
 159   }
 160
 161   const ARMSubtarget &getARMSubtarget() const {
 162     return *getARMTargetMachine().getSubtargetImpl();
 163   }
 164
 165   virtual bool addPreISel();
 166   virtual bool addInstSelector();
 167   virtual bool addPreRegAlloc();
 168   virtual bool addPreSched2();
 169   virtual bool addPreEmitPass();
 170 };
 171 } // namespace
 172
 173 TargetPassConfig *ARMBaseTargetMachine::createPassConfig(PassManagerBase &PM) {
 174   return new ARMPassConfig(this, PM);
 175 }
 176
 177 bool ARMPassConfig::addPreISel() {
 178   if (TM->getOptLevel() != CodeGenOpt::None && EnableGlobalMerge)
 179     addPass(createGlobalMergePass(TM));
 180
 181   return false;
 182 }
 183
 184 bool ARMPassConfig::addInstSelector() {
 185   addPass(createARMISelDag(getARMTargetMachine(), getOptLevel()));
 186
 187   const ARMSubtarget *Subtarget = &getARMSubtarget();
 188   if (Subtarget->isTargetELF() && !Subtarget->isThumb1Only() &&
 189       TM->Options.EnableFastISel)
 190     addPass(createARMGlobalBaseRegPass());
 191   return false;
 192 }
 193
 194 bool ARMPassConfig::addPreRegAlloc() {
 195   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 196   if (getOptLevel() != CodeGenOpt::None && !getARMSubtarget().isThumb1Only())
 197     addPass(createARMLoadStoreOptimizationPass(true));
 198   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA9())
 199     addPass(createMLxExpansionPass());
 200   // Since the A15SDOptimizer pass can insert VDUP instructions, it can only be
 201   // enabled when NEON is available.
 202   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA15() &&
 203     getARMSubtarget().hasNEON() && !DisableA15SDOptimization) {
 204     addPass(createA15SDOptimizerPass());
 205   }
 206   return true;
 207 }
 208
 209 bool ARMPassConfig::addPreSched2() {
 210   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 211   if (getOptLevel() != CodeGenOpt::None) {
 212     if (!getARMSubtarget().isThumb1Only()) {
 213       addPass(createARMLoadStoreOptimizationPass());
 214       printAndVerify("After ARM load / store optimizer");
 215     }
 216     if (getARMSubtarget().hasNEON())
 217       addPass(createExecutionDependencyFixPass(&ARM::DPRRegClass));
 218   }
 219
 220   // Expand some pseudo instructions into multiple instructions to allow
 221   // proper scheduling.
 222   addPass(createARMExpandPseudoPass());
 223
 224   if (getOptLevel() != CodeGenOpt::None) {
 225     if (!getARMSubtarget().isThumb1Only()) {
 226       // in v8, IfConversion depends on Thumb instruction widths
 227       if (getARMSubtarget().restrictIT() &&
 228           !getARMSubtarget().prefers32BitThumb())
 229         addPass(createThumb2SizeReductionPass());
 230       addPass(&IfConverterID);
 231     }
 232   }
 233   if (getARMSubtarget().isThumb2())
 234     addPass(createThumb2ITBlockPass());
 235
 236   return true;
 237 }
 238
 239 bool ARMPassConfig::addPreEmitPass() {
 240   if (getARMSubtarget().isThumb2()) {
 241     if (!getARMSubtarget().prefers32BitThumb())
 242       addPass(createThumb2SizeReductionPass());
 243
 244     // Constant island pass work on unbundled instructions.
 245     addPass(&UnpackMachineBundlesID);
 246   }
 247
 248   addPass(createARMConstantIslandPass());
 249
 250   return true;
 251 }
 252
 253 bool ARMBaseTargetMachine::addCodeEmitter(PassManagerBase &PM,
 254                                           JITCodeEmitter &JCE) {
 255   // Machine code emitter pass for ARM.
 256   PM.add(createARMJITCodeEmitterPass(*this, JCE));
 257   return false;
 258 }