Add Cortex-A57 support
[oota-llvm.git] / lib / Target / ARM / ARMSubtarget.h
1 //===-- ARMSubtarget.h - Define Subtarget for the ARM ----------*- C++ -*--===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file declares the ARM specific subclass of TargetSubtargetInfo.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #ifndef ARMSUBTARGET_H
15 #define ARMSUBTARGET_H
16
17 #include "MCTargetDesc/ARMMCTargetDesc.h"
18 #include "llvm/ADT/Triple.h"
19 #include "llvm/MC/MCInstrItineraries.h"
20 #include "llvm/Target/TargetSubtargetInfo.h"
21 #include <string>
22
23 #define GET_SUBTARGETINFO_HEADER
24 #include "ARMGenSubtargetInfo.inc"
25
26 namespace llvm {
27 class GlobalValue;
28 class StringRef;
29 class TargetOptions;
30
31 class ARMSubtarget : public ARMGenSubtargetInfo {
32 protected:
33   enum ARMProcFamilyEnum {
34     Others, CortexA5, CortexA8, CortexA9, CortexA15, CortexR5, Swift, CortexA53, CortexA57
35   };
36   enum ARMProcClassEnum {
37     None, AClass, RClass, MClass
38   };
39
40   /// ARMProcFamily - ARM processor family: Cortex-A8, Cortex-A9, and others.
41   ARMProcFamilyEnum ARMProcFamily;
42
43   /// ARMProcClass - ARM processor class: None, AClass, RClass or MClass.
44   ARMProcClassEnum ARMProcClass;
45
46   /// HasV4TOps, HasV5TOps, HasV5TEOps,
47   /// HasV6Ops, HasV6MOps, HasV6T2Ops, HasV7Ops, HasV8Ops -
48   /// Specify whether target support specific ARM ISA variants.
49   bool HasV4TOps;
50   bool HasV5TOps;
51   bool HasV5TEOps;
52   bool HasV6Ops;
53   bool HasV6MOps;
54   bool HasV6T2Ops;
55   bool HasV7Ops;
56   bool HasV8Ops;
57
58   /// HasVFPv2, HasVFPv3, HasVFPv4, HasFPARMv8, HasNEON - Specify what
59   /// floating point ISAs are supported.
60   bool HasVFPv2;
61   bool HasVFPv3;
62   bool HasVFPv4;
63   bool HasFPARMv8;
64   bool HasNEON;
65
66   /// UseNEONForSinglePrecisionFP - if the NEONFP attribute has been
67   /// specified. Use the method useNEONForSinglePrecisionFP() to
68   /// determine if NEON should actually be used.
69   bool UseNEONForSinglePrecisionFP;
70
71   /// UseMulOps - True if non-microcoded fused integer multiply-add and
72   /// multiply-subtract instructions should be used.
73   bool UseMulOps;
74
75   /// SlowFPVMLx - If the VFP2 / NEON instructions are available, indicates
76   /// whether the FP VML[AS] instructions are slow (if so, don't use them).
77   bool SlowFPVMLx;
78
79   /// HasVMLxForwarding - If true, NEON has special multiplier accumulator
80   /// forwarding to allow mul + mla being issued back to back.
81   bool HasVMLxForwarding;
82
83   /// SlowFPBrcc - True if floating point compare + branch is slow.
84   bool SlowFPBrcc;
85
86   /// InThumbMode - True if compiling for Thumb, false for ARM.
87   bool InThumbMode;
88
89   /// HasThumb2 - True if Thumb2 instructions are supported.
90   bool HasThumb2;
91
92   /// NoARM - True if subtarget does not support ARM mode execution.
93   bool NoARM;
94
95   /// PostRAScheduler - True if using post-register-allocation scheduler.
96   bool PostRAScheduler;
97
98   /// IsR9Reserved - True if R9 is a not available as general purpose register.
99   bool IsR9Reserved;
100
101   /// UseMovt - True if MOVT / MOVW pairs are used for materialization of 32-bit
102   /// imms (including global addresses).
103   bool UseMovt;
104
105   /// SupportsTailCall - True if the OS supports tail call. The dynamic linker
106   /// must be able to synthesize call stubs for interworking between ARM and
107   /// Thumb.
108   bool SupportsTailCall;
109
110   /// HasFP16 - True if subtarget supports half-precision FP (We support VFP+HF
111   /// only so far)
112   bool HasFP16;
113
114   /// HasD16 - True if subtarget is limited to 16 double precision
115   /// FP registers for VFPv3.
116   bool HasD16;
117
118   /// HasHardwareDivide - True if subtarget supports [su]div
119   bool HasHardwareDivide;
120
121   /// HasHardwareDivideInARM - True if subtarget supports [su]div in ARM mode
122   bool HasHardwareDivideInARM;
123
124   /// HasT2ExtractPack - True if subtarget supports thumb2 extract/pack
125   /// instructions.
126   bool HasT2ExtractPack;
127
128   /// HasDataBarrier - True if the subtarget supports DMB / DSB data barrier
129   /// instructions.
130   bool HasDataBarrier;
131
132   /// Pref32BitThumb - If true, codegen would prefer 32-bit Thumb instructions
133   /// over 16-bit ones.
134   bool Pref32BitThumb;
135
136   /// AvoidCPSRPartialUpdate - If true, codegen would avoid using instructions
137   /// that partially update CPSR and add false dependency on the previous
138   /// CPSR setting instruction.
139   bool AvoidCPSRPartialUpdate;
140
141   /// AvoidMOVsShifterOperand - If true, codegen should avoid using flag setting
142   /// movs with shifter operand (i.e. asr, lsl, lsr).
143   bool AvoidMOVsShifterOperand;
144
145   /// HasRAS - Some processors perform return stack prediction. CodeGen should
146   /// avoid issue "normal" call instructions to callees which do not return.
147   bool HasRAS;
148
149   /// HasMPExtension - True if the subtarget supports Multiprocessing
150   /// extension (ARMv7 only).
151   bool HasMPExtension;
152
153   /// FPOnlySP - If true, the floating point unit only supports single
154   /// precision.
155   bool FPOnlySP;
156
157   /// If true, the processor supports the Performance Monitor Extensions. These
158   /// include a generic cycle-counter as well as more fine-grained (often
159   /// implementation-specific) events.
160   bool HasPerfMon;
161
162   /// HasTrustZone - if true, processor supports TrustZone security extensions
163   bool HasTrustZone;
164
165   /// HasCrypto - if true, processor supports Cryptography extensions
166   bool HasCrypto;
167
168   /// AllowsUnalignedMem - If true, the subtarget allows unaligned memory
169   /// accesses for some types.  For details, see
170   /// ARMTargetLowering::allowsUnalignedMemoryAccesses().
171   bool AllowsUnalignedMem;
172
173   /// Thumb2DSP - If true, the subtarget supports the v7 DSP (saturating arith
174   /// and such) instructions in Thumb2 code.
175   bool Thumb2DSP;
176
177   /// NaCl TRAP instruction is generated instead of the regular TRAP.
178   bool UseNaClTrap;
179
180   /// Target machine allowed unsafe FP math (such as use of NEON fp)
181   bool UnsafeFPMath;
182
183   /// stackAlignment - The minimum alignment known to hold of the stack frame on
184   /// entry to the function and which must be maintained by every function.
185   unsigned stackAlignment;
186
187   /// CPUString - String name of used CPU.
188   std::string CPUString;
189
190   /// TargetTriple - What processor and OS we're targeting.
191   Triple TargetTriple;
192
193   /// SchedModel - Processor specific instruction costs.
194   const MCSchedModel *SchedModel;
195
196   /// Selected instruction itineraries (one entry per itinerary class.)
197   InstrItineraryData InstrItins;
198
199   /// Options passed via command line that could influence the target
200   const TargetOptions &Options;
201
202  public:
203   enum {
204     ARM_ABI_APCS,
205     ARM_ABI_AAPCS // ARM EABI
206   } TargetABI;
207
208   /// This constructor initializes the data members to match that
209   /// of the specified triple.
210   ///
211   ARMSubtarget(const std::string &TT, const std::string &CPU,
212                const std::string &FS, const TargetOptions &Options);
213
214   /// getMaxInlineSizeThreshold - Returns the maximum memset / memcpy size
215   /// that still makes it profitable to inline the call.
216   unsigned getMaxInlineSizeThreshold() const {
217     // FIXME: For now, we don't lower memcpy's to loads / stores for Thumb1.
218     // Change this once Thumb1 ldmia / stmia support is added.
219     return isThumb1Only() ? 0 : 64;
220   }
221   /// ParseSubtargetFeatures - Parses features string setting specified
222   /// subtarget options.  Definition of function is auto generated by tblgen.
223   void ParseSubtargetFeatures(StringRef CPU, StringRef FS);
224
225   /// \brief Reset the features for the ARM target.
226   virtual void resetSubtargetFeatures(const MachineFunction *MF);
227 private:
228   void initializeEnvironment();
229   void resetSubtargetFeatures(StringRef CPU, StringRef FS);
230 public:
231   void computeIssueWidth();
232
233   bool hasV4TOps()  const { return HasV4TOps;  }
234   bool hasV5TOps()  const { return HasV5TOps;  }
235   bool hasV5TEOps() const { return HasV5TEOps; }
236   bool hasV6Ops()   const { return HasV6Ops;   }
237   bool hasV6MOps()  const { return HasV6MOps;  }
238   bool hasV6T2Ops() const { return HasV6T2Ops; }
239   bool hasV7Ops()   const { return HasV7Ops;  }
240   bool hasV8Ops()   const { return HasV8Ops;  }
241
242   bool isCortexA5() const { return ARMProcFamily == CortexA5; }
243   bool isCortexA8() const { return ARMProcFamily == CortexA8; }
244   bool isCortexA9() const { return ARMProcFamily == CortexA9; }
245   bool isCortexA15() const { return ARMProcFamily == CortexA15; }
246   bool isSwift()    const { return ARMProcFamily == Swift; }
247   bool isCortexM3() const { return CPUString == "cortex-m3"; }
248   bool isLikeA9() const { return isCortexA9() || isCortexA15(); }
249   bool isCortexR5() const { return ARMProcFamily == CortexR5; }
250
251   bool hasARMOps() const { return !NoARM; }
252
253   bool hasVFP2() const { return HasVFPv2; }
254   bool hasVFP3() const { return HasVFPv3; }
255   bool hasVFP4() const { return HasVFPv4; }
256   bool hasFPARMv8() const { return HasFPARMv8; }
257   bool hasNEON() const { return HasNEON;  }
258   bool hasCrypto() const { return HasCrypto; }
259   bool useNEONForSinglePrecisionFP() const {
260     return hasNEON() && UseNEONForSinglePrecisionFP; }
261
262   bool hasDivide() const { return HasHardwareDivide; }
263   bool hasDivideInARMMode() const { return HasHardwareDivideInARM; }
264   bool hasT2ExtractPack() const { return HasT2ExtractPack; }
265   bool hasDataBarrier() const { return HasDataBarrier; }
266   bool useMulOps() const { return UseMulOps; }
267   bool useFPVMLx() const { return !SlowFPVMLx; }
268   bool hasVMLxForwarding() const { return HasVMLxForwarding; }
269   bool isFPBrccSlow() const { return SlowFPBrcc; }
270   bool isFPOnlySP() const { return FPOnlySP; }
271   bool hasPerfMon() const { return HasPerfMon; }
272   bool hasTrustZone() const { return HasTrustZone; }
273   bool prefers32BitThumb() const { return Pref32BitThumb; }
274   bool avoidCPSRPartialUpdate() const { return AvoidCPSRPartialUpdate; }
275   bool avoidMOVsShifterOperand() const { return AvoidMOVsShifterOperand; }
276   bool hasRAS() const { return HasRAS; }
277   bool hasMPExtension() const { return HasMPExtension; }
278   bool hasThumb2DSP() const { return Thumb2DSP; }
279   bool useNaClTrap() const { return UseNaClTrap; }
280
281   bool hasFP16() const { return HasFP16; }
282   bool hasD16() const { return HasD16; }
283
284   const Triple &getTargetTriple() const { return TargetTriple; }
285
286   bool isTargetIOS() const { return TargetTriple.isiOS(); }
287   bool isTargetDarwin() const { return TargetTriple.isOSDarwin(); }
288   bool isTargetNaCl() const { return TargetTriple.isOSNaCl(); }
289   bool isTargetLinux() const { return TargetTriple.isOSLinux(); }
290   bool isTargetELF() const { return !isTargetDarwin(); }
291   // ARM EABI is the bare-metal EABI described in ARM ABI documents and
292   // can be accessed via -target arm-none-eabi. This is NOT GNUEABI.
293   // FIXME: Add a flag for bare-metal for that target and set Triple::EABI
294   // even for GNUEABI, so we can make a distinction here and still conform to
295   // the EABI on GNU (and Android) mode. This requires change in Clang, too.
296   bool isTargetAEABI() const {
297     return TargetTriple.getEnvironment() == Triple::EABI;
298   }
299
300   bool isAPCS_ABI() const { return TargetABI == ARM_ABI_APCS; }
301   bool isAAPCS_ABI() const { return TargetABI == ARM_ABI_AAPCS; }
302
303   bool isThumb() const { return InThumbMode; }
304   bool isThumb1Only() const { return InThumbMode && !HasThumb2; }
305   bool isThumb2() const { return InThumbMode && HasThumb2; }
306   bool hasThumb2() const { return HasThumb2; }
307   bool isMClass() const { return ARMProcClass == MClass; }
308   bool isRClass() const { return ARMProcClass == RClass; }
309   bool isAClass() const { return ARMProcClass == AClass; }
310
311   bool isR9Reserved() const { return IsR9Reserved; }
312
313   bool useMovt() const { return UseMovt && hasV6T2Ops(); }
314   bool supportsTailCall() const { return SupportsTailCall; }
315
316   bool allowsUnalignedMem() const { return AllowsUnalignedMem; }
317
318   const std::string & getCPUString() const { return CPUString; }
319
320   unsigned getMispredictionPenalty() const;
321
322   /// enablePostRAScheduler - True at 'More' optimization.
323   bool enablePostRAScheduler(CodeGenOpt::Level OptLevel,
324                              TargetSubtargetInfo::AntiDepBreakMode& Mode,
325                              RegClassVector& CriticalPathRCs) const;
326
327   /// getInstrItins - Return the instruction itineraies based on subtarget
328   /// selection.
329   const InstrItineraryData &getInstrItineraryData() const { return InstrItins; }
330
331   /// getStackAlignment - Returns the minimum alignment known to hold of the
332   /// stack frame on entry to the function and which must be maintained by every
333   /// function for this subtarget.
334   unsigned getStackAlignment() const { return stackAlignment; }
335
336   /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect
337   /// symbol.
338   bool GVIsIndirectSymbol(const GlobalValue *GV, Reloc::Model RelocM) const;
339 };
340 } // End llvm namespace
341
342 #endif  // ARMSUBTARGET_H