lib/Target/ARM/ARMSubtarget.cpp

   1 //===-- ARMSubtarget.cpp - ARM Subtarget Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMSubtarget.h"
  15 #include "ARMFrameLowering.h"
  16 #include "ARMISelLowering.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMSelectionDAGInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "Thumb1FrameLowering.h"
  23 #include "Thumb1InstrInfo.h"
  24 #include "Thumb2InstrInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Attributes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Target/TargetInstrInfo.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "arm-subtarget"
  37
  38 #define GET_SUBTARGETINFO_TARGET_DESC
  39 #define GET_SUBTARGETINFO_CTOR
  40 #include "ARMGenSubtargetInfo.inc"
  41
  42 static cl::opt<bool>
  43 ReserveR9("arm-reserve-r9", cl::Hidden,
  44           cl::desc("Reserve R9, making it unavailable as GPR"));
  45
  46 static cl::opt<bool>
  47 UseFusedMulOps("arm-use-mulops",
  48                cl::init(true), cl::Hidden);
  49
  50 namespace {
  51 enum AlignMode {
  52   DefaultAlign,
  53   StrictAlign,
  54   NoStrictAlign
  55 };
  56 }
  57
  58 static cl::opt<AlignMode>
  59 Align(cl::desc("Load/store alignment support"),
  60       cl::Hidden, cl::init(DefaultAlign),
  61       cl::values(
  62           clEnumValN(DefaultAlign,  "arm-default-align",
  63                      "Generate unaligned accesses only on hardware/OS "
  64                      "combinations that are known to support them"),
  65           clEnumValN(StrictAlign,   "arm-strict-align",
  66                      "Disallow all unaligned memory accesses"),
  67           clEnumValN(NoStrictAlign, "arm-no-strict-align",
  68                      "Allow unaligned memory accesses"),
  69           clEnumValEnd));
  70
  71 enum ITMode {
  72   DefaultIT,
  73   RestrictedIT,
  74   NoRestrictedIT
  75 };
  76
  77 static cl::opt<ITMode>
  78 IT(cl::desc("IT block support"), cl::Hidden, cl::init(DefaultIT),
  79    cl::ZeroOrMore,
  80    cl::values(clEnumValN(DefaultIT, "arm-default-it",
  81                          "Generate IT block based on arch"),
  82               clEnumValN(RestrictedIT, "arm-restrict-it",
  83                          "Disallow deprecated IT based on ARMv8"),
  84               clEnumValN(NoRestrictedIT, "arm-no-restrict-it",
  85                          "Allow IT blocks based on ARMv7"),
  86               clEnumValEnd));
  87
  88 /// initializeSubtargetDependencies - Initializes using a CPU and feature string
  89 /// so that we can use initializer lists for subtarget initialization.
  90 ARMSubtarget &ARMSubtarget::initializeSubtargetDependencies(StringRef CPU,
  91                                                             StringRef FS) {
  92   initializeEnvironment();
  93   initSubtargetFeatures(CPU, FS);
  94   return *this;
  95 }
  96
  97 ARMFrameLowering *ARMSubtarget::initializeFrameLowering(StringRef CPU,
  98                                                         StringRef FS) {
  99   ARMSubtarget &STI = initializeSubtargetDependencies(CPU, FS);
 100   if (STI.isThumb1Only())
 101     return (ARMFrameLowering *)new Thumb1FrameLowering(STI);
 102
 103   return new ARMFrameLowering(STI);
 104 }
 105
 106 ARMSubtarget::ARMSubtarget(const Triple &TT, const std::string &CPU,
 107                            const std::string &FS,
 108                            const ARMBaseTargetMachine &TM, bool IsLittle)
 109     : ARMGenSubtargetInfo(TT, CPU, FS), ARMProcFamily(Others),
 110       ARMProcClass(None), stackAlignment(4), CPUString(CPU), IsLittle(IsLittle),
 111       TargetTriple(TT), Options(TM.Options), TM(TM),
 112       FrameLowering(initializeFrameLowering(CPU, FS)),
 113       // At this point initializeSubtargetDependencies has been called so
 114       // we can query directly.
 115       InstrInfo(isThumb1Only()
 116                     ? (ARMBaseInstrInfo *)new Thumb1InstrInfo(*this)
 117                     : !isThumb()
 118                           ? (ARMBaseInstrInfo *)new ARMInstrInfo(*this)
 119                           : (ARMBaseInstrInfo *)new Thumb2InstrInfo(*this)),
 120       TLInfo(TM, *this) {}
 121
 122 void ARMSubtarget::initializeEnvironment() {
 123   HasV4TOps = false;
 124   HasV5TOps = false;
 125   HasV5TEOps = false;
 126   HasV6Ops = false;
 127   HasV6MOps = false;
 128   HasV6KOps = false;
 129   HasV6T2Ops = false;
 130   HasV7Ops = false;
 131   HasV8Ops = false;
 132   HasV8_1aOps = false;
 133   HasVFPv2 = false;
 134   HasVFPv3 = false;
 135   HasVFPv4 = false;
 136   HasFPARMv8 = false;
 137   HasNEON = false;
 138   UseNEONForSinglePrecisionFP = false;
 139   UseMulOps = UseFusedMulOps;
 140   SlowFPVMLx = false;
 141   HasVMLxForwarding = false;
 142   SlowFPBrcc = false;
 143   InThumbMode = false;
 144   UseSoftFloat = false;
 145   HasThumb2 = false;
 146   NoARM = false;
 147   IsR9Reserved = ReserveR9;
 148   NoMovt = false;
 149   SupportsTailCall = false;
 150   HasFP16 = false;
 151   HasD16 = false;
 152   HasHardwareDivide = false;
 153   HasHardwareDivideInARM = false;
 154   HasT2ExtractPack = false;
 155   HasDataBarrier = false;
 156   Pref32BitThumb = false;
 157   AvoidCPSRPartialUpdate = false;
 158   AvoidMOVsShifterOperand = false;
 159   HasRAS = false;
 160   HasMPExtension = false;
 161   HasVirtualization = false;
 162   FPOnlySP = false;
 163   HasPerfMon = false;
 164   HasTrustZone = false;
 165   HasCrypto = false;
 166   HasCRC = false;
 167   HasZeroCycleZeroing = false;
 168   AllowsUnalignedMem = false;
 169   Thumb2DSP = false;
 170   UseNaClTrap = false;
 171   GenLongCalls = false;
 172   UnsafeFPMath = false;
 173 }
 174
 175 void ARMSubtarget::initSubtargetFeatures(StringRef CPU, StringRef FS) {
 176   if (CPUString.empty()) {
 177     if (isTargetDarwin() && TargetTriple.getArchName().endswith("v7s"))
 178       // Default to the Swift CPU when targeting armv7s/thumbv7s.
 179       CPUString = "swift";
 180     else
 181       CPUString = "generic";
 182   }
 183
 184   // Insert the architecture feature derived from the target triple into the
 185   // feature string. This is important for setting features that are implied
 186   // based on the architecture version.
 187   std::string ArchFS = ARM_MC::ParseARMTriple(TargetTriple, CPUString);
 188   if (!FS.empty()) {
 189     if (!ArchFS.empty())
 190       ArchFS = (Twine(ArchFS) + "," + FS).str();
 191     else
 192       ArchFS = FS;
 193   }
 194   ParseSubtargetFeatures(CPUString, ArchFS);
 195
 196   // FIXME: This used enable V6T2 support implicitly for Thumb2 mode.
 197   // Assert this for now to make the change obvious.
 198   assert(hasV6T2Ops() || !hasThumb2());
 199
 200   // Keep a pointer to static instruction cost data for the specified CPU.
 201   SchedModel = getSchedModelForCPU(CPUString);
 202
 203   // Initialize scheduling itinerary for the specified CPU.
 204   InstrItins = getInstrItineraryForCPU(CPUString);
 205
 206   // FIXME: this is invalid for WindowsCE
 207   if (isTargetWindows())
 208     NoARM = true;
 209
 210   if (isAAPCS_ABI())
 211     stackAlignment = 8;
 212   if (isTargetNaCl())
 213     stackAlignment = 16;
 214
 215   if (isTargetMachO()) {
 216     IsR9Reserved = ReserveR9 || !HasV6Ops;
 217     SupportsTailCall = !isTargetIOS() || !getTargetTriple().isOSVersionLT(5, 0);
 218   } else {
 219     IsR9Reserved = ReserveR9;
 220     SupportsTailCall = !isThumb1Only();
 221   }
 222
 223   if (Align == DefaultAlign) {
 224     // Assume pre-ARMv6 doesn't support unaligned accesses.
 225     //
 226     // ARMv6 may or may not support unaligned accesses depending on the
 227     // SCTLR.U bit, which is architecture-specific. We assume ARMv6
 228     // Darwin and NetBSD targets support unaligned accesses, and others don't.
 229     //
 230     // ARMv7 always has SCTLR.U set to 1, but it has a new SCTLR.A bit
 231     // which raises an alignment fault on unaligned accesses. Linux
 232     // defaults this bit to 0 and handles it as a system-wide (not
 233     // per-process) setting. It is therefore safe to assume that ARMv7+
 234     // Linux targets support unaligned accesses. The same goes for NaCl.
 235     //
 236     // The above behavior is consistent with GCC.
 237     AllowsUnalignedMem =
 238       (hasV7Ops() && (isTargetLinux() || isTargetNaCl() ||
 239                       isTargetNetBSD())) ||
 240       (hasV6Ops() && (isTargetMachO() || isTargetNetBSD()));
 241   } else {
 242     AllowsUnalignedMem = !(Align == StrictAlign);
 243   }
 244
 245   // No v6M core supports unaligned memory access (v6M ARM ARM A3.2)
 246   if (isV6M())
 247     AllowsUnalignedMem = false;
 248
 249   switch (IT) {
 250   case DefaultIT:
 251     RestrictIT = hasV8Ops();
 252     break;
 253   case RestrictedIT:
 254     RestrictIT = true;
 255     break;
 256   case NoRestrictedIT:
 257     RestrictIT = false;
 258     break;
 259   }
 260
 261   // NEON f32 ops are non-IEEE 754 compliant. Darwin is ok with it by default.
 262   const FeatureBitset &Bits = getFeatureBits();
 263   if ((Bits[ARM::ProcA5] || Bits[ARM::ProcA8]) && // Where this matters
 264       (Options.UnsafeFPMath || isTargetDarwin()))
 265     UseNEONForSinglePrecisionFP = true;
 266 }
 267
 268 bool ARMSubtarget::isAPCS_ABI() const {
 269   assert(TM.TargetABI != ARMBaseTargetMachine::ARM_ABI_UNKNOWN);
 270   return TM.TargetABI == ARMBaseTargetMachine::ARM_ABI_APCS;
 271 }
 272 bool ARMSubtarget::isAAPCS_ABI() const {
 273   assert(TM.TargetABI != ARMBaseTargetMachine::ARM_ABI_UNKNOWN);
 274   return TM.TargetABI == ARMBaseTargetMachine::ARM_ABI_AAPCS;
 275 }
 276
 277 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol.
 278 bool
 279 ARMSubtarget::GVIsIndirectSymbol(const GlobalValue *GV,
 280                                  Reloc::Model RelocM) const {
 281   if (RelocM == Reloc::Static)
 282     return false;
 283
 284   bool isDef = GV->isStrongDefinitionForLinker();
 285
 286   if (!isTargetMachO()) {
 287     // Extra load is needed for all externally visible.
 288     if (GV->hasLocalLinkage() || GV->hasHiddenVisibility())
 289       return false;
 290     return true;
 291   } else {
 292     // If this is a strong reference to a definition, it is definitely not
 293     // through a stub.
 294     if (isDef)
 295       return false;
 296
 297     // Unless we have a symbol with hidden visibility, we have to go through a
 298     // normal $non_lazy_ptr stub because this symbol might be resolved late.
 299     if (!GV->hasHiddenVisibility())  // Non-hidden $non_lazy_ptr reference.
 300       return true;
 301
 302     if (RelocM == Reloc::PIC_) {
 303       // If symbol visibility is hidden, we have a stub for common symbol
 304       // references and external declarations.
 305       if (GV->isDeclarationForLinker() || GV->hasCommonLinkage())
 306         // Hidden $non_lazy_ptr reference.
 307         return true;
 308     }
 309   }
 310
 311   return false;
 312 }
 313
 314 unsigned ARMSubtarget::getMispredictionPenalty() const {
 315   return SchedModel.MispredictPenalty;
 316 }
 317
 318 bool ARMSubtarget::hasSinCos() const {
 319   return getTargetTriple().isiOS() && !getTargetTriple().isOSVersionLT(7, 0);
 320 }
 321
 322 bool ARMSubtarget::enableMachineScheduler() const {
 323   // Enable the MachineScheduler before register allocation for out-of-order
 324   // architectures where we do not use the PostRA scheduler anymore (for now
 325   // restricted to swift).
 326   return getSchedModel().isOutOfOrder() && isSwift();
 327 }
 328
 329 // This overrides the PostRAScheduler bit in the SchedModel for any CPU.
 330 bool ARMSubtarget::enablePostRAScheduler() const {
 331   // No need for PostRA scheduling on out of order CPUs (for now restricted to
 332   // swift).
 333   if (getSchedModel().isOutOfOrder() && isSwift())
 334     return false;
 335   return (!isThumb() || hasThumb2());
 336 }
 337
 338 bool ARMSubtarget::enableAtomicExpand() const {
 339   return hasAnyDataBarrier() && !isThumb1Only();
 340 }
 341
 342 bool ARMSubtarget::useMovt(const MachineFunction &MF) const {
 343   // NOTE Windows on ARM needs to use mov.w/mov.t pairs to materialise 32-bit
 344   // immediates as it is inherently position independent, and may be out of
 345   // range otherwise.
 346   return !NoMovt && hasV6T2Ops() &&
 347          (isTargetWindows() ||
 348           !MF.getFunction()->hasFnAttribute(Attribute::MinSize));
 349 }
 350
 351 bool ARMSubtarget::useFastISel() const {
 352   // Thumb2 support on iOS; ARM support on iOS, Linux and NaCl.
 353   return TM.Options.EnableFastISel &&
 354          ((isTargetMachO() && !isThumb1Only()) ||
 355           (isTargetLinux() && !isThumb()) || (isTargetNaCl() && !isThumb()));
 356 }