lib/Target/ARM/ARMScheduleV6.td

   1 //===- ARMScheduleV6.td - ARM v6 Scheduling Definitions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the itinerary class data for the ARM v6 processors.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Model based on ARM1176
  15 //
  16 // Functional Units
  17 def V6_Pipe : FuncUnit; // pipeline
  18
  19 // Scheduling information derived from "ARM1176JZF-S Technical Reference Manual"
  20 //
  21 def ARMV6Itineraries : ProcessorItineraries<
  22   [V6_Pipe], [], [
  23   //
  24   // No operand cycles
  25   InstrItinData<IIC_iALUx    , [InstrStage<1, [V6_Pipe]>]>,
  26   //
  27   // Binary Instructions that produce a result
  28   InstrItinData<IIC_iALUi    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  29   InstrItinData<IIC_iALUr    , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
  30   InstrItinData<IIC_iALUsi   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  31   InstrItinData<IIC_iALUsr   , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  32   //
  33   // Bitwise Instructions that produce a result
  34   InstrItinData<IIC_iBITi    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  35   InstrItinData<IIC_iBITr    , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
  36   InstrItinData<IIC_iBITsi   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  37   InstrItinData<IIC_iBITsr   , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  38   //
  39   // Unary Instructions that produce a result
  40   InstrItinData<IIC_iUNAr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  41   InstrItinData<IIC_iUNAsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  42   //
  43   // Zero and sign extension instructions
  44   InstrItinData<IIC_iEXTr    , [InstrStage<1, [V6_Pipe]>], [1, 1]>,
  45   InstrItinData<IIC_iEXTAr   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  46   InstrItinData<IIC_iEXTAsr  , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  47   //
  48   // Compare instructions
  49   InstrItinData<IIC_iCMPi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  50   InstrItinData<IIC_iCMPr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  51   InstrItinData<IIC_iCMPsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  52   InstrItinData<IIC_iCMPsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  53   //
  54   // Move instructions, unconditional
  55   InstrItinData<IIC_iMOVi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  56   InstrItinData<IIC_iMOVr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  57   InstrItinData<IIC_iMOVsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  58   InstrItinData<IIC_iMOVsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  59   InstrItinData<IIC_iMOVix2  , [InstrStage<1, [V6_Pipe]>,
  60                                 InstrStage<1, [V6_Pipe]>], [2]>,
  61   //
  62   // Move instructions, conditional
  63   InstrItinData<IIC_iCMOVi   , [InstrStage<1, [V6_Pipe]>], [3]>,
  64   InstrItinData<IIC_iCMOVr   , [InstrStage<1, [V6_Pipe]>], [3, 2]>,
  65   InstrItinData<IIC_iCMOVsi  , [InstrStage<1, [V6_Pipe]>], [3, 1]>,
  66   InstrItinData<IIC_iCMOVsr  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
  67
  68   // Integer multiply pipeline
  69   //
  70   InstrItinData<IIC_iMUL16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  71   InstrItinData<IIC_iMAC16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1, 2]>,
  72   InstrItinData<IIC_iMUL32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1]>,
  73   InstrItinData<IIC_iMAC32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1, 2]>,
  74   InstrItinData<IIC_iMUL64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1]>,
  75   InstrItinData<IIC_iMAC64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1, 2]>,
  76
  77   // Integer load pipeline
  78   //
  79   // Immediate offset
  80   InstrItinData<IIC_iLoadi   , [InstrStage<1, [V6_Pipe]>], [4, 1]>,
  81   //
  82   // Register offset
  83   InstrItinData<IIC_iLoadr   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  84   //
  85   // Scaled register offset, issues over 2 cycles
  86   InstrItinData<IIC_iLoadsi  , [InstrStage<2, [V6_Pipe]>], [5, 2, 1]>,
  87   //
  88   // Immediate offset with update
  89   InstrItinData<IIC_iLoadiu  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
  90   //
  91   // Register offset with update
  92   InstrItinData<IIC_iLoadru  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1, 1]>,
  93   //
  94   // Scaled register offset with update, issues over 2 cycles
  95   InstrItinData<IIC_iLoadsiu , [InstrStage<2, [V6_Pipe]>], [5, 2, 2, 1]>,
  96
  97   //
  98   // Load multiple
  99   InstrItinData<IIC_iLoadm   , [InstrStage<3, [V6_Pipe]>]>,
 100
 101   //
 102   // Load multiple plus branch
 103   InstrItinData<IIC_iLoadmBr , [InstrStage<3, [V6_Pipe]>,
 104                                 InstrStage<1, [V6_Pipe]>]>,
 105
 106   //
 107   // iLoadi + iALUr for t2LDRpci_pic.
 108   InstrItinData<IIC_iLoadiALU, [InstrStage<1, [V6_Pipe]>,
 109                                 InstrStage<1, [V6_Pipe]>], [3, 1]>,
 110
 111   // Integer store pipeline
 112   //
 113   // Immediate offset
 114   InstrItinData<IIC_iStorei  , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
 115   //
 116   // Register offset
 117   InstrItinData<IIC_iStorer  , [InstrStage<1, [V6_Pipe]>], [2, 1, 1]>,
 118
 119   //
 120   // Scaled register offset, issues over 2 cycles
 121   InstrItinData<IIC_iStoresi , [InstrStage<2, [V6_Pipe]>], [2, 2, 1]>,
 122   //
 123   // Immediate offset with update
 124   InstrItinData<IIC_iStoreiu , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
 125   //
 126   // Register offset with update
 127   InstrItinData<IIC_iStoreru , [InstrStage<1, [V6_Pipe]>], [2, 2, 1, 1]>,
 128   //
 129   // Scaled register offset with update, issues over 2 cycles
 130   InstrItinData<IIC_iStoresiu, [InstrStage<2, [V6_Pipe]>], [2, 2, 2, 1]>,
 131   //
 132   // Store multiple
 133   InstrItinData<IIC_iStorem   , [InstrStage<3, [V6_Pipe]>]>,
 134
 135   // Branch
 136   //
 137   // no delay slots, so the latency of a branch is unimportant
 138   InstrItinData<IIC_Br      , [InstrStage<1, [V6_Pipe]>]>,
 139
 140   // VFP
 141   // Issue through integer pipeline, and execute in NEON unit. We assume
 142   // RunFast mode so that NFP pipeline is used for single-precision when
 143   // possible.
 144   //
 145   // FP Special Register to Integer Register File Move
 146   InstrItinData<IIC_fpSTAT , [InstrStage<1, [V6_Pipe]>], [3]>,
 147   //
 148   // Single-precision FP Unary
 149   InstrItinData<IIC_fpUNA32 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 150   //
 151   // Double-precision FP Unary
 152   InstrItinData<IIC_fpUNA64 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 153   //
 154   // Single-precision FP Compare
 155   InstrItinData<IIC_fpCMP32 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 156   //
 157   // Double-precision FP Compare
 158   InstrItinData<IIC_fpCMP64 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 159   //
 160   // Single to Double FP Convert
 161   InstrItinData<IIC_fpCVTSD , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 162   //
 163   // Double to Single FP Convert
 164   InstrItinData<IIC_fpCVTDS , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 165   //
 166   // Single-Precision FP to Integer Convert
 167   InstrItinData<IIC_fpCVTSI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 168   //
 169   // Double-Precision FP to Integer Convert
 170   InstrItinData<IIC_fpCVTDI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 171   //
 172   // Integer to Single-Precision FP Convert
 173   InstrItinData<IIC_fpCVTIS , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 174   //
 175   // Integer to Double-Precision FP Convert
 176   InstrItinData<IIC_fpCVTID , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 177   //
 178   // Single-precision FP ALU
 179   InstrItinData<IIC_fpALU32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 180   //
 181   // Double-precision FP ALU
 182   InstrItinData<IIC_fpALU64 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 183   //
 184   // Single-precision FP Multiply
 185   InstrItinData<IIC_fpMUL32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 186   //
 187   // Double-precision FP Multiply
 188   InstrItinData<IIC_fpMUL64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2]>,
 189   //
 190   // Single-precision FP MAC
 191   InstrItinData<IIC_fpMAC32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2, 2]>,
 192   //
 193   // Double-precision FP MAC
 194   InstrItinData<IIC_fpMAC64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2, 2]>,
 195   //
 196   // Single-precision FP DIV
 197   InstrItinData<IIC_fpDIV32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 198   //
 199   // Double-precision FP DIV
 200   InstrItinData<IIC_fpDIV64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 201   //
 202   // Single-precision FP SQRT
 203   InstrItinData<IIC_fpSQRT32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 204   //
 205   // Double-precision FP SQRT
 206   InstrItinData<IIC_fpSQRT64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 207   //
 208   // Single-precision FP Load
 209   InstrItinData<IIC_fpLoad32 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 210   //
 211   // Double-precision FP Load
 212   InstrItinData<IIC_fpLoad64 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 213   //
 214   // FP Load Multiple
 215   InstrItinData<IIC_fpLoadm , [InstrStage<3, [V6_Pipe]>]>,
 216   //
 217   // Single-precision FP Store
 218   InstrItinData<IIC_fpStore32 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 219   //
 220   // Double-precision FP Store
 221   // use FU_Issue to enforce the 1 load/store per cycle limit
 222   InstrItinData<IIC_fpStore64 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 223   //
 224   // FP Store Multiple
 225   InstrItinData<IIC_fpStorem , [InstrStage<3, [V6_Pipe]>]>
 226 ]>;