lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs -------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0 : SubRegIndex { let NumberHack = 1; }
  30 def ssub_1 : SubRegIndex { let NumberHack = 2; }
  31 def ssub_2 : SubRegIndex { let NumberHack = 3; }
  32 def ssub_3 : SubRegIndex { let NumberHack = 4; }
  33
  34 def dsub_0 : SubRegIndex { let NumberHack = 5; }
  35 def dsub_1 : SubRegIndex { let NumberHack = 6; }
  36 def dsub_2 : SubRegIndex { let NumberHack = 7; }
  37 def dsub_3 : SubRegIndex { let NumberHack = 8; }
  38 def dsub_4 : SubRegIndex { let NumberHack = 9; }
  39 def dsub_5 : SubRegIndex { let NumberHack = 10; }
  40 def dsub_6 : SubRegIndex { let NumberHack = 11; }
  41 def dsub_7 : SubRegIndex { let NumberHack = 12; }
  42
  43 def qsub_0 : SubRegIndex { let NumberHack = 13; }
  44 def qsub_1 : SubRegIndex { let NumberHack = 14; }
  45 def qsub_2 : SubRegIndex { let NumberHack = 15; }
  46 def qsub_3 : SubRegIndex { let NumberHack = 16; }
  47
  48 def qqsub_0 : SubRegIndex { let NumberHack = 17; }
  49 def qqsub_1 : SubRegIndex { let NumberHack = 18; }
  50 }
  51
  52 // Integer registers
  53 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  54 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  55 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  56 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  57 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  58 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  59 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  60 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  61 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  62 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  63 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  64 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  65 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  66 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  67 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  68 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  69
  70 // Float registers
  71 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  72 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  73 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  74 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  75 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  76 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  77 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  78 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  79 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  80 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  81 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  82 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  83 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  84 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  85 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  86 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  87
  88 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  89 def D0  : ARMReg< 0,  "d0", [S0,   S1]>;
  90 def D1  : ARMReg< 1,  "d1", [S2,   S3]>;
  91 def D2  : ARMReg< 2,  "d2", [S4,   S5]>;
  92 def D3  : ARMReg< 3,  "d3", [S6,   S7]>;
  93 def D4  : ARMReg< 4,  "d4", [S8,   S9]>;
  94 def D5  : ARMReg< 5,  "d5", [S10, S11]>;
  95 def D6  : ARMReg< 6,  "d6", [S12, S13]>;
  96 def D7  : ARMReg< 7,  "d7", [S14, S15]>;
  97 def D8  : ARMReg< 8,  "d8", [S16, S17]>;
  98 def D9  : ARMReg< 9,  "d9", [S18, S19]>;
  99 def D10 : ARMReg<10, "d10", [S20, S21]>;
 100 def D11 : ARMReg<11, "d11", [S22, S23]>;
 101 def D12 : ARMReg<12, "d12", [S24, S25]>;
 102 def D13 : ARMReg<13, "d13", [S26, S27]>;
 103 def D14 : ARMReg<14, "d14", [S28, S29]>;
 104 def D15 : ARMReg<15, "d15", [S30, S31]>;
 105
 106 // VFP3 defines 16 additional double registers
 107 def D16 : ARMFReg<16, "d16">; def D17 : ARMFReg<17, "d17">;
 108 def D18 : ARMFReg<18, "d18">; def D19 : ARMFReg<19, "d19">;
 109 def D20 : ARMFReg<20, "d20">; def D21 : ARMFReg<21, "d21">;
 110 def D22 : ARMFReg<22, "d22">; def D23 : ARMFReg<23, "d23">;
 111 def D24 : ARMFReg<24, "d24">; def D25 : ARMFReg<25, "d25">;
 112 def D26 : ARMFReg<26, "d26">; def D27 : ARMFReg<27, "d27">;
 113 def D28 : ARMFReg<28, "d28">; def D29 : ARMFReg<29, "d29">;
 114 def D30 : ARMFReg<30, "d30">; def D31 : ARMFReg<31, "d31">;
 115
 116 // Advanced SIMD (NEON) defines 16 quad-word aliases
 117 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 118 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 119 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 120 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 121 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 122 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 123 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 124 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 125 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 126 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 127 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 128 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 129 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 130 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 131 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 132 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 133
 134 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 135 // never be present in the emitted code.
 136 // These are used for NEON load / store instructions, e.g. vld4, vst3.
 137 // NOTE: It's possible to define more QQ registers since technical the
 138 // starting D register number doesn't have to be multiple of 4. e.g.
 139 // D1, D2, D3, D4 would be a legal quad. But that would make the sub-register
 140 // stuffs very messy.
 141 def QQ0 : ARMReg<0, "qq0", [Q0,  Q1]>;
 142 def QQ1 : ARMReg<1, "qq1", [Q2,  Q3]>;
 143 def QQ2 : ARMReg<2, "qq2", [Q4,  Q5]>;
 144 def QQ3 : ARMReg<3, "qq3", [Q6,  Q7]>;
 145 def QQ4 : ARMReg<4, "qq4", [Q8,  Q9]>;
 146 def QQ5 : ARMReg<5, "qq5", [Q10, Q11]>;
 147 def QQ6 : ARMReg<6, "qq6", [Q12, Q13]>;
 148 def QQ7 : ARMReg<7, "qq7", [Q14, Q15]>;
 149
 150 // Pseudo 512-bit registers to represent four consecutive Q registers.
 151 def QQQQ0 : ARMReg<0, "qqqq0", [QQ0, QQ1]>;
 152 def QQQQ1 : ARMReg<1, "qqqq1", [QQ2, QQ3]>;
 153 def QQQQ2 : ARMReg<2, "qqqq2", [QQ4, QQ5]>;
 154 def QQQQ3 : ARMReg<3, "qqqq3", [QQ6, QQ7]>;
 155
 156 // Current Program Status Register.
 157 def CPSR  : ARMReg<0, "cpsr">;
 158
 159 def FPSCR : ARMReg<1, "fpscr">;
 160
 161 // Register classes.
 162 //
 163 // pc  == Program Counter
 164 // lr  == Link Register
 165 // sp  == Stack Pointer
 166 // r12 == ip (scratch)
 167 // r7  == Frame Pointer (thumb-style backtraces)
 168 // r9  == May be reserved as Thread Register
 169 // r11 == Frame Pointer (arm-style backtraces)
 170 // r10 == Stack Limit
 171 //
 172 def GPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 173                                            R7, R8, R9, R10, R11, R12,
 174                                            SP, LR, PC]> {
 175   let MethodProtos = [{
 176     iterator allocation_order_begin(const MachineFunction &MF) const;
 177     iterator allocation_order_end(const MachineFunction &MF) const;
 178   }];
 179   let MethodBodies = [{
 180     // FP is R11, R9 is available.
 181     static const unsigned ARM_GPR_AO_1[] = {
 182       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 183       ARM::R12,ARM::LR,
 184       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 185       ARM::R8, ARM::R9, ARM::R10,
 186       ARM::R11 };
 187     // FP is R11, R9 is not available.
 188     static const unsigned ARM_GPR_AO_2[] = {
 189       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 190       ARM::R12,ARM::LR,
 191       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 192       ARM::R8, ARM::R10,
 193       ARM::R11 };
 194     // FP is R7, R9 is available as non-callee-saved register.
 195     // This is used by Darwin.
 196     static const unsigned ARM_GPR_AO_3[] = {
 197       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 198       ARM::R9, ARM::R12,ARM::LR,
 199       ARM::R4, ARM::R5, ARM::R6,
 200       ARM::R8, ARM::R10,ARM::R11,ARM::R7 };
 201     // FP is R7, R9 is not available.
 202     static const unsigned ARM_GPR_AO_4[] = {
 203       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 204       ARM::R12,ARM::LR,
 205       ARM::R4, ARM::R5, ARM::R6,
 206       ARM::R8, ARM::R10,ARM::R11,
 207       ARM::R7 };
 208     // FP is R7, R9 is available as callee-saved register.
 209     // This is used by non-Darwin platform in Thumb mode.
 210     static const unsigned ARM_GPR_AO_5[] = {
 211       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 212       ARM::R12,ARM::LR,
 213       ARM::R4, ARM::R5, ARM::R6,
 214       ARM::R8, ARM::R9, ARM::R10,ARM::R11,ARM::R7 };
 215
 216     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 217     // don't know how to spill them. If we make our prologue/epilogue code
 218     // smarter at some point, we can go back to using the above allocation
 219     // orders for the Thumb1 instructions that know how to use hi regs.
 220     static const unsigned THUMB_GPR_AO[] = {
 221       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 222       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 223
 224     GPRClass::iterator
 225     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 226       const TargetMachine &TM = MF.getTarget();
 227       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 228       if (Subtarget.isThumb1Only())
 229         return THUMB_GPR_AO;
 230       if (Subtarget.isTargetDarwin()) {
 231         if (Subtarget.isR9Reserved())
 232           return ARM_GPR_AO_4;
 233         else
 234           return ARM_GPR_AO_3;
 235       } else {
 236         if (Subtarget.isR9Reserved())
 237           return ARM_GPR_AO_2;
 238         else if (Subtarget.isThumb())
 239           return ARM_GPR_AO_5;
 240         else
 241           return ARM_GPR_AO_1;
 242       }
 243     }
 244
 245     GPRClass::iterator
 246     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 247       const TargetMachine &TM = MF.getTarget();
 248       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 249       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 250       GPRClass::iterator I;
 251
 252       if (Subtarget.isThumb1Only()) {
 253         I = THUMB_GPR_AO + (sizeof(THUMB_GPR_AO)/sizeof(unsigned));
 254         // Mac OS X requires FP not to be clobbered for backtracing purpose.
 255         return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 256       }
 257
 258       if (Subtarget.isTargetDarwin()) {
 259         if (Subtarget.isR9Reserved())
 260           I = ARM_GPR_AO_4 + (sizeof(ARM_GPR_AO_4)/sizeof(unsigned));
 261         else
 262           I = ARM_GPR_AO_3 + (sizeof(ARM_GPR_AO_3)/sizeof(unsigned));
 263       } else {
 264         if (Subtarget.isR9Reserved())
 265           I = ARM_GPR_AO_2 + (sizeof(ARM_GPR_AO_2)/sizeof(unsigned));
 266         else if (Subtarget.isThumb())
 267           I = ARM_GPR_AO_5 + (sizeof(ARM_GPR_AO_5)/sizeof(unsigned));
 268         else
 269           I = ARM_GPR_AO_1 + (sizeof(ARM_GPR_AO_1)/sizeof(unsigned));
 270       }
 271
 272       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 273       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 274     }
 275   }];
 276 }
 277
 278 // Thumb registers are R0-R7 normally. Some instructions can still use
 279 // the general GPR register class above (MOV, e.g.)
 280 def tGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6, R7]> {
 281   let MethodProtos = [{
 282     iterator allocation_order_begin(const MachineFunction &MF) const;
 283     iterator allocation_order_end(const MachineFunction &MF) const;
 284   }];
 285   let MethodBodies = [{
 286     static const unsigned THUMB_tGPR_AO[] = {
 287       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 288       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 289
 290     // FP is R7, only low registers available.
 291     tGPRClass::iterator
 292     tGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 293       return THUMB_tGPR_AO;
 294     }
 295
 296     tGPRClass::iterator
 297     tGPRClass::allocation_order_end(const MachineFunction &MF) const {
 298       const TargetMachine &TM = MF.getTarget();
 299       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 300       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 301       tGPRClass::iterator I =
 302         THUMB_tGPR_AO + (sizeof(THUMB_tGPR_AO)/sizeof(unsigned));
 303       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 304       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 305     }
 306   }];
 307 }
 308
 309 // Scalar single precision floating point register class..
 310 def SPR : RegisterClass<"ARM", [f32], 32, [S0, S1, S2, S3, S4, S5, S6, S7, S8,
 311   S9, S10, S11, S12, S13, S14, S15, S16, S17, S18, S19, S20, S21, S22,
 312   S23, S24, S25, S26, S27, S28, S29, S30, S31]>;
 313
 314 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 315 // operations
 316 def SPR_8 : RegisterClass<"ARM", [f32], 32,
 317                           [S0, S1,  S2,  S3,  S4,  S5,  S6,  S7,
 318                            S8, S9, S10, S11, S12, S13, S14, S15]>;
 319
 320 // Scalar double precision floating point / generic 64-bit vector register
 321 // class.
 322 // ARM requires only word alignment for double. It's more performant if it
 323 // is double-word alignment though.
 324 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 325                         [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 326                          D8,  D9,  D10, D11, D12, D13, D14, D15,
 327                          D16, D17, D18, D19, D20, D21, D22, D23,
 328                          D24, D25, D26, D27, D28, D29, D30, D31]> {
 329   let MethodProtos = [{
 330     iterator allocation_order_begin(const MachineFunction &MF) const;
 331     iterator allocation_order_end(const MachineFunction &MF) const;
 332   }];
 333   let MethodBodies = [{
 334     // VFP2
 335     static const unsigned ARM_DPR_VFP2[] = {
 336       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 337       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 338       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 339       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 340     // VFP3
 341     static const unsigned ARM_DPR_VFP3[] = {
 342       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 343       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 344       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 345       ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 346       ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 347       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 348       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 349       ARM::D28, ARM::D29, ARM::D30, ARM::D31 };
 350     DPRClass::iterator
 351     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 352       const TargetMachine &TM = MF.getTarget();
 353       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 354       if (Subtarget.hasVFP3())
 355         return ARM_DPR_VFP3;
 356       return ARM_DPR_VFP2;
 357     }
 358
 359     DPRClass::iterator
 360     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 361       const TargetMachine &TM = MF.getTarget();
 362       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 363       if (Subtarget.hasVFP3())
 364         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 365       else
 366         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 367     }
 368   }];
 369 }
 370
 371 // Subset of DPR that are accessible with VFP2 (and so that also have
 372 // 32-bit SPR subregs).
 373 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 374                              [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 375                               D8,  D9,  D10, D11, D12, D13, D14, D15]> {
 376   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 377 }
 378
 379 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 380 // operations
 381 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 382                           [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7]> {
 383   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 384 }
 385
 386 // Generic 128-bit vector register class.
 387 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 388                         [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 389                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15]> {
 390   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 391 }
 392
 393 // Subset of QPR that have 32-bit SPR subregs.
 394 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 395                              128,
 396                              [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7]> {
 397   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 398                        (DPR_VFP2 dsub_0, dsub_1)];
 399 }
 400
 401 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 402 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 403                            128,
 404                            [Q0,  Q1,  Q2,  Q3]> {
 405   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 406                        (DPR_8 dsub_0, dsub_1)];
 407 }
 408
 409 // Pseudo 256-bit vector register class to model pairs of Q registers
 410 // (4 consecutive D registers).
 411 def QQPR : RegisterClass<"ARM", [v4i64],
 412                          256,
 413                          [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7]> {
 414   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 415                        (QPR qsub_0, qsub_1)];
 416 }
 417
 418 // Subset of QQPR that have 32-bit SPR subregs.
 419 def QQPR_VFP2 : RegisterClass<"ARM", [v4i64],
 420                               256,
 421                               [QQ0, QQ1, QQ2, QQ3]> {
 422   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 423                        (DPR_VFP2 dsub_0, dsub_1, dsub_2, dsub_3),
 424                        (QPR_VFP2 qsub_0, qsub_1)];
 425
 426 }
 427
 428 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 429 // (8 consecutive D registers).
 430 def QQQQPR : RegisterClass<"ARM", [v8i64],
 431                          256,
 432                          [QQQQ0, QQQQ1, QQQQ2, QQQQ3]> {
 433   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 434                             dsub_4, dsub_5, dsub_6, dsub_7),
 435                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 436 }
 437
 438 // Condition code registers.
 439 def CCR : RegisterClass<"ARM", [i32], 32, [CPSR]>;
 440
 441 //===----------------------------------------------------------------------===//
 442 // Subregister Set Definitions... now that we have all of the pieces, define the
 443 // sub registers for each register.
 444 //
 445
 446 // S sub-registers of D registers.
 447 def : SubRegSet<ssub_0, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 448                          D8,  D9,  D10, D11, D12, D13, D14, D15],
 449                         [S0,  S2,  S4,  S6,  S8,  S10, S12, S14,
 450                          S16, S18, S20, S22, S24, S26, S28, S30]>;
 451 def : SubRegSet<ssub_1, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 452                          D8,  D9,  D10, D11, D12, D13, D14, D15],
 453                         [S1,  S3,  S5,  S7,  S9,  S11, S13, S15,
 454                          S17, S19, S21, S23, S25, S27, S29, S31]>;
 455
 456 // S sub-registers of Q registers.
 457 def : SubRegSet<ssub_0, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 458                         [S0,  S4,  S8,  S12, S16, S20, S24, S28]>;
 459 def : SubRegSet<ssub_1, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 460                         [S1,  S5,  S9,  S13, S17, S21, S25, S29]>;
 461 def : SubRegSet<ssub_2, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 462                         [S2,  S6,  S10, S14, S18, S22, S26, S30]>;
 463 def : SubRegSet<ssub_3, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 464                         [S3,  S7,  S11, S15, S19, S23, S27, S31]>;
 465
 466 // D sub-registers of Q registers.
 467 def : SubRegSet<dsub_0, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 468                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 469                         [D0,  D2,  D4,  D6,  D8,  D10, D12, D14,
 470                          D16, D18, D20, D22, D24, D26, D28, D30]>;
 471 def : SubRegSet<dsub_1, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 472                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 473                         [D1,  D3,  D5,  D7,  D9,  D11, D13, D15,
 474                          D17, D19, D21, D23, D25, D27, D29, D31]>;
 475
 476 // S sub-registers of QQ registers. Note there are no sub-indices
 477 // for referencing S4 - S7, S12 - S15, and S20 - S23. It doesn't
 478 // look like we need them.
 479 def : SubRegSet<ssub_0, [QQ0, QQ1, QQ2, QQ3],
 480                         [S0,  S8,  S16, S24]>;
 481 def : SubRegSet<ssub_1, [QQ0, QQ1, QQ2, QQ3],
 482                         [S1,  S9,  S17, S25]>;
 483 def : SubRegSet<ssub_2, [QQ0, QQ1, QQ2, QQ3],
 484                         [S2,  S10, S18, S26]>;
 485 def : SubRegSet<ssub_3, [QQ0, QQ1, QQ2, QQ3],
 486                         [S3,  S11, S19, S27]>;
 487
 488 // D sub-registers of QQ registers.
 489 def : SubRegSet<dsub_0, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 490                         [D0,  D4,  D8,  D12, D16, D20, D24, D28]>;
 491 def : SubRegSet<dsub_1, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 492                         [D1,  D5,  D9,  D13, D17, D21, D25, D29]>;
 493 def : SubRegSet<dsub_2, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 494                         [D2,  D6,  D10, D14, D18, D22, D26, D30]>;
 495 def : SubRegSet<dsub_3, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 496                         [D3,  D7,  D11, D15, D19, D23, D27, D31]>;
 497
 498 // Q sub-registers of QQ registers.
 499 def : SubRegSet<qsub_0, [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 500                         [Q0,  Q2,  Q4,  Q6,  Q8,  Q10, Q12, Q14]>;
 501 def : SubRegSet<qsub_1,[QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7],
 502                        [Q1,  Q3,  Q5,  Q7,  Q9,  Q11, Q13, Q15]>;
 503
 504
 505 // D sub-registers of QQQQ registers.
 506 def : SubRegSet<dsub_0, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 507                         [D0,    D8,    D16,   D24]>;
 508 def : SubRegSet<dsub_1, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 509                         [D1,    D9,    D17,   D25]>;
 510 def : SubRegSet<dsub_2, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 511                         [D2,    D10,   D18,   D26]>;
 512 def : SubRegSet<dsub_3, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 513                         [D3,    D11,   D19,   D27]>;
 514
 515 def : SubRegSet<dsub_4, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 516                         [D4,    D12,   D20,   D28]>;
 517 def : SubRegSet<dsub_5, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 518                         [D5,    D13,   D21,   D29]>;
 519 def : SubRegSet<dsub_6, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 520                         [D6,    D14,   D22,   D30]>;
 521 def : SubRegSet<dsub_7, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 522                         [D7,    D15,   D23,   D31]>;
 523
 524 // Q sub-registers of QQQQ registers.
 525 def : SubRegSet<qsub_0, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 526                         [Q0,    Q4,    Q8,    Q12]>;
 527 def : SubRegSet<qsub_1, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 528                         [Q1,    Q5,    Q9,    Q13]>;
 529 def : SubRegSet<qsub_2, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 530                         [Q2,    Q6,    Q10,   Q14]>;
 531 def : SubRegSet<qsub_3, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 532                         [Q3,    Q7,    Q11,   Q15]>;
 533
 534 // QQ sub-registers of QQQQ registers.
 535 def : SubRegSet<qqsub_0, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 536                          [QQ0,   QQ2,   QQ4,   QQ6]>;
 537 def : SubRegSet<qqsub_1, [QQQQ0, QQQQ1, QQQQ2, QQQQ3],
 538                          [QQ1,   QQ3,   QQ5,   QQ7]>;
 539