lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs -------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<5> num, string n> : Register<n> {
  22   field bits<5> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Integer registers
  27 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  28 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  29 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  30 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  31 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  32 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  33 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  34 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  35 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  36 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  37 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  38 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  39 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  40 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  41 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  42 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  43
  44 // Float registers
  45 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  46 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  47 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  48 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  49 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  50 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  51 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  52 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  53 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  54 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  55 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  56 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  57 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  58 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  59 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  60 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  61
  62 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  63 def D0  : ARMReg< 0,  "d0", [S0,   S1]>;
  64 def D1  : ARMReg< 1,  "d1", [S2,   S3]>;
  65 def D2  : ARMReg< 2,  "d2", [S4,   S5]>;
  66 def D3  : ARMReg< 3,  "d3", [S6,   S7]>;
  67 def D4  : ARMReg< 4,  "d4", [S8,   S9]>;
  68 def D5  : ARMReg< 5,  "d5", [S10, S11]>;
  69 def D6  : ARMReg< 6,  "d6", [S12, S13]>;
  70 def D7  : ARMReg< 7,  "d7", [S14, S15]>;
  71 def D8  : ARMReg< 8,  "d8", [S16, S17]>;
  72 def D9  : ARMReg< 9,  "d9", [S18, S19]>;
  73 def D10 : ARMReg<10, "d10", [S20, S21]>;
  74 def D11 : ARMReg<11, "d11", [S22, S23]>;
  75 def D12 : ARMReg<12, "d12", [S24, S25]>;
  76 def D13 : ARMReg<13, "d13", [S26, S27]>;
  77 def D14 : ARMReg<14, "d14", [S28, S29]>;
  78 def D15 : ARMReg<15, "d15", [S30, S31]>;
  79
  80 // VFP3 defines 16 additional double registers
  81 def D16 : ARMFReg<16, "d16">; def D17 : ARMFReg<17, "d17">;
  82 def D18 : ARMFReg<18, "d18">; def D19 : ARMFReg<19, "d19">;
  83 def D20 : ARMFReg<20, "d20">; def D21 : ARMFReg<21, "d21">;
  84 def D22 : ARMFReg<22, "d22">; def D23 : ARMFReg<23, "d23">;
  85 def D24 : ARMFReg<24, "d24">; def D25 : ARMFReg<25, "d25">;
  86 def D26 : ARMFReg<26, "d26">; def D27 : ARMFReg<27, "d27">;
  87 def D28 : ARMFReg<28, "d28">; def D29 : ARMFReg<29, "d29">;
  88 def D30 : ARMFReg<30, "d30">; def D31 : ARMFReg<31, "d31">;
  89
  90 // Advanced SIMD (NEON) defines 16 quad-word aliases
  91 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
  92 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
  93 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
  94 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
  95 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
  96 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
  97 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
  98 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
  99 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 100 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 101 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 102 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 103 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 104 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 105 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 106 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 107
 108 // Aliases for superclasses of NEON quad registers.
 109 def Q2_0: ARMReg<0, "q2_0", [Q0,   Q1]>;
 110 def Q2_1: ARMReg<1, "q2_1", [Q2,   Q3]>;
 111 def Q2_2: ARMReg<2, "q2_2", [Q4,   Q5]>;
 112 def Q2_3: ARMReg<3, "q2_3", [Q6,   Q7]>;
 113 def Q2_4: ARMReg<4, "q2_4", [Q8,   Q9]>;
 114 def Q2_5: ARMReg<5, "q2_5", [Q10, Q11]>;
 115 def Q2_6: ARMReg<6, "q2_6", [Q12, Q13]>;
 116 def Q2_7: ARMReg<7, "q2_7", [Q14, Q15]>;
 117
 118 def Q4_0: ARMReg<0, "q4_0", [Q2_0, Q2_1]>;
 119 def Q4_1: ARMReg<1, "q4_1", [Q2_2, Q2_3]>;
 120 def Q4_2: ARMReg<2, "q4_2", [Q2_4, Q2_5]>;
 121 def Q4_3: ARMReg<3, "q4_3", [Q2_6, Q2_7]>;
 122
 123 // Current Program Status Register.
 124 def CPSR : ARMReg<0, "cpsr">;
 125
 126 // Register classes.
 127 //
 128 // pc  == Program Counter
 129 // lr  == Link Register
 130 // sp  == Stack Pointer
 131 // r12 == ip (scratch)
 132 // r7  == Frame Pointer (thumb-style backtraces)
 133 // r9  == May be reserved as Thread Register
 134 // r11 == Frame Pointer (arm-style backtraces)
 135 // r10 == Stack Limit
 136 //
 137 def GPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 138                                            R7, R8, R9, R10, R12, R11,
 139                                            LR, SP, PC]> {
 140   let MethodProtos = [{
 141     iterator allocation_order_begin(const MachineFunction &MF) const;
 142     iterator allocation_order_end(const MachineFunction &MF) const;
 143   }];
 144   // FIXME: We are reserving r12 in case the PEI needs to use it to
 145   // generate large stack offset. Make it available once we have register
 146   // scavenging. Similarly r3 is reserved in Thumb mode for now.
 147   let MethodBodies = [{
 148     // FP is R11, R9 is available.
 149     static const unsigned ARM_GPR_AO_1[] = {
 150       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 151       ARM::R12,ARM::LR,
 152       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 153       ARM::R8, ARM::R9, ARM::R10,
 154       ARM::R11 };
 155     // FP is R11, R9 is not available.
 156     static const unsigned ARM_GPR_AO_2[] = {
 157       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 158       ARM::R12,ARM::LR,
 159       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 160       ARM::R8, ARM::R10,
 161       ARM::R11 };
 162     // FP is R7, R9 is available as non-callee-saved register.
 163     // This is used by Darwin.
 164     static const unsigned ARM_GPR_AO_3[] = {
 165       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 166       ARM::R9, ARM::R12,ARM::LR,
 167       ARM::R4, ARM::R5, ARM::R6,
 168       ARM::R8, ARM::R10,ARM::R11,ARM::R7 };
 169     // FP is R7, R9 is not available.
 170     static const unsigned ARM_GPR_AO_4[] = {
 171       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 172       ARM::R12,ARM::LR,
 173       ARM::R4, ARM::R5, ARM::R6,
 174       ARM::R8, ARM::R10,ARM::R11,
 175       ARM::R7 };
 176
 177     GPRClass::iterator
 178     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 179       const TargetMachine &TM = MF.getTarget();
 180       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 181       if (Subtarget.isTargetDarwin()) {
 182         if (Subtarget.isR9Reserved())
 183           return ARM_GPR_AO_4;
 184         else
 185           return ARM_GPR_AO_3;
 186       } else {
 187         if (Subtarget.isR9Reserved())
 188           return ARM_GPR_AO_2;
 189         else
 190           return ARM_GPR_AO_1;
 191       }
 192     }
 193
 194     GPRClass::iterator
 195     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 196       const TargetMachine &TM = MF.getTarget();
 197       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 198       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 199       GPRClass::iterator I;
 200
 201       if (Subtarget.isTargetDarwin()) {
 202         if (Subtarget.isR9Reserved())
 203           I = ARM_GPR_AO_4 + (sizeof(ARM_GPR_AO_4)/sizeof(unsigned));
 204         else
 205           I = ARM_GPR_AO_3 + (sizeof(ARM_GPR_AO_3)/sizeof(unsigned));
 206       } else {
 207         if (Subtarget.isR9Reserved())
 208           I = ARM_GPR_AO_2 + (sizeof(ARM_GPR_AO_2)/sizeof(unsigned));
 209         else
 210           I = ARM_GPR_AO_1 + (sizeof(ARM_GPR_AO_1)/sizeof(unsigned));
 211       }
 212
 213       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 214       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 215     }
 216   }];
 217 }
 218
 219 // Thumb registers are R0-R7 normally. Some instructions can still use
 220 // the general GPR register class above (MOV, e.g.)
 221 def tGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6, R7]> {
 222   let MethodProtos = [{
 223     iterator allocation_order_begin(const MachineFunction &MF) const;
 224     iterator allocation_order_end(const MachineFunction &MF) const;
 225   }];
 226   // FIXME: We are reserving r3 in Thumb mode in case the PEI needs to use it
 227   // to generate large stack offset. Make it available once we have register
 228   // scavenging.
 229   let MethodBodies = [{
 230     static const unsigned THUMB_tGPR_AO[] = {
 231       ARM::R0, ARM::R1, ARM::R2,
 232       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 233
 234     // FP is R7, only low registers available.
 235     tGPRClass::iterator
 236     tGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 237       return THUMB_tGPR_AO;
 238     }
 239
 240     tGPRClass::iterator
 241     tGPRClass::allocation_order_end(const MachineFunction &MF) const {
 242       const TargetMachine &TM = MF.getTarget();
 243       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 244       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 245       tGPRClass::iterator I =
 246         THUMB_tGPR_AO + (sizeof(THUMB_tGPR_AO)/sizeof(unsigned));
 247       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 248       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 249     }
 250   }];
 251 }
 252
 253 // Scalar single precision floating point register class..
 254 def SPR : RegisterClass<"ARM", [f32], 32, [S0, S1, S2, S3, S4, S5, S6, S7, S8,
 255   S9, S10, S11, S12, S13, S14, S15, S16, S17, S18, S19, S20, S21, S22,
 256   S23, S24, S25, S26, S27, S28, S29, S30, S31]>;
 257
 258 // Scalar double precision floating point / generic 64-bit vector register
 259 // class.
 260 // ARM requires only word alignment for double. It's more performant if it
 261 // is double-word alignment though.
 262 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 263                         [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 264                          D8,  D9,  D10, D11, D12, D13, D14, D15]> {
 265   let SubRegClassList = [SPR, SPR];
 266   let MethodProtos = [{
 267     iterator allocation_order_begin(const MachineFunction &MF) const;
 268     iterator allocation_order_end(const MachineFunction &MF) const;
 269   }];
 270   let MethodBodies = [{
 271     // VFP2
 272     static const unsigned ARM_DPR_VFP2[] = {
 273       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 274       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 275       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 276       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 277     // VFP3
 278     static const unsigned ARM_DPR_VFP3[] = {
 279       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 280       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 281       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 282       ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 283       ARM::D16, ARM::D17, ARM::D18, ARM::D15,
 284       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 285       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 286       ARM::D28, ARM::D29, ARM::D30, ARM::D31 };
 287     DPRClass::iterator
 288     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 289       const TargetMachine &TM = MF.getTarget();
 290       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 291       if (Subtarget.hasVFP3())
 292         return ARM_DPR_VFP3;
 293       return ARM_DPR_VFP2;
 294     }
 295
 296     DPRClass::iterator
 297     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 298       const TargetMachine &TM = MF.getTarget();
 299       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 300       if (Subtarget.hasVFP3())
 301         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 302       else
 303         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 304     }
 305   }];
 306 }
 307
 308 // Generic 128-bit vector register class.
 309 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 310                         [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 311                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15]> {
 312   let SubRegClassList = [SPR, SPR, SPR, SPR, DPR, DPR];
 313 }
 314
 315 // Vector register class for NEON vector structures occupying either 3 or 4
 316 // DPR registers.
 317 def Q2PR: RegisterClass<"ARM", [v24i8, v12i16, v6i32, v3i64, v6f32,
 318                                 v32i8, v16i16, v8i32, v4i64, v8f32], 256,
 319                         [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7]> {
 320   let SubRegClassList = [SPR, SPR, SPR, SPR, SPR, SPR, SPR, SPR,
 321                          DPR, DPR, DPR, DPR, QPR, QPR];
 322 }
 323
 324 // Vector register class for NEON vector structures occupying either 6 or 8
 325 // DPR registers.
 326 def Q4PR: RegisterClass<"ARM", [v48i8, v24i16, v12i32, v6i64, v12f32,
 327                                 v64i8, v32i16, v16i32, v8i64, v16f32], 512,
 328                         [Q4_0, Q4_1, Q4_2, Q4_3]> {
 329   let SubRegClassList = [SPR, SPR, SPR, SPR, SPR, SPR, SPR, SPR,
 330                          SPR, SPR, SPR, SPR, SPR, SPR, SPR, SPR,
 331                          DPR, DPR, DPR, DPR, DPR, DPR, DPR, DPR,
 332                          QPR, QPR, QPR, QPR, Q2PR, Q2PR];
 333 }
 334
 335 // Condition code registers.
 336 def CCR : RegisterClass<"ARM", [i32], 32, [CPSR]>;
 337
 338 //===----------------------------------------------------------------------===//
 339 // Subregister Set Definitions... now that we have all of the pieces, define the
 340 // sub registers for each register.
 341 //
 342
 343 def arm_ssubreg_0 : PatLeaf<(i32 1)>;
 344 def arm_ssubreg_1 : PatLeaf<(i32 2)>;
 345 def arm_ssubreg_2 : PatLeaf<(i32 3)>;
 346 def arm_ssubreg_3 : PatLeaf<(i32 4)>;
 347 def arm_dsubreg_0 : PatLeaf<(i32 5)>;
 348 def arm_dsubreg_1 : PatLeaf<(i32 6)>;
 349
 350 // S sub-registers of D registers.
 351 def : SubRegSet<1, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 352                     D8,  D9,  D10, D11, D12, D13, D14, D15],
 353                    [S0,  S2,  S4,  S6,  S8,  S10, S12, S14,
 354                     S16, S18, S20, S22, S24, S26, S28, S30]>;
 355 def : SubRegSet<2, [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 356                     D8,  D9,  D10, D11, D12, D13, D14, D15],
 357                    [S1,  S3,  S5,  S7,  S9,  S11, S13, S15,
 358                     S17, S19, S21, S23, S25, S27, S29, S31]>;
 359
 360 // S sub-registers of Q registers.
 361 def : SubRegSet<1, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 362                    [S0,  S4,  S8,  S12, S16, S20, S24, S28]>;
 363 def : SubRegSet<2, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 364                    [S1,  S5,  S9,  S13, S17, S21, S25, S29]>;
 365 def : SubRegSet<3, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 366                    [S2,  S6,  S10, S14, S18, S22, S26, S30]>;
 367 def : SubRegSet<4, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7],
 368                    [S3,  S7,  S11, S15, S19, S23, S27, S31]>;
 369
 370 // D sub-registers of Q registers.
 371 def : SubRegSet<5, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 372                     Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 373                    [D0,  D2,  D4,  D6,  D8,  D10, D12, D14,
 374                     D16, D18, D20, D22, D24, D26, D28, D30]>;
 375 def : SubRegSet<6, [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 376                     Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15],
 377                    [D1,  D3,  D5,  D7,  D9,  D11, D13, D15,
 378                     D17, D19, D21, D23, D25, D27, D29, D31]>;
 379
 380 // S sub-registers of Q2 registers.
 381 def : SubRegSet<1,  [Q2_0, Q2_1, Q2_2, Q2_3], [S0,  S8, S16, S24]>;
 382 def : SubRegSet<2,  [Q2_0, Q2_1, Q2_2, Q2_3], [S1,  S9, S17, S25]>;
 383 def : SubRegSet<3,  [Q2_0, Q2_1, Q2_2, Q2_3], [S2, S10, S18, S26]>;
 384 def : SubRegSet<4,  [Q2_0, Q2_1, Q2_2, Q2_3], [S3, S11, S19, S27]>;
 385 def : SubRegSet<5,  [Q2_0, Q2_1, Q2_2, Q2_3], [S4, S12, S20, S28]>;
 386 def : SubRegSet<6,  [Q2_0, Q2_1, Q2_2, Q2_3], [S5, S13, S21, S29]>;
 387 def : SubRegSet<7,  [Q2_0, Q2_1, Q2_2, Q2_3], [S6, S14, S22, S30]>;
 388 def : SubRegSet<8,  [Q2_0, Q2_1, Q2_2, Q2_3], [S7, S15, S23, S31]>;
 389
 390 // D sub-registers of Q2 registers.
 391 def : SubRegSet<9,  [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 392                     [D0,   D4,   D8,   D12,  D16,  D20,  D24,  D28]>;
 393 def : SubRegSet<10, [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 394                     [D1,   D5,   D9,   D13,  D17,  D21,  D25,  D29]>;
 395 def : SubRegSet<11, [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 396                     [D2,   D6,   D10,  D14,  D18,  D22,  D26,  D30]>;
 397 def : SubRegSet<12, [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 398                     [D3,   D7,   D11,  D15,  D19,  D23,  D27,  D31]>;
 399
 400 // Q sub-registers of Q2 registers.
 401 def : SubRegSet<13, [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 402                     [Q0,   Q2,   Q4,   Q6,   Q8,   Q10,  Q12,  Q14]>;
 403 def : SubRegSet<14, [Q2_0, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7],
 404                     [Q1,   Q3,   Q5,   Q7,   Q9,   Q11,  Q13,  Q15]>;
 405
 406 // S sub-registers of Q4 registers.
 407 def : SubRegSet<1,  [Q4_0, Q4_1], [S0,  S16]>;
 408 def : SubRegSet<2,  [Q4_0, Q4_1], [S1,  S17]>;
 409 def : SubRegSet<3,  [Q4_0, Q4_1], [S2,  S18]>;
 410 def : SubRegSet<4,  [Q4_0, Q4_1], [S3,  S19]>;
 411 def : SubRegSet<5,  [Q4_0, Q4_1], [S4,  S20]>;
 412 def : SubRegSet<6,  [Q4_0, Q4_1], [S5,  S21]>;
 413 def : SubRegSet<7,  [Q4_0, Q4_1], [S6,  S22]>;
 414 def : SubRegSet<8,  [Q4_0, Q4_1], [S7,  S23]>;
 415 def : SubRegSet<9,  [Q4_0, Q4_1], [S8,  S24]>;
 416 def : SubRegSet<10, [Q4_0, Q4_1], [S9,  S25]>;
 417 def : SubRegSet<11, [Q4_0, Q4_1], [S10, S26]>;
 418 def : SubRegSet<12, [Q4_0, Q4_1], [S11, S27]>;
 419 def : SubRegSet<13, [Q4_0, Q4_1], [S12, S28]>;
 420 def : SubRegSet<14, [Q4_0, Q4_1], [S13, S29]>;
 421 def : SubRegSet<15, [Q4_0, Q4_1], [S14, S30]>;
 422 def : SubRegSet<16, [Q4_0, Q4_1], [S15, S31]>;
 423
 424 // D sub-registers of Q4 registers.
 425 def : SubRegSet<17, [Q4_0, Q4_1, Q4_2, Q4_3], [D0,  D8,  D16, D24]>;
 426 def : SubRegSet<18, [Q4_0, Q4_1, Q4_2, Q4_3], [D1,  D9,  D17, D25]>;
 427 def : SubRegSet<19, [Q4_0, Q4_1, Q4_2, Q4_3], [D2,  D10, D18, D26]>;
 428 def : SubRegSet<20, [Q4_0, Q4_1, Q4_2, Q4_3], [D3,  D11, D19, D27]>;
 429 def : SubRegSet<21, [Q4_0, Q4_1, Q4_2, Q4_3], [D4,  D12, D20, D28]>;
 430 def : SubRegSet<22, [Q4_0, Q4_1, Q4_2, Q4_3], [D5,  D13, D21, D29]>;
 431 def : SubRegSet<23, [Q4_0, Q4_1, Q4_2, Q4_3], [D6,  D14, D22, D30]>;
 432 def : SubRegSet<24, [Q4_0, Q4_1, Q4_2, Q4_3], [D7,  D15, D23, D31]>;
 433
 434 // Q sub-registers of Q4 registers.
 435 def : SubRegSet<25, [Q4_0, Q4_1, Q4_2, Q4_3], [Q0,  Q4,  Q8,  Q12]>;
 436 def : SubRegSet<26, [Q4_0, Q4_1, Q4_2, Q4_3], [Q1,  Q5,  Q9,  Q13]>;
 437 def : SubRegSet<27, [Q4_0, Q4_1, Q4_2, Q4_3], [Q2,  Q6,  Q10, Q14]>;
 438 def : SubRegSet<28, [Q4_0, Q4_1, Q4_2, Q4_3], [Q3,  Q7,  Q11, Q15]>;
 439
 440 // Q2 sub-registers of Q4 registers.
 441 def : SubRegSet<29, [Q4_0, Q4_1, Q4_2, Q4_3], [Q2_0, Q2_2, Q2_4, Q2_6]>;
 442 def : SubRegSet<30, [Q4_0, Q4_1, Q4_2, Q4_3], [Q2_1, Q2_3, Q2_5, Q2_7]>;