lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineLocation.h"
  25 #include "llvm/Target/TargetFrameInfo.h"
  26 #include "llvm/Target/TargetMachine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Type.h"
  29 #include "llvm/ADT/SmallVector.h"
  30 #include "llvm/ADT/STLExtras.h"
  31 #include <algorithm>
  32 #include <iostream>
  33 using namespace llvm;
  34
  35 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  36   using namespace ARM;
  37   switch (RegEnum) {
  38   case R0:  case S0:  case D0:  return 0;
  39   case R1:  case S1:  case D1:  return 1;
  40   case R2:  case S2:  case D2:  return 2;
  41   case R3:  case S3:  case D3:  return 3;
  42   case R4:  case S4:  case D4:  return 4;
  43   case R5:  case S5:  case D5:  return 5;
  44   case R6:  case S6:  case D6:  return 6;
  45   case R7:  case S7:  case D7:  return 7;
  46   case R8:  case S8:  case D8:  return 8;
  47   case R9:  case S9:  case D9:  return 9;
  48   case R10: case S10: case D10: return 10;
  49   case R11: case S11: case D11: return 11;
  50   case R12: case S12: case D12: return 12;
  51   case SP:  case S13: case D13: return 13;
  52   case LR:  case S14: case D14: return 14;
  53   case PC:  case S15: case D15: return 15;
  54   case S16: return 16;
  55   case S17: return 17;
  56   case S18: return 18;
  57   case S19: return 19;
  58   case S20: return 20;
  59   case S21: return 21;
  60   case S22: return 22;
  61   case S23: return 23;
  62   case S24: return 24;
  63   case S25: return 25;
  64   case S26: return 26;
  65   case S27: return 27;
  66   case S28: return 28;
  67   case S29: return 29;
  68   case S30: return 30;
  69   case S31: return 31;
  70   default:
  71     std::cerr << "Unknown ARM register!\n";
  72     abort();
  73   }
  74 }
  75
  76 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  77                                  const ARMSubtarget &sti)
  78   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  79     TII(tii), STI(sti),
  80     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  81 }
  82
  83 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  84                                                 MachineBasicBlock::iterator MI,
  85                                 const std::vector<CalleeSavedInfo> &CSI) const {
  86   MachineFunction &MF = *MBB.getParent();
  87   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  88   if (!AFI->isThumbFunction() || CSI.empty())
  89     return false;
  90
  91   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  92   for (unsigned i = CSI.size(); i != 0; --i)
  93     MIB.addReg(CSI[i-1].getReg());
  94   return true;
  95 }
  96
  97 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
  98                                                  MachineBasicBlock::iterator MI,
  99                                 const std::vector<CalleeSavedInfo> &CSI) const {
 100   MachineFunction &MF = *MBB.getParent();
 101   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 102   if (!AFI->isThumbFunction() || CSI.empty())
 103     return false;
 104
 105   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 106   MBB.insert(MI, PopMI);
 107   for (unsigned i = CSI.size(); i != 0; --i) {
 108     unsigned Reg = CSI[i-1].getReg();
 109     if (Reg == ARM::LR) {
 110       Reg = ARM::PC;
 111       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 112       MBB.erase(MI);
 113     }
 114     PopMI->addRegOperand(Reg, true);
 115   }
 116   return true;
 117 }
 118
 119 void ARMRegisterInfo::
 120 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 121                     unsigned SrcReg, int FI,
 122                     const TargetRegisterClass *RC) const {
 123   if (RC == ARM::GPRRegisterClass) {
 124     MachineFunction &MF = *MBB.getParent();
 125     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 126     if (AFI->isThumbFunction())
 127       BuildMI(MBB, I, TII.get(ARM::tSTRspi)).addReg(SrcReg)
 128         .addFrameIndex(FI).addImm(0);
 129     else
 130       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 131           .addFrameIndex(FI).addReg(0).addImm(0);
 132   } else if (RC == ARM::DPRRegisterClass) {
 133     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 134     .addFrameIndex(FI).addImm(0);
 135   } else {
 136     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 137     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 138       .addFrameIndex(FI).addImm(0);
 139   }
 140 }
 141
 142 void ARMRegisterInfo::
 143 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 144                      unsigned DestReg, int FI,
 145                      const TargetRegisterClass *RC) const {
 146   if (RC == ARM::GPRRegisterClass) {
 147     MachineFunction &MF = *MBB.getParent();
 148     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 149     if (AFI->isThumbFunction())
 150       BuildMI(MBB, I, TII.get(ARM::tLDRspi), DestReg)
 151         .addFrameIndex(FI).addImm(0);
 152     else
 153       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 154       .addFrameIndex(FI).addReg(0).addImm(0);
 155   } else if (RC == ARM::DPRRegisterClass) {
 156     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 157       .addFrameIndex(FI).addImm(0);
 158   } else {
 159     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 160     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 161       .addFrameIndex(FI).addImm(0);
 162   }
 163 }
 164
 165 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 166                                    MachineBasicBlock::iterator I,
 167                                    unsigned DestReg, unsigned SrcReg,
 168                                    const TargetRegisterClass *RC) const {
 169   if (RC == ARM::GPRRegisterClass) {
 170     MachineFunction &MF = *MBB.getParent();
 171     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 172     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 173             DestReg).addReg(SrcReg);
 174   } else if (RC == ARM::SPRRegisterClass)
 175     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 176   else if (RC == ARM::DPRRegisterClass)
 177     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 178   else
 179     abort();
 180 }
 181
 182 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 183                                                  unsigned OpNum, int FI) const {
 184   unsigned Opc = MI->getOpcode();
 185   MachineInstr *NewMI = NULL;
 186   switch (Opc) {
 187   default: break;
 188   case ARM::MOVrr: {
 189     if (OpNum == 0) { // move -> store
 190       unsigned SrcReg = MI->getOperand(1).getReg();
 191       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 192         .addReg(0).addImm(0);
 193     } else {          // move -> load
 194       unsigned DstReg = MI->getOperand(0).getReg();
 195       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 196         .addImm(0);
 197     }
 198     break;
 199   }
 200   case ARM::tMOVrr: {
 201     if (OpNum == 0) { // move -> store
 202       unsigned SrcReg = MI->getOperand(1).getReg();
 203       NewMI = BuildMI(TII.get(ARM::tSTRspi)).addReg(SrcReg).addFrameIndex(FI)
 204         .addImm(0);
 205     } else {          // move -> load
 206       unsigned DstReg = MI->getOperand(0).getReg();
 207       NewMI = BuildMI(TII.get(ARM::tLDRspi), DstReg).addFrameIndex(FI)
 208         .addImm(0);
 209     }
 210     break;
 211   }
 212   case ARM::FCPYS: {
 213     if (OpNum == 0) { // move -> store
 214       unsigned SrcReg = MI->getOperand(1).getReg();
 215       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 216         .addImm(0);
 217     } else {          // move -> load
 218       unsigned DstReg = MI->getOperand(0).getReg();
 219       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 220     }
 221     break;
 222   }
 223   case ARM::FCPYD: {
 224     if (OpNum == 0) { // move -> store
 225       unsigned SrcReg = MI->getOperand(1).getReg();
 226       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 227         .addImm(0);
 228     } else {          // move -> load
 229       unsigned DstReg = MI->getOperand(0).getReg();
 230       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 231     }
 232     break;
 233   }
 234   }
 235
 236   if (NewMI)
 237     NewMI->copyKillDeadInfo(MI);
 238   return NewMI;
 239 }
 240
 241 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 242   static const unsigned CalleeSavedRegs[] = {
 243     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 244     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 245
 246     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 247     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 248     0
 249   };
 250
 251   static const unsigned DarwinCalleeSavedRegs[] = {
 252     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 253     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 254
 255     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 256     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 257     0
 258   };
 259   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 260 }
 261
 262 const TargetRegisterClass* const *
 263 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 264   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 265     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 266     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 267     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 268
 269     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 270     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 271     0
 272   };
 273   return CalleeSavedRegClasses;
 274 }
 275
 276 /// hasFP - Return true if the specified function should have a dedicated frame
 277 /// pointer register.  This is true if the function has variable sized allocas
 278 /// or if frame pointer elimination is disabled.
 279 ///
 280 static bool hasFP(const MachineFunction &MF) {
 281   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 282 }
 283
 284 /// emitARMRegPlusImmediate - Emit a series of instructions to materialize
 285 /// a destreg = basereg + immediate in ARM code.
 286 static
 287 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 288                              MachineBasicBlock::iterator &MBBI,
 289                              unsigned DestReg, unsigned BaseReg,
 290                              int NumBytes, const TargetInstrInfo &TII) {
 291   bool isSub = NumBytes < 0;
 292   if (isSub) NumBytes = -NumBytes;
 293
 294   while (NumBytes) {
 295     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 296     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 297     assert(ThisVal && "Didn't extract field correctly");
 298
 299     // We will handle these bits from offset, clear them.
 300     NumBytes &= ~ThisVal;
 301
 302     // Get the properly encoded SOImmVal field.
 303     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 304     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 305
 306     // Build the new ADD / SUB.
 307     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 308       .addReg(BaseReg).addImm(SOImmVal);
 309     BaseReg = DestReg;
 310   }
 311 }
 312
 313 /// isLowRegister - Returns true if the register is low register r0-r7.
 314 ///
 315 static bool isLowRegister(unsigned Reg) {
 316   using namespace ARM;
 317   switch (Reg) {
 318   case R0:  case R1:  case R2:  case R3:
 319   case R4:  case R5:  case R6:  case R7:
 320     return true;
 321   default:
 322     return false;
 323   }
 324 }
 325
 326 /// emitThumbRegPlusImmediate - Emit a series of instructions to materialize
 327 /// a destreg = basereg + immediate in Thumb code.
 328 static
 329 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 330                                MachineBasicBlock::iterator &MBBI,
 331                                unsigned DestReg, unsigned BaseReg,
 332                                int NumBytes, const TargetInstrInfo &TII) {
 333   bool isSub = NumBytes < 0;
 334   unsigned Bytes = (unsigned)NumBytes;
 335   if (isSub) Bytes = -NumBytes;
 336   bool isMul4 = (Bytes & 3) == 0;
 337   bool isTwoAddr = false;
 338   unsigned NumBits = 1;
 339   unsigned Opc = 0;
 340   unsigned ExtraOpc = 0;
 341
 342   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 343     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 344     Bytes >>= 2;  // Implicitly multiplied by 4.
 345     NumBits = 7;
 346     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 347     isTwoAddr = true;
 348   } else if (!isSub && BaseReg == ARM::SP) {
 349     if (!isMul4) {
 350       Bytes &= ~3;
 351       ExtraOpc = ARM::tADDi3;
 352     }
 353     Bytes >>= 2;  // Implicitly multiplied by 4.
 354     NumBits = 8;
 355     Opc = ARM::tADDrSPi;
 356   } else {
 357     if (DestReg != BaseReg) {
 358       if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 359         // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 360         unsigned Chunk = (1 << 3) - 1;
 361         unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 362         Bytes -= ThisVal;
 363         BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 364           .addReg(BaseReg).addImm(ThisVal);
 365       } else {
 366         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 367       }
 368       BaseReg = DestReg;
 369     }
 370     NumBits = 8;
 371     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 372     isTwoAddr = true;
 373   }
 374
 375   unsigned Chunk = (1 << NumBits) - 1;
 376   while (Bytes) {
 377     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 378     Bytes -= ThisVal;
 379     // Build the new tADD / tSUB.
 380     if (isTwoAddr)
 381       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addImm(ThisVal);
 382     else {
 383       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 384       BaseReg = DestReg;
 385
 386       if (Opc == ARM::tADDrSPi) {
 387         // r4 = add sp, imm
 388         // r4 = add r4, imm
 389         // ...
 390         NumBits = 8;
 391         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 392         isTwoAddr = true;
 393       }
 394     }
 395   }
 396
 397   if (ExtraOpc)
 398     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 399       .addImm(((unsigned)NumBytes) & 3);
 400 }
 401
 402 static
 403 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 404                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 405   if (isThumb)
 406     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 407   else
 408     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 409 }
 410
 411 void ARMRegisterInfo::
 412 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 413                               MachineBasicBlock::iterator I) const {
 414   if (hasFP(MF)) {
 415     // If we have alloca, convert as follows:
 416     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 417     // ADJCALLSTACKUP   -> add, sp, sp, amount
 418     MachineInstr *Old = I;
 419     unsigned Amount = Old->getOperand(0).getImmedValue();
 420     if (Amount != 0) {
 421       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 422       // We need to keep the stack aligned properly.  To do this, we round the
 423       // amount of space needed for the outgoing arguments up to the next
 424       // alignment boundary.
 425       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 426       Amount = (Amount+Align-1)/Align*Align;
 427
 428       // Replace the pseudo instruction with a new instruction...
 429       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 430         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 431       } else {
 432         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 433         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 434       }
 435     }
 436   }
 437   MBB.erase(I);
 438 }
 439
 440 /// emitThumbConstant - Emit a series of instructions to materialize a
 441 /// constant.
 442 static void emitThumbConstant(MachineBasicBlock &MBB,
 443                               MachineBasicBlock::iterator &MBBI,
 444                               unsigned DestReg, int Imm,
 445                               const TargetInstrInfo &TII) {
 446   bool isSub = Imm < 0;
 447   if (isSub) Imm = -Imm;
 448
 449   int Chunk = (1 << 8) - 1;
 450   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 451   Imm -= ThisVal;
 452   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 453   if (Imm > 0)
 454     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 455   if (isSub)
 456     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 457 }
 458
 459 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 460   unsigned i = 0;
 461   MachineInstr &MI = *II;
 462   MachineBasicBlock &MBB = *MI.getParent();
 463   MachineFunction &MF = *MBB.getParent();
 464   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 465   bool isThumb = AFI->isThumbFunction();
 466
 467   while (!MI.getOperand(i).isFrameIndex()) {
 468     ++i;
 469     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 470   }
 471
 472   unsigned FrameReg = ARM::SP;
 473   int FrameIndex = MI.getOperand(i).getFrameIndex();
 474   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 475                MF.getFrameInfo()->getStackSize();
 476
 477   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 478     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 479   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 480     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 481   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 482     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 483   else if (hasFP(MF)) {
 484     // There is alloca()'s in this function, must reference off the frame
 485     // pointer instead.
 486     FrameReg = getFrameRegister(MF);
 487     if (STI.isTargetDarwin())
 488       Offset -= AFI->getFramePtrSpillOffset();
 489   }
 490
 491   unsigned Opcode = MI.getOpcode();
 492   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 493   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 494   bool isSub = false;
 495
 496   if (Opcode == ARM::ADDri) {
 497     Offset += MI.getOperand(i+1).getImm();
 498     if (Offset == 0) {
 499       // Turn it into a move.
 500       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 501       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 502       MI.RemoveOperand(i+1);
 503       return;
 504     } else if (Offset < 0) {
 505       Offset = -Offset;
 506       isSub = true;
 507       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 508     }
 509
 510     // Common case: small offset, fits into instruction.
 511     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 512     if (ImmedOffset != -1) {
 513       // Replace the FrameIndex with sp / fp
 514       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 515       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 516       return;
 517     }
 518
 519     // Otherwise, we fallback to common code below to form the imm offset with
 520     // a sequence of ADDri instructions.  First though, pull as much of the imm
 521     // into this ADDri as possible.
 522     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 523     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 524
 525     // We will handle these bits from offset, clear them.
 526     Offset &= ~ThisImmVal;
 527
 528     // Get the properly encoded SOImmVal field.
 529     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 530     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 531     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 532   } else if (Opcode == ARM::tADDrSPi) {
 533     Offset += MI.getOperand(i+1).getImm();
 534     assert((Offset & 3) == 0 &&
 535            "add/sub sp, #imm immediate must be multiple of 4!");
 536     Offset >>= 2;
 537     if (Offset == 0) {
 538       // Turn it into a move.
 539       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 540       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 541       MI.RemoveOperand(i+1);
 542       return;
 543     }
 544
 545     // Common case: small offset, fits into instruction.
 546     if ((Offset & ~255U) == 0) {
 547       // Replace the FrameIndex with sp / fp
 548       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 549       MI.getOperand(i+1).ChangeToImmediate(Offset);
 550       return;
 551     }
 552
 553     unsigned DestReg = MI.getOperand(0).getReg();
 554     if (Offset > 0) {
 555       // Translate r0 = add sp, imm to
 556       // r0 = add sp, 255*4
 557       // r0 = add r0, (imm - 255*4)
 558       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 559       MI.getOperand(i+1).ChangeToImmediate(255);
 560       Offset = (Offset - 255) << 2;
 561       MachineBasicBlock::iterator NII = next(II);
 562       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 563     } else {
 564       // Translate r0 = add sp, -imm to
 565       // r0 = -imm (this is then translated into a series of instructons)
 566       // r0 = add r0, sp
 567       Offset <<= 2;
 568       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 569       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 570       MI.getOperand(i).ChangeToRegister(DestReg, false);
 571       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 572     }
 573     return;
 574   } else {
 575     unsigned ImmIdx = 0;
 576     int InstrOffs = 0;
 577     unsigned NumBits = 0;
 578     unsigned Scale = 1;
 579     switch (AddrMode) {
 580     case ARMII::AddrMode2: {
 581       ImmIdx = i+2;
 582       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 583       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 584         InstrOffs *= -1;
 585       NumBits = 12;
 586       break;
 587     }
 588     case ARMII::AddrMode3: {
 589       ImmIdx = i+2;
 590       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 591       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 592         InstrOffs *= -1;
 593       NumBits = 8;
 594       break;
 595     }
 596     case ARMII::AddrMode5: {
 597       ImmIdx = i+1;
 598       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 599       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 600         InstrOffs *= -1;
 601       NumBits = 8;
 602       Scale = 4;
 603       break;
 604     }
 605     case ARMII::AddrModeTs: {
 606       ImmIdx = i+1;
 607       InstrOffs = MI.getOperand(ImmIdx).getImm();
 608       NumBits = 8;
 609       Scale = 4;
 610       break;
 611     }
 612     default:
 613       std::cerr << "Unsupported addressing mode!\n";
 614       abort();
 615       break;
 616     }
 617
 618     Offset += InstrOffs * Scale;
 619     assert((Scale == 1 || (Offset & (Scale-1)) == 0) &&
 620            "Can't encode this offset!");
 621     if (Offset < 0) {
 622       Offset = -Offset;
 623       isSub = true;
 624     }
 625
 626     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 627     int ImmedOffset = Offset / Scale;
 628     unsigned Mask = (1 << NumBits) - 1;
 629     if ((unsigned)Offset <= Mask * Scale) {
 630       // Replace the FrameIndex with sp
 631       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 632       if (isSub)
 633         ImmedOffset |= 1 << NumBits;
 634       ImmOp.ChangeToImmediate(ImmedOffset);
 635       return;
 636     }
 637
 638     // Otherwise, it didn't fit.  Pull in what we can to simplify the immediate.
 639     ImmedOffset = ImmedOffset & Mask;
 640     if (isSub)
 641       ImmedOffset |= 1 << NumBits;
 642     ImmOp.ChangeToImmediate(ImmedOffset);
 643     Offset &= ~(Mask*Scale);
 644   }
 645
 646   // If we get here, the immediate doesn't fit into the instruction.  We folded
 647   // as much as possible above, handle the rest, providing a register that is
 648   // SP+LargeImm.
 649   assert(Offset && "This code isn't needed if offset already handled!");
 650
 651   if (isThumb) {
 652     if (TII.isLoad(Opcode)) {
 653       // Use the destination register to materialize sp + offset.
 654       unsigned TmpReg = MI.getOperand(0).getReg();
 655       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 656                                 isSub ? -Offset : Offset, TII);
 657       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 658     } else if (TII.isStore(Opcode)) {
 659       // FIXME! This is horrific!!! We need register scavenging.
 660       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 661       // also a ABI register so it's possible that is is the register that is
 662       // being storing here. If that's the case, we do the following:
 663       // r12 = r2
 664       // Use r2 to materialize sp + offset
 665       // str r12, r2
 666       // r2 = r12
 667       unsigned DestReg = MI.getOperand(0).getReg();
 668       unsigned TmpReg = ARM::R3;
 669       if (DestReg == ARM::R3) {
 670         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 671         TmpReg = ARM::R2;
 672       }
 673       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 674                                 isSub ? -Offset : Offset, TII);
 675       MI.getOperand(i).ChangeToRegister(DestReg, false);
 676       if (DestReg == ARM::R3)
 677         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 678     } else
 679       assert(false && "Unexpected opcode!");
 680   } else {
 681     // Insert a set of r12 with the full address: r12 = sp + offset
 682     // If the offset we have is too large to fit into the instruction, we need
 683     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 684     // out of 'Offset'.
 685     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 686                             isSub ? -Offset : Offset, TII);
 687     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 688   }
 689 }
 690
 691 void ARMRegisterInfo::
 692 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 693   // This tells PEI to spill the FP as if it is any other callee-save register
 694   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 695   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 696   // to combine multiple loads / stores.
 697   bool CanEliminateFrame = true;
 698   bool CS1Spilled = false;
 699   bool LRSpilled = false;
 700   unsigned NumGPRSpills = 0;
 701   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 702   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 703
 704   // Don't spill FP if the frame can be eliminated. This is determined
 705   // by scanning the callee-save registers to see if any is used.
 706   const unsigned *CSRegs = getCalleeSavedRegs();
 707   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 708   for (unsigned i = 0; CSRegs[i]; ++i) {
 709     unsigned Reg = CSRegs[i];
 710     bool Spilled = false;
 711     if (MF.isPhysRegUsed(Reg)) {
 712       Spilled = true;
 713       CanEliminateFrame = false;
 714     } else {
 715       // Check alias registers too.
 716       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 717         if (MF.isPhysRegUsed(*Aliases)) {
 718           Spilled = true;
 719           CanEliminateFrame = false;
 720         }
 721       }
 722     }
 723
 724     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 725       if (Spilled) {
 726         NumGPRSpills++;
 727
 728         if (!STI.isTargetDarwin()) {
 729           if (Reg == ARM::LR)
 730             LRSpilled = true;
 731           else
 732             CS1Spilled = true;
 733           continue;
 734         }
 735
 736         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 737         switch (Reg) {
 738         case ARM::LR:
 739           LRSpilled = true;
 740           // Fallthrough
 741         case ARM::R4:
 742         case ARM::R5:
 743         case ARM::R6:
 744         case ARM::R7:
 745           CS1Spilled = true;
 746           break;
 747         default:
 748           break;
 749         }
 750       } else {
 751         if (!STI.isTargetDarwin()) {
 752           UnspilledCS1GPRs.push_back(Reg);
 753           continue;
 754         }
 755
 756         switch (Reg) {
 757         case ARM::R4:
 758         case ARM::R5:
 759         case ARM::R6:
 760         case ARM::R7:
 761         case ARM::LR:
 762           UnspilledCS1GPRs.push_back(Reg);
 763           break;
 764         default:
 765           UnspilledCS2GPRs.push_back(Reg);
 766           break;
 767         }
 768       }
 769     }
 770   }
 771
 772   if (!CanEliminateFrame) {
 773     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 774     AFI->setHasStackFrame(true);
 775
 776     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 777     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 778     if (!LRSpilled && CS1Spilled) {
 779       MF.changePhyRegUsed(ARM::LR, true);
 780       NumGPRSpills++;
 781       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 782                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 783     }
 784
 785     if (STI.isTargetDarwin()) {
 786       MF.changePhyRegUsed(FramePtr, true);
 787       NumGPRSpills++;
 788     }
 789
 790     // If stack and double are 8-byte aligned and we are spilling an odd number
 791     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 792     // the integer and double callee save areas.
 793     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 794     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 795       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 796         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 797       else if (!UnspilledCS2GPRs.empty())
 798         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 799     }
 800   }
 801 }
 802
 803 /// Move iterator pass the next bunch of callee save load / store ops for
 804 /// the particular spill area (1: integer area 1, 2: integer area 2,
 805 /// 3: fp area, 0: don't care).
 806 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 807                                    MachineBasicBlock::iterator &MBBI,
 808                                    int Opc, unsigned Area,
 809                                    const ARMSubtarget &STI) {
 810   while (MBBI != MBB.end() &&
 811          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 812     if (Area != 0) {
 813       bool Done = false;
 814       unsigned Category = 0;
 815       switch (MBBI->getOperand(0).getReg()) {
 816       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
 817       case ARM::LR:
 818         Category = 1;
 819         break;
 820       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
 821         Category = STI.isTargetDarwin() ? 2 : 1;
 822         break;
 823       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
 824       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
 825         Category = 3;
 826         break;
 827       default:
 828         Done = true;
 829         break;
 830       }
 831       if (Done || Category != Area)
 832         break;
 833     }
 834
 835     ++MBBI;
 836   }
 837 }
 838
 839 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
 840   MachineBasicBlock &MBB = MF.front();
 841   MachineBasicBlock::iterator MBBI = MBB.begin();
 842   MachineFrameInfo  *MFI = MF.getFrameInfo();
 843   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 844   bool isThumb = AFI->isThumbFunction();
 845   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 846   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 847   unsigned NumBytes = MFI->getStackSize();
 848   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 849
 850   // Determine the sizes of each callee-save spill areas and record which frame
 851   // belongs to which callee-save spill areas.
 852   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 853   int FramePtrSpillFI = 0;
 854   if (AFI->hasStackFrame()) {
 855     if (VARegSaveSize)
 856       emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
 857
 858     for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 859       unsigned Reg = CSI[i].getReg();
 860       int FI = CSI[i].getFrameIdx();
 861       switch (Reg) {
 862       case ARM::R4:
 863       case ARM::R5:
 864       case ARM::R6:
 865       case ARM::R7:
 866       case ARM::LR:
 867         if (Reg == FramePtr)
 868           FramePtrSpillFI = FI;
 869         AFI->addGPRCalleeSavedArea1Frame(FI);
 870         GPRCS1Size += 4;
 871         break;
 872       case ARM::R8:
 873       case ARM::R9:
 874       case ARM::R10:
 875       case ARM::R11:
 876         if (Reg == FramePtr)
 877           FramePtrSpillFI = FI;
 878         if (STI.isTargetDarwin()) {
 879           AFI->addGPRCalleeSavedArea2Frame(FI);
 880           GPRCS2Size += 4;
 881         } else {
 882           AFI->addGPRCalleeSavedArea1Frame(FI);
 883           GPRCS1Size += 4;
 884         }
 885         break;
 886       default:
 887         AFI->addDPRCalleeSavedAreaFrame(FI);
 888         DPRCSSize += 8;
 889       }
 890     }
 891
 892     if (Align == 8 && (GPRCS1Size & 7) != 0)
 893       // Pad CS1 to ensure proper alignment.
 894       GPRCS1Size += 4;
 895
 896     if (!isThumb) {
 897       // Build the new SUBri to adjust SP for integer callee-save spill area 1.
 898       emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
 899       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
 900     } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
 901       ++MBBI;
 902
 903     // Point FP to the stack slot that contains the previous FP.
 904     if (STI.isTargetDarwin())
 905       BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
 906         .addFrameIndex(FramePtrSpillFI).addImm(0);
 907
 908     if (!isThumb) {
 909       // Build the new SUBri to adjust SP for integer callee-save spill area 2.
 910       emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
 911
 912       // Build the new SUBri to adjust SP for FP callee-save spill area.
 913       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
 914       emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
 915     }
 916   }
 917
 918   // If necessary, add one more SUBri to account for the call frame
 919   // and/or local storage, alloca area.
 920   if (MFI->hasCalls() && !hasFP(MF))
 921     // We reserve argument space for call sites in the function immediately on
 922     // entry to the current function.  This eliminates the need for add/sub
 923     // brackets around call sites.
 924     NumBytes += MFI->getMaxCallFrameSize();
 925
 926   // Round the size to a multiple of the alignment.
 927   NumBytes = (NumBytes+Align-1)/Align*Align;
 928   MFI->setStackSize(NumBytes);
 929
 930   // Determine starting offsets of spill areas.
 931   if (AFI->hasStackFrame()) {
 932     unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 933     unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 934     unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 935     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 936     AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 937     AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 938     AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 939
 940     NumBytes = DPRCSOffset;
 941     if (NumBytes) {
 942       // Insert it after all the callee-save spills.
 943       if (!isThumb)
 944         movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
 945       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 946     }
 947   } else
 948     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 949
 950   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 951   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 952   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 953 }
 954
 955 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 956   for (unsigned i = 0; CSRegs[i]; ++i)
 957     if (Reg == CSRegs[i])
 958       return true;
 959   return false;
 960 }
 961
 962 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 963   return ((MI->getOpcode() == ARM::FLDD ||
 964            MI->getOpcode() == ARM::LDR  ||
 965            MI->getOpcode() == ARM::tLDRspi) &&
 966           MI->getOperand(1).isFrameIndex() &&
 967           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 968 }
 969
 970 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
 971                                    MachineBasicBlock &MBB) const {
 972   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 973   assert((MBBI->getOpcode() == ARM::BX_RET ||
 974           MBBI->getOpcode() == ARM::tBX_RET ||
 975           MBBI->getOpcode() == ARM::tPOP_RET) &&
 976          "Can only insert epilog into returning blocks");
 977
 978   MachineFrameInfo *MFI = MF.getFrameInfo();
 979   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 980   bool isThumb = AFI->isThumbFunction();
 981   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 982   int NumBytes = (int)MFI->getStackSize();
 983   if (AFI->hasStackFrame()) {
 984     // Unwind MBBI to point to first LDR / FLDD.
 985     const unsigned *CSRegs = getCalleeSavedRegs();
 986     if (MBBI != MBB.begin()) {
 987       do
 988         --MBBI;
 989       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 990       if (!isCSRestore(MBBI, CSRegs))
 991         ++MBBI;
 992     }
 993
 994     // Move SP to start of FP callee save spill area.
 995     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 996                  AFI->getGPRCalleeSavedArea2Size() +
 997                  AFI->getDPRCalleeSavedAreaSize());
 998     if (isThumb)
 999       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1000     else {
1001       if (STI.isTargetDarwin()) {
1002         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1003         // Reset SP based on frame pointer only if the stack frame extends beyond
1004         // frame pointer stack slot.
1005         if (AFI->getGPRCalleeSavedArea2Size() ||
1006             AFI->getDPRCalleeSavedAreaSize()  ||
1007             AFI->getDPRCalleeSavedAreaOffset())
1008           if (NumBytes)
1009             BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1010               .addImm(NumBytes);
1011           else
1012             BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1013       } else if (NumBytes) {
1014         emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1015       }
1016
1017       // Move SP to start of integer callee save spill area 2.
1018       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1019       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1020
1021       // Move SP to start of integer callee save spill area 1.
1022       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1023       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1024
1025       // Move SP to SP upon entry to the function.
1026       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1027       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1028     }
1029
1030     if (VARegSaveSize)
1031       emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1032   } else if (NumBytes != 0) {
1033     emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1034   }
1035 }
1036
1037 unsigned ARMRegisterInfo::getRARegister() const {
1038   return ARM::LR;
1039 }
1040
1041 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1042   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1043 }
1044
1045 #include "ARMGenRegisterInfo.inc"
1046