lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/BitVector.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/ADT/STLExtras.h"
  34 #include <algorithm>
  35 using namespace llvm;
  36
  37 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  38   using namespace ARM;
  39   switch (RegEnum) {
  40   case R0:  case S0:  case D0:  return 0;
  41   case R1:  case S1:  case D1:  return 1;
  42   case R2:  case S2:  case D2:  return 2;
  43   case R3:  case S3:  case D3:  return 3;
  44   case R4:  case S4:  case D4:  return 4;
  45   case R5:  case S5:  case D5:  return 5;
  46   case R6:  case S6:  case D6:  return 6;
  47   case R7:  case S7:  case D7:  return 7;
  48   case R8:  case S8:  case D8:  return 8;
  49   case R9:  case S9:  case D9:  return 9;
  50   case R10: case S10: case D10: return 10;
  51   case R11: case S11: case D11: return 11;
  52   case R12: case S12: case D12: return 12;
  53   case SP:  case S13: case D13: return 13;
  54   case LR:  case S14: case D14: return 14;
  55   case PC:  case S15: case D15: return 15;
  56   case S16: return 16;
  57   case S17: return 17;
  58   case S18: return 18;
  59   case S19: return 19;
  60   case S20: return 20;
  61   case S21: return 21;
  62   case S22: return 22;
  63   case S23: return 23;
  64   case S24: return 24;
  65   case S25: return 25;
  66   case S26: return 26;
  67   case S27: return 27;
  68   case S28: return 28;
  69   case S29: return 29;
  70   case S30: return 30;
  71   case S31: return 31;
  72   default:
  73     assert(0 && "Unknown ARM register!");
  74     abort();
  75   }
  76 }
  77
  78 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  79                                  const ARMSubtarget &sti)
  80   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  81     TII(tii), STI(sti),
  82     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  83 }
  84
  85 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  86                                                 MachineBasicBlock::iterator MI,
  87                                 const std::vector<CalleeSavedInfo> &CSI) const {
  88   MachineFunction &MF = *MBB.getParent();
  89   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  90   if (!AFI->isThumbFunction() || CSI.empty())
  91     return false;
  92
  93   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  94   for (unsigned i = CSI.size(); i != 0; --i)
  95     MIB.addReg(CSI[i-1].getReg());
  96   return true;
  97 }
  98
  99 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                  MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 108   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 109   MBB.insert(MI, PopMI);
 110   for (unsigned i = CSI.size(); i != 0; --i) {
 111     unsigned Reg = CSI[i-1].getReg();
 112     if (Reg == ARM::LR) {
 113       // Special epilogue for vararg functions. See emitEpilogue
 114       if (isVarArg)
 115         continue;
 116       Reg = ARM::PC;
 117       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 118       MBB.erase(MI);
 119     }
 120     PopMI->addRegOperand(Reg, true);
 121   }
 122   return true;
 123 }
 124
 125 void ARMRegisterInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, int FI,
 128                     const TargetRegisterClass *RC) const {
 129   if (RC == ARM::GPRRegisterClass) {
 130     MachineFunction &MF = *MBB.getParent();
 131     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 132     if (AFI->isThumbFunction())
 133       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg)
 134         .addFrameIndex(FI).addImm(0);
 135     else
 136       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 137           .addFrameIndex(FI).addReg(0).addImm(0);
 138   } else if (RC == ARM::DPRRegisterClass) {
 139     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 140     .addFrameIndex(FI).addImm(0);
 141   } else {
 142     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 143     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 144       .addFrameIndex(FI).addImm(0);
 145   }
 146 }
 147
 148 void ARMRegisterInfo::
 149 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 150                      unsigned DestReg, int FI,
 151                      const TargetRegisterClass *RC) const {
 152   if (RC == ARM::GPRRegisterClass) {
 153     MachineFunction &MF = *MBB.getParent();
 154     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 155     if (AFI->isThumbFunction())
 156       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 157         .addFrameIndex(FI).addImm(0);
 158     else
 159       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 160       .addFrameIndex(FI).addReg(0).addImm(0);
 161   } else if (RC == ARM::DPRRegisterClass) {
 162     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 163       .addFrameIndex(FI).addImm(0);
 164   } else {
 165     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 166     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 167       .addFrameIndex(FI).addImm(0);
 168   }
 169 }
 170
 171 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 172                                    MachineBasicBlock::iterator I,
 173                                    unsigned DestReg, unsigned SrcReg,
 174                                    const TargetRegisterClass *RC) const {
 175   if (RC == ARM::GPRRegisterClass) {
 176     MachineFunction &MF = *MBB.getParent();
 177     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 178     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 179             DestReg).addReg(SrcReg);
 180   } else if (RC == ARM::SPRRegisterClass)
 181     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 182   else if (RC == ARM::DPRRegisterClass)
 183     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 184   else
 185     abort();
 186 }
 187
 188 /// isLowRegister - Returns true if the register is low register r0-r7.
 189 ///
 190 static bool isLowRegister(unsigned Reg) {
 191   using namespace ARM;
 192   switch (Reg) {
 193   case R0:  case R1:  case R2:  case R3:
 194   case R4:  case R5:  case R6:  case R7:
 195     return true;
 196   default:
 197     return false;
 198   }
 199 }
 200
 201 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 202                                                  unsigned OpNum, int FI) const {
 203   unsigned Opc = MI->getOpcode();
 204   MachineInstr *NewMI = NULL;
 205   switch (Opc) {
 206   default: break;
 207   case ARM::MOVrr: {
 208     if (OpNum == 0) { // move -> store
 209       unsigned SrcReg = MI->getOperand(1).getReg();
 210       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 211         .addReg(0).addImm(0);
 212     } else {          // move -> load
 213       unsigned DstReg = MI->getOperand(0).getReg();
 214       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 215         .addImm(0);
 216     }
 217     break;
 218   }
 219   case ARM::tMOVrr: {
 220     if (OpNum == 0) { // move -> store
 221       unsigned SrcReg = MI->getOperand(1).getReg();
 222       if (isPhysicalRegister(SrcReg) && !isLowRegister(SrcReg))
 223         // tSpill cannot take a high register operand.
 224         break;
 225       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 226         .addImm(0);
 227     } else {          // move -> load
 228       unsigned DstReg = MI->getOperand(0).getReg();
 229       if (isPhysicalRegister(DstReg) && !isLowRegister(DstReg))
 230         // tRestore cannot target a high register operand.
 231         break;
 232       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 233         .addImm(0);
 234     }
 235     break;
 236   }
 237   case ARM::FCPYS: {
 238     if (OpNum == 0) { // move -> store
 239       unsigned SrcReg = MI->getOperand(1).getReg();
 240       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 241         .addImm(0);
 242     } else {          // move -> load
 243       unsigned DstReg = MI->getOperand(0).getReg();
 244       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 245     }
 246     break;
 247   }
 248   case ARM::FCPYD: {
 249     if (OpNum == 0) { // move -> store
 250       unsigned SrcReg = MI->getOperand(1).getReg();
 251       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 252         .addImm(0);
 253     } else {          // move -> load
 254       unsigned DstReg = MI->getOperand(0).getReg();
 255       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 256     }
 257     break;
 258   }
 259   }
 260
 261   if (NewMI)
 262     NewMI->copyKillDeadInfo(MI);
 263   return NewMI;
 264 }
 265
 266 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 267   static const unsigned CalleeSavedRegs[] = {
 268     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 269     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 270
 271     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 272     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 273     0
 274   };
 275
 276   static const unsigned DarwinCalleeSavedRegs[] = {
 277     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 278     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 279
 280     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 281     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 282     0
 283   };
 284   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 285 }
 286
 287 const TargetRegisterClass* const *
 288 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 289   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 290     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 291     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 292     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 293
 294     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 295     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 296     0
 297   };
 298   return CalleeSavedRegClasses;
 299 }
 300
 301 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 302   BitVector Reserved(getNumRegs());
 303   Reserved.set(ARM::SP);
 304   if (STI.isTargetDarwin() || hasFP(MF))
 305     Reserved.set(FramePtr);
 306   // Some targets reserve R9.
 307   if (STI.isR9Reserved())
 308     Reserved.set(ARM::R9);
 309   // At PEI time, if LR is used, it will be spilled upon entry.
 310   if (MF.getUsedPhysregs() && !MF.isPhysRegUsed((unsigned)ARM::LR))
 311     Reserved.set(ARM::LR);
 312   return Reserved;
 313 }
 314
 315 /// hasFP - Return true if the specified function should have a dedicated frame
 316 /// pointer register.  This is true if the function has variable sized allocas
 317 /// or if frame pointer elimination is disabled.
 318 ///
 319 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 320   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 321 }
 322
 323 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 324 /// a destreg = basereg + immediate in ARM code.
 325 static
 326 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 327                              MachineBasicBlock::iterator &MBBI,
 328                              unsigned DestReg, unsigned BaseReg,
 329                              int NumBytes, const TargetInstrInfo &TII) {
 330   bool isSub = NumBytes < 0;
 331   if (isSub) NumBytes = -NumBytes;
 332
 333   while (NumBytes) {
 334     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 335     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 336     assert(ThisVal && "Didn't extract field correctly");
 337
 338     // We will handle these bits from offset, clear them.
 339     NumBytes &= ~ThisVal;
 340
 341     // Get the properly encoded SOImmVal field.
 342     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 343     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 344
 345     // Build the new ADD / SUB.
 346     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 347       .addReg(BaseReg).addImm(SOImmVal);
 348     BaseReg = DestReg;
 349   }
 350 }
 351
 352 /// calcNumMI - Returns the number of instructions required to materialize
 353 /// the specific add / sub r, c instruction.
 354 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 355                           unsigned NumBits, unsigned Scale) {
 356   unsigned NumMIs = 0;
 357   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 358
 359   if (Opc == ARM::tADDrSPi) {
 360     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 361     Bytes -= ThisVal;
 362     NumMIs++;
 363     NumBits = 8;
 364     Scale = 1;
 365     Chunk = ((1 << NumBits) - 1) * Scale;
 366   }
 367
 368   NumMIs += Bytes / Chunk;
 369   if ((Bytes % Chunk) != 0)
 370     NumMIs++;
 371   if (ExtraOpc)
 372     NumMIs++;
 373   return NumMIs;
 374 }
 375
 376 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 377 /// immediate.
 378 static void emitLoadConstPool(MachineBasicBlock &MBB,
 379                               MachineBasicBlock::iterator &MBBI,
 380                               unsigned DestReg, int NumBytes,
 381                               const TargetInstrInfo &TII) {
 382   MachineFunction &MF = *MBB.getParent();
 383   MachineConstantPool *ConstantPool = MF.getConstantPool();
 384   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 385   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 386   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 387 }
 388
 389 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 390 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 391 /// in a register using mov / mvn sequences or load the immediate from a
 392 /// constpool entry.
 393 static
 394 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 395                                MachineBasicBlock::iterator &MBBI,
 396                                unsigned DestReg, unsigned BaseReg,
 397                                int NumBytes, bool CanChangeCC,
 398                                const TargetInstrInfo &TII) {
 399     bool isHigh = !isLowRegister(DestReg) ||
 400                   (BaseReg != 0 && !isLowRegister(BaseReg));
 401     bool isSub = false;
 402     // Subtract doesn't have high register version. Load the negative value
 403     // if either base or dest register is a high register. Also, if do not
 404     // issue sub as part of the sequence if condition register is to be
 405     // preserved.
 406     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 407       isSub = true;
 408       NumBytes = -NumBytes;
 409     }
 410     unsigned LdReg = DestReg;
 411     if (DestReg == ARM::SP) {
 412       assert(BaseReg == ARM::SP && "Unexpected!");
 413       LdReg = ARM::R3;
 414       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 415     }
 416
 417     if (NumBytes <= 255 && NumBytes >= 0)
 418       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 419     else if (NumBytes < 0 && NumBytes >= -255) {
 420       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 421       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg).addReg(LdReg);
 422     } else
 423       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 424
 425     // Emit add / sub.
 426     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 427     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 428     if (DestReg == ARM::SP)
 429       MIB.addReg(BaseReg).addReg(LdReg);
 430     else if (isSub)
 431       MIB.addReg(BaseReg).addReg(LdReg);
 432     else
 433       MIB.addReg(LdReg).addReg(BaseReg);
 434     if (DestReg == ARM::SP)
 435       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 436 }
 437
 438 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 439 /// a destreg = basereg + immediate in Thumb code.
 440 static
 441 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 442                                MachineBasicBlock::iterator &MBBI,
 443                                unsigned DestReg, unsigned BaseReg,
 444                                int NumBytes, const TargetInstrInfo &TII) {
 445   bool isSub = NumBytes < 0;
 446   unsigned Bytes = (unsigned)NumBytes;
 447   if (isSub) Bytes = -NumBytes;
 448   bool isMul4 = (Bytes & 3) == 0;
 449   bool isTwoAddr = false;
 450   bool DstNotEqBase = false;
 451   unsigned NumBits = 1;
 452   unsigned Scale = 1;
 453   int Opc = 0;
 454   int ExtraOpc = 0;
 455
 456   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 457     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 458     NumBits = 7;
 459     Scale = 4;
 460     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 461     isTwoAddr = true;
 462   } else if (!isSub && BaseReg == ARM::SP) {
 463     // r1 = add sp, 403
 464     // =>
 465     // r1 = add sp, 100 * 4
 466     // r1 = add r1, 3
 467     if (!isMul4) {
 468       Bytes &= ~3;
 469       ExtraOpc = ARM::tADDi3;
 470     }
 471     NumBits = 8;
 472     Scale = 4;
 473     Opc = ARM::tADDrSPi;
 474   } else {
 475     // sp = sub sp, c
 476     // r1 = sub sp, c
 477     // r8 = sub sp, c
 478     if (DestReg != BaseReg)
 479       DstNotEqBase = true;
 480     NumBits = 8;
 481     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 482     isTwoAddr = true;
 483   }
 484
 485   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 486   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 487   if (NumMIs > Threshold) {
 488     // This will expand into too many instructions. Load the immediate from a
 489     // constpool entry.
 490     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 491     return;
 492   }
 493
 494   if (DstNotEqBase) {
 495     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 496       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 497       unsigned Chunk = (1 << 3) - 1;
 498       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 499       Bytes -= ThisVal;
 500       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 501         .addReg(BaseReg).addImm(ThisVal);
 502     } else {
 503       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 504     }
 505     BaseReg = DestReg;
 506   }
 507
 508   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 509   while (Bytes) {
 510     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 511     Bytes -= ThisVal;
 512     ThisVal /= Scale;
 513     // Build the new tADD / tSUB.
 514     if (isTwoAddr)
 515       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 516     else {
 517       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 518       BaseReg = DestReg;
 519
 520       if (Opc == ARM::tADDrSPi) {
 521         // r4 = add sp, imm
 522         // r4 = add r4, imm
 523         // ...
 524         NumBits = 8;
 525         Scale = 1;
 526         Chunk = ((1 << NumBits) - 1) * Scale;
 527         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 528         isTwoAddr = true;
 529       }
 530     }
 531   }
 532
 533   if (ExtraOpc)
 534     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 535       .addImm(((unsigned)NumBytes) & 3);
 536 }
 537
 538 static
 539 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 540                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 541   if (isThumb)
 542     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 543   else
 544     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 545 }
 546
 547 void ARMRegisterInfo::
 548 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 549                               MachineBasicBlock::iterator I) const {
 550   if (hasFP(MF)) {
 551     // If we have alloca, convert as follows:
 552     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 553     // ADJCALLSTACKUP   -> add, sp, sp, amount
 554     MachineInstr *Old = I;
 555     unsigned Amount = Old->getOperand(0).getImmedValue();
 556     if (Amount != 0) {
 557       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 558       // We need to keep the stack aligned properly.  To do this, we round the
 559       // amount of space needed for the outgoing arguments up to the next
 560       // alignment boundary.
 561       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 562       Amount = (Amount+Align-1)/Align*Align;
 563
 564       // Replace the pseudo instruction with a new instruction...
 565       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 566         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 567       } else {
 568         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 569         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 570       }
 571     }
 572   }
 573   MBB.erase(I);
 574 }
 575
 576 /// emitThumbConstant - Emit a series of instructions to materialize a
 577 /// constant.
 578 static void emitThumbConstant(MachineBasicBlock &MBB,
 579                               MachineBasicBlock::iterator &MBBI,
 580                               unsigned DestReg, int Imm,
 581                               const TargetInstrInfo &TII) {
 582   bool isSub = Imm < 0;
 583   if (isSub) Imm = -Imm;
 584
 585   int Chunk = (1 << 8) - 1;
 586   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 587   Imm -= ThisVal;
 588   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 589   if (Imm > 0)
 590     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 591   if (isSub)
 592     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 593 }
 594
 595 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 596   unsigned i = 0;
 597   MachineInstr &MI = *II;
 598   MachineBasicBlock &MBB = *MI.getParent();
 599   MachineFunction &MF = *MBB.getParent();
 600   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 601   bool isThumb = AFI->isThumbFunction();
 602
 603   while (!MI.getOperand(i).isFrameIndex()) {
 604     ++i;
 605     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 606   }
 607
 608   unsigned FrameReg = ARM::SP;
 609   int FrameIndex = MI.getOperand(i).getFrameIndex();
 610   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 611                MF.getFrameInfo()->getStackSize();
 612
 613   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 614     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 615   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 616     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 617   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 618     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 619   else if (hasFP(MF)) {
 620     // There is alloca()'s in this function, must reference off the frame
 621     // pointer instead.
 622     FrameReg = getFrameRegister(MF);
 623     Offset -= AFI->getFramePtrSpillOffset();
 624   }
 625
 626   unsigned Opcode = MI.getOpcode();
 627   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 628   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 629   bool isSub = false;
 630
 631   if (Opcode == ARM::ADDri) {
 632     Offset += MI.getOperand(i+1).getImm();
 633     if (Offset == 0) {
 634       // Turn it into a move.
 635       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 636       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 637       MI.RemoveOperand(i+1);
 638       return;
 639     } else if (Offset < 0) {
 640       Offset = -Offset;
 641       isSub = true;
 642       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 643     }
 644
 645     // Common case: small offset, fits into instruction.
 646     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 647     if (ImmedOffset != -1) {
 648       // Replace the FrameIndex with sp / fp
 649       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 650       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 651       return;
 652     }
 653
 654     // Otherwise, we fallback to common code below to form the imm offset with
 655     // a sequence of ADDri instructions.  First though, pull as much of the imm
 656     // into this ADDri as possible.
 657     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 658     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 659
 660     // We will handle these bits from offset, clear them.
 661     Offset &= ~ThisImmVal;
 662
 663     // Get the properly encoded SOImmVal field.
 664     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 665     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 666     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 667   } else if (Opcode == ARM::tADDrSPi) {
 668     Offset += MI.getOperand(i+1).getImm();
 669     assert((Offset & 3) == 0 &&
 670            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 671     if (Offset == 0) {
 672       // Turn it into a move.
 673       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 674       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 675       MI.RemoveOperand(i+1);
 676       return;
 677     }
 678
 679     // Common case: small offset, fits into instruction.
 680     if (((Offset >> 2) & ~255U) == 0) {
 681       // Replace the FrameIndex with sp / fp
 682       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 683       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 684       return;
 685     }
 686
 687     unsigned DestReg = MI.getOperand(0).getReg();
 688     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 689     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 690     // MI would expand into a large number of instructions. Don't try to
 691     // simplify the immediate.
 692     if (NumMIs > 2) {
 693       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 694       MBB.erase(II);
 695       return;
 696     }
 697
 698     if (Offset > 0) {
 699       // Translate r0 = add sp, imm to
 700       // r0 = add sp, 255*4
 701       // r0 = add r0, (imm - 255*4)
 702       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 703       MI.getOperand(i+1).ChangeToImmediate(255);
 704       Offset = (Offset - 255 * 4);
 705       MachineBasicBlock::iterator NII = next(II);
 706       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 707     } else {
 708       // Translate r0 = add sp, -imm to
 709       // r0 = -imm (this is then translated into a series of instructons)
 710       // r0 = add r0, sp
 711       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 712       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 713       MI.getOperand(i).ChangeToRegister(DestReg, false);
 714       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 715     }
 716     return;
 717   } else {
 718     unsigned ImmIdx = 0;
 719     int InstrOffs = 0;
 720     unsigned NumBits = 0;
 721     unsigned Scale = 1;
 722     switch (AddrMode) {
 723     case ARMII::AddrMode2: {
 724       ImmIdx = i+2;
 725       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 726       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 727         InstrOffs *= -1;
 728       NumBits = 12;
 729       break;
 730     }
 731     case ARMII::AddrMode3: {
 732       ImmIdx = i+2;
 733       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 734       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 735         InstrOffs *= -1;
 736       NumBits = 8;
 737       break;
 738     }
 739     case ARMII::AddrMode5: {
 740       ImmIdx = i+1;
 741       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 742       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 743         InstrOffs *= -1;
 744       NumBits = 8;
 745       Scale = 4;
 746       break;
 747     }
 748     case ARMII::AddrModeTs: {
 749       ImmIdx = i+1;
 750       InstrOffs = MI.getOperand(ImmIdx).getImm();
 751       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 752       Scale = 4;
 753       break;
 754     }
 755     default:
 756       assert(0 && "Unsupported addressing mode!");
 757       abort();
 758       break;
 759     }
 760
 761     Offset += InstrOffs * Scale;
 762     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 763     if (Offset < 0 && !isThumb) {
 764       Offset = -Offset;
 765       isSub = true;
 766     }
 767
 768     // Common case: small offset, fits into instruction.
 769     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 770     int ImmedOffset = Offset / Scale;
 771     unsigned Mask = (1 << NumBits) - 1;
 772     if ((unsigned)Offset <= Mask * Scale) {
 773       // Replace the FrameIndex with sp
 774       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 775       if (isSub)
 776         ImmedOffset |= 1 << NumBits;
 777       ImmOp.ChangeToImmediate(ImmedOffset);
 778       return;
 779     }
 780
 781     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 782     if (AddrMode == ARMII::AddrModeTs) {
 783       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 784       // a different base register.
 785       NumBits = 5;
 786       Mask = (1 << NumBits) - 1;
 787     }
 788     // If this is a thumb spill / restore, we will be using a constpool load to
 789     // materialize the offset.
 790     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 791       ImmOp.ChangeToImmediate(0);
 792     else {
 793       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 794       ImmedOffset = ImmedOffset & Mask;
 795       if (isSub)
 796         ImmedOffset |= 1 << NumBits;
 797       ImmOp.ChangeToImmediate(ImmedOffset);
 798       Offset &= ~(Mask*Scale);
 799     }
 800   }
 801
 802   // If we get here, the immediate doesn't fit into the instruction.  We folded
 803   // as much as possible above, handle the rest, providing a register that is
 804   // SP+LargeImm.
 805   assert(Offset && "This code isn't needed if offset already handled!");
 806
 807   if (isThumb) {
 808     if (TII.isLoad(Opcode)) {
 809       // Use the destination register to materialize sp + offset.
 810       unsigned TmpReg = MI.getOperand(0).getReg();
 811       bool UseRR = false;
 812       if (Opcode == ARM::tRestore) {
 813         if (FrameReg == ARM::SP)
 814           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 815         else {
 816           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 817           UseRR = true;
 818         }
 819       } else
 820         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 821       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 822       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 823       if (UseRR)
 824         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 825       else
 826       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 827     } else if (TII.isStore(Opcode)) {
 828       // FIXME! This is horrific!!! We need register scavenging.
 829       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 830       // also a ABI register so it's possible that is is the register that is
 831       // being storing here. If that's the case, we do the following:
 832       // r12 = r2
 833       // Use r2 to materialize sp + offset
 834       // str r3, r2
 835       // r2 = r12
 836       unsigned ValReg = MI.getOperand(0).getReg();
 837       unsigned TmpReg = ARM::R3;
 838       bool UseRR = false;
 839       if (ValReg == ARM::R3) {
 840         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 841         TmpReg = ARM::R2;
 842       }
 843       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 844         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 845       if (Opcode == ARM::tSpill) {
 846         if (FrameReg == ARM::SP)
 847           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 848         else {
 849           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 850           UseRR = true;
 851         }
 852       } else
 853         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 854       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 855       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 856       if (UseRR)
 857         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 858       else
 859         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 860
 861       MachineBasicBlock::iterator NII = next(II);
 862       if (ValReg == ARM::R3)
 863         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 864       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 865         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 866     } else
 867       assert(false && "Unexpected opcode!");
 868   } else {
 869     // Insert a set of r12 with the full address: r12 = sp + offset
 870     // If the offset we have is too large to fit into the instruction, we need
 871     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 872     // out of 'Offset'.
 873     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 874                             isSub ? -Offset : Offset, TII);
 875     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 876   }
 877 }
 878
 879 void ARMRegisterInfo::
 880 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 881   // This tells PEI to spill the FP as if it is any other callee-save register
 882   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 883   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 884   // to combine multiple loads / stores.
 885   bool CanEliminateFrame = true;
 886   bool CS1Spilled = false;
 887   bool LRSpilled = false;
 888   unsigned NumGPRSpills = 0;
 889   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 890   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 891
 892   // Don't spill FP if the frame can be eliminated. This is determined
 893   // by scanning the callee-save registers to see if any is used.
 894   const unsigned *CSRegs = getCalleeSavedRegs();
 895   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 896   for (unsigned i = 0; CSRegs[i]; ++i) {
 897     unsigned Reg = CSRegs[i];
 898     bool Spilled = false;
 899     if (MF.isPhysRegUsed(Reg)) {
 900       Spilled = true;
 901       CanEliminateFrame = false;
 902     } else {
 903       // Check alias registers too.
 904       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 905         if (MF.isPhysRegUsed(*Aliases)) {
 906           Spilled = true;
 907           CanEliminateFrame = false;
 908         }
 909       }
 910     }
 911
 912     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 913       if (Spilled) {
 914         NumGPRSpills++;
 915
 916         if (!STI.isTargetDarwin()) {
 917           if (Reg == ARM::LR)
 918             LRSpilled = true;
 919           else
 920             CS1Spilled = true;
 921           continue;
 922         }
 923
 924         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 925         switch (Reg) {
 926         case ARM::LR:
 927           LRSpilled = true;
 928           // Fallthrough
 929         case ARM::R4:
 930         case ARM::R5:
 931         case ARM::R6:
 932         case ARM::R7:
 933           CS1Spilled = true;
 934           break;
 935         default:
 936           break;
 937         }
 938       } else {
 939         if (!STI.isTargetDarwin()) {
 940           UnspilledCS1GPRs.push_back(Reg);
 941           continue;
 942         }
 943
 944         switch (Reg) {
 945         case ARM::R4:
 946         case ARM::R5:
 947         case ARM::R6:
 948         case ARM::R7:
 949         case ARM::LR:
 950           UnspilledCS1GPRs.push_back(Reg);
 951           break;
 952         default:
 953           UnspilledCS2GPRs.push_back(Reg);
 954           break;
 955         }
 956       }
 957     }
 958   }
 959
 960   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 961   bool ForceLRSpill = false;
 962   if (!LRSpilled && AFI->isThumbFunction()) {
 963     unsigned FnSize = ARM::GetFunctionSize(MF);
 964     // Force LR spill if the Thumb function size is > 2048. This enables the
 965     // use of BL to implement far jump. If it turns out that it's not needed
 966     // the branch fix up path will undo it.
 967     if (FnSize >= (1 << 11)) {
 968       CanEliminateFrame = false;
 969       ForceLRSpill = true;
 970     }
 971   }
 972
 973   if (!CanEliminateFrame || hasFP(MF)) {
 974     AFI->setHasStackFrame(true);
 975
 976     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 977     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 978     if (!LRSpilled && CS1Spilled) {
 979       MF.changePhyRegUsed(ARM::LR, true);
 980       NumGPRSpills++;
 981       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 982                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 983       ForceLRSpill = false;
 984     }
 985
 986     // Darwin ABI requires FP to point to the stack slot that contains the
 987     // previous FP.
 988     if (STI.isTargetDarwin() || hasFP(MF)) {
 989       MF.changePhyRegUsed(FramePtr, true);
 990       NumGPRSpills++;
 991     }
 992
 993     // If stack and double are 8-byte aligned and we are spilling an odd number
 994     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 995     // the integer and double callee save areas.
 996     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 997     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 998       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 999         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
1000       else if (!UnspilledCS2GPRs.empty())
1001         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
1002     }
1003   }
1004
1005   if (ForceLRSpill) {
1006     MF.changePhyRegUsed(ARM::LR, true);
1007     AFI->setLRIsForceSpilled(true);
1008   }
1009 }
1010
1011 /// Move iterator pass the next bunch of callee save load / store ops for
1012 /// the particular spill area (1: integer area 1, 2: integer area 2,
1013 /// 3: fp area, 0: don't care).
1014 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1015                                    MachineBasicBlock::iterator &MBBI,
1016                                    int Opc, unsigned Area,
1017                                    const ARMSubtarget &STI) {
1018   while (MBBI != MBB.end() &&
1019          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1020     if (Area != 0) {
1021       bool Done = false;
1022       unsigned Category = 0;
1023       switch (MBBI->getOperand(0).getReg()) {
1024       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1025       case ARM::LR:
1026         Category = 1;
1027         break;
1028       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1029         Category = STI.isTargetDarwin() ? 2 : 1;
1030         break;
1031       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1032       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1033         Category = 3;
1034         break;
1035       default:
1036         Done = true;
1037         break;
1038       }
1039       if (Done || Category != Area)
1040         break;
1041     }
1042
1043     ++MBBI;
1044   }
1045 }
1046
1047 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1048   MachineBasicBlock &MBB = MF.front();
1049   MachineBasicBlock::iterator MBBI = MBB.begin();
1050   MachineFrameInfo  *MFI = MF.getFrameInfo();
1051   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1052   bool isThumb = AFI->isThumbFunction();
1053   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1054   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1055   unsigned NumBytes = MFI->getStackSize();
1056   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1057
1058   if (isThumb) {
1059     // Check if R3 is live in. It might have to be used as a scratch register.
1060     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1061          I != E; ++I) {
1062       if ((*I).first == ARM::R3) {
1063         AFI->setR3IsLiveIn(true);
1064         break;
1065       }
1066     }
1067
1068     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1069     NumBytes = (NumBytes + 3) & ~3;
1070     MFI->setStackSize(NumBytes);
1071   }
1072
1073   // Determine the sizes of each callee-save spill areas and record which frame
1074   // belongs to which callee-save spill areas.
1075   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1076   int FramePtrSpillFI = 0;
1077   if (!AFI->hasStackFrame()) {
1078     if (NumBytes != 0)
1079       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1080     return;
1081   }
1082
1083   if (VARegSaveSize)
1084     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1085
1086   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1087     unsigned Reg = CSI[i].getReg();
1088     int FI = CSI[i].getFrameIdx();
1089     switch (Reg) {
1090     case ARM::R4:
1091     case ARM::R5:
1092     case ARM::R6:
1093     case ARM::R7:
1094     case ARM::LR:
1095       if (Reg == FramePtr)
1096         FramePtrSpillFI = FI;
1097       AFI->addGPRCalleeSavedArea1Frame(FI);
1098       GPRCS1Size += 4;
1099       break;
1100     case ARM::R8:
1101     case ARM::R9:
1102     case ARM::R10:
1103     case ARM::R11:
1104       if (Reg == FramePtr)
1105         FramePtrSpillFI = FI;
1106       if (STI.isTargetDarwin()) {
1107         AFI->addGPRCalleeSavedArea2Frame(FI);
1108         GPRCS2Size += 4;
1109       } else {
1110         AFI->addGPRCalleeSavedArea1Frame(FI);
1111         GPRCS1Size += 4;
1112       }
1113       break;
1114     default:
1115       AFI->addDPRCalleeSavedAreaFrame(FI);
1116       DPRCSSize += 8;
1117     }
1118   }
1119
1120   if (Align == 8 && (GPRCS1Size & 7) != 0)
1121     // Pad CS1 to ensure proper alignment.
1122     GPRCS1Size += 4;
1123
1124   if (!isThumb) {
1125     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1126     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1127     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1128   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1129     ++MBBI;
1130
1131   // Darwin ABI requires FP to point to the stack slot that contains the
1132   // previous FP.
1133   if (STI.isTargetDarwin() || hasFP(MF))
1134     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1135       .addFrameIndex(FramePtrSpillFI).addImm(0);
1136
1137   if (!isThumb) {
1138     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1139     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1140
1141     // Build the new SUBri to adjust SP for FP callee-save spill area.
1142     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1143     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1144   }
1145
1146   // Determine starting offsets of spill areas.
1147   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1148   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1149   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1150   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1151   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1152   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1153   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1154
1155   NumBytes = DPRCSOffset;
1156   if (NumBytes) {
1157     // Insert it after all the callee-save spills.
1158     if (!isThumb)
1159       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1160     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1161   }
1162
1163   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1164   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1165   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1166 }
1167
1168 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1169   for (unsigned i = 0; CSRegs[i]; ++i)
1170     if (Reg == CSRegs[i])
1171       return true;
1172   return false;
1173 }
1174
1175 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1176   return ((MI->getOpcode() == ARM::FLDD ||
1177            MI->getOpcode() == ARM::LDR  ||
1178            MI->getOpcode() == ARM::tRestore) &&
1179           MI->getOperand(1).isFrameIndex() &&
1180           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1181 }
1182
1183 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1184                                    MachineBasicBlock &MBB) const {
1185   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1186   assert((MBBI->getOpcode() == ARM::BX_RET ||
1187           MBBI->getOpcode() == ARM::tBX_RET ||
1188           MBBI->getOpcode() == ARM::tPOP_RET) &&
1189          "Can only insert epilog into returning blocks");
1190
1191   MachineFrameInfo *MFI = MF.getFrameInfo();
1192   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1193   bool isThumb = AFI->isThumbFunction();
1194   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1195   int NumBytes = (int)MFI->getStackSize();
1196   if (!AFI->hasStackFrame()) {
1197     if (NumBytes != 0)
1198       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1199     return;
1200   }
1201
1202   // Unwind MBBI to point to first LDR / FLDD.
1203   const unsigned *CSRegs = getCalleeSavedRegs();
1204   if (MBBI != MBB.begin()) {
1205     do
1206       --MBBI;
1207     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1208     if (!isCSRestore(MBBI, CSRegs))
1209       ++MBBI;
1210   }
1211
1212   // Move SP to start of FP callee save spill area.
1213   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1214                AFI->getGPRCalleeSavedArea2Size() +
1215                AFI->getDPRCalleeSavedAreaSize());
1216   if (isThumb) {
1217     if (hasFP(MF)) {
1218       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1219       // Reset SP based on frame pointer only if the stack frame extends beyond
1220       // frame pointer stack slot or target is ELF and the function has FP.
1221       if (NumBytes)
1222         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1223       else
1224         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1225     } else {
1226       if (MBBI->getOpcode() == ARM::tBX_RET &&
1227           &MBB.front() != MBBI &&
1228           prior(MBBI)->getOpcode() == ARM::tPOP) {
1229         MachineBasicBlock::iterator PMBBI = prior(MBBI);
1230         emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1231       } else
1232         emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1233     }
1234   } else {
1235     // Darwin ABI requires FP to point to the stack slot that contains the
1236     // previous FP.
1237     if (STI.isTargetDarwin() || hasFP(MF)) {
1238       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1239       // Reset SP based on frame pointer only if the stack frame extends beyond
1240       // frame pointer stack slot or target is ELF and the function has FP.
1241       if (AFI->getGPRCalleeSavedArea2Size() ||
1242           AFI->getDPRCalleeSavedAreaSize()  ||
1243           AFI->getDPRCalleeSavedAreaOffset()||
1244           hasFP(MF))
1245         if (NumBytes)
1246           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1247             .addImm(NumBytes);
1248         else
1249           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1250     } else if (NumBytes) {
1251       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1252     }
1253
1254     // Move SP to start of integer callee save spill area 2.
1255     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1256     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1257
1258     // Move SP to start of integer callee save spill area 1.
1259     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1260     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1261
1262     // Move SP to SP upon entry to the function.
1263     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1264     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1265   }
1266
1267   if (VARegSaveSize) {
1268     if (isThumb)
1269       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1270       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1271       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1272
1273     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1274
1275     if (isThumb) {
1276       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1277       MBB.erase(MBBI);
1278     }
1279   }
1280 }
1281
1282 unsigned ARMRegisterInfo::getRARegister() const {
1283   return ARM::LR;
1284 }
1285
1286 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1287   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1288 }
1289
1290 #include "ARMGenRegisterInfo.inc"
1291