lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                                cl::Hidden,
  41                                cl::desc("Enable register scavenging on Thumb"));
  42
  43 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  44   using namespace ARM;
  45   switch (RegEnum) {
  46   case R0:  case S0:  case D0:  return 0;
  47   case R1:  case S1:  case D1:  return 1;
  48   case R2:  case S2:  case D2:  return 2;
  49   case R3:  case S3:  case D3:  return 3;
  50   case R4:  case S4:  case D4:  return 4;
  51   case R5:  case S5:  case D5:  return 5;
  52   case R6:  case S6:  case D6:  return 6;
  53   case R7:  case S7:  case D7:  return 7;
  54   case R8:  case S8:  case D8:  return 8;
  55   case R9:  case S9:  case D9:  return 9;
  56   case R10: case S10: case D10: return 10;
  57   case R11: case S11: case D11: return 11;
  58   case R12: case S12: case D12: return 12;
  59   case SP:  case S13: case D13: return 13;
  60   case LR:  case S14: case D14: return 14;
  61   case PC:  case S15: case D15: return 15;
  62   case S16: return 16;
  63   case S17: return 17;
  64   case S18: return 18;
  65   case S19: return 19;
  66   case S20: return 20;
  67   case S21: return 21;
  68   case S22: return 22;
  69   case S23: return 23;
  70   case S24: return 24;
  71   case S25: return 25;
  72   case S26: return 26;
  73   case S27: return 27;
  74   case S28: return 28;
  75   case S29: return 29;
  76   case S30: return 30;
  77   case S31: return 31;
  78   default:
  79     assert(0 && "Unknown ARM register!");
  80     abort();
  81   }
  82 }
  83
  84 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  85                                  const ARMSubtarget &sti)
  86   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  87     TII(tii), STI(sti),
  88     FramePtr((STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
  89 }
  90
  91 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  92                                                 MachineBasicBlock::iterator MI,
  93                                 const std::vector<CalleeSavedInfo> &CSI) const {
  94   MachineFunction &MF = *MBB.getParent();
  95   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  96   if (!AFI->isThumbFunction() || CSI.empty())
  97     return false;
  98
  99   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
 100   for (unsigned i = CSI.size(); i != 0; --i) {
 101     unsigned Reg = CSI[i-1].getReg();
 102     // Add the callee-saved register as live-in. It's killed at the spill.
 103     MBB.addLiveIn(Reg);
 104     MIB.addReg(Reg, false/*isDef*/,false/*isImp*/,true/*isKill*/);
 105   }
 106   return true;
 107 }
 108
 109 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 110                                                  MachineBasicBlock::iterator MI,
 111                                 const std::vector<CalleeSavedInfo> &CSI) const {
 112   MachineFunction &MF = *MBB.getParent();
 113   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 114   if (!AFI->isThumbFunction() || CSI.empty())
 115     return false;
 116
 117   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 118   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 119   MBB.insert(MI, PopMI);
 120   for (unsigned i = CSI.size(); i != 0; --i) {
 121     unsigned Reg = CSI[i-1].getReg();
 122     if (Reg == ARM::LR) {
 123       // Special epilogue for vararg functions. See emitEpilogue
 124       if (isVarArg)
 125         continue;
 126       Reg = ARM::PC;
 127       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 128       MBB.erase(MI);
 129     }
 130     PopMI->addRegOperand(Reg, true);
 131   }
 132   return true;
 133 }
 134
 135 void ARMRegisterInfo::
 136 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 137                     unsigned SrcReg, int FI,
 138                     const TargetRegisterClass *RC) const {
 139   if (RC == ARM::GPRRegisterClass) {
 140     MachineFunction &MF = *MBB.getParent();
 141     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 142     if (AFI->isThumbFunction())
 143       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg, false, false, true)
 144         .addFrameIndex(FI).addImm(0);
 145     else
 146       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg, false, false, true)
 147           .addFrameIndex(FI).addReg(0).addImm(0);
 148   } else if (RC == ARM::DPRRegisterClass) {
 149     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg, false, false, true)
 150     .addFrameIndex(FI).addImm(0);
 151   } else {
 152     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 153     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg, false, false, true)
 154       .addFrameIndex(FI).addImm(0);
 155   }
 156 }
 157
 158 void ARMRegisterInfo::
 159 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 160                      unsigned DestReg, int FI,
 161                      const TargetRegisterClass *RC) const {
 162   if (RC == ARM::GPRRegisterClass) {
 163     MachineFunction &MF = *MBB.getParent();
 164     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 165     if (AFI->isThumbFunction())
 166       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 167         .addFrameIndex(FI).addImm(0);
 168     else
 169       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 170       .addFrameIndex(FI).addReg(0).addImm(0);
 171   } else if (RC == ARM::DPRRegisterClass) {
 172     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 173       .addFrameIndex(FI).addImm(0);
 174   } else {
 175     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 176     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 177       .addFrameIndex(FI).addImm(0);
 178   }
 179 }
 180
 181 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 182                                    MachineBasicBlock::iterator I,
 183                                    unsigned DestReg, unsigned SrcReg,
 184                                    const TargetRegisterClass *RC) const {
 185   if (RC == ARM::GPRRegisterClass) {
 186     MachineFunction &MF = *MBB.getParent();
 187     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 188     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVr : ARM::MOVr),
 189             DestReg).addReg(SrcReg);
 190   } else if (RC == ARM::SPRRegisterClass)
 191     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 192   else if (RC == ARM::DPRRegisterClass)
 193     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 194   else
 195     abort();
 196 }
 197
 198 /// emitLoadConstPool - Emits a load from constpool to materialize the
 199 /// specified immediate.
 200 static void emitLoadConstPool(MachineBasicBlock &MBB,
 201                               MachineBasicBlock::iterator &MBBI,
 202                               unsigned DestReg, int Val,
 203                               const TargetInstrInfo &TII, bool isThumb) {
 204   MachineFunction &MF = *MBB.getParent();
 205   MachineConstantPool *ConstantPool = MF.getConstantPool();
 206   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 207   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 208   if (isThumb)
 209     BuildMI(MBB, MBBI, TII.get(ARM::tLDRcp), DestReg).addConstantPoolIndex(Idx);
 210   else
 211     BuildMI(MBB, MBBI, TII.get(ARM::LDRcp), DestReg).addConstantPoolIndex(Idx)
 212       .addReg(0).addImm(0);
 213 }
 214
 215 void ARMRegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 216                                     MachineBasicBlock::iterator I,
 217                                     unsigned DestReg,
 218                                     const MachineInstr *Orig) const {
 219   if (Orig->getOpcode() == ARM::MOVi2pieces) {
 220     emitLoadConstPool(MBB, I, DestReg, Orig->getOperand(1).getImmedValue(),
 221                       TII, false);
 222     return;
 223   }
 224
 225   MachineInstr *MI = Orig->clone();
 226   MI->getOperand(0).setReg(DestReg);
 227   MBB.insert(I, MI);
 228 }
 229
 230 /// isLowRegister - Returns true if the register is low register r0-r7.
 231 ///
 232 static bool isLowRegister(unsigned Reg) {
 233   using namespace ARM;
 234   switch (Reg) {
 235   case R0:  case R1:  case R2:  case R3:
 236   case R4:  case R5:  case R6:  case R7:
 237     return true;
 238   default:
 239     return false;
 240   }
 241 }
 242
 243 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 244                                                  unsigned OpNum, int FI) const {
 245   unsigned Opc = MI->getOpcode();
 246   MachineInstr *NewMI = NULL;
 247   switch (Opc) {
 248   default: break;
 249   case ARM::MOVr: {
 250     if (OpNum == 0) { // move -> store
 251       unsigned SrcReg = MI->getOperand(1).getReg();
 252       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 253         .addReg(0).addImm(0);
 254     } else {          // move -> load
 255       unsigned DstReg = MI->getOperand(0).getReg();
 256       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 257         .addImm(0);
 258     }
 259     break;
 260   }
 261   case ARM::tMOVr: {
 262     if (OpNum == 0) { // move -> store
 263       unsigned SrcReg = MI->getOperand(1).getReg();
 264       if (isPhysicalRegister(SrcReg) && !isLowRegister(SrcReg))
 265         // tSpill cannot take a high register operand.
 266         break;
 267       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 268         .addImm(0);
 269     } else {          // move -> load
 270       unsigned DstReg = MI->getOperand(0).getReg();
 271       if (isPhysicalRegister(DstReg) && !isLowRegister(DstReg))
 272         // tRestore cannot target a high register operand.
 273         break;
 274       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 275         .addImm(0);
 276     }
 277     break;
 278   }
 279   case ARM::FCPYS: {
 280     if (OpNum == 0) { // move -> store
 281       unsigned SrcReg = MI->getOperand(1).getReg();
 282       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 283         .addImm(0);
 284     } else {          // move -> load
 285       unsigned DstReg = MI->getOperand(0).getReg();
 286       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 287     }
 288     break;
 289   }
 290   case ARM::FCPYD: {
 291     if (OpNum == 0) { // move -> store
 292       unsigned SrcReg = MI->getOperand(1).getReg();
 293       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 294         .addImm(0);
 295     } else {          // move -> load
 296       unsigned DstReg = MI->getOperand(0).getReg();
 297       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 298     }
 299     break;
 300   }
 301   }
 302
 303   if (NewMI)
 304     NewMI->copyKillDeadInfo(MI);
 305   return NewMI;
 306 }
 307
 308 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 309   static const unsigned CalleeSavedRegs[] = {
 310     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 311     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 312
 313     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 314     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 315     0
 316   };
 317
 318   static const unsigned DarwinCalleeSavedRegs[] = {
 319     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 320     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 321
 322     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 323     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 324     0
 325   };
 326   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 327 }
 328
 329 const TargetRegisterClass* const *
 330 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 331   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 332     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 333     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 334     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 335
 336     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 337     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 338     0
 339   };
 340   return CalleeSavedRegClasses;
 341 }
 342
 343 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 344   // FIXME: avoid re-calculating this everytime.
 345   BitVector Reserved(getNumRegs());
 346   Reserved.set(ARM::SP);
 347   Reserved.set(ARM::PC);
 348   if (STI.isTargetDarwin() || hasFP(MF))
 349     Reserved.set(FramePtr);
 350   // Some targets reserve R9.
 351   if (STI.isR9Reserved())
 352     Reserved.set(ARM::R9);
 353   return Reserved;
 354 }
 355
 356 bool
 357 ARMRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 358   switch (Reg) {
 359   default: break;
 360   case ARM::SP:
 361   case ARM::PC:
 362     return true;
 363   case ARM::R7:
 364   case ARM::R11:
 365     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 366       return true;
 367     break;
 368   case ARM::R9:
 369     return STI.isR9Reserved();
 370   }
 371
 372   return false;
 373 }
 374
 375 bool
 376 ARMRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 377   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 378   return ThumbRegScavenging || !AFI->isThumbFunction();
 379 }
 380
 381 /// hasFP - Return true if the specified function should have a dedicated frame
 382 /// pointer register.  This is true if the function has variable sized allocas
 383 /// or if frame pointer elimination is disabled.
 384 ///
 385 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 386   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 387 }
 388
 389 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 390 // not required, we reserve argument space for call sites in the function
 391 // immediately on entry to the current function. This eliminates the need for
 392 // add/sub sp brackets around call sites. Returns true if the call frame is
 393 // included as part of the stack frame.
 394 bool ARMRegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
 395   const MachineFrameInfo *FFI = MF.getFrameInfo();
 396   unsigned CFSize = FFI->getMaxCallFrameSize();
 397   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 398   // It's not always a good idea to include the call frame as part of the
 399   // stack frame. ARM (especially Thumb) has small immediate offset to
 400   // address the stack frame. So a large call frame can cause poor codegen
 401   // and may even makes it impossible to scavenge a register.
 402   if (AFI->isThumbFunction()) {
 403     if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 404       return false;
 405   } else {
 406     if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 407       return false;
 408   }
 409   return !hasFP(MF);
 410 }
 411
 412 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 413 /// a destreg = basereg + immediate in ARM code.
 414 static
 415 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 416                              MachineBasicBlock::iterator &MBBI,
 417                              unsigned DestReg, unsigned BaseReg,
 418                              int NumBytes, const TargetInstrInfo &TII) {
 419   bool isSub = NumBytes < 0;
 420   if (isSub) NumBytes = -NumBytes;
 421
 422   while (NumBytes) {
 423     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 424     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 425     assert(ThisVal && "Didn't extract field correctly");
 426
 427     // We will handle these bits from offset, clear them.
 428     NumBytes &= ~ThisVal;
 429
 430     // Get the properly encoded SOImmVal field.
 431     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 432     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 433
 434     // Build the new ADD / SUB.
 435     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 436       .addReg(BaseReg, false, false, true).addImm(SOImmVal);
 437     BaseReg = DestReg;
 438   }
 439 }
 440
 441 /// calcNumMI - Returns the number of instructions required to materialize
 442 /// the specific add / sub r, c instruction.
 443 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 444                           unsigned NumBits, unsigned Scale) {
 445   unsigned NumMIs = 0;
 446   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 447
 448   if (Opc == ARM::tADDrSPi) {
 449     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 450     Bytes -= ThisVal;
 451     NumMIs++;
 452     NumBits = 8;
 453     Scale = 1;  // Followed by a number of tADDi8.
 454     Chunk = ((1 << NumBits) - 1) * Scale;
 455   }
 456
 457   NumMIs += Bytes / Chunk;
 458   if ((Bytes % Chunk) != 0)
 459     NumMIs++;
 460   if (ExtraOpc)
 461     NumMIs++;
 462   return NumMIs;
 463 }
 464
 465 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 466 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 467 /// in a register using mov / mvn sequences or load the immediate from a
 468 /// constpool entry.
 469 static
 470 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 471                                MachineBasicBlock::iterator &MBBI,
 472                                unsigned DestReg, unsigned BaseReg,
 473                                int NumBytes, bool CanChangeCC,
 474                                const TargetInstrInfo &TII) {
 475     bool isHigh = !isLowRegister(DestReg) ||
 476                   (BaseReg != 0 && !isLowRegister(BaseReg));
 477     bool isSub = false;
 478     // Subtract doesn't have high register version. Load the negative value
 479     // if either base or dest register is a high register. Also, if do not
 480     // issue sub as part of the sequence if condition register is to be
 481     // preserved.
 482     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 483       isSub = true;
 484       NumBytes = -NumBytes;
 485     }
 486     unsigned LdReg = DestReg;
 487     if (DestReg == ARM::SP) {
 488       assert(BaseReg == ARM::SP && "Unexpected!");
 489       LdReg = ARM::R3;
 490       BuildMI(MBB, MBBI, TII.get(ARM::tMOVr), ARM::R12)
 491         .addReg(ARM::R3, false, false, true);
 492     }
 493
 494     if (NumBytes <= 255 && NumBytes >= 0)
 495       BuildMI(MBB, MBBI, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 496     else if (NumBytes < 0 && NumBytes >= -255) {
 497       BuildMI(MBB, MBBI, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 498       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg)
 499         .addReg(LdReg, false, false, true);
 500     } else
 501       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII, true);
 502
 503     // Emit add / sub.
 504     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 505     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 506     if (DestReg == ARM::SP || isSub)
 507       MIB.addReg(BaseReg).addReg(LdReg, false, false, true);
 508     else
 509       MIB.addReg(LdReg).addReg(BaseReg, false, false, true);
 510     if (DestReg == ARM::SP)
 511       BuildMI(MBB, MBBI, TII.get(ARM::tMOVr), ARM::R3)
 512         .addReg(ARM::R12, false, false, true);
 513 }
 514
 515 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 516 /// a destreg = basereg + immediate in Thumb code.
 517 static
 518 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 519                                MachineBasicBlock::iterator &MBBI,
 520                                unsigned DestReg, unsigned BaseReg,
 521                                int NumBytes, const TargetInstrInfo &TII) {
 522   bool isSub = NumBytes < 0;
 523   unsigned Bytes = (unsigned)NumBytes;
 524   if (isSub) Bytes = -NumBytes;
 525   bool isMul4 = (Bytes & 3) == 0;
 526   bool isTwoAddr = false;
 527   bool DstNotEqBase = false;
 528   unsigned NumBits = 1;
 529   unsigned Scale = 1;
 530   int Opc = 0;
 531   int ExtraOpc = 0;
 532
 533   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 534     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 535     NumBits = 7;
 536     Scale = 4;
 537     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 538     isTwoAddr = true;
 539   } else if (!isSub && BaseReg == ARM::SP) {
 540     // r1 = add sp, 403
 541     // =>
 542     // r1 = add sp, 100 * 4
 543     // r1 = add r1, 3
 544     if (!isMul4) {
 545       Bytes &= ~3;
 546       ExtraOpc = ARM::tADDi3;
 547     }
 548     NumBits = 8;
 549     Scale = 4;
 550     Opc = ARM::tADDrSPi;
 551   } else {
 552     // sp = sub sp, c
 553     // r1 = sub sp, c
 554     // r8 = sub sp, c
 555     if (DestReg != BaseReg)
 556       DstNotEqBase = true;
 557     NumBits = 8;
 558     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 559     isTwoAddr = true;
 560   }
 561
 562   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 563   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 564   if (NumMIs > Threshold) {
 565     // This will expand into too many instructions. Load the immediate from a
 566     // constpool entry.
 567     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 568     return;
 569   }
 570
 571   if (DstNotEqBase) {
 572     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 573       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 574       unsigned Chunk = (1 << 3) - 1;
 575       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 576       Bytes -= ThisVal;
 577       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 578         .addReg(BaseReg, false, false, true).addImm(ThisVal);
 579     } else {
 580       BuildMI(MBB, MBBI, TII.get(ARM::tMOVr), DestReg)
 581         .addReg(BaseReg, false, false, true);
 582     }
 583     BaseReg = DestReg;
 584   }
 585
 586   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 587   while (Bytes) {
 588     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 589     Bytes -= ThisVal;
 590     ThisVal /= Scale;
 591     // Build the new tADD / tSUB.
 592     if (isTwoAddr)
 593       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 594     else {
 595       bool isKill = BaseReg != ARM::SP;
 596       BuildMI(MBB, MBBI, TII.get(Opc), DestReg)
 597         .addReg(BaseReg, false, false, isKill).addImm(ThisVal);
 598       BaseReg = DestReg;
 599
 600       if (Opc == ARM::tADDrSPi) {
 601         // r4 = add sp, imm
 602         // r4 = add r4, imm
 603         // ...
 604         NumBits = 8;
 605         Scale = 1;
 606         Chunk = ((1 << NumBits) - 1) * Scale;
 607         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 608         isTwoAddr = true;
 609       }
 610     }
 611   }
 612
 613   if (ExtraOpc)
 614     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg)
 615       .addReg(DestReg, false, false, true)
 616       .addImm(((unsigned)NumBytes) & 3);
 617 }
 618
 619 static
 620 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 621                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 622   if (isThumb)
 623     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 624   else
 625     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 626 }
 627
 628 void ARMRegisterInfo::
 629 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 630                               MachineBasicBlock::iterator I) const {
 631   if (!hasReservedCallFrame(MF)) {
 632     // If we have alloca, convert as follows:
 633     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 634     // ADJCALLSTACKUP   -> add, sp, sp, amount
 635     MachineInstr *Old = I;
 636     unsigned Amount = Old->getOperand(0).getImmedValue();
 637     if (Amount != 0) {
 638       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 639       // We need to keep the stack aligned properly.  To do this, we round the
 640       // amount of space needed for the outgoing arguments up to the next
 641       // alignment boundary.
 642       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 643       Amount = (Amount+Align-1)/Align*Align;
 644
 645       // Replace the pseudo instruction with a new instruction...
 646       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 647         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 648       } else {
 649         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 650         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 651       }
 652     }
 653   }
 654   MBB.erase(I);
 655 }
 656
 657 /// emitThumbConstant - Emit a series of instructions to materialize a
 658 /// constant.
 659 static void emitThumbConstant(MachineBasicBlock &MBB,
 660                               MachineBasicBlock::iterator &MBBI,
 661                               unsigned DestReg, int Imm,
 662                               const TargetInstrInfo &TII) {
 663   bool isSub = Imm < 0;
 664   if (isSub) Imm = -Imm;
 665
 666   int Chunk = (1 << 8) - 1;
 667   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 668   Imm -= ThisVal;
 669   BuildMI(MBB, MBBI, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 670   if (Imm > 0)
 671     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 672   if (isSub)
 673     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg)
 674       .addReg(DestReg, false, false, true);
 675 }
 676
 677 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
 678 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
 679 /// register first and then a spilled callee-saved register if that fails.
 680 static
 681 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
 682                              ARMFunctionInfo *AFI) {
 683   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
 684   if (Reg == 0)
 685     // Try a already spilled CS register.
 686     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
 687
 688   return Reg;
 689 }
 690
 691 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 692                                           int SPAdj, RegScavenger *RS) const{
 693   unsigned i = 0;
 694   MachineInstr &MI = *II;
 695   MachineBasicBlock &MBB = *MI.getParent();
 696   MachineFunction &MF = *MBB.getParent();
 697   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 698   bool isThumb = AFI->isThumbFunction();
 699
 700   while (!MI.getOperand(i).isFrameIndex()) {
 701     ++i;
 702     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 703   }
 704
 705   unsigned FrameReg = ARM::SP;
 706   int FrameIndex = MI.getOperand(i).getFrameIndex();
 707   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 708                MF.getFrameInfo()->getStackSize() + SPAdj;
 709
 710   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 711     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 712   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 713     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 714   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 715     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 716   else if (hasFP(MF)) {
 717     assert(SPAdj == 0 && "Unexpected");
 718     // There is alloca()'s in this function, must reference off the frame
 719     // pointer instead.
 720     FrameReg = getFrameRegister(MF);
 721     Offset -= AFI->getFramePtrSpillOffset();
 722   }
 723
 724   unsigned Opcode = MI.getOpcode();
 725   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 726   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 727   bool isSub = false;
 728
 729   if (Opcode == ARM::ADDri) {
 730     Offset += MI.getOperand(i+1).getImm();
 731     if (Offset == 0) {
 732       // Turn it into a move.
 733       MI.setInstrDescriptor(TII.get(ARM::MOVr));
 734       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 735       MI.RemoveOperand(i+1);
 736       return;
 737     } else if (Offset < 0) {
 738       Offset = -Offset;
 739       isSub = true;
 740       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 741     }
 742
 743     // Common case: small offset, fits into instruction.
 744     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 745     if (ImmedOffset != -1) {
 746       // Replace the FrameIndex with sp / fp
 747       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 748       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 749       return;
 750     }
 751
 752     // Otherwise, we fallback to common code below to form the imm offset with
 753     // a sequence of ADDri instructions.  First though, pull as much of the imm
 754     // into this ADDri as possible.
 755     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 756     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
 757
 758     // We will handle these bits from offset, clear them.
 759     Offset &= ~ThisImmVal;
 760
 761     // Get the properly encoded SOImmVal field.
 762     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 763     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 764     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 765   } else if (Opcode == ARM::tADDrSPi) {
 766     Offset += MI.getOperand(i+1).getImm();
 767
 768     // Can't use tADDrSPi if it's based off the frame pointer.
 769     unsigned NumBits = 0;
 770     unsigned Scale = 1;
 771     if (FrameReg != ARM::SP) {
 772       Opcode = ARM::tADDi3;
 773       MI.setInstrDescriptor(TII.get(ARM::tADDi3));
 774       NumBits = 3;
 775     } else {
 776       NumBits = 8;
 777       Scale = 4;
 778       assert((Offset & 3) == 0 &&
 779              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 780     }
 781
 782     if (Offset == 0) {
 783       // Turn it into a move.
 784       MI.setInstrDescriptor(TII.get(ARM::tMOVr));
 785       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 786       MI.RemoveOperand(i+1);
 787       return;
 788     }
 789
 790     // Common case: small offset, fits into instruction.
 791     unsigned Mask = (1 << NumBits) - 1;
 792     if (((Offset / Scale) & ~Mask) == 0) {
 793       // Replace the FrameIndex with sp / fp
 794       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 795       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 796       return;
 797     }
 798
 799     unsigned DestReg = MI.getOperand(0).getReg();
 800     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 801     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 802     // MI would expand into a large number of instructions. Don't try to
 803     // simplify the immediate.
 804     if (NumMIs > 2) {
 805       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 806       MBB.erase(II);
 807       return;
 808     }
 809
 810     if (Offset > 0) {
 811       // Translate r0 = add sp, imm to
 812       // r0 = add sp, 255*4
 813       // r0 = add r0, (imm - 255*4)
 814       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 815       MI.getOperand(i+1).ChangeToImmediate(Mask);
 816       Offset = (Offset - Mask * Scale);
 817       MachineBasicBlock::iterator NII = next(II);
 818       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 819     } else {
 820       // Translate r0 = add sp, -imm to
 821       // r0 = -imm (this is then translated into a series of instructons)
 822       // r0 = add r0, sp
 823       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 824       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 825       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 826       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 827     }
 828     return;
 829   } else {
 830     unsigned ImmIdx = 0;
 831     int InstrOffs = 0;
 832     unsigned NumBits = 0;
 833     unsigned Scale = 1;
 834     switch (AddrMode) {
 835     case ARMII::AddrMode2: {
 836       ImmIdx = i+2;
 837       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 838       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 839         InstrOffs *= -1;
 840       NumBits = 12;
 841       break;
 842     }
 843     case ARMII::AddrMode3: {
 844       ImmIdx = i+2;
 845       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 846       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 847         InstrOffs *= -1;
 848       NumBits = 8;
 849       break;
 850     }
 851     case ARMII::AddrMode5: {
 852       ImmIdx = i+1;
 853       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 854       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 855         InstrOffs *= -1;
 856       NumBits = 8;
 857       Scale = 4;
 858       break;
 859     }
 860     case ARMII::AddrModeTs: {
 861       ImmIdx = i+1;
 862       InstrOffs = MI.getOperand(ImmIdx).getImm();
 863       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 864       Scale = 4;
 865       break;
 866     }
 867     default:
 868       assert(0 && "Unsupported addressing mode!");
 869       abort();
 870       break;
 871     }
 872
 873     Offset += InstrOffs * Scale;
 874     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 875     if (Offset < 0 && !isThumb) {
 876       Offset = -Offset;
 877       isSub = true;
 878     }
 879
 880     // Common case: small offset, fits into instruction.
 881     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 882     int ImmedOffset = Offset / Scale;
 883     unsigned Mask = (1 << NumBits) - 1;
 884     if ((unsigned)Offset <= Mask * Scale) {
 885       // Replace the FrameIndex with sp
 886       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 887       if (isSub)
 888         ImmedOffset |= 1 << NumBits;
 889       ImmOp.ChangeToImmediate(ImmedOffset);
 890       return;
 891     }
 892
 893     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 894     if (AddrMode == ARMII::AddrModeTs) {
 895       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 896       // a different base register.
 897       NumBits = 5;
 898       Mask = (1 << NumBits) - 1;
 899     }
 900     // If this is a thumb spill / restore, we will be using a constpool load to
 901     // materialize the offset.
 902     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 903       ImmOp.ChangeToImmediate(0);
 904     else {
 905       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 906       ImmedOffset = ImmedOffset & Mask;
 907       if (isSub)
 908         ImmedOffset |= 1 << NumBits;
 909       ImmOp.ChangeToImmediate(ImmedOffset);
 910       Offset &= ~(Mask*Scale);
 911     }
 912   }
 913
 914   // If we get here, the immediate doesn't fit into the instruction.  We folded
 915   // as much as possible above, handle the rest, providing a register that is
 916   // SP+LargeImm.
 917   assert(Offset && "This code isn't needed if offset already handled!");
 918
 919   if (isThumb) {
 920     if (TII.isLoad(Opcode)) {
 921       // Use the destination register to materialize sp + offset.
 922       unsigned TmpReg = MI.getOperand(0).getReg();
 923       bool UseRR = false;
 924       if (Opcode == ARM::tRestore) {
 925         if (FrameReg == ARM::SP)
 926           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 927         else {
 928           emitLoadConstPool(MBB, II, TmpReg, Offset, TII, true);
 929           UseRR = true;
 930         }
 931       } else
 932         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 933       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 934       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 935       if (UseRR)
 936         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 937       else
 938         MI.addRegOperand(0, false); // tLDR has an extra register operand.
 939     } else if (TII.isStore(Opcode)) {
 940       // FIXME! This is horrific!!! We need register scavenging.
 941       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 942       // also a ABI register so it's possible that is is the register that is
 943       // being storing here. If that's the case, we do the following:
 944       // r12 = r2
 945       // Use r2 to materialize sp + offset
 946       // str r3, r2
 947       // r2 = r12
 948       unsigned ValReg = MI.getOperand(0).getReg();
 949       unsigned TmpReg = ARM::R3;
 950       bool UseRR = false;
 951       if (ValReg == ARM::R3) {
 952         BuildMI(MBB, II, TII.get(ARM::tMOVr), ARM::R12)
 953           .addReg(ARM::R2, false, false, true);
 954         TmpReg = ARM::R2;
 955       }
 956       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 957         BuildMI(MBB, II, TII.get(ARM::tMOVr), ARM::R12)
 958           .addReg(ARM::R3, false, false, true);
 959       if (Opcode == ARM::tSpill) {
 960         if (FrameReg == ARM::SP)
 961           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 962         else {
 963           emitLoadConstPool(MBB, II, TmpReg, Offset, TII, true);
 964           UseRR = true;
 965         }
 966       } else
 967         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 968       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 969       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 970       if (UseRR)
 971         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 972       else
 973         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 974
 975       MachineBasicBlock::iterator NII = next(II);
 976       if (ValReg == ARM::R3)
 977         BuildMI(MBB, NII, TII.get(ARM::tMOVr), ARM::R2)
 978           .addReg(ARM::R12, false, false, true);
 979       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 980         BuildMI(MBB, NII, TII.get(ARM::tMOVr), ARM::R3)
 981           .addReg(ARM::R12, false, false, true);
 982     } else
 983       assert(false && "Unexpected opcode!");
 984   } else {
 985     // Insert a set of r12 with the full address: r12 = sp + offset
 986     // If the offset we have is too large to fit into the instruction, we need
 987     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 988     // out of 'Offset'.
 989     unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
 990     if (ScratchReg == 0)
 991       // No register is "free". Scavenge a register.
 992       ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
 993     emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
 994                             isSub ? -Offset : Offset, TII);
 995     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
 996   }
 997 }
 998
 999 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
1000   const MachineFrameInfo *FFI = MF.getFrameInfo();
1001   int Offset = 0;
1002   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
1003     int FixedOff = -FFI->getObjectOffset(i);
1004     if (FixedOff > Offset) Offset = FixedOff;
1005   }
1006   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
1007     Offset += FFI->getObjectSize(i);
1008     unsigned Align = FFI->getObjectAlignment(i);
1009     // Adjust to alignment boundary
1010     Offset = (Offset+Align-1)/Align*Align;
1011   }
1012   return (unsigned)Offset;
1013 }
1014
1015 void
1016 ARMRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
1017                                                       RegScavenger *RS) const {
1018   // This tells PEI to spill the FP as if it is any other callee-save register
1019   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1020   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1021   // to combine multiple loads / stores.
1022   bool CanEliminateFrame = true;
1023   bool CS1Spilled = false;
1024   bool LRSpilled = false;
1025   unsigned NumGPRSpills = 0;
1026   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1027   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1028   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1029
1030   // Don't spill FP if the frame can be eliminated. This is determined
1031   // by scanning the callee-save registers to see if any is used.
1032   const unsigned *CSRegs = getCalleeSavedRegs();
1033   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
1034   for (unsigned i = 0; CSRegs[i]; ++i) {
1035     unsigned Reg = CSRegs[i];
1036     bool Spilled = false;
1037     if (MF.isPhysRegUsed(Reg)) {
1038       AFI->setCSRegisterIsSpilled(Reg);
1039       Spilled = true;
1040       CanEliminateFrame = false;
1041     } else {
1042       // Check alias registers too.
1043       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
1044         if (MF.isPhysRegUsed(*Aliases)) {
1045           Spilled = true;
1046           CanEliminateFrame = false;
1047         }
1048       }
1049     }
1050
1051     if (CSRegClasses[i] == &ARM::GPRRegClass) {
1052       if (Spilled) {
1053         NumGPRSpills++;
1054
1055         if (!STI.isTargetDarwin()) {
1056           if (Reg == ARM::LR)
1057             LRSpilled = true;
1058           else
1059             CS1Spilled = true;
1060           continue;
1061         }
1062
1063         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1064         switch (Reg) {
1065         case ARM::LR:
1066           LRSpilled = true;
1067           // Fallthrough
1068         case ARM::R4:
1069         case ARM::R5:
1070         case ARM::R6:
1071         case ARM::R7:
1072           CS1Spilled = true;
1073           break;
1074         default:
1075           break;
1076         }
1077       } else {
1078         if (!STI.isTargetDarwin()) {
1079           UnspilledCS1GPRs.push_back(Reg);
1080           continue;
1081         }
1082
1083         switch (Reg) {
1084         case ARM::R4:
1085         case ARM::R5:
1086         case ARM::R6:
1087         case ARM::R7:
1088         case ARM::LR:
1089           UnspilledCS1GPRs.push_back(Reg);
1090           break;
1091         default:
1092           UnspilledCS2GPRs.push_back(Reg);
1093           break;
1094         }
1095       }
1096     }
1097   }
1098
1099   bool ForceLRSpill = false;
1100   if (!LRSpilled && AFI->isThumbFunction()) {
1101     unsigned FnSize = ARM::GetFunctionSize(MF);
1102     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1103     // use of BL to implement far jump. If it turns out that it's not needed
1104     // then the branch fix up path will undo it.
1105     if (FnSize >= (1 << 11)) {
1106       CanEliminateFrame = false;
1107       ForceLRSpill = true;
1108     }
1109   }
1110
1111   bool ExtraCSSpill = false;
1112   if (!CanEliminateFrame || hasFP(MF)) {
1113     AFI->setHasStackFrame(true);
1114
1115     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1116     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1117     if (!LRSpilled && CS1Spilled) {
1118       MF.setPhysRegUsed(ARM::LR);
1119       AFI->setCSRegisterIsSpilled(ARM::LR);
1120       NumGPRSpills++;
1121       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1122                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1123       ForceLRSpill = false;
1124       ExtraCSSpill = true;
1125     }
1126
1127     // Darwin ABI requires FP to point to the stack slot that contains the
1128     // previous FP.
1129     if (STI.isTargetDarwin() || hasFP(MF)) {
1130       MF.setPhysRegUsed(FramePtr);
1131       NumGPRSpills++;
1132     }
1133
1134     // Estimate if we might need to scavenge a register at some point in order
1135     // to materialize a stack offset. If so, either spill one additiona
1136     // callee-saved register or reserve a special spill slot to facilitate
1137     // register scavenging.
1138     if (RS && !ExtraCSSpill && !AFI->isThumbFunction()) {
1139       MachineFrameInfo  *MFI = MF.getFrameInfo();
1140       unsigned Size = estimateStackSize(MF, MFI);
1141       unsigned Limit = (1 << 12) - 1;
1142       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
1143         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
1144           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
1145             if (I->getOperand(i).isFrameIndex()) {
1146               unsigned Opcode = I->getOpcode();
1147               const TargetInstrDescriptor &Desc = TII.get(Opcode);
1148               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1149               if (AddrMode == ARMII::AddrMode3) {
1150                 Limit = (1 << 8) - 1;
1151                 goto DoneEstimating;
1152               } else if (AddrMode == ARMII::AddrMode5) {
1153                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
1154                 if (ThisLimit < Limit)
1155                   Limit = ThisLimit;
1156               }
1157             }
1158         }
1159     DoneEstimating:
1160       if (Size >= Limit) {
1161         // If any non-reserved CS register isn't spilled, just spill one or two
1162         // extra. That should take care of it!
1163         unsigned Extra;
1164         while (!ExtraCSSpill && !UnspilledCS1GPRs.empty()) {
1165           unsigned Reg = UnspilledCS1GPRs.back();
1166           UnspilledCS1GPRs.pop_back();
1167           if (!isReservedReg(MF, Reg)) {
1168             Extra = Reg;
1169             ExtraCSSpill = true;
1170           }
1171         }
1172         while (!ExtraCSSpill && !UnspilledCS2GPRs.empty()) {
1173           unsigned Reg = UnspilledCS2GPRs.back();
1174           UnspilledCS2GPRs.pop_back();
1175           if (!isReservedReg(MF, Reg)) {
1176             Extra = Reg;
1177             ExtraCSSpill = true;
1178           }
1179         }
1180         if (ExtraCSSpill) {
1181           MF.setPhysRegUsed(Extra);
1182           AFI->setCSRegisterIsSpilled(Extra);
1183         } else {
1184           // Reserve a slot closest to SP or frame pointer.
1185           const TargetRegisterClass *RC = &ARM::GPRRegClass;
1186           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1187                                                            RC->getAlignment()));
1188         }
1189       }
1190     }
1191   }
1192
1193   if (ForceLRSpill) {
1194     MF.setPhysRegUsed(ARM::LR);
1195     AFI->setCSRegisterIsSpilled(ARM::LR);
1196     AFI->setLRIsSpilledForFarJump(true);
1197   }
1198 }
1199
1200 /// Move iterator pass the next bunch of callee save load / store ops for
1201 /// the particular spill area (1: integer area 1, 2: integer area 2,
1202 /// 3: fp area, 0: don't care).
1203 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1204                                    MachineBasicBlock::iterator &MBBI,
1205                                    int Opc, unsigned Area,
1206                                    const ARMSubtarget &STI) {
1207   while (MBBI != MBB.end() &&
1208          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1209     if (Area != 0) {
1210       bool Done = false;
1211       unsigned Category = 0;
1212       switch (MBBI->getOperand(0).getReg()) {
1213       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1214       case ARM::LR:
1215         Category = 1;
1216         break;
1217       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1218         Category = STI.isTargetDarwin() ? 2 : 1;
1219         break;
1220       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1221       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1222         Category = 3;
1223         break;
1224       default:
1225         Done = true;
1226         break;
1227       }
1228       if (Done || Category != Area)
1229         break;
1230     }
1231
1232     ++MBBI;
1233   }
1234 }
1235
1236 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1237   MachineBasicBlock &MBB = MF.front();
1238   MachineBasicBlock::iterator MBBI = MBB.begin();
1239   MachineFrameInfo  *MFI = MF.getFrameInfo();
1240   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1241   bool isThumb = AFI->isThumbFunction();
1242   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1243   unsigned NumBytes = MFI->getStackSize();
1244   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1245
1246   if (isThumb) {
1247     // Check if R3 is live in. It might have to be used as a scratch register.
1248     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1249          I != E; ++I) {
1250       if ((*I).first == ARM::R3) {
1251         AFI->setR3IsLiveIn(true);
1252         break;
1253       }
1254     }
1255
1256     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1257     NumBytes = (NumBytes + 3) & ~3;
1258     MFI->setStackSize(NumBytes);
1259   }
1260
1261   // Determine the sizes of each callee-save spill areas and record which frame
1262   // belongs to which callee-save spill areas.
1263   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1264   int FramePtrSpillFI = 0;
1265
1266   if (VARegSaveSize)
1267     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1268
1269   if (!AFI->hasStackFrame()) {
1270     if (NumBytes != 0)
1271       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1272     return;
1273   }
1274
1275   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1276     unsigned Reg = CSI[i].getReg();
1277     int FI = CSI[i].getFrameIdx();
1278     switch (Reg) {
1279     case ARM::R4:
1280     case ARM::R5:
1281     case ARM::R6:
1282     case ARM::R7:
1283     case ARM::LR:
1284       if (Reg == FramePtr)
1285         FramePtrSpillFI = FI;
1286       AFI->addGPRCalleeSavedArea1Frame(FI);
1287       GPRCS1Size += 4;
1288       break;
1289     case ARM::R8:
1290     case ARM::R9:
1291     case ARM::R10:
1292     case ARM::R11:
1293       if (Reg == FramePtr)
1294         FramePtrSpillFI = FI;
1295       if (STI.isTargetDarwin()) {
1296         AFI->addGPRCalleeSavedArea2Frame(FI);
1297         GPRCS2Size += 4;
1298       } else {
1299         AFI->addGPRCalleeSavedArea1Frame(FI);
1300         GPRCS1Size += 4;
1301       }
1302       break;
1303     default:
1304       AFI->addDPRCalleeSavedAreaFrame(FI);
1305       DPRCSSize += 8;
1306     }
1307   }
1308
1309   if (!isThumb) {
1310     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1311     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1312     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1313   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1314     ++MBBI;
1315
1316   // Darwin ABI requires FP to point to the stack slot that contains the
1317   // previous FP.
1318   if (STI.isTargetDarwin() || hasFP(MF))
1319     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1320       .addFrameIndex(FramePtrSpillFI).addImm(0);
1321
1322   if (!isThumb) {
1323     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1324     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1325
1326     // Build the new SUBri to adjust SP for FP callee-save spill area.
1327     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1328     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1329   }
1330
1331   // Determine starting offsets of spill areas.
1332   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1333   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1334   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1335   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1336   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1337   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1338   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1339
1340   NumBytes = DPRCSOffset;
1341   if (NumBytes) {
1342     // Insert it after all the callee-save spills.
1343     if (!isThumb)
1344       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1345     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1346   }
1347
1348   if(STI.isTargetELF() && hasFP(MF)) {
1349     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1350                              AFI->getFramePtrSpillOffset());
1351   }
1352
1353   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1354   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1355   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1356 }
1357
1358 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1359   for (unsigned i = 0; CSRegs[i]; ++i)
1360     if (Reg == CSRegs[i])
1361       return true;
1362   return false;
1363 }
1364
1365 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1366   return ((MI->getOpcode() == ARM::FLDD ||
1367            MI->getOpcode() == ARM::LDR  ||
1368            MI->getOpcode() == ARM::tRestore) &&
1369           MI->getOperand(1).isFrameIndex() &&
1370           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1371 }
1372
1373 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1374                                    MachineBasicBlock &MBB) const {
1375   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1376   assert((MBBI->getOpcode() == ARM::BX_RET ||
1377           MBBI->getOpcode() == ARM::tBX_RET ||
1378           MBBI->getOpcode() == ARM::tPOP_RET) &&
1379          "Can only insert epilog into returning blocks");
1380
1381   MachineFrameInfo *MFI = MF.getFrameInfo();
1382   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1383   bool isThumb = AFI->isThumbFunction();
1384   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1385   int NumBytes = (int)MFI->getStackSize();
1386   if (!AFI->hasStackFrame()) {
1387     if (NumBytes != 0)
1388       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1389   } else {
1390     // Unwind MBBI to point to first LDR / FLDD.
1391     const unsigned *CSRegs = getCalleeSavedRegs();
1392     if (MBBI != MBB.begin()) {
1393       do
1394         --MBBI;
1395       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1396       if (!isCSRestore(MBBI, CSRegs))
1397         ++MBBI;
1398     }
1399
1400     // Move SP to start of FP callee save spill area.
1401     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1402                  AFI->getGPRCalleeSavedArea2Size() +
1403                  AFI->getDPRCalleeSavedAreaSize());
1404     if (isThumb) {
1405       if (hasFP(MF)) {
1406         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1407         // Reset SP based on frame pointer only if the stack frame extends beyond
1408         // frame pointer stack slot or target is ELF and the function has FP.
1409         if (NumBytes)
1410           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1411         else
1412           BuildMI(MBB, MBBI, TII.get(ARM::tMOVr), ARM::SP).addReg(FramePtr);
1413       } else {
1414         if (MBBI->getOpcode() == ARM::tBX_RET &&
1415             &MBB.front() != MBBI &&
1416             prior(MBBI)->getOpcode() == ARM::tPOP) {
1417           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1418           emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1419         } else
1420           emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1421       }
1422     } else {
1423       // Darwin ABI requires FP to point to the stack slot that contains the
1424       // previous FP.
1425       if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1426         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1427         // Reset SP based on frame pointer only if the stack frame extends beyond
1428         // frame pointer stack slot or target is ELF and the function has FP.
1429         if (AFI->getGPRCalleeSavedArea2Size() ||
1430             AFI->getDPRCalleeSavedAreaSize()  ||
1431             AFI->getDPRCalleeSavedAreaOffset()||
1432             hasFP(MF))
1433           if (NumBytes)
1434             BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1435               .addImm(NumBytes);
1436           else
1437             BuildMI(MBB, MBBI, TII.get(ARM::MOVr), ARM::SP).addReg(FramePtr);
1438       } else if (NumBytes) {
1439         emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1440       }
1441
1442       // Move SP to start of integer callee save spill area 2.
1443       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1444       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1445
1446       // Move SP to start of integer callee save spill area 1.
1447       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1448       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1449
1450       // Move SP to SP upon entry to the function.
1451       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1452       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1453     }
1454   }
1455
1456   if (VARegSaveSize) {
1457     if (isThumb)
1458       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1459       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1460       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1461
1462     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1463
1464     if (isThumb) {
1465       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1466       MBB.erase(MBBI);
1467     }
1468   }
1469 }
1470
1471 unsigned ARMRegisterInfo::getRARegister() const {
1472   return ARM::LR;
1473 }
1474
1475 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1476   if (STI.isTargetDarwin() || hasFP(MF))
1477     return (STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11;
1478   else
1479     return ARM::SP;
1480 }
1481
1482 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1483   assert(0 && "What is the exception register");
1484   return 0;
1485 }
1486
1487 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1488   assert(0 && "What is the exception handler register");
1489   return 0;
1490 }
1491
1492 #include "ARMGenRegisterInfo.inc"
1493