lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <algorithm>
  34 #include <iostream>
  35 using namespace llvm;
  36
  37 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  38   using namespace ARM;
  39   switch (RegEnum) {
  40   case R0:  case S0:  case D0:  return 0;
  41   case R1:  case S1:  case D1:  return 1;
  42   case R2:  case S2:  case D2:  return 2;
  43   case R3:  case S3:  case D3:  return 3;
  44   case R4:  case S4:  case D4:  return 4;
  45   case R5:  case S5:  case D5:  return 5;
  46   case R6:  case S6:  case D6:  return 6;
  47   case R7:  case S7:  case D7:  return 7;
  48   case R8:  case S8:  case D8:  return 8;
  49   case R9:  case S9:  case D9:  return 9;
  50   case R10: case S10: case D10: return 10;
  51   case R11: case S11: case D11: return 11;
  52   case R12: case S12: case D12: return 12;
  53   case SP:  case S13: case D13: return 13;
  54   case LR:  case S14: case D14: return 14;
  55   case PC:  case S15: case D15: return 15;
  56   case S16: return 16;
  57   case S17: return 17;
  58   case S18: return 18;
  59   case S19: return 19;
  60   case S20: return 20;
  61   case S21: return 21;
  62   case S22: return 22;
  63   case S23: return 23;
  64   case S24: return 24;
  65   case S25: return 25;
  66   case S26: return 26;
  67   case S27: return 27;
  68   case S28: return 28;
  69   case S29: return 29;
  70   case S30: return 30;
  71   case S31: return 31;
  72   default:
  73     std::cerr << "Unknown ARM register!\n";
  74     abort();
  75   }
  76 }
  77
  78 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  79                                  const ARMSubtarget &sti)
  80   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  81     TII(tii), STI(sti),
  82     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  83 }
  84
  85 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  86                                                 MachineBasicBlock::iterator MI,
  87                                 const std::vector<CalleeSavedInfo> &CSI) const {
  88   MachineFunction &MF = *MBB.getParent();
  89   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  90   if (!AFI->isThumbFunction() || CSI.empty())
  91     return false;
  92
  93   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  94   for (unsigned i = CSI.size(); i != 0; --i)
  95     MIB.addReg(CSI[i-1].getReg());
  96   return true;
  97 }
  98
  99 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                  MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 108   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 109   MBB.insert(MI, PopMI);
 110   for (unsigned i = CSI.size(); i != 0; --i) {
 111     unsigned Reg = CSI[i-1].getReg();
 112     if (Reg == ARM::LR) {
 113       // Special epilogue for vararg functions. See emitEpilogue
 114       if (isVarArg)
 115         continue;
 116       Reg = ARM::PC;
 117       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 118       MBB.erase(MI);
 119     }
 120     PopMI->addRegOperand(Reg, true);
 121   }
 122   return true;
 123 }
 124
 125 void ARMRegisterInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, int FI,
 128                     const TargetRegisterClass *RC) const {
 129   if (RC == ARM::GPRRegisterClass) {
 130     MachineFunction &MF = *MBB.getParent();
 131     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 132     if (AFI->isThumbFunction())
 133       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg)
 134         .addFrameIndex(FI).addImm(0);
 135     else
 136       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 137           .addFrameIndex(FI).addReg(0).addImm(0);
 138   } else if (RC == ARM::DPRRegisterClass) {
 139     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 140     .addFrameIndex(FI).addImm(0);
 141   } else {
 142     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 143     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 144       .addFrameIndex(FI).addImm(0);
 145   }
 146 }
 147
 148 void ARMRegisterInfo::
 149 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 150                      unsigned DestReg, int FI,
 151                      const TargetRegisterClass *RC) const {
 152   if (RC == ARM::GPRRegisterClass) {
 153     MachineFunction &MF = *MBB.getParent();
 154     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 155     if (AFI->isThumbFunction())
 156       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 157         .addFrameIndex(FI).addImm(0);
 158     else
 159       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 160       .addFrameIndex(FI).addReg(0).addImm(0);
 161   } else if (RC == ARM::DPRRegisterClass) {
 162     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 163       .addFrameIndex(FI).addImm(0);
 164   } else {
 165     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 166     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 167       .addFrameIndex(FI).addImm(0);
 168   }
 169 }
 170
 171 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 172                                    MachineBasicBlock::iterator I,
 173                                    unsigned DestReg, unsigned SrcReg,
 174                                    const TargetRegisterClass *RC) const {
 175   if (RC == ARM::GPRRegisterClass) {
 176     MachineFunction &MF = *MBB.getParent();
 177     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 178     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 179             DestReg).addReg(SrcReg);
 180   } else if (RC == ARM::SPRRegisterClass)
 181     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 182   else if (RC == ARM::DPRRegisterClass)
 183     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 184   else
 185     abort();
 186 }
 187
 188 /// isLowRegister - Returns true if the register is low register r0-r7.
 189 ///
 190 static bool isLowRegister(unsigned Reg) {
 191   using namespace ARM;
 192   switch (Reg) {
 193   case R0:  case R1:  case R2:  case R3:
 194   case R4:  case R5:  case R6:  case R7:
 195     return true;
 196   default:
 197     return false;
 198   }
 199 }
 200
 201 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 202                                                  unsigned OpNum, int FI) const {
 203   unsigned Opc = MI->getOpcode();
 204   MachineInstr *NewMI = NULL;
 205   switch (Opc) {
 206   default: break;
 207   case ARM::MOVrr: {
 208     if (OpNum == 0) { // move -> store
 209       unsigned SrcReg = MI->getOperand(1).getReg();
 210       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 211         .addReg(0).addImm(0);
 212     } else {          // move -> load
 213       unsigned DstReg = MI->getOperand(0).getReg();
 214       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 215         .addImm(0);
 216     }
 217     break;
 218   }
 219   case ARM::tMOVrr: {
 220     if (OpNum == 0) { // move -> store
 221       unsigned SrcReg = MI->getOperand(1).getReg();
 222       if (!isLowRegister(SrcReg))
 223         // tSpill cannot take a high register operand.
 224         break;
 225       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 226         .addImm(0);
 227     } else {          // move -> load
 228       unsigned DstReg = MI->getOperand(0).getReg();
 229       if (!isLowRegister(DstReg))
 230         // tRestore cannot target a high register operand.
 231         break;
 232       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 233         .addImm(0);
 234     }
 235     break;
 236   }
 237   case ARM::FCPYS: {
 238     if (OpNum == 0) { // move -> store
 239       unsigned SrcReg = MI->getOperand(1).getReg();
 240       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 241         .addImm(0);
 242     } else {          // move -> load
 243       unsigned DstReg = MI->getOperand(0).getReg();
 244       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 245     }
 246     break;
 247   }
 248   case ARM::FCPYD: {
 249     if (OpNum == 0) { // move -> store
 250       unsigned SrcReg = MI->getOperand(1).getReg();
 251       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 252         .addImm(0);
 253     } else {          // move -> load
 254       unsigned DstReg = MI->getOperand(0).getReg();
 255       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 256     }
 257     break;
 258   }
 259   }
 260
 261   if (NewMI)
 262     NewMI->copyKillDeadInfo(MI);
 263   return NewMI;
 264 }
 265
 266 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 267   static const unsigned CalleeSavedRegs[] = {
 268     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 269     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 270
 271     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 272     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 273     0
 274   };
 275
 276   static const unsigned DarwinCalleeSavedRegs[] = {
 277     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 278     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 279
 280     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 281     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 282     0
 283   };
 284   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 285 }
 286
 287 const TargetRegisterClass* const *
 288 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 289   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 290     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 291     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 292     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 293
 294     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 295     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 296     0
 297   };
 298   return CalleeSavedRegClasses;
 299 }
 300
 301 /// hasFP - Return true if the specified function should have a dedicated frame
 302 /// pointer register.  This is true if the function has variable sized allocas
 303 /// or if frame pointer elimination is disabled.
 304 ///
 305 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 306   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 307 }
 308
 309 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 310 /// a destreg = basereg + immediate in ARM code.
 311 static
 312 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 313                              MachineBasicBlock::iterator &MBBI,
 314                              unsigned DestReg, unsigned BaseReg,
 315                              int NumBytes, const TargetInstrInfo &TII) {
 316   bool isSub = NumBytes < 0;
 317   if (isSub) NumBytes = -NumBytes;
 318
 319   while (NumBytes) {
 320     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 321     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 322     assert(ThisVal && "Didn't extract field correctly");
 323
 324     // We will handle these bits from offset, clear them.
 325     NumBytes &= ~ThisVal;
 326
 327     // Get the properly encoded SOImmVal field.
 328     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 329     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 330
 331     // Build the new ADD / SUB.
 332     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 333       .addReg(BaseReg).addImm(SOImmVal);
 334     BaseReg = DestReg;
 335   }
 336 }
 337
 338 /// calcNumMI - Returns the number of instructions required to materialize
 339 /// the specific add / sub r, c instruction.
 340 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 341                           unsigned NumBits, unsigned Scale) {
 342   unsigned NumMIs = 0;
 343   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 344
 345   if (Opc == ARM::tADDrSPi) {
 346     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 347     Bytes -= ThisVal;
 348     NumMIs++;
 349     NumBits = 8;
 350     Scale = 1;
 351     Chunk = ((1 << NumBits) - 1) * Scale;
 352   }
 353
 354   NumMIs += Bytes / Chunk;
 355   if ((Bytes % Chunk) != 0)
 356     NumMIs++;
 357   if (ExtraOpc)
 358     NumMIs++;
 359   return NumMIs;
 360 }
 361
 362 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 363 /// immediate.
 364 static void emitLoadConstPool(MachineBasicBlock &MBB,
 365                               MachineBasicBlock::iterator &MBBI,
 366                               unsigned DestReg, int NumBytes,
 367                               const TargetInstrInfo &TII) {
 368   MachineFunction &MF = *MBB.getParent();
 369   MachineConstantPool *ConstantPool = MF.getConstantPool();
 370   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 371   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 372   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 373 }
 374
 375 /// emitThumbRegPlusConstPool - Emits a series of instructions to materialize
 376 /// a destreg = basereg + immediate in Thumb code. Load the immediate from a
 377 /// constpool entry.
 378 static
 379 void emitThumbRegPlusConstPool(MachineBasicBlock &MBB,
 380                                MachineBasicBlock::iterator &MBBI,
 381                                unsigned DestReg, unsigned BaseReg,
 382                                int NumBytes, bool CanChangeCC,
 383                                const TargetInstrInfo &TII) {
 384     bool isHigh = !isLowRegister(DestReg) ||
 385                   (BaseReg != 0 && !isLowRegister(BaseReg));
 386     bool isSub = false;
 387     // Subtract doesn't have high register version. Load the negative value
 388     // if either base or dest register is a high register. Also, if do not
 389     // issue sub as part of the sequence if condition register is to be
 390     // preserved.
 391     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 392       isSub = true;
 393       NumBytes = -NumBytes;
 394     }
 395     unsigned LdReg = DestReg;
 396     if (DestReg == ARM::SP) {
 397       assert(BaseReg == ARM::SP && "Unexpected!");
 398       LdReg = ARM::R3;
 399       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 400     }
 401
 402     if (NumBytes <= 255 && NumBytes >= 0)
 403       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 404     else if (NumBytes < 0 && NumBytes >= -255) {
 405       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 406       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg).addReg(LdReg);
 407     } else
 408       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 409
 410     // Emit add / sub.
 411     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 412     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 413     if (DestReg == ARM::SP)
 414       MIB.addReg(BaseReg).addReg(LdReg);
 415     else if (isSub)
 416       MIB.addReg(BaseReg).addReg(LdReg);
 417     else
 418       MIB.addReg(LdReg).addReg(BaseReg);
 419     if (DestReg == ARM::SP)
 420       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 421 }
 422
 423 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 424 /// a destreg = basereg + immediate in Thumb code.
 425 static
 426 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 427                                MachineBasicBlock::iterator &MBBI,
 428                                unsigned DestReg, unsigned BaseReg,
 429                                int NumBytes, const TargetInstrInfo &TII) {
 430   bool isSub = NumBytes < 0;
 431   unsigned Bytes = (unsigned)NumBytes;
 432   if (isSub) Bytes = -NumBytes;
 433   bool isMul4 = (Bytes & 3) == 0;
 434   bool isTwoAddr = false;
 435   bool DstNotEqBase = false;
 436   unsigned NumBits = 1;
 437   unsigned Scale = 1;
 438   int Opc = 0;
 439   int ExtraOpc = 0;
 440
 441   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 442     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 443     NumBits = 7;
 444     Scale = 4;
 445     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 446     isTwoAddr = true;
 447   } else if (!isSub && BaseReg == ARM::SP) {
 448     // r1 = add sp, 403
 449     // =>
 450     // r1 = add sp, 100 * 4
 451     // r1 = add r1, 3
 452     if (!isMul4) {
 453       Bytes &= ~3;
 454       ExtraOpc = ARM::tADDi3;
 455     }
 456     NumBits = 8;
 457     Scale = 4;
 458     Opc = ARM::tADDrSPi;
 459   } else {
 460     // sp = sub sp, c
 461     // r1 = sub sp, c
 462     // r8 = sub sp, c
 463     if (DestReg != BaseReg)
 464       DstNotEqBase = true;
 465     NumBits = 8;
 466     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 467     isTwoAddr = true;
 468   }
 469
 470   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 471   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 472   if (NumMIs > Threshold) {
 473     // This will expand into too many instructions. Load the immediate from a
 474     // constpool entry.
 475     emitThumbRegPlusConstPool(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 476     return;
 477   }
 478
 479   if (DstNotEqBase) {
 480     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 481       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 482       unsigned Chunk = (1 << 3) - 1;
 483       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 484       Bytes -= ThisVal;
 485       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 486         .addReg(BaseReg).addImm(ThisVal);
 487     } else {
 488       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 489     }
 490     BaseReg = DestReg;
 491   }
 492
 493   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 494   while (Bytes) {
 495     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 496     Bytes -= ThisVal;
 497     ThisVal /= Scale;
 498     // Build the new tADD / tSUB.
 499     if (isTwoAddr)
 500       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 501     else {
 502       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 503       BaseReg = DestReg;
 504
 505       if (Opc == ARM::tADDrSPi) {
 506         // r4 = add sp, imm
 507         // r4 = add r4, imm
 508         // ...
 509         NumBits = 8;
 510         Scale = 1;
 511         Chunk = ((1 << NumBits) - 1) * Scale;
 512         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 513         isTwoAddr = true;
 514       }
 515     }
 516   }
 517
 518   if (ExtraOpc)
 519     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 520       .addImm(((unsigned)NumBytes) & 3);
 521 }
 522
 523 static
 524 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 525                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 526   if (isThumb)
 527     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 528   else
 529     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 530 }
 531
 532 void ARMRegisterInfo::
 533 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 534                               MachineBasicBlock::iterator I) const {
 535   if (hasFP(MF)) {
 536     // If we have alloca, convert as follows:
 537     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 538     // ADJCALLSTACKUP   -> add, sp, sp, amount
 539     MachineInstr *Old = I;
 540     unsigned Amount = Old->getOperand(0).getImmedValue();
 541     if (Amount != 0) {
 542       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 543       // We need to keep the stack aligned properly.  To do this, we round the
 544       // amount of space needed for the outgoing arguments up to the next
 545       // alignment boundary.
 546       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 547       Amount = (Amount+Align-1)/Align*Align;
 548
 549       // Replace the pseudo instruction with a new instruction...
 550       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 551         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 552       } else {
 553         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 554         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 555       }
 556     }
 557   }
 558   MBB.erase(I);
 559 }
 560
 561 /// emitThumbConstant - Emit a series of instructions to materialize a
 562 /// constant.
 563 static void emitThumbConstant(MachineBasicBlock &MBB,
 564                               MachineBasicBlock::iterator &MBBI,
 565                               unsigned DestReg, int Imm,
 566                               const TargetInstrInfo &TII) {
 567   bool isSub = Imm < 0;
 568   if (isSub) Imm = -Imm;
 569
 570   int Chunk = (1 << 8) - 1;
 571   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 572   Imm -= ThisVal;
 573   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 574   if (Imm > 0)
 575     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 576   if (isSub)
 577     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 578 }
 579
 580 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 581   unsigned i = 0;
 582   MachineInstr &MI = *II;
 583   MachineBasicBlock &MBB = *MI.getParent();
 584   MachineFunction &MF = *MBB.getParent();
 585   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 586   bool isThumb = AFI->isThumbFunction();
 587
 588   while (!MI.getOperand(i).isFrameIndex()) {
 589     ++i;
 590     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 591   }
 592
 593   unsigned FrameReg = ARM::SP;
 594   int FrameIndex = MI.getOperand(i).getFrameIndex();
 595   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 596                MF.getFrameInfo()->getStackSize();
 597
 598   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 599     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 600   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 601     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 602   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 603     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 604   else if (hasFP(MF)) {
 605     // There is alloca()'s in this function, must reference off the frame
 606     // pointer instead.
 607     FrameReg = getFrameRegister(MF);
 608     Offset -= AFI->getFramePtrSpillOffset();
 609   }
 610
 611   unsigned Opcode = MI.getOpcode();
 612   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 613   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 614   bool isSub = false;
 615
 616   if (Opcode == ARM::ADDri) {
 617     Offset += MI.getOperand(i+1).getImm();
 618     if (Offset == 0) {
 619       // Turn it into a move.
 620       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 621       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 622       MI.RemoveOperand(i+1);
 623       return;
 624     } else if (Offset < 0) {
 625       Offset = -Offset;
 626       isSub = true;
 627       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 628     }
 629
 630     // Common case: small offset, fits into instruction.
 631     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 632     if (ImmedOffset != -1) {
 633       // Replace the FrameIndex with sp / fp
 634       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 635       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 636       return;
 637     }
 638
 639     // Otherwise, we fallback to common code below to form the imm offset with
 640     // a sequence of ADDri instructions.  First though, pull as much of the imm
 641     // into this ADDri as possible.
 642     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 643     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 644
 645     // We will handle these bits from offset, clear them.
 646     Offset &= ~ThisImmVal;
 647
 648     // Get the properly encoded SOImmVal field.
 649     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 650     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 651     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 652   } else if (Opcode == ARM::tADDrSPi) {
 653     Offset += MI.getOperand(i+1).getImm();
 654     assert((Offset & 3) == 0 &&
 655            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 656     if (Offset == 0) {
 657       // Turn it into a move.
 658       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 659       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 660       MI.RemoveOperand(i+1);
 661       return;
 662     }
 663
 664     // Common case: small offset, fits into instruction.
 665     if (((Offset >> 2) & ~255U) == 0) {
 666       // Replace the FrameIndex with sp / fp
 667       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 668       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 669       return;
 670     }
 671
 672     unsigned DestReg = MI.getOperand(0).getReg();
 673     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 674     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 675     // MI would expand into a large number of instructions. Don't try to
 676     // simplify the immediate.
 677     if (NumMIs > 2) {
 678       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 679       MBB.erase(II);
 680       return;
 681     }
 682
 683     if (Offset > 0) {
 684       // Translate r0 = add sp, imm to
 685       // r0 = add sp, 255*4
 686       // r0 = add r0, (imm - 255*4)
 687       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 688       MI.getOperand(i+1).ChangeToImmediate(255);
 689       Offset = (Offset - 255 * 4);
 690       MachineBasicBlock::iterator NII = next(II);
 691       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 692     } else {
 693       // Translate r0 = add sp, -imm to
 694       // r0 = -imm (this is then translated into a series of instructons)
 695       // r0 = add r0, sp
 696       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 697       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 698       MI.getOperand(i).ChangeToRegister(DestReg, false);
 699       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 700     }
 701     return;
 702   } else {
 703     unsigned ImmIdx = 0;
 704     int InstrOffs = 0;
 705     unsigned NumBits = 0;
 706     unsigned Scale = 1;
 707     switch (AddrMode) {
 708     case ARMII::AddrMode2: {
 709       ImmIdx = i+2;
 710       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 711       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 712         InstrOffs *= -1;
 713       NumBits = 12;
 714       break;
 715     }
 716     case ARMII::AddrMode3: {
 717       ImmIdx = i+2;
 718       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 719       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 720         InstrOffs *= -1;
 721       NumBits = 8;
 722       break;
 723     }
 724     case ARMII::AddrMode5: {
 725       ImmIdx = i+1;
 726       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 727       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 728         InstrOffs *= -1;
 729       NumBits = 8;
 730       Scale = 4;
 731       break;
 732     }
 733     case ARMII::AddrModeTs: {
 734       ImmIdx = i+1;
 735       InstrOffs = MI.getOperand(ImmIdx).getImm();
 736       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 737       Scale = 4;
 738       break;
 739     }
 740     default:
 741       std::cerr << "Unsupported addressing mode!\n";
 742       abort();
 743       break;
 744     }
 745
 746     Offset += InstrOffs * Scale;
 747     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 748     if (Offset < 0 && !isThumb) {
 749       Offset = -Offset;
 750       isSub = true;
 751     }
 752
 753     // Common case: small offset, fits into instruction.
 754     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 755     int ImmedOffset = Offset / Scale;
 756     unsigned Mask = (1 << NumBits) - 1;
 757     if ((unsigned)Offset <= Mask * Scale) {
 758       // Replace the FrameIndex with sp
 759       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 760       if (isSub)
 761         ImmedOffset |= 1 << NumBits;
 762       ImmOp.ChangeToImmediate(ImmedOffset);
 763       return;
 764     }
 765
 766     // If this is a thumb spill / restore, we will be using a constpool load to
 767     // materialize the offset.
 768     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 769     if (AddrMode == ARMII::AddrModeTs && !isThumSpillRestore) {
 770       if (AddrMode == ARMII::AddrModeTs) {
 771         // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 772         // a different base register.
 773         NumBits = 5;
 774         Mask = (1 << NumBits) - 1;
 775       }
 776       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 777       ImmedOffset = ImmedOffset & Mask;
 778       if (isSub)
 779         ImmedOffset |= 1 << NumBits;
 780       ImmOp.ChangeToImmediate(ImmedOffset);
 781       Offset &= ~(Mask*Scale);
 782     }
 783   }
 784
 785   // If we get here, the immediate doesn't fit into the instruction.  We folded
 786   // as much as possible above, handle the rest, providing a register that is
 787   // SP+LargeImm.
 788   assert(Offset && "This code isn't needed if offset already handled!");
 789
 790   if (isThumb) {
 791     if (TII.isLoad(Opcode)) {
 792       // Use the destination register to materialize sp + offset.
 793       unsigned TmpReg = MI.getOperand(0).getReg();
 794       bool UseRR = false;
 795       if (Opcode == ARM::tRestore) {
 796         if (FrameReg == ARM::SP)
 797           emitThumbRegPlusConstPool(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 798         else {
 799           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 800           UseRR = true;
 801         }
 802       } else
 803         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 804       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 805       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 806       if (UseRR)
 807         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 808       else
 809       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 810     } else if (TII.isStore(Opcode)) {
 811       // FIXME! This is horrific!!! We need register scavenging.
 812       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 813       // also a ABI register so it's possible that is is the register that is
 814       // being storing here. If that's the case, we do the following:
 815       // r12 = r2
 816       // Use r2 to materialize sp + offset
 817       // str r3, r2
 818       // r2 = r12
 819       unsigned ValReg = MI.getOperand(0).getReg();
 820       unsigned TmpReg = ARM::R3;
 821       bool UseRR = false;
 822       if (ValReg == ARM::R3) {
 823         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 824         TmpReg = ARM::R2;
 825       }
 826       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 827         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 828       if (Opcode == ARM::tSpill) {
 829         if (FrameReg == ARM::SP)
 830           emitThumbRegPlusConstPool(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 831         else {
 832           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 833           UseRR = true;
 834         }
 835       } else
 836         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 837       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 838       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 839       if (UseRR)
 840         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 841       else
 842         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 843
 844       MachineBasicBlock::iterator NII = next(II);
 845       if (ValReg == ARM::R3)
 846         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 847       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 848         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 849     } else
 850       assert(false && "Unexpected opcode!");
 851   } else {
 852     // Insert a set of r12 with the full address: r12 = sp + offset
 853     // If the offset we have is too large to fit into the instruction, we need
 854     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 855     // out of 'Offset'.
 856     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 857                             isSub ? -Offset : Offset, TII);
 858     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 859   }
 860 }
 861
 862 void ARMRegisterInfo::
 863 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 864   // This tells PEI to spill the FP as if it is any other callee-save register
 865   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 866   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 867   // to combine multiple loads / stores.
 868   bool CanEliminateFrame = true;
 869   bool CS1Spilled = false;
 870   bool LRSpilled = false;
 871   unsigned NumGPRSpills = 0;
 872   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 873   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 874
 875   // Don't spill FP if the frame can be eliminated. This is determined
 876   // by scanning the callee-save registers to see if any is used.
 877   const unsigned *CSRegs = getCalleeSavedRegs();
 878   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 879   for (unsigned i = 0; CSRegs[i]; ++i) {
 880     unsigned Reg = CSRegs[i];
 881     bool Spilled = false;
 882     if (MF.isPhysRegUsed(Reg)) {
 883       Spilled = true;
 884       CanEliminateFrame = false;
 885     } else {
 886       // Check alias registers too.
 887       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 888         if (MF.isPhysRegUsed(*Aliases)) {
 889           Spilled = true;
 890           CanEliminateFrame = false;
 891         }
 892       }
 893     }
 894
 895     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 896       if (Spilled) {
 897         NumGPRSpills++;
 898
 899         if (!STI.isTargetDarwin()) {
 900           if (Reg == ARM::LR)
 901             LRSpilled = true;
 902           else
 903             CS1Spilled = true;
 904           continue;
 905         }
 906
 907         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 908         switch (Reg) {
 909         case ARM::LR:
 910           LRSpilled = true;
 911           // Fallthrough
 912         case ARM::R4:
 913         case ARM::R5:
 914         case ARM::R6:
 915         case ARM::R7:
 916           CS1Spilled = true;
 917           break;
 918         default:
 919           break;
 920         }
 921       } else {
 922         if (!STI.isTargetDarwin()) {
 923           UnspilledCS1GPRs.push_back(Reg);
 924           continue;
 925         }
 926
 927         switch (Reg) {
 928         case ARM::R4:
 929         case ARM::R5:
 930         case ARM::R6:
 931         case ARM::R7:
 932         case ARM::LR:
 933           UnspilledCS1GPRs.push_back(Reg);
 934           break;
 935         default:
 936           UnspilledCS2GPRs.push_back(Reg);
 937           break;
 938         }
 939       }
 940     }
 941   }
 942
 943   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 944   bool ForceLRSpill = false;
 945   if (!LRSpilled && AFI->isThumbFunction()) {
 946     unsigned FnSize = ARM::GetFunctionSize(MF);
 947     // Force LR spill if the Thumb function size is > 2048. This enables the
 948     // use of BL to implement far jump. If it turns out that it's not needed
 949     // the branch fix up path will undo it.
 950     if (FnSize >= (1 << 11)) {
 951       CanEliminateFrame = false;
 952       ForceLRSpill = true;
 953     }
 954   }
 955
 956   if (!CanEliminateFrame || hasFP(MF)) {
 957     AFI->setHasStackFrame(true);
 958
 959     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 960     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 961     if (!LRSpilled && CS1Spilled) {
 962       MF.changePhyRegUsed(ARM::LR, true);
 963       NumGPRSpills++;
 964       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 965                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 966       ForceLRSpill = false;
 967     }
 968
 969     // Darwin ABI requires FP to point to the stack slot that contains the
 970     // previous FP.
 971     if (STI.isTargetDarwin() || hasFP(MF)) {
 972       MF.changePhyRegUsed(FramePtr, true);
 973       NumGPRSpills++;
 974     }
 975
 976     // If stack and double are 8-byte aligned and we are spilling an odd number
 977     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 978     // the integer and double callee save areas.
 979     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 980     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 981       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 982         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 983       else if (!UnspilledCS2GPRs.empty())
 984         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 985     }
 986   }
 987
 988   if (ForceLRSpill) {
 989     MF.changePhyRegUsed(ARM::LR, true);
 990     AFI->setLRIsForceSpilled(true);
 991   }
 992 }
 993
 994 /// Move iterator pass the next bunch of callee save load / store ops for
 995 /// the particular spill area (1: integer area 1, 2: integer area 2,
 996 /// 3: fp area, 0: don't care).
 997 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 998                                    MachineBasicBlock::iterator &MBBI,
 999                                    int Opc, unsigned Area,
1000                                    const ARMSubtarget &STI) {
1001   while (MBBI != MBB.end() &&
1002          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1003     if (Area != 0) {
1004       bool Done = false;
1005       unsigned Category = 0;
1006       switch (MBBI->getOperand(0).getReg()) {
1007       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1008       case ARM::LR:
1009         Category = 1;
1010         break;
1011       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1012         Category = STI.isTargetDarwin() ? 2 : 1;
1013         break;
1014       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1015       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1016         Category = 3;
1017         break;
1018       default:
1019         Done = true;
1020         break;
1021       }
1022       if (Done || Category != Area)
1023         break;
1024     }
1025
1026     ++MBBI;
1027   }
1028 }
1029
1030 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1031   MachineBasicBlock &MBB = MF.front();
1032   MachineBasicBlock::iterator MBBI = MBB.begin();
1033   MachineFrameInfo  *MFI = MF.getFrameInfo();
1034   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1035   bool isThumb = AFI->isThumbFunction();
1036   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1037   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1038   unsigned NumBytes = MFI->getStackSize();
1039   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1040
1041   if (isThumb) {
1042     // Check if R3 is live in. It might have to be used as a scratch register.
1043     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1044          I != E; ++I) {
1045       if ((*I).first == ARM::R3) {
1046         AFI->setR3IsLiveIn(true);
1047         break;
1048       }
1049     }
1050
1051     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1052     NumBytes = (NumBytes + 3) & ~3;
1053     MFI->setStackSize(NumBytes);
1054   }
1055
1056   // Determine the sizes of each callee-save spill areas and record which frame
1057   // belongs to which callee-save spill areas.
1058   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1059   int FramePtrSpillFI = 0;
1060   if (!AFI->hasStackFrame()) {
1061     if (NumBytes != 0)
1062       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1063     return;
1064   }
1065
1066   if (VARegSaveSize)
1067     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1068
1069   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1070     unsigned Reg = CSI[i].getReg();
1071     int FI = CSI[i].getFrameIdx();
1072     switch (Reg) {
1073     case ARM::R4:
1074     case ARM::R5:
1075     case ARM::R6:
1076     case ARM::R7:
1077     case ARM::LR:
1078       if (Reg == FramePtr)
1079         FramePtrSpillFI = FI;
1080       AFI->addGPRCalleeSavedArea1Frame(FI);
1081       GPRCS1Size += 4;
1082       break;
1083     case ARM::R8:
1084     case ARM::R9:
1085     case ARM::R10:
1086     case ARM::R11:
1087       if (Reg == FramePtr)
1088         FramePtrSpillFI = FI;
1089       if (STI.isTargetDarwin()) {
1090         AFI->addGPRCalleeSavedArea2Frame(FI);
1091         GPRCS2Size += 4;
1092       } else {
1093         AFI->addGPRCalleeSavedArea1Frame(FI);
1094         GPRCS1Size += 4;
1095       }
1096       break;
1097     default:
1098       AFI->addDPRCalleeSavedAreaFrame(FI);
1099       DPRCSSize += 8;
1100     }
1101   }
1102
1103   if (Align == 8 && (GPRCS1Size & 7) != 0)
1104     // Pad CS1 to ensure proper alignment.
1105     GPRCS1Size += 4;
1106
1107   if (!isThumb) {
1108     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1109     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1110     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1111   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1112     ++MBBI;
1113
1114   // Darwin ABI requires FP to point to the stack slot that contains the
1115   // previous FP.
1116   if (STI.isTargetDarwin() || hasFP(MF))
1117     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1118       .addFrameIndex(FramePtrSpillFI).addImm(0);
1119
1120   if (!isThumb) {
1121     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1122     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1123
1124     // Build the new SUBri to adjust SP for FP callee-save spill area.
1125     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1126     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1127   }
1128
1129   // Determine starting offsets of spill areas.
1130   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1131   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1132   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1133   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1134   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1135   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1136   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1137
1138   NumBytes = DPRCSOffset;
1139   if (NumBytes) {
1140     // Insert it after all the callee-save spills.
1141     if (!isThumb)
1142       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1143     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1144   }
1145
1146   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1147   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1148   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1149 }
1150
1151 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1152   for (unsigned i = 0; CSRegs[i]; ++i)
1153     if (Reg == CSRegs[i])
1154       return true;
1155   return false;
1156 }
1157
1158 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1159   return ((MI->getOpcode() == ARM::FLDD ||
1160            MI->getOpcode() == ARM::LDR  ||
1161            MI->getOpcode() == ARM::tRestore) &&
1162           MI->getOperand(1).isFrameIndex() &&
1163           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1164 }
1165
1166 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1167                                    MachineBasicBlock &MBB) const {
1168   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1169   assert((MBBI->getOpcode() == ARM::BX_RET ||
1170           MBBI->getOpcode() == ARM::tBX_RET ||
1171           MBBI->getOpcode() == ARM::tPOP_RET) &&
1172          "Can only insert epilog into returning blocks");
1173
1174   MachineFrameInfo *MFI = MF.getFrameInfo();
1175   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1176   bool isThumb = AFI->isThumbFunction();
1177   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1178   int NumBytes = (int)MFI->getStackSize();
1179   if (!AFI->hasStackFrame()) {
1180     if (NumBytes != 0)
1181       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1182     return;
1183   }
1184
1185   // Unwind MBBI to point to first LDR / FLDD.
1186   const unsigned *CSRegs = getCalleeSavedRegs();
1187   if (MBBI != MBB.begin()) {
1188     do
1189       --MBBI;
1190     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1191     if (!isCSRestore(MBBI, CSRegs))
1192       ++MBBI;
1193   }
1194
1195   // Move SP to start of FP callee save spill area.
1196   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1197                AFI->getGPRCalleeSavedArea2Size() +
1198                AFI->getDPRCalleeSavedAreaSize());
1199   if (isThumb) {
1200     if (hasFP(MF)) {
1201       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1202       // Reset SP based on frame pointer only if the stack frame extends beyond
1203       // frame pointer stack slot or target is ELF and the function has FP.
1204       if (NumBytes)
1205         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1206       else
1207         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1208     } else {
1209       if (MBBI->getOpcode() == ARM::tBX_RET &&
1210           &MBB.front() != MBBI &&
1211           prior(MBBI)->getOpcode() == ARM::tPOP) {
1212         MachineBasicBlock::iterator PMBBI = prior(MBBI);
1213         emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1214       } else
1215         emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1216     }
1217   } else {
1218     // Darwin ABI requires FP to point to the stack slot that contains the
1219     // previous FP.
1220     if (STI.isTargetDarwin() || hasFP(MF)) {
1221       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1222       // Reset SP based on frame pointer only if the stack frame extends beyond
1223       // frame pointer stack slot or target is ELF and the function has FP.
1224       if (AFI->getGPRCalleeSavedArea2Size() ||
1225           AFI->getDPRCalleeSavedAreaSize()  ||
1226           AFI->getDPRCalleeSavedAreaOffset()||
1227           hasFP(MF))
1228         if (NumBytes)
1229           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1230             .addImm(NumBytes);
1231         else
1232           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1233     } else if (NumBytes) {
1234       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1235     }
1236
1237     // Move SP to start of integer callee save spill area 2.
1238     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1239     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1240
1241     // Move SP to start of integer callee save spill area 1.
1242     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1243     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1244
1245     // Move SP to SP upon entry to the function.
1246     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1247     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1248   }
1249
1250   if (VARegSaveSize) {
1251     if (isThumb)
1252       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1253       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1254       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1255
1256     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1257
1258     if (isThumb) {
1259       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1260       MBB.erase(MBBI);
1261     }
1262   }
1263 }
1264
1265 unsigned ARMRegisterInfo::getRARegister() const {
1266   return ARM::LR;
1267 }
1268
1269 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1270   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1271 }
1272
1273 #include "ARMGenRegisterInfo.inc"
1274