lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARMSubtarget.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineLocation.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                                cl::Hidden,
  41                                cl::desc("Enable register scavenging on Thumb"));
  42
  43 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  44   using namespace ARM;
  45   switch (RegEnum) {
  46   case R0:  case S0:  case D0:  return 0;
  47   case R1:  case S1:  case D1:  return 1;
  48   case R2:  case S2:  case D2:  return 2;
  49   case R3:  case S3:  case D3:  return 3;
  50   case R4:  case S4:  case D4:  return 4;
  51   case R5:  case S5:  case D5:  return 5;
  52   case R6:  case S6:  case D6:  return 6;
  53   case R7:  case S7:  case D7:  return 7;
  54   case R8:  case S8:  case D8:  return 8;
  55   case R9:  case S9:  case D9:  return 9;
  56   case R10: case S10: case D10: return 10;
  57   case R11: case S11: case D11: return 11;
  58   case R12: case S12: case D12: return 12;
  59   case SP:  case S13: case D13: return 13;
  60   case LR:  case S14: case D14: return 14;
  61   case PC:  case S15: case D15: return 15;
  62   case S16: return 16;
  63   case S17: return 17;
  64   case S18: return 18;
  65   case S19: return 19;
  66   case S20: return 20;
  67   case S21: return 21;
  68   case S22: return 22;
  69   case S23: return 23;
  70   case S24: return 24;
  71   case S25: return 25;
  72   case S26: return 26;
  73   case S27: return 27;
  74   case S28: return 28;
  75   case S29: return 29;
  76   case S30: return 30;
  77   case S31: return 31;
  78   default:
  79     assert(0 && "Unknown ARM register!");
  80     abort();
  81   }
  82 }
  83
  84 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  85                                                bool &isSPVFP) {
  86   isSPVFP = false;
  87
  88   using namespace ARM;
  89   switch (RegEnum) {
  90   default:
  91     assert(0 && "Unknown ARM register!");
  92     abort();
  93   case R0:  case D0:  return 0;
  94   case R1:  case D1:  return 1;
  95   case R2:  case D2:  return 2;
  96   case R3:  case D3:  return 3;
  97   case R4:  case D4:  return 4;
  98   case R5:  case D5:  return 5;
  99   case R6:  case D6:  return 6;
 100   case R7:  case D7:  return 7;
 101   case R8:  case D8:  return 8;
 102   case R9:  case D9:  return 9;
 103   case R10: case D10: return 10;
 104   case R11: case D11: return 11;
 105   case R12: case D12: return 12;
 106   case SP:  case D13: return 13;
 107   case LR:  case D14: return 14;
 108   case PC:  case D15: return 15;
 109
 110   case S0: case S1: case S2: case S3:
 111   case S4: case S5: case S6: case S7:
 112   case S8: case S9: case S10: case S11:
 113   case S12: case S13: case S14: case S15:
 114   case S16: case S17: case S18: case S19:
 115   case S20: case S21: case S22: case S23:
 116   case S24: case S25: case S26: case S27:
 117   case S28: case S29: case S30: case S31:  {
 118     isSPVFP = true;
 119     switch (RegEnum) {
 120     default: return 0; // Avoid compile time warning.
 121     case S0: return 0;
 122     case S1: return 1;
 123     case S2: return 2;
 124     case S3: return 3;
 125     case S4: return 4;
 126     case S5: return 5;
 127     case S6: return 6;
 128     case S7: return 7;
 129     case S8: return 8;
 130     case S9: return 9;
 131     case S10: return 10;
 132     case S11: return 11;
 133     case S12: return 12;
 134     case S13: return 13;
 135     case S14: return 14;
 136     case S15: return 15;
 137     case S16: return 16;
 138     case S17: return 17;
 139     case S18: return 18;
 140     case S19: return 19;
 141     case S20: return 20;
 142     case S21: return 21;
 143     case S22: return 22;
 144     case S23: return 23;
 145     case S24: return 24;
 146     case S25: return 25;
 147     case S26: return 26;
 148     case S27: return 27;
 149     case S28: return 28;
 150     case S29: return 29;
 151     case S30: return 30;
 152     case S31: return 31;
 153     }
 154   }
 155   }
 156 }
 157
 158 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
 159                                  const ARMSubtarget &sti)
 160   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 161     TII(tii), STI(sti),
 162     FramePtr((STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 163 }
 164
 165 static inline
 166 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 167   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 168 }
 169
 170 static inline
 171 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 172   return MIB.addReg(0);
 173 }
 174
 175 /// emitLoadConstPool - Emits a load from constpool to materialize the
 176 /// specified immediate.
 177 void ARMRegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
 178                                         MachineBasicBlock::iterator &MBBI,
 179                                         unsigned DestReg, int Val,
 180                                         unsigned Pred, unsigned PredReg,
 181                                         const TargetInstrInfo *TII,
 182                                         bool isThumb,
 183                                         DebugLoc dl) const {
 184   MachineFunction &MF = *MBB.getParent();
 185   MachineConstantPool *ConstantPool = MF.getConstantPool();
 186   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 187   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 188   if (isThumb)
 189     BuildMI(MBB, MBBI, dl,
 190             TII->get(ARM::tLDRcp),DestReg).addConstantPoolIndex(Idx);
 191   else
 192     BuildMI(MBB, MBBI, dl, TII->get(ARM::LDRcp), DestReg)
 193       .addConstantPoolIndex(Idx)
 194       .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 195 }
 196
 197 const TargetRegisterClass *ARMRegisterInfo::getPointerRegClass() const {
 198   return &ARM::GPRRegClass;
 199 }
 200
 201 /// isLowRegister - Returns true if the register is low register r0-r7.
 202 ///
 203 bool ARMRegisterInfo::isLowRegister(unsigned Reg) const {
 204   using namespace ARM;
 205   switch (Reg) {
 206   case R0:  case R1:  case R2:  case R3:
 207   case R4:  case R5:  case R6:  case R7:
 208     return true;
 209   default:
 210     return false;
 211   }
 212 }
 213
 214 const unsigned*
 215 ARMRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 216   static const unsigned CalleeSavedRegs[] = {
 217     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 218     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 219
 220     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 221     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 222     0
 223   };
 224
 225   static const unsigned DarwinCalleeSavedRegs[] = {
 226     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 227     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 228
 229     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 230     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 231     0
 232   };
 233   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 234 }
 235
 236 const TargetRegisterClass* const *
 237 ARMRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 238   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 239     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 240     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 241     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 242
 243     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 244     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 245     0
 246   };
 247   return CalleeSavedRegClasses;
 248 }
 249
 250 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 251   // FIXME: avoid re-calculating this everytime.
 252   BitVector Reserved(getNumRegs());
 253   Reserved.set(ARM::SP);
 254   Reserved.set(ARM::PC);
 255   if (STI.isTargetDarwin() || hasFP(MF))
 256     Reserved.set(FramePtr);
 257   // Some targets reserve R9.
 258   if (STI.isR9Reserved())
 259     Reserved.set(ARM::R9);
 260   return Reserved;
 261 }
 262
 263 bool
 264 ARMRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 265   switch (Reg) {
 266   default: break;
 267   case ARM::SP:
 268   case ARM::PC:
 269     return true;
 270   case ARM::R7:
 271   case ARM::R11:
 272     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 273       return true;
 274     break;
 275   case ARM::R9:
 276     return STI.isR9Reserved();
 277   }
 278
 279   return false;
 280 }
 281
 282 bool
 283 ARMRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 284   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 285   return ThumbRegScavenging || !AFI->isThumbFunction();
 286 }
 287
 288 /// hasFP - Return true if the specified function should have a dedicated frame
 289 /// pointer register.  This is true if the function has variable sized allocas
 290 /// or if frame pointer elimination is disabled.
 291 ///
 292 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 293   const MachineFrameInfo *MFI = MF.getFrameInfo();
 294   return NoFramePointerElim || MFI->hasVarSizedObjects();
 295 }
 296
 297 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 298 // not required, we reserve argument space for call sites in the function
 299 // immediately on entry to the current function. This eliminates the need for
 300 // add/sub sp brackets around call sites. Returns true if the call frame is
 301 // included as part of the stack frame.
 302 bool ARMRegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
 303   const MachineFrameInfo *FFI = MF.getFrameInfo();
 304   unsigned CFSize = FFI->getMaxCallFrameSize();
 305   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 306   // It's not always a good idea to include the call frame as part of the
 307   // stack frame. ARM (especially Thumb) has small immediate offset to
 308   // address the stack frame. So a large call frame can cause poor codegen
 309   // and may even makes it impossible to scavenge a register.
 310   if (AFI->isThumbFunction()) {
 311     if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 312       return false;
 313   } else {
 314     if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 315       return false;
 316   }
 317   return !MF.getFrameInfo()->hasVarSizedObjects();
 318 }
 319
 320 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 321 /// a destreg = basereg + immediate in ARM code.
 322 static
 323 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 324                              MachineBasicBlock::iterator &MBBI,
 325                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 326                              ARMCC::CondCodes Pred, unsigned PredReg,
 327                              const TargetInstrInfo &TII,
 328                              DebugLoc dl) {
 329   bool isSub = NumBytes < 0;
 330   if (isSub) NumBytes = -NumBytes;
 331
 332   while (NumBytes) {
 333     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 334     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 335     assert(ThisVal && "Didn't extract field correctly");
 336
 337     // We will handle these bits from offset, clear them.
 338     NumBytes &= ~ThisVal;
 339
 340     // Get the properly encoded SOImmVal field.
 341     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 342     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 343
 344     // Build the new ADD / SUB.
 345     BuildMI(MBB, MBBI, dl, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 346       .addReg(BaseReg, false, false, true).addImm(SOImmVal)
 347       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 348     BaseReg = DestReg;
 349   }
 350 }
 351
 352 /// calcNumMI - Returns the number of instructions required to materialize
 353 /// the specific add / sub r, c instruction.
 354 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 355                           unsigned NumBits, unsigned Scale) {
 356   unsigned NumMIs = 0;
 357   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 358
 359   if (Opc == ARM::tADDrSPi) {
 360     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 361     Bytes -= ThisVal;
 362     NumMIs++;
 363     NumBits = 8;
 364     Scale = 1;  // Followed by a number of tADDi8.
 365     Chunk = ((1 << NumBits) - 1) * Scale;
 366   }
 367
 368   NumMIs += Bytes / Chunk;
 369   if ((Bytes % Chunk) != 0)
 370     NumMIs++;
 371   if (ExtraOpc)
 372     NumMIs++;
 373   return NumMIs;
 374 }
 375
 376 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 377 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 378 /// in a register using mov / mvn sequences or load the immediate from a
 379 /// constpool entry.
 380 static
 381 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 382                               MachineBasicBlock::iterator &MBBI,
 383                               unsigned DestReg, unsigned BaseReg,
 384                               int NumBytes, bool CanChangeCC,
 385                               const TargetInstrInfo &TII,
 386                               const ARMRegisterInfo& MRI,
 387                               DebugLoc dl) {
 388     bool isHigh = !MRI.isLowRegister(DestReg) ||
 389                   (BaseReg != 0 && !MRI.isLowRegister(BaseReg));
 390     bool isSub = false;
 391     // Subtract doesn't have high register version. Load the negative value
 392     // if either base or dest register is a high register. Also, if do not
 393     // issue sub as part of the sequence if condition register is to be
 394     // preserved.
 395     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 396       isSub = true;
 397       NumBytes = -NumBytes;
 398     }
 399     unsigned LdReg = DestReg;
 400     if (DestReg == ARM::SP) {
 401       assert(BaseReg == ARM::SP && "Unexpected!");
 402       LdReg = ARM::R3;
 403       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::R12)
 404         .addReg(ARM::R3, false, false, true);
 405     }
 406
 407     if (NumBytes <= 255 && NumBytes >= 0)
 408       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 409     else if (NumBytes < 0 && NumBytes >= -255) {
 410       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 411       BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), LdReg)
 412         .addReg(LdReg, false, false, true);
 413     } else
 414       MRI.emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, ARMCC::AL, 0, &TII,
 415                             true, dl);
 416
 417     // Emit add / sub.
 418     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 419     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl,
 420                                             TII.get(Opc), DestReg);
 421     if (DestReg == ARM::SP || isSub)
 422       MIB.addReg(BaseReg).addReg(LdReg, false, false, true);
 423     else
 424       MIB.addReg(LdReg).addReg(BaseReg, false, false, true);
 425     if (DestReg == ARM::SP)
 426       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::R3)
 427         .addReg(ARM::R12, false, false, true);
 428 }
 429
 430 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 431 /// a destreg = basereg + immediate in Thumb code.
 432 static
 433 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 434                                MachineBasicBlock::iterator &MBBI,
 435                                unsigned DestReg, unsigned BaseReg,
 436                                int NumBytes, const TargetInstrInfo &TII,
 437                                const ARMRegisterInfo& MRI,
 438                                DebugLoc dl) {
 439   bool isSub = NumBytes < 0;
 440   unsigned Bytes = (unsigned)NumBytes;
 441   if (isSub) Bytes = -NumBytes;
 442   bool isMul4 = (Bytes & 3) == 0;
 443   bool isTwoAddr = false;
 444   bool DstNotEqBase = false;
 445   unsigned NumBits = 1;
 446   unsigned Scale = 1;
 447   int Opc = 0;
 448   int ExtraOpc = 0;
 449
 450   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 451     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 452     NumBits = 7;
 453     Scale = 4;
 454     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 455     isTwoAddr = true;
 456   } else if (!isSub && BaseReg == ARM::SP) {
 457     // r1 = add sp, 403
 458     // =>
 459     // r1 = add sp, 100 * 4
 460     // r1 = add r1, 3
 461     if (!isMul4) {
 462       Bytes &= ~3;
 463       ExtraOpc = ARM::tADDi3;
 464     }
 465     NumBits = 8;
 466     Scale = 4;
 467     Opc = ARM::tADDrSPi;
 468   } else {
 469     // sp = sub sp, c
 470     // r1 = sub sp, c
 471     // r8 = sub sp, c
 472     if (DestReg != BaseReg)
 473       DstNotEqBase = true;
 474     NumBits = 8;
 475     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 476     isTwoAddr = true;
 477   }
 478
 479   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 480   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 481   if (NumMIs > Threshold) {
 482     // This will expand into too many instructions. Load the immediate from a
 483     // constpool entry.
 484     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 485                              MRI, dl);
 486     return;
 487   }
 488
 489   if (DstNotEqBase) {
 490     if (MRI.isLowRegister(DestReg) && MRI.isLowRegister(BaseReg)) {
 491       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 492       unsigned Chunk = (1 << 3) - 1;
 493       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 494       Bytes -= ThisVal;
 495       BuildMI(MBB, MBBI, dl,TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 496         .addReg(BaseReg, false, false, true).addImm(ThisVal);
 497     } else {
 498       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 499         .addReg(BaseReg, false, false, true);
 500     }
 501     BaseReg = DestReg;
 502   }
 503
 504   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 505   while (Bytes) {
 506     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 507     Bytes -= ThisVal;
 508     ThisVal /= Scale;
 509     // Build the new tADD / tSUB.
 510     if (isTwoAddr)
 511       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 512         .addReg(DestReg).addImm(ThisVal);
 513     else {
 514       bool isKill = BaseReg != ARM::SP;
 515       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 516         .addReg(BaseReg, false, false, isKill).addImm(ThisVal);
 517       BaseReg = DestReg;
 518
 519       if (Opc == ARM::tADDrSPi) {
 520         // r4 = add sp, imm
 521         // r4 = add r4, imm
 522         // ...
 523         NumBits = 8;
 524         Scale = 1;
 525         Chunk = ((1 << NumBits) - 1) * Scale;
 526         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 527         isTwoAddr = true;
 528       }
 529     }
 530   }
 531
 532   if (ExtraOpc)
 533     BuildMI(MBB, MBBI, dl, TII.get(ExtraOpc), DestReg)
 534       .addReg(DestReg, false, false, true)
 535       .addImm(((unsigned)NumBytes) & 3);
 536 }
 537
 538 static
 539 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 540                   int NumBytes, ARMCC::CondCodes Pred, unsigned PredReg,
 541                   bool isThumb, const TargetInstrInfo &TII,
 542                   const ARMRegisterInfo& MRI,
 543                   DebugLoc dl) {
 544   if (isThumb)
 545     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 546                               MRI, dl);
 547   else
 548     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes,
 549                             Pred, PredReg, TII, dl);
 550 }
 551
 552 void ARMRegisterInfo::
 553 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 554                               MachineBasicBlock::iterator I) const {
 555   if (!hasReservedCallFrame(MF)) {
 556     // If we have alloca, convert as follows:
 557     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 558     // ADJCALLSTACKUP   -> add, sp, sp, amount
 559     MachineInstr *Old = I;
 560     DebugLoc dl = Old->getDebugLoc();
 561     unsigned Amount = Old->getOperand(0).getImm();
 562     if (Amount != 0) {
 563       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 564       // We need to keep the stack aligned properly.  To do this, we round the
 565       // amount of space needed for the outgoing arguments up to the next
 566       // alignment boundary.
 567       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 568       Amount = (Amount+Align-1)/Align*Align;
 569
 570       // Replace the pseudo instruction with a new instruction...
 571       unsigned Opc = Old->getOpcode();
 572       bool isThumb = AFI->isThumbFunction();
 573       ARMCC::CondCodes Pred = isThumb
 574         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(1).getImm();
 575       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 576         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 577         unsigned PredReg = isThumb ? 0 : Old->getOperand(2).getReg();
 578         emitSPUpdate(MBB, I, -Amount, Pred, PredReg, isThumb, TII, *this, dl);
 579       } else {
 580         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 581         unsigned PredReg = isThumb ? 0 : Old->getOperand(3).getReg();
 582         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 583         emitSPUpdate(MBB, I, Amount, Pred, PredReg, isThumb, TII, *this, dl);
 584       }
 585     }
 586   }
 587   MBB.erase(I);
 588 }
 589
 590 /// emitThumbConstant - Emit a series of instructions to materialize a
 591 /// constant.
 592 static void emitThumbConstant(MachineBasicBlock &MBB,
 593                               MachineBasicBlock::iterator &MBBI,
 594                               unsigned DestReg, int Imm,
 595                               const TargetInstrInfo &TII,
 596                               const ARMRegisterInfo& MRI,
 597                               DebugLoc dl) {
 598   bool isSub = Imm < 0;
 599   if (isSub) Imm = -Imm;
 600
 601   int Chunk = (1 << 8) - 1;
 602   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 603   Imm -= ThisVal;
 604   BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 605   if (Imm > 0)
 606     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 607   if (isSub)
 608     BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), DestReg)
 609       .addReg(DestReg, false, false, true);
 610 }
 611
 612 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
 613 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
 614 /// register first and then a spilled callee-saved register if that fails.
 615 static
 616 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
 617                              ARMFunctionInfo *AFI) {
 618   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
 619   if (Reg == 0)
 620     // Try a already spilled CS register.
 621     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
 622
 623   return Reg;
 624 }
 625
 626 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 627                                           int SPAdj, RegScavenger *RS) const{
 628   unsigned i = 0;
 629   MachineInstr &MI = *II;
 630   MachineBasicBlock &MBB = *MI.getParent();
 631   MachineFunction &MF = *MBB.getParent();
 632   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 633   bool isThumb = AFI->isThumbFunction();
 634   DebugLoc dl = MI.getDebugLoc();
 635
 636   while (!MI.getOperand(i).isFI()) {
 637     ++i;
 638     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 639   }
 640
 641   unsigned FrameReg = ARM::SP;
 642   int FrameIndex = MI.getOperand(i).getIndex();
 643   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 644                MF.getFrameInfo()->getStackSize() + SPAdj;
 645
 646   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 647     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 648   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 649     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 650   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 651     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 652   else if (hasFP(MF)) {
 653     assert(SPAdj == 0 && "Unexpected");
 654     // There is alloca()'s in this function, must reference off the frame
 655     // pointer instead.
 656     FrameReg = getFrameRegister(MF);
 657     Offset -= AFI->getFramePtrSpillOffset();
 658   }
 659
 660   unsigned Opcode = MI.getOpcode();
 661   const TargetInstrDesc &Desc = MI.getDesc();
 662   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 663   bool isSub = false;
 664
 665   if (Opcode == ARM::ADDri) {
 666     Offset += MI.getOperand(i+1).getImm();
 667     if (Offset == 0) {
 668       // Turn it into a move.
 669       MI.setDesc(TII.get(ARM::MOVr));
 670       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 671       MI.RemoveOperand(i+1);
 672       return;
 673     } else if (Offset < 0) {
 674       Offset = -Offset;
 675       isSub = true;
 676       MI.setDesc(TII.get(ARM::SUBri));
 677     }
 678
 679     // Common case: small offset, fits into instruction.
 680     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 681     if (ImmedOffset != -1) {
 682       // Replace the FrameIndex with sp / fp
 683       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 684       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 685       return;
 686     }
 687
 688     // Otherwise, we fallback to common code below to form the imm offset with
 689     // a sequence of ADDri instructions.  First though, pull as much of the imm
 690     // into this ADDri as possible.
 691     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 692     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
 693
 694     // We will handle these bits from offset, clear them.
 695     Offset &= ~ThisImmVal;
 696
 697     // Get the properly encoded SOImmVal field.
 698     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 699     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 700     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 701   } else if (Opcode == ARM::tADDrSPi) {
 702     Offset += MI.getOperand(i+1).getImm();
 703
 704     // Can't use tADDrSPi if it's based off the frame pointer.
 705     unsigned NumBits = 0;
 706     unsigned Scale = 1;
 707     if (FrameReg != ARM::SP) {
 708       Opcode = ARM::tADDi3;
 709       MI.setDesc(TII.get(ARM::tADDi3));
 710       NumBits = 3;
 711     } else {
 712       NumBits = 8;
 713       Scale = 4;
 714       assert((Offset & 3) == 0 &&
 715              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 716     }
 717
 718     if (Offset == 0) {
 719       // Turn it into a move.
 720       MI.setDesc(TII.get(ARM::tMOVr));
 721       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 722       MI.RemoveOperand(i+1);
 723       return;
 724     }
 725
 726     // Common case: small offset, fits into instruction.
 727     unsigned Mask = (1 << NumBits) - 1;
 728     if (((Offset / Scale) & ~Mask) == 0) {
 729       // Replace the FrameIndex with sp / fp
 730       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 731       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 732       return;
 733     }
 734
 735     unsigned DestReg = MI.getOperand(0).getReg();
 736     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 737     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 738     // MI would expand into a large number of instructions. Don't try to
 739     // simplify the immediate.
 740     if (NumMIs > 2) {
 741       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 742                                 *this, dl);
 743       MBB.erase(II);
 744       return;
 745     }
 746
 747     if (Offset > 0) {
 748       // Translate r0 = add sp, imm to
 749       // r0 = add sp, 255*4
 750       // r0 = add r0, (imm - 255*4)
 751       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 752       MI.getOperand(i+1).ChangeToImmediate(Mask);
 753       Offset = (Offset - Mask * Scale);
 754       MachineBasicBlock::iterator NII = next(II);
 755       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 756                                 *this, dl);
 757     } else {
 758       // Translate r0 = add sp, -imm to
 759       // r0 = -imm (this is then translated into a series of instructons)
 760       // r0 = add r0, sp
 761       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 762       MI.setDesc(TII.get(ARM::tADDhirr));
 763       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 764       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 765     }
 766     return;
 767   } else {
 768     unsigned ImmIdx = 0;
 769     int InstrOffs = 0;
 770     unsigned NumBits = 0;
 771     unsigned Scale = 1;
 772     switch (AddrMode) {
 773     case ARMII::AddrMode2: {
 774       ImmIdx = i+2;
 775       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 776       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 777         InstrOffs *= -1;
 778       NumBits = 12;
 779       break;
 780     }
 781     case ARMII::AddrMode3: {
 782       ImmIdx = i+2;
 783       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 784       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 785         InstrOffs *= -1;
 786       NumBits = 8;
 787       break;
 788     }
 789     case ARMII::AddrMode5: {
 790       ImmIdx = i+1;
 791       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 792       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 793         InstrOffs *= -1;
 794       NumBits = 8;
 795       Scale = 4;
 796       break;
 797     }
 798     case ARMII::AddrModeTs: {
 799       ImmIdx = i+1;
 800       InstrOffs = MI.getOperand(ImmIdx).getImm();
 801       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 802       Scale = 4;
 803       break;
 804     }
 805     default:
 806       assert(0 && "Unsupported addressing mode!");
 807       abort();
 808       break;
 809     }
 810
 811     Offset += InstrOffs * Scale;
 812     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 813     if (Offset < 0 && !isThumb) {
 814       Offset = -Offset;
 815       isSub = true;
 816     }
 817
 818     // Common case: small offset, fits into instruction.
 819     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 820     int ImmedOffset = Offset / Scale;
 821     unsigned Mask = (1 << NumBits) - 1;
 822     if ((unsigned)Offset <= Mask * Scale) {
 823       // Replace the FrameIndex with sp
 824       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 825       if (isSub)
 826         ImmedOffset |= 1 << NumBits;
 827       ImmOp.ChangeToImmediate(ImmedOffset);
 828       return;
 829     }
 830
 831     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 832     if (AddrMode == ARMII::AddrModeTs) {
 833       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 834       // a different base register.
 835       NumBits = 5;
 836       Mask = (1 << NumBits) - 1;
 837     }
 838     // If this is a thumb spill / restore, we will be using a constpool load to
 839     // materialize the offset.
 840     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 841       ImmOp.ChangeToImmediate(0);
 842     else {
 843       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 844       ImmedOffset = ImmedOffset & Mask;
 845       if (isSub)
 846         ImmedOffset |= 1 << NumBits;
 847       ImmOp.ChangeToImmediate(ImmedOffset);
 848       Offset &= ~(Mask*Scale);
 849     }
 850   }
 851
 852   // If we get here, the immediate doesn't fit into the instruction.  We folded
 853   // as much as possible above, handle the rest, providing a register that is
 854   // SP+LargeImm.
 855   assert(Offset && "This code isn't needed if offset already handled!");
 856
 857   if (isThumb) {
 858     if (Desc.mayLoad()) {
 859       // Use the destination register to materialize sp + offset.
 860       unsigned TmpReg = MI.getOperand(0).getReg();
 861       bool UseRR = false;
 862       if (Opcode == ARM::tRestore) {
 863         if (FrameReg == ARM::SP)
 864           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 865                                    Offset, false, TII, *this, dl);
 866         else {
 867           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
 868                             true, dl);
 869           UseRR = true;
 870         }
 871       } else
 872         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 873                                   *this, dl);
 874       MI.setDesc(TII.get(ARM::tLDR));
 875       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 876       if (UseRR)
 877         // Use [reg, reg] addrmode.
 878         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 879       else  // tLDR has an extra register operand.
 880         MI.addOperand(MachineOperand::CreateReg(0, false));
 881     } else if (Desc.mayStore()) {
 882       // FIXME! This is horrific!!! We need register scavenging.
 883       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 884       // also a ABI register so it's possible that is is the register that is
 885       // being storing here. If that's the case, we do the following:
 886       // r12 = r2
 887       // Use r2 to materialize sp + offset
 888       // str r3, r2
 889       // r2 = r12
 890       unsigned ValReg = MI.getOperand(0).getReg();
 891       unsigned TmpReg = ARM::R3;
 892       bool UseRR = false;
 893       if (ValReg == ARM::R3) {
 894         BuildMI(MBB, II, dl, TII.get(ARM::tMOVr), ARM::R12)
 895           .addReg(ARM::R2, false, false, true);
 896         TmpReg = ARM::R2;
 897       }
 898       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 899         BuildMI(MBB, II, dl, TII.get(ARM::tMOVr), ARM::R12)
 900           .addReg(ARM::R3, false, false, true);
 901       if (Opcode == ARM::tSpill) {
 902         if (FrameReg == ARM::SP)
 903           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 904                                    Offset, false, TII, *this, dl);
 905         else {
 906           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
 907                             true, dl);
 908           UseRR = true;
 909         }
 910       } else
 911         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 912                                   *this, dl);
 913       MI.setDesc(TII.get(ARM::tSTR));
 914       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 915       if (UseRR)  // Use [reg, reg] addrmode.
 916         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 917       else // tSTR has an extra register operand.
 918         MI.addOperand(MachineOperand::CreateReg(0, false));
 919
 920       MachineBasicBlock::iterator NII = next(II);
 921       if (ValReg == ARM::R3)
 922         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVr), ARM::R2)
 923           .addReg(ARM::R12, false, false, true);
 924       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 925         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVr), ARM::R3)
 926           .addReg(ARM::R12, false, false, true);
 927     } else
 928       assert(false && "Unexpected opcode!");
 929   } else {
 930     // Insert a set of r12 with the full address: r12 = sp + offset
 931     // If the offset we have is too large to fit into the instruction, we need
 932     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 933     // out of 'Offset'.
 934     unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
 935     if (ScratchReg == 0)
 936       // No register is "free". Scavenge a register.
 937       ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
 938     int PIdx = MI.findFirstPredOperandIdx();
 939     ARMCC::CondCodes Pred = (PIdx == -1)
 940       ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
 941     unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
 942     emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
 943                             isSub ? -Offset : Offset, Pred, PredReg, TII, dl);
 944     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
 945   }
 946 }
 947
 948 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 949   const MachineFrameInfo *FFI = MF.getFrameInfo();
 950   int Offset = 0;
 951   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 952     int FixedOff = -FFI->getObjectOffset(i);
 953     if (FixedOff > Offset) Offset = FixedOff;
 954   }
 955   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 956     if (FFI->isDeadObjectIndex(i))
 957       continue;
 958     Offset += FFI->getObjectSize(i);
 959     unsigned Align = FFI->getObjectAlignment(i);
 960     // Adjust to alignment boundary
 961     Offset = (Offset+Align-1)/Align*Align;
 962   }
 963   return (unsigned)Offset;
 964 }
 965
 966 void
 967 ARMRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 968                                                       RegScavenger *RS) const {
 969   // This tells PEI to spill the FP as if it is any other callee-save register
 970   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 971   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 972   // to combine multiple loads / stores.
 973   bool CanEliminateFrame = true;
 974   bool CS1Spilled = false;
 975   bool LRSpilled = false;
 976   unsigned NumGPRSpills = 0;
 977   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 978   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 979   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 980
 981   // Don't spill FP if the frame can be eliminated. This is determined
 982   // by scanning the callee-save registers to see if any is used.
 983   const unsigned *CSRegs = getCalleeSavedRegs();
 984   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 985   for (unsigned i = 0; CSRegs[i]; ++i) {
 986     unsigned Reg = CSRegs[i];
 987     bool Spilled = false;
 988     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 989       AFI->setCSRegisterIsSpilled(Reg);
 990       Spilled = true;
 991       CanEliminateFrame = false;
 992     } else {
 993       // Check alias registers too.
 994       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 995         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 996           Spilled = true;
 997           CanEliminateFrame = false;
 998         }
 999       }
1000     }
1001
1002     if (CSRegClasses[i] == &ARM::GPRRegClass) {
1003       if (Spilled) {
1004         NumGPRSpills++;
1005
1006         if (!STI.isTargetDarwin()) {
1007           if (Reg == ARM::LR)
1008             LRSpilled = true;
1009           CS1Spilled = true;
1010           continue;
1011         }
1012
1013         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1014         switch (Reg) {
1015         case ARM::LR:
1016           LRSpilled = true;
1017           // Fallthrough
1018         case ARM::R4:
1019         case ARM::R5:
1020         case ARM::R6:
1021         case ARM::R7:
1022           CS1Spilled = true;
1023           break;
1024         default:
1025           break;
1026         }
1027       } else {
1028         if (!STI.isTargetDarwin()) {
1029           UnspilledCS1GPRs.push_back(Reg);
1030           continue;
1031         }
1032
1033         switch (Reg) {
1034         case ARM::R4:
1035         case ARM::R5:
1036         case ARM::R6:
1037         case ARM::R7:
1038         case ARM::LR:
1039           UnspilledCS1GPRs.push_back(Reg);
1040           break;
1041         default:
1042           UnspilledCS2GPRs.push_back(Reg);
1043           break;
1044         }
1045       }
1046     }
1047   }
1048
1049   bool ForceLRSpill = false;
1050   if (!LRSpilled && AFI->isThumbFunction()) {
1051     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
1052     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1053     // use of BL to implement far jump. If it turns out that it's not needed
1054     // then the branch fix up path will undo it.
1055     if (FnSize >= (1 << 11)) {
1056       CanEliminateFrame = false;
1057       ForceLRSpill = true;
1058     }
1059   }
1060
1061   bool ExtraCSSpill = false;
1062   if (!CanEliminateFrame || hasFP(MF)) {
1063     AFI->setHasStackFrame(true);
1064
1065     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1066     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1067     if (!LRSpilled && CS1Spilled) {
1068       MF.getRegInfo().setPhysRegUsed(ARM::LR);
1069       AFI->setCSRegisterIsSpilled(ARM::LR);
1070       NumGPRSpills++;
1071       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1072                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1073       ForceLRSpill = false;
1074       ExtraCSSpill = true;
1075     }
1076
1077     // Darwin ABI requires FP to point to the stack slot that contains the
1078     // previous FP.
1079     if (STI.isTargetDarwin() || hasFP(MF)) {
1080       MF.getRegInfo().setPhysRegUsed(FramePtr);
1081       NumGPRSpills++;
1082     }
1083
1084     // If stack and double are 8-byte aligned and we are spilling an odd number
1085     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
1086     // the integer and double callee save areas.
1087     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1088     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1089       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1090         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1091           unsigned Reg = UnspilledCS1GPRs[i];
1092           // Don't spiil high register if the function is thumb
1093           if (!AFI->isThumbFunction() || isLowRegister(Reg) || Reg == ARM::LR) {
1094             MF.getRegInfo().setPhysRegUsed(Reg);
1095             AFI->setCSRegisterIsSpilled(Reg);
1096             if (!isReservedReg(MF, Reg))
1097               ExtraCSSpill = true;
1098             break;
1099           }
1100         }
1101       } else if (!UnspilledCS2GPRs.empty() &&
1102                  !AFI->isThumbFunction()) {
1103         unsigned Reg = UnspilledCS2GPRs.front();
1104         MF.getRegInfo().setPhysRegUsed(Reg);
1105         AFI->setCSRegisterIsSpilled(Reg);
1106         if (!isReservedReg(MF, Reg))
1107           ExtraCSSpill = true;
1108       }
1109     }
1110
1111     // Estimate if we might need to scavenge a register at some point in order
1112     // to materialize a stack offset. If so, either spill one additiona
1113     // callee-saved register or reserve a special spill slot to facilitate
1114     // register scavenging.
1115     if (RS && !ExtraCSSpill && !AFI->isThumbFunction()) {
1116       MachineFrameInfo  *MFI = MF.getFrameInfo();
1117       unsigned Size = estimateStackSize(MF, MFI);
1118       unsigned Limit = (1 << 12) - 1;
1119       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
1120         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
1121           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
1122             if (I->getOperand(i).isFI()) {
1123               unsigned Opcode = I->getOpcode();
1124               const TargetInstrDesc &Desc = TII.get(Opcode);
1125               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1126               if (AddrMode == ARMII::AddrMode3) {
1127                 Limit = (1 << 8) - 1;
1128                 goto DoneEstimating;
1129               } else if (AddrMode == ARMII::AddrMode5) {
1130                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
1131                 if (ThisLimit < Limit)
1132                   Limit = ThisLimit;
1133               }
1134             }
1135         }
1136     DoneEstimating:
1137       if (Size >= Limit) {
1138         // If any non-reserved CS register isn't spilled, just spill one or two
1139         // extra. That should take care of it!
1140         unsigned NumExtras = TargetAlign / 4;
1141         SmallVector<unsigned, 2> Extras;
1142         while (NumExtras && !UnspilledCS1GPRs.empty()) {
1143           unsigned Reg = UnspilledCS1GPRs.back();
1144           UnspilledCS1GPRs.pop_back();
1145           if (!isReservedReg(MF, Reg)) {
1146             Extras.push_back(Reg);
1147             NumExtras--;
1148           }
1149         }
1150         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1151           unsigned Reg = UnspilledCS2GPRs.back();
1152           UnspilledCS2GPRs.pop_back();
1153           if (!isReservedReg(MF, Reg)) {
1154             Extras.push_back(Reg);
1155             NumExtras--;
1156           }
1157         }
1158         if (Extras.size() && NumExtras == 0) {
1159           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1160             MF.getRegInfo().setPhysRegUsed(Extras[i]);
1161             AFI->setCSRegisterIsSpilled(Extras[i]);
1162           }
1163         } else {
1164           // Reserve a slot closest to SP or frame pointer.
1165           const TargetRegisterClass *RC = &ARM::GPRRegClass;
1166           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1167                                                            RC->getAlignment()));
1168         }
1169       }
1170     }
1171   }
1172
1173   if (ForceLRSpill) {
1174     MF.getRegInfo().setPhysRegUsed(ARM::LR);
1175     AFI->setCSRegisterIsSpilled(ARM::LR);
1176     AFI->setLRIsSpilledForFarJump(true);
1177   }
1178 }
1179
1180 /// Move iterator pass the next bunch of callee save load / store ops for
1181 /// the particular spill area (1: integer area 1, 2: integer area 2,
1182 /// 3: fp area, 0: don't care).
1183 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1184                                    MachineBasicBlock::iterator &MBBI,
1185                                    int Opc, unsigned Area,
1186                                    const ARMSubtarget &STI) {
1187   while (MBBI != MBB.end() &&
1188          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFI()) {
1189     if (Area != 0) {
1190       bool Done = false;
1191       unsigned Category = 0;
1192       switch (MBBI->getOperand(0).getReg()) {
1193       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1194       case ARM::LR:
1195         Category = 1;
1196         break;
1197       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1198         Category = STI.isTargetDarwin() ? 2 : 1;
1199         break;
1200       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1201       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1202         Category = 3;
1203         break;
1204       default:
1205         Done = true;
1206         break;
1207       }
1208       if (Done || Category != Area)
1209         break;
1210     }
1211
1212     ++MBBI;
1213   }
1214 }
1215
1216 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1217   MachineBasicBlock &MBB = MF.front();
1218   MachineBasicBlock::iterator MBBI = MBB.begin();
1219   MachineFrameInfo  *MFI = MF.getFrameInfo();
1220   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1221   bool isThumb = AFI->isThumbFunction();
1222   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1223   unsigned NumBytes = MFI->getStackSize();
1224   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1225   DebugLoc dl = DebugLoc::getUnknownLoc();
1226
1227   if (isThumb) {
1228     // Check if R3 is live in. It might have to be used as a scratch register.
1229     for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
1230          E = MF.getRegInfo().livein_end(); I != E; ++I) {
1231       if (I->first == ARM::R3) {
1232         AFI->setR3IsLiveIn(true);
1233         break;
1234       }
1235     }
1236
1237     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1238     NumBytes = (NumBytes + 3) & ~3;
1239     MFI->setStackSize(NumBytes);
1240   }
1241
1242   // Determine the sizes of each callee-save spill areas and record which frame
1243   // belongs to which callee-save spill areas.
1244   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1245   int FramePtrSpillFI = 0;
1246
1247   if (VARegSaveSize)
1248     emitSPUpdate(MBB, MBBI, -VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1249                  *this, dl);
1250
1251   if (!AFI->hasStackFrame()) {
1252     if (NumBytes != 0)
1253       emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1254     return;
1255   }
1256
1257   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1258     unsigned Reg = CSI[i].getReg();
1259     int FI = CSI[i].getFrameIdx();
1260     switch (Reg) {
1261     case ARM::R4:
1262     case ARM::R5:
1263     case ARM::R6:
1264     case ARM::R7:
1265     case ARM::LR:
1266       if (Reg == FramePtr)
1267         FramePtrSpillFI = FI;
1268       AFI->addGPRCalleeSavedArea1Frame(FI);
1269       GPRCS1Size += 4;
1270       break;
1271     case ARM::R8:
1272     case ARM::R9:
1273     case ARM::R10:
1274     case ARM::R11:
1275       if (Reg == FramePtr)
1276         FramePtrSpillFI = FI;
1277       if (STI.isTargetDarwin()) {
1278         AFI->addGPRCalleeSavedArea2Frame(FI);
1279         GPRCS2Size += 4;
1280       } else {
1281         AFI->addGPRCalleeSavedArea1Frame(FI);
1282         GPRCS1Size += 4;
1283       }
1284       break;
1285     default:
1286       AFI->addDPRCalleeSavedAreaFrame(FI);
1287       DPRCSSize += 8;
1288     }
1289   }
1290
1291   if (!isThumb) {
1292     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1293     emitSPUpdate(MBB, MBBI, -GPRCS1Size, ARMCC::AL, 0, isThumb, TII, *this, dl);
1294     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1295   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1296     ++MBBI;
1297
1298   // Darwin ABI requires FP to point to the stack slot that contains the
1299   // previous FP.
1300   if (STI.isTargetDarwin() || hasFP(MF)) {
1301     MachineInstrBuilder MIB =
1302       BuildMI(MBB, MBBI, dl, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri),
1303               FramePtr)
1304       .addFrameIndex(FramePtrSpillFI).addImm(0);
1305     if (!isThumb) AddDefaultCC(AddDefaultPred(MIB));
1306   }
1307
1308   if (!isThumb) {
1309     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1310     emitSPUpdate(MBB, MBBI, -GPRCS2Size, ARMCC::AL, 0, false, TII, *this, dl);
1311
1312     // Build the new SUBri to adjust SP for FP callee-save spill area.
1313     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1314     emitSPUpdate(MBB, MBBI, -DPRCSSize, ARMCC::AL, 0, false, TII, *this, dl);
1315   }
1316
1317   // Determine starting offsets of spill areas.
1318   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1319   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1320   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1321   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1322   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1323   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1324   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1325
1326   NumBytes = DPRCSOffset;
1327   if (NumBytes) {
1328     // Insert it after all the callee-save spills.
1329     if (!isThumb)
1330       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1331     emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1332   }
1333
1334   if(STI.isTargetELF() && hasFP(MF)) {
1335     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1336                              AFI->getFramePtrSpillOffset());
1337   }
1338
1339   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1340   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1341   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1342 }
1343
1344 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1345   for (unsigned i = 0; CSRegs[i]; ++i)
1346     if (Reg == CSRegs[i])
1347       return true;
1348   return false;
1349 }
1350
1351 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1352   return ((MI->getOpcode() == ARM::FLDD ||
1353            MI->getOpcode() == ARM::LDR  ||
1354            MI->getOpcode() == ARM::tRestore) &&
1355           MI->getOperand(1).isFI() &&
1356           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1357 }
1358
1359 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1360                                    MachineBasicBlock &MBB) const {
1361   DebugLoc dl = DebugLoc::getUnknownLoc();
1362   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1363   assert((MBBI->getOpcode() == ARM::BX_RET ||
1364           MBBI->getOpcode() == ARM::tBX_RET ||
1365           MBBI->getOpcode() == ARM::tPOP_RET) &&
1366          "Can only insert epilog into returning blocks");
1367
1368   MachineFrameInfo *MFI = MF.getFrameInfo();
1369   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1370   bool isThumb = AFI->isThumbFunction();
1371   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1372   int NumBytes = (int)MFI->getStackSize();
1373   if (!AFI->hasStackFrame()) {
1374     if (NumBytes != 0)
1375       emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1376   } else {
1377     // Unwind MBBI to point to first LDR / FLDD.
1378     const unsigned *CSRegs = getCalleeSavedRegs();
1379     if (MBBI != MBB.begin()) {
1380       do
1381         --MBBI;
1382       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1383       if (!isCSRestore(MBBI, CSRegs))
1384         ++MBBI;
1385     }
1386
1387     // Move SP to start of FP callee save spill area.
1388     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1389                  AFI->getGPRCalleeSavedArea2Size() +
1390                  AFI->getDPRCalleeSavedAreaSize());
1391     if (isThumb) {
1392       if (hasFP(MF)) {
1393         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1394         // Reset SP based on frame pointer only if the stack frame extends beyond
1395         // frame pointer stack slot or target is ELF and the function has FP.
1396         if (NumBytes)
1397           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
1398                                     TII, *this, dl);
1399         else
1400           BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::SP).addReg(FramePtr);
1401       } else {
1402         if (MBBI->getOpcode() == ARM::tBX_RET &&
1403             &MBB.front() != MBBI &&
1404             prior(MBBI)->getOpcode() == ARM::tPOP) {
1405           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1406           emitSPUpdate(MBB, PMBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1407                        *this, dl);
1408         } else
1409           emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1410                        *this, dl);
1411       }
1412     } else {
1413       // Darwin ABI requires FP to point to the stack slot that contains the
1414       // previous FP.
1415       if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1416         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1417         // Reset SP based on frame pointer only if the stack frame extends beyond
1418         // frame pointer stack slot or target is ELF and the function has FP.
1419         if (AFI->getGPRCalleeSavedArea2Size() ||
1420             AFI->getDPRCalleeSavedAreaSize()  ||
1421             AFI->getDPRCalleeSavedAreaOffset()||
1422             hasFP(MF)) {
1423           if (NumBytes)
1424             BuildMI(MBB, MBBI, dl, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1425               .addImm(NumBytes)
1426               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1427           else
1428             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP).addReg(FramePtr)
1429               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1430         }
1431       } else if (NumBytes) {
1432         emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, false, TII, *this, dl);
1433       }
1434
1435       // Move SP to start of integer callee save spill area 2.
1436       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1437       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), ARMCC::AL, 0,
1438                    false, TII, *this, dl);
1439
1440       // Move SP to start of integer callee save spill area 1.
1441       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1442       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), ARMCC::AL, 0,
1443                    false, TII, *this, dl);
1444
1445       // Move SP to SP upon entry to the function.
1446       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1447       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), ARMCC::AL, 0,
1448                    false, TII, *this, dl);
1449     }
1450   }
1451
1452   if (VARegSaveSize) {
1453     if (isThumb)
1454       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1455       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1456       BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
1457
1458     emitSPUpdate(MBB, MBBI, VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1459                  *this, dl);
1460
1461     if (isThumb) {
1462       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1463       MBB.erase(MBBI);
1464     }
1465   }
1466 }
1467
1468 unsigned ARMRegisterInfo::getRARegister() const {
1469   return ARM::LR;
1470 }
1471
1472 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1473   if (STI.isTargetDarwin() || hasFP(MF))
1474     return (STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11;
1475   else
1476     return ARM::SP;
1477 }
1478
1479 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1480   assert(0 && "What is the exception register");
1481   return 0;
1482 }
1483
1484 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1485   assert(0 && "What is the exception handler register");
1486   return 0;
1487 }
1488
1489 int ARMRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
1490         return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
1491 }
1492
1493 #include "ARMGenRegisterInfo.inc"