lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARMSubtarget.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineLocation.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                                cl::Hidden,
  41                                cl::desc("Enable register scavenging on Thumb"));
  42
  43 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  44   using namespace ARM;
  45   switch (RegEnum) {
  46   case R0:  case S0:  case D0:  return 0;
  47   case R1:  case S1:  case D1:  return 1;
  48   case R2:  case S2:  case D2:  return 2;
  49   case R3:  case S3:  case D3:  return 3;
  50   case R4:  case S4:  case D4:  return 4;
  51   case R5:  case S5:  case D5:  return 5;
  52   case R6:  case S6:  case D6:  return 6;
  53   case R7:  case S7:  case D7:  return 7;
  54   case R8:  case S8:  case D8:  return 8;
  55   case R9:  case S9:  case D9:  return 9;
  56   case R10: case S10: case D10: return 10;
  57   case R11: case S11: case D11: return 11;
  58   case R12: case S12: case D12: return 12;
  59   case SP:  case S13: case D13: return 13;
  60   case LR:  case S14: case D14: return 14;
  61   case PC:  case S15: case D15: return 15;
  62   case S16: return 16;
  63   case S17: return 17;
  64   case S18: return 18;
  65   case S19: return 19;
  66   case S20: return 20;
  67   case S21: return 21;
  68   case S22: return 22;
  69   case S23: return 23;
  70   case S24: return 24;
  71   case S25: return 25;
  72   case S26: return 26;
  73   case S27: return 27;
  74   case S28: return 28;
  75   case S29: return 29;
  76   case S30: return 30;
  77   case S31: return 31;
  78   default:
  79     assert(0 && "Unknown ARM register!");
  80     abort();
  81   }
  82 }
  83
  84 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  85                                                bool &isSPVFP) {
  86   isSPVFP = false;
  87
  88   using namespace ARM;
  89   switch (RegEnum) {
  90   default:
  91     assert(0 && "Unknown ARM register!");
  92     abort();
  93   case R0:  case D0:  return 0;
  94   case R1:  case D1:  return 1;
  95   case R2:  case D2:  return 2;
  96   case R3:  case D3:  return 3;
  97   case R4:  case D4:  return 4;
  98   case R5:  case D5:  return 5;
  99   case R6:  case D6:  return 6;
 100   case R7:  case D7:  return 7;
 101   case R8:  case D8:  return 8;
 102   case R9:  case D9:  return 9;
 103   case R10: case D10: return 10;
 104   case R11: case D11: return 11;
 105   case R12: case D12: return 12;
 106   case SP:  case D13: return 13;
 107   case LR:  case D14: return 14;
 108   case PC:  case D15: return 15;
 109
 110   case S0: case S1: case S2: case S3:
 111   case S4: case S5: case S6: case S7:
 112   case S8: case S9: case S10: case S11:
 113   case S12: case S13: case S14: case S15:
 114   case S16: case S17: case S18: case S19:
 115   case S20: case S21: case S22: case S23:
 116   case S24: case S25: case S26: case S27:
 117   case S28: case S29: case S30: case S31:  {
 118     isSPVFP = true;
 119     switch (RegEnum) {
 120     default: return 0; // Avoid compile time warning.
 121     case S0: return 0;
 122     case S1: return 1;
 123     case S2: return 2;
 124     case S3: return 3;
 125     case S4: return 4;
 126     case S5: return 5;
 127     case S6: return 6;
 128     case S7: return 7;
 129     case S8: return 8;
 130     case S9: return 9;
 131     case S10: return 10;
 132     case S11: return 11;
 133     case S12: return 12;
 134     case S13: return 13;
 135     case S14: return 14;
 136     case S15: return 15;
 137     case S16: return 16;
 138     case S17: return 17;
 139     case S18: return 18;
 140     case S19: return 19;
 141     case S20: return 20;
 142     case S21: return 21;
 143     case S22: return 22;
 144     case S23: return 23;
 145     case S24: return 24;
 146     case S25: return 25;
 147     case S26: return 26;
 148     case S27: return 27;
 149     case S28: return 28;
 150     case S29: return 29;
 151     case S30: return 30;
 152     case S31: return 31;
 153     }
 154   }
 155   }
 156 }
 157
 158 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
 159                                  const ARMSubtarget &sti)
 160   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 161     TII(tii), STI(sti),
 162     FramePtr((STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 163 }
 164
 165 static inline
 166 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 167   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 168 }
 169
 170 static inline
 171 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 172   return MIB.addReg(0);
 173 }
 174
 175 /// emitLoadConstPool - Emits a load from constpool to materialize the
 176 /// specified immediate.
 177 void ARMRegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
 178                                         MachineBasicBlock::iterator &MBBI,
 179                                         unsigned DestReg, int Val,
 180                                         unsigned Pred, unsigned PredReg,
 181                                         const TargetInstrInfo *TII,
 182                                         bool isThumb,
 183                                         DebugLoc dl) const {
 184   MachineFunction &MF = *MBB.getParent();
 185   MachineConstantPool *ConstantPool = MF.getConstantPool();
 186   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 187   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
 188   if (isThumb)
 189     BuildMI(MBB, MBBI, dl,
 190             TII->get(ARM::tLDRcp),DestReg).addConstantPoolIndex(Idx);
 191   else
 192     BuildMI(MBB, MBBI, dl, TII->get(ARM::LDRcp), DestReg)
 193       .addConstantPoolIndex(Idx)
 194       .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 195 }
 196
 197 /// isLowRegister - Returns true if the register is low register r0-r7.
 198 ///
 199 bool ARMRegisterInfo::isLowRegister(unsigned Reg) const {
 200   using namespace ARM;
 201   switch (Reg) {
 202   case R0:  case R1:  case R2:  case R3:
 203   case R4:  case R5:  case R6:  case R7:
 204     return true;
 205   default:
 206     return false;
 207   }
 208 }
 209
 210 const TargetRegisterClass*
 211 ARMRegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
 212   if (STI.isThumb()) {
 213     if (isLowRegister(Reg))
 214       return ARM::tGPRRegisterClass;
 215     switch (Reg) {
 216     default:
 217       break;
 218     case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
 219     case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
 220       return ARM::GPRRegisterClass;
 221     }
 222   }
 223   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
 224 }
 225
 226 const unsigned*
 227 ARMRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 228   static const unsigned CalleeSavedRegs[] = {
 229     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 230     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 231
 232     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 233     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 234     0
 235   };
 236
 237   static const unsigned DarwinCalleeSavedRegs[] = {
 238     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 239     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 240
 241     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 242     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 243     0
 244   };
 245   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 246 }
 247
 248 const TargetRegisterClass* const *
 249 ARMRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 250   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 251     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 252     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 253     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 254
 255     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 256     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 257     0
 258   };
 259   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 260     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 261     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 262     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 263
 264     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 265     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 266     0
 267   };
 268   return STI.isThumb() ? ThumbCalleeSavedRegClasses : CalleeSavedRegClasses;
 269 }
 270
 271 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 272   // FIXME: avoid re-calculating this everytime.
 273   BitVector Reserved(getNumRegs());
 274   Reserved.set(ARM::SP);
 275   Reserved.set(ARM::PC);
 276   if (STI.isTargetDarwin() || hasFP(MF))
 277     Reserved.set(FramePtr);
 278   // Some targets reserve R9.
 279   if (STI.isR9Reserved())
 280     Reserved.set(ARM::R9);
 281   return Reserved;
 282 }
 283
 284 bool
 285 ARMRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 286   switch (Reg) {
 287   default: break;
 288   case ARM::SP:
 289   case ARM::PC:
 290     return true;
 291   case ARM::R7:
 292   case ARM::R11:
 293     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 294       return true;
 295     break;
 296   case ARM::R9:
 297     return STI.isR9Reserved();
 298   }
 299
 300   return false;
 301 }
 302
 303 const TargetRegisterClass *ARMRegisterInfo::getPointerRegClass() const {
 304   return &ARM::GPRRegClass;
 305 }
 306
 307 /// getAllocationOrder - Returns the register allocation order for a specified
 308 /// register class in the form of a pair of TargetRegisterClass iterators.
 309 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 310 ARMRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 311                                     std::pair<unsigned, unsigned> Hint,
 312                                     const MachineFunction &MF) const {
 313   // Alternative register allocation orders when favoring even / odd registers
 314   // of register pairs.
 315
 316   // No FP, R9 is available.
 317   static const unsigned GPREven1[] = {
 318     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 319     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 320     ARM::R9, ARM::R11
 321   };
 322   static const unsigned GPROdd1[] = {
 323     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 324     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 325     ARM::R8, ARM::R10
 326   };
 327
 328   // FP is R7, R9 is available.
 329   static const unsigned GPREven2[] = {
 330     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 331     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 332     ARM::R9, ARM::R11
 333   };
 334   static const unsigned GPROdd2[] = {
 335     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 336     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 337     ARM::R8, ARM::R10
 338   };
 339
 340   // FP is R11, R9 is available.
 341   static const unsigned GPREven3[] = {
 342     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 343     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 344     ARM::R9
 345   };
 346   static const unsigned GPROdd3[] = {
 347     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 348     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 349     ARM::R8
 350   };
 351
 352   // No FP, R9 is not available.
 353   static const unsigned GPREven4[] = {
 354     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 355     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 356     ARM::R11
 357   };
 358   static const unsigned GPROdd4[] = {
 359     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 360     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 361     ARM::R10
 362   };
 363
 364   // FP is R7, R9 is not available.
 365   static const unsigned GPREven5[] = {
 366     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 367     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 368     ARM::R11
 369   };
 370   static const unsigned GPROdd5[] = {
 371     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 372     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 373     ARM::R10
 374   };
 375
 376   // FP is R11, R9 is not available.
 377   static const unsigned GPREven6[] = {
 378     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 379     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 380   };
 381   static const unsigned GPROdd6[] = {
 382     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 383     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 384   };
 385
 386
 387   if (Hint.first == ARMRI::RegPairEven) {
 388     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 389       if (!STI.isR9Reserved())
 390         return std::make_pair(GPREven1,
 391                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 392       else
 393         return std::make_pair(GPREven4,
 394                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 395     } else if (FramePtr == ARM::R7) {
 396       if (!STI.isR9Reserved())
 397         return std::make_pair(GPREven2,
 398                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 399       else
 400         return std::make_pair(GPREven5,
 401                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 402     } else { // FramePtr == ARM::R11
 403       if (!STI.isR9Reserved())
 404         return std::make_pair(GPREven3,
 405                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 406       else
 407         return std::make_pair(GPREven6,
 408                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 409     }
 410   } else if (Hint.first == ARMRI::RegPairOdd) {
 411     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 412       if (!STI.isR9Reserved())
 413         return std::make_pair(GPROdd1,
 414                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 415       else
 416         return std::make_pair(GPROdd4,
 417                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 418     } else if (FramePtr == ARM::R7) {
 419       if (!STI.isR9Reserved())
 420         return std::make_pair(GPROdd2,
 421                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 422       else
 423         return std::make_pair(GPROdd5,
 424                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 425     } else { // FramePtr == ARM::R11
 426       if (!STI.isR9Reserved())
 427         return std::make_pair(GPROdd3,
 428                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 429       else
 430         return std::make_pair(GPROdd6,
 431                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 432     }
 433   }
 434   return std::make_pair(RC->allocation_order_begin(MF),
 435                         RC->allocation_order_end(MF));
 436 }
 437
 438 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 439 /// to a physical register. Returns the physical register if it is successful.
 440 unsigned
 441 ARMRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 442                                      const MachineFunction &MF) const {
 443   if (Reg == 0 || !isPhysicalRegister(Reg))
 444     return 0;
 445   if (Type == 0)
 446     return Reg;
 447   else if (Type == (unsigned)ARMRI::RegPairOdd)
 448     // Odd register.
 449     return getRegisterPairOdd(Reg, MF);
 450   else if (Type == (unsigned)ARMRI::RegPairEven)
 451     // Even register.
 452     return getRegisterPairEven(Reg, MF);
 453   return 0;
 454 }
 455
 456 bool
 457 ARMRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 458   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 459   return ThumbRegScavenging || !AFI->isThumbFunction();
 460 }
 461
 462 /// hasFP - Return true if the specified function should have a dedicated frame
 463 /// pointer register.  This is true if the function has variable sized allocas
 464 /// or if frame pointer elimination is disabled.
 465 ///
 466 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 467   const MachineFrameInfo *MFI = MF.getFrameInfo();
 468   return NoFramePointerElim || MFI->hasVarSizedObjects();
 469 }
 470
 471 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 472 // not required, we reserve argument space for call sites in the function
 473 // immediately on entry to the current function. This eliminates the need for
 474 // add/sub sp brackets around call sites. Returns true if the call frame is
 475 // included as part of the stack frame.
 476 bool ARMRegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
 477   const MachineFrameInfo *FFI = MF.getFrameInfo();
 478   unsigned CFSize = FFI->getMaxCallFrameSize();
 479   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 480   // It's not always a good idea to include the call frame as part of the
 481   // stack frame. ARM (especially Thumb) has small immediate offset to
 482   // address the stack frame. So a large call frame can cause poor codegen
 483   // and may even makes it impossible to scavenge a register.
 484   if (AFI->isThumbFunction()) {
 485     if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 486       return false;
 487   } else {
 488     if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 489       return false;
 490   }
 491   return !MF.getFrameInfo()->hasVarSizedObjects();
 492 }
 493
 494 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 495 /// a destreg = basereg + immediate in ARM code.
 496 static
 497 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 498                              MachineBasicBlock::iterator &MBBI,
 499                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 500                              ARMCC::CondCodes Pred, unsigned PredReg,
 501                              const TargetInstrInfo &TII,
 502                              DebugLoc dl) {
 503   bool isSub = NumBytes < 0;
 504   if (isSub) NumBytes = -NumBytes;
 505
 506   while (NumBytes) {
 507     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 508     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 509     assert(ThisVal && "Didn't extract field correctly");
 510
 511     // We will handle these bits from offset, clear them.
 512     NumBytes &= ~ThisVal;
 513
 514     // Get the properly encoded SOImmVal field.
 515     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 516     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 517
 518     // Build the new ADD / SUB.
 519     BuildMI(MBB, MBBI, dl, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 520       .addReg(BaseReg, RegState::Kill).addImm(SOImmVal)
 521       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 522     BaseReg = DestReg;
 523   }
 524 }
 525
 526 /// calcNumMI - Returns the number of instructions required to materialize
 527 /// the specific add / sub r, c instruction.
 528 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 529                           unsigned NumBits, unsigned Scale) {
 530   unsigned NumMIs = 0;
 531   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 532
 533   if (Opc == ARM::tADDrSPi) {
 534     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 535     Bytes -= ThisVal;
 536     NumMIs++;
 537     NumBits = 8;
 538     Scale = 1;  // Followed by a number of tADDi8.
 539     Chunk = ((1 << NumBits) - 1) * Scale;
 540   }
 541
 542   NumMIs += Bytes / Chunk;
 543   if ((Bytes % Chunk) != 0)
 544     NumMIs++;
 545   if (ExtraOpc)
 546     NumMIs++;
 547   return NumMIs;
 548 }
 549
 550 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 551 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 552 /// in a register using mov / mvn sequences or load the immediate from a
 553 /// constpool entry.
 554 static
 555 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 556                               MachineBasicBlock::iterator &MBBI,
 557                               unsigned DestReg, unsigned BaseReg,
 558                               int NumBytes, bool CanChangeCC,
 559                               const TargetInstrInfo &TII,
 560                               const ARMRegisterInfo& MRI,
 561                               DebugLoc dl) {
 562     bool isHigh = !MRI.isLowRegister(DestReg) ||
 563                   (BaseReg != 0 && !MRI.isLowRegister(BaseReg));
 564     bool isSub = false;
 565     // Subtract doesn't have high register version. Load the negative value
 566     // if either base or dest register is a high register. Also, if do not
 567     // issue sub as part of the sequence if condition register is to be
 568     // preserved.
 569     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 570       isSub = true;
 571       NumBytes = -NumBytes;
 572     }
 573     unsigned LdReg = DestReg;
 574     if (DestReg == ARM::SP) {
 575       assert(BaseReg == ARM::SP && "Unexpected!");
 576       LdReg = ARM::R3;
 577       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 578         .addReg(ARM::R3, RegState::Kill);
 579     }
 580
 581     if (NumBytes <= 255 && NumBytes >= 0)
 582       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 583     else if (NumBytes < 0 && NumBytes >= -255) {
 584       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 585       BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), LdReg)
 586         .addReg(LdReg, RegState::Kill);
 587     } else
 588       MRI.emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, ARMCC::AL, 0, &TII,
 589                             true, dl);
 590
 591     // Emit add / sub.
 592     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 593     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl,
 594                                             TII.get(Opc), DestReg);
 595     if (DestReg == ARM::SP || isSub)
 596       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 597     else
 598       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 599     if (DestReg == ARM::SP)
 600       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 601         .addReg(ARM::R12, RegState::Kill);
 602 }
 603
 604 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 605 /// a destreg = basereg + immediate in Thumb code.
 606 static
 607 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 608                                MachineBasicBlock::iterator &MBBI,
 609                                unsigned DestReg, unsigned BaseReg,
 610                                int NumBytes, const TargetInstrInfo &TII,
 611                                const ARMRegisterInfo& MRI,
 612                                DebugLoc dl) {
 613   bool isSub = NumBytes < 0;
 614   unsigned Bytes = (unsigned)NumBytes;
 615   if (isSub) Bytes = -NumBytes;
 616   bool isMul4 = (Bytes & 3) == 0;
 617   bool isTwoAddr = false;
 618   bool DstNotEqBase = false;
 619   unsigned NumBits = 1;
 620   unsigned Scale = 1;
 621   int Opc = 0;
 622   int ExtraOpc = 0;
 623
 624   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 625     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 626     NumBits = 7;
 627     Scale = 4;
 628     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 629     isTwoAddr = true;
 630   } else if (!isSub && BaseReg == ARM::SP) {
 631     // r1 = add sp, 403
 632     // =>
 633     // r1 = add sp, 100 * 4
 634     // r1 = add r1, 3
 635     if (!isMul4) {
 636       Bytes &= ~3;
 637       ExtraOpc = ARM::tADDi3;
 638     }
 639     NumBits = 8;
 640     Scale = 4;
 641     Opc = ARM::tADDrSPi;
 642   } else {
 643     // sp = sub sp, c
 644     // r1 = sub sp, c
 645     // r8 = sub sp, c
 646     if (DestReg != BaseReg)
 647       DstNotEqBase = true;
 648     NumBits = 8;
 649     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 650     isTwoAddr = true;
 651   }
 652
 653   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 654   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 655   if (NumMIs > Threshold) {
 656     // This will expand into too many instructions. Load the immediate from a
 657     // constpool entry.
 658     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 659                              MRI, dl);
 660     return;
 661   }
 662
 663   if (DstNotEqBase) {
 664     if (MRI.isLowRegister(DestReg) && MRI.isLowRegister(BaseReg)) {
 665       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 666       unsigned Chunk = (1 << 3) - 1;
 667       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 668       Bytes -= ThisVal;
 669       BuildMI(MBB, MBBI, dl,TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 670         .addReg(BaseReg, RegState::Kill).addImm(ThisVal);
 671     } else {
 672       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 673         .addReg(BaseReg, RegState::Kill);
 674     }
 675     BaseReg = DestReg;
 676   }
 677
 678   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 679   while (Bytes) {
 680     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 681     Bytes -= ThisVal;
 682     ThisVal /= Scale;
 683     // Build the new tADD / tSUB.
 684     if (isTwoAddr)
 685       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 686         .addReg(DestReg).addImm(ThisVal);
 687     else {
 688       bool isKill = BaseReg != ARM::SP;
 689       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 690         .addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 691       BaseReg = DestReg;
 692
 693       if (Opc == ARM::tADDrSPi) {
 694         // r4 = add sp, imm
 695         // r4 = add r4, imm
 696         // ...
 697         NumBits = 8;
 698         Scale = 1;
 699         Chunk = ((1 << NumBits) - 1) * Scale;
 700         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 701         isTwoAddr = true;
 702       }
 703     }
 704   }
 705
 706   if (ExtraOpc)
 707     BuildMI(MBB, MBBI, dl, TII.get(ExtraOpc), DestReg)
 708       .addReg(DestReg, RegState::Kill)
 709       .addImm(((unsigned)NumBytes) & 3);
 710 }
 711
 712 static
 713 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 714                   int NumBytes, ARMCC::CondCodes Pred, unsigned PredReg,
 715                   bool isThumb, const TargetInstrInfo &TII,
 716                   const ARMRegisterInfo& MRI,
 717                   DebugLoc dl) {
 718   if (isThumb)
 719     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 720                               MRI, dl);
 721   else
 722     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes,
 723                             Pred, PredReg, TII, dl);
 724 }
 725
 726 void ARMRegisterInfo::
 727 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 728                               MachineBasicBlock::iterator I) const {
 729   if (!hasReservedCallFrame(MF)) {
 730     // If we have alloca, convert as follows:
 731     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 732     // ADJCALLSTACKUP   -> add, sp, sp, amount
 733     MachineInstr *Old = I;
 734     DebugLoc dl = Old->getDebugLoc();
 735     unsigned Amount = Old->getOperand(0).getImm();
 736     if (Amount != 0) {
 737       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 738       // We need to keep the stack aligned properly.  To do this, we round the
 739       // amount of space needed for the outgoing arguments up to the next
 740       // alignment boundary.
 741       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 742       Amount = (Amount+Align-1)/Align*Align;
 743
 744       // Replace the pseudo instruction with a new instruction...
 745       unsigned Opc = Old->getOpcode();
 746       bool isThumb = AFI->isThumbFunction();
 747       ARMCC::CondCodes Pred = isThumb
 748         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(1).getImm();
 749       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 750         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 751         unsigned PredReg = isThumb ? 0 : Old->getOperand(2).getReg();
 752         emitSPUpdate(MBB, I, -Amount, Pred, PredReg, isThumb, TII, *this, dl);
 753       } else {
 754         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 755         unsigned PredReg = isThumb ? 0 : Old->getOperand(3).getReg();
 756         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 757         emitSPUpdate(MBB, I, Amount, Pred, PredReg, isThumb, TII, *this, dl);
 758       }
 759     }
 760   }
 761   MBB.erase(I);
 762 }
 763
 764 /// emitThumbConstant - Emit a series of instructions to materialize a
 765 /// constant.
 766 static void emitThumbConstant(MachineBasicBlock &MBB,
 767                               MachineBasicBlock::iterator &MBBI,
 768                               unsigned DestReg, int Imm,
 769                               const TargetInstrInfo &TII,
 770                               const ARMRegisterInfo& MRI,
 771                               DebugLoc dl) {
 772   bool isSub = Imm < 0;
 773   if (isSub) Imm = -Imm;
 774
 775   int Chunk = (1 << 8) - 1;
 776   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 777   Imm -= ThisVal;
 778   BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 779   if (Imm > 0)
 780     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 781   if (isSub)
 782     BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), DestReg)
 783       .addReg(DestReg, RegState::Kill);
 784 }
 785
 786 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
 787 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
 788 /// register first and then a spilled callee-saved register if that fails.
 789 static
 790 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
 791                              ARMFunctionInfo *AFI) {
 792   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
 793   assert (!AFI->isThumbFunction());
 794   if (Reg == 0)
 795     // Try a already spilled CS register.
 796     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
 797
 798   return Reg;
 799 }
 800
 801 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 802                                           int SPAdj, RegScavenger *RS) const{
 803   unsigned i = 0;
 804   MachineInstr &MI = *II;
 805   MachineBasicBlock &MBB = *MI.getParent();
 806   MachineFunction &MF = *MBB.getParent();
 807   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 808   bool isThumb = AFI->isThumbFunction();
 809   DebugLoc dl = MI.getDebugLoc();
 810
 811   while (!MI.getOperand(i).isFI()) {
 812     ++i;
 813     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 814   }
 815
 816   unsigned FrameReg = ARM::SP;
 817   int FrameIndex = MI.getOperand(i).getIndex();
 818   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 819                MF.getFrameInfo()->getStackSize() + SPAdj;
 820
 821   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 822     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 823   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 824     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 825   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 826     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 827   else if (hasFP(MF)) {
 828     assert(SPAdj == 0 && "Unexpected");
 829     // There is alloca()'s in this function, must reference off the frame
 830     // pointer instead.
 831     FrameReg = getFrameRegister(MF);
 832     Offset -= AFI->getFramePtrSpillOffset();
 833   }
 834
 835   unsigned Opcode = MI.getOpcode();
 836   const TargetInstrDesc &Desc = MI.getDesc();
 837   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 838   bool isSub = false;
 839
 840   // Memory operands in inline assembly always use AddrMode2.
 841   if (Opcode == ARM::INLINEASM)
 842     AddrMode = ARMII::AddrMode2;
 843
 844   if (Opcode == ARM::ADDri) {
 845     Offset += MI.getOperand(i+1).getImm();
 846     if (Offset == 0) {
 847       // Turn it into a move.
 848       MI.setDesc(TII.get(ARM::MOVr));
 849       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 850       MI.RemoveOperand(i+1);
 851       return;
 852     } else if (Offset < 0) {
 853       Offset = -Offset;
 854       isSub = true;
 855       MI.setDesc(TII.get(ARM::SUBri));
 856     }
 857
 858     // Common case: small offset, fits into instruction.
 859     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 860     if (ImmedOffset != -1) {
 861       // Replace the FrameIndex with sp / fp
 862       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 863       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 864       return;
 865     }
 866
 867     // Otherwise, we fallback to common code below to form the imm offset with
 868     // a sequence of ADDri instructions.  First though, pull as much of the imm
 869     // into this ADDri as possible.
 870     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 871     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
 872
 873     // We will handle these bits from offset, clear them.
 874     Offset &= ~ThisImmVal;
 875
 876     // Get the properly encoded SOImmVal field.
 877     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 878     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 879     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 880   } else if (Opcode == ARM::tADDrSPi) {
 881     Offset += MI.getOperand(i+1).getImm();
 882
 883     // Can't use tADDrSPi if it's based off the frame pointer.
 884     unsigned NumBits = 0;
 885     unsigned Scale = 1;
 886     if (FrameReg != ARM::SP) {
 887       Opcode = ARM::tADDi3;
 888       MI.setDesc(TII.get(ARM::tADDi3));
 889       NumBits = 3;
 890     } else {
 891       NumBits = 8;
 892       Scale = 4;
 893       assert((Offset & 3) == 0 &&
 894              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 895     }
 896
 897     if (Offset == 0) {
 898       // Turn it into a move.
 899       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 900       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 901       MI.RemoveOperand(i+1);
 902       return;
 903     }
 904
 905     // Common case: small offset, fits into instruction.
 906     unsigned Mask = (1 << NumBits) - 1;
 907     if (((Offset / Scale) & ~Mask) == 0) {
 908       // Replace the FrameIndex with sp / fp
 909       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 910       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 911       return;
 912     }
 913
 914     unsigned DestReg = MI.getOperand(0).getReg();
 915     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 916     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 917     // MI would expand into a large number of instructions. Don't try to
 918     // simplify the immediate.
 919     if (NumMIs > 2) {
 920       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 921                                 *this, dl);
 922       MBB.erase(II);
 923       return;
 924     }
 925
 926     if (Offset > 0) {
 927       // Translate r0 = add sp, imm to
 928       // r0 = add sp, 255*4
 929       // r0 = add r0, (imm - 255*4)
 930       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 931       MI.getOperand(i+1).ChangeToImmediate(Mask);
 932       Offset = (Offset - Mask * Scale);
 933       MachineBasicBlock::iterator NII = next(II);
 934       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 935                                 *this, dl);
 936     } else {
 937       // Translate r0 = add sp, -imm to
 938       // r0 = -imm (this is then translated into a series of instructons)
 939       // r0 = add r0, sp
 940       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 941       MI.setDesc(TII.get(ARM::tADDhirr));
 942       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 943       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 944     }
 945     return;
 946   } else {
 947     unsigned ImmIdx = 0;
 948     int InstrOffs = 0;
 949     unsigned NumBits = 0;
 950     unsigned Scale = 1;
 951     switch (AddrMode) {
 952     case ARMII::AddrMode2: {
 953       ImmIdx = i+2;
 954       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 955       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 956         InstrOffs *= -1;
 957       NumBits = 12;
 958       break;
 959     }
 960     case ARMII::AddrMode3: {
 961       ImmIdx = i+2;
 962       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 963       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 964         InstrOffs *= -1;
 965       NumBits = 8;
 966       break;
 967     }
 968     case ARMII::AddrMode5: {
 969       ImmIdx = i+1;
 970       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 971       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 972         InstrOffs *= -1;
 973       NumBits = 8;
 974       Scale = 4;
 975       break;
 976     }
 977     case ARMII::AddrModeTs: {
 978       ImmIdx = i+1;
 979       InstrOffs = MI.getOperand(ImmIdx).getImm();
 980       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 981       Scale = 4;
 982       break;
 983     }
 984     default:
 985       assert(0 && "Unsupported addressing mode!");
 986       abort();
 987       break;
 988     }
 989
 990     Offset += InstrOffs * Scale;
 991     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 992     if (Offset < 0 && !isThumb) {
 993       Offset = -Offset;
 994       isSub = true;
 995     }
 996
 997     // Common case: small offset, fits into instruction.
 998     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 999     int ImmedOffset = Offset / Scale;
1000     unsigned Mask = (1 << NumBits) - 1;
1001     if ((unsigned)Offset <= Mask * Scale) {
1002       // Replace the FrameIndex with sp
1003       MI.getOperand(i).ChangeToRegister(FrameReg, false);
1004       if (isSub)
1005         ImmedOffset |= 1 << NumBits;
1006       ImmOp.ChangeToImmediate(ImmedOffset);
1007       return;
1008     }
1009
1010     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
1011     if (AddrMode == ARMII::AddrModeTs) {
1012       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
1013       // a different base register.
1014       NumBits = 5;
1015       Mask = (1 << NumBits) - 1;
1016     }
1017     // If this is a thumb spill / restore, we will be using a constpool load to
1018     // materialize the offset.
1019     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
1020       ImmOp.ChangeToImmediate(0);
1021     else {
1022       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1023       ImmedOffset = ImmedOffset & Mask;
1024       if (isSub)
1025         ImmedOffset |= 1 << NumBits;
1026       ImmOp.ChangeToImmediate(ImmedOffset);
1027       Offset &= ~(Mask*Scale);
1028     }
1029   }
1030
1031   // If we get here, the immediate doesn't fit into the instruction.  We folded
1032   // as much as possible above, handle the rest, providing a register that is
1033   // SP+LargeImm.
1034   assert(Offset && "This code isn't needed if offset already handled!");
1035
1036   if (isThumb) {
1037     if (Desc.mayLoad()) {
1038       // Use the destination register to materialize sp + offset.
1039       unsigned TmpReg = MI.getOperand(0).getReg();
1040       bool UseRR = false;
1041       if (Opcode == ARM::tRestore) {
1042         if (FrameReg == ARM::SP)
1043           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
1044                                    Offset, false, TII, *this, dl);
1045         else {
1046           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
1047                             true, dl);
1048           UseRR = true;
1049         }
1050       } else
1051         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
1052                                   *this, dl);
1053       MI.setDesc(TII.get(ARM::tLDR));
1054       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
1055       if (UseRR)
1056         // Use [reg, reg] addrmode.
1057         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
1058       else  // tLDR has an extra register operand.
1059         MI.addOperand(MachineOperand::CreateReg(0, false));
1060     } else if (Desc.mayStore()) {
1061       // FIXME! This is horrific!!! We need register scavenging.
1062       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
1063       // also a ABI register so it's possible that is is the register that is
1064       // being storing here. If that's the case, we do the following:
1065       // r12 = r2
1066       // Use r2 to materialize sp + offset
1067       // str r3, r2
1068       // r2 = r12
1069       unsigned ValReg = MI.getOperand(0).getReg();
1070       unsigned TmpReg = ARM::R3;
1071       bool UseRR = false;
1072       if (ValReg == ARM::R3) {
1073         BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
1074           .addReg(ARM::R2, RegState::Kill);
1075         TmpReg = ARM::R2;
1076       }
1077       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
1078         BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
1079           .addReg(ARM::R3, RegState::Kill);
1080       if (Opcode == ARM::tSpill) {
1081         if (FrameReg == ARM::SP)
1082           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
1083                                    Offset, false, TII, *this, dl);
1084         else {
1085           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
1086                             true, dl);
1087           UseRR = true;
1088         }
1089       } else
1090         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
1091                                   *this, dl);
1092       MI.setDesc(TII.get(ARM::tSTR));
1093       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
1094       if (UseRR)  // Use [reg, reg] addrmode.
1095         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
1096       else // tSTR has an extra register operand.
1097         MI.addOperand(MachineOperand::CreateReg(0, false));
1098
1099       MachineBasicBlock::iterator NII = next(II);
1100       if (ValReg == ARM::R3)
1101         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
1102           .addReg(ARM::R12, RegState::Kill);
1103       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
1104         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
1105           .addReg(ARM::R12, RegState::Kill);
1106     } else
1107       assert(false && "Unexpected opcode!");
1108   } else {
1109     // Insert a set of r12 with the full address: r12 = sp + offset
1110     // If the offset we have is too large to fit into the instruction, we need
1111     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
1112     // out of 'Offset'.
1113     unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
1114     if (ScratchReg == 0)
1115       // No register is "free". Scavenge a register.
1116       ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
1117     int PIdx = MI.findFirstPredOperandIdx();
1118     ARMCC::CondCodes Pred = (PIdx == -1)
1119       ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1120     unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1121     emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
1122                             isSub ? -Offset : Offset, Pred, PredReg, TII, dl);
1123     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1124   }
1125 }
1126
1127 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
1128   const MachineFrameInfo *FFI = MF.getFrameInfo();
1129   int Offset = 0;
1130   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
1131     int FixedOff = -FFI->getObjectOffset(i);
1132     if (FixedOff > Offset) Offset = FixedOff;
1133   }
1134   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
1135     if (FFI->isDeadObjectIndex(i))
1136       continue;
1137     Offset += FFI->getObjectSize(i);
1138     unsigned Align = FFI->getObjectAlignment(i);
1139     // Adjust to alignment boundary
1140     Offset = (Offset+Align-1)/Align*Align;
1141   }
1142   return (unsigned)Offset;
1143 }
1144
1145 void
1146 ARMRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
1147                                                       RegScavenger *RS) const {
1148   // This tells PEI to spill the FP as if it is any other callee-save register
1149   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1150   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1151   // to combine multiple loads / stores.
1152   bool CanEliminateFrame = true;
1153   bool CS1Spilled = false;
1154   bool LRSpilled = false;
1155   unsigned NumGPRSpills = 0;
1156   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1157   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1158   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1159
1160   // Don't spill FP if the frame can be eliminated. This is determined
1161   // by scanning the callee-save registers to see if any is used.
1162   const unsigned *CSRegs = getCalleeSavedRegs();
1163   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
1164   for (unsigned i = 0; CSRegs[i]; ++i) {
1165     unsigned Reg = CSRegs[i];
1166     bool Spilled = false;
1167     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
1168       AFI->setCSRegisterIsSpilled(Reg);
1169       Spilled = true;
1170       CanEliminateFrame = false;
1171     } else {
1172       // Check alias registers too.
1173       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
1174         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
1175           Spilled = true;
1176           CanEliminateFrame = false;
1177         }
1178       }
1179     }
1180
1181     if (CSRegClasses[i] == &ARM::GPRRegClass) {
1182       if (Spilled) {
1183         NumGPRSpills++;
1184
1185         if (!STI.isTargetDarwin()) {
1186           if (Reg == ARM::LR)
1187             LRSpilled = true;
1188           CS1Spilled = true;
1189           continue;
1190         }
1191
1192         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1193         switch (Reg) {
1194         case ARM::LR:
1195           LRSpilled = true;
1196           // Fallthrough
1197         case ARM::R4:
1198         case ARM::R5:
1199         case ARM::R6:
1200         case ARM::R7:
1201           CS1Spilled = true;
1202           break;
1203         default:
1204           break;
1205         }
1206       } else {
1207         if (!STI.isTargetDarwin()) {
1208           UnspilledCS1GPRs.push_back(Reg);
1209           continue;
1210         }
1211
1212         switch (Reg) {
1213         case ARM::R4:
1214         case ARM::R5:
1215         case ARM::R6:
1216         case ARM::R7:
1217         case ARM::LR:
1218           UnspilledCS1GPRs.push_back(Reg);
1219           break;
1220         default:
1221           UnspilledCS2GPRs.push_back(Reg);
1222           break;
1223         }
1224       }
1225     }
1226   }
1227
1228   bool ForceLRSpill = false;
1229   if (!LRSpilled && AFI->isThumbFunction()) {
1230     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
1231     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1232     // use of BL to implement far jump. If it turns out that it's not needed
1233     // then the branch fix up path will undo it.
1234     if (FnSize >= (1 << 11)) {
1235       CanEliminateFrame = false;
1236       ForceLRSpill = true;
1237     }
1238   }
1239
1240   bool ExtraCSSpill = false;
1241   if (!CanEliminateFrame || hasFP(MF)) {
1242     AFI->setHasStackFrame(true);
1243
1244     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1245     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1246     if (!LRSpilled && CS1Spilled) {
1247       MF.getRegInfo().setPhysRegUsed(ARM::LR);
1248       AFI->setCSRegisterIsSpilled(ARM::LR);
1249       NumGPRSpills++;
1250       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1251                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1252       ForceLRSpill = false;
1253       ExtraCSSpill = true;
1254     }
1255
1256     // Darwin ABI requires FP to point to the stack slot that contains the
1257     // previous FP.
1258     if (STI.isTargetDarwin() || hasFP(MF)) {
1259       MF.getRegInfo().setPhysRegUsed(FramePtr);
1260       NumGPRSpills++;
1261     }
1262
1263     // If stack and double are 8-byte aligned and we are spilling an odd number
1264     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
1265     // the integer and double callee save areas.
1266     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1267     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1268       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1269         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1270           unsigned Reg = UnspilledCS1GPRs[i];
1271           // Don't spiil high register if the function is thumb
1272           if (!AFI->isThumbFunction() || isLowRegister(Reg) || Reg == ARM::LR) {
1273             MF.getRegInfo().setPhysRegUsed(Reg);
1274             AFI->setCSRegisterIsSpilled(Reg);
1275             if (!isReservedReg(MF, Reg))
1276               ExtraCSSpill = true;
1277             break;
1278           }
1279         }
1280       } else if (!UnspilledCS2GPRs.empty() &&
1281                  !AFI->isThumbFunction()) {
1282         unsigned Reg = UnspilledCS2GPRs.front();
1283         MF.getRegInfo().setPhysRegUsed(Reg);
1284         AFI->setCSRegisterIsSpilled(Reg);
1285         if (!isReservedReg(MF, Reg))
1286           ExtraCSSpill = true;
1287       }
1288     }
1289
1290     // Estimate if we might need to scavenge a register at some point in order
1291     // to materialize a stack offset. If so, either spill one additiona
1292     // callee-saved register or reserve a special spill slot to facilitate
1293     // register scavenging.
1294     if (RS && !ExtraCSSpill && !AFI->isThumbFunction()) {
1295       MachineFrameInfo  *MFI = MF.getFrameInfo();
1296       unsigned Size = estimateStackSize(MF, MFI);
1297       unsigned Limit = (1 << 12) - 1;
1298       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
1299         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
1300           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
1301             if (I->getOperand(i).isFI()) {
1302               unsigned Opcode = I->getOpcode();
1303               const TargetInstrDesc &Desc = TII.get(Opcode);
1304               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1305               if (AddrMode == ARMII::AddrMode3) {
1306                 Limit = (1 << 8) - 1;
1307                 goto DoneEstimating;
1308               } else if (AddrMode == ARMII::AddrMode5) {
1309                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
1310                 if (ThisLimit < Limit)
1311                   Limit = ThisLimit;
1312               }
1313             }
1314         }
1315     DoneEstimating:
1316       if (Size >= Limit) {
1317         // If any non-reserved CS register isn't spilled, just spill one or two
1318         // extra. That should take care of it!
1319         unsigned NumExtras = TargetAlign / 4;
1320         SmallVector<unsigned, 2> Extras;
1321         while (NumExtras && !UnspilledCS1GPRs.empty()) {
1322           unsigned Reg = UnspilledCS1GPRs.back();
1323           UnspilledCS1GPRs.pop_back();
1324           if (!isReservedReg(MF, Reg)) {
1325             Extras.push_back(Reg);
1326             NumExtras--;
1327           }
1328         }
1329         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1330           unsigned Reg = UnspilledCS2GPRs.back();
1331           UnspilledCS2GPRs.pop_back();
1332           if (!isReservedReg(MF, Reg)) {
1333             Extras.push_back(Reg);
1334             NumExtras--;
1335           }
1336         }
1337         if (Extras.size() && NumExtras == 0) {
1338           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1339             MF.getRegInfo().setPhysRegUsed(Extras[i]);
1340             AFI->setCSRegisterIsSpilled(Extras[i]);
1341           }
1342         } else {
1343           // Reserve a slot closest to SP or frame pointer.
1344           const TargetRegisterClass *RC = &ARM::GPRRegClass;
1345           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1346                                                            RC->getAlignment()));
1347         }
1348       }
1349     }
1350   }
1351
1352   if (ForceLRSpill) {
1353     MF.getRegInfo().setPhysRegUsed(ARM::LR);
1354     AFI->setCSRegisterIsSpilled(ARM::LR);
1355     AFI->setLRIsSpilledForFarJump(true);
1356   }
1357 }
1358
1359 /// Move iterator pass the next bunch of callee save load / store ops for
1360 /// the particular spill area (1: integer area 1, 2: integer area 2,
1361 /// 3: fp area, 0: don't care).
1362 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1363                                    MachineBasicBlock::iterator &MBBI,
1364                                    int Opc, unsigned Area,
1365                                    const ARMSubtarget &STI) {
1366   while (MBBI != MBB.end() &&
1367          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFI()) {
1368     if (Area != 0) {
1369       bool Done = false;
1370       unsigned Category = 0;
1371       switch (MBBI->getOperand(0).getReg()) {
1372       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1373       case ARM::LR:
1374         Category = 1;
1375         break;
1376       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1377         Category = STI.isTargetDarwin() ? 2 : 1;
1378         break;
1379       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1380       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1381         Category = 3;
1382         break;
1383       default:
1384         Done = true;
1385         break;
1386       }
1387       if (Done || Category != Area)
1388         break;
1389     }
1390
1391     ++MBBI;
1392   }
1393 }
1394
1395 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1396   MachineBasicBlock &MBB = MF.front();
1397   MachineBasicBlock::iterator MBBI = MBB.begin();
1398   MachineFrameInfo  *MFI = MF.getFrameInfo();
1399   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1400   bool isThumb = AFI->isThumbFunction();
1401   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1402   unsigned NumBytes = MFI->getStackSize();
1403   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1404   DebugLoc dl = (MBBI != MBB.end() ?
1405                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1406
1407   if (isThumb) {
1408     // Check if R3 is live in. It might have to be used as a scratch register.
1409     for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
1410          E = MF.getRegInfo().livein_end(); I != E; ++I) {
1411       if (I->first == ARM::R3) {
1412         AFI->setR3IsLiveIn(true);
1413         break;
1414       }
1415     }
1416
1417     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1418     NumBytes = (NumBytes + 3) & ~3;
1419     MFI->setStackSize(NumBytes);
1420   }
1421
1422   // Determine the sizes of each callee-save spill areas and record which frame
1423   // belongs to which callee-save spill areas.
1424   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1425   int FramePtrSpillFI = 0;
1426
1427   if (VARegSaveSize)
1428     emitSPUpdate(MBB, MBBI, -VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1429                  *this, dl);
1430
1431   if (!AFI->hasStackFrame()) {
1432     if (NumBytes != 0)
1433       emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1434     return;
1435   }
1436
1437   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1438     unsigned Reg = CSI[i].getReg();
1439     int FI = CSI[i].getFrameIdx();
1440     switch (Reg) {
1441     case ARM::R4:
1442     case ARM::R5:
1443     case ARM::R6:
1444     case ARM::R7:
1445     case ARM::LR:
1446       if (Reg == FramePtr)
1447         FramePtrSpillFI = FI;
1448       AFI->addGPRCalleeSavedArea1Frame(FI);
1449       GPRCS1Size += 4;
1450       break;
1451     case ARM::R8:
1452     case ARM::R9:
1453     case ARM::R10:
1454     case ARM::R11:
1455       if (Reg == FramePtr)
1456         FramePtrSpillFI = FI;
1457       if (STI.isTargetDarwin()) {
1458         AFI->addGPRCalleeSavedArea2Frame(FI);
1459         GPRCS2Size += 4;
1460       } else {
1461         AFI->addGPRCalleeSavedArea1Frame(FI);
1462         GPRCS1Size += 4;
1463       }
1464       break;
1465     default:
1466       AFI->addDPRCalleeSavedAreaFrame(FI);
1467       DPRCSSize += 8;
1468     }
1469   }
1470
1471   if (!isThumb) {
1472     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1473     emitSPUpdate(MBB, MBBI, -GPRCS1Size, ARMCC::AL, 0, isThumb, TII, *this, dl);
1474     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1475   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
1476     ++MBBI;
1477     if (MBBI != MBB.end())
1478       dl = MBBI->getDebugLoc();
1479   }
1480
1481   // Darwin ABI requires FP to point to the stack slot that contains the
1482   // previous FP.
1483   if (STI.isTargetDarwin() || hasFP(MF)) {
1484     MachineInstrBuilder MIB =
1485       BuildMI(MBB, MBBI, dl, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri),
1486               FramePtr)
1487       .addFrameIndex(FramePtrSpillFI).addImm(0);
1488     if (!isThumb) AddDefaultCC(AddDefaultPred(MIB));
1489   }
1490
1491   if (!isThumb) {
1492     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1493     emitSPUpdate(MBB, MBBI, -GPRCS2Size, ARMCC::AL, 0, false, TII, *this, dl);
1494
1495     // Build the new SUBri to adjust SP for FP callee-save spill area.
1496     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1497     emitSPUpdate(MBB, MBBI, -DPRCSSize, ARMCC::AL, 0, false, TII, *this, dl);
1498   }
1499
1500   // Determine starting offsets of spill areas.
1501   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1502   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1503   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1504   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1505   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1506   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1507   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1508
1509   NumBytes = DPRCSOffset;
1510   if (NumBytes) {
1511     // Insert it after all the callee-save spills.
1512     if (!isThumb)
1513       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1514     emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1515   }
1516
1517   if(STI.isTargetELF() && hasFP(MF)) {
1518     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1519                              AFI->getFramePtrSpillOffset());
1520   }
1521
1522   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1523   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1524   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1525 }
1526
1527 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1528   for (unsigned i = 0; CSRegs[i]; ++i)
1529     if (Reg == CSRegs[i])
1530       return true;
1531   return false;
1532 }
1533
1534 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1535   return ((MI->getOpcode() == ARM::FLDD ||
1536            MI->getOpcode() == ARM::LDR  ||
1537            MI->getOpcode() == ARM::tRestore) &&
1538           MI->getOperand(1).isFI() &&
1539           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1540 }
1541
1542 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1543                                    MachineBasicBlock &MBB) const {
1544   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1545   assert((MBBI->getOpcode() == ARM::BX_RET ||
1546           MBBI->getOpcode() == ARM::tBX_RET ||
1547           MBBI->getOpcode() == ARM::tPOP_RET) &&
1548          "Can only insert epilog into returning blocks");
1549   DebugLoc dl = MBBI->getDebugLoc();
1550   MachineFrameInfo *MFI = MF.getFrameInfo();
1551   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1552   bool isThumb = AFI->isThumbFunction();
1553   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1554   int NumBytes = (int)MFI->getStackSize();
1555
1556   if (!AFI->hasStackFrame()) {
1557     if (NumBytes != 0)
1558       emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1559   } else {
1560     // Unwind MBBI to point to first LDR / FLDD.
1561     const unsigned *CSRegs = getCalleeSavedRegs();
1562     if (MBBI != MBB.begin()) {
1563       do
1564         --MBBI;
1565       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1566       if (!isCSRestore(MBBI, CSRegs))
1567         ++MBBI;
1568     }
1569
1570     // Move SP to start of FP callee save spill area.
1571     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1572                  AFI->getGPRCalleeSavedArea2Size() +
1573                  AFI->getDPRCalleeSavedAreaSize());
1574     if (isThumb) {
1575       if (hasFP(MF)) {
1576         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1577         // Reset SP based on frame pointer only if the stack frame extends beyond
1578         // frame pointer stack slot or target is ELF and the function has FP.
1579         if (NumBytes)
1580           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
1581                                     TII, *this, dl);
1582         else
1583           BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
1584             .addReg(FramePtr);
1585       } else {
1586         if (MBBI->getOpcode() == ARM::tBX_RET &&
1587             &MBB.front() != MBBI &&
1588             prior(MBBI)->getOpcode() == ARM::tPOP) {
1589           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1590           emitSPUpdate(MBB, PMBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1591                        *this, dl);
1592         } else
1593           emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1594                        *this, dl);
1595       }
1596     } else {
1597       // Darwin ABI requires FP to point to the stack slot that contains the
1598       // previous FP.
1599       if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1600         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1601         // Reset SP based on frame pointer only if the stack frame extends beyond
1602         // frame pointer stack slot or target is ELF and the function has FP.
1603         if (AFI->getGPRCalleeSavedArea2Size() ||
1604             AFI->getDPRCalleeSavedAreaSize()  ||
1605             AFI->getDPRCalleeSavedAreaOffset()||
1606             hasFP(MF)) {
1607           if (NumBytes)
1608             BuildMI(MBB, MBBI, dl, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1609               .addImm(NumBytes)
1610               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1611           else
1612             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP).addReg(FramePtr)
1613               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1614         }
1615       } else if (NumBytes) {
1616         emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, false, TII, *this, dl);
1617       }
1618
1619       // Move SP to start of integer callee save spill area 2.
1620       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1621       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), ARMCC::AL, 0,
1622                    false, TII, *this, dl);
1623
1624       // Move SP to start of integer callee save spill area 1.
1625       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1626       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), ARMCC::AL, 0,
1627                    false, TII, *this, dl);
1628
1629       // Move SP to SP upon entry to the function.
1630       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1631       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), ARMCC::AL, 0,
1632                    false, TII, *this, dl);
1633     }
1634   }
1635
1636   if (VARegSaveSize) {
1637     if (isThumb)
1638       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1639       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1640       BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
1641
1642     emitSPUpdate(MBB, MBBI, VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1643                  *this, dl);
1644
1645     if (isThumb) {
1646       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1647       MBB.erase(MBBI);
1648     }
1649   }
1650 }
1651
1652 unsigned ARMRegisterInfo::getRARegister() const {
1653   return ARM::LR;
1654 }
1655
1656 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1657   if (STI.isTargetDarwin() || hasFP(MF))
1658     return (STI.useThumbBacktraces() || STI.isThumb()) ? ARM::R7 : ARM::R11;
1659   else
1660     return ARM::SP;
1661 }
1662
1663 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1664   assert(0 && "What is the exception register");
1665   return 0;
1666 }
1667
1668 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1669   assert(0 && "What is the exception handler register");
1670   return 0;
1671 }
1672
1673 int ARMRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
1674   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
1675 }
1676
1677 unsigned ARMRegisterInfo::getRegisterPairEven(unsigned Reg,
1678                                               const MachineFunction &MF) const {
1679   switch (Reg) {
1680   default: break;
1681   // Return 0 if either register of the pair is a special register.
1682   // So no R12, etc.
1683   case ARM::R0: case ARM::R1:
1684     return ARM::R0;
1685   case ARM::R2: case ARM::R3:
1686     // FIXME!
1687     return STI.isThumb() ? 0 : ARM::R2;
1688   case ARM::R4: case ARM::R5:
1689     return ARM::R4;
1690   case ARM::R6: case ARM::R7:
1691     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
1692   case ARM::R8: case ARM::R9:
1693     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
1694   case ARM::R10: case ARM::R11:
1695     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
1696
1697   case ARM::S0: case ARM::S1:
1698     return ARM::S0;
1699   case ARM::S2: case ARM::S3:
1700     return ARM::S2;
1701   case ARM::S4: case ARM::S5:
1702     return ARM::S4;
1703   case ARM::S6: case ARM::S7:
1704     return ARM::S6;
1705   case ARM::S8: case ARM::S9:
1706     return ARM::S8;
1707   case ARM::S10: case ARM::S11:
1708     return ARM::S10;
1709   case ARM::S12: case ARM::S13:
1710     return ARM::S12;
1711   case ARM::S14: case ARM::S15:
1712     return ARM::S14;
1713   case ARM::S16: case ARM::S17:
1714     return ARM::S16;
1715   case ARM::S18: case ARM::S19:
1716     return ARM::S18;
1717   case ARM::S20: case ARM::S21:
1718     return ARM::S20;
1719   case ARM::S22: case ARM::S23:
1720     return ARM::S22;
1721   case ARM::S24: case ARM::S25:
1722     return ARM::S24;
1723   case ARM::S26: case ARM::S27:
1724     return ARM::S26;
1725   case ARM::S28: case ARM::S29:
1726     return ARM::S28;
1727   case ARM::S30: case ARM::S31:
1728     return ARM::S30;
1729
1730   case ARM::D0: case ARM::D1:
1731     return ARM::D0;
1732   case ARM::D2: case ARM::D3:
1733     return ARM::D2;
1734   case ARM::D4: case ARM::D5:
1735     return ARM::D4;
1736   case ARM::D6: case ARM::D7:
1737     return ARM::D6;
1738   case ARM::D8: case ARM::D9:
1739     return ARM::D8;
1740   case ARM::D10: case ARM::D11:
1741     return ARM::D10;
1742   case ARM::D12: case ARM::D13:
1743     return ARM::D12;
1744   case ARM::D14: case ARM::D15:
1745     return ARM::D14;
1746   }
1747
1748   return 0;
1749 }
1750
1751 unsigned ARMRegisterInfo::getRegisterPairOdd(unsigned Reg,
1752                                              const MachineFunction &MF) const {
1753   switch (Reg) {
1754   default: break;
1755   // Return 0 if either register of the pair is a special register.
1756   // So no R12, etc.
1757   case ARM::R0: case ARM::R1:
1758     return ARM::R1;
1759   case ARM::R2: case ARM::R3:
1760     // FIXME!
1761     return STI.isThumb() ? 0 : ARM::R3;
1762   case ARM::R4: case ARM::R5:
1763     return ARM::R5;
1764   case ARM::R6: case ARM::R7:
1765     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
1766   case ARM::R8: case ARM::R9:
1767     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
1768   case ARM::R10: case ARM::R11:
1769     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
1770
1771   case ARM::S0: case ARM::S1:
1772     return ARM::S1;
1773   case ARM::S2: case ARM::S3:
1774     return ARM::S3;
1775   case ARM::S4: case ARM::S5:
1776     return ARM::S5;
1777   case ARM::S6: case ARM::S7:
1778     return ARM::S7;
1779   case ARM::S8: case ARM::S9:
1780     return ARM::S9;
1781   case ARM::S10: case ARM::S11:
1782     return ARM::S11;
1783   case ARM::S12: case ARM::S13:
1784     return ARM::S13;
1785   case ARM::S14: case ARM::S15:
1786     return ARM::S15;
1787   case ARM::S16: case ARM::S17:
1788     return ARM::S17;
1789   case ARM::S18: case ARM::S19:
1790     return ARM::S19;
1791   case ARM::S20: case ARM::S21:
1792     return ARM::S21;
1793   case ARM::S22: case ARM::S23:
1794     return ARM::S23;
1795   case ARM::S24: case ARM::S25:
1796     return ARM::S25;
1797   case ARM::S26: case ARM::S27:
1798     return ARM::S27;
1799   case ARM::S28: case ARM::S29:
1800     return ARM::S29;
1801   case ARM::S30: case ARM::S31:
1802     return ARM::S31;
1803
1804   case ARM::D0: case ARM::D1:
1805     return ARM::D1;
1806   case ARM::D2: case ARM::D3:
1807     return ARM::D3;
1808   case ARM::D4: case ARM::D5:
1809     return ARM::D5;
1810   case ARM::D6: case ARM::D7:
1811     return ARM::D7;
1812   case ARM::D8: case ARM::D9:
1813     return ARM::D9;
1814   case ARM::D10: case ARM::D11:
1815     return ARM::D11;
1816   case ARM::D12: case ARM::D13:
1817     return ARM::D13;
1818   case ARM::D14: case ARM::D15:
1819     return ARM::D15;
1820   }
1821
1822   return 0;
1823 }
1824
1825 #include "ARMGenRegisterInfo.inc"