lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <algorithm>
  34 #include <iostream>
  35 using namespace llvm;
  36
  37 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  38   using namespace ARM;
  39   switch (RegEnum) {
  40   case R0:  case S0:  case D0:  return 0;
  41   case R1:  case S1:  case D1:  return 1;
  42   case R2:  case S2:  case D2:  return 2;
  43   case R3:  case S3:  case D3:  return 3;
  44   case R4:  case S4:  case D4:  return 4;
  45   case R5:  case S5:  case D5:  return 5;
  46   case R6:  case S6:  case D6:  return 6;
  47   case R7:  case S7:  case D7:  return 7;
  48   case R8:  case S8:  case D8:  return 8;
  49   case R9:  case S9:  case D9:  return 9;
  50   case R10: case S10: case D10: return 10;
  51   case R11: case S11: case D11: return 11;
  52   case R12: case S12: case D12: return 12;
  53   case SP:  case S13: case D13: return 13;
  54   case LR:  case S14: case D14: return 14;
  55   case PC:  case S15: case D15: return 15;
  56   case S16: return 16;
  57   case S17: return 17;
  58   case S18: return 18;
  59   case S19: return 19;
  60   case S20: return 20;
  61   case S21: return 21;
  62   case S22: return 22;
  63   case S23: return 23;
  64   case S24: return 24;
  65   case S25: return 25;
  66   case S26: return 26;
  67   case S27: return 27;
  68   case S28: return 28;
  69   case S29: return 29;
  70   case S30: return 30;
  71   case S31: return 31;
  72   default:
  73     std::cerr << "Unknown ARM register!\n";
  74     abort();
  75   }
  76 }
  77
  78 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  79                                  const ARMSubtarget &sti)
  80   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  81     TII(tii), STI(sti),
  82     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  83 }
  84
  85 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  86                                                 MachineBasicBlock::iterator MI,
  87                                 const std::vector<CalleeSavedInfo> &CSI) const {
  88   MachineFunction &MF = *MBB.getParent();
  89   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  90   if (!AFI->isThumbFunction() || CSI.empty())
  91     return false;
  92
  93   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  94   for (unsigned i = CSI.size(); i != 0; --i)
  95     MIB.addReg(CSI[i-1].getReg());
  96   return true;
  97 }
  98
  99 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                  MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 108   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 109   MBB.insert(MI, PopMI);
 110   for (unsigned i = CSI.size(); i != 0; --i) {
 111     unsigned Reg = CSI[i-1].getReg();
 112     if (Reg == ARM::LR) {
 113       // Special epilogue for vararg functions. See emitEpilogue
 114       if (isVarArg)
 115         continue;
 116       Reg = ARM::PC;
 117       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 118       MBB.erase(MI);
 119     }
 120     PopMI->addRegOperand(Reg, true);
 121   }
 122   return true;
 123 }
 124
 125 void ARMRegisterInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, int FI,
 128                     const TargetRegisterClass *RC) const {
 129   if (RC == ARM::GPRRegisterClass) {
 130     MachineFunction &MF = *MBB.getParent();
 131     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 132     if (AFI->isThumbFunction())
 133       BuildMI(MBB, I, TII.get(ARM::tSTRspi)).addReg(SrcReg)
 134         .addFrameIndex(FI).addImm(0);
 135     else
 136       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 137           .addFrameIndex(FI).addReg(0).addImm(0);
 138   } else if (RC == ARM::DPRRegisterClass) {
 139     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 140     .addFrameIndex(FI).addImm(0);
 141   } else {
 142     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 143     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 144       .addFrameIndex(FI).addImm(0);
 145   }
 146 }
 147
 148 void ARMRegisterInfo::
 149 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 150                      unsigned DestReg, int FI,
 151                      const TargetRegisterClass *RC) const {
 152   if (RC == ARM::GPRRegisterClass) {
 153     MachineFunction &MF = *MBB.getParent();
 154     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 155     if (AFI->isThumbFunction())
 156       BuildMI(MBB, I, TII.get(ARM::tLDRspi), DestReg)
 157         .addFrameIndex(FI).addImm(0);
 158     else
 159       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 160       .addFrameIndex(FI).addReg(0).addImm(0);
 161   } else if (RC == ARM::DPRRegisterClass) {
 162     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 163       .addFrameIndex(FI).addImm(0);
 164   } else {
 165     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 166     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 167       .addFrameIndex(FI).addImm(0);
 168   }
 169 }
 170
 171 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 172                                    MachineBasicBlock::iterator I,
 173                                    unsigned DestReg, unsigned SrcReg,
 174                                    const TargetRegisterClass *RC) const {
 175   if (RC == ARM::GPRRegisterClass) {
 176     MachineFunction &MF = *MBB.getParent();
 177     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 178     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 179             DestReg).addReg(SrcReg);
 180   } else if (RC == ARM::SPRRegisterClass)
 181     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 182   else if (RC == ARM::DPRRegisterClass)
 183     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 184   else
 185     abort();
 186 }
 187
 188 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 189                                                  unsigned OpNum, int FI) const {
 190   unsigned Opc = MI->getOpcode();
 191   MachineInstr *NewMI = NULL;
 192   switch (Opc) {
 193   default: break;
 194   case ARM::MOVrr: {
 195     if (OpNum == 0) { // move -> store
 196       unsigned SrcReg = MI->getOperand(1).getReg();
 197       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 198         .addReg(0).addImm(0);
 199     } else {          // move -> load
 200       unsigned DstReg = MI->getOperand(0).getReg();
 201       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 202         .addImm(0);
 203     }
 204     break;
 205   }
 206   case ARM::tMOVrr: {
 207     if (OpNum == 0) { // move -> store
 208       unsigned SrcReg = MI->getOperand(1).getReg();
 209       NewMI = BuildMI(TII.get(ARM::tSTRspi)).addReg(SrcReg).addFrameIndex(FI)
 210         .addImm(0);
 211     } else {          // move -> load
 212       unsigned DstReg = MI->getOperand(0).getReg();
 213       NewMI = BuildMI(TII.get(ARM::tLDRspi), DstReg).addFrameIndex(FI)
 214         .addImm(0);
 215     }
 216     break;
 217   }
 218   case ARM::FCPYS: {
 219     if (OpNum == 0) { // move -> store
 220       unsigned SrcReg = MI->getOperand(1).getReg();
 221       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 222         .addImm(0);
 223     } else {          // move -> load
 224       unsigned DstReg = MI->getOperand(0).getReg();
 225       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 226     }
 227     break;
 228   }
 229   case ARM::FCPYD: {
 230     if (OpNum == 0) { // move -> store
 231       unsigned SrcReg = MI->getOperand(1).getReg();
 232       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 233         .addImm(0);
 234     } else {          // move -> load
 235       unsigned DstReg = MI->getOperand(0).getReg();
 236       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 237     }
 238     break;
 239   }
 240   }
 241
 242   if (NewMI)
 243     NewMI->copyKillDeadInfo(MI);
 244   return NewMI;
 245 }
 246
 247 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 248   static const unsigned CalleeSavedRegs[] = {
 249     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 250     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 251
 252     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 253     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 254     0
 255   };
 256
 257   static const unsigned DarwinCalleeSavedRegs[] = {
 258     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 259     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 260
 261     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 262     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 263     0
 264   };
 265   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 266 }
 267
 268 const TargetRegisterClass* const *
 269 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 270   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 271     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 272     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 273     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 274
 275     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 276     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 277     0
 278   };
 279   return CalleeSavedRegClasses;
 280 }
 281
 282 /// hasFP - Return true if the specified function should have a dedicated frame
 283 /// pointer register.  This is true if the function has variable sized allocas
 284 /// or if frame pointer elimination is disabled.
 285 ///
 286 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 287   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 288 }
 289
 290 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 291 /// a destreg = basereg + immediate in ARM code.
 292 static
 293 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 294                              MachineBasicBlock::iterator &MBBI,
 295                              unsigned DestReg, unsigned BaseReg,
 296                              int NumBytes, const TargetInstrInfo &TII) {
 297   bool isSub = NumBytes < 0;
 298   if (isSub) NumBytes = -NumBytes;
 299
 300   while (NumBytes) {
 301     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 302     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 303     assert(ThisVal && "Didn't extract field correctly");
 304
 305     // We will handle these bits from offset, clear them.
 306     NumBytes &= ~ThisVal;
 307
 308     // Get the properly encoded SOImmVal field.
 309     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 310     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 311
 312     // Build the new ADD / SUB.
 313     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 314       .addReg(BaseReg).addImm(SOImmVal);
 315     BaseReg = DestReg;
 316   }
 317 }
 318
 319 /// isLowRegister - Returns true if the register is low register r0-r7.
 320 ///
 321 static bool isLowRegister(unsigned Reg) {
 322   using namespace ARM;
 323   switch (Reg) {
 324   case R0:  case R1:  case R2:  case R3:
 325   case R4:  case R5:  case R6:  case R7:
 326     return true;
 327   default:
 328     return false;
 329   }
 330 }
 331
 332 /// calcNumMI - Returns the number of instructions required to materialize
 333 /// the specific add / sub r, c instruction.
 334 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 335                           unsigned NumBits, unsigned Scale) {
 336   unsigned NumMIs = 0;
 337   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 338
 339   if (Opc == ARM::tADDrSPi) {
 340     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 341     Bytes -= ThisVal;
 342     NumMIs++;
 343     NumBits = 8;
 344     Scale = 1;
 345     Chunk = ((1 << NumBits) - 1) * Scale;
 346   }
 347
 348   NumMIs += Bytes / Chunk;
 349   if ((Bytes % Chunk) != 0)
 350     NumMIs++;
 351   if (ExtraOpc)
 352     NumMIs++;
 353   return NumMIs;
 354 }
 355
 356 /// emitThumbRegPlusConstPool - Emits a series of instructions to materialize
 357 /// a destreg = basereg + immediate in Thumb code. Load the immediate from a
 358 /// constpool entry.
 359 static
 360 void emitThumbRegPlusConstPool(MachineBasicBlock &MBB,
 361                                MachineBasicBlock::iterator &MBBI,
 362                                unsigned DestReg, unsigned BaseReg,
 363                                int NumBytes, const TargetInstrInfo &TII) {
 364     MachineFunction &MF = *MBB.getParent();
 365     MachineConstantPool *ConstantPool = MF.getConstantPool();
 366     bool isHigh = !isLowRegister(DestReg) || !isLowRegister(BaseReg);
 367     bool isSub = false;
 368     // Subtract doesn't have high register version. Load the negative value
 369     // if either base or dest register is a high register.
 370     if (NumBytes < 0 && !isHigh) {
 371       isSub = true;
 372       NumBytes = -NumBytes;
 373     }
 374     Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 375     unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 376     unsigned LdReg = DestReg;
 377     if (DestReg == ARM::SP) {
 378       assert(BaseReg == ARM::SP && "Unexpected!");
 379       LdReg = ARM::R3;
 380       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 381     }
 382     // Load the constant.
 383     BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), LdReg).addConstantPoolIndex(Idx);
 384     // Emit add / sub.
 385     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 386     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 387     if (DestReg == ARM::SP)
 388       MIB.addReg(BaseReg).addReg(LdReg);
 389     else if (isSub)
 390       MIB.addReg(BaseReg).addReg(LdReg);
 391     else
 392       MIB.addReg(LdReg).addReg(BaseReg);
 393     if (DestReg == ARM::SP)
 394       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 395 }
 396
 397 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 398 /// a destreg = basereg + immediate in Thumb code.
 399 static
 400 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 401                                MachineBasicBlock::iterator &MBBI,
 402                                unsigned DestReg, unsigned BaseReg,
 403                                int NumBytes, const TargetInstrInfo &TII) {
 404   bool isSub = NumBytes < 0;
 405   unsigned Bytes = (unsigned)NumBytes;
 406   if (isSub) Bytes = -NumBytes;
 407   bool isMul4 = (Bytes & 3) == 0;
 408   bool isTwoAddr = false;
 409   bool DstNeBase = false;
 410   unsigned NumBits = 1;
 411   unsigned Scale = 1;
 412   int Opc = 0;
 413   int ExtraOpc = 0;
 414
 415   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 416     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 417     NumBits = 7;
 418     Scale = 4;
 419     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 420     isTwoAddr = true;
 421   } else if (!isSub && BaseReg == ARM::SP) {
 422     // r1 = add sp, 403
 423     // =>
 424     // r1 = add sp, 100 * 4
 425     // r1 = add r1, 3
 426     if (!isMul4) {
 427       Bytes &= ~3;
 428       ExtraOpc = ARM::tADDi3;
 429     }
 430     NumBits = 8;
 431     Scale = 4;
 432     Opc = ARM::tADDrSPi;
 433   } else {
 434     // sp = sub sp, c
 435     // r1 = sub sp, c
 436     // r8 = sub sp, c
 437     if (DestReg != BaseReg)
 438       DstNeBase = true;
 439     NumBits = 8;
 440     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 441     isTwoAddr = true;
 442   }
 443
 444   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 445   unsigned Threshold = (DestReg == ARM::SP) ? 4 : 3;
 446   if (NumMIs > Threshold) {
 447     // This will expand into too many instructions. Load the immediate from a
 448     // constpool entry.
 449     emitThumbRegPlusConstPool(MBB, MBBI, DestReg, BaseReg, NumBytes, TII);
 450     return;
 451   }
 452
 453   if (DstNeBase) {
 454     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 455       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 456       unsigned Chunk = (1 << 3) - 1;
 457       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 458       Bytes -= ThisVal;
 459       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 460         .addReg(BaseReg).addImm(ThisVal);
 461     } else {
 462       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 463     }
 464     BaseReg = DestReg;
 465   }
 466
 467   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 468   while (Bytes) {
 469     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 470     Bytes -= ThisVal;
 471     ThisVal /= Scale;
 472     // Build the new tADD / tSUB.
 473     if (isTwoAddr)
 474       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 475     else {
 476       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 477       BaseReg = DestReg;
 478
 479       if (Opc == ARM::tADDrSPi) {
 480         // r4 = add sp, imm
 481         // r4 = add r4, imm
 482         // ...
 483         NumBits = 8;
 484         Scale = 1;
 485         Chunk = ((1 << NumBits) - 1) * Scale;
 486         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 487         isTwoAddr = true;
 488       }
 489     }
 490   }
 491
 492   if (ExtraOpc)
 493     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 494       .addImm(((unsigned)NumBytes) & 3);
 495 }
 496
 497 static
 498 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 499                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 500   if (isThumb)
 501     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 502   else
 503     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 504 }
 505
 506 void ARMRegisterInfo::
 507 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 508                               MachineBasicBlock::iterator I) const {
 509   if (hasFP(MF)) {
 510     // If we have alloca, convert as follows:
 511     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 512     // ADJCALLSTACKUP   -> add, sp, sp, amount
 513     MachineInstr *Old = I;
 514     unsigned Amount = Old->getOperand(0).getImmedValue();
 515     if (Amount != 0) {
 516       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 517       // We need to keep the stack aligned properly.  To do this, we round the
 518       // amount of space needed for the outgoing arguments up to the next
 519       // alignment boundary.
 520       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 521       Amount = (Amount+Align-1)/Align*Align;
 522
 523       // Replace the pseudo instruction with a new instruction...
 524       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 525         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 526       } else {
 527         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 528         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 529       }
 530     }
 531   }
 532   MBB.erase(I);
 533 }
 534
 535 /// emitThumbConstant - Emit a series of instructions to materialize a
 536 /// constant.
 537 static void emitThumbConstant(MachineBasicBlock &MBB,
 538                               MachineBasicBlock::iterator &MBBI,
 539                               unsigned DestReg, int Imm,
 540                               const TargetInstrInfo &TII) {
 541   bool isSub = Imm < 0;
 542   if (isSub) Imm = -Imm;
 543
 544   int Chunk = (1 << 8) - 1;
 545   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 546   Imm -= ThisVal;
 547   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 548   if (Imm > 0)
 549     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 550   if (isSub)
 551     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 552 }
 553
 554 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 555   unsigned i = 0;
 556   MachineInstr &MI = *II;
 557   MachineBasicBlock &MBB = *MI.getParent();
 558   MachineFunction &MF = *MBB.getParent();
 559   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 560   bool isThumb = AFI->isThumbFunction();
 561
 562   while (!MI.getOperand(i).isFrameIndex()) {
 563     ++i;
 564     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 565   }
 566
 567   unsigned FrameReg = ARM::SP;
 568   int FrameIndex = MI.getOperand(i).getFrameIndex();
 569   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 570                MF.getFrameInfo()->getStackSize();
 571
 572   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 573     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 574   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 575     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 576   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 577     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 578   else if (hasFP(MF)) {
 579     // There is alloca()'s in this function, must reference off the frame
 580     // pointer instead.
 581     FrameReg = getFrameRegister(MF);
 582     Offset -= AFI->getFramePtrSpillOffset();
 583   }
 584
 585   unsigned Opcode = MI.getOpcode();
 586   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 587   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 588   bool isSub = false;
 589
 590   if (Opcode == ARM::ADDri) {
 591     Offset += MI.getOperand(i+1).getImm();
 592     if (Offset == 0) {
 593       // Turn it into a move.
 594       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 595       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 596       MI.RemoveOperand(i+1);
 597       return;
 598     } else if (Offset < 0) {
 599       Offset = -Offset;
 600       isSub = true;
 601       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 602     }
 603
 604     // Common case: small offset, fits into instruction.
 605     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 606     if (ImmedOffset != -1) {
 607       // Replace the FrameIndex with sp / fp
 608       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 609       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 610       return;
 611     }
 612
 613     // Otherwise, we fallback to common code below to form the imm offset with
 614     // a sequence of ADDri instructions.  First though, pull as much of the imm
 615     // into this ADDri as possible.
 616     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 617     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 618
 619     // We will handle these bits from offset, clear them.
 620     Offset &= ~ThisImmVal;
 621
 622     // Get the properly encoded SOImmVal field.
 623     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 624     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 625     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 626   } else if (Opcode == ARM::tADDrSPi) {
 627     Offset += MI.getOperand(i+1).getImm();
 628     assert((Offset & 3) == 0 &&
 629            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 630     if (Offset == 0) {
 631       // Turn it into a move.
 632       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 633       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 634       MI.RemoveOperand(i+1);
 635       return;
 636     }
 637
 638     // Common case: small offset, fits into instruction.
 639     if (((Offset >> 2) & ~255U) == 0) {
 640       // Replace the FrameIndex with sp / fp
 641       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 642       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 643       return;
 644     }
 645
 646     unsigned DestReg = MI.getOperand(0).getReg();
 647     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 648     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 649     // MI would expand into a large number of instructions. Don't try to
 650     // simplify the immediate.
 651     if (NumMIs > 2) {
 652       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 653       MBB.erase(II);
 654       return;
 655     }
 656
 657     if (Offset > 0) {
 658       // Translate r0 = add sp, imm to
 659       // r0 = add sp, 255*4
 660       // r0 = add r0, (imm - 255*4)
 661       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 662       MI.getOperand(i+1).ChangeToImmediate(255);
 663       Offset = (Offset - 255 * 4);
 664       MachineBasicBlock::iterator NII = next(II);
 665       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 666     } else {
 667       // Translate r0 = add sp, -imm to
 668       // r0 = -imm (this is then translated into a series of instructons)
 669       // r0 = add r0, sp
 670       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 671       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 672       MI.getOperand(i).ChangeToRegister(DestReg, false);
 673       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 674     }
 675     return;
 676   } else {
 677     unsigned ImmIdx = 0;
 678     int InstrOffs = 0;
 679     unsigned NumBits = 0;
 680     unsigned Scale = 1;
 681     switch (AddrMode) {
 682     case ARMII::AddrMode2: {
 683       ImmIdx = i+2;
 684       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 685       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 686         InstrOffs *= -1;
 687       NumBits = 12;
 688       break;
 689     }
 690     case ARMII::AddrMode3: {
 691       ImmIdx = i+2;
 692       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 693       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 694         InstrOffs *= -1;
 695       NumBits = 8;
 696       break;
 697     }
 698     case ARMII::AddrMode5: {
 699       ImmIdx = i+1;
 700       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 701       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 702         InstrOffs *= -1;
 703       NumBits = 8;
 704       Scale = 4;
 705       break;
 706     }
 707     case ARMII::AddrModeTs: {
 708       ImmIdx = i+1;
 709       InstrOffs = MI.getOperand(ImmIdx).getImm();
 710       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 711       Scale = 4;
 712       break;
 713     }
 714     default:
 715       std::cerr << "Unsupported addressing mode!\n";
 716       abort();
 717       break;
 718     }
 719
 720     Offset += InstrOffs * Scale;
 721     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 722     if (Offset < 0) {
 723       Offset = -Offset;
 724       isSub = true;
 725     }
 726
 727     if (!isSub || !isThumb) {
 728       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 729       int ImmedOffset = Offset / Scale;
 730       unsigned Mask = (1 << NumBits) - 1;
 731       if ((unsigned)Offset <= Mask * Scale) {
 732         // Replace the FrameIndex with sp
 733         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 734         if (isSub)
 735           ImmedOffset |= 1 << NumBits;
 736         ImmOp.ChangeToImmediate(ImmedOffset);
 737         return;
 738       }
 739
 740       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 741       if (AddrMode == ARMII::AddrModeTs) {
 742         // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 743         // a different base register.
 744         NumBits = 5;
 745         Mask = (1 << NumBits) - 1;
 746       }
 747
 748       ImmedOffset = ImmedOffset & Mask;
 749       if (isSub)
 750         ImmedOffset |= 1 << NumBits;
 751       ImmOp.ChangeToImmediate(ImmedOffset);
 752       Offset &= ~(Mask*Scale);
 753     }
 754   }
 755
 756   // If we get here, the immediate doesn't fit into the instruction.  We folded
 757   // as much as possible above, handle the rest, providing a register that is
 758   // SP+LargeImm.
 759   assert(Offset && "This code isn't needed if offset already handled!");
 760
 761   if (isThumb) {
 762     if (TII.isLoad(Opcode)) {
 763       // Use the destination register to materialize sp + offset.
 764       unsigned TmpReg = MI.getOperand(0).getReg();
 765       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 766                                 isSub ? -Offset : Offset, TII);
 767       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 768       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 769       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 770     } else if (TII.isStore(Opcode)) {
 771       // FIXME! This is horrific!!! We need register scavenging.
 772       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 773       // also a ABI register so it's possible that is is the register that is
 774       // being storing here. If that's the case, we do the following:
 775       // r12 = r2
 776       // Use r2 to materialize sp + offset
 777       // str r12, r2
 778       // r2 = r12
 779       unsigned ValReg = MI.getOperand(0).getReg();
 780       unsigned TmpReg = ARM::R3;
 781       if (ValReg == ARM::R3) {
 782         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 783         TmpReg = ARM::R2;
 784       }
 785       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 786                                 isSub ? -Offset : Offset, TII);
 787       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 788       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 789       MI.addRegOperand(0, false); // tSTR has an extra register operand.
 790       if (ValReg == ARM::R3)
 791         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 792     } else
 793       assert(false && "Unexpected opcode!");
 794   } else {
 795     // Insert a set of r12 with the full address: r12 = sp + offset
 796     // If the offset we have is too large to fit into the instruction, we need
 797     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 798     // out of 'Offset'.
 799     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 800                             isSub ? -Offset : Offset, TII);
 801     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 802   }
 803 }
 804
 805 void ARMRegisterInfo::
 806 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 807   // This tells PEI to spill the FP as if it is any other callee-save register
 808   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 809   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 810   // to combine multiple loads / stores.
 811   bool CanEliminateFrame = true;
 812   bool CS1Spilled = false;
 813   bool LRSpilled = false;
 814   unsigned NumGPRSpills = 0;
 815   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 816   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 817
 818   // Don't spill FP if the frame can be eliminated. This is determined
 819   // by scanning the callee-save registers to see if any is used.
 820   const unsigned *CSRegs = getCalleeSavedRegs();
 821   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 822   for (unsigned i = 0; CSRegs[i]; ++i) {
 823     unsigned Reg = CSRegs[i];
 824     bool Spilled = false;
 825     if (MF.isPhysRegUsed(Reg)) {
 826       Spilled = true;
 827       CanEliminateFrame = false;
 828     } else {
 829       // Check alias registers too.
 830       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 831         if (MF.isPhysRegUsed(*Aliases)) {
 832           Spilled = true;
 833           CanEliminateFrame = false;
 834         }
 835       }
 836     }
 837
 838     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 839       if (Spilled) {
 840         NumGPRSpills++;
 841
 842         if (!STI.isTargetDarwin()) {
 843           if (Reg == ARM::LR)
 844             LRSpilled = true;
 845           else
 846             CS1Spilled = true;
 847           continue;
 848         }
 849
 850         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 851         switch (Reg) {
 852         case ARM::LR:
 853           LRSpilled = true;
 854           // Fallthrough
 855         case ARM::R4:
 856         case ARM::R5:
 857         case ARM::R6:
 858         case ARM::R7:
 859           CS1Spilled = true;
 860           break;
 861         default:
 862           break;
 863         }
 864       } else {
 865         if (!STI.isTargetDarwin()) {
 866           UnspilledCS1GPRs.push_back(Reg);
 867           continue;
 868         }
 869
 870         switch (Reg) {
 871         case ARM::R4:
 872         case ARM::R5:
 873         case ARM::R6:
 874         case ARM::R7:
 875         case ARM::LR:
 876           UnspilledCS1GPRs.push_back(Reg);
 877           break;
 878         default:
 879           UnspilledCS2GPRs.push_back(Reg);
 880           break;
 881         }
 882       }
 883     }
 884   }
 885
 886   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 887   bool ForceLRSpill = false;
 888   if (!LRSpilled && AFI->isThumbFunction()) {
 889     unsigned FnSize = ARM::GetFunctionSize(MF);
 890     // Force LR spill if the Thumb function size is > 2048. This enables the
 891     // use of BL to implement far jump. If it turns out that it's not needed
 892     // the branch fix up path will undo it.
 893     if (FnSize >= (1 << 11)) {
 894       CanEliminateFrame = false;
 895       ForceLRSpill = true;
 896     }
 897   }
 898
 899   if (!CanEliminateFrame || hasFP(MF)) {
 900     AFI->setHasStackFrame(true);
 901
 902     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 903     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 904     if (!LRSpilled && CS1Spilled) {
 905       MF.changePhyRegUsed(ARM::LR, true);
 906       NumGPRSpills++;
 907       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 908                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 909       ForceLRSpill = false;
 910     }
 911
 912     // Darwin ABI requires FP to point to the stack slot that contains the
 913     // previous FP.
 914     if (STI.isTargetDarwin() || hasFP(MF)) {
 915       MF.changePhyRegUsed(FramePtr, true);
 916       NumGPRSpills++;
 917     }
 918
 919     // If stack and double are 8-byte aligned and we are spilling an odd number
 920     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 921     // the integer and double callee save areas.
 922     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 923     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 924       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 925         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 926       else if (!UnspilledCS2GPRs.empty())
 927         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 928     }
 929   }
 930
 931   if (ForceLRSpill) {
 932     MF.changePhyRegUsed(ARM::LR, true);
 933     AFI->setLRIsForceSpilled(true);
 934   }
 935 }
 936
 937 /// Move iterator pass the next bunch of callee save load / store ops for
 938 /// the particular spill area (1: integer area 1, 2: integer area 2,
 939 /// 3: fp area, 0: don't care).
 940 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 941                                    MachineBasicBlock::iterator &MBBI,
 942                                    int Opc, unsigned Area,
 943                                    const ARMSubtarget &STI) {
 944   while (MBBI != MBB.end() &&
 945          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 946     if (Area != 0) {
 947       bool Done = false;
 948       unsigned Category = 0;
 949       switch (MBBI->getOperand(0).getReg()) {
 950       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
 951       case ARM::LR:
 952         Category = 1;
 953         break;
 954       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
 955         Category = STI.isTargetDarwin() ? 2 : 1;
 956         break;
 957       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
 958       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
 959         Category = 3;
 960         break;
 961       default:
 962         Done = true;
 963         break;
 964       }
 965       if (Done || Category != Area)
 966         break;
 967     }
 968
 969     ++MBBI;
 970   }
 971 }
 972
 973 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
 974   MachineBasicBlock &MBB = MF.front();
 975   MachineBasicBlock::iterator MBBI = MBB.begin();
 976   MachineFrameInfo  *MFI = MF.getFrameInfo();
 977   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 978   bool isThumb = AFI->isThumbFunction();
 979   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 980   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 981   unsigned NumBytes = MFI->getStackSize();
 982   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 983
 984   if (isThumb) {
 985     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 986     NumBytes = (NumBytes + 3) & ~3;
 987     MFI->setStackSize(NumBytes);
 988   }
 989
 990   // Determine the sizes of each callee-save spill areas and record which frame
 991   // belongs to which callee-save spill areas.
 992   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 993   int FramePtrSpillFI = 0;
 994   if (!AFI->hasStackFrame()) {
 995     if (NumBytes != 0)
 996       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 997     return;
 998   }
 999
1000   if (VARegSaveSize)
1001     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1002
1003   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1004     unsigned Reg = CSI[i].getReg();
1005     int FI = CSI[i].getFrameIdx();
1006     switch (Reg) {
1007     case ARM::R4:
1008     case ARM::R5:
1009     case ARM::R6:
1010     case ARM::R7:
1011     case ARM::LR:
1012       if (Reg == FramePtr)
1013         FramePtrSpillFI = FI;
1014       AFI->addGPRCalleeSavedArea1Frame(FI);
1015       GPRCS1Size += 4;
1016       break;
1017     case ARM::R8:
1018     case ARM::R9:
1019     case ARM::R10:
1020     case ARM::R11:
1021       if (Reg == FramePtr)
1022         FramePtrSpillFI = FI;
1023       if (STI.isTargetDarwin()) {
1024         AFI->addGPRCalleeSavedArea2Frame(FI);
1025         GPRCS2Size += 4;
1026       } else {
1027         AFI->addGPRCalleeSavedArea1Frame(FI);
1028         GPRCS1Size += 4;
1029       }
1030       break;
1031     default:
1032       AFI->addDPRCalleeSavedAreaFrame(FI);
1033       DPRCSSize += 8;
1034     }
1035   }
1036
1037   if (Align == 8 && (GPRCS1Size & 7) != 0)
1038     // Pad CS1 to ensure proper alignment.
1039     GPRCS1Size += 4;
1040
1041   if (!isThumb) {
1042     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1043     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1044     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1045   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1046     ++MBBI;
1047
1048   // Darwin ABI requires FP to point to the stack slot that contains the
1049   // previous FP.
1050   if (STI.isTargetDarwin() || hasFP(MF))
1051     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1052       .addFrameIndex(FramePtrSpillFI).addImm(0);
1053
1054   if (!isThumb) {
1055     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1056     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1057
1058     // Build the new SUBri to adjust SP for FP callee-save spill area.
1059     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1060     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1061   }
1062
1063   // Determine starting offsets of spill areas.
1064   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1065   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1066   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1067   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1068   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1069   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1070   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1071
1072   NumBytes = DPRCSOffset;
1073   if (NumBytes) {
1074     // Insert it after all the callee-save spills.
1075     if (!isThumb)
1076       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1077     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1078   }
1079
1080   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1081   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1082   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1083 }
1084
1085 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1086   for (unsigned i = 0; CSRegs[i]; ++i)
1087     if (Reg == CSRegs[i])
1088       return true;
1089   return false;
1090 }
1091
1092 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1093   return ((MI->getOpcode() == ARM::FLDD ||
1094            MI->getOpcode() == ARM::LDR  ||
1095            MI->getOpcode() == ARM::tLDRspi) &&
1096           MI->getOperand(1).isFrameIndex() &&
1097           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1098 }
1099
1100 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1101                                    MachineBasicBlock &MBB) const {
1102   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1103   assert((MBBI->getOpcode() == ARM::BX_RET ||
1104           MBBI->getOpcode() == ARM::tBX_RET ||
1105           MBBI->getOpcode() == ARM::tPOP_RET) &&
1106          "Can only insert epilog into returning blocks");
1107
1108   MachineFrameInfo *MFI = MF.getFrameInfo();
1109   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1110   bool isThumb = AFI->isThumbFunction();
1111   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1112   int NumBytes = (int)MFI->getStackSize();
1113   if (!AFI->hasStackFrame()) {
1114     if (NumBytes != 0)
1115       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1116     return;
1117   }
1118
1119   // Unwind MBBI to point to first LDR / FLDD.
1120   const unsigned *CSRegs = getCalleeSavedRegs();
1121   if (MBBI != MBB.begin()) {
1122     do
1123       --MBBI;
1124     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1125     if (!isCSRestore(MBBI, CSRegs))
1126       ++MBBI;
1127   }
1128
1129   // Move SP to start of FP callee save spill area.
1130   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1131                AFI->getGPRCalleeSavedArea2Size() +
1132                AFI->getDPRCalleeSavedAreaSize());
1133   if (isThumb) {
1134     if (MBBI->getOpcode() == ARM::tBX_RET &&
1135         &MBB.front() != MBBI &&
1136         prior(MBBI)->getOpcode() == ARM::tPOP) {
1137       MachineBasicBlock::iterator PMBBI = prior(MBBI);
1138       emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1139     } else
1140       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1141   } else {
1142     // Darwin ABI requires FP to point to the stack slot that contains the
1143     // previous FP.
1144     if (STI.isTargetDarwin() || hasFP(MF)) {
1145       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1146       // Reset SP based on frame pointer only if the stack frame extends beyond
1147       // frame pointer stack slot or target is ELF and the function has FP.
1148       if (AFI->getGPRCalleeSavedArea2Size() ||
1149           AFI->getDPRCalleeSavedAreaSize()  ||
1150           AFI->getDPRCalleeSavedAreaOffset()||
1151           hasFP(MF))
1152         if (NumBytes)
1153           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1154             .addImm(NumBytes);
1155         else
1156           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1157     } else if (NumBytes) {
1158       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1159     }
1160
1161     // Move SP to start of integer callee save spill area 2.
1162     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1163     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1164
1165     // Move SP to start of integer callee save spill area 1.
1166     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1167     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1168
1169     // Move SP to SP upon entry to the function.
1170     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1171     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1172   }
1173
1174   if (VARegSaveSize) {
1175     if (isThumb)
1176       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1177       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1178       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1179
1180     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1181
1182     if (isThumb) {
1183       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1184       MBB.erase(MBBI);
1185     }
1186   }
1187 }
1188
1189 unsigned ARMRegisterInfo::getRARegister() const {
1190   return ARM::LR;
1191 }
1192
1193 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1194   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1195 }
1196
1197 #include "ARMGenRegisterInfo.inc"
1198