lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineLocation.h"
  25 #include "llvm/Target/TargetFrameInfo.h"
  26 #include "llvm/Target/TargetMachine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Type.h"
  29 #include "llvm/ADT/SmallVector.h"
  30 #include "llvm/ADT/STLExtras.h"
  31 #include <algorithm>
  32 #include <iostream>
  33 using namespace llvm;
  34
  35 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  36   using namespace ARM;
  37   switch (RegEnum) {
  38   case R0:  case S0:  case D0:  return 0;
  39   case R1:  case S1:  case D1:  return 1;
  40   case R2:  case S2:  case D2:  return 2;
  41   case R3:  case S3:  case D3:  return 3;
  42   case R4:  case S4:  case D4:  return 4;
  43   case R5:  case S5:  case D5:  return 5;
  44   case R6:  case S6:  case D6:  return 6;
  45   case R7:  case S7:  case D7:  return 7;
  46   case R8:  case S8:  case D8:  return 8;
  47   case R9:  case S9:  case D9:  return 9;
  48   case R10: case S10: case D10: return 10;
  49   case R11: case S11: case D11: return 11;
  50   case R12: case S12: case D12: return 12;
  51   case SP:  case S13: case D13: return 13;
  52   case LR:  case S14: case D14: return 14;
  53   case PC:  case S15: case D15: return 15;
  54   case S16: return 16;
  55   case S17: return 17;
  56   case S18: return 18;
  57   case S19: return 19;
  58   case S20: return 20;
  59   case S21: return 21;
  60   case S22: return 22;
  61   case S23: return 23;
  62   case S24: return 24;
  63   case S25: return 25;
  64   case S26: return 26;
  65   case S27: return 27;
  66   case S28: return 28;
  67   case S29: return 29;
  68   case S30: return 30;
  69   case S31: return 31;
  70   default:
  71     std::cerr << "Unknown ARM register!\n";
  72     abort();
  73   }
  74 }
  75
  76 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  77                                  const ARMSubtarget &sti)
  78   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  79     TII(tii), STI(sti),
  80     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  81 }
  82
  83 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  84                                                 MachineBasicBlock::iterator MI,
  85                                 const std::vector<CalleeSavedInfo> &CSI) const {
  86   MachineFunction &MF = *MBB.getParent();
  87   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  88   if (!AFI->isThumbFunction() || CSI.empty())
  89     return false;
  90
  91   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  92   for (unsigned i = CSI.size(); i != 0; --i)
  93     MIB.addReg(CSI[i-1].getReg());
  94   return true;
  95 }
  96
  97 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
  98                                                  MachineBasicBlock::iterator MI,
  99                                 const std::vector<CalleeSavedInfo> &CSI) const {
 100   MachineFunction &MF = *MBB.getParent();
 101   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 102   if (!AFI->isThumbFunction() || CSI.empty())
 103     return false;
 104
 105   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 106   MBB.insert(MI, PopMI);
 107   for (unsigned i = CSI.size(); i != 0; --i) {
 108     unsigned Reg = CSI[i-1].getReg();
 109     if (Reg == ARM::LR) {
 110       Reg = ARM::PC;
 111       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 112       MBB.erase(MI);
 113     }
 114     PopMI->addRegOperand(Reg, true);
 115   }
 116   return true;
 117 }
 118
 119 void ARMRegisterInfo::
 120 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 121                     unsigned SrcReg, int FI,
 122                     const TargetRegisterClass *RC) const {
 123   if (RC == ARM::GPRRegisterClass) {
 124     MachineFunction &MF = *MBB.getParent();
 125     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 126     if (AFI->isThumbFunction())
 127       BuildMI(MBB, I, TII.get(ARM::tSTRspi)).addReg(SrcReg)
 128         .addFrameIndex(FI).addImm(0);
 129     else
 130       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 131           .addFrameIndex(FI).addReg(0).addImm(0);
 132   } else if (RC == ARM::DPRRegisterClass) {
 133     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 134     .addFrameIndex(FI).addImm(0);
 135   } else {
 136     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 137     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 138       .addFrameIndex(FI).addImm(0);
 139   }
 140 }
 141
 142 void ARMRegisterInfo::
 143 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 144                      unsigned DestReg, int FI,
 145                      const TargetRegisterClass *RC) const {
 146   if (RC == ARM::GPRRegisterClass) {
 147     MachineFunction &MF = *MBB.getParent();
 148     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 149     if (AFI->isThumbFunction())
 150       BuildMI(MBB, I, TII.get(ARM::tLDRspi), DestReg)
 151         .addFrameIndex(FI).addImm(0);
 152     else
 153       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 154       .addFrameIndex(FI).addReg(0).addImm(0);
 155   } else if (RC == ARM::DPRRegisterClass) {
 156     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 157       .addFrameIndex(FI).addImm(0);
 158   } else {
 159     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 160     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 161       .addFrameIndex(FI).addImm(0);
 162   }
 163 }
 164
 165 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 166                                    MachineBasicBlock::iterator I,
 167                                    unsigned DestReg, unsigned SrcReg,
 168                                    const TargetRegisterClass *RC) const {
 169   if (RC == ARM::GPRRegisterClass) {
 170     MachineFunction &MF = *MBB.getParent();
 171     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 172     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 173             DestReg).addReg(SrcReg);
 174   } else if (RC == ARM::SPRRegisterClass)
 175     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 176   else if (RC == ARM::DPRRegisterClass)
 177     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 178   else
 179     abort();
 180 }
 181
 182 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 183                                                  unsigned OpNum, int FI) const {
 184   unsigned Opc = MI->getOpcode();
 185   MachineInstr *NewMI = NULL;
 186   switch (Opc) {
 187   default: break;
 188   case ARM::MOVrr: {
 189     if (OpNum == 0) { // move -> store
 190       unsigned SrcReg = MI->getOperand(1).getReg();
 191       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 192         .addReg(0).addImm(0);
 193     } else {          // move -> load
 194       unsigned DstReg = MI->getOperand(0).getReg();
 195       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 196         .addImm(0);
 197     }
 198     break;
 199   }
 200   case ARM::tMOVrr: {
 201     if (OpNum == 0) { // move -> store
 202       unsigned SrcReg = MI->getOperand(1).getReg();
 203       NewMI = BuildMI(TII.get(ARM::tSTRspi)).addReg(SrcReg).addFrameIndex(FI)
 204         .addImm(0);
 205     } else {          // move -> load
 206       unsigned DstReg = MI->getOperand(0).getReg();
 207       NewMI = BuildMI(TII.get(ARM::tLDRspi), DstReg).addFrameIndex(FI)
 208         .addImm(0);
 209     }
 210     break;
 211   }
 212   case ARM::FCPYS: {
 213     if (OpNum == 0) { // move -> store
 214       unsigned SrcReg = MI->getOperand(1).getReg();
 215       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 216         .addImm(0);
 217     } else {          // move -> load
 218       unsigned DstReg = MI->getOperand(0).getReg();
 219       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 220     }
 221     break;
 222   }
 223   case ARM::FCPYD: {
 224     if (OpNum == 0) { // move -> store
 225       unsigned SrcReg = MI->getOperand(1).getReg();
 226       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 227         .addImm(0);
 228     } else {          // move -> load
 229       unsigned DstReg = MI->getOperand(0).getReg();
 230       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 231     }
 232     break;
 233   }
 234   }
 235
 236   if (NewMI)
 237     NewMI->copyKillDeadInfo(MI);
 238   return NewMI;
 239 }
 240
 241 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 242   static const unsigned CalleeSavedRegs[] = {
 243     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 244     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 245
 246     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 247     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 248     0
 249   };
 250
 251   static const unsigned DarwinCalleeSavedRegs[] = {
 252     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 253     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 254
 255     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 256     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 257     0
 258   };
 259   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 260 }
 261
 262 const TargetRegisterClass* const *
 263 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 264   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 265     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 266     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 267     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 268
 269     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 270     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 271     0
 272   };
 273   return CalleeSavedRegClasses;
 274 }
 275
 276 /// hasFP - Return true if the specified function should have a dedicated frame
 277 /// pointer register.  This is true if the function has variable sized allocas
 278 /// or if frame pointer elimination is disabled.
 279 ///
 280 static bool hasFP(const MachineFunction &MF) {
 281   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 282 }
 283
 284 /// emitARMRegPlusImmediate - Emit a series of instructions to materialize
 285 /// a destreg = basereg + immediate in ARM code.
 286 static
 287 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 288                              MachineBasicBlock::iterator &MBBI,
 289                              unsigned DestReg, unsigned BaseReg,
 290                              int NumBytes, const TargetInstrInfo &TII) {
 291   bool isSub = NumBytes < 0;
 292   if (isSub) NumBytes = -NumBytes;
 293
 294   while (NumBytes) {
 295     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 296     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 297     assert(ThisVal && "Didn't extract field correctly");
 298
 299     // We will handle these bits from offset, clear them.
 300     NumBytes &= ~ThisVal;
 301
 302     // Get the properly encoded SOImmVal field.
 303     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 304     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 305
 306     // Build the new ADD / SUB.
 307     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 308       .addReg(BaseReg).addImm(SOImmVal);
 309     BaseReg = DestReg;
 310   }
 311 }
 312
 313 /// isLowRegister - Returns true if the register is low register r0-r7.
 314 ///
 315 static bool isLowRegister(unsigned Reg) {
 316   using namespace ARM;
 317   switch (Reg) {
 318   case R0:  case R1:  case R2:  case R3:
 319   case R4:  case R5:  case R6:  case R7:
 320     return true;
 321   default:
 322     return false;
 323   }
 324 }
 325
 326 /// emitThumbRegPlusImmediate - Emit a series of instructions to materialize
 327 /// a destreg = basereg + immediate in Thumb code.
 328 static
 329 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 330                                MachineBasicBlock::iterator &MBBI,
 331                                unsigned DestReg, unsigned BaseReg,
 332                                int NumBytes, const TargetInstrInfo &TII) {
 333   bool isSub = NumBytes < 0;
 334   unsigned Bytes = (unsigned)NumBytes;
 335   if (isSub) Bytes = -NumBytes;
 336   bool isMul4 = (Bytes & 3) == 0;
 337   bool isTwoAddr = false;
 338   unsigned NumBits = 1;
 339   unsigned Opc = 0;
 340   unsigned ExtraOpc = 0;
 341
 342   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 343     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 344     Bytes >>= 2;  // Implicitly multiplied by 4.
 345     NumBits = 7;
 346     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 347     isTwoAddr = true;
 348   } else if (!isSub && BaseReg == ARM::SP) {
 349     if (!isMul4) {
 350       Bytes &= ~3;
 351       ExtraOpc = ARM::tADDi3;
 352     }
 353     Bytes >>= 2;  // Implicitly multiplied by 4.
 354     NumBits = 8;
 355     Opc = ARM::tADDrSPi;
 356   } else {
 357     if (DestReg != BaseReg) {
 358       if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 359         // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 360         unsigned Chunk = (1 << 3) - 1;
 361         unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 362         Bytes -= ThisVal;
 363         BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 364           .addReg(BaseReg).addImm(ThisVal);
 365       } else {
 366         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 367       }
 368       BaseReg = DestReg;
 369     }
 370     NumBits = 8;
 371     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 372     isTwoAddr = true;
 373   }
 374
 375   unsigned Chunk = (1 << NumBits) - 1;
 376   while (Bytes) {
 377     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 378     Bytes -= ThisVal;
 379     // Build the new tADD / tSUB.
 380     if (isTwoAddr)
 381       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addImm(ThisVal);
 382     else {
 383       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 384       BaseReg = DestReg;
 385
 386       if (Opc == ARM::tADDrSPi) {
 387         // r4 = add sp, imm
 388         // r4 = add r4, imm
 389         // ...
 390         NumBits = 8;
 391         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 392         isTwoAddr = true;
 393       }
 394     }
 395   }
 396
 397   if (ExtraOpc)
 398     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 399       .addImm(((unsigned)NumBytes) & 3);
 400 }
 401
 402 static
 403 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 404                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 405   if (isThumb)
 406     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 407   else
 408     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 409 }
 410
 411 void ARMRegisterInfo::
 412 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 413                               MachineBasicBlock::iterator I) const {
 414   if (hasFP(MF)) {
 415     // If we have alloca, convert as follows:
 416     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 417     // ADJCALLSTACKUP   -> add, sp, sp, amount
 418     MachineInstr *Old = I;
 419     unsigned Amount = Old->getOperand(0).getImmedValue();
 420     if (Amount != 0) {
 421       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 422       // We need to keep the stack aligned properly.  To do this, we round the
 423       // amount of space needed for the outgoing arguments up to the next
 424       // alignment boundary.
 425       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 426       Amount = (Amount+Align-1)/Align*Align;
 427
 428       // Replace the pseudo instruction with a new instruction...
 429       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 430         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 431       } else {
 432         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 433         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 434       }
 435     }
 436   }
 437   MBB.erase(I);
 438 }
 439
 440 /// emitThumbConstant - Emit a series of instructions to materialize a
 441 /// constant.
 442 static void emitThumbConstant(MachineBasicBlock &MBB,
 443                               MachineBasicBlock::iterator &MBBI,
 444                               unsigned DestReg, int Imm,
 445                               const TargetInstrInfo &TII) {
 446   bool isSub = Imm < 0;
 447   if (isSub) Imm = -Imm;
 448
 449   int Chunk = (1 << 8) - 1;
 450   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 451   Imm -= ThisVal;
 452   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 453   if (Imm > 0)
 454     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 455   if (isSub)
 456     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 457 }
 458
 459 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 460   unsigned i = 0;
 461   MachineInstr &MI = *II;
 462   MachineBasicBlock &MBB = *MI.getParent();
 463   MachineFunction &MF = *MBB.getParent();
 464   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 465   bool isThumb = AFI->isThumbFunction();
 466
 467   while (!MI.getOperand(i).isFrameIndex()) {
 468     ++i;
 469     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 470   }
 471
 472   unsigned FrameReg = ARM::SP;
 473   int FrameIndex = MI.getOperand(i).getFrameIndex();
 474   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 475                MF.getFrameInfo()->getStackSize();
 476
 477   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 478     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 479   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 480     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 481   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 482     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 483   else if (hasFP(MF)) {
 484     // There is alloca()'s in this function, must reference off the frame
 485     // pointer instead.
 486     FrameReg = getFrameRegister(MF);
 487     Offset -= AFI->getFramePtrSpillOffset();
 488   }
 489
 490   unsigned Opcode = MI.getOpcode();
 491   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 492   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 493   bool isSub = false;
 494
 495   if (Opcode == ARM::ADDri) {
 496     Offset += MI.getOperand(i+1).getImm();
 497     if (Offset == 0) {
 498       // Turn it into a move.
 499       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 500       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 501       MI.RemoveOperand(i+1);
 502       return;
 503     } else if (Offset < 0) {
 504       Offset = -Offset;
 505       isSub = true;
 506       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 507     }
 508
 509     // Common case: small offset, fits into instruction.
 510     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 511     if (ImmedOffset != -1) {
 512       // Replace the FrameIndex with sp / fp
 513       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 514       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 515       return;
 516     }
 517
 518     // Otherwise, we fallback to common code below to form the imm offset with
 519     // a sequence of ADDri instructions.  First though, pull as much of the imm
 520     // into this ADDri as possible.
 521     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 522     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 523
 524     // We will handle these bits from offset, clear them.
 525     Offset &= ~ThisImmVal;
 526
 527     // Get the properly encoded SOImmVal field.
 528     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 529     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 530     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 531   } else if (Opcode == ARM::tADDrSPi) {
 532     Offset += MI.getOperand(i+1).getImm();
 533     assert((Offset & 3) == 0 &&
 534            "add/sub sp, #imm immediate must be multiple of 4!");
 535     Offset >>= 2;
 536     if (Offset == 0) {
 537       // Turn it into a move.
 538       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 539       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 540       MI.RemoveOperand(i+1);
 541       return;
 542     }
 543
 544     // Common case: small offset, fits into instruction.
 545     if ((Offset & ~255U) == 0) {
 546       // Replace the FrameIndex with sp / fp
 547       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 548       MI.getOperand(i+1).ChangeToImmediate(Offset);
 549       return;
 550     }
 551
 552     unsigned DestReg = MI.getOperand(0).getReg();
 553     if (Offset > 0) {
 554       // Translate r0 = add sp, imm to
 555       // r0 = add sp, 255*4
 556       // r0 = add r0, (imm - 255*4)
 557       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 558       MI.getOperand(i+1).ChangeToImmediate(255);
 559       Offset = (Offset - 255) << 2;
 560       MachineBasicBlock::iterator NII = next(II);
 561       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 562     } else {
 563       // Translate r0 = add sp, -imm to
 564       // r0 = -imm (this is then translated into a series of instructons)
 565       // r0 = add r0, sp
 566       Offset <<= 2;
 567       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 568       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 569       MI.getOperand(i).ChangeToRegister(DestReg, false);
 570       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 571     }
 572     return;
 573   } else {
 574     unsigned ImmIdx = 0;
 575     int InstrOffs = 0;
 576     unsigned NumBits = 0;
 577     unsigned Scale = 1;
 578     switch (AddrMode) {
 579     case ARMII::AddrMode2: {
 580       ImmIdx = i+2;
 581       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 582       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 583         InstrOffs *= -1;
 584       NumBits = 12;
 585       break;
 586     }
 587     case ARMII::AddrMode3: {
 588       ImmIdx = i+2;
 589       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 590       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 591         InstrOffs *= -1;
 592       NumBits = 8;
 593       break;
 594     }
 595     case ARMII::AddrMode5: {
 596       ImmIdx = i+1;
 597       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 598       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 599         InstrOffs *= -1;
 600       NumBits = 8;
 601       Scale = 4;
 602       break;
 603     }
 604     case ARMII::AddrModeTs: {
 605       ImmIdx = i+1;
 606       InstrOffs = MI.getOperand(ImmIdx).getImm();
 607       NumBits = 8;
 608       Scale = 4;
 609       break;
 610     }
 611     default:
 612       std::cerr << "Unsupported addressing mode!\n";
 613       abort();
 614       break;
 615     }
 616
 617     Offset += InstrOffs * Scale;
 618     assert((Scale == 1 || (Offset & (Scale-1)) == 0) &&
 619            "Can't encode this offset!");
 620     if (Offset < 0) {
 621       Offset = -Offset;
 622       isSub = true;
 623     }
 624
 625     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 626     int ImmedOffset = Offset / Scale;
 627     unsigned Mask = (1 << NumBits) - 1;
 628     if ((unsigned)Offset <= Mask * Scale) {
 629       // Replace the FrameIndex with sp
 630       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 631       if (isSub)
 632         ImmedOffset |= 1 << NumBits;
 633       ImmOp.ChangeToImmediate(ImmedOffset);
 634       return;
 635     }
 636
 637     // Otherwise, it didn't fit.  Pull in what we can to simplify the immediate.
 638     ImmedOffset = ImmedOffset & Mask;
 639     if (isSub)
 640       ImmedOffset |= 1 << NumBits;
 641     ImmOp.ChangeToImmediate(ImmedOffset);
 642     Offset &= ~(Mask*Scale);
 643   }
 644
 645   // If we get here, the immediate doesn't fit into the instruction.  We folded
 646   // as much as possible above, handle the rest, providing a register that is
 647   // SP+LargeImm.
 648   assert(Offset && "This code isn't needed if offset already handled!");
 649
 650   if (isThumb) {
 651     if (TII.isLoad(Opcode)) {
 652       // Use the destination register to materialize sp + offset.
 653       unsigned TmpReg = MI.getOperand(0).getReg();
 654       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 655                                 isSub ? -Offset : Offset, TII);
 656       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 657     } else if (TII.isStore(Opcode)) {
 658       // FIXME! This is horrific!!! We need register scavenging.
 659       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 660       // also a ABI register so it's possible that is is the register that is
 661       // being storing here. If that's the case, we do the following:
 662       // r12 = r2
 663       // Use r2 to materialize sp + offset
 664       // str r12, r2
 665       // r2 = r12
 666       unsigned DestReg = MI.getOperand(0).getReg();
 667       unsigned TmpReg = ARM::R3;
 668       if (DestReg == ARM::R3) {
 669         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 670         TmpReg = ARM::R2;
 671       }
 672       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg,
 673                                 isSub ? -Offset : Offset, TII);
 674       MI.getOperand(i).ChangeToRegister(DestReg, false);
 675       if (DestReg == ARM::R3)
 676         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 677     } else
 678       assert(false && "Unexpected opcode!");
 679   } else {
 680     // Insert a set of r12 with the full address: r12 = sp + offset
 681     // If the offset we have is too large to fit into the instruction, we need
 682     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 683     // out of 'Offset'.
 684     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 685                             isSub ? -Offset : Offset, TII);
 686     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 687   }
 688 }
 689
 690 void ARMRegisterInfo::
 691 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 692   // This tells PEI to spill the FP as if it is any other callee-save register
 693   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 694   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 695   // to combine multiple loads / stores.
 696   bool CanEliminateFrame = true;
 697   bool CS1Spilled = false;
 698   bool LRSpilled = false;
 699   unsigned NumGPRSpills = 0;
 700   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 701   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 702
 703   // Don't spill FP if the frame can be eliminated. This is determined
 704   // by scanning the callee-save registers to see if any is used.
 705   const unsigned *CSRegs = getCalleeSavedRegs();
 706   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 707   for (unsigned i = 0; CSRegs[i]; ++i) {
 708     unsigned Reg = CSRegs[i];
 709     bool Spilled = false;
 710     if (MF.isPhysRegUsed(Reg)) {
 711       Spilled = true;
 712       CanEliminateFrame = false;
 713     } else {
 714       // Check alias registers too.
 715       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 716         if (MF.isPhysRegUsed(*Aliases)) {
 717           Spilled = true;
 718           CanEliminateFrame = false;
 719         }
 720       }
 721     }
 722
 723     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 724       if (Spilled) {
 725         NumGPRSpills++;
 726
 727         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 728         switch (Reg) {
 729         case ARM::LR:
 730           LRSpilled = true;
 731           // Fallthrough
 732         case ARM::R4:
 733         case ARM::R5:
 734         case ARM::R6:
 735         case ARM::R7:
 736           CS1Spilled = true;
 737           break;
 738         default:
 739           break;
 740         }
 741       } else {
 742         switch (Reg) {
 743         case ARM::R4:
 744         case ARM::R5:
 745         case ARM::R6:
 746         case ARM::R7:
 747         case ARM::LR:
 748           UnspilledCS1GPRs.push_back(Reg);
 749           break;
 750         default:
 751           UnspilledCS2GPRs.push_back(Reg);
 752           break;
 753         }
 754       }
 755     }
 756   }
 757
 758   if (!CanEliminateFrame) {
 759     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 760     AFI->setHasStackFrame(true);
 761
 762     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 763     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 764     if (!LRSpilled && CS1Spilled) {
 765       MF.changePhyRegUsed(ARM::LR, true);
 766       NumGPRSpills++;
 767       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 768                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 769     }
 770
 771     // If stack and double are 8-byte aligned and we are spilling a odd number
 772     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 773     // the integer and double callee save areas.
 774     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 775     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 776       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 777         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 778       else
 779         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 780     }
 781     MF.changePhyRegUsed(FramePtr, true);
 782   }
 783 }
 784
 785 /// Move iterator pass the next bunch of callee save load / store ops for
 786 /// the particular spill area (1: integer area 1, 2: integer area 2,
 787 /// 3: fp area, 0: don't care).
 788 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 789                                    MachineBasicBlock::iterator &MBBI,
 790                                    int Opc, unsigned Area,
 791                                    const ARMSubtarget &STI) {
 792   while (MBBI != MBB.end() &&
 793          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 794     if (Area != 0) {
 795       bool Done = false;
 796       unsigned Category = 0;
 797       switch (MBBI->getOperand(0).getReg()) {
 798       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
 799       case ARM::LR:
 800         Category = 1;
 801         break;
 802       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
 803         Category = STI.isTargetDarwin() ? 2 : 1;
 804         break;
 805       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
 806       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
 807         Category = 3;
 808         break;
 809       default:
 810         Done = true;
 811         break;
 812       }
 813       if (Done || Category != Area)
 814         break;
 815     }
 816
 817     ++MBBI;
 818   }
 819 }
 820
 821 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
 822   MachineBasicBlock &MBB = MF.front();
 823   MachineBasicBlock::iterator MBBI = MBB.begin();
 824   MachineFrameInfo  *MFI = MF.getFrameInfo();
 825   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 826   bool isThumb = AFI->isThumbFunction();
 827   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 828   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 829   unsigned NumBytes = MFI->getStackSize();
 830   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 831
 832   // Determine the sizes of each callee-save spill areas and record which frame
 833   // belongs to which callee-save spill areas.
 834   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 835   int FramePtrSpillFI = 0;
 836   if (AFI->hasStackFrame()) {
 837     if (VARegSaveSize)
 838       emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
 839
 840     for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 841       unsigned Reg = CSI[i].getReg();
 842       int FI = CSI[i].getFrameIdx();
 843       switch (Reg) {
 844       case ARM::R4:
 845       case ARM::R5:
 846       case ARM::R6:
 847       case ARM::R7:
 848       case ARM::LR:
 849         if (Reg == FramePtr)
 850           FramePtrSpillFI = FI;
 851         AFI->addGPRCalleeSavedArea1Frame(FI);
 852         GPRCS1Size += 4;
 853         break;
 854       case ARM::R8:
 855       case ARM::R9:
 856       case ARM::R10:
 857       case ARM::R11:
 858         if (Reg == FramePtr)
 859           FramePtrSpillFI = FI;
 860         if (STI.isTargetDarwin()) {
 861           AFI->addGPRCalleeSavedArea2Frame(FI);
 862           GPRCS2Size += 4;
 863         } else {
 864           AFI->addGPRCalleeSavedArea1Frame(FI);
 865           GPRCS1Size += 4;
 866         }
 867         break;
 868       default:
 869         AFI->addDPRCalleeSavedAreaFrame(FI);
 870         DPRCSSize += 8;
 871       }
 872     }
 873
 874     if (!isThumb) {
 875       // Build the new SUBri to adjust SP for integer callee-save spill area 1.
 876       emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
 877       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
 878     } else {
 879       if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
 880         ++MBBI;
 881     }
 882
 883     // Point FP to the stack slot that contains the previous FP.
 884     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
 885       .addFrameIndex(FramePtrSpillFI).addImm(0);
 886
 887     if (!isThumb) {
 888       // Build the new SUBri to adjust SP for integer callee-save spill area 2.
 889       emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
 890
 891       // Build the new SUBri to adjust SP for FP callee-save spill area.
 892       movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
 893       emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
 894     }
 895   }
 896
 897   // If necessary, add one more SUBri to account for the call frame
 898   // and/or local storage, alloca area.
 899   if (MFI->hasCalls() && !hasFP(MF))
 900     // We reserve argument space for call sites in the function immediately on
 901     // entry to the current function.  This eliminates the need for add/sub
 902     // brackets around call sites.
 903     NumBytes += MFI->getMaxCallFrameSize();
 904
 905   // Round the size to a multiple of the alignment.
 906   NumBytes = (NumBytes+Align-1)/Align*Align;
 907   MFI->setStackSize(NumBytes);
 908
 909   // Determine starting offsets of spill areas.
 910   if (AFI->hasStackFrame()) {
 911     unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 912     unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 913     unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 914     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 915     AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 916     AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 917     AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 918
 919     NumBytes = DPRCSOffset;
 920     if (NumBytes) {
 921       // Insert it after all the callee-save spills.
 922       if (!isThumb)
 923         movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
 924       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 925     }
 926   } else
 927     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 928
 929   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 930   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 931   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 932 }
 933
 934 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 935   for (unsigned i = 0; CSRegs[i]; ++i)
 936     if (Reg == CSRegs[i])
 937       return true;
 938   return false;
 939 }
 940
 941 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 942   return ((MI->getOpcode() == ARM::FLDD ||
 943            MI->getOpcode() == ARM::LDR  ||
 944            MI->getOpcode() == ARM::tLDRspi) &&
 945           MI->getOperand(1).isFrameIndex() &&
 946           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 947 }
 948
 949 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
 950                                    MachineBasicBlock &MBB) const {
 951   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 952   assert((MBBI->getOpcode() == ARM::BX_RET ||
 953           MBBI->getOpcode() == ARM::tBX_RET ||
 954           MBBI->getOpcode() == ARM::tPOP_RET) &&
 955          "Can only insert epilog into returning blocks");
 956
 957   MachineFrameInfo *MFI = MF.getFrameInfo();
 958   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 959   bool isThumb = AFI->isThumbFunction();
 960   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 961   int NumBytes = (int)MFI->getStackSize();
 962   if (AFI->hasStackFrame()) {
 963     // Unwind MBBI to point to first LDR / FLDD.
 964     const unsigned *CSRegs = getCalleeSavedRegs();
 965     if (MBBI != MBB.begin()) {
 966       do
 967         --MBBI;
 968       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 969       if (!isCSRestore(MBBI, CSRegs))
 970         ++MBBI;
 971     }
 972
 973     // Move SP to start of FP callee save spill area.
 974     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 975                  AFI->getGPRCalleeSavedArea2Size() +
 976                  AFI->getDPRCalleeSavedAreaSize());
 977     if (isThumb)
 978       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
 979     else {
 980       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 981       // Reset SP based on frame pointer only if the stack frame extends beyond
 982       // frame pointer stack slot.
 983       if (AFI->getGPRCalleeSavedArea2Size() ||
 984           AFI->getDPRCalleeSavedAreaSize()  ||
 985           AFI->getDPRCalleeSavedAreaOffset())
 986         if (NumBytes)
 987           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
 988             .addImm(NumBytes);
 989         else
 990           BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tMOVrr : ARM::MOVrr),
 991                   ARM::SP).addReg(FramePtr);
 992
 993       // Move SP to start of integer callee save spill area 2.
 994       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
 995       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
 996
 997       // Move SP to start of integer callee save spill area 1.
 998       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
 999       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1000
1001       // Move SP to SP upon entry to the function.
1002       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1003       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1004     }
1005
1006     if (VARegSaveSize)
1007       emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1008   } else if (NumBytes != 0) {
1009     emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1010   }
1011 }
1012
1013 unsigned ARMRegisterInfo::getRARegister() const {
1014   return ARM::LR;
1015 }
1016
1017 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1018   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1019 }
1020
1021 #include "ARMGenRegisterInfo.inc"
1022