lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <algorithm>
  34 #include <iostream>
  35 using namespace llvm;
  36
  37 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  38   using namespace ARM;
  39   switch (RegEnum) {
  40   case R0:  case S0:  case D0:  return 0;
  41   case R1:  case S1:  case D1:  return 1;
  42   case R2:  case S2:  case D2:  return 2;
  43   case R3:  case S3:  case D3:  return 3;
  44   case R4:  case S4:  case D4:  return 4;
  45   case R5:  case S5:  case D5:  return 5;
  46   case R6:  case S6:  case D6:  return 6;
  47   case R7:  case S7:  case D7:  return 7;
  48   case R8:  case S8:  case D8:  return 8;
  49   case R9:  case S9:  case D9:  return 9;
  50   case R10: case S10: case D10: return 10;
  51   case R11: case S11: case D11: return 11;
  52   case R12: case S12: case D12: return 12;
  53   case SP:  case S13: case D13: return 13;
  54   case LR:  case S14: case D14: return 14;
  55   case PC:  case S15: case D15: return 15;
  56   case S16: return 16;
  57   case S17: return 17;
  58   case S18: return 18;
  59   case S19: return 19;
  60   case S20: return 20;
  61   case S21: return 21;
  62   case S22: return 22;
  63   case S23: return 23;
  64   case S24: return 24;
  65   case S25: return 25;
  66   case S26: return 26;
  67   case S27: return 27;
  68   case S28: return 28;
  69   case S29: return 29;
  70   case S30: return 30;
  71   case S31: return 31;
  72   default:
  73     std::cerr << "Unknown ARM register!\n";
  74     abort();
  75   }
  76 }
  77
  78 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  79                                  const ARMSubtarget &sti)
  80   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  81     TII(tii), STI(sti),
  82     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  83 }
  84
  85 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  86                                                 MachineBasicBlock::iterator MI,
  87                                 const std::vector<CalleeSavedInfo> &CSI) const {
  88   MachineFunction &MF = *MBB.getParent();
  89   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
  90   if (!AFI->isThumbFunction() || CSI.empty())
  91     return false;
  92
  93   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
  94   for (unsigned i = CSI.size(); i != 0; --i)
  95     MIB.addReg(CSI[i-1].getReg());
  96   return true;
  97 }
  98
  99 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                  MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 108   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 109   MBB.insert(MI, PopMI);
 110   for (unsigned i = CSI.size(); i != 0; --i) {
 111     unsigned Reg = CSI[i-1].getReg();
 112     if (Reg == ARM::LR) {
 113       // Special epilogue for vararg functions. See emitEpilogue
 114       if (isVarArg)
 115         continue;
 116       Reg = ARM::PC;
 117       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 118       MBB.erase(MI);
 119     }
 120     PopMI->addRegOperand(Reg, true);
 121   }
 122   return true;
 123 }
 124
 125 void ARMRegisterInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, int FI,
 128                     const TargetRegisterClass *RC) const {
 129   if (RC == ARM::GPRRegisterClass) {
 130     MachineFunction &MF = *MBB.getParent();
 131     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 132     if (AFI->isThumbFunction())
 133       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg)
 134         .addFrameIndex(FI).addImm(0);
 135     else
 136       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg)
 137           .addFrameIndex(FI).addReg(0).addImm(0);
 138   } else if (RC == ARM::DPRRegisterClass) {
 139     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg)
 140     .addFrameIndex(FI).addImm(0);
 141   } else {
 142     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 143     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg)
 144       .addFrameIndex(FI).addImm(0);
 145   }
 146 }
 147
 148 void ARMRegisterInfo::
 149 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 150                      unsigned DestReg, int FI,
 151                      const TargetRegisterClass *RC) const {
 152   if (RC == ARM::GPRRegisterClass) {
 153     MachineFunction &MF = *MBB.getParent();
 154     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 155     if (AFI->isThumbFunction())
 156       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 157         .addFrameIndex(FI).addImm(0);
 158     else
 159       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 160       .addFrameIndex(FI).addReg(0).addImm(0);
 161   } else if (RC == ARM::DPRRegisterClass) {
 162     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 163       .addFrameIndex(FI).addImm(0);
 164   } else {
 165     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 166     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 167       .addFrameIndex(FI).addImm(0);
 168   }
 169 }
 170
 171 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 172                                    MachineBasicBlock::iterator I,
 173                                    unsigned DestReg, unsigned SrcReg,
 174                                    const TargetRegisterClass *RC) const {
 175   if (RC == ARM::GPRRegisterClass) {
 176     MachineFunction &MF = *MBB.getParent();
 177     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 178     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 179             DestReg).addReg(SrcReg);
 180   } else if (RC == ARM::SPRRegisterClass)
 181     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 182   else if (RC == ARM::DPRRegisterClass)
 183     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 184   else
 185     abort();
 186 }
 187
 188 /// isLowRegister - Returns true if the register is low register r0-r7.
 189 ///
 190 static bool isLowRegister(unsigned Reg) {
 191   using namespace ARM;
 192   switch (Reg) {
 193   case R0:  case R1:  case R2:  case R3:
 194   case R4:  case R5:  case R6:  case R7:
 195     return true;
 196   default:
 197     return false;
 198   }
 199 }
 200
 201 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 202                                                  unsigned OpNum, int FI) const {
 203   unsigned Opc = MI->getOpcode();
 204   MachineInstr *NewMI = NULL;
 205   switch (Opc) {
 206   default: break;
 207   case ARM::MOVrr: {
 208     if (OpNum == 0) { // move -> store
 209       unsigned SrcReg = MI->getOperand(1).getReg();
 210       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 211         .addReg(0).addImm(0);
 212     } else {          // move -> load
 213       unsigned DstReg = MI->getOperand(0).getReg();
 214       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 215         .addImm(0);
 216     }
 217     break;
 218   }
 219   case ARM::tMOVrr: {
 220     if (OpNum == 0) { // move -> store
 221       unsigned SrcReg = MI->getOperand(1).getReg();
 222       if (!isLowRegister(SrcReg))
 223         // tSpill cannot take a high register operand.
 224         break;
 225       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 226         .addImm(0);
 227     } else {          // move -> load
 228       unsigned DstReg = MI->getOperand(0).getReg();
 229       if (!isLowRegister(DstReg))
 230         // tRestore cannot target a high register operand.
 231         break;
 232       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 233         .addImm(0);
 234     }
 235     break;
 236   }
 237   case ARM::FCPYS: {
 238     if (OpNum == 0) { // move -> store
 239       unsigned SrcReg = MI->getOperand(1).getReg();
 240       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 241         .addImm(0);
 242     } else {          // move -> load
 243       unsigned DstReg = MI->getOperand(0).getReg();
 244       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 245     }
 246     break;
 247   }
 248   case ARM::FCPYD: {
 249     if (OpNum == 0) { // move -> store
 250       unsigned SrcReg = MI->getOperand(1).getReg();
 251       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 252         .addImm(0);
 253     } else {          // move -> load
 254       unsigned DstReg = MI->getOperand(0).getReg();
 255       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 256     }
 257     break;
 258   }
 259   }
 260
 261   if (NewMI)
 262     NewMI->copyKillDeadInfo(MI);
 263   return NewMI;
 264 }
 265
 266 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 267   static const unsigned CalleeSavedRegs[] = {
 268     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 269     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 270
 271     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 272     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 273     0
 274   };
 275
 276   static const unsigned DarwinCalleeSavedRegs[] = {
 277     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 278     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 279
 280     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 281     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 282     0
 283   };
 284   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 285 }
 286
 287 const TargetRegisterClass* const *
 288 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 289   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 290     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 291     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 292     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 293
 294     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 295     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 296     0
 297   };
 298   return CalleeSavedRegClasses;
 299 }
 300
 301 /// hasFP - Return true if the specified function should have a dedicated frame
 302 /// pointer register.  This is true if the function has variable sized allocas
 303 /// or if frame pointer elimination is disabled.
 304 ///
 305 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 306   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 307 }
 308
 309 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 310 /// a destreg = basereg + immediate in ARM code.
 311 static
 312 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 313                              MachineBasicBlock::iterator &MBBI,
 314                              unsigned DestReg, unsigned BaseReg,
 315                              int NumBytes, const TargetInstrInfo &TII) {
 316   bool isSub = NumBytes < 0;
 317   if (isSub) NumBytes = -NumBytes;
 318
 319   while (NumBytes) {
 320     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 321     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 322     assert(ThisVal && "Didn't extract field correctly");
 323
 324     // We will handle these bits from offset, clear them.
 325     NumBytes &= ~ThisVal;
 326
 327     // Get the properly encoded SOImmVal field.
 328     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 329     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 330
 331     // Build the new ADD / SUB.
 332     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 333       .addReg(BaseReg).addImm(SOImmVal);
 334     BaseReg = DestReg;
 335   }
 336 }
 337
 338 /// calcNumMI - Returns the number of instructions required to materialize
 339 /// the specific add / sub r, c instruction.
 340 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 341                           unsigned NumBits, unsigned Scale) {
 342   unsigned NumMIs = 0;
 343   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 344
 345   if (Opc == ARM::tADDrSPi) {
 346     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 347     Bytes -= ThisVal;
 348     NumMIs++;
 349     NumBits = 8;
 350     Scale = 1;
 351     Chunk = ((1 << NumBits) - 1) * Scale;
 352   }
 353
 354   NumMIs += Bytes / Chunk;
 355   if ((Bytes % Chunk) != 0)
 356     NumMIs++;
 357   if (ExtraOpc)
 358     NumMIs++;
 359   return NumMIs;
 360 }
 361
 362 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 363 /// immediate.
 364 static void emitLoadConstPool(MachineBasicBlock &MBB,
 365                               MachineBasicBlock::iterator &MBBI,
 366                               unsigned DestReg, int NumBytes,
 367                               const TargetInstrInfo &TII) {
 368   MachineFunction &MF = *MBB.getParent();
 369   MachineConstantPool *ConstantPool = MF.getConstantPool();
 370   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 371   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 372   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 373 }
 374
 375 /// emitThumbRegPlusConstPool - Emits a series of instructions to materialize
 376 /// a destreg = basereg + immediate in Thumb code. Load the immediate from a
 377 /// constpool entry.
 378 static
 379 void emitThumbRegPlusConstPool(MachineBasicBlock &MBB,
 380                                MachineBasicBlock::iterator &MBBI,
 381                                unsigned DestReg, unsigned BaseReg,
 382                                int NumBytes, bool CanChangeCC,
 383                                const TargetInstrInfo &TII) {
 384     bool isHigh = !isLowRegister(DestReg) ||
 385                   (BaseReg != 0 && !isLowRegister(BaseReg));
 386     bool isSub = false;
 387     // Subtract doesn't have high register version. Load the negative value
 388     // if either base or dest register is a high register. Also, if do not
 389     // issue sub as part of the sequence if condition register is to be
 390     // preserved.
 391     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 392       isSub = true;
 393       NumBytes = -NumBytes;
 394     }
 395     unsigned LdReg = DestReg;
 396     if (DestReg == ARM::SP) {
 397       assert(BaseReg == ARM::SP && "Unexpected!");
 398       LdReg = ARM::R3;
 399       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R3);
 400     }
 401
 402     if (NumBytes <= 255 && NumBytes >= 0)
 403       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 404     else
 405       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 406
 407     // Emit add / sub.
 408     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 409     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 410     if (DestReg == ARM::SP)
 411       MIB.addReg(BaseReg).addReg(LdReg);
 412     else if (isSub)
 413       MIB.addReg(BaseReg).addReg(LdReg);
 414     else
 415       MIB.addReg(LdReg).addReg(BaseReg);
 416     if (DestReg == ARM::SP)
 417       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3).addReg(ARM::R12);
 418 }
 419
 420 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 421 /// a destreg = basereg + immediate in Thumb code.
 422 static
 423 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 424                                MachineBasicBlock::iterator &MBBI,
 425                                unsigned DestReg, unsigned BaseReg,
 426                                int NumBytes, const TargetInstrInfo &TII) {
 427   bool isSub = NumBytes < 0;
 428   unsigned Bytes = (unsigned)NumBytes;
 429   if (isSub) Bytes = -NumBytes;
 430   bool isMul4 = (Bytes & 3) == 0;
 431   bool isTwoAddr = false;
 432   bool DstNotEqBase = false;
 433   unsigned NumBits = 1;
 434   unsigned Scale = 1;
 435   int Opc = 0;
 436   int ExtraOpc = 0;
 437
 438   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 439     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 440     NumBits = 7;
 441     Scale = 4;
 442     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 443     isTwoAddr = true;
 444   } else if (!isSub && BaseReg == ARM::SP) {
 445     // r1 = add sp, 403
 446     // =>
 447     // r1 = add sp, 100 * 4
 448     // r1 = add r1, 3
 449     if (!isMul4) {
 450       Bytes &= ~3;
 451       ExtraOpc = ARM::tADDi3;
 452     }
 453     NumBits = 8;
 454     Scale = 4;
 455     Opc = ARM::tADDrSPi;
 456   } else {
 457     // sp = sub sp, c
 458     // r1 = sub sp, c
 459     // r8 = sub sp, c
 460     if (DestReg != BaseReg)
 461       DstNotEqBase = true;
 462     NumBits = 8;
 463     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 464     isTwoAddr = true;
 465   }
 466
 467   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 468   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 469   if (NumMIs > Threshold) {
 470     // This will expand into too many instructions. Load the immediate from a
 471     // constpool entry.
 472     emitThumbRegPlusConstPool(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 473     return;
 474   }
 475
 476   if (DstNotEqBase) {
 477     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 478       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 479       unsigned Chunk = (1 << 3) - 1;
 480       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 481       Bytes -= ThisVal;
 482       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 483         .addReg(BaseReg).addImm(ThisVal);
 484     } else {
 485       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg).addReg(BaseReg);
 486     }
 487     BaseReg = DestReg;
 488   }
 489
 490   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 491   while (Bytes) {
 492     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 493     Bytes -= ThisVal;
 494     ThisVal /= Scale;
 495     // Build the new tADD / tSUB.
 496     if (isTwoAddr)
 497       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 498     else {
 499       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(BaseReg).addImm(ThisVal);
 500       BaseReg = DestReg;
 501
 502       if (Opc == ARM::tADDrSPi) {
 503         // r4 = add sp, imm
 504         // r4 = add r4, imm
 505         // ...
 506         NumBits = 8;
 507         Scale = 1;
 508         Chunk = ((1 << NumBits) - 1) * Scale;
 509         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 510         isTwoAddr = true;
 511       }
 512     }
 513   }
 514
 515   if (ExtraOpc)
 516     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg).addReg(DestReg)
 517       .addImm(((unsigned)NumBytes) & 3);
 518 }
 519
 520 static
 521 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 522                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 523   if (isThumb)
 524     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 525   else
 526     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 527 }
 528
 529 void ARMRegisterInfo::
 530 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 531                               MachineBasicBlock::iterator I) const {
 532   if (hasFP(MF)) {
 533     // If we have alloca, convert as follows:
 534     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 535     // ADJCALLSTACKUP   -> add, sp, sp, amount
 536     MachineInstr *Old = I;
 537     unsigned Amount = Old->getOperand(0).getImmedValue();
 538     if (Amount != 0) {
 539       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 540       // We need to keep the stack aligned properly.  To do this, we round the
 541       // amount of space needed for the outgoing arguments up to the next
 542       // alignment boundary.
 543       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 544       Amount = (Amount+Align-1)/Align*Align;
 545
 546       // Replace the pseudo instruction with a new instruction...
 547       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 548         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 549       } else {
 550         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 551         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 552       }
 553     }
 554   }
 555   MBB.erase(I);
 556 }
 557
 558 /// emitThumbConstant - Emit a series of instructions to materialize a
 559 /// constant.
 560 static void emitThumbConstant(MachineBasicBlock &MBB,
 561                               MachineBasicBlock::iterator &MBBI,
 562                               unsigned DestReg, int Imm,
 563                               const TargetInstrInfo &TII) {
 564   bool isSub = Imm < 0;
 565   if (isSub) Imm = -Imm;
 566
 567   int Chunk = (1 << 8) - 1;
 568   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 569   Imm -= ThisVal;
 570   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 571   if (Imm > 0)
 572     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 573   if (isSub)
 574     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg).addReg(DestReg);
 575 }
 576
 577 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 578   unsigned i = 0;
 579   MachineInstr &MI = *II;
 580   MachineBasicBlock &MBB = *MI.getParent();
 581   MachineFunction &MF = *MBB.getParent();
 582   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 583   bool isThumb = AFI->isThumbFunction();
 584
 585   while (!MI.getOperand(i).isFrameIndex()) {
 586     ++i;
 587     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 588   }
 589
 590   unsigned FrameReg = ARM::SP;
 591   int FrameIndex = MI.getOperand(i).getFrameIndex();
 592   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 593                MF.getFrameInfo()->getStackSize();
 594
 595   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 596     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 597   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 598     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 599   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 600     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 601   else if (hasFP(MF)) {
 602     // There is alloca()'s in this function, must reference off the frame
 603     // pointer instead.
 604     FrameReg = getFrameRegister(MF);
 605     Offset -= AFI->getFramePtrSpillOffset();
 606   }
 607
 608   unsigned Opcode = MI.getOpcode();
 609   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 610   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 611   bool isSub = false;
 612
 613   if (Opcode == ARM::ADDri) {
 614     Offset += MI.getOperand(i+1).getImm();
 615     if (Offset == 0) {
 616       // Turn it into a move.
 617       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 618       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 619       MI.RemoveOperand(i+1);
 620       return;
 621     } else if (Offset < 0) {
 622       Offset = -Offset;
 623       isSub = true;
 624       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 625     }
 626
 627     // Common case: small offset, fits into instruction.
 628     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 629     if (ImmedOffset != -1) {
 630       // Replace the FrameIndex with sp / fp
 631       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 632       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 633       return;
 634     }
 635
 636     // Otherwise, we fallback to common code below to form the imm offset with
 637     // a sequence of ADDri instructions.  First though, pull as much of the imm
 638     // into this ADDri as possible.
 639     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 640     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 641
 642     // We will handle these bits from offset, clear them.
 643     Offset &= ~ThisImmVal;
 644
 645     // Get the properly encoded SOImmVal field.
 646     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 647     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 648     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 649   } else if (Opcode == ARM::tADDrSPi) {
 650     Offset += MI.getOperand(i+1).getImm();
 651     assert((Offset & 3) == 0 &&
 652            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 653     if (Offset == 0) {
 654       // Turn it into a move.
 655       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 656       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 657       MI.RemoveOperand(i+1);
 658       return;
 659     }
 660
 661     // Common case: small offset, fits into instruction.
 662     if (((Offset >> 2) & ~255U) == 0) {
 663       // Replace the FrameIndex with sp / fp
 664       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 665       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 666       return;
 667     }
 668
 669     unsigned DestReg = MI.getOperand(0).getReg();
 670     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 671     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 672     // MI would expand into a large number of instructions. Don't try to
 673     // simplify the immediate.
 674     if (NumMIs > 2) {
 675       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 676       MBB.erase(II);
 677       return;
 678     }
 679
 680     if (Offset > 0) {
 681       // Translate r0 = add sp, imm to
 682       // r0 = add sp, 255*4
 683       // r0 = add r0, (imm - 255*4)
 684       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 685       MI.getOperand(i+1).ChangeToImmediate(255);
 686       Offset = (Offset - 255 * 4);
 687       MachineBasicBlock::iterator NII = next(II);
 688       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 689     } else {
 690       // Translate r0 = add sp, -imm to
 691       // r0 = -imm (this is then translated into a series of instructons)
 692       // r0 = add r0, sp
 693       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 694       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 695       MI.getOperand(i).ChangeToRegister(DestReg, false);
 696       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 697     }
 698     return;
 699   } else {
 700     unsigned ImmIdx = 0;
 701     int InstrOffs = 0;
 702     unsigned NumBits = 0;
 703     unsigned Scale = 1;
 704     switch (AddrMode) {
 705     case ARMII::AddrMode2: {
 706       ImmIdx = i+2;
 707       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 708       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 709         InstrOffs *= -1;
 710       NumBits = 12;
 711       break;
 712     }
 713     case ARMII::AddrMode3: {
 714       ImmIdx = i+2;
 715       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 716       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 717         InstrOffs *= -1;
 718       NumBits = 8;
 719       break;
 720     }
 721     case ARMII::AddrMode5: {
 722       ImmIdx = i+1;
 723       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 724       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 725         InstrOffs *= -1;
 726       NumBits = 8;
 727       Scale = 4;
 728       break;
 729     }
 730     case ARMII::AddrModeTs: {
 731       ImmIdx = i+1;
 732       InstrOffs = MI.getOperand(ImmIdx).getImm();
 733       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 734       Scale = 4;
 735       break;
 736     }
 737     default:
 738       std::cerr << "Unsupported addressing mode!\n";
 739       abort();
 740       break;
 741     }
 742
 743     Offset += InstrOffs * Scale;
 744     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 745     if (Offset < 0 && !isThumb) {
 746       Offset = -Offset;
 747       isSub = true;
 748     }
 749
 750     // Common case: small offset, fits into instruction.
 751     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 752     int ImmedOffset = Offset / Scale;
 753     unsigned Mask = (1 << NumBits) - 1;
 754     if ((unsigned)Offset <= Mask * Scale) {
 755       // Replace the FrameIndex with sp
 756       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 757       if (isSub)
 758         ImmedOffset |= 1 << NumBits;
 759       ImmOp.ChangeToImmediate(ImmedOffset);
 760       return;
 761     }
 762
 763     // If this is a thumb spill / restore, we will be using a constpool load to
 764     // materialize the offset.
 765     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 766     if (AddrMode == ARMII::AddrModeTs && !isThumSpillRestore) {
 767       if (AddrMode == ARMII::AddrModeTs) {
 768         // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 769         // a different base register.
 770         NumBits = 5;
 771         Mask = (1 << NumBits) - 1;
 772       }
 773       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 774       ImmedOffset = ImmedOffset & Mask;
 775       if (isSub)
 776         ImmedOffset |= 1 << NumBits;
 777       ImmOp.ChangeToImmediate(ImmedOffset);
 778       Offset &= ~(Mask*Scale);
 779     }
 780   }
 781
 782   // If we get here, the immediate doesn't fit into the instruction.  We folded
 783   // as much as possible above, handle the rest, providing a register that is
 784   // SP+LargeImm.
 785   assert(Offset && "This code isn't needed if offset already handled!");
 786
 787   if (isThumb) {
 788     if (TII.isLoad(Opcode)) {
 789       // Use the destination register to materialize sp + offset.
 790       unsigned TmpReg = MI.getOperand(0).getReg();
 791       bool UseRR = false;
 792       if (Opcode == ARM::tRestore) {
 793         if (FrameReg == ARM::SP)
 794           emitThumbRegPlusConstPool(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 795         else {
 796           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 797           UseRR = true;
 798         }
 799       } else
 800         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 801       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 802       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 803       if (UseRR)
 804         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 805       else
 806       MI.addRegOperand(0, false); // tLDR has an extra register operand.
 807     } else if (TII.isStore(Opcode)) {
 808       // FIXME! This is horrific!!! We need register scavenging.
 809       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 810       // also a ABI register so it's possible that is is the register that is
 811       // being storing here. If that's the case, we do the following:
 812       // r12 = r2
 813       // Use r2 to materialize sp + offset
 814       // str r12, r2
 815       // r2 = r12
 816       unsigned ValReg = MI.getOperand(0).getReg();
 817       unsigned TmpReg = ARM::R3;
 818       bool UseRR = false;
 819       if (ValReg == ARM::R3) {
 820         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12).addReg(ARM::R2);
 821         TmpReg = ARM::R2;
 822       }
 823       if (Opcode == ARM::tSpill) {
 824         if (FrameReg == ARM::SP)
 825           emitThumbRegPlusConstPool(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 826         else {
 827           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 828           UseRR = true;
 829         }
 830       } else
 831         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 832       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 833       MI.getOperand(i).ChangeToRegister(TmpReg, false);
 834       if (UseRR)
 835         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 836       else
 837         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 838       if (ValReg == ARM::R3) {
 839         MachineBasicBlock::iterator NII = next(II);
 840         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2).addReg(ARM::R12);
 841       }
 842     } else
 843       assert(false && "Unexpected opcode!");
 844   } else {
 845     // Insert a set of r12 with the full address: r12 = sp + offset
 846     // If the offset we have is too large to fit into the instruction, we need
 847     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 848     // out of 'Offset'.
 849     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 850                             isSub ? -Offset : Offset, TII);
 851     MI.getOperand(i).ChangeToRegister(ARM::R12, false);
 852   }
 853 }
 854
 855 void ARMRegisterInfo::
 856 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 857   // This tells PEI to spill the FP as if it is any other callee-save register
 858   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 859   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 860   // to combine multiple loads / stores.
 861   bool CanEliminateFrame = true;
 862   bool CS1Spilled = false;
 863   bool LRSpilled = false;
 864   unsigned NumGPRSpills = 0;
 865   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 866   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 867
 868   // Don't spill FP if the frame can be eliminated. This is determined
 869   // by scanning the callee-save registers to see if any is used.
 870   const unsigned *CSRegs = getCalleeSavedRegs();
 871   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 872   for (unsigned i = 0; CSRegs[i]; ++i) {
 873     unsigned Reg = CSRegs[i];
 874     bool Spilled = false;
 875     if (MF.isPhysRegUsed(Reg)) {
 876       Spilled = true;
 877       CanEliminateFrame = false;
 878     } else {
 879       // Check alias registers too.
 880       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 881         if (MF.isPhysRegUsed(*Aliases)) {
 882           Spilled = true;
 883           CanEliminateFrame = false;
 884         }
 885       }
 886     }
 887
 888     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 889       if (Spilled) {
 890         NumGPRSpills++;
 891
 892         if (!STI.isTargetDarwin()) {
 893           if (Reg == ARM::LR)
 894             LRSpilled = true;
 895           else
 896             CS1Spilled = true;
 897           continue;
 898         }
 899
 900         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 901         switch (Reg) {
 902         case ARM::LR:
 903           LRSpilled = true;
 904           // Fallthrough
 905         case ARM::R4:
 906         case ARM::R5:
 907         case ARM::R6:
 908         case ARM::R7:
 909           CS1Spilled = true;
 910           break;
 911         default:
 912           break;
 913         }
 914       } else {
 915         if (!STI.isTargetDarwin()) {
 916           UnspilledCS1GPRs.push_back(Reg);
 917           continue;
 918         }
 919
 920         switch (Reg) {
 921         case ARM::R4:
 922         case ARM::R5:
 923         case ARM::R6:
 924         case ARM::R7:
 925         case ARM::LR:
 926           UnspilledCS1GPRs.push_back(Reg);
 927           break;
 928         default:
 929           UnspilledCS2GPRs.push_back(Reg);
 930           break;
 931         }
 932       }
 933     }
 934   }
 935
 936   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 937   bool ForceLRSpill = false;
 938   if (!LRSpilled && AFI->isThumbFunction()) {
 939     unsigned FnSize = ARM::GetFunctionSize(MF);
 940     // Force LR spill if the Thumb function size is > 2048. This enables the
 941     // use of BL to implement far jump. If it turns out that it's not needed
 942     // the branch fix up path will undo it.
 943     if (FnSize >= (1 << 11)) {
 944       CanEliminateFrame = false;
 945       ForceLRSpill = true;
 946     }
 947   }
 948
 949   if (!CanEliminateFrame || hasFP(MF)) {
 950     AFI->setHasStackFrame(true);
 951
 952     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 953     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 954     if (!LRSpilled && CS1Spilled) {
 955       MF.changePhyRegUsed(ARM::LR, true);
 956       NumGPRSpills++;
 957       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 958                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 959       ForceLRSpill = false;
 960     }
 961
 962     // Darwin ABI requires FP to point to the stack slot that contains the
 963     // previous FP.
 964     if (STI.isTargetDarwin() || hasFP(MF)) {
 965       MF.changePhyRegUsed(FramePtr, true);
 966       NumGPRSpills++;
 967     }
 968
 969     // If stack and double are 8-byte aligned and we are spilling an odd number
 970     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 971     // the integer and double callee save areas.
 972     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 973     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 974       if (CS1Spilled && !UnspilledCS1GPRs.empty())
 975         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
 976       else if (!UnspilledCS2GPRs.empty())
 977         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
 978     }
 979   }
 980
 981   if (ForceLRSpill) {
 982     MF.changePhyRegUsed(ARM::LR, true);
 983     AFI->setLRIsForceSpilled(true);
 984   }
 985 }
 986
 987 /// Move iterator pass the next bunch of callee save load / store ops for
 988 /// the particular spill area (1: integer area 1, 2: integer area 2,
 989 /// 3: fp area, 0: don't care).
 990 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
 991                                    MachineBasicBlock::iterator &MBBI,
 992                                    int Opc, unsigned Area,
 993                                    const ARMSubtarget &STI) {
 994   while (MBBI != MBB.end() &&
 995          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
 996     if (Area != 0) {
 997       bool Done = false;
 998       unsigned Category = 0;
 999       switch (MBBI->getOperand(0).getReg()) {
1000       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1001       case ARM::LR:
1002         Category = 1;
1003         break;
1004       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1005         Category = STI.isTargetDarwin() ? 2 : 1;
1006         break;
1007       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1008       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1009         Category = 3;
1010         break;
1011       default:
1012         Done = true;
1013         break;
1014       }
1015       if (Done || Category != Area)
1016         break;
1017     }
1018
1019     ++MBBI;
1020   }
1021 }
1022
1023 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1024   MachineBasicBlock &MBB = MF.front();
1025   MachineBasicBlock::iterator MBBI = MBB.begin();
1026   MachineFrameInfo  *MFI = MF.getFrameInfo();
1027   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1028   bool isThumb = AFI->isThumbFunction();
1029   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1030   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1031   unsigned NumBytes = MFI->getStackSize();
1032   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1033
1034   if (isThumb) {
1035     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1036     NumBytes = (NumBytes + 3) & ~3;
1037     MFI->setStackSize(NumBytes);
1038   }
1039
1040   // Determine the sizes of each callee-save spill areas and record which frame
1041   // belongs to which callee-save spill areas.
1042   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1043   int FramePtrSpillFI = 0;
1044   if (!AFI->hasStackFrame()) {
1045     if (NumBytes != 0)
1046       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1047     return;
1048   }
1049
1050   if (VARegSaveSize)
1051     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1052
1053   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1054     unsigned Reg = CSI[i].getReg();
1055     int FI = CSI[i].getFrameIdx();
1056     switch (Reg) {
1057     case ARM::R4:
1058     case ARM::R5:
1059     case ARM::R6:
1060     case ARM::R7:
1061     case ARM::LR:
1062       if (Reg == FramePtr)
1063         FramePtrSpillFI = FI;
1064       AFI->addGPRCalleeSavedArea1Frame(FI);
1065       GPRCS1Size += 4;
1066       break;
1067     case ARM::R8:
1068     case ARM::R9:
1069     case ARM::R10:
1070     case ARM::R11:
1071       if (Reg == FramePtr)
1072         FramePtrSpillFI = FI;
1073       if (STI.isTargetDarwin()) {
1074         AFI->addGPRCalleeSavedArea2Frame(FI);
1075         GPRCS2Size += 4;
1076       } else {
1077         AFI->addGPRCalleeSavedArea1Frame(FI);
1078         GPRCS1Size += 4;
1079       }
1080       break;
1081     default:
1082       AFI->addDPRCalleeSavedAreaFrame(FI);
1083       DPRCSSize += 8;
1084     }
1085   }
1086
1087   if (Align == 8 && (GPRCS1Size & 7) != 0)
1088     // Pad CS1 to ensure proper alignment.
1089     GPRCS1Size += 4;
1090
1091   if (!isThumb) {
1092     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1093     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1094     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1095   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1096     ++MBBI;
1097
1098   // Darwin ABI requires FP to point to the stack slot that contains the
1099   // previous FP.
1100   if (STI.isTargetDarwin() || hasFP(MF))
1101     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1102       .addFrameIndex(FramePtrSpillFI).addImm(0);
1103
1104   if (!isThumb) {
1105     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1106     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1107
1108     // Build the new SUBri to adjust SP for FP callee-save spill area.
1109     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1110     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1111   }
1112
1113   // Determine starting offsets of spill areas.
1114   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1115   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1116   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1117   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1118   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1119   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1120   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1121
1122   NumBytes = DPRCSOffset;
1123   if (NumBytes) {
1124     // Insert it after all the callee-save spills.
1125     if (!isThumb)
1126       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1127     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1128   }
1129
1130   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1131   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1132   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1133 }
1134
1135 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1136   for (unsigned i = 0; CSRegs[i]; ++i)
1137     if (Reg == CSRegs[i])
1138       return true;
1139   return false;
1140 }
1141
1142 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1143   return ((MI->getOpcode() == ARM::FLDD ||
1144            MI->getOpcode() == ARM::LDR  ||
1145            MI->getOpcode() == ARM::tRestore) &&
1146           MI->getOperand(1).isFrameIndex() &&
1147           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1148 }
1149
1150 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1151                                    MachineBasicBlock &MBB) const {
1152   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1153   assert((MBBI->getOpcode() == ARM::BX_RET ||
1154           MBBI->getOpcode() == ARM::tBX_RET ||
1155           MBBI->getOpcode() == ARM::tPOP_RET) &&
1156          "Can only insert epilog into returning blocks");
1157
1158   MachineFrameInfo *MFI = MF.getFrameInfo();
1159   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1160   bool isThumb = AFI->isThumbFunction();
1161   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1162   int NumBytes = (int)MFI->getStackSize();
1163   if (!AFI->hasStackFrame()) {
1164     if (NumBytes != 0)
1165       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1166     return;
1167   }
1168
1169   // Unwind MBBI to point to first LDR / FLDD.
1170   const unsigned *CSRegs = getCalleeSavedRegs();
1171   if (MBBI != MBB.begin()) {
1172     do
1173       --MBBI;
1174     while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1175     if (!isCSRestore(MBBI, CSRegs))
1176       ++MBBI;
1177   }
1178
1179   // Move SP to start of FP callee save spill area.
1180   NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1181                AFI->getGPRCalleeSavedArea2Size() +
1182                AFI->getDPRCalleeSavedAreaSize());
1183   if (isThumb) {
1184     if (hasFP(MF)) {
1185       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1186       // Reset SP based on frame pointer only if the stack frame extends beyond
1187       // frame pointer stack slot or target is ELF and the function has FP.
1188       if (NumBytes)
1189         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1190       else
1191         BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1192     } else {
1193       if (MBBI->getOpcode() == ARM::tBX_RET &&
1194           &MBB.front() != MBBI &&
1195           prior(MBBI)->getOpcode() == ARM::tPOP) {
1196         MachineBasicBlock::iterator PMBBI = prior(MBBI);
1197         emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1198       } else
1199         emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1200     }
1201   } else {
1202     // Darwin ABI requires FP to point to the stack slot that contains the
1203     // previous FP.
1204     if (STI.isTargetDarwin() || hasFP(MF)) {
1205       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1206       // Reset SP based on frame pointer only if the stack frame extends beyond
1207       // frame pointer stack slot or target is ELF and the function has FP.
1208       if (AFI->getGPRCalleeSavedArea2Size() ||
1209           AFI->getDPRCalleeSavedAreaSize()  ||
1210           AFI->getDPRCalleeSavedAreaOffset()||
1211           hasFP(MF))
1212         if (NumBytes)
1213           BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1214             .addImm(NumBytes);
1215         else
1216           BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1217     } else if (NumBytes) {
1218       emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1219     }
1220
1221     // Move SP to start of integer callee save spill area 2.
1222     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1223     emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1224
1225     // Move SP to start of integer callee save spill area 1.
1226     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1227     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1228
1229     // Move SP to SP upon entry to the function.
1230     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1231     emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1232   }
1233
1234   if (VARegSaveSize) {
1235     if (isThumb)
1236       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1237       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1238       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1239
1240     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1241
1242     if (isThumb) {
1243       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1244       MBB.erase(MBBI);
1245     }
1246   }
1247 }
1248
1249 unsigned ARMRegisterInfo::getRARegister() const {
1250   return ARM::LR;
1251 }
1252
1253 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1254   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1255 }
1256
1257 #include "ARMGenRegisterInfo.inc"
1258