lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> EnableScavenging("enable-arm-reg-scavenging", cl::Hidden,
  40                                  cl::desc("Enable register scavenging on ARM"));
  41
  42 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  43   using namespace ARM;
  44   switch (RegEnum) {
  45   case R0:  case S0:  case D0:  return 0;
  46   case R1:  case S1:  case D1:  return 1;
  47   case R2:  case S2:  case D2:  return 2;
  48   case R3:  case S3:  case D3:  return 3;
  49   case R4:  case S4:  case D4:  return 4;
  50   case R5:  case S5:  case D5:  return 5;
  51   case R6:  case S6:  case D6:  return 6;
  52   case R7:  case S7:  case D7:  return 7;
  53   case R8:  case S8:  case D8:  return 8;
  54   case R9:  case S9:  case D9:  return 9;
  55   case R10: case S10: case D10: return 10;
  56   case R11: case S11: case D11: return 11;
  57   case R12: case S12: case D12: return 12;
  58   case SP:  case S13: case D13: return 13;
  59   case LR:  case S14: case D14: return 14;
  60   case PC:  case S15: case D15: return 15;
  61   case S16: return 16;
  62   case S17: return 17;
  63   case S18: return 18;
  64   case S19: return 19;
  65   case S20: return 20;
  66   case S21: return 21;
  67   case S22: return 22;
  68   case S23: return 23;
  69   case S24: return 24;
  70   case S25: return 25;
  71   case S26: return 26;
  72   case S27: return 27;
  73   case S28: return 28;
  74   case S29: return 29;
  75   case S30: return 30;
  76   case S31: return 31;
  77   default:
  78     assert(0 && "Unknown ARM register!");
  79     abort();
  80   }
  81 }
  82
  83 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  84                                  const ARMSubtarget &sti)
  85   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     TII(tii), STI(sti),
  87     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  88   RS = new RegScavenger();
  89 }
  90
  91 ARMRegisterInfo::~ARMRegisterInfo() {
  92   delete RS;
  93 }
  94
  95 RegScavenger *ARMRegisterInfo::getRegScavenger() const {
  96   return EnableScavenging ? RS : NULL;
  97 }
  98
  99 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 100                                                 MachineBasicBlock::iterator MI,
 101                                 const std::vector<CalleeSavedInfo> &CSI) const {
 102   MachineFunction &MF = *MBB.getParent();
 103   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 104   if (!AFI->isThumbFunction() || CSI.empty())
 105     return false;
 106
 107   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
 108   for (unsigned i = CSI.size(); i != 0; --i) {
 109     unsigned Reg = CSI[i-1].getReg();
 110     // Add the callee-saved register as live-in. It's killed at the spill.
 111     MBB.addLiveIn(Reg);
 112     MIB.addReg(Reg, false/*isDef*/,false/*isImp*/,true/*isKill*/);
 113   }
 114   return true;
 115 }
 116
 117 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 118                                                  MachineBasicBlock::iterator MI,
 119                                 const std::vector<CalleeSavedInfo> &CSI) const {
 120   MachineFunction &MF = *MBB.getParent();
 121   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 122   if (!AFI->isThumbFunction() || CSI.empty())
 123     return false;
 124
 125   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 126   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 127   MBB.insert(MI, PopMI);
 128   for (unsigned i = CSI.size(); i != 0; --i) {
 129     unsigned Reg = CSI[i-1].getReg();
 130     if (Reg == ARM::LR) {
 131       // Special epilogue for vararg functions. See emitEpilogue
 132       if (isVarArg)
 133         continue;
 134       Reg = ARM::PC;
 135       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 136       MBB.erase(MI);
 137     }
 138     PopMI->addRegOperand(Reg, true);
 139   }
 140   return true;
 141 }
 142
 143 void ARMRegisterInfo::
 144 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 145                     unsigned SrcReg, int FI,
 146                     const TargetRegisterClass *RC) const {
 147   if (RC == ARM::GPRRegisterClass) {
 148     MachineFunction &MF = *MBB.getParent();
 149     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 150     if (AFI->isThumbFunction())
 151       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg, false, false, true)
 152         .addFrameIndex(FI).addImm(0);
 153     else
 154       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg, false, false, true)
 155           .addFrameIndex(FI).addReg(0).addImm(0);
 156   } else if (RC == ARM::DPRRegisterClass) {
 157     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg, false, false, true)
 158     .addFrameIndex(FI).addImm(0);
 159   } else {
 160     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 161     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg, false, false, true)
 162       .addFrameIndex(FI).addImm(0);
 163   }
 164 }
 165
 166 void ARMRegisterInfo::
 167 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 168                      unsigned DestReg, int FI,
 169                      const TargetRegisterClass *RC) const {
 170   if (RC == ARM::GPRRegisterClass) {
 171     MachineFunction &MF = *MBB.getParent();
 172     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 173     if (AFI->isThumbFunction())
 174       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 175         .addFrameIndex(FI).addImm(0);
 176     else
 177       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 178       .addFrameIndex(FI).addReg(0).addImm(0);
 179   } else if (RC == ARM::DPRRegisterClass) {
 180     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 181       .addFrameIndex(FI).addImm(0);
 182   } else {
 183     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 184     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 185       .addFrameIndex(FI).addImm(0);
 186   }
 187 }
 188
 189 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 190                                    MachineBasicBlock::iterator I,
 191                                    unsigned DestReg, unsigned SrcReg,
 192                                    const TargetRegisterClass *RC) const {
 193   if (RC == ARM::GPRRegisterClass) {
 194     MachineFunction &MF = *MBB.getParent();
 195     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 196     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 197             DestReg).addReg(SrcReg);
 198   } else if (RC == ARM::SPRRegisterClass)
 199     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 200   else if (RC == ARM::DPRRegisterClass)
 201     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 202   else
 203     abort();
 204 }
 205
 206 /// isLowRegister - Returns true if the register is low register r0-r7.
 207 ///
 208 static bool isLowRegister(unsigned Reg) {
 209   using namespace ARM;
 210   switch (Reg) {
 211   case R0:  case R1:  case R2:  case R3:
 212   case R4:  case R5:  case R6:  case R7:
 213     return true;
 214   default:
 215     return false;
 216   }
 217 }
 218
 219 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 220                                                  unsigned OpNum, int FI) const {
 221   unsigned Opc = MI->getOpcode();
 222   MachineInstr *NewMI = NULL;
 223   switch (Opc) {
 224   default: break;
 225   case ARM::MOVrr: {
 226     if (OpNum == 0) { // move -> store
 227       unsigned SrcReg = MI->getOperand(1).getReg();
 228       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 229         .addReg(0).addImm(0);
 230     } else {          // move -> load
 231       unsigned DstReg = MI->getOperand(0).getReg();
 232       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 233         .addImm(0);
 234     }
 235     break;
 236   }
 237   case ARM::tMOVrr: {
 238     if (OpNum == 0) { // move -> store
 239       unsigned SrcReg = MI->getOperand(1).getReg();
 240       if (isPhysicalRegister(SrcReg) && !isLowRegister(SrcReg))
 241         // tSpill cannot take a high register operand.
 242         break;
 243       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 244         .addImm(0);
 245     } else {          // move -> load
 246       unsigned DstReg = MI->getOperand(0).getReg();
 247       if (isPhysicalRegister(DstReg) && !isLowRegister(DstReg))
 248         // tRestore cannot target a high register operand.
 249         break;
 250       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 251         .addImm(0);
 252     }
 253     break;
 254   }
 255   case ARM::FCPYS: {
 256     if (OpNum == 0) { // move -> store
 257       unsigned SrcReg = MI->getOperand(1).getReg();
 258       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 259         .addImm(0);
 260     } else {          // move -> load
 261       unsigned DstReg = MI->getOperand(0).getReg();
 262       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 263     }
 264     break;
 265   }
 266   case ARM::FCPYD: {
 267     if (OpNum == 0) { // move -> store
 268       unsigned SrcReg = MI->getOperand(1).getReg();
 269       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 270         .addImm(0);
 271     } else {          // move -> load
 272       unsigned DstReg = MI->getOperand(0).getReg();
 273       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 274     }
 275     break;
 276   }
 277   }
 278
 279   if (NewMI)
 280     NewMI->copyKillDeadInfo(MI);
 281   return NewMI;
 282 }
 283
 284 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 285   static const unsigned CalleeSavedRegs[] = {
 286     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 287     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 288
 289     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 290     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 291     0
 292   };
 293
 294   static const unsigned DarwinCalleeSavedRegs[] = {
 295     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 296     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 297
 298     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 299     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 300     0
 301   };
 302   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 303 }
 304
 305 const TargetRegisterClass* const *
 306 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 307   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 308     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 309     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 310     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 311
 312     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 313     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 314     0
 315   };
 316   return CalleeSavedRegClasses;
 317 }
 318
 319 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 320   BitVector Reserved(getNumRegs());
 321   Reserved.set(ARM::SP);
 322   if (STI.isTargetDarwin() || hasFP(MF))
 323     Reserved.set(FramePtr);
 324   // Some targets reserve R9.
 325   if (STI.isR9Reserved())
 326     Reserved.set(ARM::R9);
 327   // At PEI time, if LR is used, it will be spilled upon entry.
 328   if (MF.getUsedPhysregs() && !MF.isPhysRegUsed((unsigned)ARM::LR))
 329     Reserved.set(ARM::LR);
 330   return Reserved;
 331 }
 332
 333 /// hasFP - Return true if the specified function should have a dedicated frame
 334 /// pointer register.  This is true if the function has variable sized allocas
 335 /// or if frame pointer elimination is disabled.
 336 ///
 337 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 338   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 339 }
 340
 341 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 342 /// a destreg = basereg + immediate in ARM code.
 343 static
 344 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 345                              MachineBasicBlock::iterator &MBBI,
 346                              unsigned DestReg, unsigned BaseReg,
 347                              int NumBytes, const TargetInstrInfo &TII) {
 348   bool isSub = NumBytes < 0;
 349   if (isSub) NumBytes = -NumBytes;
 350
 351   while (NumBytes) {
 352     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 353     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 354     assert(ThisVal && "Didn't extract field correctly");
 355
 356     // We will handle these bits from offset, clear them.
 357     NumBytes &= ~ThisVal;
 358
 359     // Get the properly encoded SOImmVal field.
 360     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 361     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 362
 363     // Build the new ADD / SUB.
 364     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 365       .addReg(BaseReg, false, false, true).addImm(SOImmVal);
 366     BaseReg = DestReg;
 367   }
 368 }
 369
 370 /// calcNumMI - Returns the number of instructions required to materialize
 371 /// the specific add / sub r, c instruction.
 372 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 373                           unsigned NumBits, unsigned Scale) {
 374   unsigned NumMIs = 0;
 375   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 376
 377   if (Opc == ARM::tADDrSPi) {
 378     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 379     Bytes -= ThisVal;
 380     NumMIs++;
 381     NumBits = 8;
 382     Scale = 1;
 383     Chunk = ((1 << NumBits) - 1) * Scale;
 384   }
 385
 386   NumMIs += Bytes / Chunk;
 387   if ((Bytes % Chunk) != 0)
 388     NumMIs++;
 389   if (ExtraOpc)
 390     NumMIs++;
 391   return NumMIs;
 392 }
 393
 394 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 395 /// immediate.
 396 static void emitLoadConstPool(MachineBasicBlock &MBB,
 397                               MachineBasicBlock::iterator &MBBI,
 398                               unsigned DestReg, int NumBytes,
 399                               const TargetInstrInfo &TII) {
 400   MachineFunction &MF = *MBB.getParent();
 401   MachineConstantPool *ConstantPool = MF.getConstantPool();
 402   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 403   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 404   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 405 }
 406
 407 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 408 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 409 /// in a register using mov / mvn sequences or load the immediate from a
 410 /// constpool entry.
 411 static
 412 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 413                                MachineBasicBlock::iterator &MBBI,
 414                                unsigned DestReg, unsigned BaseReg,
 415                                int NumBytes, bool CanChangeCC,
 416                                const TargetInstrInfo &TII) {
 417     bool isHigh = !isLowRegister(DestReg) ||
 418                   (BaseReg != 0 && !isLowRegister(BaseReg));
 419     bool isSub = false;
 420     // Subtract doesn't have high register version. Load the negative value
 421     // if either base or dest register is a high register. Also, if do not
 422     // issue sub as part of the sequence if condition register is to be
 423     // preserved.
 424     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 425       isSub = true;
 426       NumBytes = -NumBytes;
 427     }
 428     unsigned LdReg = DestReg;
 429     if (DestReg == ARM::SP) {
 430       assert(BaseReg == ARM::SP && "Unexpected!");
 431       LdReg = ARM::R3;
 432       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12)
 433         .addReg(ARM::R3, false, false, true);
 434     }
 435
 436     if (NumBytes <= 255 && NumBytes >= 0)
 437       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 438     else if (NumBytes < 0 && NumBytes >= -255) {
 439       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 440       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg)
 441         .addReg(LdReg, false, false, true);
 442     } else
 443       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 444
 445     // Emit add / sub.
 446     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 447     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 448     if (DestReg == ARM::SP || isSub)
 449       MIB.addReg(BaseReg).addReg(LdReg, false, false, true);
 450     else
 451       MIB.addReg(LdReg).addReg(BaseReg, false, false, true);
 452     if (DestReg == ARM::SP)
 453       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3)
 454         .addReg(ARM::R12, false, false, true);
 455 }
 456
 457 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 458 /// a destreg = basereg + immediate in Thumb code.
 459 static
 460 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 461                                MachineBasicBlock::iterator &MBBI,
 462                                unsigned DestReg, unsigned BaseReg,
 463                                int NumBytes, const TargetInstrInfo &TII) {
 464   bool isSub = NumBytes < 0;
 465   unsigned Bytes = (unsigned)NumBytes;
 466   if (isSub) Bytes = -NumBytes;
 467   bool isMul4 = (Bytes & 3) == 0;
 468   bool isTwoAddr = false;
 469   bool DstNotEqBase = false;
 470   unsigned NumBits = 1;
 471   unsigned Scale = 1;
 472   int Opc = 0;
 473   int ExtraOpc = 0;
 474
 475   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 476     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 477     NumBits = 7;
 478     Scale = 4;
 479     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 480     isTwoAddr = true;
 481   } else if (!isSub && BaseReg == ARM::SP) {
 482     // r1 = add sp, 403
 483     // =>
 484     // r1 = add sp, 100 * 4
 485     // r1 = add r1, 3
 486     if (!isMul4) {
 487       Bytes &= ~3;
 488       ExtraOpc = ARM::tADDi3;
 489     }
 490     NumBits = 8;
 491     Scale = 4;
 492     Opc = ARM::tADDrSPi;
 493   } else {
 494     // sp = sub sp, c
 495     // r1 = sub sp, c
 496     // r8 = sub sp, c
 497     if (DestReg != BaseReg)
 498       DstNotEqBase = true;
 499     NumBits = 8;
 500     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 501     isTwoAddr = true;
 502   }
 503
 504   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 505   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 506   if (NumMIs > Threshold) {
 507     // This will expand into too many instructions. Load the immediate from a
 508     // constpool entry.
 509     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 510     return;
 511   }
 512
 513   if (DstNotEqBase) {
 514     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 515       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 516       unsigned Chunk = (1 << 3) - 1;
 517       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 518       Bytes -= ThisVal;
 519       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 520         .addReg(BaseReg, false, false, true).addImm(ThisVal);
 521     } else {
 522       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg)
 523         .addReg(BaseReg, false, false, true);
 524     }
 525     BaseReg = DestReg;
 526   }
 527
 528   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 529   while (Bytes) {
 530     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 531     Bytes -= ThisVal;
 532     ThisVal /= Scale;
 533     // Build the new tADD / tSUB.
 534     if (isTwoAddr)
 535       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 536     else {
 537       bool isKill = BaseReg != ARM::SP;
 538       BuildMI(MBB, MBBI, TII.get(Opc), DestReg)
 539         .addReg(BaseReg, false, false, isKill).addImm(ThisVal);
 540       BaseReg = DestReg;
 541
 542       if (Opc == ARM::tADDrSPi) {
 543         // r4 = add sp, imm
 544         // r4 = add r4, imm
 545         // ...
 546         NumBits = 8;
 547         Scale = 1;
 548         Chunk = ((1 << NumBits) - 1) * Scale;
 549         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 550         isTwoAddr = true;
 551       }
 552     }
 553   }
 554
 555   if (ExtraOpc)
 556     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg)
 557       .addReg(DestReg, false, false, true)
 558       .addImm(((unsigned)NumBytes) & 3);
 559 }
 560
 561 static
 562 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 563                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 564   if (isThumb)
 565     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 566   else
 567     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 568 }
 569
 570 void ARMRegisterInfo::
 571 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 572                               MachineBasicBlock::iterator I) const {
 573   if (hasFP(MF)) {
 574     // If we have alloca, convert as follows:
 575     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 576     // ADJCALLSTACKUP   -> add, sp, sp, amount
 577     MachineInstr *Old = I;
 578     unsigned Amount = Old->getOperand(0).getImmedValue();
 579     if (Amount != 0) {
 580       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 581       // We need to keep the stack aligned properly.  To do this, we round the
 582       // amount of space needed for the outgoing arguments up to the next
 583       // alignment boundary.
 584       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 585       Amount = (Amount+Align-1)/Align*Align;
 586
 587       // Replace the pseudo instruction with a new instruction...
 588       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 589         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 590       } else {
 591         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 592         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 593       }
 594     }
 595   }
 596   MBB.erase(I);
 597 }
 598
 599 /// emitThumbConstant - Emit a series of instructions to materialize a
 600 /// constant.
 601 static void emitThumbConstant(MachineBasicBlock &MBB,
 602                               MachineBasicBlock::iterator &MBBI,
 603                               unsigned DestReg, int Imm,
 604                               const TargetInstrInfo &TII) {
 605   bool isSub = Imm < 0;
 606   if (isSub) Imm = -Imm;
 607
 608   int Chunk = (1 << 8) - 1;
 609   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 610   Imm -= ThisVal;
 611   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 612   if (Imm > 0)
 613     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 614   if (isSub)
 615     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg)
 616       .addReg(DestReg, false, false, true);
 617 }
 618
 619 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const{
 620   unsigned i = 0;
 621   MachineInstr &MI = *II;
 622   MachineBasicBlock &MBB = *MI.getParent();
 623   MachineFunction &MF = *MBB.getParent();
 624   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 625   bool isThumb = AFI->isThumbFunction();
 626
 627   while (!MI.getOperand(i).isFrameIndex()) {
 628     ++i;
 629     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 630   }
 631
 632   unsigned FrameReg = ARM::SP;
 633   int FrameIndex = MI.getOperand(i).getFrameIndex();
 634   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 635                MF.getFrameInfo()->getStackSize();
 636
 637   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 638     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 639   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 640     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 641   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 642     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 643   else if (hasFP(MF)) {
 644     // There is alloca()'s in this function, must reference off the frame
 645     // pointer instead.
 646     FrameReg = getFrameRegister(MF);
 647     Offset -= AFI->getFramePtrSpillOffset();
 648   }
 649
 650   unsigned Opcode = MI.getOpcode();
 651   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 652   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 653   bool isSub = false;
 654
 655   if (Opcode == ARM::ADDri) {
 656     Offset += MI.getOperand(i+1).getImm();
 657     if (Offset == 0) {
 658       // Turn it into a move.
 659       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 660       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 661       MI.RemoveOperand(i+1);
 662       return;
 663     } else if (Offset < 0) {
 664       Offset = -Offset;
 665       isSub = true;
 666       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 667     }
 668
 669     // Common case: small offset, fits into instruction.
 670     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 671     if (ImmedOffset != -1) {
 672       // Replace the FrameIndex with sp / fp
 673       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 674       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 675       return;
 676     }
 677
 678     // Otherwise, we fallback to common code below to form the imm offset with
 679     // a sequence of ADDri instructions.  First though, pull as much of the imm
 680     // into this ADDri as possible.
 681     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 682     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 683
 684     // We will handle these bits from offset, clear them.
 685     Offset &= ~ThisImmVal;
 686
 687     // Get the properly encoded SOImmVal field.
 688     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 689     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 690     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 691   } else if (Opcode == ARM::tADDrSPi) {
 692     Offset += MI.getOperand(i+1).getImm();
 693     assert((Offset & 3) == 0 &&
 694            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 695     if (Offset == 0) {
 696       // Turn it into a move.
 697       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 698       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 699       MI.RemoveOperand(i+1);
 700       return;
 701     }
 702
 703     // Common case: small offset, fits into instruction.
 704     if (((Offset >> 2) & ~255U) == 0) {
 705       // Replace the FrameIndex with sp / fp
 706       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 707       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 708       return;
 709     }
 710
 711     unsigned DestReg = MI.getOperand(0).getReg();
 712     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 713     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 714     // MI would expand into a large number of instructions. Don't try to
 715     // simplify the immediate.
 716     if (NumMIs > 2) {
 717       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 718       MBB.erase(II);
 719       return;
 720     }
 721
 722     if (Offset > 0) {
 723       // Translate r0 = add sp, imm to
 724       // r0 = add sp, 255*4
 725       // r0 = add r0, (imm - 255*4)
 726       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 727       MI.getOperand(i+1).ChangeToImmediate(255);
 728       Offset = (Offset - 255 * 4);
 729       MachineBasicBlock::iterator NII = next(II);
 730       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 731     } else {
 732       // Translate r0 = add sp, -imm to
 733       // r0 = -imm (this is then translated into a series of instructons)
 734       // r0 = add r0, sp
 735       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 736       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 737       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 738       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 739     }
 740     return;
 741   } else {
 742     unsigned ImmIdx = 0;
 743     int InstrOffs = 0;
 744     unsigned NumBits = 0;
 745     unsigned Scale = 1;
 746     switch (AddrMode) {
 747     case ARMII::AddrMode2: {
 748       ImmIdx = i+2;
 749       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 750       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 751         InstrOffs *= -1;
 752       NumBits = 12;
 753       break;
 754     }
 755     case ARMII::AddrMode3: {
 756       ImmIdx = i+2;
 757       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 758       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 759         InstrOffs *= -1;
 760       NumBits = 8;
 761       break;
 762     }
 763     case ARMII::AddrMode5: {
 764       ImmIdx = i+1;
 765       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 766       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 767         InstrOffs *= -1;
 768       NumBits = 8;
 769       Scale = 4;
 770       break;
 771     }
 772     case ARMII::AddrModeTs: {
 773       ImmIdx = i+1;
 774       InstrOffs = MI.getOperand(ImmIdx).getImm();
 775       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 776       Scale = 4;
 777       break;
 778     }
 779     default:
 780       assert(0 && "Unsupported addressing mode!");
 781       abort();
 782       break;
 783     }
 784
 785     Offset += InstrOffs * Scale;
 786     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 787     if (Offset < 0 && !isThumb) {
 788       Offset = -Offset;
 789       isSub = true;
 790     }
 791
 792     // Common case: small offset, fits into instruction.
 793     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 794     int ImmedOffset = Offset / Scale;
 795     unsigned Mask = (1 << NumBits) - 1;
 796     if ((unsigned)Offset <= Mask * Scale) {
 797       // Replace the FrameIndex with sp
 798       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 799       if (isSub)
 800         ImmedOffset |= 1 << NumBits;
 801       ImmOp.ChangeToImmediate(ImmedOffset);
 802       return;
 803     }
 804
 805     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 806     if (AddrMode == ARMII::AddrModeTs) {
 807       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 808       // a different base register.
 809       NumBits = 5;
 810       Mask = (1 << NumBits) - 1;
 811     }
 812     // If this is a thumb spill / restore, we will be using a constpool load to
 813     // materialize the offset.
 814     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 815       ImmOp.ChangeToImmediate(0);
 816     else {
 817       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 818       ImmedOffset = ImmedOffset & Mask;
 819       if (isSub)
 820         ImmedOffset |= 1 << NumBits;
 821       ImmOp.ChangeToImmediate(ImmedOffset);
 822       Offset &= ~(Mask*Scale);
 823     }
 824   }
 825
 826   // If we get here, the immediate doesn't fit into the instruction.  We folded
 827   // as much as possible above, handle the rest, providing a register that is
 828   // SP+LargeImm.
 829   assert(Offset && "This code isn't needed if offset already handled!");
 830
 831   if (isThumb) {
 832     if (TII.isLoad(Opcode)) {
 833       // Use the destination register to materialize sp + offset.
 834       unsigned TmpReg = MI.getOperand(0).getReg();
 835       bool UseRR = false;
 836       if (Opcode == ARM::tRestore) {
 837         if (FrameReg == ARM::SP)
 838           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 839         else {
 840           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 841           UseRR = true;
 842         }
 843       } else
 844         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 845       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 846       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 847       if (UseRR)
 848         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 849       else
 850         MI.addRegOperand(0, false); // tLDR has an extra register operand.
 851     } else if (TII.isStore(Opcode)) {
 852       // FIXME! This is horrific!!! We need register scavenging.
 853       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 854       // also a ABI register so it's possible that is is the register that is
 855       // being storing here. If that's the case, we do the following:
 856       // r12 = r2
 857       // Use r2 to materialize sp + offset
 858       // str r3, r2
 859       // r2 = r12
 860       unsigned ValReg = MI.getOperand(0).getReg();
 861       unsigned TmpReg = ARM::R3;
 862       bool UseRR = false;
 863       if (ValReg == ARM::R3) {
 864         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12)
 865           .addReg(ARM::R2, false, false, true);
 866         TmpReg = ARM::R2;
 867       }
 868       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 869         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12)
 870           .addReg(ARM::R3, false, false, true);
 871       if (Opcode == ARM::tSpill) {
 872         if (FrameReg == ARM::SP)
 873           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 874         else {
 875           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 876           UseRR = true;
 877         }
 878       } else
 879         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 880       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 881       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 882       if (UseRR)
 883         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 884       else
 885         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 886
 887       MachineBasicBlock::iterator NII = next(II);
 888       if (ValReg == ARM::R3)
 889         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2)
 890           .addReg(ARM::R12, false, false, true);
 891       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 892         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R3)
 893           .addReg(ARM::R12, false, false, true);
 894     } else
 895       assert(false && "Unexpected opcode!");
 896   } else {
 897     // Insert a set of r12 with the full address: r12 = sp + offset
 898     // If the offset we have is too large to fit into the instruction, we need
 899     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 900     // out of 'Offset'.
 901     emitARMRegPlusImmediate(MBB, II, ARM::R12, FrameReg,
 902                             isSub ? -Offset : Offset, TII);
 903     MI.getOperand(i).ChangeToRegister(ARM::R12, false, false, true);
 904   }
 905 }
 906
 907 void ARMRegisterInfo::
 908 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 909   // This tells PEI to spill the FP as if it is any other callee-save register
 910   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 911   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 912   // to combine multiple loads / stores.
 913   bool CanEliminateFrame = true;
 914   bool CS1Spilled = false;
 915   bool LRSpilled = false;
 916   unsigned NumGPRSpills = 0;
 917   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 918   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 919
 920   // Don't spill FP if the frame can be eliminated. This is determined
 921   // by scanning the callee-save registers to see if any is used.
 922   const unsigned *CSRegs = getCalleeSavedRegs();
 923   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 924   for (unsigned i = 0; CSRegs[i]; ++i) {
 925     unsigned Reg = CSRegs[i];
 926     bool Spilled = false;
 927     if (MF.isPhysRegUsed(Reg)) {
 928       Spilled = true;
 929       CanEliminateFrame = false;
 930     } else {
 931       // Check alias registers too.
 932       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 933         if (MF.isPhysRegUsed(*Aliases)) {
 934           Spilled = true;
 935           CanEliminateFrame = false;
 936         }
 937       }
 938     }
 939
 940     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 941       if (Spilled) {
 942         NumGPRSpills++;
 943
 944         if (!STI.isTargetDarwin()) {
 945           if (Reg == ARM::LR)
 946             LRSpilled = true;
 947           else
 948             CS1Spilled = true;
 949           continue;
 950         }
 951
 952         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 953         switch (Reg) {
 954         case ARM::LR:
 955           LRSpilled = true;
 956           // Fallthrough
 957         case ARM::R4:
 958         case ARM::R5:
 959         case ARM::R6:
 960         case ARM::R7:
 961           CS1Spilled = true;
 962           break;
 963         default:
 964           break;
 965         }
 966       } else {
 967         if (!STI.isTargetDarwin()) {
 968           UnspilledCS1GPRs.push_back(Reg);
 969           continue;
 970         }
 971
 972         switch (Reg) {
 973         case ARM::R4:
 974         case ARM::R5:
 975         case ARM::R6:
 976         case ARM::R7:
 977         case ARM::LR:
 978           UnspilledCS1GPRs.push_back(Reg);
 979           break;
 980         default:
 981           UnspilledCS2GPRs.push_back(Reg);
 982           break;
 983         }
 984       }
 985     }
 986   }
 987
 988   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 989   bool ForceLRSpill = false;
 990   if (!LRSpilled && AFI->isThumbFunction()) {
 991     unsigned FnSize = ARM::GetFunctionSize(MF);
 992     // Force LR spill if the Thumb function size is > 2048. This enables the
 993     // use of BL to implement far jump. If it turns out that it's not needed
 994     // the branch fix up path will undo it.
 995     if (FnSize >= (1 << 11)) {
 996       CanEliminateFrame = false;
 997       ForceLRSpill = true;
 998     }
 999   }
1000
1001   if (!CanEliminateFrame || hasFP(MF)) {
1002     AFI->setHasStackFrame(true);
1003
1004     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1005     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1006     if (!LRSpilled && CS1Spilled) {
1007       MF.changePhyRegUsed(ARM::LR, true);
1008       NumGPRSpills++;
1009       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1010                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1011       ForceLRSpill = false;
1012     }
1013
1014     // Darwin ABI requires FP to point to the stack slot that contains the
1015     // previous FP.
1016     if (STI.isTargetDarwin() || hasFP(MF)) {
1017       MF.changePhyRegUsed(FramePtr, true);
1018       NumGPRSpills++;
1019     }
1020
1021     // If stack and double are 8-byte aligned and we are spilling an odd number
1022     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
1023     // the integer and double callee save areas.
1024     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1025     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1026       if (CS1Spilled && !UnspilledCS1GPRs.empty())
1027         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
1028       else if (!UnspilledCS2GPRs.empty())
1029         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
1030     }
1031   }
1032
1033   if (ForceLRSpill) {
1034     MF.changePhyRegUsed(ARM::LR, true);
1035     AFI->setLRIsForceSpilled(true);
1036   }
1037 }
1038
1039 /// Move iterator pass the next bunch of callee save load / store ops for
1040 /// the particular spill area (1: integer area 1, 2: integer area 2,
1041 /// 3: fp area, 0: don't care).
1042 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1043                                    MachineBasicBlock::iterator &MBBI,
1044                                    int Opc, unsigned Area,
1045                                    const ARMSubtarget &STI) {
1046   while (MBBI != MBB.end() &&
1047          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1048     if (Area != 0) {
1049       bool Done = false;
1050       unsigned Category = 0;
1051       switch (MBBI->getOperand(0).getReg()) {
1052       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1053       case ARM::LR:
1054         Category = 1;
1055         break;
1056       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1057         Category = STI.isTargetDarwin() ? 2 : 1;
1058         break;
1059       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1060       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1061         Category = 3;
1062         break;
1063       default:
1064         Done = true;
1065         break;
1066       }
1067       if (Done || Category != Area)
1068         break;
1069     }
1070
1071     ++MBBI;
1072   }
1073 }
1074
1075 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1076   MachineBasicBlock &MBB = MF.front();
1077   MachineBasicBlock::iterator MBBI = MBB.begin();
1078   MachineFrameInfo  *MFI = MF.getFrameInfo();
1079   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1080   bool isThumb = AFI->isThumbFunction();
1081   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1082   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1083   unsigned NumBytes = MFI->getStackSize();
1084   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1085
1086   if (isThumb) {
1087     // Check if R3 is live in. It might have to be used as a scratch register.
1088     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1089          I != E; ++I) {
1090       if ((*I).first == ARM::R3) {
1091         AFI->setR3IsLiveIn(true);
1092         break;
1093       }
1094     }
1095
1096     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1097     NumBytes = (NumBytes + 3) & ~3;
1098     MFI->setStackSize(NumBytes);
1099   }
1100
1101   // Determine the sizes of each callee-save spill areas and record which frame
1102   // belongs to which callee-save spill areas.
1103   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1104   int FramePtrSpillFI = 0;
1105
1106   if (VARegSaveSize)
1107     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1108
1109   if (!AFI->hasStackFrame()) {
1110     if (NumBytes != 0)
1111       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1112     return;
1113   }
1114
1115   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1116     unsigned Reg = CSI[i].getReg();
1117     int FI = CSI[i].getFrameIdx();
1118     switch (Reg) {
1119     case ARM::R4:
1120     case ARM::R5:
1121     case ARM::R6:
1122     case ARM::R7:
1123     case ARM::LR:
1124       if (Reg == FramePtr)
1125         FramePtrSpillFI = FI;
1126       AFI->addGPRCalleeSavedArea1Frame(FI);
1127       GPRCS1Size += 4;
1128       break;
1129     case ARM::R8:
1130     case ARM::R9:
1131     case ARM::R10:
1132     case ARM::R11:
1133       if (Reg == FramePtr)
1134         FramePtrSpillFI = FI;
1135       if (STI.isTargetDarwin()) {
1136         AFI->addGPRCalleeSavedArea2Frame(FI);
1137         GPRCS2Size += 4;
1138       } else {
1139         AFI->addGPRCalleeSavedArea1Frame(FI);
1140         GPRCS1Size += 4;
1141       }
1142       break;
1143     default:
1144       AFI->addDPRCalleeSavedAreaFrame(FI);
1145       DPRCSSize += 8;
1146     }
1147   }
1148
1149   if (Align == 8 && (GPRCS1Size & 7) != 0)
1150     // Pad CS1 to ensure proper alignment.
1151     GPRCS1Size += 4;
1152
1153   if (!isThumb) {
1154     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1155     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1156     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1157   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1158     ++MBBI;
1159
1160   // Darwin ABI requires FP to point to the stack slot that contains the
1161   // previous FP.
1162   if (STI.isTargetDarwin() || hasFP(MF))
1163     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1164       .addFrameIndex(FramePtrSpillFI).addImm(0);
1165
1166   if (!isThumb) {
1167     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1168     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1169
1170     // Build the new SUBri to adjust SP for FP callee-save spill area.
1171     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1172     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1173   }
1174
1175   // Determine starting offsets of spill areas.
1176   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1177   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1178   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1179   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1180   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1181   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1182   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1183
1184   NumBytes = DPRCSOffset;
1185   if (NumBytes) {
1186     // Insert it after all the callee-save spills.
1187     if (!isThumb)
1188       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1189     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1190   }
1191
1192   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1193   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1194   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1195 }
1196
1197 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1198   for (unsigned i = 0; CSRegs[i]; ++i)
1199     if (Reg == CSRegs[i])
1200       return true;
1201   return false;
1202 }
1203
1204 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1205   return ((MI->getOpcode() == ARM::FLDD ||
1206            MI->getOpcode() == ARM::LDR  ||
1207            MI->getOpcode() == ARM::tRestore) &&
1208           MI->getOperand(1).isFrameIndex() &&
1209           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1210 }
1211
1212 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1213                                    MachineBasicBlock &MBB) const {
1214   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1215   assert((MBBI->getOpcode() == ARM::BX_RET ||
1216           MBBI->getOpcode() == ARM::tBX_RET ||
1217           MBBI->getOpcode() == ARM::tPOP_RET) &&
1218          "Can only insert epilog into returning blocks");
1219
1220   MachineFrameInfo *MFI = MF.getFrameInfo();
1221   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1222   bool isThumb = AFI->isThumbFunction();
1223   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1224   int NumBytes = (int)MFI->getStackSize();
1225   if (!AFI->hasStackFrame()) {
1226     if (NumBytes != 0)
1227       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1228   } else {
1229     // Unwind MBBI to point to first LDR / FLDD.
1230     const unsigned *CSRegs = getCalleeSavedRegs();
1231     if (MBBI != MBB.begin()) {
1232       do
1233         --MBBI;
1234       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1235       if (!isCSRestore(MBBI, CSRegs))
1236         ++MBBI;
1237     }
1238
1239     // Move SP to start of FP callee save spill area.
1240     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1241                  AFI->getGPRCalleeSavedArea2Size() +
1242                  AFI->getDPRCalleeSavedAreaSize());
1243     if (isThumb) {
1244       if (hasFP(MF)) {
1245         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1246         // Reset SP based on frame pointer only if the stack frame extends beyond
1247         // frame pointer stack slot or target is ELF and the function has FP.
1248         if (NumBytes)
1249           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1250         else
1251           BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1252       } else {
1253         if (MBBI->getOpcode() == ARM::tBX_RET &&
1254             &MBB.front() != MBBI &&
1255             prior(MBBI)->getOpcode() == ARM::tPOP) {
1256           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1257           emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1258         } else
1259           emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1260       }
1261     } else {
1262       // Darwin ABI requires FP to point to the stack slot that contains the
1263       // previous FP.
1264       if (STI.isTargetDarwin() || hasFP(MF)) {
1265         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1266         // Reset SP based on frame pointer only if the stack frame extends beyond
1267         // frame pointer stack slot or target is ELF and the function has FP.
1268         if (AFI->getGPRCalleeSavedArea2Size() ||
1269             AFI->getDPRCalleeSavedAreaSize()  ||
1270             AFI->getDPRCalleeSavedAreaOffset()||
1271             hasFP(MF))
1272           if (NumBytes)
1273             BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1274               .addImm(NumBytes);
1275           else
1276             BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1277       } else if (NumBytes) {
1278         emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1279       }
1280
1281       // Move SP to start of integer callee save spill area 2.
1282       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1283       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1284
1285       // Move SP to start of integer callee save spill area 1.
1286       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1287       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1288
1289       // Move SP to SP upon entry to the function.
1290       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1291       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1292     }
1293   }
1294
1295   if (VARegSaveSize) {
1296     if (isThumb)
1297       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1298       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1299       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1300
1301     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1302
1303     if (isThumb) {
1304       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1305       MBB.erase(MBBI);
1306     }
1307   }
1308 }
1309
1310 unsigned ARMRegisterInfo::getRARegister() const {
1311   return ARM::LR;
1312 }
1313
1314 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1315   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1316 }
1317
1318 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1319   assert(0 && "What is the exception register");
1320   return 0;
1321 }
1322
1323 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1324   assert(0 && "What is the exception handler register");
1325   return 0;
1326 }
1327
1328 #include "ARMGenRegisterInfo.inc"
1329