lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> EnableScavenging("enable-arm-reg-scavenging", cl::Hidden,
  40                                  cl::desc("Enable register scavenging on ARM"));
  41
  42 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  43   using namespace ARM;
  44   switch (RegEnum) {
  45   case R0:  case S0:  case D0:  return 0;
  46   case R1:  case S1:  case D1:  return 1;
  47   case R2:  case S2:  case D2:  return 2;
  48   case R3:  case S3:  case D3:  return 3;
  49   case R4:  case S4:  case D4:  return 4;
  50   case R5:  case S5:  case D5:  return 5;
  51   case R6:  case S6:  case D6:  return 6;
  52   case R7:  case S7:  case D7:  return 7;
  53   case R8:  case S8:  case D8:  return 8;
  54   case R9:  case S9:  case D9:  return 9;
  55   case R10: case S10: case D10: return 10;
  56   case R11: case S11: case D11: return 11;
  57   case R12: case S12: case D12: return 12;
  58   case SP:  case S13: case D13: return 13;
  59   case LR:  case S14: case D14: return 14;
  60   case PC:  case S15: case D15: return 15;
  61   case S16: return 16;
  62   case S17: return 17;
  63   case S18: return 18;
  64   case S19: return 19;
  65   case S20: return 20;
  66   case S21: return 21;
  67   case S22: return 22;
  68   case S23: return 23;
  69   case S24: return 24;
  70   case S25: return 25;
  71   case S26: return 26;
  72   case S27: return 27;
  73   case S28: return 28;
  74   case S29: return 29;
  75   case S30: return 30;
  76   case S31: return 31;
  77   default:
  78     assert(0 && "Unknown ARM register!");
  79     abort();
  80   }
  81 }
  82
  83 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
  84                                  const ARMSubtarget &sti)
  85   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     TII(tii), STI(sti),
  87     FramePtr(STI.useThumbBacktraces() ? ARM::R7 : ARM::R11) {
  88   RS = (EnableScavenging) ? new RegScavenger() : NULL;
  89 }
  90
  91 ARMRegisterInfo::~ARMRegisterInfo() {
  92   delete RS;
  93 }
  94
  95 bool ARMRegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
  96                                                 MachineBasicBlock::iterator MI,
  97                                 const std::vector<CalleeSavedInfo> &CSI) const {
  98   MachineFunction &MF = *MBB.getParent();
  99   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 100   if (!AFI->isThumbFunction() || CSI.empty())
 101     return false;
 102
 103   MachineInstrBuilder MIB = BuildMI(MBB, MI, TII.get(ARM::tPUSH));
 104   for (unsigned i = CSI.size(); i != 0; --i) {
 105     unsigned Reg = CSI[i-1].getReg();
 106     // Add the callee-saved register as live-in. It's killed at the spill.
 107     MBB.addLiveIn(Reg);
 108     MIB.addReg(Reg, false/*isDef*/,false/*isImp*/,true/*isKill*/);
 109   }
 110   return true;
 111 }
 112
 113 bool ARMRegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 114                                                  MachineBasicBlock::iterator MI,
 115                                 const std::vector<CalleeSavedInfo> &CSI) const {
 116   MachineFunction &MF = *MBB.getParent();
 117   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 118   if (!AFI->isThumbFunction() || CSI.empty())
 119     return false;
 120
 121   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 122   MachineInstr *PopMI = new MachineInstr(TII.get(ARM::tPOP));
 123   MBB.insert(MI, PopMI);
 124   for (unsigned i = CSI.size(); i != 0; --i) {
 125     unsigned Reg = CSI[i-1].getReg();
 126     if (Reg == ARM::LR) {
 127       // Special epilogue for vararg functions. See emitEpilogue
 128       if (isVarArg)
 129         continue;
 130       Reg = ARM::PC;
 131       PopMI->setInstrDescriptor(TII.get(ARM::tPOP_RET));
 132       MBB.erase(MI);
 133     }
 134     PopMI->addRegOperand(Reg, true);
 135   }
 136   return true;
 137 }
 138
 139 void ARMRegisterInfo::
 140 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 141                     unsigned SrcReg, int FI,
 142                     const TargetRegisterClass *RC) const {
 143   if (RC == ARM::GPRRegisterClass) {
 144     MachineFunction &MF = *MBB.getParent();
 145     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 146     if (AFI->isThumbFunction())
 147       BuildMI(MBB, I, TII.get(ARM::tSpill)).addReg(SrcReg, false, false, true)
 148         .addFrameIndex(FI).addImm(0);
 149     else
 150       BuildMI(MBB, I, TII.get(ARM::STR)).addReg(SrcReg, false, false, true)
 151           .addFrameIndex(FI).addReg(0).addImm(0);
 152   } else if (RC == ARM::DPRRegisterClass) {
 153     BuildMI(MBB, I, TII.get(ARM::FSTD)).addReg(SrcReg, false, false, true)
 154     .addFrameIndex(FI).addImm(0);
 155   } else {
 156     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 157     BuildMI(MBB, I, TII.get(ARM::FSTS)).addReg(SrcReg, false, false, true)
 158       .addFrameIndex(FI).addImm(0);
 159   }
 160 }
 161
 162 void ARMRegisterInfo::
 163 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 164                      unsigned DestReg, int FI,
 165                      const TargetRegisterClass *RC) const {
 166   if (RC == ARM::GPRRegisterClass) {
 167     MachineFunction &MF = *MBB.getParent();
 168     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 169     if (AFI->isThumbFunction())
 170       BuildMI(MBB, I, TII.get(ARM::tRestore), DestReg)
 171         .addFrameIndex(FI).addImm(0);
 172     else
 173       BuildMI(MBB, I, TII.get(ARM::LDR), DestReg)
 174       .addFrameIndex(FI).addReg(0).addImm(0);
 175   } else if (RC == ARM::DPRRegisterClass) {
 176     BuildMI(MBB, I, TII.get(ARM::FLDD), DestReg)
 177       .addFrameIndex(FI).addImm(0);
 178   } else {
 179     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 180     BuildMI(MBB, I, TII.get(ARM::FLDS), DestReg)
 181       .addFrameIndex(FI).addImm(0);
 182   }
 183 }
 184
 185 void ARMRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 186                                    MachineBasicBlock::iterator I,
 187                                    unsigned DestReg, unsigned SrcReg,
 188                                    const TargetRegisterClass *RC) const {
 189   if (RC == ARM::GPRRegisterClass) {
 190     MachineFunction &MF = *MBB.getParent();
 191     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 192     BuildMI(MBB, I, TII.get(AFI->isThumbFunction() ? ARM::tMOVrr : ARM::MOVrr),
 193             DestReg).addReg(SrcReg);
 194   } else if (RC == ARM::SPRRegisterClass)
 195     BuildMI(MBB, I, TII.get(ARM::FCPYS), DestReg).addReg(SrcReg);
 196   else if (RC == ARM::DPRRegisterClass)
 197     BuildMI(MBB, I, TII.get(ARM::FCPYD), DestReg).addReg(SrcReg);
 198   else
 199     abort();
 200 }
 201
 202 /// isLowRegister - Returns true if the register is low register r0-r7.
 203 ///
 204 static bool isLowRegister(unsigned Reg) {
 205   using namespace ARM;
 206   switch (Reg) {
 207   case R0:  case R1:  case R2:  case R3:
 208   case R4:  case R5:  case R6:  case R7:
 209     return true;
 210   default:
 211     return false;
 212   }
 213 }
 214
 215 MachineInstr *ARMRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 216                                                  unsigned OpNum, int FI) const {
 217   unsigned Opc = MI->getOpcode();
 218   MachineInstr *NewMI = NULL;
 219   switch (Opc) {
 220   default: break;
 221   case ARM::MOVrr: {
 222     if (OpNum == 0) { // move -> store
 223       unsigned SrcReg = MI->getOperand(1).getReg();
 224       NewMI = BuildMI(TII.get(ARM::STR)).addReg(SrcReg).addFrameIndex(FI)
 225         .addReg(0).addImm(0);
 226     } else {          // move -> load
 227       unsigned DstReg = MI->getOperand(0).getReg();
 228       NewMI = BuildMI(TII.get(ARM::LDR), DstReg).addFrameIndex(FI).addReg(0)
 229         .addImm(0);
 230     }
 231     break;
 232   }
 233   case ARM::tMOVrr: {
 234     if (OpNum == 0) { // move -> store
 235       unsigned SrcReg = MI->getOperand(1).getReg();
 236       if (isPhysicalRegister(SrcReg) && !isLowRegister(SrcReg))
 237         // tSpill cannot take a high register operand.
 238         break;
 239       NewMI = BuildMI(TII.get(ARM::tSpill)).addReg(SrcReg).addFrameIndex(FI)
 240         .addImm(0);
 241     } else {          // move -> load
 242       unsigned DstReg = MI->getOperand(0).getReg();
 243       if (isPhysicalRegister(DstReg) && !isLowRegister(DstReg))
 244         // tRestore cannot target a high register operand.
 245         break;
 246       NewMI = BuildMI(TII.get(ARM::tRestore), DstReg).addFrameIndex(FI)
 247         .addImm(0);
 248     }
 249     break;
 250   }
 251   case ARM::FCPYS: {
 252     if (OpNum == 0) { // move -> store
 253       unsigned SrcReg = MI->getOperand(1).getReg();
 254       NewMI = BuildMI(TII.get(ARM::FSTS)).addReg(SrcReg).addFrameIndex(FI)
 255         .addImm(0);
 256     } else {          // move -> load
 257       unsigned DstReg = MI->getOperand(0).getReg();
 258       NewMI = BuildMI(TII.get(ARM::FLDS), DstReg).addFrameIndex(FI).addImm(0);
 259     }
 260     break;
 261   }
 262   case ARM::FCPYD: {
 263     if (OpNum == 0) { // move -> store
 264       unsigned SrcReg = MI->getOperand(1).getReg();
 265       NewMI = BuildMI(TII.get(ARM::FSTD)).addReg(SrcReg).addFrameIndex(FI)
 266         .addImm(0);
 267     } else {          // move -> load
 268       unsigned DstReg = MI->getOperand(0).getReg();
 269       NewMI = BuildMI(TII.get(ARM::FLDD), DstReg).addFrameIndex(FI).addImm(0);
 270     }
 271     break;
 272   }
 273   }
 274
 275   if (NewMI)
 276     NewMI->copyKillDeadInfo(MI);
 277   return NewMI;
 278 }
 279
 280 const unsigned* ARMRegisterInfo::getCalleeSavedRegs() const {
 281   static const unsigned CalleeSavedRegs[] = {
 282     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 283     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 284
 285     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 286     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 287     0
 288   };
 289
 290   static const unsigned DarwinCalleeSavedRegs[] = {
 291     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 292     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 293
 294     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 295     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 296     0
 297   };
 298   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 299 }
 300
 301 const TargetRegisterClass* const *
 302 ARMRegisterInfo::getCalleeSavedRegClasses() const {
 303   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 304     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 305     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 306     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 307
 308     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 309     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 310     0
 311   };
 312   return CalleeSavedRegClasses;
 313 }
 314
 315 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 316   BitVector Reserved(getNumRegs());
 317   Reserved.set(ARM::SP);
 318   if (STI.isTargetDarwin() || hasFP(MF))
 319     Reserved.set(FramePtr);
 320   // Some targets reserve R9.
 321   if (STI.isR9Reserved())
 322     Reserved.set(ARM::R9);
 323   // At PEI time, if LR is used, it will be spilled upon entry.
 324   if (MF.getUsedPhysregs() && !MF.isPhysRegUsed((unsigned)ARM::LR))
 325     Reserved.set(ARM::LR);
 326   return Reserved;
 327 }
 328
 329 bool ARMRegisterInfo::requiresRegisterScavenging() const {
 330   return EnableScavenging;
 331 }
 332
 333 /// hasFP - Return true if the specified function should have a dedicated frame
 334 /// pointer register.  This is true if the function has variable sized allocas
 335 /// or if frame pointer elimination is disabled.
 336 ///
 337 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 338   return NoFramePointerElim || MF.getFrameInfo()->hasVarSizedObjects();
 339 }
 340
 341 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 342 /// a destreg = basereg + immediate in ARM code.
 343 static
 344 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 345                              MachineBasicBlock::iterator &MBBI,
 346                              unsigned DestReg, unsigned BaseReg,
 347                              int NumBytes, const TargetInstrInfo &TII) {
 348   bool isSub = NumBytes < 0;
 349   if (isSub) NumBytes = -NumBytes;
 350
 351   while (NumBytes) {
 352     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 353     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 354     assert(ThisVal && "Didn't extract field correctly");
 355
 356     // We will handle these bits from offset, clear them.
 357     NumBytes &= ~ThisVal;
 358
 359     // Get the properly encoded SOImmVal field.
 360     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 361     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 362
 363     // Build the new ADD / SUB.
 364     BuildMI(MBB, MBBI, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 365       .addReg(BaseReg, false, false, true).addImm(SOImmVal);
 366     BaseReg = DestReg;
 367   }
 368 }
 369
 370 /// calcNumMI - Returns the number of instructions required to materialize
 371 /// the specific add / sub r, c instruction.
 372 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 373                           unsigned NumBits, unsigned Scale) {
 374   unsigned NumMIs = 0;
 375   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 376
 377   if (Opc == ARM::tADDrSPi) {
 378     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 379     Bytes -= ThisVal;
 380     NumMIs++;
 381     NumBits = 8;
 382     Scale = 1;
 383     Chunk = ((1 << NumBits) - 1) * Scale;
 384   }
 385
 386   NumMIs += Bytes / Chunk;
 387   if ((Bytes % Chunk) != 0)
 388     NumMIs++;
 389   if (ExtraOpc)
 390     NumMIs++;
 391   return NumMIs;
 392 }
 393
 394 /// emitLoadConstPool - Emits a load from constpool to materialize NumBytes
 395 /// immediate.
 396 static void emitLoadConstPool(MachineBasicBlock &MBB,
 397                               MachineBasicBlock::iterator &MBBI,
 398                               unsigned DestReg, int NumBytes,
 399                               const TargetInstrInfo &TII) {
 400   MachineFunction &MF = *MBB.getParent();
 401   MachineConstantPool *ConstantPool = MF.getConstantPool();
 402   Constant *C = ConstantInt::get(Type::Int32Ty, NumBytes);
 403   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 2);
 404   BuildMI(MBB, MBBI, TII.get(ARM::tLDRpci), DestReg).addConstantPoolIndex(Idx);
 405 }
 406
 407 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 408 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 409 /// in a register using mov / mvn sequences or load the immediate from a
 410 /// constpool entry.
 411 static
 412 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 413                                MachineBasicBlock::iterator &MBBI,
 414                                unsigned DestReg, unsigned BaseReg,
 415                                int NumBytes, bool CanChangeCC,
 416                                const TargetInstrInfo &TII) {
 417     bool isHigh = !isLowRegister(DestReg) ||
 418                   (BaseReg != 0 && !isLowRegister(BaseReg));
 419     bool isSub = false;
 420     // Subtract doesn't have high register version. Load the negative value
 421     // if either base or dest register is a high register. Also, if do not
 422     // issue sub as part of the sequence if condition register is to be
 423     // preserved.
 424     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 425       isSub = true;
 426       NumBytes = -NumBytes;
 427     }
 428     unsigned LdReg = DestReg;
 429     if (DestReg == ARM::SP) {
 430       assert(BaseReg == ARM::SP && "Unexpected!");
 431       LdReg = ARM::R3;
 432       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R12)
 433         .addReg(ARM::R3, false, false, true);
 434     }
 435
 436     if (NumBytes <= 255 && NumBytes >= 0)
 437       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 438     else if (NumBytes < 0 && NumBytes >= -255) {
 439       BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), LdReg).addImm(NumBytes);
 440       BuildMI(MBB, MBBI, TII.get(ARM::tNEG), LdReg)
 441         .addReg(LdReg, false, false, true);
 442     } else
 443       emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, TII);
 444
 445     // Emit add / sub.
 446     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 447     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, TII.get(Opc), DestReg);
 448     if (DestReg == ARM::SP || isSub)
 449       MIB.addReg(BaseReg).addReg(LdReg, false, false, true);
 450     else
 451       MIB.addReg(LdReg).addReg(BaseReg, false, false, true);
 452     if (DestReg == ARM::SP)
 453       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::R3)
 454         .addReg(ARM::R12, false, false, true);
 455 }
 456
 457 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 458 /// a destreg = basereg + immediate in Thumb code.
 459 static
 460 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 461                                MachineBasicBlock::iterator &MBBI,
 462                                unsigned DestReg, unsigned BaseReg,
 463                                int NumBytes, const TargetInstrInfo &TII) {
 464   bool isSub = NumBytes < 0;
 465   unsigned Bytes = (unsigned)NumBytes;
 466   if (isSub) Bytes = -NumBytes;
 467   bool isMul4 = (Bytes & 3) == 0;
 468   bool isTwoAddr = false;
 469   bool DstNotEqBase = false;
 470   unsigned NumBits = 1;
 471   unsigned Scale = 1;
 472   int Opc = 0;
 473   int ExtraOpc = 0;
 474
 475   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 476     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 477     NumBits = 7;
 478     Scale = 4;
 479     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 480     isTwoAddr = true;
 481   } else if (!isSub && BaseReg == ARM::SP) {
 482     // r1 = add sp, 403
 483     // =>
 484     // r1 = add sp, 100 * 4
 485     // r1 = add r1, 3
 486     if (!isMul4) {
 487       Bytes &= ~3;
 488       ExtraOpc = ARM::tADDi3;
 489     }
 490     NumBits = 8;
 491     Scale = 4;
 492     Opc = ARM::tADDrSPi;
 493   } else {
 494     // sp = sub sp, c
 495     // r1 = sub sp, c
 496     // r8 = sub sp, c
 497     if (DestReg != BaseReg)
 498       DstNotEqBase = true;
 499     NumBits = 8;
 500     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 501     isTwoAddr = true;
 502   }
 503
 504   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 505   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 506   if (NumMIs > Threshold) {
 507     // This will expand into too many instructions. Load the immediate from a
 508     // constpool entry.
 509     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII);
 510     return;
 511   }
 512
 513   if (DstNotEqBase) {
 514     if (isLowRegister(DestReg) && isLowRegister(BaseReg)) {
 515       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 516       unsigned Chunk = (1 << 3) - 1;
 517       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 518       Bytes -= ThisVal;
 519       BuildMI(MBB, MBBI, TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 520         .addReg(BaseReg, false, false, true).addImm(ThisVal);
 521     } else {
 522       BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), DestReg)
 523         .addReg(BaseReg, false, false, true);
 524     }
 525     BaseReg = DestReg;
 526   }
 527
 528   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 529   while (Bytes) {
 530     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 531     Bytes -= ThisVal;
 532     ThisVal /= Scale;
 533     // Build the new tADD / tSUB.
 534     if (isTwoAddr)
 535       BuildMI(MBB, MBBI, TII.get(Opc), DestReg).addReg(DestReg).addImm(ThisVal);
 536     else {
 537       bool isKill = BaseReg != ARM::SP;
 538       BuildMI(MBB, MBBI, TII.get(Opc), DestReg)
 539         .addReg(BaseReg, false, false, isKill).addImm(ThisVal);
 540       BaseReg = DestReg;
 541
 542       if (Opc == ARM::tADDrSPi) {
 543         // r4 = add sp, imm
 544         // r4 = add r4, imm
 545         // ...
 546         NumBits = 8;
 547         Scale = 1;
 548         Chunk = ((1 << NumBits) - 1) * Scale;
 549         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 550         isTwoAddr = true;
 551       }
 552     }
 553   }
 554
 555   if (ExtraOpc)
 556     BuildMI(MBB, MBBI, TII.get(ExtraOpc), DestReg)
 557       .addReg(DestReg, false, false, true)
 558       .addImm(((unsigned)NumBytes) & 3);
 559 }
 560
 561 static
 562 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 563                   int NumBytes, bool isThumb, const TargetInstrInfo &TII) {
 564   if (isThumb)
 565     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 566   else
 567     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII);
 568 }
 569
 570 void ARMRegisterInfo::
 571 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 572                               MachineBasicBlock::iterator I) const {
 573   if (hasFP(MF)) {
 574     // If we have alloca, convert as follows:
 575     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 576     // ADJCALLSTACKUP   -> add, sp, sp, amount
 577     MachineInstr *Old = I;
 578     unsigned Amount = Old->getOperand(0).getImmedValue();
 579     if (Amount != 0) {
 580       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 581       // We need to keep the stack aligned properly.  To do this, we round the
 582       // amount of space needed for the outgoing arguments up to the next
 583       // alignment boundary.
 584       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 585       Amount = (Amount+Align-1)/Align*Align;
 586
 587       // Replace the pseudo instruction with a new instruction...
 588       if (Old->getOpcode() == ARM::ADJCALLSTACKDOWN) {
 589         emitSPUpdate(MBB, I, -Amount, AFI->isThumbFunction(), TII);
 590       } else {
 591         assert(Old->getOpcode() == ARM::ADJCALLSTACKUP);
 592         emitSPUpdate(MBB, I, Amount, AFI->isThumbFunction(), TII);
 593       }
 594     }
 595   }
 596   MBB.erase(I);
 597 }
 598
 599 /// emitThumbConstant - Emit a series of instructions to materialize a
 600 /// constant.
 601 static void emitThumbConstant(MachineBasicBlock &MBB,
 602                               MachineBasicBlock::iterator &MBBI,
 603                               unsigned DestReg, int Imm,
 604                               const TargetInstrInfo &TII) {
 605   bool isSub = Imm < 0;
 606   if (isSub) Imm = -Imm;
 607
 608   int Chunk = (1 << 8) - 1;
 609   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 610   Imm -= ThisVal;
 611   BuildMI(MBB, MBBI, TII.get(ARM::tMOVri8), DestReg).addImm(ThisVal);
 612   if (Imm > 0)
 613     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII);
 614   if (isSub)
 615     BuildMI(MBB, MBBI, TII.get(ARM::tNEG), DestReg)
 616       .addReg(DestReg, false, false, true);
 617 }
 618
 619 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 620                                           RegScavenger *RS) const{
 621   unsigned i = 0;
 622   MachineInstr &MI = *II;
 623   MachineBasicBlock &MBB = *MI.getParent();
 624   MachineFunction &MF = *MBB.getParent();
 625   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 626   bool isThumb = AFI->isThumbFunction();
 627
 628   while (!MI.getOperand(i).isFrameIndex()) {
 629     ++i;
 630     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 631   }
 632
 633   unsigned FrameReg = ARM::SP;
 634   int FrameIndex = MI.getOperand(i).getFrameIndex();
 635   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 636                MF.getFrameInfo()->getStackSize();
 637
 638   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 639     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 640   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 641     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 642   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 643     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 644   else if (hasFP(MF)) {
 645     // There is alloca()'s in this function, must reference off the frame
 646     // pointer instead.
 647     FrameReg = getFrameRegister(MF);
 648     Offset -= AFI->getFramePtrSpillOffset();
 649   }
 650
 651   unsigned Opcode = MI.getOpcode();
 652   const TargetInstrDescriptor &Desc = TII.get(Opcode);
 653   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 654   bool isSub = false;
 655
 656   if (Opcode == ARM::ADDri) {
 657     Offset += MI.getOperand(i+1).getImm();
 658     if (Offset == 0) {
 659       // Turn it into a move.
 660       MI.setInstrDescriptor(TII.get(ARM::MOVrr));
 661       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 662       MI.RemoveOperand(i+1);
 663       return;
 664     } else if (Offset < 0) {
 665       Offset = -Offset;
 666       isSub = true;
 667       MI.setInstrDescriptor(TII.get(ARM::SUBri));
 668     }
 669
 670     // Common case: small offset, fits into instruction.
 671     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 672     if (ImmedOffset != -1) {
 673       // Replace the FrameIndex with sp / fp
 674       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 675       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 676       return;
 677     }
 678
 679     // Otherwise, we fallback to common code below to form the imm offset with
 680     // a sequence of ADDri instructions.  First though, pull as much of the imm
 681     // into this ADDri as possible.
 682     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 683     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, (32-RotAmt) & 31);
 684
 685     // We will handle these bits from offset, clear them.
 686     Offset &= ~ThisImmVal;
 687
 688     // Get the properly encoded SOImmVal field.
 689     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 690     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 691     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 692   } else if (Opcode == ARM::tADDrSPi) {
 693     Offset += MI.getOperand(i+1).getImm();
 694     assert((Offset & 3) == 0 &&
 695            "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 696     if (Offset == 0) {
 697       // Turn it into a move.
 698       MI.setInstrDescriptor(TII.get(ARM::tMOVrr));
 699       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 700       MI.RemoveOperand(i+1);
 701       return;
 702     }
 703
 704     // Common case: small offset, fits into instruction.
 705     if (((Offset >> 2) & ~255U) == 0) {
 706       // Replace the FrameIndex with sp / fp
 707       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 708       MI.getOperand(i+1).ChangeToImmediate(Offset >> 2);
 709       return;
 710     }
 711
 712     unsigned DestReg = MI.getOperand(0).getReg();
 713     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 714     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, 8, 1);
 715     // MI would expand into a large number of instructions. Don't try to
 716     // simplify the immediate.
 717     if (NumMIs > 2) {
 718       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII);
 719       MBB.erase(II);
 720       return;
 721     }
 722
 723     if (Offset > 0) {
 724       // Translate r0 = add sp, imm to
 725       // r0 = add sp, 255*4
 726       // r0 = add r0, (imm - 255*4)
 727       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 728       MI.getOperand(i+1).ChangeToImmediate(255);
 729       Offset = (Offset - 255 * 4);
 730       MachineBasicBlock::iterator NII = next(II);
 731       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII);
 732     } else {
 733       // Translate r0 = add sp, -imm to
 734       // r0 = -imm (this is then translated into a series of instructons)
 735       // r0 = add r0, sp
 736       emitThumbConstant(MBB, II, DestReg, Offset, TII);
 737       MI.setInstrDescriptor(TII.get(ARM::tADDhirr));
 738       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 739       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 740     }
 741     return;
 742   } else {
 743     unsigned ImmIdx = 0;
 744     int InstrOffs = 0;
 745     unsigned NumBits = 0;
 746     unsigned Scale = 1;
 747     switch (AddrMode) {
 748     case ARMII::AddrMode2: {
 749       ImmIdx = i+2;
 750       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 751       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 752         InstrOffs *= -1;
 753       NumBits = 12;
 754       break;
 755     }
 756     case ARMII::AddrMode3: {
 757       ImmIdx = i+2;
 758       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 759       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 760         InstrOffs *= -1;
 761       NumBits = 8;
 762       break;
 763     }
 764     case ARMII::AddrMode5: {
 765       ImmIdx = i+1;
 766       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
 767       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 768         InstrOffs *= -1;
 769       NumBits = 8;
 770       Scale = 4;
 771       break;
 772     }
 773     case ARMII::AddrModeTs: {
 774       ImmIdx = i+1;
 775       InstrOffs = MI.getOperand(ImmIdx).getImm();
 776       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 777       Scale = 4;
 778       break;
 779     }
 780     default:
 781       assert(0 && "Unsupported addressing mode!");
 782       abort();
 783       break;
 784     }
 785
 786     Offset += InstrOffs * Scale;
 787     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 788     if (Offset < 0 && !isThumb) {
 789       Offset = -Offset;
 790       isSub = true;
 791     }
 792
 793     // Common case: small offset, fits into instruction.
 794     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 795     int ImmedOffset = Offset / Scale;
 796     unsigned Mask = (1 << NumBits) - 1;
 797     if ((unsigned)Offset <= Mask * Scale) {
 798       // Replace the FrameIndex with sp
 799       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 800       if (isSub)
 801         ImmedOffset |= 1 << NumBits;
 802       ImmOp.ChangeToImmediate(ImmedOffset);
 803       return;
 804     }
 805
 806     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 807     if (AddrMode == ARMII::AddrModeTs) {
 808       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 809       // a different base register.
 810       NumBits = 5;
 811       Mask = (1 << NumBits) - 1;
 812     }
 813     // If this is a thumb spill / restore, we will be using a constpool load to
 814     // materialize the offset.
 815     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
 816       ImmOp.ChangeToImmediate(0);
 817     else {
 818       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 819       ImmedOffset = ImmedOffset & Mask;
 820       if (isSub)
 821         ImmedOffset |= 1 << NumBits;
 822       ImmOp.ChangeToImmediate(ImmedOffset);
 823       Offset &= ~(Mask*Scale);
 824     }
 825   }
 826
 827   // If we get here, the immediate doesn't fit into the instruction.  We folded
 828   // as much as possible above, handle the rest, providing a register that is
 829   // SP+LargeImm.
 830   assert(Offset && "This code isn't needed if offset already handled!");
 831
 832   if (isThumb) {
 833     if (TII.isLoad(Opcode)) {
 834       // Use the destination register to materialize sp + offset.
 835       unsigned TmpReg = MI.getOperand(0).getReg();
 836       bool UseRR = false;
 837       if (Opcode == ARM::tRestore) {
 838         if (FrameReg == ARM::SP)
 839           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 840         else {
 841           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 842           UseRR = true;
 843         }
 844       } else
 845         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 846       MI.setInstrDescriptor(TII.get(ARM::tLDR));
 847       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 848       if (UseRR)
 849         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 850       else
 851         MI.addRegOperand(0, false); // tLDR has an extra register operand.
 852     } else if (TII.isStore(Opcode)) {
 853       // FIXME! This is horrific!!! We need register scavenging.
 854       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 855       // also a ABI register so it's possible that is is the register that is
 856       // being storing here. If that's the case, we do the following:
 857       // r12 = r2
 858       // Use r2 to materialize sp + offset
 859       // str r3, r2
 860       // r2 = r12
 861       unsigned ValReg = MI.getOperand(0).getReg();
 862       unsigned TmpReg = ARM::R3;
 863       bool UseRR = false;
 864       if (ValReg == ARM::R3) {
 865         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12)
 866           .addReg(ARM::R2, false, false, true);
 867         TmpReg = ARM::R2;
 868       }
 869       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 870         BuildMI(MBB, II, TII.get(ARM::tMOVrr), ARM::R12)
 871           .addReg(ARM::R3, false, false, true);
 872       if (Opcode == ARM::tSpill) {
 873         if (FrameReg == ARM::SP)
 874           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,Offset,false,TII);
 875         else {
 876           emitLoadConstPool(MBB, II, TmpReg, Offset, TII);
 877           UseRR = true;
 878         }
 879       } else
 880         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII);
 881       MI.setInstrDescriptor(TII.get(ARM::tSTR));
 882       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 883       if (UseRR)
 884         MI.addRegOperand(FrameReg, false);  // Use [reg, reg] addrmode.
 885       else
 886         MI.addRegOperand(0, false); // tSTR has an extra register operand.
 887
 888       MachineBasicBlock::iterator NII = next(II);
 889       if (ValReg == ARM::R3)
 890         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R2)
 891           .addReg(ARM::R12, false, false, true);
 892       if (TmpReg == ARM::R3 && AFI->isR3IsLiveIn())
 893         BuildMI(MBB, NII, TII.get(ARM::tMOVrr), ARM::R3)
 894           .addReg(ARM::R12, false, false, true);
 895     } else
 896       assert(false && "Unexpected opcode!");
 897   } else {
 898     // Insert a set of r12 with the full address: r12 = sp + offset
 899     // If the offset we have is too large to fit into the instruction, we need
 900     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
 901     // out of 'Offset'.
 902     unsigned ScratchReg = RS
 903       ? RS->FindUnusedReg(&ARM::GPRRegClass, true) : (unsigned)ARM::R12;
 904     assert(ScratchReg != 0 && "Unable to find a free call-clobbered register!");
 905     emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
 906                             isSub ? -Offset : Offset, TII);
 907     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
 908   }
 909 }
 910
 911 void ARMRegisterInfo::
 912 processFunctionBeforeCalleeSavedScan(MachineFunction &MF) const {
 913   // This tells PEI to spill the FP as if it is any other callee-save register
 914   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 915   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 916   // to combine multiple loads / stores.
 917   bool CanEliminateFrame = true;
 918   bool CS1Spilled = false;
 919   bool LRSpilled = false;
 920   unsigned NumGPRSpills = 0;
 921   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 922   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 923
 924   // Don't spill FP if the frame can be eliminated. This is determined
 925   // by scanning the callee-save registers to see if any is used.
 926   const unsigned *CSRegs = getCalleeSavedRegs();
 927   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 928   for (unsigned i = 0; CSRegs[i]; ++i) {
 929     unsigned Reg = CSRegs[i];
 930     bool Spilled = false;
 931     if (MF.isPhysRegUsed(Reg)) {
 932       Spilled = true;
 933       CanEliminateFrame = false;
 934     } else {
 935       // Check alias registers too.
 936       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 937         if (MF.isPhysRegUsed(*Aliases)) {
 938           Spilled = true;
 939           CanEliminateFrame = false;
 940         }
 941       }
 942     }
 943
 944     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 945       if (Spilled) {
 946         NumGPRSpills++;
 947
 948         if (!STI.isTargetDarwin()) {
 949           if (Reg == ARM::LR)
 950             LRSpilled = true;
 951           else
 952             CS1Spilled = true;
 953           continue;
 954         }
 955
 956         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 957         switch (Reg) {
 958         case ARM::LR:
 959           LRSpilled = true;
 960           // Fallthrough
 961         case ARM::R4:
 962         case ARM::R5:
 963         case ARM::R6:
 964         case ARM::R7:
 965           CS1Spilled = true;
 966           break;
 967         default:
 968           break;
 969         }
 970       } else {
 971         if (!STI.isTargetDarwin()) {
 972           UnspilledCS1GPRs.push_back(Reg);
 973           continue;
 974         }
 975
 976         switch (Reg) {
 977         case ARM::R4:
 978         case ARM::R5:
 979         case ARM::R6:
 980         case ARM::R7:
 981         case ARM::LR:
 982           UnspilledCS1GPRs.push_back(Reg);
 983           break;
 984         default:
 985           UnspilledCS2GPRs.push_back(Reg);
 986           break;
 987         }
 988       }
 989     }
 990   }
 991
 992   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 993   bool ForceLRSpill = false;
 994   if (!LRSpilled && AFI->isThumbFunction()) {
 995     unsigned FnSize = ARM::GetFunctionSize(MF);
 996     // Force LR spill if the Thumb function size is > 2048. This enables the
 997     // use of BL to implement far jump. If it turns out that it's not needed
 998     // the branch fix up path will undo it.
 999     if (FnSize >= (1 << 11)) {
1000       CanEliminateFrame = false;
1001       ForceLRSpill = true;
1002     }
1003   }
1004
1005   if (!CanEliminateFrame || hasFP(MF)) {
1006     AFI->setHasStackFrame(true);
1007
1008     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1009     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1010     if (!LRSpilled && CS1Spilled) {
1011       MF.changePhyRegUsed(ARM::LR, true);
1012       NumGPRSpills++;
1013       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1014                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1015       ForceLRSpill = false;
1016     }
1017
1018     // Darwin ABI requires FP to point to the stack slot that contains the
1019     // previous FP.
1020     if (STI.isTargetDarwin() || hasFP(MF)) {
1021       MF.changePhyRegUsed(FramePtr, true);
1022       NumGPRSpills++;
1023     }
1024
1025     // If stack and double are 8-byte aligned and we are spilling an odd number
1026     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
1027     // the integer and double callee save areas.
1028     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1029     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1030       if (CS1Spilled && !UnspilledCS1GPRs.empty())
1031         MF.changePhyRegUsed(UnspilledCS1GPRs.front(), true);
1032       else if (!UnspilledCS2GPRs.empty())
1033         MF.changePhyRegUsed(UnspilledCS2GPRs.front(), true);
1034     }
1035   }
1036
1037   if (ForceLRSpill) {
1038     MF.changePhyRegUsed(ARM::LR, true);
1039     AFI->setLRIsForceSpilled(true);
1040   }
1041 }
1042
1043 /// Move iterator pass the next bunch of callee save load / store ops for
1044 /// the particular spill area (1: integer area 1, 2: integer area 2,
1045 /// 3: fp area, 0: don't care).
1046 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1047                                    MachineBasicBlock::iterator &MBBI,
1048                                    int Opc, unsigned Area,
1049                                    const ARMSubtarget &STI) {
1050   while (MBBI != MBB.end() &&
1051          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFrameIndex()) {
1052     if (Area != 0) {
1053       bool Done = false;
1054       unsigned Category = 0;
1055       switch (MBBI->getOperand(0).getReg()) {
1056       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1057       case ARM::LR:
1058         Category = 1;
1059         break;
1060       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1061         Category = STI.isTargetDarwin() ? 2 : 1;
1062         break;
1063       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1064       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1065         Category = 3;
1066         break;
1067       default:
1068         Done = true;
1069         break;
1070       }
1071       if (Done || Category != Area)
1072         break;
1073     }
1074
1075     ++MBBI;
1076   }
1077 }
1078
1079 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1080   MachineBasicBlock &MBB = MF.front();
1081   MachineBasicBlock::iterator MBBI = MBB.begin();
1082   MachineFrameInfo  *MFI = MF.getFrameInfo();
1083   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1084   bool isThumb = AFI->isThumbFunction();
1085   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1086   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1087   unsigned NumBytes = MFI->getStackSize();
1088   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1089
1090   if (isThumb) {
1091     // Check if R3 is live in. It might have to be used as a scratch register.
1092     for (MachineFunction::livein_iterator I=MF.livein_begin(),E=MF.livein_end();
1093          I != E; ++I) {
1094       if ((*I).first == ARM::R3) {
1095         AFI->setR3IsLiveIn(true);
1096         break;
1097       }
1098     }
1099
1100     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1101     NumBytes = (NumBytes + 3) & ~3;
1102     MFI->setStackSize(NumBytes);
1103   }
1104
1105   // Determine the sizes of each callee-save spill areas and record which frame
1106   // belongs to which callee-save spill areas.
1107   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1108   int FramePtrSpillFI = 0;
1109
1110   if (VARegSaveSize)
1111     emitSPUpdate(MBB, MBBI, -VARegSaveSize, isThumb, TII);
1112
1113   if (!AFI->hasStackFrame()) {
1114     if (NumBytes != 0)
1115       emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1116     return;
1117   }
1118
1119   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1120     unsigned Reg = CSI[i].getReg();
1121     int FI = CSI[i].getFrameIdx();
1122     switch (Reg) {
1123     case ARM::R4:
1124     case ARM::R5:
1125     case ARM::R6:
1126     case ARM::R7:
1127     case ARM::LR:
1128       if (Reg == FramePtr)
1129         FramePtrSpillFI = FI;
1130       AFI->addGPRCalleeSavedArea1Frame(FI);
1131       GPRCS1Size += 4;
1132       break;
1133     case ARM::R8:
1134     case ARM::R9:
1135     case ARM::R10:
1136     case ARM::R11:
1137       if (Reg == FramePtr)
1138         FramePtrSpillFI = FI;
1139       if (STI.isTargetDarwin()) {
1140         AFI->addGPRCalleeSavedArea2Frame(FI);
1141         GPRCS2Size += 4;
1142       } else {
1143         AFI->addGPRCalleeSavedArea1Frame(FI);
1144         GPRCS1Size += 4;
1145       }
1146       break;
1147     default:
1148       AFI->addDPRCalleeSavedAreaFrame(FI);
1149       DPRCSSize += 8;
1150     }
1151   }
1152
1153   if (Align == 8 && (GPRCS1Size & 7) != 0)
1154     // Pad CS1 to ensure proper alignment.
1155     GPRCS1Size += 4;
1156
1157   if (!isThumb) {
1158     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1159     emitSPUpdate(MBB, MBBI, -GPRCS1Size, isThumb, TII);
1160     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1161   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH)
1162     ++MBBI;
1163
1164   // Darwin ABI requires FP to point to the stack slot that contains the
1165   // previous FP.
1166   if (STI.isTargetDarwin() || hasFP(MF))
1167     BuildMI(MBB, MBBI, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri), FramePtr)
1168       .addFrameIndex(FramePtrSpillFI).addImm(0);
1169
1170   if (!isThumb) {
1171     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1172     emitSPUpdate(MBB, MBBI, -GPRCS2Size, false, TII);
1173
1174     // Build the new SUBri to adjust SP for FP callee-save spill area.
1175     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1176     emitSPUpdate(MBB, MBBI, -DPRCSSize, false, TII);
1177   }
1178
1179   // Determine starting offsets of spill areas.
1180   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1181   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1182   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1183   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1184   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1185   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1186   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1187
1188   NumBytes = DPRCSOffset;
1189   if (NumBytes) {
1190     // Insert it after all the callee-save spills.
1191     if (!isThumb)
1192       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1193     emitSPUpdate(MBB, MBBI, -NumBytes, isThumb, TII);
1194   }
1195
1196   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1197   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1198   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1199 }
1200
1201 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1202   for (unsigned i = 0; CSRegs[i]; ++i)
1203     if (Reg == CSRegs[i])
1204       return true;
1205   return false;
1206 }
1207
1208 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1209   return ((MI->getOpcode() == ARM::FLDD ||
1210            MI->getOpcode() == ARM::LDR  ||
1211            MI->getOpcode() == ARM::tRestore) &&
1212           MI->getOperand(1).isFrameIndex() &&
1213           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1214 }
1215
1216 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1217                                    MachineBasicBlock &MBB) const {
1218   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1219   assert((MBBI->getOpcode() == ARM::BX_RET ||
1220           MBBI->getOpcode() == ARM::tBX_RET ||
1221           MBBI->getOpcode() == ARM::tPOP_RET) &&
1222          "Can only insert epilog into returning blocks");
1223
1224   MachineFrameInfo *MFI = MF.getFrameInfo();
1225   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1226   bool isThumb = AFI->isThumbFunction();
1227   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1228   int NumBytes = (int)MFI->getStackSize();
1229   if (!AFI->hasStackFrame()) {
1230     if (NumBytes != 0)
1231       emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1232   } else {
1233     // Unwind MBBI to point to first LDR / FLDD.
1234     const unsigned *CSRegs = getCalleeSavedRegs();
1235     if (MBBI != MBB.begin()) {
1236       do
1237         --MBBI;
1238       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1239       if (!isCSRestore(MBBI, CSRegs))
1240         ++MBBI;
1241     }
1242
1243     // Move SP to start of FP callee save spill area.
1244     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1245                  AFI->getGPRCalleeSavedArea2Size() +
1246                  AFI->getDPRCalleeSavedAreaSize());
1247     if (isThumb) {
1248       if (hasFP(MF)) {
1249         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1250         // Reset SP based on frame pointer only if the stack frame extends beyond
1251         // frame pointer stack slot or target is ELF and the function has FP.
1252         if (NumBytes)
1253           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes, TII);
1254         else
1255           BuildMI(MBB, MBBI, TII.get(ARM::tMOVrr), ARM::SP).addReg(FramePtr);
1256       } else {
1257         if (MBBI->getOpcode() == ARM::tBX_RET &&
1258             &MBB.front() != MBBI &&
1259             prior(MBBI)->getOpcode() == ARM::tPOP) {
1260           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1261           emitSPUpdate(MBB, PMBBI, NumBytes, isThumb, TII);
1262         } else
1263           emitSPUpdate(MBB, MBBI, NumBytes, isThumb, TII);
1264       }
1265     } else {
1266       // Darwin ABI requires FP to point to the stack slot that contains the
1267       // previous FP.
1268       if (STI.isTargetDarwin() || hasFP(MF)) {
1269         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1270         // Reset SP based on frame pointer only if the stack frame extends beyond
1271         // frame pointer stack slot or target is ELF and the function has FP.
1272         if (AFI->getGPRCalleeSavedArea2Size() ||
1273             AFI->getDPRCalleeSavedAreaSize()  ||
1274             AFI->getDPRCalleeSavedAreaOffset()||
1275             hasFP(MF))
1276           if (NumBytes)
1277             BuildMI(MBB, MBBI, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1278               .addImm(NumBytes);
1279           else
1280             BuildMI(MBB, MBBI, TII.get(ARM::MOVrr), ARM::SP).addReg(FramePtr);
1281       } else if (NumBytes) {
1282         emitSPUpdate(MBB, MBBI, NumBytes, false, TII);
1283       }
1284
1285       // Move SP to start of integer callee save spill area 2.
1286       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1287       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), false, TII);
1288
1289       // Move SP to start of integer callee save spill area 1.
1290       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1291       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), false, TII);
1292
1293       // Move SP to SP upon entry to the function.
1294       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1295       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), false, TII);
1296     }
1297   }
1298
1299   if (VARegSaveSize) {
1300     if (isThumb)
1301       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1302       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1303       BuildMI(MBB, MBBI, TII.get(ARM::tPOP)).addReg(ARM::R3);
1304
1305     emitSPUpdate(MBB, MBBI, VARegSaveSize, isThumb, TII);
1306
1307     if (isThumb) {
1308       BuildMI(MBB, MBBI, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1309       MBB.erase(MBBI);
1310     }
1311   }
1312 }
1313
1314 unsigned ARMRegisterInfo::getRARegister() const {
1315   return ARM::LR;
1316 }
1317
1318 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1319   return STI.useThumbBacktraces() ? ARM::R7 : ARM::R11;
1320 }
1321
1322 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1323   assert(0 && "What is the exception register");
1324   return 0;
1325 }
1326
1327 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1328   assert(0 && "What is the exception handler register");
1329   return 0;
1330 }
1331
1332 #include "ARMGenRegisterInfo.inc"
1333