lib/Target/ARM/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMFixupKinds.h"
  18 #include "ARMInstrInfo.h"
  19 #include "llvm/MC/MCCodeEmitter.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Support/raw_ostream.h"
  24 using namespace llvm;
  25
  26 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  27 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  28
  29 namespace {
  30 class ARMMCCodeEmitter : public MCCodeEmitter {
  31   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  32   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  33   const TargetMachine &TM;
  34   const TargetInstrInfo &TII;
  35   MCContext &Ctx;
  36
  37 public:
  38   ARMMCCodeEmitter(TargetMachine &tm, MCContext &ctx)
  39     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  40   }
  41
  42   ~ARMMCCodeEmitter() {}
  43
  44   unsigned getNumFixupKinds() const { return ARM::NumTargetFixupKinds; }
  45
  46   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  47     const static MCFixupKindInfo Infos[] = {
  48       // name                       off   bits  flags
  49       { "fixup_arm_ldst_pcrel_12",  1,    24,   MCFixupKindInfo::FKF_IsPCRel },
  50       { "fixup_arm_pcrel_10",       1,    24,   MCFixupKindInfo::FKF_IsPCRel },
  51       { "fixup_arm_adr_pcrel_12",   1,    24,   MCFixupKindInfo::FKF_IsPCRel },
  52       { "fixup_arm_branch",         1,    24,   MCFixupKindInfo::FKF_IsPCRel },
  53       { "fixup_arm_movt_hi16",      0,    16,   0 },
  54       { "fixup_arm_movw_lo16",      0,    16,   0 },
  55     };
  56
  57     if (Kind < FirstTargetFixupKind)
  58       return MCCodeEmitter::getFixupKindInfo(Kind);
  59
  60     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  61            "Invalid kind!");
  62     return Infos[Kind - FirstTargetFixupKind];
  63   }
  64   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  65
  66   // getBinaryCodeForInstr - TableGen'erated function for getting the
  67   // binary encoding for an instruction.
  68   unsigned getBinaryCodeForInstr(const MCInst &MI,
  69                                  SmallVectorImpl<MCFixup> &Fixups) const;
  70
  71   /// getMachineOpValue - Return binary encoding of operand. If the machine
  72   /// operand requires relocation, record the relocation and return zero.
  73   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  74                              SmallVectorImpl<MCFixup> &Fixups) const;
  75
  76   /// getMovtImmOpValue - Return the encoding for the movw/movt pair
  77   uint32_t getMovtImmOpValue(const MCInst &MI, unsigned OpIdx,
  78                              SmallVectorImpl<MCFixup> &Fixups) const;
  79
  80   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  81                               unsigned &Reg, unsigned &Imm,
  82                               SmallVectorImpl<MCFixup> &Fixups) const;
  83
  84   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
  85   /// branch target.
  86   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
  87                                   SmallVectorImpl<MCFixup> &Fixups) const;
  88
  89   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
  90   /// ADR label target.
  91   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
  92                               SmallVectorImpl<MCFixup> &Fixups) const;
  93
  94   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
  95   /// operand.
  96   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
  97                                    SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 100   /// operand.
 101   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 102                                    SmallVectorImpl<MCFixup> &Fixups) const;
 103
 104
 105   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 106   /// operand as needed by load/store instructions.
 107   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 108                                SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 111   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 112                                SmallVectorImpl<MCFixup> &Fixups) const {
 113     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 114     switch (Mode) {
 115     default: assert(0 && "Unknown addressing sub-mode!");
 116     case ARM_AM::da: return 0;
 117     case ARM_AM::ia: return 1;
 118     case ARM_AM::db: return 2;
 119     case ARM_AM::ib: return 3;
 120     }
 121   }
 122   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 123   ///
 124   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 125     switch (ShOpc) {
 126     default: llvm_unreachable("Unknown shift opc!");
 127     case ARM_AM::no_shift:
 128     case ARM_AM::lsl: return 0;
 129     case ARM_AM::lsr: return 1;
 130     case ARM_AM::asr: return 2;
 131     case ARM_AM::ror:
 132     case ARM_AM::rrx: return 3;
 133     }
 134     return 0;
 135   }
 136
 137   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 138   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 139                                SmallVectorImpl<MCFixup> &Fixups) const;
 140
 141   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 142   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 143                                      SmallVectorImpl<MCFixup> &Fixups) const;
 144
 145   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 146   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 147                                      SmallVectorImpl<MCFixup> &Fixups) const;
 148
 149   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 150   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 151                                SmallVectorImpl<MCFixup> &Fixups) const;
 152
 153   /// getAddrModeS4OpValue - Return encoding for t_addrmode_s4 operands.
 154   uint32_t getAddrModeS4OpValue(const MCInst &MI, unsigned OpIdx,
 155                                 SmallVectorImpl<MCFixup> &Fixups) const;
 156
 157   /// getAddrModeS2OpValue - Return encoding for t_addrmode_s2 operands.
 158   uint32_t getAddrModeS2OpValue(const MCInst &MI, unsigned OpIdx,
 159                                 SmallVectorImpl<MCFixup> &Fixups) const;
 160
 161   /// getAddrModeS1OpValue - Return encoding for t_addrmode_s1 operands.
 162   uint32_t getAddrModeS1OpValue(const MCInst &MI, unsigned OpIdx,
 163                                 SmallVectorImpl<MCFixup> &Fixups) const;
 164
 165   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 166   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 167                                SmallVectorImpl<MCFixup> &Fixups) const;
 168
 169   /// getCCOutOpValue - Return encoding of the 's' bit.
 170   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 171                            SmallVectorImpl<MCFixup> &Fixups) const {
 172     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 173     // '1' respectively.
 174     return MI.getOperand(Op).getReg() == ARM::CPSR;
 175   }
 176
 177   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 178   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 179                            SmallVectorImpl<MCFixup> &Fixups) const {
 180     unsigned SoImm = MI.getOperand(Op).getImm();
 181     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 182     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 183
 184     // Encode rotate_imm.
 185     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 186       << ARMII::SoRotImmShift;
 187
 188     // Encode immed_8.
 189     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 190     return Binary;
 191   }
 192
 193   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 194   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 195                            SmallVectorImpl<MCFixup> &Fixups) const {
 196     unsigned SoImm = MI.getOperand(Op).getImm();
 197     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 198     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 199     return Encoded;
 200   }
 201
 202   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 203     SmallVectorImpl<MCFixup> &Fixups) const;
 204   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 205     SmallVectorImpl<MCFixup> &Fixups) const;
 206   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 207     SmallVectorImpl<MCFixup> &Fixups) const;
 208   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 209     SmallVectorImpl<MCFixup> &Fixups) const;
 210
 211   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 212   unsigned getSORegOpValue(const MCInst &MI, unsigned Op,
 213                            SmallVectorImpl<MCFixup> &Fixups) const;
 214   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 215                              SmallVectorImpl<MCFixup> &Fixups) const;
 216
 217   unsigned getRotImmOpValue(const MCInst &MI, unsigned Op,
 218                             SmallVectorImpl<MCFixup> &Fixups) const {
 219     switch (MI.getOperand(Op).getImm()) {
 220     default: assert (0 && "Not a valid rot_imm value!");
 221     case 0:  return 0;
 222     case 8:  return 1;
 223     case 16: return 2;
 224     case 24: return 3;
 225     }
 226   }
 227
 228   unsigned getImmMinusOneOpValue(const MCInst &MI, unsigned Op,
 229                                  SmallVectorImpl<MCFixup> &Fixups) const {
 230     return MI.getOperand(Op).getImm() - 1;
 231   }
 232
 233   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 234                                    SmallVectorImpl<MCFixup> &Fixups) const {
 235     return 64 - MI.getOperand(Op).getImm();
 236   }
 237
 238   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 239                                       SmallVectorImpl<MCFixup> &Fixups) const;
 240
 241   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 242                                   SmallVectorImpl<MCFixup> &Fixups) const;
 243   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 244                                       SmallVectorImpl<MCFixup> &Fixups) const;
 245   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 246                                         SmallVectorImpl<MCFixup> &Fixups) const;
 247   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 248                                      SmallVectorImpl<MCFixup> &Fixups) const;
 249
 250   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 251                                       unsigned EncodedValue) const;
 252   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 253                                           unsigned EncodedValue) const;
 254   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 255                                     unsigned EncodedValue) const;
 256
 257   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 258                                 unsigned EncodedValue) const;
 259
 260   void EmitByte(unsigned char C, raw_ostream &OS) const {
 261     OS << (char)C;
 262   }
 263
 264   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 265     // Output the constant in little endian byte order.
 266     for (unsigned i = 0; i != Size; ++i) {
 267       EmitByte(Val & 255, OS);
 268       Val >>= 8;
 269     }
 270   }
 271
 272   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 273                          SmallVectorImpl<MCFixup> &Fixups) const;
 274 };
 275
 276 } // end anonymous namespace
 277
 278 MCCodeEmitter *llvm::createARMMCCodeEmitter(const Target &, TargetMachine &TM,
 279                                             MCContext &Ctx) {
 280   return new ARMMCCodeEmitter(TM, Ctx);
 281 }
 282
 283 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 284 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 285 /// Thumb2 mode.
 286 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 287                                                  unsigned EncodedValue) const {
 288   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 289   if (Subtarget.isThumb2()) {
 290     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 291     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 292     // set to 1111.
 293     unsigned Bit24 = EncodedValue & 0x01000000;
 294     unsigned Bit28 = Bit24 << 4;
 295     EncodedValue &= 0xEFFFFFFF;
 296     EncodedValue |= Bit28;
 297     EncodedValue |= 0x0F000000;
 298   }
 299
 300   return EncodedValue;
 301 }
 302
 303 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 304 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 305 /// Thumb2 mode.
 306 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 307                                                  unsigned EncodedValue) const {
 308   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 309   if (Subtarget.isThumb2()) {
 310     EncodedValue &= 0xF0FFFFFF;
 311     EncodedValue |= 0x09000000;
 312   }
 313
 314   return EncodedValue;
 315 }
 316
 317 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 318 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 319 /// Thumb2 mode.
 320 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 321                                                  unsigned EncodedValue) const {
 322   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 323   if (Subtarget.isThumb2()) {
 324     EncodedValue &= 0x00FFFFFF;
 325     EncodedValue |= 0xEE000000;
 326   }
 327
 328   return EncodedValue;
 329 }
 330
 331 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 332 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 333 unsigned ARMMCCodeEmitter::
 334 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 335   if (TM.getSubtarget<ARMSubtarget>().isThumb2()) {
 336     EncodedValue &= 0x0FFFFFFF;
 337     EncodedValue |= 0xE0000000;
 338   }
 339   return EncodedValue;
 340 }
 341
 342 /// getMachineOpValue - Return binary encoding of operand. If the machine
 343 /// operand requires relocation, record the relocation and return zero.
 344 unsigned ARMMCCodeEmitter::
 345 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 346                   SmallVectorImpl<MCFixup> &Fixups) const {
 347   if (MO.isReg()) {
 348     unsigned Reg = MO.getReg();
 349     unsigned RegNo = getARMRegisterNumbering(Reg);
 350
 351     // Q registers are encoded as 2x their register number.
 352     switch (Reg) {
 353     default:
 354       return RegNo;
 355     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 356     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 357     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 358     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 359       return 2 * RegNo;
 360     }
 361   } else if (MO.isImm()) {
 362     return static_cast<unsigned>(MO.getImm());
 363   } else if (MO.isFPImm()) {
 364     return static_cast<unsigned>(APFloat(MO.getFPImm())
 365                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 366   }
 367
 368   llvm_unreachable("Unable to encode MCOperand!");
 369   return 0;
 370 }
 371
 372 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 373 bool ARMMCCodeEmitter::
 374 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 375                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 376   const MCOperand &MO  = MI.getOperand(OpIdx);
 377   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 378
 379   Reg = getARMRegisterNumbering(MO.getReg());
 380
 381   int32_t SImm = MO1.getImm();
 382   bool isAdd = true;
 383
 384   // Special value for #-0
 385   if (SImm == INT32_MIN)
 386     SImm = 0;
 387
 388   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 389   if (SImm < 0) {
 390     SImm = -SImm;
 391     isAdd = false;
 392   }
 393
 394   Imm = SImm;
 395   return isAdd;
 396 }
 397
 398 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 399 /// branch target.
 400 uint32_t ARMMCCodeEmitter::
 401 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 402                         SmallVectorImpl<MCFixup> &Fixups) const {
 403   const MCOperand &MO = MI.getOperand(OpIdx);
 404
 405   // If the destination is an immediate, we have nothing to do.
 406   if (MO.isImm()) return MO.getImm();
 407   assert (MO.isExpr() && "Unexpected branch target type!");
 408   const MCExpr *Expr = MO.getExpr();
 409   MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_branch);
 410   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 411
 412   // All of the information is in the fixup.
 413   return 0;
 414 }
 415
 416 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 417 /// ADR label target.
 418 uint32_t ARMMCCodeEmitter::
 419 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 420                    SmallVectorImpl<MCFixup> &Fixups) const {
 421   const MCOperand &MO = MI.getOperand(OpIdx);
 422   assert (MO.isExpr() && "Unexpected adr target type!");
 423   const MCExpr *Expr = MO.getExpr();
 424   MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_adr_pcrel_12);
 425   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 426   // All of the information is in the fixup.
 427   return 0;
 428 }
 429
 430 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 431 uint32_t ARMMCCodeEmitter::
 432 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 433                         SmallVectorImpl<MCFixup> &Fixups) const {
 434   // {17-13} = reg
 435   // {12}    = (U)nsigned (add == '1', sub == '0')
 436   // {11-0}  = imm12
 437   unsigned Reg, Imm12;
 438   bool isAdd = true;
 439   // If The first operand isn't a register, we have a label reference.
 440   const MCOperand &MO = MI.getOperand(OpIdx);
 441   if (!MO.isReg()) {
 442     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 443     Imm12 = 0;
 444     isAdd = false ; // 'U' bit is set as part of the fixup.
 445
 446     assert(MO.isExpr() && "Unexpected machine operand type!");
 447     const MCExpr *Expr = MO.getExpr();
 448     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 449     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 450
 451     ++MCNumCPRelocations;
 452   } else
 453     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 454
 455   uint32_t Binary = Imm12 & 0xfff;
 456   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 457   if (isAdd)
 458     Binary |= (1 << 12);
 459   Binary |= (Reg << 13);
 460   return Binary;
 461 }
 462
 463 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 464 /// 'reg +/- imm8<<2' operand.
 465 uint32_t ARMMCCodeEmitter::
 466 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 467                         SmallVectorImpl<MCFixup> &Fixups) const {
 468   // {17-13} = reg
 469   // {12}    = (U)nsigned (add == '1', sub == '0')
 470   // {11-0}  = imm8
 471   unsigned Reg, Imm8;
 472   bool isAdd = true;
 473   // If The first operand isn't a register, we have a label reference.
 474   const MCOperand &MO = MI.getOperand(OpIdx);
 475   if (!MO.isReg()) {
 476     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 477     Imm8 = 0;
 478     isAdd = false ; // 'U' bit is set as part of the fixup.
 479
 480     assert(MO.isExpr() && "Unexpected machine operand type!");
 481     const MCExpr *Expr = MO.getExpr();
 482     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 483     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 484
 485     ++MCNumCPRelocations;
 486   } else
 487     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 488
 489   uint32_t Binary = (Imm8 >> 2) & 0xff;
 490   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 491   if (isAdd)
 492     Binary |= (1 << 9);
 493   Binary |= (Reg << 9);
 494   return Binary;
 495 }
 496
 497 uint32_t ARMMCCodeEmitter::
 498 getMovtImmOpValue(const MCInst &MI, unsigned OpIdx,
 499                   SmallVectorImpl<MCFixup> &Fixups) const {
 500   // {20-16} = imm{15-12}
 501   // {11-0}  = imm{11-0}
 502   const MCOperand &MO = MI.getOperand(OpIdx);
 503   if (MO.isImm()) {
 504     return static_cast<unsigned>(MO.getImm());
 505   } else if (const MCSymbolRefExpr *Expr =
 506              dyn_cast<MCSymbolRefExpr>(MO.getExpr())) {
 507     MCFixupKind Kind;
 508     switch (Expr->getKind()) {
 509     default: assert(0 && "Unsupported ARMFixup");
 510     case MCSymbolRefExpr::VK_ARM_HI16:
 511       Kind = MCFixupKind(ARM::fixup_arm_movt_hi16);
 512       break;
 513     case MCSymbolRefExpr::VK_ARM_LO16:
 514       Kind = MCFixupKind(ARM::fixup_arm_movw_lo16);
 515       break;
 516     }
 517     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 518     return 0;
 519   };
 520   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 521   return 0;
 522 }
 523
 524 uint32_t ARMMCCodeEmitter::
 525 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 526                     SmallVectorImpl<MCFixup> &Fixups) const {
 527   const MCOperand &MO = MI.getOperand(OpIdx);
 528   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 529   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 530   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 531   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 532   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 533   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 534   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 535   unsigned SBits = getShiftOp(ShOp);
 536
 537   // {16-13} = Rn
 538   // {12}    = isAdd
 539   // {11-0}  = shifter
 540   //  {3-0}  = Rm
 541   //  {4}    = 0
 542   //  {6-5}  = type
 543   //  {11-7} = imm
 544   uint32_t Binary = Rm;
 545   Binary |= Rn << 13;
 546   Binary |= SBits << 5;
 547   Binary |= ShImm << 7;
 548   if (isAdd)
 549     Binary |= 1 << 12;
 550   return Binary;
 551 }
 552
 553 uint32_t ARMMCCodeEmitter::
 554 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 555                     SmallVectorImpl<MCFixup> &Fixups) const {
 556   // {17-14}  Rn
 557   // {13}     1 == imm12, 0 == Rm
 558   // {12}     isAdd
 559   // {11-0}   imm12/Rm
 560   const MCOperand &MO = MI.getOperand(OpIdx);
 561   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 562   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 563   Binary |= Rn << 14;
 564   return Binary;
 565 }
 566
 567 uint32_t ARMMCCodeEmitter::
 568 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 569                           SmallVectorImpl<MCFixup> &Fixups) const {
 570   // {13}     1 == imm12, 0 == Rm
 571   // {12}     isAdd
 572   // {11-0}   imm12/Rm
 573   const MCOperand &MO = MI.getOperand(OpIdx);
 574   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 575   unsigned Imm = MO1.getImm();
 576   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 577   bool isReg = MO.getReg() != 0;
 578   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 579   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 580   if (isReg) {
 581     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 582     Binary <<= 7;                    // Shift amount is bits [11:7]
 583     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 584     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 585   }
 586   return Binary | (isAdd << 12) | (isReg << 13);
 587 }
 588
 589 uint32_t ARMMCCodeEmitter::
 590 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 591                           SmallVectorImpl<MCFixup> &Fixups) const {
 592   // {9}      1 == imm8, 0 == Rm
 593   // {8}      isAdd
 594   // {7-4}    imm7_4/zero
 595   // {3-0}    imm3_0/Rm
 596   const MCOperand &MO = MI.getOperand(OpIdx);
 597   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 598   unsigned Imm = MO1.getImm();
 599   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 600   bool isImm = MO.getReg() == 0;
 601   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 602   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 603   if (!isImm)
 604     Imm8 = getARMRegisterNumbering(MO.getReg());
 605   return Imm8 | (isAdd << 8) | (isImm << 9);
 606 }
 607
 608 uint32_t ARMMCCodeEmitter::
 609 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 610                     SmallVectorImpl<MCFixup> &Fixups) const {
 611   // {13}     1 == imm8, 0 == Rm
 612   // {12-9}   Rn
 613   // {8}      isAdd
 614   // {7-4}    imm7_4/zero
 615   // {3-0}    imm3_0/Rm
 616   const MCOperand &MO = MI.getOperand(OpIdx);
 617   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 618   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 619   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 620   unsigned Imm = MO2.getImm();
 621   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 622   bool isImm = MO1.getReg() == 0;
 623   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 624   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 625   if (!isImm)
 626     Imm8 = getARMRegisterNumbering(MO1.getReg());
 627   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 628 }
 629
 630 /// getAddrModeSOpValue - Encode the t_addrmode_s# operands.
 631 static unsigned getAddrModeSOpValue(const MCInst &MI, unsigned OpIdx,
 632                                     unsigned Scale) {
 633   // [Rn, Rm]
 634   //   {5-3} = Rm
 635   //   {2-0} = Rn
 636   //
 637   // [Rn, #imm]
 638   //   {7-3} = imm5
 639   //   {2-0} = Rn
 640   const MCOperand &MO = MI.getOperand(OpIdx);
 641   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 642   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 643   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 644   unsigned Imm5 = (MO1.getImm() / Scale) & 0x1f;
 645
 646   if (MO2.getReg() != 0)
 647     // Is an immediate.
 648     Imm5 = getARMRegisterNumbering(MO2.getReg());
 649
 650   return (Imm5 << 3) | Rn;
 651 }
 652
 653 /// getAddrModeS4OpValue - Return encoding for t_addrmode_s4 operands.
 654 uint32_t ARMMCCodeEmitter::
 655 getAddrModeS4OpValue(const MCInst &MI, unsigned OpIdx,
 656                      SmallVectorImpl<MCFixup> &) const {
 657   return getAddrModeSOpValue(MI, OpIdx, 4);
 658 }
 659
 660 /// getAddrModeS2OpValue - Return encoding for t_addrmode_s2 operands.
 661 uint32_t ARMMCCodeEmitter::
 662 getAddrModeS2OpValue(const MCInst &MI, unsigned OpIdx,
 663                      SmallVectorImpl<MCFixup> &) const {
 664   return getAddrModeSOpValue(MI, OpIdx, 2);
 665 }
 666
 667 /// getAddrModeS1OpValue - Return encoding for t_addrmode_s1 operands.
 668 uint32_t ARMMCCodeEmitter::
 669 getAddrModeS1OpValue(const MCInst &MI, unsigned OpIdx,
 670                      SmallVectorImpl<MCFixup> &) const {
 671   return getAddrModeSOpValue(MI, OpIdx, 1);
 672 }
 673
 674 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 675 uint32_t ARMMCCodeEmitter::
 676 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 677                     SmallVectorImpl<MCFixup> &Fixups) const {
 678   // {12-9} = reg
 679   // {8}    = (U)nsigned (add == '1', sub == '0')
 680   // {7-0}  = imm8
 681   unsigned Reg, Imm8;
 682   bool isAdd;
 683   // If The first operand isn't a register, we have a label reference.
 684   const MCOperand &MO = MI.getOperand(OpIdx);
 685   if (!MO.isReg()) {
 686     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 687     Imm8 = 0;
 688     isAdd = false; // 'U' bit is handled as part of the fixup.
 689
 690     assert(MO.isExpr() && "Unexpected machine operand type!");
 691     const MCExpr *Expr = MO.getExpr();
 692     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 693     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 694
 695     ++MCNumCPRelocations;
 696   } else {
 697     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 698     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 699   }
 700
 701   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
 702   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 703   if (isAdd)
 704     Binary |= (1 << 8);
 705   Binary |= (Reg << 9);
 706   return Binary;
 707 }
 708
 709 unsigned ARMMCCodeEmitter::
 710 getSORegOpValue(const MCInst &MI, unsigned OpIdx,
 711                 SmallVectorImpl<MCFixup> &Fixups) const {
 712   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 713   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 714   // case the imm contains the amount to shift by.
 715   //
 716   // {3-0} = Rm.
 717   // {4}   = 1 if reg shift, 0 if imm shift
 718   // {6-5} = type
 719   //    If reg shift:
 720   //      {11-8} = Rs
 721   //      {7}    = 0
 722   //    else (imm shift)
 723   //      {11-7} = imm
 724
 725   const MCOperand &MO  = MI.getOperand(OpIdx);
 726   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 727   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 728   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 729
 730   // Encode Rm.
 731   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 732
 733   // Encode the shift opcode.
 734   unsigned SBits = 0;
 735   unsigned Rs = MO1.getReg();
 736   if (Rs) {
 737     // Set shift operand (bit[7:4]).
 738     // LSL - 0001
 739     // LSR - 0011
 740     // ASR - 0101
 741     // ROR - 0111
 742     // RRX - 0110 and bit[11:8] clear.
 743     switch (SOpc) {
 744     default: llvm_unreachable("Unknown shift opc!");
 745     case ARM_AM::lsl: SBits = 0x1; break;
 746     case ARM_AM::lsr: SBits = 0x3; break;
 747     case ARM_AM::asr: SBits = 0x5; break;
 748     case ARM_AM::ror: SBits = 0x7; break;
 749     case ARM_AM::rrx: SBits = 0x6; break;
 750     }
 751   } else {
 752     // Set shift operand (bit[6:4]).
 753     // LSL - 000
 754     // LSR - 010
 755     // ASR - 100
 756     // ROR - 110
 757     switch (SOpc) {
 758     default: llvm_unreachable("Unknown shift opc!");
 759     case ARM_AM::lsl: SBits = 0x0; break;
 760     case ARM_AM::lsr: SBits = 0x2; break;
 761     case ARM_AM::asr: SBits = 0x4; break;
 762     case ARM_AM::ror: SBits = 0x6; break;
 763     }
 764   }
 765
 766   Binary |= SBits << 4;
 767   if (SOpc == ARM_AM::rrx)
 768     return Binary;
 769
 770   // Encode the shift operation Rs or shift_imm (except rrx).
 771   if (Rs) {
 772     // Encode Rs bit[11:8].
 773     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 774     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 775   }
 776
 777   // Encode shift_imm bit[11:7].
 778   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 779 }
 780
 781 unsigned ARMMCCodeEmitter::
 782 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 783                 SmallVectorImpl<MCFixup> &Fixups) const {
 784   const MCOperand &MO1 = MI.getOperand(OpNum);
 785   const MCOperand &MO2 = MI.getOperand(OpNum+1);
 786   const MCOperand &MO3 = MI.getOperand(OpNum+2);
 787
 788   // Encoded as [Rn, Rm, imm].
 789   // FIXME: Needs fixup support.
 790   unsigned Value = getARMRegisterNumbering(MO1.getReg());
 791   Value <<= 4;
 792   Value |= getARMRegisterNumbering(MO2.getReg());
 793   Value <<= 2;
 794   Value |= MO3.getImm();
 795
 796   return Value;
 797 }
 798
 799 unsigned ARMMCCodeEmitter::
 800 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 801                          SmallVectorImpl<MCFixup> &Fixups) const {
 802   const MCOperand &MO1 = MI.getOperand(OpNum);
 803   const MCOperand &MO2 = MI.getOperand(OpNum+1);
 804
 805   // FIXME: Needs fixup support.
 806   unsigned Value = getARMRegisterNumbering(MO1.getReg());
 807
 808   // Even though the immediate is 8 bits long, we need 9 bits in order
 809   // to represent the (inverse of the) sign bit.
 810   Value <<= 9;
 811   int32_t tmp = (int32_t)MO2.getImm();
 812   if (tmp < 0)
 813     tmp = abs(tmp);
 814   else
 815     Value |= 256; // Set the ADD bit
 816   Value |= tmp & 255;
 817   return Value;
 818 }
 819
 820 unsigned ARMMCCodeEmitter::
 821 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 822                          SmallVectorImpl<MCFixup> &Fixups) const {
 823   const MCOperand &MO1 = MI.getOperand(OpNum);
 824
 825   // FIXME: Needs fixup support.
 826   unsigned Value = 0;
 827   int32_t tmp = (int32_t)MO1.getImm();
 828   if (tmp < 0)
 829     tmp = abs(tmp);
 830   else
 831     Value |= 256; // Set the ADD bit
 832   Value |= tmp & 255;
 833   return Value;
 834 }
 835
 836 unsigned ARMMCCodeEmitter::
 837 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 838                          SmallVectorImpl<MCFixup> &Fixups) const {
 839   const MCOperand &MO1 = MI.getOperand(OpNum);
 840
 841   // FIXME: Needs fixup support.
 842   unsigned Value = 0;
 843   int32_t tmp = (int32_t)MO1.getImm();
 844   if (tmp < 0)
 845     tmp = abs(tmp);
 846   else
 847     Value |= 4096; // Set the ADD bit
 848   Value |= tmp & 4095;
 849   return Value;
 850 }
 851
 852 unsigned ARMMCCodeEmitter::
 853 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
 854                 SmallVectorImpl<MCFixup> &Fixups) const {
 855   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
 856   // shifted. The second is the amount to shift by.
 857   //
 858   // {3-0} = Rm.
 859   // {4}   = 0
 860   // {6-5} = type
 861   // {11-7} = imm
 862
 863   const MCOperand &MO  = MI.getOperand(OpIdx);
 864   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 865   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
 866
 867   // Encode Rm.
 868   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 869
 870   // Encode the shift opcode.
 871   unsigned SBits = 0;
 872   // Set shift operand (bit[6:4]).
 873   // LSL - 000
 874   // LSR - 010
 875   // ASR - 100
 876   // ROR - 110
 877   switch (SOpc) {
 878   default: llvm_unreachable("Unknown shift opc!");
 879   case ARM_AM::lsl: SBits = 0x0; break;
 880   case ARM_AM::lsr: SBits = 0x2; break;
 881   case ARM_AM::asr: SBits = 0x4; break;
 882   case ARM_AM::ror: SBits = 0x6; break;
 883   }
 884
 885   Binary |= SBits << 4;
 886   if (SOpc == ARM_AM::rrx)
 887     return Binary;
 888
 889   // Encode shift_imm bit[11:7].
 890   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
 891 }
 892
 893 unsigned ARMMCCodeEmitter::
 894 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 895                                SmallVectorImpl<MCFixup> &Fixups) const {
 896   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
 897   // msb of the mask.
 898   const MCOperand &MO = MI.getOperand(Op);
 899   uint32_t v = ~MO.getImm();
 900   uint32_t lsb = CountTrailingZeros_32(v);
 901   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
 902   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
 903   return lsb | (msb << 5);
 904 }
 905
 906 unsigned ARMMCCodeEmitter::
 907 getRegisterListOpValue(const MCInst &MI, unsigned Op,
 908                        SmallVectorImpl<MCFixup> &Fixups) const {
 909   // VLDM/VSTM:
 910   //   {12-8} = Vd
 911   //   {7-0}  = Number of registers
 912   //
 913   // LDM/STM:
 914   //   {15-0}  = Bitfield of GPRs.
 915   unsigned Reg = MI.getOperand(Op).getReg();
 916   bool SPRRegs = ARM::SPRRegClass.contains(Reg);
 917   bool DPRRegs = ARM::DPRRegClass.contains(Reg);
 918
 919   unsigned Binary = 0;
 920
 921   if (SPRRegs || DPRRegs) {
 922     // VLDM/VSTM
 923     unsigned RegNo = getARMRegisterNumbering(Reg);
 924     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
 925     Binary |= (RegNo & 0x1f) << 8;
 926     if (SPRRegs)
 927       Binary |= NumRegs;
 928     else
 929       Binary |= NumRegs * 2;
 930   } else {
 931     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
 932       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
 933       Binary |= 1 << RegNo;
 934     }
 935   }
 936
 937   return Binary;
 938 }
 939
 940 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
 941 /// with the alignment operand.
 942 unsigned ARMMCCodeEmitter::
 943 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 944                            SmallVectorImpl<MCFixup> &Fixups) const {
 945   const MCOperand &Reg = MI.getOperand(Op);
 946   const MCOperand &Imm = MI.getOperand(Op + 1);
 947
 948   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
 949   unsigned Align = 0;
 950
 951   switch (Imm.getImm()) {
 952   default: break;
 953   case 2:
 954   case 4:
 955   case 8:  Align = 0x01; break;
 956   case 16: Align = 0x02; break;
 957   case 32: Align = 0x03; break;
 958   }
 959
 960   return RegNo | (Align << 4);
 961 }
 962
 963 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
 964 /// alignment operand for use in VLD-dup instructions.  This is the same as
 965 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
 966 /// different for VLD4-dup.
 967 unsigned ARMMCCodeEmitter::
 968 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 969                               SmallVectorImpl<MCFixup> &Fixups) const {
 970   const MCOperand &Reg = MI.getOperand(Op);
 971   const MCOperand &Imm = MI.getOperand(Op + 1);
 972
 973   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
 974   unsigned Align = 0;
 975
 976   switch (Imm.getImm()) {
 977   default: break;
 978   case 2:
 979   case 4:
 980   case 8:  Align = 0x01; break;
 981   case 16: Align = 0x03; break;
 982   }
 983
 984   return RegNo | (Align << 4);
 985 }
 986
 987 unsigned ARMMCCodeEmitter::
 988 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 989                           SmallVectorImpl<MCFixup> &Fixups) const {
 990   const MCOperand &MO = MI.getOperand(Op);
 991   if (MO.getReg() == 0) return 0x0D;
 992   return MO.getReg();
 993 }
 994
 995 void ARMMCCodeEmitter::
 996 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 997                   SmallVectorImpl<MCFixup> &Fixups) const {
 998   const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 999   // Pseudo instructions don't get encoded.
1000   const TargetInstrDesc &Desc = TII.get(MI.getOpcode());
1001   uint64_t TSFlags = Desc.TSFlags;
1002   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1003     return;
1004   int Size;
1005   // Basic size info comes from the TSFlags field.
1006   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
1007   default: llvm_unreachable("Unexpected instruction size!");
1008   case ARMII::Size2Bytes: Size = 2; break;
1009   case ARMII::Size4Bytes: Size = 4; break;
1010   }
1011   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1012   // Thumb 32-bit wide instructions need to be have the high order halfword
1013   // emitted first.
1014   if (Subtarget.isThumb() && Size == 4) {
1015     EmitConstant(Binary >> 16, 2, OS);
1016     EmitConstant(Binary & 0xffff, 2, OS);
1017   } else
1018     EmitConstant(Binary, Size, OS);
1019   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1020 }
1021
1022 #include "ARMGenMCCodeEmitter.inc"