lib/Target/ARM/ARMLoadStoreOptimizer.cpp

   1 //===-- ARMLoadStoreOptimizer.cpp - ARM load / store opt. pass ----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Evan Cheng and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that performs load / store related peephole
  11 // optimizations. This pass should be run after register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-ldst-opt"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/SmallVector.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/MachineBasicBlock.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstr.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/RegisterScavenging.h"
  28 #include "llvm/Support/Compiler.h"
  29 #include "llvm/Target/MRegisterInfo.h"
  30 #include "llvm/Target/TargetInstrInfo.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 using namespace llvm;
  33
  34 STATISTIC(NumLDMGened , "Number of ldm instructions generated");
  35 STATISTIC(NumSTMGened , "Number of stm instructions generated");
  36 STATISTIC(NumFLDMGened, "Number of fldm instructions generated");
  37 STATISTIC(NumFSTMGened, "Number of fstm instructions generated");
  38
  39 namespace {
  40   struct VISIBILITY_HIDDEN ARMLoadStoreOpt : public MachineFunctionPass {
  41     static char ID;
  42     ARMLoadStoreOpt() : MachineFunctionPass((intptr_t)&ID) {}
  43
  44     const TargetInstrInfo *TII;
  45     const MRegisterInfo *MRI;
  46     ARMFunctionInfo *AFI;
  47     RegScavenger *RS;
  48
  49     virtual bool runOnMachineFunction(MachineFunction &Fn);
  50
  51     virtual const char *getPassName() const {
  52       return "ARM load / store optimization pass";
  53     }
  54
  55   private:
  56     struct MemOpQueueEntry {
  57       int Offset;
  58       unsigned Position;
  59       MachineBasicBlock::iterator MBBI;
  60       bool Merged;
  61       MemOpQueueEntry(int o, int p, MachineBasicBlock::iterator i)
  62         : Offset(o), Position(p), MBBI(i), Merged(false) {};
  63     };
  64     typedef SmallVector<MemOpQueueEntry,8> MemOpQueue;
  65     typedef MemOpQueue::iterator MemOpQueueIter;
  66
  67     SmallVector<MachineBasicBlock::iterator, 4>
  68     MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex, unsigned Base,
  69                  int Opcode, unsigned Size, ARMCC::CondCodes Pred,
  70                  unsigned Scratch, MemOpQueue &MemOps);
  71
  72     void AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps);
  73     bool LoadStoreMultipleOpti(MachineBasicBlock &MBB);
  74     bool MergeReturnIntoLDM(MachineBasicBlock &MBB);
  75   };
  76   char ARMLoadStoreOpt::ID = 0;
  77 }
  78
  79 /// createARMLoadStoreOptimizationPass - returns an instance of the load / store
  80 /// optimization pass.
  81 FunctionPass *llvm::createARMLoadStoreOptimizationPass() {
  82   return new ARMLoadStoreOpt();
  83 }
  84
  85 static int getLoadStoreMultipleOpcode(int Opcode) {
  86   switch (Opcode) {
  87   case ARM::LDR:
  88     NumLDMGened++;
  89     return ARM::LDM;
  90   case ARM::STR:
  91     NumSTMGened++;
  92     return ARM::STM;
  93   case ARM::FLDS:
  94     NumFLDMGened++;
  95     return ARM::FLDMS;
  96   case ARM::FSTS:
  97     NumFSTMGened++;
  98     return ARM::FSTMS;
  99   case ARM::FLDD:
 100     NumFLDMGened++;
 101     return ARM::FLDMD;
 102   case ARM::FSTD:
 103     NumFSTMGened++;
 104     return ARM::FSTMD;
 105   default: abort();
 106   }
 107   return 0;
 108 }
 109
 110 /// mergeOps - Create and insert a LDM or STM with Base as base register and
 111 /// registers in Regs as the register operands that would be loaded / stored.
 112 /// It returns true if the transformation is done.
 113 static bool mergeOps(MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI,
 114                      int Offset, unsigned Base, bool BaseKill, int Opcode,
 115                      ARMCC::CondCodes Pred, unsigned Scratch,
 116                      SmallVector<std::pair<unsigned, bool>, 8> &Regs,
 117                      const TargetInstrInfo *TII) {
 118   // Only a single register to load / store. Don't bother.
 119   unsigned NumRegs = Regs.size();
 120   if (NumRegs <= 1)
 121     return false;
 122
 123   ARM_AM::AMSubMode Mode = ARM_AM::ia;
 124   bool isAM4 = Opcode == ARM::LDR || Opcode == ARM::STR;
 125   if (isAM4 && Offset == 4)
 126     Mode = ARM_AM::ib;
 127   else if (isAM4 && Offset == -4 * (int)NumRegs + 4)
 128     Mode = ARM_AM::da;
 129   else if (isAM4 && Offset == -4 * (int)NumRegs)
 130     Mode = ARM_AM::db;
 131   else if (Offset != 0) {
 132     // If starting offset isn't zero, insert a MI to materialize a new base.
 133     // But only do so if it is cost effective, i.e. merging more than two
 134     // loads / stores.
 135     if (NumRegs <= 2)
 136       return false;
 137
 138     unsigned NewBase;
 139     if (Opcode == ARM::LDR)
 140       // If it is a load, then just use one of the destination register to
 141       // use as the new base.
 142       NewBase = Regs[NumRegs-1].first;
 143     else {
 144       // Use the scratch register to use as a new base.
 145       NewBase = Scratch;
 146       if (NewBase == 0)
 147         return false;
 148     }
 149     int BaseOpc = ARM::ADDri;
 150     if (Offset < 0) {
 151       BaseOpc = ARM::SUBri;
 152       Offset = - Offset;
 153     }
 154     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 155     if (ImmedOffset == -1)
 156       return false;  // Probably not worth it then.
 157
 158     BuildMI(MBB, MBBI, TII->get(BaseOpc), NewBase)
 159       .addReg(Base, false, false, BaseKill).addImm(ImmedOffset).addImm(Pred);
 160     Base = NewBase;
 161     BaseKill = true;  // New base is always killed right its use.
 162   }
 163
 164   bool isDPR = Opcode == ARM::FLDD || Opcode == ARM::FSTD;
 165   bool isDef = Opcode == ARM::LDR || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 166   Opcode = getLoadStoreMultipleOpcode(Opcode);
 167   MachineInstrBuilder MIB = (isAM4)
 168     ? BuildMI(MBB, MBBI, TII->get(Opcode)).addReg(Base, false, false, BaseKill)
 169         .addImm(ARM_AM::getAM4ModeImm(Mode)).addImm(Pred)
 170     : BuildMI(MBB, MBBI, TII->get(Opcode)).addReg(Base, false, false, BaseKill)
 171         .addImm(ARM_AM::getAM5Opc(Mode, false, isDPR ? NumRegs<<1 : NumRegs))
 172         .addImm(Pred);
 173   for (unsigned i = 0; i != NumRegs; ++i)
 174     MIB = MIB.addReg(Regs[i].first, isDef, false, Regs[i].second);
 175
 176   return true;
 177 }
 178
 179 /// MergeLDR_STR - Merge a number of load / store instructions into one or more
 180 /// load / store multiple instructions.
 181 SmallVector<MachineBasicBlock::iterator, 4>
 182 ARMLoadStoreOpt::MergeLDR_STR(MachineBasicBlock &MBB, unsigned SIndex,
 183                               unsigned Base, int Opcode, unsigned Size,
 184                               ARMCC::CondCodes Pred, unsigned Scratch,
 185                               MemOpQueue &MemOps) {
 186   SmallVector<MachineBasicBlock::iterator, 4> Merges;
 187   bool isAM4 = Opcode == ARM::LDR || Opcode == ARM::STR;
 188   int Offset = MemOps[SIndex].Offset;
 189   int SOffset = Offset;
 190   unsigned Pos = MemOps[SIndex].Position;
 191   MachineBasicBlock::iterator Loc = MemOps[SIndex].MBBI;
 192   unsigned PReg = MemOps[SIndex].MBBI->getOperand(0).getReg();
 193   unsigned PRegNum = ARMRegisterInfo::getRegisterNumbering(PReg);
 194   bool isKill = MemOps[SIndex].MBBI->getOperand(0).isKill();
 195
 196   SmallVector<std::pair<unsigned,bool>, 8> Regs;
 197   Regs.push_back(std::make_pair(PReg, isKill));
 198   for (unsigned i = SIndex+1, e = MemOps.size(); i != e; ++i) {
 199     int NewOffset = MemOps[i].Offset;
 200     unsigned Reg = MemOps[i].MBBI->getOperand(0).getReg();
 201     unsigned RegNum = ARMRegisterInfo::getRegisterNumbering(Reg);
 202     isKill = MemOps[i].MBBI->getOperand(0).isKill();
 203     // AM4 - register numbers in ascending order.
 204     // AM5 - consecutive register numbers in ascending order.
 205     if (NewOffset == Offset + (int)Size &&
 206         ((isAM4 && RegNum > PRegNum) || RegNum == PRegNum+1)) {
 207       Offset += Size;
 208       Regs.push_back(std::make_pair(Reg, isKill));
 209       PRegNum = RegNum;
 210     } else {
 211       // Can't merge this in. Try merge the earlier ones first.
 212       if (mergeOps(MBB, ++Loc, SOffset, Base, false, Opcode, Pred, Scratch,
 213                    Regs, TII)) {
 214         Merges.push_back(prior(Loc));
 215         for (unsigned j = SIndex; j < i; ++j) {
 216           MBB.erase(MemOps[j].MBBI);
 217           MemOps[j].Merged = true;
 218         }
 219       }
 220       SmallVector<MachineBasicBlock::iterator, 4> Merges2 =
 221         MergeLDR_STR(MBB, i, Base, Opcode, Size, Pred, Scratch, MemOps);
 222       Merges.append(Merges2.begin(), Merges2.end());
 223       return Merges;
 224     }
 225
 226     if (MemOps[i].Position > Pos) {
 227       Pos = MemOps[i].Position;
 228       Loc = MemOps[i].MBBI;
 229     }
 230   }
 231
 232   bool BaseKill = Loc->findRegisterUseOperandIdx(Base, true) != -1;
 233   if (mergeOps(MBB, ++Loc, SOffset, Base, BaseKill, Opcode, Pred, Scratch,
 234                Regs, TII)) {
 235     Merges.push_back(prior(Loc));
 236     for (unsigned i = SIndex, e = MemOps.size(); i != e; ++i) {
 237       MBB.erase(MemOps[i].MBBI);
 238       MemOps[i].Merged = true;
 239     }
 240   }
 241
 242   return Merges;
 243 }
 244
 245 /// getInstrPredicate - If instruction is predicated, returns its predicate
 246 /// condition, otherwise returns AL.
 247 static ARMCC::CondCodes getInstrPredicate(MachineInstr *MI) {
 248   int PIdx = MI->findFirstPredOperandIdx();
 249   return PIdx == -1 ? ARMCC::AL
 250                     : (ARMCC::CondCodes)MI->getOperand(PIdx).getImmedValue();
 251 }
 252
 253 static inline bool isMatchingDecrement(MachineInstr *MI, unsigned Base,
 254                                        unsigned Bytes, ARMCC::CondCodes Pred) {
 255   return (MI && MI->getOpcode() == ARM::SUBri &&
 256           MI->getOperand(0).getReg() == Base &&
 257           MI->getOperand(1).getReg() == Base &&
 258           ARM_AM::getAM2Offset(MI->getOperand(2).getImm()) == Bytes &&
 259           getInstrPredicate(MI) == Pred);
 260 }
 261
 262 static inline bool isMatchingIncrement(MachineInstr *MI, unsigned Base,
 263                                        unsigned Bytes, ARMCC::CondCodes Pred) {
 264   return (MI && MI->getOpcode() == ARM::ADDri &&
 265           MI->getOperand(0).getReg() == Base &&
 266           MI->getOperand(1).getReg() == Base &&
 267           ARM_AM::getAM2Offset(MI->getOperand(2).getImm()) == Bytes &&
 268           getInstrPredicate(MI) == Pred);
 269 }
 270
 271 static inline unsigned getLSMultipleTransferSize(MachineInstr *MI) {
 272   switch (MI->getOpcode()) {
 273   default: return 0;
 274   case ARM::LDR:
 275   case ARM::STR:
 276   case ARM::FLDS:
 277   case ARM::FSTS:
 278     return 4;
 279   case ARM::FLDD:
 280   case ARM::FSTD:
 281     return 8;
 282   case ARM::LDM:
 283   case ARM::STM:
 284     return (MI->getNumOperands() - 3) * 4;
 285   case ARM::FLDMS:
 286   case ARM::FSTMS:
 287   case ARM::FLDMD:
 288   case ARM::FSTMD:
 289     return ARM_AM::getAM5Offset(MI->getOperand(1).getImm()) * 4;
 290   }
 291 }
 292
 293 /// mergeBaseUpdateLSMultiple - Fold proceeding/trailing inc/dec of base
 294 /// register into the LDM/STM/FLDM{D|S}/FSTM{D|S} op when possible:
 295 ///
 296 /// stmia rn, <ra, rb, rc>
 297 /// rn := rn + 4 * 3;
 298 /// =>
 299 /// stmia rn!, <ra, rb, rc>
 300 ///
 301 /// rn := rn - 4 * 3;
 302 /// ldmia rn, <ra, rb, rc>
 303 /// =>
 304 /// ldmdb rn!, <ra, rb, rc>
 305 static bool mergeBaseUpdateLSMultiple(MachineBasicBlock &MBB,
 306                                       MachineBasicBlock::iterator MBBI) {
 307   MachineInstr *MI = MBBI;
 308   unsigned Base = MI->getOperand(0).getReg();
 309   unsigned Bytes = getLSMultipleTransferSize(MI);
 310   ARMCC::CondCodes Pred = getInstrPredicate(MI);
 311   int Opcode = MI->getOpcode();
 312   bool isAM4 = Opcode == ARM::LDM || Opcode == ARM::STM;
 313
 314   if (isAM4) {
 315     if (ARM_AM::getAM4WBFlag(MI->getOperand(1).getImm()))
 316       return false;
 317
 318     // Can't use the updating AM4 sub-mode if the base register is also a dest
 319     // register. e.g. ldmdb r0!, {r0, r1, r2}. The behavior is undefined.
 320     for (unsigned i = 3, e = MI->getNumOperands(); i != e; ++i) {
 321       if (MI->getOperand(i).getReg() == Base)
 322         return false;
 323     }
 324
 325     ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(1).getImm());
 326     if (MBBI != MBB.begin()) {
 327       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 328       if (Mode == ARM_AM::ia &&
 329           isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 330         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::db, true));
 331         MBB.erase(PrevMBBI);
 332         return true;
 333       } else if (Mode == ARM_AM::ib &&
 334                  isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 335         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(ARM_AM::da, true));
 336         MBB.erase(PrevMBBI);
 337         return true;
 338       }
 339     }
 340
 341     if (MBBI != MBB.end()) {
 342       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 343       if ((Mode == ARM_AM::ia || Mode == ARM_AM::ib) &&
 344           isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 345         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 346         MBB.erase(NextMBBI);
 347         return true;
 348       } else if ((Mode == ARM_AM::da || Mode == ARM_AM::db) &&
 349                  isMatchingDecrement(NextMBBI, Base, Bytes, Pred)) {
 350         MI->getOperand(1).setImm(ARM_AM::getAM4ModeImm(Mode, true));
 351         MBB.erase(NextMBBI);
 352         return true;
 353       }
 354     }
 355   } else {
 356     // FLDM{D|S}, FSTM{D|S} addressing mode 5 ops.
 357     if (ARM_AM::getAM5WBFlag(MI->getOperand(1).getImm()))
 358       return false;
 359
 360     ARM_AM::AMSubMode Mode = ARM_AM::getAM5SubMode(MI->getOperand(1).getImm());
 361     unsigned Offset = ARM_AM::getAM5Offset(MI->getOperand(1).getImm());
 362     if (MBBI != MBB.begin()) {
 363       MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 364       if (Mode == ARM_AM::ia &&
 365           isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 366         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::db, true, Offset));
 367         MBB.erase(PrevMBBI);
 368         return true;
 369       }
 370     }
 371
 372     if (MBBI != MBB.end()) {
 373       MachineBasicBlock::iterator NextMBBI = next(MBBI);
 374       if (Mode == ARM_AM::ia &&
 375           isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 376         MI->getOperand(1).setImm(ARM_AM::getAM5Opc(ARM_AM::ia, true, Offset));
 377         MBB.erase(NextMBBI);
 378       }
 379       return true;
 380     }
 381   }
 382
 383   return false;
 384 }
 385
 386 static unsigned getPreIndexedLoadStoreOpcode(unsigned Opc) {
 387   switch (Opc) {
 388   case ARM::LDR: return ARM::LDR_PRE;
 389   case ARM::STR: return ARM::STR_PRE;
 390   case ARM::FLDS: return ARM::FLDMS;
 391   case ARM::FLDD: return ARM::FLDMD;
 392   case ARM::FSTS: return ARM::FSTMS;
 393   case ARM::FSTD: return ARM::FSTMD;
 394   default: abort();
 395   }
 396   return 0;
 397 }
 398
 399 static unsigned getPostIndexedLoadStoreOpcode(unsigned Opc) {
 400   switch (Opc) {
 401   case ARM::LDR: return ARM::LDR_POST;
 402   case ARM::STR: return ARM::STR_POST;
 403   case ARM::FLDS: return ARM::FLDMS;
 404   case ARM::FLDD: return ARM::FLDMD;
 405   case ARM::FSTS: return ARM::FSTMS;
 406   case ARM::FSTD: return ARM::FSTMD;
 407   default: abort();
 408   }
 409   return 0;
 410 }
 411
 412 /// mergeBaseUpdateLoadStore - Fold proceeding/trailing inc/dec of base
 413 /// register into the LDR/STR/FLD{D|S}/FST{D|S} op when possible:
 414 static bool mergeBaseUpdateLoadStore(MachineBasicBlock &MBB,
 415                                      MachineBasicBlock::iterator MBBI,
 416                                      const TargetInstrInfo *TII) {
 417   MachineInstr *MI = MBBI;
 418   unsigned Base = MI->getOperand(1).getReg();
 419   bool BaseKill = MI->getOperand(1).isKill();
 420   unsigned Bytes = getLSMultipleTransferSize(MI);
 421   int Opcode = MI->getOpcode();
 422   bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 423   if ((isAM2 && ARM_AM::getAM2Offset(MI->getOperand(3).getImm()) != 0) ||
 424       (!isAM2 && ARM_AM::getAM5Offset(MI->getOperand(2).getImm()) != 0))
 425     return false;
 426
 427   bool isLd = Opcode == ARM::LDR || Opcode == ARM::FLDS || Opcode == ARM::FLDD;
 428   // Can't do the merge if the destination register is the same as the would-be
 429   // writeback register.
 430   if (isLd && MI->getOperand(0).getReg() == Base)
 431     return false;
 432
 433   ARMCC::CondCodes Pred = getInstrPredicate(MI);
 434   bool DoMerge = false;
 435   ARM_AM::AddrOpc AddSub = ARM_AM::add;
 436   unsigned NewOpc = 0;
 437   if (MBBI != MBB.begin()) {
 438     MachineBasicBlock::iterator PrevMBBI = prior(MBBI);
 439     if (isMatchingDecrement(PrevMBBI, Base, Bytes, Pred)) {
 440       DoMerge = true;
 441       AddSub = ARM_AM::sub;
 442       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 443     } else if (isAM2 && isMatchingIncrement(PrevMBBI, Base, Bytes, Pred)) {
 444       DoMerge = true;
 445       NewOpc = getPreIndexedLoadStoreOpcode(Opcode);
 446     }
 447     if (DoMerge)
 448       MBB.erase(PrevMBBI);
 449   }
 450
 451   if (!DoMerge && MBBI != MBB.end()) {
 452     MachineBasicBlock::iterator NextMBBI = next(MBBI);
 453     if (isAM2 && isMatchingDecrement(NextMBBI, Base, Bytes, Pred)) {
 454       DoMerge = true;
 455       AddSub = ARM_AM::sub;
 456       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 457     } else if (isMatchingIncrement(NextMBBI, Base, Bytes, Pred)) {
 458       DoMerge = true;
 459       NewOpc = getPostIndexedLoadStoreOpcode(Opcode);
 460     }
 461     if (DoMerge)
 462       MBB.erase(NextMBBI);
 463   }
 464
 465   if (!DoMerge)
 466     return false;
 467
 468   bool isDPR = NewOpc == ARM::FLDMD || NewOpc == ARM::FSTMD;
 469   unsigned Offset = isAM2 ? ARM_AM::getAM2Opc(AddSub, Bytes, ARM_AM::no_shift)
 470     : ARM_AM::getAM5Opc((AddSub == ARM_AM::sub) ? ARM_AM::db : ARM_AM::ia,
 471                         true, isDPR ? 2 : 1);
 472   if (isLd) {
 473     if (isAM2)
 474       // LDR_PRE, LDR_POST;
 475       BuildMI(MBB, MBBI, TII->get(NewOpc), MI->getOperand(0).getReg())
 476         .addReg(Base, true)
 477         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred);
 478     else
 479       // FLDMS, FLDMD
 480       BuildMI(MBB, MBBI, TII->get(NewOpc)).addReg(Base, false, false, BaseKill)
 481         .addImm(Offset).addImm(Pred).addReg(MI->getOperand(0).getReg(), true);
 482   } else {
 483     MachineOperand &MO = MI->getOperand(0);
 484     if (isAM2)
 485       // STR_PRE, STR_POST;
 486       BuildMI(MBB, MBBI, TII->get(NewOpc), Base)
 487         .addReg(MO.getReg(), false, false, MO.isKill())
 488         .addReg(Base).addReg(0).addImm(Offset).addImm(Pred);
 489     else
 490       // FSTMS, FSTMD
 491       BuildMI(MBB, MBBI, TII->get(NewOpc)).addReg(Base).addImm(Offset)
 492         .addImm(Pred).addReg(MO.getReg(), false, false, MO.isKill());
 493   }
 494   MBB.erase(MBBI);
 495
 496   return true;
 497 }
 498
 499 /// isMemoryOp - Returns true if instruction is a memory operations (that this
 500 /// pass is capable of operating on).
 501 static bool isMemoryOp(MachineInstr *MI) {
 502   int Opcode = MI->getOpcode();
 503   switch (Opcode) {
 504   default: break;
 505   case ARM::LDR:
 506   case ARM::STR:
 507     return MI->getOperand(1).isRegister() && MI->getOperand(2).getReg() == 0;
 508   case ARM::FLDS:
 509   case ARM::FSTS:
 510     return MI->getOperand(1).isRegister();
 511   case ARM::FLDD:
 512   case ARM::FSTD:
 513     return MI->getOperand(1).isRegister();
 514   }
 515   return false;
 516 }
 517
 518 /// AdvanceRS - Advance register scavenger to just before the earliest memory
 519 /// op that is being merged.
 520 void ARMLoadStoreOpt::AdvanceRS(MachineBasicBlock &MBB, MemOpQueue &MemOps) {
 521   MachineBasicBlock::iterator Loc = MemOps[0].MBBI;
 522   unsigned Position = MemOps[0].Position;
 523   for (unsigned i = 1, e = MemOps.size(); i != e; ++i) {
 524     if (MemOps[i].Position < Position) {
 525       Position = MemOps[i].Position;
 526       Loc = MemOps[i].MBBI;
 527     }
 528   }
 529
 530   if (Loc != MBB.begin())
 531     RS->forward(prior(Loc));
 532 }
 533
 534 /// LoadStoreMultipleOpti - An optimization pass to turn multiple LDR / STR
 535 /// ops of the same base and incrementing offset into LDM / STM ops.
 536 bool ARMLoadStoreOpt::LoadStoreMultipleOpti(MachineBasicBlock &MBB) {
 537   unsigned NumMerges = 0;
 538   unsigned NumMemOps = 0;
 539   MemOpQueue MemOps;
 540   unsigned CurrBase = 0;
 541   int CurrOpc = -1;
 542   unsigned CurrSize = 0;
 543   ARMCC::CondCodes CurrPred = ARMCC::AL;
 544   unsigned Position = 0;
 545
 546   RS->enterBasicBlock(&MBB);
 547   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
 548   while (MBBI != E) {
 549     bool Advance  = false;
 550     bool TryMerge = false;
 551     bool Clobber  = false;
 552
 553     bool isMemOp = isMemoryOp(MBBI);
 554     if (isMemOp) {
 555       int Opcode = MBBI->getOpcode();
 556       bool isAM2 = Opcode == ARM::LDR || Opcode == ARM::STR;
 557       unsigned Size = getLSMultipleTransferSize(MBBI);
 558       unsigned Base = MBBI->getOperand(1).getReg();
 559       ARMCC::CondCodes Pred = getInstrPredicate(MBBI);
 560       const TargetInstrDescriptor *TID = MBBI->getInstrDescriptor();
 561       unsigned OffField = MBBI->getOperand(TID->numOperands-2).getImm();
 562       int Offset = isAM2
 563         ? ARM_AM::getAM2Offset(OffField) : ARM_AM::getAM5Offset(OffField) * 4;
 564       if (isAM2) {
 565         if (ARM_AM::getAM2Op(OffField) == ARM_AM::sub)
 566           Offset = -Offset;
 567       } else {
 568         if (ARM_AM::getAM5Op(OffField) == ARM_AM::sub)
 569           Offset = -Offset;
 570       }
 571       // Watch out for:
 572       // r4 := ldr [r5]
 573       // r5 := ldr [r5, #4]
 574       // r6 := ldr [r5, #8]
 575       //
 576       // The second ldr has effectively broken the chain even though it
 577       // looks like the later ldr(s) use the same base register. Try to
 578       // merge the ldr's so far, including this one. But don't try to
 579       // combine the following ldr(s).
 580       Clobber = (Opcode == ARM::LDR && Base == MBBI->getOperand(0).getReg());
 581       if (CurrBase == 0 && !Clobber) {
 582         // Start of a new chain.
 583         CurrBase = Base;
 584         CurrOpc  = Opcode;
 585         CurrSize = Size;
 586         CurrPred = Pred;
 587         MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 588         NumMemOps++;
 589         Advance = true;
 590       } else {
 591         if (Clobber) {
 592           TryMerge = true;
 593           Advance = true;
 594         }
 595
 596         if (CurrOpc == Opcode && CurrBase == Base && CurrPred == Pred) {
 597           // Continue adding to the queue.
 598           if (Offset > MemOps.back().Offset) {
 599             MemOps.push_back(MemOpQueueEntry(Offset, Position, MBBI));
 600             NumMemOps++;
 601             Advance = true;
 602           } else {
 603             for (MemOpQueueIter I = MemOps.begin(), E = MemOps.end();
 604                  I != E; ++I) {
 605               if (Offset < I->Offset) {
 606                 MemOps.insert(I, MemOpQueueEntry(Offset, Position, MBBI));
 607                 NumMemOps++;
 608                 Advance = true;
 609                 break;
 610               } else if (Offset == I->Offset) {
 611                 // Collision! This can't be merged!
 612                 break;
 613               }
 614             }
 615           }
 616         }
 617       }
 618     }
 619
 620     if (Advance) {
 621       ++Position;
 622       ++MBBI;
 623     } else
 624       TryMerge = true;
 625
 626     if (TryMerge) {
 627       if (NumMemOps > 1) {
 628         // Try to find a free register to use as a new base in case it's needed.
 629         // First advance to the instruction just before the start of the chain.
 630         AdvanceRS(MBB, MemOps);
 631         // Find a scratch register. Make sure it's a call clobbered register or
 632         // a spilled callee-saved register.
 633         unsigned Scratch = RS->FindUnusedReg(&ARM::GPRRegClass, true);
 634         if (!Scratch)
 635           Scratch = RS->FindUnusedReg(&ARM::GPRRegClass,
 636                                       AFI->getSpilledCSRegisters());
 637         // Process the load / store instructions.
 638         RS->forward(prior(MBBI));
 639
 640         // Merge ops.
 641         SmallVector<MachineBasicBlock::iterator,4> MBBII =
 642           MergeLDR_STR(MBB, 0, CurrBase, CurrOpc, CurrSize, CurrPred,
 643                        Scratch, MemOps);
 644
 645         // Try folding preceeding/trailing base inc/dec into the generated
 646         // LDM/STM ops.
 647         for (unsigned i = 0, e = MBBII.size(); i < e; ++i)
 648           if (mergeBaseUpdateLSMultiple(MBB, MBBII[i]))
 649             NumMerges++;
 650         NumMerges += MBBII.size();
 651
 652         // Try folding preceeding/trailing base inc/dec into those load/store
 653         // that were not merged to form LDM/STM ops.
 654         for (unsigned i = 0; i != NumMemOps; ++i)
 655           if (!MemOps[i].Merged)
 656             if (mergeBaseUpdateLoadStore(MBB, MemOps[i].MBBI, TII))
 657               NumMerges++;
 658
 659         // RS may be pointing to an instruction that's deleted.
 660         RS->skipTo(prior(MBBI));
 661       }
 662
 663       CurrBase = 0;
 664       CurrOpc = -1;
 665       CurrSize = 0;
 666       CurrPred = ARMCC::AL;
 667       if (NumMemOps) {
 668         MemOps.clear();
 669         NumMemOps = 0;
 670       }
 671
 672       // If iterator hasn't been advanced and this is not a memory op, skip it.
 673       // It can't start a new chain anyway.
 674       if (!Advance && !isMemOp && MBBI != E) {
 675         ++Position;
 676         ++MBBI;
 677       }
 678     }
 679   }
 680   return NumMerges > 0;
 681 }
 682
 683 /// MergeReturnIntoLDM - If this is a exit BB, try merging the return op
 684 /// (bx lr) into the preceeding stack restore so it directly restore the value
 685 /// of LR into pc.
 686 ///   ldmfd sp!, {r7, lr}
 687 ///   bx lr
 688 /// =>
 689 ///   ldmfd sp!, {r7, pc}
 690 bool ARMLoadStoreOpt::MergeReturnIntoLDM(MachineBasicBlock &MBB) {
 691   if (MBB.empty()) return false;
 692
 693   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 694   if (MBBI->getOpcode() == ARM::BX_RET && MBBI != MBB.begin()) {
 695     MachineInstr *PrevMI = prior(MBBI);
 696     if (PrevMI->getOpcode() == ARM::LDM) {
 697       MachineOperand &MO = PrevMI->getOperand(PrevMI->getNumOperands()-1);
 698       if (MO.getReg() == ARM::LR) {
 699         PrevMI->setInstrDescriptor(TII->get(ARM::LDM_RET));
 700         MO.setReg(ARM::PC);
 701         MBB.erase(MBBI);
 702         return true;
 703       }
 704     }
 705   }
 706   return false;
 707 }
 708
 709 bool ARMLoadStoreOpt::runOnMachineFunction(MachineFunction &Fn) {
 710   const TargetMachine &TM = Fn.getTarget();
 711   AFI = Fn.getInfo<ARMFunctionInfo>();
 712   TII = TM.getInstrInfo();
 713   MRI = TM.getRegisterInfo();
 714   RS = new RegScavenger();
 715
 716   bool Modified = false;
 717   for (MachineFunction::iterator MFI = Fn.begin(), E = Fn.end(); MFI != E;
 718        ++MFI) {
 719     MachineBasicBlock &MBB = *MFI;
 720     Modified |= LoadStoreMultipleOpti(MBB);
 721     Modified |= MergeReturnIntoLDM(MBB);
 722   }
 723
 724   delete RS;
 725   return Modified;
 726 }