lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpLoad_m, IIC_fpLoad_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 211                 Requires<[HasVFP2]>;
 212 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 213                 Requires<[HasVFP2]>;
 214 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 215                 Requires<[HasVFP2]>;
 216 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 217                 Requires<[HasVFP2]>;
 218 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 219                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 220 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 221                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 222 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 223                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 224 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 225                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 226
 227 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 228 // pre-armv6 cores.
 229 // These instruction are deprecated so we don't want them to get selected.
 230 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 231   // Unknown precision
 232   def XIA :
 233     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 234           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 235     let Inst{24-23} = 0b01;       // Increment After
 236     let Inst{21}    = 0;          // No writeback
 237     let Inst{20}    = L_bit;
 238   }
 239   def XIA_UPD :
 240     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 241           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 242     let Inst{24-23} = 0b01;         // Increment After
 243     let Inst{21}    = 1;            // Writeback
 244     let Inst{20}    = L_bit;
 245   }
 246   def XDB_UPD :
 247     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 248           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 249     let Inst{24-23} = 0b10;         // Decrement Before
 250     let Inst{21}    = 1;
 251     let Inst{20}    = L_bit;
 252   }
 253 }
 254
 255 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 256 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 257
 258 //===----------------------------------------------------------------------===//
 259 // FP Binary Operations.
 260 //
 261
 262 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 263 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 264                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 265                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 266                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 267
 268 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 269 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 270                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 271                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 272                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 273   // Some single precision VFP instructions may be executed on both NEON and
 274   // VFP pipelines on A8.
 275   let D = VFPNeonA8Domain;
 276 }
 277
 278 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 279 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 280                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 281                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 282                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 283
 284 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 285 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 286                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 287                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 288                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 289   // Some single precision VFP instructions may be executed on both NEON and
 290   // VFP pipelines on A8.
 291   let D = VFPNeonA8Domain;
 292 }
 293
 294 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 295 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 296                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 297                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 298                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 299
 300 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 301 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 302                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 303                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 304                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 305
 306 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 307 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 308                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 309                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 310                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 311
 312 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 313 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 314                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 315                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 316                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 317   // Some single precision VFP instructions may be executed on both NEON and
 318   // VFP pipelines on A8.
 319   let D = VFPNeonA8Domain;
 320 }
 321
 322 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 326
 327 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 328                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 329                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 330                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 331   // Some single precision VFP instructions may be executed on both NEON and
 332   // VFP pipelines on A8.
 333   let D = VFPNeonA8Domain;
 334 }
 335
 336 multiclass vsel_inst<string op, bits<2> opc> {
 337   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 338     def S : ASbInp<0b11100, opc,
 339                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 340                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 341                    []>, Requires<[HasV8FP]>;
 342
 343     def D : ADbInp<0b11100, opc,
 344                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 345                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 346                    []>, Requires<[HasV8FP]>;
 347   }
 348 }
 349
 350 defm VSELGT : vsel_inst<"gt", 0b11>;
 351 defm VSELGE : vsel_inst<"ge", 0b10>;
 352 defm VSELEQ : vsel_inst<"eq", 0b00>;
 353 defm VSELVS : vsel_inst<"vs", 0b01>;
 354
 355 // Match reassociated forms only if not sign dependent rounding.
 356 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 357           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 358 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 359           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 360
 361 // These are encoded as unary instructions.
 362 let Defs = [FPSCR_NZCV] in {
 363 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 364                   (outs), (ins DPR:$Dd, DPR:$Dm),
 365                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 366                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 367
 368 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 369                   (outs), (ins SPR:$Sd, SPR:$Sm),
 370                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 371                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 372   // Some single precision VFP instructions may be executed on both NEON and
 373   // VFP pipelines on A8.
 374   let D = VFPNeonA8Domain;
 375 }
 376
 377 // FIXME: Verify encoding after integrated assembler is working.
 378 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 379                   (outs), (ins DPR:$Dd, DPR:$Dm),
 380                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 381                   [/* For disassembly only; pattern left blank */]>;
 382
 383 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 384                   (outs), (ins SPR:$Sd, SPR:$Sm),
 385                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 386                   [/* For disassembly only; pattern left blank */]> {
 387   // Some single precision VFP instructions may be executed on both NEON and
 388   // VFP pipelines on A8.
 389   let D = VFPNeonA8Domain;
 390 }
 391 } // Defs = [FPSCR_NZCV]
 392
 393 //===----------------------------------------------------------------------===//
 394 // FP Unary Operations.
 395 //
 396
 397 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 398                   (outs DPR:$Dd), (ins DPR:$Dm),
 399                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 400                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 401
 402 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 403                    (outs SPR:$Sd), (ins SPR:$Sm),
 404                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 405                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 406   // Some single precision VFP instructions may be executed on both NEON and
 407   // VFP pipelines on A8.
 408   let D = VFPNeonA8Domain;
 409 }
 410
 411 let Defs = [FPSCR_NZCV] in {
 412 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 413                    (outs), (ins DPR:$Dd),
 414                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 415                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 416   let Inst{3-0} = 0b0000;
 417   let Inst{5}   = 0;
 418 }
 419
 420 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 421                    (outs), (ins SPR:$Sd),
 422                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 423                    [(arm_cmpfp0 SPR:$Sd)]> {
 424   let Inst{3-0} = 0b0000;
 425   let Inst{5}   = 0;
 426
 427   // Some single precision VFP instructions may be executed on both NEON and
 428   // VFP pipelines on A8.
 429   let D = VFPNeonA8Domain;
 430 }
 431
 432 // FIXME: Verify encoding after integrated assembler is working.
 433 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 434                    (outs), (ins DPR:$Dd),
 435                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 436                    [/* For disassembly only; pattern left blank */]> {
 437   let Inst{3-0} = 0b0000;
 438   let Inst{5}   = 0;
 439 }
 440
 441 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 442                    (outs), (ins SPR:$Sd),
 443                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 444                    [/* For disassembly only; pattern left blank */]> {
 445   let Inst{3-0} = 0b0000;
 446   let Inst{5}   = 0;
 447
 448   // Some single precision VFP instructions may be executed on both NEON and
 449   // VFP pipelines on A8.
 450   let D = VFPNeonA8Domain;
 451 }
 452 } // Defs = [FPSCR_NZCV]
 453
 454 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 455                    (outs DPR:$Dd), (ins SPR:$Sm),
 456                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 457                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 458   // Instruction operands.
 459   bits<5> Dd;
 460   bits<5> Sm;
 461
 462   // Encode instruction operands.
 463   let Inst{3-0}   = Sm{4-1};
 464   let Inst{5}     = Sm{0};
 465   let Inst{15-12} = Dd{3-0};
 466   let Inst{22}    = Dd{4};
 467 }
 468
 469 // Special case encoding: bits 11-8 is 0b1011.
 470 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 471                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 472                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 473   // Instruction operands.
 474   bits<5> Sd;
 475   bits<5> Dm;
 476
 477   // Encode instruction operands.
 478   let Inst{3-0}   = Dm{3-0};
 479   let Inst{5}     = Dm{4};
 480   let Inst{15-12} = Sd{4-1};
 481   let Inst{22}    = Sd{0};
 482
 483   let Inst{27-23} = 0b11101;
 484   let Inst{21-16} = 0b110111;
 485   let Inst{11-8}  = 0b1011;
 486   let Inst{7-6}   = 0b11;
 487   let Inst{4}     = 0;
 488 }
 489
 490 // Between half, single and double-precision.  For disassembly only.
 491
 492 // FIXME: Verify encoding after integrated assembler is working.
 493 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 494                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 495                  [/* For disassembly only; pattern left blank */]>;
 496
 497 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 498                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 499                  [/* For disassembly only; pattern left blank */]>;
 500
 501 def : Pat<(f32_to_f16 SPR:$a),
 502           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 503
 504 def : Pat<(f16_to_f32 GPR:$a),
 505           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 506
 507 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 508                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 509                  [/* For disassembly only; pattern left blank */]>;
 510
 511 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 512                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 513                  [/* For disassembly only; pattern left blank */]>;
 514
 515 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 516                    (outs DPR:$Dd), (ins SPR:$Sm),
 517                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 518                    []>, Requires<[HasV8FP]> {
 519   // Instruction operands.
 520   bits<5> Sm;
 521
 522   // Encode instruction operands.
 523   let Inst{3-0} = Sm{4-1};
 524   let Inst{5}   = Sm{0};
 525 }
 526
 527 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 528                    (outs SPR:$Sd), (ins DPR:$Dm),
 529                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 530                    []>, Requires<[HasV8FP]> {
 531   // Instruction operands.
 532   bits<5> Sd;
 533   bits<5> Dm;
 534
 535   // Encode instruction operands.
 536   let Inst{3-0}     = Dm{3-0};
 537   let Inst{5}       = Dm{4};
 538   let Inst{15-12}   = Sd{4-1};
 539   let Inst{22}      = Sd{0};
 540 }
 541
 542 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 543                    (outs DPR:$Dd), (ins SPR:$Sm),
 544                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 545                    []>, Requires<[HasV8FP]> {
 546   // Instruction operands.
 547   bits<5> Sm;
 548
 549   // Encode instruction operands.
 550   let Inst{3-0} = Sm{4-1};
 551   let Inst{5}   = Sm{0};
 552 }
 553
 554 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 555                    (outs SPR:$Sd), (ins DPR:$Dm),
 556                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 557                    []>, Requires<[HasV8FP]> {
 558   // Instruction operands.
 559   bits<5> Sd;
 560   bits<5> Dm;
 561
 562   // Encode instruction operands.
 563   let Inst{15-12} = Sd{4-1};
 564   let Inst{22}    = Sd{0};
 565   let Inst{3-0}   = Dm{3-0};
 566   let Inst{5}     = Dm{4};
 567 }
 568
 569 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 570                   (outs DPR:$Dd), (ins DPR:$Dm),
 571                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 572                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 573
 574 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 575                    (outs SPR:$Sd), (ins SPR:$Sm),
 576                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 577                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 578   // Some single precision VFP instructions may be executed on both NEON and
 579   // VFP pipelines on A8.
 580   let D = VFPNeonA8Domain;
 581 }
 582
 583 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 584                   (outs DPR:$Dd), (ins DPR:$Dm),
 585                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 586                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 587
 588 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 589                   (outs SPR:$Sd), (ins SPR:$Sm),
 590                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 591                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 592
 593 let neverHasSideEffects = 1 in {
 594 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 595                   (outs DPR:$Dd), (ins DPR:$Dm),
 596                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 597
 598 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 599                   (outs SPR:$Sd), (ins SPR:$Sm),
 600                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 601 } // neverHasSideEffects
 602
 603 //===----------------------------------------------------------------------===//
 604 // FP <-> GPR Copies.  Int <-> FP Conversions.
 605 //
 606
 607 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 608                       (outs GPR:$Rt), (ins SPR:$Sn),
 609                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 610                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 611   // Instruction operands.
 612   bits<4> Rt;
 613   bits<5> Sn;
 614
 615   // Encode instruction operands.
 616   let Inst{19-16} = Sn{4-1};
 617   let Inst{7}     = Sn{0};
 618   let Inst{15-12} = Rt;
 619
 620   let Inst{6-5}   = 0b00;
 621   let Inst{3-0}   = 0b0000;
 622
 623   // Some single precision VFP instructions may be executed on both NEON and VFP
 624   // pipelines.
 625   let D = VFPNeonDomain;
 626 }
 627
 628 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 629 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 630                       (outs SPR:$Sn), (ins GPR:$Rt),
 631                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 632                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 633              Requires<[HasVFP2, UseVMOVSR]> {
 634   // Instruction operands.
 635   bits<5> Sn;
 636   bits<4> Rt;
 637
 638   // Encode instruction operands.
 639   let Inst{19-16} = Sn{4-1};
 640   let Inst{7}     = Sn{0};
 641   let Inst{15-12} = Rt;
 642
 643   let Inst{6-5}   = 0b00;
 644   let Inst{3-0}   = 0b0000;
 645
 646   // Some single precision VFP instructions may be executed on both NEON and VFP
 647   // pipelines.
 648   let D = VFPNeonDomain;
 649 }
 650
 651 let neverHasSideEffects = 1 in {
 652 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 653                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 654                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 655                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 656   // Instruction operands.
 657   bits<5> Dm;
 658   bits<4> Rt;
 659   bits<4> Rt2;
 660
 661   // Encode instruction operands.
 662   let Inst{3-0}   = Dm{3-0};
 663   let Inst{5}     = Dm{4};
 664   let Inst{15-12} = Rt;
 665   let Inst{19-16} = Rt2;
 666
 667   let Inst{7-6} = 0b00;
 668
 669   // Some single precision VFP instructions may be executed on both NEON and VFP
 670   // pipelines.
 671   let D = VFPNeonDomain;
 672 }
 673
 674 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 675                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 676                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 677                  [/* For disassembly only; pattern left blank */]> {
 678   bits<5> src1;
 679   bits<4> Rt;
 680   bits<4> Rt2;
 681
 682   // Encode instruction operands.
 683   let Inst{3-0}   = src1{4-1};
 684   let Inst{5}     = src1{0};
 685   let Inst{15-12} = Rt;
 686   let Inst{19-16} = Rt2;
 687
 688   let Inst{7-6} = 0b00;
 689
 690   // Some single precision VFP instructions may be executed on both NEON and VFP
 691   // pipelines.
 692   let D = VFPNeonDomain;
 693   let DecoderMethod = "DecodeVMOVRRS";
 694 }
 695 } // neverHasSideEffects
 696
 697 // FMDHR: GPR -> SPR
 698 // FMDLR: GPR -> SPR
 699
 700 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 701                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 702                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 703                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 704   // Instruction operands.
 705   bits<5> Dm;
 706   bits<4> Rt;
 707   bits<4> Rt2;
 708
 709   // Encode instruction operands.
 710   let Inst{3-0}   = Dm{3-0};
 711   let Inst{5}     = Dm{4};
 712   let Inst{15-12} = Rt;
 713   let Inst{19-16} = Rt2;
 714
 715   let Inst{7-6}   = 0b00;
 716
 717   // Some single precision VFP instructions may be executed on both NEON and VFP
 718   // pipelines.
 719   let D = VFPNeonDomain;
 720 }
 721
 722 let neverHasSideEffects = 1 in
 723 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 724                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 725                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 726                 [/* For disassembly only; pattern left blank */]> {
 727   // Instruction operands.
 728   bits<5> dst1;
 729   bits<4> src1;
 730   bits<4> src2;
 731
 732   // Encode instruction operands.
 733   let Inst{3-0}   = dst1{4-1};
 734   let Inst{5}     = dst1{0};
 735   let Inst{15-12} = src1;
 736   let Inst{19-16} = src2;
 737
 738   let Inst{7-6} = 0b00;
 739
 740   // Some single precision VFP instructions may be executed on both NEON and VFP
 741   // pipelines.
 742   let D = VFPNeonDomain;
 743
 744   let DecoderMethod = "DecodeVMOVSRR";
 745 }
 746
 747 // FMRDH: SPR -> GPR
 748 // FMRDL: SPR -> GPR
 749 // FMRRS: SPR -> GPR
 750 // FMRX:  SPR system reg -> GPR
 751 // FMSRR: GPR -> SPR
 752 // FMXR:  GPR -> VFP system reg
 753
 754
 755 // Int -> FP:
 756
 757 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 758                         bits<4> opcod4, dag oops, dag iops,
 759                         InstrItinClass itin, string opc, string asm,
 760                         list<dag> pattern>
 761   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 762              pattern> {
 763   // Instruction operands.
 764   bits<5> Dd;
 765   bits<5> Sm;
 766
 767   // Encode instruction operands.
 768   let Inst{3-0}   = Sm{4-1};
 769   let Inst{5}     = Sm{0};
 770   let Inst{15-12} = Dd{3-0};
 771   let Inst{22}    = Dd{4};
 772 }
 773
 774 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 775                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 776                          string opc, string asm, list<dag> pattern>
 777   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 778               pattern> {
 779   // Instruction operands.
 780   bits<5> Sd;
 781   bits<5> Sm;
 782
 783   // Encode instruction operands.
 784   let Inst{3-0}   = Sm{4-1};
 785   let Inst{5}     = Sm{0};
 786   let Inst{15-12} = Sd{4-1};
 787   let Inst{22}    = Sd{0};
 788 }
 789
 790 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 791                                (outs DPR:$Dd), (ins SPR:$Sm),
 792                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 793                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 794   let Inst{7} = 1; // s32
 795 }
 796
 797 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 798                                 (outs SPR:$Sd),(ins SPR:$Sm),
 799                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 800                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 801   let Inst{7} = 1; // s32
 802
 803   // Some single precision VFP instructions may be executed on both NEON and
 804   // VFP pipelines on A8.
 805   let D = VFPNeonA8Domain;
 806 }
 807
 808 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 809                                (outs DPR:$Dd), (ins SPR:$Sm),
 810                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 811                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 812   let Inst{7} = 0; // u32
 813 }
 814
 815 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 816                                 (outs SPR:$Sd), (ins SPR:$Sm),
 817                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 818                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 819   let Inst{7} = 0; // u32
 820
 821   // Some single precision VFP instructions may be executed on both NEON and
 822   // VFP pipelines on A8.
 823   let D = VFPNeonA8Domain;
 824 }
 825
 826 // FP -> Int:
 827
 828 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 829                         bits<4> opcod4, dag oops, dag iops,
 830                         InstrItinClass itin, string opc, string asm,
 831                         list<dag> pattern>
 832   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 833              pattern> {
 834   // Instruction operands.
 835   bits<5> Sd;
 836   bits<5> Dm;
 837
 838   // Encode instruction operands.
 839   let Inst{3-0}   = Dm{3-0};
 840   let Inst{5}     = Dm{4};
 841   let Inst{15-12} = Sd{4-1};
 842   let Inst{22}    = Sd{0};
 843 }
 844
 845 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 846                          bits<4> opcod4, dag oops, dag iops,
 847                          InstrItinClass itin, string opc, string asm,
 848                          list<dag> pattern>
 849   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 850               pattern> {
 851   // Instruction operands.
 852   bits<5> Sd;
 853   bits<5> Sm;
 854
 855   // Encode instruction operands.
 856   let Inst{3-0}   = Sm{4-1};
 857   let Inst{5}     = Sm{0};
 858   let Inst{15-12} = Sd{4-1};
 859   let Inst{22}    = Sd{0};
 860 }
 861
 862 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 863 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 864                                 (outs SPR:$Sd), (ins DPR:$Dm),
 865                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 866                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 867   let Inst{7} = 1; // Z bit
 868 }
 869
 870 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 871                                  (outs SPR:$Sd), (ins SPR:$Sm),
 872                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 873                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 874   let Inst{7} = 1; // Z bit
 875
 876   // Some single precision VFP instructions may be executed on both NEON and
 877   // VFP pipelines on A8.
 878   let D = VFPNeonA8Domain;
 879 }
 880
 881 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 882                                (outs SPR:$Sd), (ins DPR:$Dm),
 883                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
 884                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
 885   let Inst{7} = 1; // Z bit
 886 }
 887
 888 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 889                                  (outs SPR:$Sd), (ins SPR:$Sm),
 890                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
 891                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
 892   let Inst{7} = 1; // Z bit
 893
 894   // Some single precision VFP instructions may be executed on both NEON and
 895   // VFP pipelines on A8.
 896   let D = VFPNeonA8Domain;
 897 }
 898
 899 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 900 let Uses = [FPSCR] in {
 901 // FIXME: Verify encoding after integrated assembler is working.
 902 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 903                                 (outs SPR:$Sd), (ins DPR:$Dm),
 904                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
 905                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
 906   let Inst{7} = 0; // Z bit
 907 }
 908
 909 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 910                                  (outs SPR:$Sd), (ins SPR:$Sm),
 911                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
 912                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
 913   let Inst{7} = 0; // Z bit
 914 }
 915
 916 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 917                                 (outs SPR:$Sd), (ins DPR:$Dm),
 918                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
 919                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
 920   let Inst{7} = 0; // Z bit
 921 }
 922
 923 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 924                                  (outs SPR:$Sd), (ins SPR:$Sm),
 925                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
 926                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
 927   let Inst{7} = 0; // Z bit
 928 }
 929 }
 930
 931 // Convert between floating-point and fixed-point
 932 // Data type for fixed-point naming convention:
 933 //   S16 (U=0, sx=0) -> SH
 934 //   U16 (U=1, sx=0) -> UH
 935 //   S32 (U=0, sx=1) -> SL
 936 //   U32 (U=1, sx=1) -> UL
 937
 938 let Constraints = "$a = $dst" in {
 939
 940 // FP to Fixed-Point:
 941
 942 // Single Precision register
 943 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
 944                           bit op5, dag oops, dag iops, InstrItinClass itin,
 945                           string opc, string asm, list<dag> pattern>
 946   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
 947   Sched<[WriteCvtFP]> {
 948   bits<5> dst;
 949   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
 950   let Inst{22} = dst{0};
 951   let Inst{15-12} = dst{4-1};
 952 }
 953
 954 // Double Precision register
 955 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
 956                           bit op5, dag oops, dag iops, InstrItinClass itin,
 957                           string opc, string asm, list<dag> pattern>
 958   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
 959     Sched<[WriteCvtFP]> {
 960   bits<5> dst;
 961   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
 962   let Inst{22} = dst{4};
 963   let Inst{15-12} = dst{3-0};
 964 }
 965
 966 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
 967                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
 968                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
 969   // Some single precision VFP instructions may be executed on both NEON and
 970   // VFP pipelines on A8.
 971   let D = VFPNeonA8Domain;
 972 }
 973
 974 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
 975                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
 976                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
 977   // Some single precision VFP instructions may be executed on both NEON and
 978   // VFP pipelines on A8.
 979   let D = VFPNeonA8Domain;
 980 }
 981
 982 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
 983                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
 984                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
 985   // Some single precision VFP instructions may be executed on both NEON and
 986   // VFP pipelines on A8.
 987   let D = VFPNeonA8Domain;
 988 }
 989
 990 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
 991                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
 992                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
 993   // Some single precision VFP instructions may be executed on both NEON and
 994   // VFP pipelines on A8.
 995   let D = VFPNeonA8Domain;
 996 }
 997
 998 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
 999                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1000                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1001
1002 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1003                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1004                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1005
1006 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1007                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1008                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1009
1010 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1011                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1012                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1013
1014 // Fixed-Point to FP:
1015
1016 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1017                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1018                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1019   // Some single precision VFP instructions may be executed on both NEON and
1020   // VFP pipelines on A8.
1021   let D = VFPNeonA8Domain;
1022 }
1023
1024 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1025                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1026                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1027   // Some single precision VFP instructions may be executed on both NEON and
1028   // VFP pipelines on A8.
1029   let D = VFPNeonA8Domain;
1030 }
1031
1032 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1033                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1034                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1035   // Some single precision VFP instructions may be executed on both NEON and
1036   // VFP pipelines on A8.
1037   let D = VFPNeonA8Domain;
1038 }
1039
1040 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1041                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1042                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1043   // Some single precision VFP instructions may be executed on both NEON and
1044   // VFP pipelines on A8.
1045   let D = VFPNeonA8Domain;
1046 }
1047
1048 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1049                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1050                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1051
1052 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1053                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1054                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1055
1056 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1057                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1058                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1059
1060 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1061                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1062                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1063
1064 } // End of 'let Constraints = "$a = $dst" in'
1065
1066 //===----------------------------------------------------------------------===//
1067 // FP Multiply-Accumulate Operations.
1068 //
1069
1070 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1071                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1072                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1073                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1074                                           (f64 DPR:$Ddin)))]>,
1075               RegConstraint<"$Ddin = $Dd">,
1076               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1077
1078 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1079                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1080                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1081                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1082                                            SPR:$Sdin))]>,
1083               RegConstraint<"$Sdin = $Sd">,
1084               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1085   // Some single precision VFP instructions may be executed on both NEON and
1086   // VFP pipelines on A8.
1087   let D = VFPNeonA8Domain;
1088 }
1089
1090 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1091           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1092           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1093 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1094           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1095           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1096
1097 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1098                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1099                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1100                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1101                                           (f64 DPR:$Ddin)))]>,
1102               RegConstraint<"$Ddin = $Dd">,
1103               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1104
1105 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1106                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1107                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1108                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1109                                            SPR:$Sdin))]>,
1110               RegConstraint<"$Sdin = $Sd">,
1111               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1112   // Some single precision VFP instructions may be executed on both NEON and
1113   // VFP pipelines on A8.
1114   let D = VFPNeonA8Domain;
1115 }
1116
1117 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1118           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1119           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1120 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1121           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1122           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1123
1124 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1125                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1126                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1127                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1128                                           (f64 DPR:$Ddin)))]>,
1129                 RegConstraint<"$Ddin = $Dd">,
1130                 Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1131
1132 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1133                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1134                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1135                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1136                                            SPR:$Sdin))]>,
1137                 RegConstraint<"$Sdin = $Sd">,
1138                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1139   // Some single precision VFP instructions may be executed on both NEON and
1140   // VFP pipelines on A8.
1141   let D = VFPNeonA8Domain;
1142 }
1143
1144 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1145           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1146           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1147 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1148           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1149           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1150
1151 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1152                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1153                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1154                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1155                                            (f64 DPR:$Ddin)))]>,
1156                RegConstraint<"$Ddin = $Dd">,
1157                Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1158
1159 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1160                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1161                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1162              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1163                          RegConstraint<"$Sdin = $Sd">,
1164                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1165   // Some single precision VFP instructions may be executed on both NEON and
1166   // VFP pipelines on A8.
1167   let D = VFPNeonA8Domain;
1168 }
1169
1170 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1171           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1172           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1173 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1174           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1175           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1176
1177 //===----------------------------------------------------------------------===//
1178 // Fused FP Multiply-Accumulate Operations.
1179 //
1180 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1181                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1182                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1183                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1184                                           (f64 DPR:$Ddin)))]>,
1185               RegConstraint<"$Ddin = $Dd">,
1186               Requires<[HasVFP4,UseFusedMAC]>;
1187
1188 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1189                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1190                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1191                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1192                                            SPR:$Sdin))]>,
1193               RegConstraint<"$Sdin = $Sd">,
1194               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1195   // Some single precision VFP instructions may be executed on both NEON and
1196   // VFP pipelines.
1197 }
1198
1199 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1200           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1201           Requires<[HasVFP4,UseFusedMAC]>;
1202 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1203           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1204           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1205
1206 // Match @llvm.fma.* intrinsics
1207 // (fma x, y, z) -> (vfms z, x, y)
1208 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1209           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1210       Requires<[HasVFP4]>;
1211 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1212           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1213       Requires<[HasVFP4]>;
1214
1215 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1216                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1217                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1218                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1219                                           (f64 DPR:$Ddin)))]>,
1220               RegConstraint<"$Ddin = $Dd">,
1221               Requires<[HasVFP4,UseFusedMAC]>;
1222
1223 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1224                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1225                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1226                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1227                                            SPR:$Sdin))]>,
1228               RegConstraint<"$Sdin = $Sd">,
1229               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1230   // Some single precision VFP instructions may be executed on both NEON and
1231   // VFP pipelines.
1232 }
1233
1234 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1235           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1236           Requires<[HasVFP4,UseFusedMAC]>;
1237 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1238           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1239           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1240
1241 // Match @llvm.fma.* intrinsics
1242 // (fma (fneg x), y, z) -> (vfms z, x, y)
1243 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1244           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1245       Requires<[HasVFP4]>;
1246 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1247           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1248       Requires<[HasVFP4]>;
1249 // (fma x, (fneg y), z) -> (vfms z, x, y)
1250 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1251           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1252       Requires<[HasVFP4]>;
1253 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1254           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1255       Requires<[HasVFP4]>;
1256
1257 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1258                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1259                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1260                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1261                                           (f64 DPR:$Ddin)))]>,
1262                 RegConstraint<"$Ddin = $Dd">,
1263                 Requires<[HasVFP4,UseFusedMAC]>;
1264
1265 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1266                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1267                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1268                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1269                                            SPR:$Sdin))]>,
1270                 RegConstraint<"$Sdin = $Sd">,
1271                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1272   // Some single precision VFP instructions may be executed on both NEON and
1273   // VFP pipelines.
1274 }
1275
1276 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1277           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1278           Requires<[HasVFP4,UseFusedMAC]>;
1279 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1280           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1281           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1282
1283 // Match @llvm.fma.* intrinsics
1284 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1285 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1286           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1287       Requires<[HasVFP4]>;
1288 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1289           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1290       Requires<[HasVFP4]>;
1291 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1292 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1293           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1294       Requires<[HasVFP4]>;
1295 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1296           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1297       Requires<[HasVFP4]>;
1298
1299 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1300                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1301                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1302                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1303                                            (f64 DPR:$Ddin)))]>,
1304                RegConstraint<"$Ddin = $Dd">,
1305                Requires<[HasVFP4,UseFusedMAC]>;
1306
1307 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1308                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1309                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1310              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1311                          RegConstraint<"$Sdin = $Sd">,
1312                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1313   // Some single precision VFP instructions may be executed on both NEON and
1314   // VFP pipelines.
1315 }
1316
1317 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1318           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1319           Requires<[HasVFP4,UseFusedMAC]>;
1320 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1321           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1322           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1323
1324 // Match @llvm.fma.* intrinsics
1325
1326 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1327 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1328           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1329       Requires<[HasVFP4]>;
1330 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1331           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1332       Requires<[HasVFP4]>;
1333 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1334 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1335           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1336       Requires<[HasVFP4]>;
1337 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1338           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1339       Requires<[HasVFP4]>;
1340 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1341 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1342           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1343       Requires<[HasVFP4]>;
1344 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1345           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1346       Requires<[HasVFP4]>;
1347
1348 //===----------------------------------------------------------------------===//
1349 // FP Conditional moves.
1350 //
1351
1352 let neverHasSideEffects = 1 in {
1353 def VMOVDcc  : ARMPseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, pred:$p),
1354                     4, IIC_fpUNA64,
1355                     [/*(set DPR:$Dd, (ARMcmov DPR:$Dn, DPR:$Dm, imm:$cc))*/]>,
1356                  RegConstraint<"$Dn = $Dd">;
1357
1358 def VMOVScc  : ARMPseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, pred:$p),
1359                     4, IIC_fpUNA32,
1360                     [/*(set SPR:$Sd, (ARMcmov SPR:$Sn, SPR:$Sm, imm:$cc))*/]>,
1361                  RegConstraint<"$Sn = $Sd">;
1362 } // neverHasSideEffects
1363
1364 //===----------------------------------------------------------------------===//
1365 // Move from VFP System Register to ARM core register.
1366 //
1367
1368 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1369                  list<dag> pattern>:
1370   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1371
1372   // Instruction operand.
1373   bits<4> Rt;
1374
1375   let Inst{27-20} = 0b11101111;
1376   let Inst{19-16} = opc19_16;
1377   let Inst{15-12} = Rt;
1378   let Inst{11-8}  = 0b1010;
1379   let Inst{7}     = 0;
1380   let Inst{6-5}   = 0b00;
1381   let Inst{4}     = 1;
1382   let Inst{3-0}   = 0b0000;
1383 }
1384
1385 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1386 // to APSR.
1387 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1388 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1389                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1390
1391 // Application level FPSCR -> GPR
1392 let hasSideEffects = 1, Uses = [FPSCR] in
1393 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1394                       "vmrs", "\t$Rt, fpscr",
1395                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1396
1397 // System level FPEXC, FPSID -> GPR
1398 let Uses = [FPSCR] in {
1399   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1400                               "vmrs", "\t$Rt, fpexc", []>;
1401   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1402                               "vmrs", "\t$Rt, fpsid", []>;
1403   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1404                               "vmrs", "\t$Rt, mvfr0", []>;
1405   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1406                               "vmrs", "\t$Rt, mvfr1", []>;
1407   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1408                               "vmrs", "\t$Rt, fpinst", []>;
1409   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1410                                 "vmrs", "\t$Rt, fpinst2", []>;
1411 }
1412
1413 //===----------------------------------------------------------------------===//
1414 // Move from ARM core register to VFP System Register.
1415 //
1416
1417 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1418                list<dag> pattern>:
1419   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1420
1421   // Instruction operand.
1422   bits<4> src;
1423
1424   // Encode instruction operand.
1425   let Inst{15-12} = src;
1426
1427   let Inst{27-20} = 0b11101110;
1428   let Inst{19-16} = opc19_16;
1429   let Inst{11-8}  = 0b1010;
1430   let Inst{7}     = 0;
1431   let Inst{4}     = 1;
1432 }
1433
1434 let Defs = [FPSCR] in {
1435   // Application level GPR -> FPSCR
1436   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1437                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1438   // System level GPR -> FPEXC
1439   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1440                       "vmsr", "\tfpexc, $src", []>;
1441   // System level GPR -> FPSID
1442   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1443                       "vmsr", "\tfpsid, $src", []>;
1444
1445   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1446                               "vmsr", "\tfpinst, $src", []>;
1447   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1448                                 "vmsr", "\tfpinst2, $src", []>;
1449 }
1450
1451 //===----------------------------------------------------------------------===//
1452 // Misc.
1453 //
1454
1455 // Materialize FP immediates. VFP3 only.
1456 let isReMaterializable = 1 in {
1457 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1458                     VFPMiscFrm, IIC_fpUNA64,
1459                     "vmov", ".f64\t$Dd, $imm",
1460                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
1461   bits<5> Dd;
1462   bits<8> imm;
1463
1464   let Inst{27-23} = 0b11101;
1465   let Inst{22}    = Dd{4};
1466   let Inst{21-20} = 0b11;
1467   let Inst{19-16} = imm{7-4};
1468   let Inst{15-12} = Dd{3-0};
1469   let Inst{11-9}  = 0b101;
1470   let Inst{8}     = 1;          // Double precision.
1471   let Inst{7-4}   = 0b0000;
1472   let Inst{3-0}   = imm{3-0};
1473 }
1474
1475 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1476                      VFPMiscFrm, IIC_fpUNA32,
1477                      "vmov", ".f32\t$Sd, $imm",
1478                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1479   bits<5> Sd;
1480   bits<8> imm;
1481
1482   let Inst{27-23} = 0b11101;
1483   let Inst{22}    = Sd{0};
1484   let Inst{21-20} = 0b11;
1485   let Inst{19-16} = imm{7-4};
1486   let Inst{15-12} = Sd{4-1};
1487   let Inst{11-9}  = 0b101;
1488   let Inst{8}     = 0;          // Single precision.
1489   let Inst{7-4}   = 0b0000;
1490   let Inst{3-0}   = imm{3-0};
1491 }
1492 }
1493
1494 //===----------------------------------------------------------------------===//
1495 // Assembler aliases.
1496 //
1497 // A few mnemnoic aliases for pre-unifixed syntax. We don't guarantee to
1498 // support them all, but supporting at least some of the basics is
1499 // good to be friendly.
1500 def : VFP2MnemonicAlias<"flds", "vldr">;
1501 def : VFP2MnemonicAlias<"fldd", "vldr">;
1502 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1503 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1504 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1505 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1506 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1507 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1508 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1509 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1510 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1511 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1512 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1513 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1514 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1515 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1516 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1517 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1518 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1519 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1520 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1521 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1522 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1523 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1524 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1525 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1526 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1527 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1528 def : VFP2MnemonicAlias<"fsts", "vstr">;
1529 def : VFP2MnemonicAlias<"fstd", "vstr">;
1530 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1531 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1532 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1533 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1534 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1535 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1536 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1537 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1538 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1539 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1540
1541 // Be friendly and accept the old form of zero-compare
1542 def : VFP2InstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1543 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1544
1545
1546 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1547 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1548                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1549 def : VFP2InstAlias<"faddd${p} $Dd, $Dn, $Dm",
1550                     (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1551 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1552                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1553 def : VFP2InstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1554                     (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1555
1556 // No need for the size suffix on VSQRT. It's implied by the register classes.
1557 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1558 def : VFP2InstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1559
1560 // VLDR/VSTR accept an optional type suffix.
1561 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1562                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1563 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1564                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1565 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1566                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1567 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1568                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1569
1570 // VMOV can accept optional 32-bit or less data type suffix suffix.
1571 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1572                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1573 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1574                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1575 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1576                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1577 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1578                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1579 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1580                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1581 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1582                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1583
1584 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1585                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1586 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1587                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1588
1589 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1590 // VMOVD does.
1591 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1592                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;