lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpLoad_m, IIC_fpLoad_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 211                 Requires<[HasVFP2]>;
 212 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 213                 Requires<[HasVFP2]>;
 214 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 215                 Requires<[HasVFP2]>;
 216 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 217                 Requires<[HasVFP2]>;
 218 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 219                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 220 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 221                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 222 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 223                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 224 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 225                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 226
 227 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 228 // pre-armv6 cores.
 229 // These instruction are deprecated so we don't want them to get selected.
 230 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 231   // Unknown precision
 232   def XIA :
 233     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 234           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 235     let Inst{24-23} = 0b01;       // Increment After
 236     let Inst{21}    = 0;          // No writeback
 237     let Inst{20}    = L_bit;
 238   }
 239   def XIA_UPD :
 240     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 241           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 242     let Inst{24-23} = 0b01;         // Increment After
 243     let Inst{21}    = 1;            // Writeback
 244     let Inst{20}    = L_bit;
 245   }
 246   def XDB_UPD :
 247     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 248           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 249     let Inst{24-23} = 0b10;         // Decrement Before
 250     let Inst{21}    = 1;
 251     let Inst{20}    = L_bit;
 252   }
 253 }
 254
 255 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 256 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 257
 258 //===----------------------------------------------------------------------===//
 259 // FP Binary Operations.
 260 //
 261
 262 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 263 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 264                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 265                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 266                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 267
 268 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 269 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 270                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 271                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 272                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 273   // Some single precision VFP instructions may be executed on both NEON and
 274   // VFP pipelines on A8.
 275   let D = VFPNeonA8Domain;
 276 }
 277
 278 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 279 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 280                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 281                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 282                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 283
 284 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 285 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 286                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 287                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 288                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 289   // Some single precision VFP instructions may be executed on both NEON and
 290   // VFP pipelines on A8.
 291   let D = VFPNeonA8Domain;
 292 }
 293
 294 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 295 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 296                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 297                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 298                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 299
 300 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 301 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 302                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 303                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 304                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 305
 306 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 307 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 308                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 309                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 310                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 311
 312 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 313 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 314                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 315                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 316                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 317   // Some single precision VFP instructions may be executed on both NEON and
 318   // VFP pipelines on A8.
 319   let D = VFPNeonA8Domain;
 320 }
 321
 322 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 326
 327 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 328                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 329                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 330                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 331   // Some single precision VFP instructions may be executed on both NEON and
 332   // VFP pipelines on A8.
 333   let D = VFPNeonA8Domain;
 334 }
 335
 336 multiclass vsel_inst<string op, bits<2> opc> {
 337   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 338     def S : ASbInp<0b11100, opc, 0,
 339                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 340                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 341                    []>, Requires<[HasV8FP]>;
 342
 343     def D : ADbInp<0b11100, opc, 0,
 344                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 345                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 346                    []>, Requires<[HasV8FP]>;
 347   }
 348 }
 349
 350 defm VSELGT : vsel_inst<"gt", 0b11>;
 351 defm VSELGE : vsel_inst<"ge", 0b10>;
 352 defm VSELEQ : vsel_inst<"eq", 0b00>;
 353 defm VSELVS : vsel_inst<"vs", 0b01>;
 354
 355 multiclass vmaxmin_inst<string op, bit opc> {
 356   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 357     def S : ASbInp<0b11101, 0b00, opc,
 358                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 359                    NoItinerary, !strconcat(op, ".f32\t$Sd, $Sn, $Sm"),
 360                    []>, Requires<[HasV8FP]>;
 361
 362     def D : ADbInp<0b11101, 0b00, opc,
 363                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 364                    NoItinerary, !strconcat(op, ".f64\t$Dd, $Dn, $Dm"),
 365                    []>, Requires<[HasV8FP]>;
 366   }
 367 }
 368
 369 defm VMAXNM : vmaxmin_inst<"vmaxnm", 0>;
 370 defm VMINNM : vmaxmin_inst<"vminnm", 1>;
 371
 372 // Match reassociated forms only if not sign dependent rounding.
 373 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 374           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 375 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 376           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 377
 378 // These are encoded as unary instructions.
 379 let Defs = [FPSCR_NZCV] in {
 380 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 381                   (outs), (ins DPR:$Dd, DPR:$Dm),
 382                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 383                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 384
 385 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 386                   (outs), (ins SPR:$Sd, SPR:$Sm),
 387                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 388                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 389   // Some single precision VFP instructions may be executed on both NEON and
 390   // VFP pipelines on A8.
 391   let D = VFPNeonA8Domain;
 392 }
 393
 394 // FIXME: Verify encoding after integrated assembler is working.
 395 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 396                   (outs), (ins DPR:$Dd, DPR:$Dm),
 397                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 398                   [/* For disassembly only; pattern left blank */]>;
 399
 400 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 401                   (outs), (ins SPR:$Sd, SPR:$Sm),
 402                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 403                   [/* For disassembly only; pattern left blank */]> {
 404   // Some single precision VFP instructions may be executed on both NEON and
 405   // VFP pipelines on A8.
 406   let D = VFPNeonA8Domain;
 407 }
 408 } // Defs = [FPSCR_NZCV]
 409
 410 //===----------------------------------------------------------------------===//
 411 // FP Unary Operations.
 412 //
 413
 414 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 415                   (outs DPR:$Dd), (ins DPR:$Dm),
 416                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 417                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 418
 419 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 420                    (outs SPR:$Sd), (ins SPR:$Sm),
 421                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 422                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 423   // Some single precision VFP instructions may be executed on both NEON and
 424   // VFP pipelines on A8.
 425   let D = VFPNeonA8Domain;
 426 }
 427
 428 let Defs = [FPSCR_NZCV] in {
 429 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 430                    (outs), (ins DPR:$Dd),
 431                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 432                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 433   let Inst{3-0} = 0b0000;
 434   let Inst{5}   = 0;
 435 }
 436
 437 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 438                    (outs), (ins SPR:$Sd),
 439                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 440                    [(arm_cmpfp0 SPR:$Sd)]> {
 441   let Inst{3-0} = 0b0000;
 442   let Inst{5}   = 0;
 443
 444   // Some single precision VFP instructions may be executed on both NEON and
 445   // VFP pipelines on A8.
 446   let D = VFPNeonA8Domain;
 447 }
 448
 449 // FIXME: Verify encoding after integrated assembler is working.
 450 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 451                    (outs), (ins DPR:$Dd),
 452                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 453                    [/* For disassembly only; pattern left blank */]> {
 454   let Inst{3-0} = 0b0000;
 455   let Inst{5}   = 0;
 456 }
 457
 458 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 459                    (outs), (ins SPR:$Sd),
 460                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 461                    [/* For disassembly only; pattern left blank */]> {
 462   let Inst{3-0} = 0b0000;
 463   let Inst{5}   = 0;
 464
 465   // Some single precision VFP instructions may be executed on both NEON and
 466   // VFP pipelines on A8.
 467   let D = VFPNeonA8Domain;
 468 }
 469 } // Defs = [FPSCR_NZCV]
 470
 471 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 472                    (outs DPR:$Dd), (ins SPR:$Sm),
 473                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 474                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 475   // Instruction operands.
 476   bits<5> Dd;
 477   bits<5> Sm;
 478
 479   // Encode instruction operands.
 480   let Inst{3-0}   = Sm{4-1};
 481   let Inst{5}     = Sm{0};
 482   let Inst{15-12} = Dd{3-0};
 483   let Inst{22}    = Dd{4};
 484 }
 485
 486 // Special case encoding: bits 11-8 is 0b1011.
 487 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 488                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 489                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 490   // Instruction operands.
 491   bits<5> Sd;
 492   bits<5> Dm;
 493
 494   // Encode instruction operands.
 495   let Inst{3-0}   = Dm{3-0};
 496   let Inst{5}     = Dm{4};
 497   let Inst{15-12} = Sd{4-1};
 498   let Inst{22}    = Sd{0};
 499
 500   let Inst{27-23} = 0b11101;
 501   let Inst{21-16} = 0b110111;
 502   let Inst{11-8}  = 0b1011;
 503   let Inst{7-6}   = 0b11;
 504   let Inst{4}     = 0;
 505 }
 506
 507 // Between half, single and double-precision.  For disassembly only.
 508
 509 // FIXME: Verify encoding after integrated assembler is working.
 510 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 511                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 512                  [/* For disassembly only; pattern left blank */]>;
 513
 514 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 515                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 516                  [/* For disassembly only; pattern left blank */]>;
 517
 518 def : Pat<(f32_to_f16 SPR:$a),
 519           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 520
 521 def : Pat<(f16_to_f32 GPR:$a),
 522           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 523
 524 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 525                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 526                  [/* For disassembly only; pattern left blank */]>;
 527
 528 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 529                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 530                  [/* For disassembly only; pattern left blank */]>;
 531
 532 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 533                    (outs DPR:$Dd), (ins SPR:$Sm),
 534                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 535                    []>, Requires<[HasV8FP]> {
 536   // Instruction operands.
 537   bits<5> Sm;
 538
 539   // Encode instruction operands.
 540   let Inst{3-0} = Sm{4-1};
 541   let Inst{5}   = Sm{0};
 542 }
 543
 544 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 545                    (outs SPR:$Sd), (ins DPR:$Dm),
 546                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 547                    []>, Requires<[HasV8FP]> {
 548   // Instruction operands.
 549   bits<5> Sd;
 550   bits<5> Dm;
 551
 552   // Encode instruction operands.
 553   let Inst{3-0}     = Dm{3-0};
 554   let Inst{5}       = Dm{4};
 555   let Inst{15-12}   = Sd{4-1};
 556   let Inst{22}      = Sd{0};
 557 }
 558
 559 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 560                    (outs DPR:$Dd), (ins SPR:$Sm),
 561                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 562                    []>, Requires<[HasV8FP]> {
 563   // Instruction operands.
 564   bits<5> Sm;
 565
 566   // Encode instruction operands.
 567   let Inst{3-0} = Sm{4-1};
 568   let Inst{5}   = Sm{0};
 569 }
 570
 571 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 572                    (outs SPR:$Sd), (ins DPR:$Dm),
 573                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 574                    []>, Requires<[HasV8FP]> {
 575   // Instruction operands.
 576   bits<5> Sd;
 577   bits<5> Dm;
 578
 579   // Encode instruction operands.
 580   let Inst{15-12} = Sd{4-1};
 581   let Inst{22}    = Sd{0};
 582   let Inst{3-0}   = Dm{3-0};
 583   let Inst{5}     = Dm{4};
 584 }
 585
 586 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 587                   (outs DPR:$Dd), (ins DPR:$Dm),
 588                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 589                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 590
 591 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 592                    (outs SPR:$Sd), (ins SPR:$Sm),
 593                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 594                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 595   // Some single precision VFP instructions may be executed on both NEON and
 596   // VFP pipelines on A8.
 597   let D = VFPNeonA8Domain;
 598 }
 599
 600 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 601                   (outs DPR:$Dd), (ins DPR:$Dm),
 602                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 603                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 604
 605 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 606                   (outs SPR:$Sd), (ins SPR:$Sm),
 607                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 608                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 609
 610 let neverHasSideEffects = 1 in {
 611 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 612                   (outs DPR:$Dd), (ins DPR:$Dm),
 613                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 614
 615 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 616                   (outs SPR:$Sd), (ins SPR:$Sm),
 617                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 618 } // neverHasSideEffects
 619
 620 //===----------------------------------------------------------------------===//
 621 // FP <-> GPR Copies.  Int <-> FP Conversions.
 622 //
 623
 624 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 625                       (outs GPR:$Rt), (ins SPR:$Sn),
 626                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 627                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 628   // Instruction operands.
 629   bits<4> Rt;
 630   bits<5> Sn;
 631
 632   // Encode instruction operands.
 633   let Inst{19-16} = Sn{4-1};
 634   let Inst{7}     = Sn{0};
 635   let Inst{15-12} = Rt;
 636
 637   let Inst{6-5}   = 0b00;
 638   let Inst{3-0}   = 0b0000;
 639
 640   // Some single precision VFP instructions may be executed on both NEON and VFP
 641   // pipelines.
 642   let D = VFPNeonDomain;
 643 }
 644
 645 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 646 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 647                       (outs SPR:$Sn), (ins GPR:$Rt),
 648                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 649                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 650              Requires<[HasVFP2, UseVMOVSR]> {
 651   // Instruction operands.
 652   bits<5> Sn;
 653   bits<4> Rt;
 654
 655   // Encode instruction operands.
 656   let Inst{19-16} = Sn{4-1};
 657   let Inst{7}     = Sn{0};
 658   let Inst{15-12} = Rt;
 659
 660   let Inst{6-5}   = 0b00;
 661   let Inst{3-0}   = 0b0000;
 662
 663   // Some single precision VFP instructions may be executed on both NEON and VFP
 664   // pipelines.
 665   let D = VFPNeonDomain;
 666 }
 667
 668 let neverHasSideEffects = 1 in {
 669 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 670                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 671                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 672                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 673   // Instruction operands.
 674   bits<5> Dm;
 675   bits<4> Rt;
 676   bits<4> Rt2;
 677
 678   // Encode instruction operands.
 679   let Inst{3-0}   = Dm{3-0};
 680   let Inst{5}     = Dm{4};
 681   let Inst{15-12} = Rt;
 682   let Inst{19-16} = Rt2;
 683
 684   let Inst{7-6} = 0b00;
 685
 686   // Some single precision VFP instructions may be executed on both NEON and VFP
 687   // pipelines.
 688   let D = VFPNeonDomain;
 689 }
 690
 691 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 692                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 693                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 694                  [/* For disassembly only; pattern left blank */]> {
 695   bits<5> src1;
 696   bits<4> Rt;
 697   bits<4> Rt2;
 698
 699   // Encode instruction operands.
 700   let Inst{3-0}   = src1{4-1};
 701   let Inst{5}     = src1{0};
 702   let Inst{15-12} = Rt;
 703   let Inst{19-16} = Rt2;
 704
 705   let Inst{7-6} = 0b00;
 706
 707   // Some single precision VFP instructions may be executed on both NEON and VFP
 708   // pipelines.
 709   let D = VFPNeonDomain;
 710   let DecoderMethod = "DecodeVMOVRRS";
 711 }
 712 } // neverHasSideEffects
 713
 714 // FMDHR: GPR -> SPR
 715 // FMDLR: GPR -> SPR
 716
 717 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 718                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 719                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 720                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 721   // Instruction operands.
 722   bits<5> Dm;
 723   bits<4> Rt;
 724   bits<4> Rt2;
 725
 726   // Encode instruction operands.
 727   let Inst{3-0}   = Dm{3-0};
 728   let Inst{5}     = Dm{4};
 729   let Inst{15-12} = Rt;
 730   let Inst{19-16} = Rt2;
 731
 732   let Inst{7-6}   = 0b00;
 733
 734   // Some single precision VFP instructions may be executed on both NEON and VFP
 735   // pipelines.
 736   let D = VFPNeonDomain;
 737 }
 738
 739 let neverHasSideEffects = 1 in
 740 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 741                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 742                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 743                 [/* For disassembly only; pattern left blank */]> {
 744   // Instruction operands.
 745   bits<5> dst1;
 746   bits<4> src1;
 747   bits<4> src2;
 748
 749   // Encode instruction operands.
 750   let Inst{3-0}   = dst1{4-1};
 751   let Inst{5}     = dst1{0};
 752   let Inst{15-12} = src1;
 753   let Inst{19-16} = src2;
 754
 755   let Inst{7-6} = 0b00;
 756
 757   // Some single precision VFP instructions may be executed on both NEON and VFP
 758   // pipelines.
 759   let D = VFPNeonDomain;
 760
 761   let DecoderMethod = "DecodeVMOVSRR";
 762 }
 763
 764 // FMRDH: SPR -> GPR
 765 // FMRDL: SPR -> GPR
 766 // FMRRS: SPR -> GPR
 767 // FMRX:  SPR system reg -> GPR
 768 // FMSRR: GPR -> SPR
 769 // FMXR:  GPR -> VFP system reg
 770
 771
 772 // Int -> FP:
 773
 774 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 775                         bits<4> opcod4, dag oops, dag iops,
 776                         InstrItinClass itin, string opc, string asm,
 777                         list<dag> pattern>
 778   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 779              pattern> {
 780   // Instruction operands.
 781   bits<5> Dd;
 782   bits<5> Sm;
 783
 784   // Encode instruction operands.
 785   let Inst{3-0}   = Sm{4-1};
 786   let Inst{5}     = Sm{0};
 787   let Inst{15-12} = Dd{3-0};
 788   let Inst{22}    = Dd{4};
 789 }
 790
 791 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 792                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 793                          string opc, string asm, list<dag> pattern>
 794   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 795               pattern> {
 796   // Instruction operands.
 797   bits<5> Sd;
 798   bits<5> Sm;
 799
 800   // Encode instruction operands.
 801   let Inst{3-0}   = Sm{4-1};
 802   let Inst{5}     = Sm{0};
 803   let Inst{15-12} = Sd{4-1};
 804   let Inst{22}    = Sd{0};
 805 }
 806
 807 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 808                                (outs DPR:$Dd), (ins SPR:$Sm),
 809                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 810                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 811   let Inst{7} = 1; // s32
 812 }
 813
 814 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 815                                 (outs SPR:$Sd),(ins SPR:$Sm),
 816                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 817                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 818   let Inst{7} = 1; // s32
 819
 820   // Some single precision VFP instructions may be executed on both NEON and
 821   // VFP pipelines on A8.
 822   let D = VFPNeonA8Domain;
 823 }
 824
 825 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 826                                (outs DPR:$Dd), (ins SPR:$Sm),
 827                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 828                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 829   let Inst{7} = 0; // u32
 830 }
 831
 832 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 833                                 (outs SPR:$Sd), (ins SPR:$Sm),
 834                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 835                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 836   let Inst{7} = 0; // u32
 837
 838   // Some single precision VFP instructions may be executed on both NEON and
 839   // VFP pipelines on A8.
 840   let D = VFPNeonA8Domain;
 841 }
 842
 843 // FP -> Int:
 844
 845 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 846                         bits<4> opcod4, dag oops, dag iops,
 847                         InstrItinClass itin, string opc, string asm,
 848                         list<dag> pattern>
 849   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 850              pattern> {
 851   // Instruction operands.
 852   bits<5> Sd;
 853   bits<5> Dm;
 854
 855   // Encode instruction operands.
 856   let Inst{3-0}   = Dm{3-0};
 857   let Inst{5}     = Dm{4};
 858   let Inst{15-12} = Sd{4-1};
 859   let Inst{22}    = Sd{0};
 860 }
 861
 862 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 863                          bits<4> opcod4, dag oops, dag iops,
 864                          InstrItinClass itin, string opc, string asm,
 865                          list<dag> pattern>
 866   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 867               pattern> {
 868   // Instruction operands.
 869   bits<5> Sd;
 870   bits<5> Sm;
 871
 872   // Encode instruction operands.
 873   let Inst{3-0}   = Sm{4-1};
 874   let Inst{5}     = Sm{0};
 875   let Inst{15-12} = Sd{4-1};
 876   let Inst{22}    = Sd{0};
 877 }
 878
 879 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 880 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 881                                 (outs SPR:$Sd), (ins DPR:$Dm),
 882                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 883                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 884   let Inst{7} = 1; // Z bit
 885 }
 886
 887 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 888                                  (outs SPR:$Sd), (ins SPR:$Sm),
 889                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 890                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 891   let Inst{7} = 1; // Z bit
 892
 893   // Some single precision VFP instructions may be executed on both NEON and
 894   // VFP pipelines on A8.
 895   let D = VFPNeonA8Domain;
 896 }
 897
 898 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 899                                (outs SPR:$Sd), (ins DPR:$Dm),
 900                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
 901                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
 902   let Inst{7} = 1; // Z bit
 903 }
 904
 905 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 906                                  (outs SPR:$Sd), (ins SPR:$Sm),
 907                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
 908                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
 909   let Inst{7} = 1; // Z bit
 910
 911   // Some single precision VFP instructions may be executed on both NEON and
 912   // VFP pipelines on A8.
 913   let D = VFPNeonA8Domain;
 914 }
 915
 916 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 917 let Uses = [FPSCR] in {
 918 // FIXME: Verify encoding after integrated assembler is working.
 919 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 920                                 (outs SPR:$Sd), (ins DPR:$Dm),
 921                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
 922                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
 923   let Inst{7} = 0; // Z bit
 924 }
 925
 926 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 927                                  (outs SPR:$Sd), (ins SPR:$Sm),
 928                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
 929                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
 930   let Inst{7} = 0; // Z bit
 931 }
 932
 933 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 934                                 (outs SPR:$Sd), (ins DPR:$Dm),
 935                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
 936                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
 937   let Inst{7} = 0; // Z bit
 938 }
 939
 940 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 941                                  (outs SPR:$Sd), (ins SPR:$Sm),
 942                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
 943                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
 944   let Inst{7} = 0; // Z bit
 945 }
 946 }
 947
 948 // Convert between floating-point and fixed-point
 949 // Data type for fixed-point naming convention:
 950 //   S16 (U=0, sx=0) -> SH
 951 //   U16 (U=1, sx=0) -> UH
 952 //   S32 (U=0, sx=1) -> SL
 953 //   U32 (U=1, sx=1) -> UL
 954
 955 let Constraints = "$a = $dst" in {
 956
 957 // FP to Fixed-Point:
 958
 959 // Single Precision register
 960 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
 961                           bit op5, dag oops, dag iops, InstrItinClass itin,
 962                           string opc, string asm, list<dag> pattern>
 963   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
 964   Sched<[WriteCvtFP]> {
 965   bits<5> dst;
 966   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
 967   let Inst{22} = dst{0};
 968   let Inst{15-12} = dst{4-1};
 969 }
 970
 971 // Double Precision register
 972 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
 973                           bit op5, dag oops, dag iops, InstrItinClass itin,
 974                           string opc, string asm, list<dag> pattern>
 975   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
 976     Sched<[WriteCvtFP]> {
 977   bits<5> dst;
 978   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
 979   let Inst{22} = dst{4};
 980   let Inst{15-12} = dst{3-0};
 981 }
 982
 983 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
 984                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
 985                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
 986   // Some single precision VFP instructions may be executed on both NEON and
 987   // VFP pipelines on A8.
 988   let D = VFPNeonA8Domain;
 989 }
 990
 991 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
 992                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
 993                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
 994   // Some single precision VFP instructions may be executed on both NEON and
 995   // VFP pipelines on A8.
 996   let D = VFPNeonA8Domain;
 997 }
 998
 999 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
1000                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1001                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
1002   // Some single precision VFP instructions may be executed on both NEON and
1003   // VFP pipelines on A8.
1004   let D = VFPNeonA8Domain;
1005 }
1006
1007 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
1008                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1009                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
1010   // Some single precision VFP instructions may be executed on both NEON and
1011   // VFP pipelines on A8.
1012   let D = VFPNeonA8Domain;
1013 }
1014
1015 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
1016                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1017                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1018
1019 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1020                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1021                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1022
1023 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1024                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1025                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1026
1027 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1028                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1029                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1030
1031 // Fixed-Point to FP:
1032
1033 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1034                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1035                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1036   // Some single precision VFP instructions may be executed on both NEON and
1037   // VFP pipelines on A8.
1038   let D = VFPNeonA8Domain;
1039 }
1040
1041 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1042                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1043                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1044   // Some single precision VFP instructions may be executed on both NEON and
1045   // VFP pipelines on A8.
1046   let D = VFPNeonA8Domain;
1047 }
1048
1049 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1050                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1051                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1052   // Some single precision VFP instructions may be executed on both NEON and
1053   // VFP pipelines on A8.
1054   let D = VFPNeonA8Domain;
1055 }
1056
1057 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1058                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1059                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1060   // Some single precision VFP instructions may be executed on both NEON and
1061   // VFP pipelines on A8.
1062   let D = VFPNeonA8Domain;
1063 }
1064
1065 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1066                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1067                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1068
1069 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1070                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1071                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1072
1073 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1074                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1075                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1076
1077 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1078                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1079                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1080
1081 } // End of 'let Constraints = "$a = $dst" in'
1082
1083 //===----------------------------------------------------------------------===//
1084 // FP Multiply-Accumulate Operations.
1085 //
1086
1087 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1088                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1089                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1090                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1091                                           (f64 DPR:$Ddin)))]>,
1092               RegConstraint<"$Ddin = $Dd">,
1093               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1094
1095 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1096                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1097                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1098                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1099                                            SPR:$Sdin))]>,
1100               RegConstraint<"$Sdin = $Sd">,
1101               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1102   // Some single precision VFP instructions may be executed on both NEON and
1103   // VFP pipelines on A8.
1104   let D = VFPNeonA8Domain;
1105 }
1106
1107 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1108           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1109           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1110 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1111           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1112           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1113
1114 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1115                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1116                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1117                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1118                                           (f64 DPR:$Ddin)))]>,
1119               RegConstraint<"$Ddin = $Dd">,
1120               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1121
1122 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1123                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1124                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1125                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1126                                            SPR:$Sdin))]>,
1127               RegConstraint<"$Sdin = $Sd">,
1128               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1129   // Some single precision VFP instructions may be executed on both NEON and
1130   // VFP pipelines on A8.
1131   let D = VFPNeonA8Domain;
1132 }
1133
1134 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1135           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1136           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1137 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1138           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1139           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1140
1141 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1142                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1143                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1144                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1145                                           (f64 DPR:$Ddin)))]>,
1146                 RegConstraint<"$Ddin = $Dd">,
1147                 Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1148
1149 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1150                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1151                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1152                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1153                                            SPR:$Sdin))]>,
1154                 RegConstraint<"$Sdin = $Sd">,
1155                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1156   // Some single precision VFP instructions may be executed on both NEON and
1157   // VFP pipelines on A8.
1158   let D = VFPNeonA8Domain;
1159 }
1160
1161 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1162           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1163           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1164 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1165           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1166           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1167
1168 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1169                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1170                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1171                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1172                                            (f64 DPR:$Ddin)))]>,
1173                RegConstraint<"$Ddin = $Dd">,
1174                Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1175
1176 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1177                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1178                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1179              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1180                          RegConstraint<"$Sdin = $Sd">,
1181                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1182   // Some single precision VFP instructions may be executed on both NEON and
1183   // VFP pipelines on A8.
1184   let D = VFPNeonA8Domain;
1185 }
1186
1187 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1188           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1189           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1190 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1191           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1192           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1193
1194 //===----------------------------------------------------------------------===//
1195 // Fused FP Multiply-Accumulate Operations.
1196 //
1197 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1198                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1199                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1200                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1201                                           (f64 DPR:$Ddin)))]>,
1202               RegConstraint<"$Ddin = $Dd">,
1203               Requires<[HasVFP4,UseFusedMAC]>;
1204
1205 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1206                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1207                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1208                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1209                                            SPR:$Sdin))]>,
1210               RegConstraint<"$Sdin = $Sd">,
1211               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1212   // Some single precision VFP instructions may be executed on both NEON and
1213   // VFP pipelines.
1214 }
1215
1216 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1217           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1218           Requires<[HasVFP4,UseFusedMAC]>;
1219 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1220           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1221           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1222
1223 // Match @llvm.fma.* intrinsics
1224 // (fma x, y, z) -> (vfms z, x, y)
1225 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1226           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1227       Requires<[HasVFP4]>;
1228 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1229           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1230       Requires<[HasVFP4]>;
1231
1232 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1233                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1234                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1235                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1236                                           (f64 DPR:$Ddin)))]>,
1237               RegConstraint<"$Ddin = $Dd">,
1238               Requires<[HasVFP4,UseFusedMAC]>;
1239
1240 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1241                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1242                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1243                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1244                                            SPR:$Sdin))]>,
1245               RegConstraint<"$Sdin = $Sd">,
1246               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1247   // Some single precision VFP instructions may be executed on both NEON and
1248   // VFP pipelines.
1249 }
1250
1251 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1252           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1253           Requires<[HasVFP4,UseFusedMAC]>;
1254 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1255           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1256           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1257
1258 // Match @llvm.fma.* intrinsics
1259 // (fma (fneg x), y, z) -> (vfms z, x, y)
1260 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1261           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1262       Requires<[HasVFP4]>;
1263 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1264           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1265       Requires<[HasVFP4]>;
1266 // (fma x, (fneg y), z) -> (vfms z, x, y)
1267 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1268           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1269       Requires<[HasVFP4]>;
1270 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1271           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1272       Requires<[HasVFP4]>;
1273
1274 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1275                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1276                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1277                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1278                                           (f64 DPR:$Ddin)))]>,
1279                 RegConstraint<"$Ddin = $Dd">,
1280                 Requires<[HasVFP4,UseFusedMAC]>;
1281
1282 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1283                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1284                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1285                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1286                                            SPR:$Sdin))]>,
1287                 RegConstraint<"$Sdin = $Sd">,
1288                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1289   // Some single precision VFP instructions may be executed on both NEON and
1290   // VFP pipelines.
1291 }
1292
1293 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1294           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1295           Requires<[HasVFP4,UseFusedMAC]>;
1296 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1297           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1298           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1299
1300 // Match @llvm.fma.* intrinsics
1301 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1302 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1303           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1304       Requires<[HasVFP4]>;
1305 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1306           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1307       Requires<[HasVFP4]>;
1308 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1309 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1310           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1311       Requires<[HasVFP4]>;
1312 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1313           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1314       Requires<[HasVFP4]>;
1315
1316 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1317                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1318                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1319                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1320                                            (f64 DPR:$Ddin)))]>,
1321                RegConstraint<"$Ddin = $Dd">,
1322                Requires<[HasVFP4,UseFusedMAC]>;
1323
1324 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1325                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1326                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1327              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1328                          RegConstraint<"$Sdin = $Sd">,
1329                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1330   // Some single precision VFP instructions may be executed on both NEON and
1331   // VFP pipelines.
1332 }
1333
1334 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1335           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1336           Requires<[HasVFP4,UseFusedMAC]>;
1337 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1338           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1339           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1340
1341 // Match @llvm.fma.* intrinsics
1342
1343 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1344 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1345           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1346       Requires<[HasVFP4]>;
1347 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1348           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1349       Requires<[HasVFP4]>;
1350 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1351 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1352           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1353       Requires<[HasVFP4]>;
1354 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1355           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1356       Requires<[HasVFP4]>;
1357 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1358 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1359           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1360       Requires<[HasVFP4]>;
1361 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1362           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1363       Requires<[HasVFP4]>;
1364
1365 //===----------------------------------------------------------------------===//
1366 // FP Conditional moves.
1367 //
1368
1369 let neverHasSideEffects = 1 in {
1370 def VMOVDcc  : ARMPseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, pred:$p),
1371                     4, IIC_fpUNA64,
1372                     [/*(set DPR:$Dd, (ARMcmov DPR:$Dn, DPR:$Dm, imm:$cc))*/]>,
1373                  RegConstraint<"$Dn = $Dd">;
1374
1375 def VMOVScc  : ARMPseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, pred:$p),
1376                     4, IIC_fpUNA32,
1377                     [/*(set SPR:$Sd, (ARMcmov SPR:$Sn, SPR:$Sm, imm:$cc))*/]>,
1378                  RegConstraint<"$Sn = $Sd">;
1379 } // neverHasSideEffects
1380
1381 //===----------------------------------------------------------------------===//
1382 // Move from VFP System Register to ARM core register.
1383 //
1384
1385 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1386                  list<dag> pattern>:
1387   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1388
1389   // Instruction operand.
1390   bits<4> Rt;
1391
1392   let Inst{27-20} = 0b11101111;
1393   let Inst{19-16} = opc19_16;
1394   let Inst{15-12} = Rt;
1395   let Inst{11-8}  = 0b1010;
1396   let Inst{7}     = 0;
1397   let Inst{6-5}   = 0b00;
1398   let Inst{4}     = 1;
1399   let Inst{3-0}   = 0b0000;
1400 }
1401
1402 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1403 // to APSR.
1404 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1405 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1406                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1407
1408 // Application level FPSCR -> GPR
1409 let hasSideEffects = 1, Uses = [FPSCR] in
1410 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1411                       "vmrs", "\t$Rt, fpscr",
1412                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1413
1414 // System level FPEXC, FPSID -> GPR
1415 let Uses = [FPSCR] in {
1416   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1417                               "vmrs", "\t$Rt, fpexc", []>;
1418   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1419                               "vmrs", "\t$Rt, fpsid", []>;
1420   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1421                               "vmrs", "\t$Rt, mvfr0", []>;
1422   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1423                               "vmrs", "\t$Rt, mvfr1", []>;
1424   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1425                               "vmrs", "\t$Rt, fpinst", []>;
1426   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1427                                 "vmrs", "\t$Rt, fpinst2", []>;
1428 }
1429
1430 //===----------------------------------------------------------------------===//
1431 // Move from ARM core register to VFP System Register.
1432 //
1433
1434 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1435                list<dag> pattern>:
1436   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1437
1438   // Instruction operand.
1439   bits<4> src;
1440
1441   // Encode instruction operand.
1442   let Inst{15-12} = src;
1443
1444   let Inst{27-20} = 0b11101110;
1445   let Inst{19-16} = opc19_16;
1446   let Inst{11-8}  = 0b1010;
1447   let Inst{7}     = 0;
1448   let Inst{4}     = 1;
1449 }
1450
1451 let Defs = [FPSCR] in {
1452   // Application level GPR -> FPSCR
1453   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1454                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1455   // System level GPR -> FPEXC
1456   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1457                       "vmsr", "\tfpexc, $src", []>;
1458   // System level GPR -> FPSID
1459   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1460                       "vmsr", "\tfpsid, $src", []>;
1461
1462   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1463                               "vmsr", "\tfpinst, $src", []>;
1464   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1465                                 "vmsr", "\tfpinst2, $src", []>;
1466 }
1467
1468 //===----------------------------------------------------------------------===//
1469 // Misc.
1470 //
1471
1472 // Materialize FP immediates. VFP3 only.
1473 let isReMaterializable = 1 in {
1474 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1475                     VFPMiscFrm, IIC_fpUNA64,
1476                     "vmov", ".f64\t$Dd, $imm",
1477                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
1478   bits<5> Dd;
1479   bits<8> imm;
1480
1481   let Inst{27-23} = 0b11101;
1482   let Inst{22}    = Dd{4};
1483   let Inst{21-20} = 0b11;
1484   let Inst{19-16} = imm{7-4};
1485   let Inst{15-12} = Dd{3-0};
1486   let Inst{11-9}  = 0b101;
1487   let Inst{8}     = 1;          // Double precision.
1488   let Inst{7-4}   = 0b0000;
1489   let Inst{3-0}   = imm{3-0};
1490 }
1491
1492 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1493                      VFPMiscFrm, IIC_fpUNA32,
1494                      "vmov", ".f32\t$Sd, $imm",
1495                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1496   bits<5> Sd;
1497   bits<8> imm;
1498
1499   let Inst{27-23} = 0b11101;
1500   let Inst{22}    = Sd{0};
1501   let Inst{21-20} = 0b11;
1502   let Inst{19-16} = imm{7-4};
1503   let Inst{15-12} = Sd{4-1};
1504   let Inst{11-9}  = 0b101;
1505   let Inst{8}     = 0;          // Single precision.
1506   let Inst{7-4}   = 0b0000;
1507   let Inst{3-0}   = imm{3-0};
1508 }
1509 }
1510
1511 //===----------------------------------------------------------------------===//
1512 // Assembler aliases.
1513 //
1514 // A few mnemnoic aliases for pre-unifixed syntax. We don't guarantee to
1515 // support them all, but supporting at least some of the basics is
1516 // good to be friendly.
1517 def : VFP2MnemonicAlias<"flds", "vldr">;
1518 def : VFP2MnemonicAlias<"fldd", "vldr">;
1519 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1520 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1521 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1522 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1523 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1524 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1525 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1526 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1527 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1528 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1529 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1530 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1531 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1532 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1533 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1534 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1535 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1536 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1537 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1538 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1539 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1540 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1541 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1542 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1543 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1544 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1545 def : VFP2MnemonicAlias<"fsts", "vstr">;
1546 def : VFP2MnemonicAlias<"fstd", "vstr">;
1547 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1548 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1549 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1550 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1551 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1552 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1553 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1554 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1555 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1556 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1557
1558 // Be friendly and accept the old form of zero-compare
1559 def : VFP2InstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1560 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1561
1562
1563 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1564 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1565                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1566 def : VFP2InstAlias<"faddd${p} $Dd, $Dn, $Dm",
1567                     (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1568 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1569                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1570 def : VFP2InstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1571                     (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1572
1573 // No need for the size suffix on VSQRT. It's implied by the register classes.
1574 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1575 def : VFP2InstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1576
1577 // VLDR/VSTR accept an optional type suffix.
1578 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1579                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1580 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1581                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1582 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1583                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1584 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1585                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1586
1587 // VMOV can accept optional 32-bit or less data type suffix suffix.
1588 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1589                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1590 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1591                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1592 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1593                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1594 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1595                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1596 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1597                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1598 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1599                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1600
1601 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1602                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1603 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1604                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1605
1606 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1607 // VMOVD does.
1608 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1609                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;