lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpLoad_m, IIC_fpLoad_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 211                 Requires<[HasVFP2]>;
 212 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 213                 Requires<[HasVFP2]>;
 214 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 215                 Requires<[HasVFP2]>;
 216 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 217                 Requires<[HasVFP2]>;
 218 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 219                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 220 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 221                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 222 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 223                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 224 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 225                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 226
 227 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 228 // pre-armv6 cores.
 229 // These instruction are deprecated so we don't want them to get selected.
 230 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 231   // Unknown precision
 232   def XIA :
 233     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 234           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 235     let Inst{24-23} = 0b01;       // Increment After
 236     let Inst{21}    = 0;          // No writeback
 237     let Inst{20}    = L_bit;
 238   }
 239   def XIA_UPD :
 240     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 241           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 242     let Inst{24-23} = 0b01;         // Increment After
 243     let Inst{21}    = 1;            // Writeback
 244     let Inst{20}    = L_bit;
 245   }
 246   def XDB_UPD :
 247     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 248           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 249     let Inst{24-23} = 0b10;         // Decrement Before
 250     let Inst{21}    = 1;
 251     let Inst{20}    = L_bit;
 252   }
 253 }
 254
 255 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 256 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 257
 258 //===----------------------------------------------------------------------===//
 259 // FP Binary Operations.
 260 //
 261
 262 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 263 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 264                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 265                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 266                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 267
 268 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 269 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 270                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 271                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 272                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 273   // Some single precision VFP instructions may be executed on both NEON and
 274   // VFP pipelines on A8.
 275   let D = VFPNeonA8Domain;
 276 }
 277
 278 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 279 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 280                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 281                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 282                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 283
 284 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 285 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 286                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 287                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 288                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 289   // Some single precision VFP instructions may be executed on both NEON and
 290   // VFP pipelines on A8.
 291   let D = VFPNeonA8Domain;
 292 }
 293
 294 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 295 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 296                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 297                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 298                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 299
 300 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 301 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 302                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 303                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 304                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 305
 306 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 307 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 308                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 309                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 310                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 311
 312 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 313 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 314                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 315                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 316                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 317   // Some single precision VFP instructions may be executed on both NEON and
 318   // VFP pipelines on A8.
 319   let D = VFPNeonA8Domain;
 320 }
 321
 322 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 326
 327 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 328                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 329                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 330                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 331   // Some single precision VFP instructions may be executed on both NEON and
 332   // VFP pipelines on A8.
 333   let D = VFPNeonA8Domain;
 334 }
 335
 336 multiclass vsel_inst<string op, bits<2> opc> {
 337   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 338     def S : ASbInp<0b11100, opc, 0,
 339                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 340                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 341                    []>, Requires<[HasV8FP]>;
 342
 343     def D : ADbInp<0b11100, opc, 0,
 344                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 345                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 346                    []>, Requires<[HasV8FP]>;
 347   }
 348 }
 349
 350 defm VSELGT : vsel_inst<"gt", 0b11>;
 351 defm VSELGE : vsel_inst<"ge", 0b10>;
 352 defm VSELEQ : vsel_inst<"eq", 0b00>;
 353 defm VSELVS : vsel_inst<"vs", 0b01>;
 354
 355 multiclass vmaxmin_inst<string op, bit opc> {
 356   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 357     def S : ASbInp<0b11101, 0b00, opc,
 358                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 359                    NoItinerary, !strconcat(op, ".f32\t$Sd, $Sn, $Sm"),
 360                    []>, Requires<[HasV8FP]>;
 361
 362     def D : ADbInp<0b11101, 0b00, opc,
 363                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 364                    NoItinerary, !strconcat(op, ".f64\t$Dd, $Dn, $Dm"),
 365                    []>, Requires<[HasV8FP]>;
 366   }
 367 }
 368
 369 defm VMAXNM : vmaxmin_inst<"vmaxnm", 0>;
 370 defm VMINNM : vmaxmin_inst<"vminnm", 1>;
 371
 372 // Match reassociated forms only if not sign dependent rounding.
 373 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 374           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 375 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 376           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 377
 378 // These are encoded as unary instructions.
 379 let Defs = [FPSCR_NZCV] in {
 380 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 381                   (outs), (ins DPR:$Dd, DPR:$Dm),
 382                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 383                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 384
 385 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 386                   (outs), (ins SPR:$Sd, SPR:$Sm),
 387                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 388                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 389   // Some single precision VFP instructions may be executed on both NEON and
 390   // VFP pipelines on A8.
 391   let D = VFPNeonA8Domain;
 392 }
 393
 394 // FIXME: Verify encoding after integrated assembler is working.
 395 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 396                   (outs), (ins DPR:$Dd, DPR:$Dm),
 397                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 398                   [/* For disassembly only; pattern left blank */]>;
 399
 400 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 401                   (outs), (ins SPR:$Sd, SPR:$Sm),
 402                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 403                   [/* For disassembly only; pattern left blank */]> {
 404   // Some single precision VFP instructions may be executed on both NEON and
 405   // VFP pipelines on A8.
 406   let D = VFPNeonA8Domain;
 407 }
 408 } // Defs = [FPSCR_NZCV]
 409
 410 //===----------------------------------------------------------------------===//
 411 // FP Unary Operations.
 412 //
 413
 414 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 415                   (outs DPR:$Dd), (ins DPR:$Dm),
 416                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 417                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 418
 419 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 420                    (outs SPR:$Sd), (ins SPR:$Sm),
 421                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 422                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 423   // Some single precision VFP instructions may be executed on both NEON and
 424   // VFP pipelines on A8.
 425   let D = VFPNeonA8Domain;
 426 }
 427
 428 let Defs = [FPSCR_NZCV] in {
 429 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 430                    (outs), (ins DPR:$Dd),
 431                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 432                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 433   let Inst{3-0} = 0b0000;
 434   let Inst{5}   = 0;
 435 }
 436
 437 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 438                    (outs), (ins SPR:$Sd),
 439                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 440                    [(arm_cmpfp0 SPR:$Sd)]> {
 441   let Inst{3-0} = 0b0000;
 442   let Inst{5}   = 0;
 443
 444   // Some single precision VFP instructions may be executed on both NEON and
 445   // VFP pipelines on A8.
 446   let D = VFPNeonA8Domain;
 447 }
 448
 449 // FIXME: Verify encoding after integrated assembler is working.
 450 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 451                    (outs), (ins DPR:$Dd),
 452                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 453                    [/* For disassembly only; pattern left blank */]> {
 454   let Inst{3-0} = 0b0000;
 455   let Inst{5}   = 0;
 456 }
 457
 458 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 459                    (outs), (ins SPR:$Sd),
 460                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 461                    [/* For disassembly only; pattern left blank */]> {
 462   let Inst{3-0} = 0b0000;
 463   let Inst{5}   = 0;
 464
 465   // Some single precision VFP instructions may be executed on both NEON and
 466   // VFP pipelines on A8.
 467   let D = VFPNeonA8Domain;
 468 }
 469 } // Defs = [FPSCR_NZCV]
 470
 471 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 472                    (outs DPR:$Dd), (ins SPR:$Sm),
 473                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 474                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 475   // Instruction operands.
 476   bits<5> Dd;
 477   bits<5> Sm;
 478
 479   // Encode instruction operands.
 480   let Inst{3-0}   = Sm{4-1};
 481   let Inst{5}     = Sm{0};
 482   let Inst{15-12} = Dd{3-0};
 483   let Inst{22}    = Dd{4};
 484 }
 485
 486 // Special case encoding: bits 11-8 is 0b1011.
 487 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 488                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 489                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 490   // Instruction operands.
 491   bits<5> Sd;
 492   bits<5> Dm;
 493
 494   // Encode instruction operands.
 495   let Inst{3-0}   = Dm{3-0};
 496   let Inst{5}     = Dm{4};
 497   let Inst{15-12} = Sd{4-1};
 498   let Inst{22}    = Sd{0};
 499
 500   let Inst{27-23} = 0b11101;
 501   let Inst{21-16} = 0b110111;
 502   let Inst{11-8}  = 0b1011;
 503   let Inst{7-6}   = 0b11;
 504   let Inst{4}     = 0;
 505 }
 506
 507 // Between half, single and double-precision.  For disassembly only.
 508
 509 // FIXME: Verify encoding after integrated assembler is working.
 510 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 511                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 512                  [/* For disassembly only; pattern left blank */]>;
 513
 514 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 515                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 516                  [/* For disassembly only; pattern left blank */]>;
 517
 518 def : Pat<(f32_to_f16 SPR:$a),
 519           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 520
 521 def : Pat<(f16_to_f32 GPR:$a),
 522           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 523
 524 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 525                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 526                  [/* For disassembly only; pattern left blank */]>;
 527
 528 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 529                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 530                  [/* For disassembly only; pattern left blank */]>;
 531
 532 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 533                    (outs DPR:$Dd), (ins SPR:$Sm),
 534                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 535                    []>, Requires<[HasV8FP]> {
 536   // Instruction operands.
 537   bits<5> Sm;
 538
 539   // Encode instruction operands.
 540   let Inst{3-0} = Sm{4-1};
 541   let Inst{5}   = Sm{0};
 542 }
 543
 544 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 545                    (outs SPR:$Sd), (ins DPR:$Dm),
 546                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 547                    []>, Requires<[HasV8FP]> {
 548   // Instruction operands.
 549   bits<5> Sd;
 550   bits<5> Dm;
 551
 552   // Encode instruction operands.
 553   let Inst{3-0}     = Dm{3-0};
 554   let Inst{5}       = Dm{4};
 555   let Inst{15-12}   = Sd{4-1};
 556   let Inst{22}      = Sd{0};
 557 }
 558
 559 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 560                    (outs DPR:$Dd), (ins SPR:$Sm),
 561                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 562                    []>, Requires<[HasV8FP]> {
 563   // Instruction operands.
 564   bits<5> Sm;
 565
 566   // Encode instruction operands.
 567   let Inst{3-0} = Sm{4-1};
 568   let Inst{5}   = Sm{0};
 569 }
 570
 571 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 572                    (outs SPR:$Sd), (ins DPR:$Dm),
 573                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 574                    []>, Requires<[HasV8FP]> {
 575   // Instruction operands.
 576   bits<5> Sd;
 577   bits<5> Dm;
 578
 579   // Encode instruction operands.
 580   let Inst{15-12} = Sd{4-1};
 581   let Inst{22}    = Sd{0};
 582   let Inst{3-0}   = Dm{3-0};
 583   let Inst{5}     = Dm{4};
 584 }
 585
 586 multiclass vcvt_inst<string opc, bits<2> rm> {
 587   let PostEncoderMethod = "" in {
 588     def SS : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 589                     (outs SPR:$Sd), (ins SPR:$Sm),
 590                     NoItinerary, !strconcat("vcvt", opc, ".s32.f32\t$Sd, $Sm"),
 591                     []>, Requires<[HasV8FP]> {
 592       let Inst{17-16} = rm;
 593     }
 594
 595     def US : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 596                     (outs SPR:$Sd), (ins SPR:$Sm),
 597                     NoItinerary, !strconcat("vcvt", opc, ".u32.f32\t$Sd, $Sm"),
 598                     []>, Requires<[HasV8FP]> {
 599       let Inst{17-16} = rm;
 600     }
 601
 602     def SD : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 603                     (outs SPR:$Sd), (ins DPR:$Dm),
 604                     NoItinerary, !strconcat("vcvt", opc, ".s32.f64\t$Sd, $Dm"),
 605                     []>, Requires<[HasV8FP]> {
 606       bits<5> Dm;
 607
 608       let Inst{17-16} = rm;
 609
 610       // Encode instruction operands
 611       let Inst{3-0} = Dm{3-0};
 612       let Inst{5}   = Dm{4};
 613       let Inst{8} = 1;
 614     }
 615
 616     def UD : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 617                     (outs SPR:$Sd), (ins DPR:$Dm),
 618                     NoItinerary, !strconcat("vcvt", opc, ".u32.f64\t$Sd, $Dm"),
 619                     []>, Requires<[HasV8FP]> {
 620       bits<5> Dm;
 621
 622       let Inst{17-16} = rm;
 623
 624       // Encode instruction operands
 625       let Inst{3-0}  = Dm{3-0};
 626       let Inst{5}    = Dm{4};
 627       let Inst{8} = 1;
 628     }
 629   }
 630 }
 631
 632 defm VCVTA : vcvt_inst<"a", 0b00>;
 633 defm VCVTN : vcvt_inst<"n", 0b01>;
 634 defm VCVTP : vcvt_inst<"p", 0b10>;
 635 defm VCVTM : vcvt_inst<"m", 0b11>;
 636
 637 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 638                   (outs DPR:$Dd), (ins DPR:$Dm),
 639                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 640                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 641
 642 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 643                    (outs SPR:$Sd), (ins SPR:$Sm),
 644                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 645                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 646   // Some single precision VFP instructions may be executed on both NEON and
 647   // VFP pipelines on A8.
 648   let D = VFPNeonA8Domain;
 649 }
 650
 651 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 652                   (outs DPR:$Dd), (ins DPR:$Dm),
 653                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 654                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 655
 656 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 657                   (outs SPR:$Sd), (ins SPR:$Sm),
 658                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 659                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 660
 661 let neverHasSideEffects = 1 in {
 662 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 663                   (outs DPR:$Dd), (ins DPR:$Dm),
 664                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 665
 666 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 667                   (outs SPR:$Sd), (ins SPR:$Sm),
 668                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 669 } // neverHasSideEffects
 670
 671 //===----------------------------------------------------------------------===//
 672 // FP <-> GPR Copies.  Int <-> FP Conversions.
 673 //
 674
 675 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 676                       (outs GPR:$Rt), (ins SPR:$Sn),
 677                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 678                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 679   // Instruction operands.
 680   bits<4> Rt;
 681   bits<5> Sn;
 682
 683   // Encode instruction operands.
 684   let Inst{19-16} = Sn{4-1};
 685   let Inst{7}     = Sn{0};
 686   let Inst{15-12} = Rt;
 687
 688   let Inst{6-5}   = 0b00;
 689   let Inst{3-0}   = 0b0000;
 690
 691   // Some single precision VFP instructions may be executed on both NEON and VFP
 692   // pipelines.
 693   let D = VFPNeonDomain;
 694 }
 695
 696 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 697 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 698                       (outs SPR:$Sn), (ins GPR:$Rt),
 699                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 700                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 701              Requires<[HasVFP2, UseVMOVSR]> {
 702   // Instruction operands.
 703   bits<5> Sn;
 704   bits<4> Rt;
 705
 706   // Encode instruction operands.
 707   let Inst{19-16} = Sn{4-1};
 708   let Inst{7}     = Sn{0};
 709   let Inst{15-12} = Rt;
 710
 711   let Inst{6-5}   = 0b00;
 712   let Inst{3-0}   = 0b0000;
 713
 714   // Some single precision VFP instructions may be executed on both NEON and VFP
 715   // pipelines.
 716   let D = VFPNeonDomain;
 717 }
 718
 719 let neverHasSideEffects = 1 in {
 720 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 721                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 722                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 723                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 724   // Instruction operands.
 725   bits<5> Dm;
 726   bits<4> Rt;
 727   bits<4> Rt2;
 728
 729   // Encode instruction operands.
 730   let Inst{3-0}   = Dm{3-0};
 731   let Inst{5}     = Dm{4};
 732   let Inst{15-12} = Rt;
 733   let Inst{19-16} = Rt2;
 734
 735   let Inst{7-6} = 0b00;
 736
 737   // Some single precision VFP instructions may be executed on both NEON and VFP
 738   // pipelines.
 739   let D = VFPNeonDomain;
 740 }
 741
 742 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 743                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 744                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 745                  [/* For disassembly only; pattern left blank */]> {
 746   bits<5> src1;
 747   bits<4> Rt;
 748   bits<4> Rt2;
 749
 750   // Encode instruction operands.
 751   let Inst{3-0}   = src1{4-1};
 752   let Inst{5}     = src1{0};
 753   let Inst{15-12} = Rt;
 754   let Inst{19-16} = Rt2;
 755
 756   let Inst{7-6} = 0b00;
 757
 758   // Some single precision VFP instructions may be executed on both NEON and VFP
 759   // pipelines.
 760   let D = VFPNeonDomain;
 761   let DecoderMethod = "DecodeVMOVRRS";
 762 }
 763 } // neverHasSideEffects
 764
 765 // FMDHR: GPR -> SPR
 766 // FMDLR: GPR -> SPR
 767
 768 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 769                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 770                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 771                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 772   // Instruction operands.
 773   bits<5> Dm;
 774   bits<4> Rt;
 775   bits<4> Rt2;
 776
 777   // Encode instruction operands.
 778   let Inst{3-0}   = Dm{3-0};
 779   let Inst{5}     = Dm{4};
 780   let Inst{15-12} = Rt;
 781   let Inst{19-16} = Rt2;
 782
 783   let Inst{7-6}   = 0b00;
 784
 785   // Some single precision VFP instructions may be executed on both NEON and VFP
 786   // pipelines.
 787   let D = VFPNeonDomain;
 788 }
 789
 790 let neverHasSideEffects = 1 in
 791 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 792                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 793                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 794                 [/* For disassembly only; pattern left blank */]> {
 795   // Instruction operands.
 796   bits<5> dst1;
 797   bits<4> src1;
 798   bits<4> src2;
 799
 800   // Encode instruction operands.
 801   let Inst{3-0}   = dst1{4-1};
 802   let Inst{5}     = dst1{0};
 803   let Inst{15-12} = src1;
 804   let Inst{19-16} = src2;
 805
 806   let Inst{7-6} = 0b00;
 807
 808   // Some single precision VFP instructions may be executed on both NEON and VFP
 809   // pipelines.
 810   let D = VFPNeonDomain;
 811
 812   let DecoderMethod = "DecodeVMOVSRR";
 813 }
 814
 815 // FMRDH: SPR -> GPR
 816 // FMRDL: SPR -> GPR
 817 // FMRRS: SPR -> GPR
 818 // FMRX:  SPR system reg -> GPR
 819 // FMSRR: GPR -> SPR
 820 // FMXR:  GPR -> VFP system reg
 821
 822
 823 // Int -> FP:
 824
 825 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 826                         bits<4> opcod4, dag oops, dag iops,
 827                         InstrItinClass itin, string opc, string asm,
 828                         list<dag> pattern>
 829   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 830              pattern> {
 831   // Instruction operands.
 832   bits<5> Dd;
 833   bits<5> Sm;
 834
 835   // Encode instruction operands.
 836   let Inst{3-0}   = Sm{4-1};
 837   let Inst{5}     = Sm{0};
 838   let Inst{15-12} = Dd{3-0};
 839   let Inst{22}    = Dd{4};
 840 }
 841
 842 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 843                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 844                          string opc, string asm, list<dag> pattern>
 845   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 846               pattern> {
 847   // Instruction operands.
 848   bits<5> Sd;
 849   bits<5> Sm;
 850
 851   // Encode instruction operands.
 852   let Inst{3-0}   = Sm{4-1};
 853   let Inst{5}     = Sm{0};
 854   let Inst{15-12} = Sd{4-1};
 855   let Inst{22}    = Sd{0};
 856 }
 857
 858 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 859                                (outs DPR:$Dd), (ins SPR:$Sm),
 860                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 861                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 862   let Inst{7} = 1; // s32
 863 }
 864
 865 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 866                                 (outs SPR:$Sd),(ins SPR:$Sm),
 867                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 868                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 869   let Inst{7} = 1; // s32
 870
 871   // Some single precision VFP instructions may be executed on both NEON and
 872   // VFP pipelines on A8.
 873   let D = VFPNeonA8Domain;
 874 }
 875
 876 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 877                                (outs DPR:$Dd), (ins SPR:$Sm),
 878                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 879                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 880   let Inst{7} = 0; // u32
 881 }
 882
 883 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 884                                 (outs SPR:$Sd), (ins SPR:$Sm),
 885                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 886                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 887   let Inst{7} = 0; // u32
 888
 889   // Some single precision VFP instructions may be executed on both NEON and
 890   // VFP pipelines on A8.
 891   let D = VFPNeonA8Domain;
 892 }
 893
 894 // FP -> Int:
 895
 896 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 897                         bits<4> opcod4, dag oops, dag iops,
 898                         InstrItinClass itin, string opc, string asm,
 899                         list<dag> pattern>
 900   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 901              pattern> {
 902   // Instruction operands.
 903   bits<5> Sd;
 904   bits<5> Dm;
 905
 906   // Encode instruction operands.
 907   let Inst{3-0}   = Dm{3-0};
 908   let Inst{5}     = Dm{4};
 909   let Inst{15-12} = Sd{4-1};
 910   let Inst{22}    = Sd{0};
 911 }
 912
 913 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 914                          bits<4> opcod4, dag oops, dag iops,
 915                          InstrItinClass itin, string opc, string asm,
 916                          list<dag> pattern>
 917   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 918               pattern> {
 919   // Instruction operands.
 920   bits<5> Sd;
 921   bits<5> Sm;
 922
 923   // Encode instruction operands.
 924   let Inst{3-0}   = Sm{4-1};
 925   let Inst{5}     = Sm{0};
 926   let Inst{15-12} = Sd{4-1};
 927   let Inst{22}    = Sd{0};
 928 }
 929
 930 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 931 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 932                                 (outs SPR:$Sd), (ins DPR:$Dm),
 933                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 934                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 935   let Inst{7} = 1; // Z bit
 936 }
 937
 938 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 939                                  (outs SPR:$Sd), (ins SPR:$Sm),
 940                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 941                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 942   let Inst{7} = 1; // Z bit
 943
 944   // Some single precision VFP instructions may be executed on both NEON and
 945   // VFP pipelines on A8.
 946   let D = VFPNeonA8Domain;
 947 }
 948
 949 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 950                                (outs SPR:$Sd), (ins DPR:$Dm),
 951                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
 952                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
 953   let Inst{7} = 1; // Z bit
 954 }
 955
 956 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 957                                  (outs SPR:$Sd), (ins SPR:$Sm),
 958                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
 959                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
 960   let Inst{7} = 1; // Z bit
 961
 962   // Some single precision VFP instructions may be executed on both NEON and
 963   // VFP pipelines on A8.
 964   let D = VFPNeonA8Domain;
 965 }
 966
 967 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
 968 let Uses = [FPSCR] in {
 969 // FIXME: Verify encoding after integrated assembler is working.
 970 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 971                                 (outs SPR:$Sd), (ins DPR:$Dm),
 972                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
 973                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
 974   let Inst{7} = 0; // Z bit
 975 }
 976
 977 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 978                                  (outs SPR:$Sd), (ins SPR:$Sm),
 979                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
 980                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
 981   let Inst{7} = 0; // Z bit
 982 }
 983
 984 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
 985                                 (outs SPR:$Sd), (ins DPR:$Dm),
 986                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
 987                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
 988   let Inst{7} = 0; // Z bit
 989 }
 990
 991 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
 992                                  (outs SPR:$Sd), (ins SPR:$Sm),
 993                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
 994                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
 995   let Inst{7} = 0; // Z bit
 996 }
 997 }
 998
 999 // Convert between floating-point and fixed-point
1000 // Data type for fixed-point naming convention:
1001 //   S16 (U=0, sx=0) -> SH
1002 //   U16 (U=1, sx=0) -> UH
1003 //   S32 (U=0, sx=1) -> SL
1004 //   U32 (U=1, sx=1) -> UL
1005
1006 let Constraints = "$a = $dst" in {
1007
1008 // FP to Fixed-Point:
1009
1010 // Single Precision register
1011 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1012                           bit op5, dag oops, dag iops, InstrItinClass itin,
1013                           string opc, string asm, list<dag> pattern>
1014   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1015   Sched<[WriteCvtFP]> {
1016   bits<5> dst;
1017   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1018   let Inst{22} = dst{0};
1019   let Inst{15-12} = dst{4-1};
1020 }
1021
1022 // Double Precision register
1023 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1024                           bit op5, dag oops, dag iops, InstrItinClass itin,
1025                           string opc, string asm, list<dag> pattern>
1026   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1027     Sched<[WriteCvtFP]> {
1028   bits<5> dst;
1029   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1030   let Inst{22} = dst{4};
1031   let Inst{15-12} = dst{3-0};
1032 }
1033
1034 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
1035                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1036                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
1037   // Some single precision VFP instructions may be executed on both NEON and
1038   // VFP pipelines on A8.
1039   let D = VFPNeonA8Domain;
1040 }
1041
1042 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
1043                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1044                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
1045   // Some single precision VFP instructions may be executed on both NEON and
1046   // VFP pipelines on A8.
1047   let D = VFPNeonA8Domain;
1048 }
1049
1050 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
1051                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1052                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
1053   // Some single precision VFP instructions may be executed on both NEON and
1054   // VFP pipelines on A8.
1055   let D = VFPNeonA8Domain;
1056 }
1057
1058 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
1059                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1060                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
1061   // Some single precision VFP instructions may be executed on both NEON and
1062   // VFP pipelines on A8.
1063   let D = VFPNeonA8Domain;
1064 }
1065
1066 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
1067                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1068                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1069
1070 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1071                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1072                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1073
1074 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1075                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1076                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1077
1078 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1079                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1080                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1081
1082 // Fixed-Point to FP:
1083
1084 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1085                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1086                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1087   // Some single precision VFP instructions may be executed on both NEON and
1088   // VFP pipelines on A8.
1089   let D = VFPNeonA8Domain;
1090 }
1091
1092 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1093                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1094                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1095   // Some single precision VFP instructions may be executed on both NEON and
1096   // VFP pipelines on A8.
1097   let D = VFPNeonA8Domain;
1098 }
1099
1100 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1101                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1102                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1103   // Some single precision VFP instructions may be executed on both NEON and
1104   // VFP pipelines on A8.
1105   let D = VFPNeonA8Domain;
1106 }
1107
1108 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1109                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1110                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1111   // Some single precision VFP instructions may be executed on both NEON and
1112   // VFP pipelines on A8.
1113   let D = VFPNeonA8Domain;
1114 }
1115
1116 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1117                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1118                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1119
1120 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1121                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1122                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1123
1124 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1125                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1126                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1127
1128 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1129                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1130                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1131
1132 } // End of 'let Constraints = "$a = $dst" in'
1133
1134 //===----------------------------------------------------------------------===//
1135 // FP Multiply-Accumulate Operations.
1136 //
1137
1138 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1139                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1140                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1141                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1142                                           (f64 DPR:$Ddin)))]>,
1143               RegConstraint<"$Ddin = $Dd">,
1144               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1145
1146 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1147                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1148                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1149                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1150                                            SPR:$Sdin))]>,
1151               RegConstraint<"$Sdin = $Sd">,
1152               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1153   // Some single precision VFP instructions may be executed on both NEON and
1154   // VFP pipelines on A8.
1155   let D = VFPNeonA8Domain;
1156 }
1157
1158 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1159           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1160           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1161 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1162           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1163           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1164
1165 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1166                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1167                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1168                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1169                                           (f64 DPR:$Ddin)))]>,
1170               RegConstraint<"$Ddin = $Dd">,
1171               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1172
1173 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1174                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1175                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1176                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1177                                            SPR:$Sdin))]>,
1178               RegConstraint<"$Sdin = $Sd">,
1179               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1180   // Some single precision VFP instructions may be executed on both NEON and
1181   // VFP pipelines on A8.
1182   let D = VFPNeonA8Domain;
1183 }
1184
1185 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1186           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1187           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1188 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1189           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1190           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1191
1192 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1193                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1194                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1195                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1196                                           (f64 DPR:$Ddin)))]>,
1197                 RegConstraint<"$Ddin = $Dd">,
1198                 Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1199
1200 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1201                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1202                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1203                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1204                                            SPR:$Sdin))]>,
1205                 RegConstraint<"$Sdin = $Sd">,
1206                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1207   // Some single precision VFP instructions may be executed on both NEON and
1208   // VFP pipelines on A8.
1209   let D = VFPNeonA8Domain;
1210 }
1211
1212 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1213           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1214           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1215 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1216           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1217           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1218
1219 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1220                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1221                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1222                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1223                                            (f64 DPR:$Ddin)))]>,
1224                RegConstraint<"$Ddin = $Dd">,
1225                Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1226
1227 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1228                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1229                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1230              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1231                          RegConstraint<"$Sdin = $Sd">,
1232                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1233   // Some single precision VFP instructions may be executed on both NEON and
1234   // VFP pipelines on A8.
1235   let D = VFPNeonA8Domain;
1236 }
1237
1238 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1239           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1240           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1241 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1242           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1243           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1244
1245 //===----------------------------------------------------------------------===//
1246 // Fused FP Multiply-Accumulate Operations.
1247 //
1248 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1249                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1250                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1251                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1252                                           (f64 DPR:$Ddin)))]>,
1253               RegConstraint<"$Ddin = $Dd">,
1254               Requires<[HasVFP4,UseFusedMAC]>;
1255
1256 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1257                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1258                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1259                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1260                                            SPR:$Sdin))]>,
1261               RegConstraint<"$Sdin = $Sd">,
1262               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1263   // Some single precision VFP instructions may be executed on both NEON and
1264   // VFP pipelines.
1265 }
1266
1267 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1268           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1269           Requires<[HasVFP4,UseFusedMAC]>;
1270 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1271           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1272           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1273
1274 // Match @llvm.fma.* intrinsics
1275 // (fma x, y, z) -> (vfms z, x, y)
1276 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1277           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1278       Requires<[HasVFP4]>;
1279 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1280           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1281       Requires<[HasVFP4]>;
1282
1283 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1284                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1285                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1286                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1287                                           (f64 DPR:$Ddin)))]>,
1288               RegConstraint<"$Ddin = $Dd">,
1289               Requires<[HasVFP4,UseFusedMAC]>;
1290
1291 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1292                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1293                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1294                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1295                                            SPR:$Sdin))]>,
1296               RegConstraint<"$Sdin = $Sd">,
1297               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1298   // Some single precision VFP instructions may be executed on both NEON and
1299   // VFP pipelines.
1300 }
1301
1302 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1303           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1304           Requires<[HasVFP4,UseFusedMAC]>;
1305 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1306           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1307           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1308
1309 // Match @llvm.fma.* intrinsics
1310 // (fma (fneg x), y, z) -> (vfms z, x, y)
1311 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1312           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1313       Requires<[HasVFP4]>;
1314 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1315           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1316       Requires<[HasVFP4]>;
1317 // (fma x, (fneg y), z) -> (vfms z, x, y)
1318 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1319           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1320       Requires<[HasVFP4]>;
1321 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1322           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1323       Requires<[HasVFP4]>;
1324
1325 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1326                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1327                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1328                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1329                                           (f64 DPR:$Ddin)))]>,
1330                 RegConstraint<"$Ddin = $Dd">,
1331                 Requires<[HasVFP4,UseFusedMAC]>;
1332
1333 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1334                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1335                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1336                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1337                                            SPR:$Sdin))]>,
1338                 RegConstraint<"$Sdin = $Sd">,
1339                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1340   // Some single precision VFP instructions may be executed on both NEON and
1341   // VFP pipelines.
1342 }
1343
1344 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1345           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1346           Requires<[HasVFP4,UseFusedMAC]>;
1347 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1348           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1349           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1350
1351 // Match @llvm.fma.* intrinsics
1352 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1353 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1354           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1355       Requires<[HasVFP4]>;
1356 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1357           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1358       Requires<[HasVFP4]>;
1359 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1360 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1361           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1362       Requires<[HasVFP4]>;
1363 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1364           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1365       Requires<[HasVFP4]>;
1366
1367 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1368                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1369                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1370                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1371                                            (f64 DPR:$Ddin)))]>,
1372                RegConstraint<"$Ddin = $Dd">,
1373                Requires<[HasVFP4,UseFusedMAC]>;
1374
1375 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1376                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1377                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1378              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1379                          RegConstraint<"$Sdin = $Sd">,
1380                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1381   // Some single precision VFP instructions may be executed on both NEON and
1382   // VFP pipelines.
1383 }
1384
1385 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1386           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1387           Requires<[HasVFP4,UseFusedMAC]>;
1388 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1389           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1390           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1391
1392 // Match @llvm.fma.* intrinsics
1393
1394 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1395 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1396           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1397       Requires<[HasVFP4]>;
1398 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1399           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1400       Requires<[HasVFP4]>;
1401 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1402 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1403           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1404       Requires<[HasVFP4]>;
1405 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1406           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1407       Requires<[HasVFP4]>;
1408 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1409 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1410           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1411       Requires<[HasVFP4]>;
1412 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1413           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1414       Requires<[HasVFP4]>;
1415
1416 //===----------------------------------------------------------------------===//
1417 // FP Conditional moves.
1418 //
1419
1420 let neverHasSideEffects = 1 in {
1421 def VMOVDcc  : ARMPseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, pred:$p),
1422                     4, IIC_fpUNA64,
1423                     [/*(set DPR:$Dd, (ARMcmov DPR:$Dn, DPR:$Dm, imm:$cc))*/]>,
1424                  RegConstraint<"$Dn = $Dd">;
1425
1426 def VMOVScc  : ARMPseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, pred:$p),
1427                     4, IIC_fpUNA32,
1428                     [/*(set SPR:$Sd, (ARMcmov SPR:$Sn, SPR:$Sm, imm:$cc))*/]>,
1429                  RegConstraint<"$Sn = $Sd">;
1430 } // neverHasSideEffects
1431
1432 //===----------------------------------------------------------------------===//
1433 // Move from VFP System Register to ARM core register.
1434 //
1435
1436 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1437                  list<dag> pattern>:
1438   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1439
1440   // Instruction operand.
1441   bits<4> Rt;
1442
1443   let Inst{27-20} = 0b11101111;
1444   let Inst{19-16} = opc19_16;
1445   let Inst{15-12} = Rt;
1446   let Inst{11-8}  = 0b1010;
1447   let Inst{7}     = 0;
1448   let Inst{6-5}   = 0b00;
1449   let Inst{4}     = 1;
1450   let Inst{3-0}   = 0b0000;
1451 }
1452
1453 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1454 // to APSR.
1455 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1456 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1457                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1458
1459 // Application level FPSCR -> GPR
1460 let hasSideEffects = 1, Uses = [FPSCR] in
1461 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1462                       "vmrs", "\t$Rt, fpscr",
1463                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1464
1465 // System level FPEXC, FPSID -> GPR
1466 let Uses = [FPSCR] in {
1467   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1468                               "vmrs", "\t$Rt, fpexc", []>;
1469   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1470                               "vmrs", "\t$Rt, fpsid", []>;
1471   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1472                               "vmrs", "\t$Rt, mvfr0", []>;
1473   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1474                               "vmrs", "\t$Rt, mvfr1", []>;
1475   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1476                               "vmrs", "\t$Rt, fpinst", []>;
1477   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1478                                 "vmrs", "\t$Rt, fpinst2", []>;
1479 }
1480
1481 //===----------------------------------------------------------------------===//
1482 // Move from ARM core register to VFP System Register.
1483 //
1484
1485 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1486                list<dag> pattern>:
1487   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1488
1489   // Instruction operand.
1490   bits<4> src;
1491
1492   // Encode instruction operand.
1493   let Inst{15-12} = src;
1494
1495   let Inst{27-20} = 0b11101110;
1496   let Inst{19-16} = opc19_16;
1497   let Inst{11-8}  = 0b1010;
1498   let Inst{7}     = 0;
1499   let Inst{4}     = 1;
1500 }
1501
1502 let Defs = [FPSCR] in {
1503   // Application level GPR -> FPSCR
1504   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1505                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1506   // System level GPR -> FPEXC
1507   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1508                       "vmsr", "\tfpexc, $src", []>;
1509   // System level GPR -> FPSID
1510   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1511                       "vmsr", "\tfpsid, $src", []>;
1512
1513   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1514                               "vmsr", "\tfpinst, $src", []>;
1515   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1516                                 "vmsr", "\tfpinst2, $src", []>;
1517 }
1518
1519 //===----------------------------------------------------------------------===//
1520 // Misc.
1521 //
1522
1523 // Materialize FP immediates. VFP3 only.
1524 let isReMaterializable = 1 in {
1525 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1526                     VFPMiscFrm, IIC_fpUNA64,
1527                     "vmov", ".f64\t$Dd, $imm",
1528                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
1529   bits<5> Dd;
1530   bits<8> imm;
1531
1532   let Inst{27-23} = 0b11101;
1533   let Inst{22}    = Dd{4};
1534   let Inst{21-20} = 0b11;
1535   let Inst{19-16} = imm{7-4};
1536   let Inst{15-12} = Dd{3-0};
1537   let Inst{11-9}  = 0b101;
1538   let Inst{8}     = 1;          // Double precision.
1539   let Inst{7-4}   = 0b0000;
1540   let Inst{3-0}   = imm{3-0};
1541 }
1542
1543 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1544                      VFPMiscFrm, IIC_fpUNA32,
1545                      "vmov", ".f32\t$Sd, $imm",
1546                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1547   bits<5> Sd;
1548   bits<8> imm;
1549
1550   let Inst{27-23} = 0b11101;
1551   let Inst{22}    = Sd{0};
1552   let Inst{21-20} = 0b11;
1553   let Inst{19-16} = imm{7-4};
1554   let Inst{15-12} = Sd{4-1};
1555   let Inst{11-9}  = 0b101;
1556   let Inst{8}     = 0;          // Single precision.
1557   let Inst{7-4}   = 0b0000;
1558   let Inst{3-0}   = imm{3-0};
1559 }
1560 }
1561
1562 //===----------------------------------------------------------------------===//
1563 // Assembler aliases.
1564 //
1565 // A few mnemnoic aliases for pre-unifixed syntax. We don't guarantee to
1566 // support them all, but supporting at least some of the basics is
1567 // good to be friendly.
1568 def : VFP2MnemonicAlias<"flds", "vldr">;
1569 def : VFP2MnemonicAlias<"fldd", "vldr">;
1570 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1571 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1572 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1573 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1574 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1575 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1576 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1577 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1578 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1579 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1580 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1581 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1582 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1583 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1584 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1585 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1586 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1587 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1588 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1589 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1590 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1591 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1592 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1593 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1594 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1595 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1596 def : VFP2MnemonicAlias<"fsts", "vstr">;
1597 def : VFP2MnemonicAlias<"fstd", "vstr">;
1598 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1599 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1600 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1601 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1602 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1603 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1604 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1605 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1606 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1607 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1608
1609 // Be friendly and accept the old form of zero-compare
1610 def : VFP2InstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1611 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1612
1613
1614 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1615 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1616                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1617 def : VFP2InstAlias<"faddd${p} $Dd, $Dn, $Dm",
1618                     (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1619 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1620                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1621 def : VFP2InstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1622                     (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1623
1624 // No need for the size suffix on VSQRT. It's implied by the register classes.
1625 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1626 def : VFP2InstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1627
1628 // VLDR/VSTR accept an optional type suffix.
1629 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1630                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1631 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1632                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1633 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1634                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1635 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1636                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1637
1638 // VMOV can accept optional 32-bit or less data type suffix suffix.
1639 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1640                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1641 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1642                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1643 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1644                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1645 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1646                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1647 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1648                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1649 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1650                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1651
1652 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1653                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1654 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1655                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1656
1657 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1658 // VMOVD does.
1659 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1660                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;