lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred : Operand<i32> {
  16   let PrintMethod = "printMandatoryPredicateOperand";
  17 }
  18
  19 // IT block condition mask
  20 def it_mask : Operand<i32> {
  21   let PrintMethod = "printThumbITMask";
  22 }
  23
  24 // Table branch address
  25 def tb_addrmode : Operand<i32> {
  26   let PrintMethod = "printTBAddrMode";
  27 }
  28
  29 // Shifted operands. No register controlled shifts for Thumb2.
  30 // Note: We do not support rrx shifted operands yet.
  31 def t2_so_reg : Operand<i32>,    // reg imm
  32                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  33                                [shl,srl,sra,rotr]> {
  34   let PrintMethod = "printT2SOOperand";
  35   let MIOperandInfo = (ops GPR, i32imm);
  36 }
  37
  38 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  39 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  40   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  41 }]>;
  42
  43 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  44 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm - Match a 32-bit immediate operand, which is an
  49 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  50 // immediate splatted into multiple bytes of the word. t2_so_imm values are
  51 // represented in the imm field in the same 12-bit form that they are encoded
  52 // into t2_so_imm instructions: the 8-bit immediate is the least significant
  53 // bits [bits 0-7], the 4-bit shift/splat amount is the next 4 bits [bits 8-11].
  54 def t2_so_imm : Operand<i32>,
  55                 PatLeaf<(imm), [{
  56   return ARM_AM::getT2SOImmVal((uint32_t)N->getZExtValue()) != -1;
  57 }]>;
  58
  59 // t2_so_imm_not - Match an immediate that is a complement
  60 // of a t2_so_imm.
  61 def t2_so_imm_not : Operand<i32>,
  62                     PatLeaf<(imm), [{
  63   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  64 }], t2_so_imm_not_XFORM>;
  65
  66 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  67 def t2_so_imm_neg : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(-((int)N->getZExtValue())) != -1;
  70 }], t2_so_imm_neg_XFORM>;
  71
  72 // Break t2_so_imm's up into two pieces.  This handles immediates with up to 16
  73 // bits set in them.  This uses t2_so_imm2part to match and t2_so_imm2part_[12]
  74 // to get the first/second pieces.
  75 def t2_so_imm2part : Operand<i32>,
  76                   PatLeaf<(imm), [{
  77       return ARM_AM::isT2SOImmTwoPartVal((unsigned)N->getZExtValue());
  78     }]> {
  79 }
  80
  81 def t2_so_imm2part_1 : SDNodeXForm<imm, [{
  82   unsigned V = ARM_AM::getT2SOImmTwoPartFirst((unsigned)N->getZExtValue());
  83   return CurDAG->getTargetConstant(V, MVT::i32);
  84 }]>;
  85
  86 def t2_so_imm2part_2 : SDNodeXForm<imm, [{
  87   unsigned V = ARM_AM::getT2SOImmTwoPartSecond((unsigned)N->getZExtValue());
  88   return CurDAG->getTargetConstant(V, MVT::i32);
  89 }]>;
  90
  91 def t2_so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
  92       return ARM_AM::isT2SOImmTwoPartVal(-(int)N->getZExtValue());
  93     }]> {
  94 }
  95
  96 def t2_so_neg_imm2part_1 : SDNodeXForm<imm, [{
  97   unsigned V = ARM_AM::getT2SOImmTwoPartFirst(-(int)N->getZExtValue());
  98   return CurDAG->getTargetConstant(V, MVT::i32);
  99 }]>;
 100
 101 def t2_so_neg_imm2part_2 : SDNodeXForm<imm, [{
 102   unsigned V = ARM_AM::getT2SOImmTwoPartSecond(-(int)N->getZExtValue());
 103   return CurDAG->getTargetConstant(V, MVT::i32);
 104 }]>;
 105
 106 /// imm1_31 predicate - True if the 32-bit immediate is in the range [1,31].
 107 def imm1_31 : PatLeaf<(i32 imm), [{
 108   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 32;
 109 }]>;
 110
 111 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 112 def imm0_4095 : Operand<i32>,
 113                 PatLeaf<(i32 imm), [{
 114   return (uint32_t)N->getZExtValue() < 4096;
 115 }]>;
 116
 117 def imm0_4095_neg : PatLeaf<(i32 imm), [{
 118  return (uint32_t)(-N->getZExtValue()) < 4096;
 119 }], imm_neg_XFORM>;
 120
 121 def imm0_255_neg : PatLeaf<(i32 imm), [{
 122   return (uint32_t)(-N->getZExtValue()) < 255;
 123 }], imm_neg_XFORM>;
 124
 125 // Define Thumb2 specific addressing modes.
 126
 127 // t2addrmode_imm12  := reg + imm12
 128 def t2addrmode_imm12 : Operand<i32>,
 129                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 130   let PrintMethod = "printT2AddrModeImm12Operand";
 131   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 132 }
 133
 134 // t2addrmode_imm8  := reg +/- imm8
 135 def t2addrmode_imm8 : Operand<i32>,
 136                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 137   let PrintMethod = "printT2AddrModeImm8Operand";
 138   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 139 }
 140
 141 def t2am_imm8_offset : Operand<i32>,
 142                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset", []>{
 143   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 144 }
 145
 146 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 147 def t2addrmode_imm8s4 : Operand<i32>,
 148                         ComplexPattern<i32, 2, "SelectT2AddrModeImm8s4", []> {
 149   let PrintMethod = "printT2AddrModeImm8s4Operand";
 150   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 151 }
 152
 153 def t2am_imm8s4_offset : Operand<i32> {
 154   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 155 }
 156
 157 // t2addrmode_so_reg  := reg + (reg << imm2)
 158 def t2addrmode_so_reg : Operand<i32>,
 159                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 160   let PrintMethod = "printT2AddrModeSoRegOperand";
 161   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 162 }
 163
 164
 165 //===----------------------------------------------------------------------===//
 166 // Multiclass helpers...
 167 //
 168
 169 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 170 /// unary operation that produces a value. These are predicable and can be
 171 /// changed to modify CPSR.
 172 multiclass T2I_un_irs<bits<4> opcod, string opc, PatFrag opnode,
 173                       bit Cheap = 0, bit ReMat = 0> {
 174    // shifted imm
 175    def i : T2sI<(outs GPR:$dst), (ins t2_so_imm:$src), IIC_iMOVi,
 176                 opc, "\t$dst, $src",
 177                 [(set GPR:$dst, (opnode t2_so_imm:$src))]> {
 178      let isAsCheapAsAMove = Cheap;
 179      let isReMaterializable = ReMat;
 180      let Inst{31-27} = 0b11110;
 181      let Inst{25} = 0;
 182      let Inst{24-21} = opcod;
 183      let Inst{20} = ?; // The S bit.
 184      let Inst{19-16} = 0b1111; // Rn
 185      let Inst{15} = 0;
 186    }
 187    // register
 188    def r : T2I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 189                opc, ".w\t$dst, $src",
 190                 [(set GPR:$dst, (opnode GPR:$src))]> {
 191      let Inst{31-27} = 0b11101;
 192      let Inst{26-25} = 0b01;
 193      let Inst{24-21} = opcod;
 194      let Inst{20} = ?; // The S bit.
 195      let Inst{19-16} = 0b1111; // Rn
 196      let Inst{14-12} = 0b000; // imm3
 197      let Inst{7-6} = 0b00; // imm2
 198      let Inst{5-4} = 0b00; // type
 199    }
 200    // shifted register
 201    def s : T2I<(outs GPR:$dst), (ins t2_so_reg:$src), IIC_iMOVsi,
 202                opc, ".w\t$dst, $src",
 203                [(set GPR:$dst, (opnode t2_so_reg:$src))]> {
 204      let Inst{31-27} = 0b11101;
 205      let Inst{26-25} = 0b01;
 206      let Inst{24-21} = opcod;
 207      let Inst{20} = ?; // The S bit.
 208      let Inst{19-16} = 0b1111; // Rn
 209    }
 210 }
 211
 212 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 213 //  binary operation that produces a value. These are predicable and can be
 214 /// changed to modify CPSR.
 215 multiclass T2I_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 216                        bit Commutable = 0, string wide =""> {
 217    // shifted imm
 218    def ri : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 219                  opc, "\t$dst, $lhs, $rhs",
 220                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]> {
 221      let Inst{31-27} = 0b11110;
 222      let Inst{25} = 0;
 223      let Inst{24-21} = opcod;
 224      let Inst{20} = ?; // The S bit.
 225      let Inst{15} = 0;
 226    }
 227    // register
 228    def rr : T2sI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 229                  opc, !strconcat(wide, "\t$dst, $lhs, $rhs"),
 230                  [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]> {
 231      let isCommutable = Commutable;
 232      let Inst{31-27} = 0b11101;
 233      let Inst{26-25} = 0b01;
 234      let Inst{24-21} = opcod;
 235      let Inst{20} = ?; // The S bit.
 236      let Inst{14-12} = 0b000; // imm3
 237      let Inst{7-6} = 0b00; // imm2
 238      let Inst{5-4} = 0b00; // type
 239    }
 240    // shifted register
 241    def rs : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 242                  opc, !strconcat(wide, "\t$dst, $lhs, $rhs"),
 243                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]> {
 244      let Inst{31-27} = 0b11101;
 245      let Inst{26-25} = 0b01;
 246      let Inst{24-21} = opcod;
 247      let Inst{20} = ?; // The S bit.
 248    }
 249 }
 250
 251 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 252 //  the ".w" prefix to indicate that they are wide.
 253 multiclass T2I_bin_w_irs<bits<4> opcod, string opc, PatFrag opnode,
 254                          bit Commutable = 0> :
 255     T2I_bin_irs<opcod, opc, opnode, Commutable, ".w">;
 256
 257 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 258 /// reversed. It doesn't define the 'rr' form since it's handled by its
 259 /// T2I_bin_irs counterpart.
 260 multiclass T2I_rbin_is<bits<4> opcod, string opc, PatFrag opnode> {
 261    // shifted imm
 262    def ri : T2I<(outs GPR:$dst), (ins GPR:$rhs, t2_so_imm:$lhs), IIC_iALUi,
 263                 opc, ".w\t$dst, $rhs, $lhs",
 264                 [(set GPR:$dst, (opnode t2_so_imm:$lhs, GPR:$rhs))]> {
 265      let Inst{31-27} = 0b11110;
 266      let Inst{25} = 0;
 267      let Inst{24-21} = opcod;
 268      let Inst{20} = 0; // The S bit.
 269      let Inst{15} = 0;
 270    }
 271    // shifted register
 272    def rs : T2I<(outs GPR:$dst), (ins GPR:$rhs, t2_so_reg:$lhs), IIC_iALUsi,
 273                 opc, "\t$dst, $rhs, $lhs",
 274                 [(set GPR:$dst, (opnode t2_so_reg:$lhs, GPR:$rhs))]> {
 275      let Inst{31-27} = 0b11101;
 276      let Inst{26-25} = 0b01;
 277      let Inst{24-21} = opcod;
 278      let Inst{20} = 0; // The S bit.
 279    }
 280 }
 281
 282 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 283 /// instruction modifies the CPSR register.
 284 let Defs = [CPSR] in {
 285 multiclass T2I_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 286                          bit Commutable = 0> {
 287    // shifted imm
 288    def ri : T2I<(outs GPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 289                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 290                 [(set GPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]> {
 291      let Inst{31-27} = 0b11110;
 292      let Inst{25} = 0;
 293      let Inst{24-21} = opcod;
 294      let Inst{20} = 1; // The S bit.
 295      let Inst{15} = 0;
 296    }
 297    // register
 298    def rr : T2I<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 299                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 300                 [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]> {
 301      let isCommutable = Commutable;
 302      let Inst{31-27} = 0b11101;
 303      let Inst{26-25} = 0b01;
 304      let Inst{24-21} = opcod;
 305      let Inst{20} = 1; // The S bit.
 306      let Inst{14-12} = 0b000; // imm3
 307      let Inst{7-6} = 0b00; // imm2
 308      let Inst{5-4} = 0b00; // type
 309    }
 310    // shifted register
 311    def rs : T2I<(outs GPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 312                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 313                 [(set GPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]> {
 314      let Inst{31-27} = 0b11101;
 315      let Inst{26-25} = 0b01;
 316      let Inst{24-21} = opcod;
 317      let Inst{20} = 1; // The S bit.
 318    }
 319 }
 320 }
 321
 322 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 323 /// patterns for a binary operation that produces a value.
 324 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 325                           bit Commutable = 0> {
 326    // shifted imm
 327    def ri : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 328                  opc, ".w\t$dst, $lhs, $rhs",
 329                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]> {
 330      let Inst{31-27} = 0b11110;
 331      let Inst{25} = 0;
 332      let Inst{24} = 1;
 333      let Inst{23-21} = op23_21;
 334      let Inst{20} = 0; // The S bit.
 335      let Inst{15} = 0;
 336    }
 337    // 12-bit imm
 338    def ri12 : T2I<(outs GPR:$dst), (ins GPR:$lhs, imm0_4095:$rhs), IIC_iALUi,
 339                   !strconcat(opc, "w"), "\t$dst, $lhs, $rhs",
 340                   [(set GPR:$dst, (opnode GPR:$lhs, imm0_4095:$rhs))]> {
 341      let Inst{31-27} = 0b11110;
 342      let Inst{25} = 1;
 343      let Inst{24} = 0;
 344      let Inst{23-21} = op23_21;
 345      let Inst{20} = 0; // The S bit.
 346      let Inst{15} = 0;
 347    }
 348    // register
 349    def rr : T2sI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 350                  opc, ".w\t$dst, $lhs, $rhs",
 351                  [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]> {
 352      let isCommutable = Commutable;
 353      let Inst{31-27} = 0b11101;
 354      let Inst{26-25} = 0b01;
 355      let Inst{24} = 1;
 356      let Inst{23-21} = op23_21;
 357      let Inst{20} = 0; // The S bit.
 358      let Inst{14-12} = 0b000; // imm3
 359      let Inst{7-6} = 0b00; // imm2
 360      let Inst{5-4} = 0b00; // type
 361    }
 362    // shifted register
 363    def rs : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 364                  opc, ".w\t$dst, $lhs, $rhs",
 365                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]> {
 366      let Inst{31-27} = 0b11101;
 367      let Inst{26-25} = 0b01;
 368      let Inst{24} = 1;
 369      let Inst{23-21} = op23_21;
 370      let Inst{20} = 0; // The S bit.
 371    }
 372 }
 373
 374 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 375 /// for a binary operation that produces a value and use the carry
 376 /// bit. It's not predicable.
 377 let Uses = [CPSR] in {
 378 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 379                              bit Commutable = 0> {
 380    // shifted imm
 381    def ri : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 382                  opc, "\t$dst, $lhs, $rhs",
 383                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]>,
 384                  Requires<[IsThumb2]> {
 385      let Inst{31-27} = 0b11110;
 386      let Inst{25} = 0;
 387      let Inst{24-21} = opcod;
 388      let Inst{20} = 0; // The S bit.
 389      let Inst{15} = 0;
 390    }
 391    // register
 392    def rr : T2sI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 393                  opc, ".w\t$dst, $lhs, $rhs",
 394                  [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]>,
 395                  Requires<[IsThumb2]> {
 396      let isCommutable = Commutable;
 397      let Inst{31-27} = 0b11101;
 398      let Inst{26-25} = 0b01;
 399      let Inst{24-21} = opcod;
 400      let Inst{20} = 0; // The S bit.
 401      let Inst{14-12} = 0b000; // imm3
 402      let Inst{7-6} = 0b00; // imm2
 403      let Inst{5-4} = 0b00; // type
 404    }
 405    // shifted register
 406    def rs : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 407                  opc, ".w\t$dst, $lhs, $rhs",
 408                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]>,
 409                  Requires<[IsThumb2]> {
 410      let Inst{31-27} = 0b11101;
 411      let Inst{26-25} = 0b01;
 412      let Inst{24-21} = opcod;
 413      let Inst{20} = 0; // The S bit.
 414    }
 415 }
 416
 417 // Carry setting variants
 418 let Defs = [CPSR] in {
 419 multiclass T2I_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 420                                bit Commutable = 0> {
 421    // shifted imm
 422    def ri : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 423                  opc, "\t$dst, $lhs, $rhs",
 424                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]>,
 425                  Requires<[IsThumb2]> {
 426      let Inst{31-27} = 0b11110;
 427      let Inst{25} = 0;
 428      let Inst{24-21} = opcod;
 429      let Inst{20} = 1; // The S bit.
 430      let Inst{15} = 0;
 431    }
 432    // register
 433    def rr : T2sI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 434                  opc, ".w\t$dst, $lhs, $rhs",
 435                  [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]>,
 436                  Requires<[IsThumb2]> {
 437      let isCommutable = Commutable;
 438      let Inst{31-27} = 0b11101;
 439      let Inst{26-25} = 0b01;
 440      let Inst{24-21} = opcod;
 441      let Inst{20} = 1; // The S bit.
 442      let Inst{14-12} = 0b000; // imm3
 443      let Inst{7-6} = 0b00; // imm2
 444      let Inst{5-4} = 0b00; // type
 445    }
 446    // shifted register
 447    def rs : T2sI<(outs GPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 448                  opc, ".w\t$dst, $lhs, $rhs",
 449                  [(set GPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]>,
 450                  Requires<[IsThumb2]> {
 451      let Inst{31-27} = 0b11101;
 452      let Inst{26-25} = 0b01;
 453      let Inst{24-21} = opcod;
 454      let Inst{20} = 1; // The S bit.
 455    }
 456 }
 457 }
 458 }
 459
 460 /// T2I_rbin_s_is - Same as T2I_rbin_is except sets 's' bit.
 461 let Defs = [CPSR] in {
 462 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 463    // shifted imm
 464    def ri : T2XI<(outs GPR:$dst), (ins GPR:$rhs, t2_so_imm:$lhs, cc_out:$s),
 465                  IIC_iALUi,
 466                  !strconcat(opc, "${s}.w\t$dst, $rhs, $lhs"),
 467                  [(set GPR:$dst, (opnode t2_so_imm:$lhs, GPR:$rhs))]> {
 468      let Inst{31-27} = 0b11110;
 469      let Inst{25} = 0;
 470      let Inst{24-21} = opcod;
 471      let Inst{20} = 1; // The S bit.
 472      let Inst{15} = 0;
 473    }
 474    // shifted register
 475    def rs : T2XI<(outs GPR:$dst), (ins GPR:$rhs, t2_so_reg:$lhs, cc_out:$s),
 476                  IIC_iALUsi,
 477                  !strconcat(opc, "${s}\t$dst, $rhs, $lhs"),
 478                  [(set GPR:$dst, (opnode t2_so_reg:$lhs, GPR:$rhs))]> {
 479      let Inst{31-27} = 0b11101;
 480      let Inst{26-25} = 0b01;
 481      let Inst{24-21} = opcod;
 482      let Inst{20} = 1; // The S bit.
 483    }
 484 }
 485 }
 486
 487 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 488 //  rotate operation that produces a value.
 489 multiclass T2I_sh_ir<bits<2> opcod, string opc, PatFrag opnode> {
 490    // 5-bit imm
 491    def ri : T2sI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 492                  opc, ".w\t$dst, $lhs, $rhs",
 493                  [(set GPR:$dst, (opnode GPR:$lhs, imm1_31:$rhs))]> {
 494      let Inst{31-27} = 0b11101;
 495      let Inst{26-21} = 0b010010;
 496      let Inst{19-16} = 0b1111; // Rn
 497      let Inst{5-4} = opcod;
 498    }
 499    // register
 500    def rr : T2sI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iMOVsr,
 501                  opc, ".w\t$dst, $lhs, $rhs",
 502                  [(set GPR:$dst, (opnode GPR:$lhs, GPR:$rhs))]> {
 503      let Inst{31-27} = 0b11111;
 504      let Inst{26-23} = 0b0100;
 505      let Inst{22-21} = opcod;
 506      let Inst{15-12} = 0b1111;
 507      let Inst{7-4} = 0b0000;
 508    }
 509 }
 510
 511 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 512 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 513 /// a explicit result, only implicitly set CPSR.
 514 let Defs = [CPSR] in {
 515 multiclass T2I_cmp_irs<bits<4> opcod, string opc, PatFrag opnode> {
 516    // shifted imm
 517    def ri : T2I<(outs), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iCMPi,
 518                 opc, ".w\t$lhs, $rhs",
 519                 [(opnode GPR:$lhs, t2_so_imm:$rhs)]> {
 520      let Inst{31-27} = 0b11110;
 521      let Inst{25} = 0;
 522      let Inst{24-21} = opcod;
 523      let Inst{20} = 1; // The S bit.
 524      let Inst{15} = 0;
 525      let Inst{11-8} = 0b1111; // Rd
 526    }
 527    // register
 528    def rr : T2I<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 529                 opc, ".w\t$lhs, $rhs",
 530                 [(opnode GPR:$lhs, GPR:$rhs)]> {
 531      let Inst{31-27} = 0b11101;
 532      let Inst{26-25} = 0b01;
 533      let Inst{24-21} = opcod;
 534      let Inst{20} = 1; // The S bit.
 535      let Inst{14-12} = 0b000; // imm3
 536      let Inst{11-8} = 0b1111; // Rd
 537      let Inst{7-6} = 0b00; // imm2
 538      let Inst{5-4} = 0b00; // type
 539    }
 540    // shifted register
 541    def rs : T2I<(outs), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iCMPsi,
 542                 opc, ".w\t$lhs, $rhs",
 543                 [(opnode GPR:$lhs, t2_so_reg:$rhs)]> {
 544      let Inst{31-27} = 0b11101;
 545      let Inst{26-25} = 0b01;
 546      let Inst{24-21} = opcod;
 547      let Inst{20} = 1; // The S bit.
 548      let Inst{11-8} = 0b1111; // Rd
 549    }
 550 }
 551 }
 552
 553 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 554 multiclass T2I_ld<bit signed, bits<2> opcod, string opc, PatFrag opnode> {
 555   def i12 : T2Ii12<(outs GPR:$dst), (ins t2addrmode_imm12:$addr), IIC_iLoadi,
 556                    opc, ".w\t$dst, $addr",
 557                    [(set GPR:$dst, (opnode t2addrmode_imm12:$addr))]> {
 558     let Inst{31-27} = 0b11111;
 559     let Inst{26-25} = 0b00;
 560     let Inst{24} = signed;
 561     let Inst{23} = 1;
 562     let Inst{22-21} = opcod;
 563     let Inst{20} = 1; // load
 564   }
 565   def i8  : T2Ii8 <(outs GPR:$dst), (ins t2addrmode_imm8:$addr), IIC_iLoadi,
 566                    opc, "\t$dst, $addr",
 567                    [(set GPR:$dst, (opnode t2addrmode_imm8:$addr))]> {
 568     let Inst{31-27} = 0b11111;
 569     let Inst{26-25} = 0b00;
 570     let Inst{24} = signed;
 571     let Inst{23} = 0;
 572     let Inst{22-21} = opcod;
 573     let Inst{20} = 1; // load
 574     let Inst{11} = 1;
 575     // Offset: index==TRUE, wback==FALSE
 576     let Inst{10} = 1; // The P bit.
 577     let Inst{8} = 0; // The W bit.
 578   }
 579   def s   : T2Iso <(outs GPR:$dst), (ins t2addrmode_so_reg:$addr), IIC_iLoadr,
 580                    opc, ".w\t$dst, $addr",
 581                    [(set GPR:$dst, (opnode t2addrmode_so_reg:$addr))]> {
 582     let Inst{31-27} = 0b11111;
 583     let Inst{26-25} = 0b00;
 584     let Inst{24} = signed;
 585     let Inst{23} = 0;
 586     let Inst{22-21} = opcod;
 587     let Inst{20} = 1; // load
 588     let Inst{11-6} = 0b000000;
 589   }
 590   def pci : T2Ipc <(outs GPR:$dst), (ins i32imm:$addr), IIC_iLoadi,
 591                    opc, ".w\t$dst, $addr",
 592                    [(set GPR:$dst, (opnode (ARMWrapper tconstpool:$addr)))]> {
 593     let isReMaterializable = 1;
 594     let Inst{31-27} = 0b11111;
 595     let Inst{26-25} = 0b00;
 596     let Inst{24} = signed;
 597     let Inst{23} = ?; // add = (U == '1')
 598     let Inst{22-21} = opcod;
 599     let Inst{20} = 1; // load
 600     let Inst{19-16} = 0b1111; // Rn
 601   }
 602 }
 603
 604 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 605 multiclass T2I_st<bits<2> opcod, string opc, PatFrag opnode> {
 606   def i12 : T2Ii12<(outs), (ins GPR:$src, t2addrmode_imm12:$addr), IIC_iStorei,
 607                    opc, ".w\t$src, $addr",
 608                    [(opnode GPR:$src, t2addrmode_imm12:$addr)]> {
 609     let Inst{31-27} = 0b11111;
 610     let Inst{26-23} = 0b0001;
 611     let Inst{22-21} = opcod;
 612     let Inst{20} = 0; // !load
 613   }
 614   def i8  : T2Ii8 <(outs), (ins GPR:$src, t2addrmode_imm8:$addr), IIC_iStorei,
 615                    opc, "\t$src, $addr",
 616                    [(opnode GPR:$src, t2addrmode_imm8:$addr)]> {
 617     let Inst{31-27} = 0b11111;
 618     let Inst{26-23} = 0b0000;
 619     let Inst{22-21} = opcod;
 620     let Inst{20} = 0; // !load
 621     let Inst{11} = 1;
 622     // Offset: index==TRUE, wback==FALSE
 623     let Inst{10} = 1; // The P bit.
 624     let Inst{8} = 0; // The W bit.
 625   }
 626   def s   : T2Iso <(outs), (ins GPR:$src, t2addrmode_so_reg:$addr), IIC_iStorer,
 627                    opc, ".w\t$src, $addr",
 628                    [(opnode GPR:$src, t2addrmode_so_reg:$addr)]> {
 629     let Inst{31-27} = 0b11111;
 630     let Inst{26-23} = 0b0000;
 631     let Inst{22-21} = opcod;
 632     let Inst{20} = 0; // !load
 633     let Inst{11-6} = 0b000000;
 634   }
 635 }
 636
 637 /// T2I_unary_rrot - A unary operation with two forms: one whose operand is a
 638 /// register and one whose operand is a register rotated by 8/16/24.
 639 multiclass T2I_unary_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 640   def r     : T2I<(outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
 641                   opc, ".w\t$dst, $src",
 642                  [(set GPR:$dst, (opnode GPR:$src))]>,
 643                  Requires<[HasT2ExtractPack]> {
 644      let Inst{31-27} = 0b11111;
 645      let Inst{26-23} = 0b0100;
 646      let Inst{22-20} = opcod;
 647      let Inst{19-16} = 0b1111; // Rn
 648      let Inst{15-12} = 0b1111;
 649      let Inst{7} = 1;
 650      let Inst{5-4} = 0b00; // rotate
 651    }
 652   def r_rot : T2I<(outs GPR:$dst), (ins GPR:$src, i32imm:$rot), IIC_iUNAsi,
 653                   opc, ".w\t$dst, $src, ror $rot",
 654                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 655                  Requires<[HasT2ExtractPack]> {
 656      let Inst{31-27} = 0b11111;
 657      let Inst{26-23} = 0b0100;
 658      let Inst{22-20} = opcod;
 659      let Inst{19-16} = 0b1111; // Rn
 660      let Inst{15-12} = 0b1111;
 661      let Inst{7} = 1;
 662      let Inst{5-4} = {?,?}; // rotate
 663    }
 664 }
 665
 666 // SXTB16 and UXTB16 do not need the .w qualifier.
 667 multiclass T2I_unary_rrot_nw<bits<3> opcod, string opc, PatFrag opnode> {
 668   def r     : T2I<(outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
 669                   opc, "\t$dst, $src",
 670                  [(set GPR:$dst, (opnode GPR:$src))]>,
 671                  Requires<[HasT2ExtractPack]> {
 672      let Inst{31-27} = 0b11111;
 673      let Inst{26-23} = 0b0100;
 674      let Inst{22-20} = opcod;
 675      let Inst{19-16} = 0b1111; // Rn
 676      let Inst{15-12} = 0b1111;
 677      let Inst{7} = 1;
 678      let Inst{5-4} = 0b00; // rotate
 679    }
 680   def r_rot : T2I<(outs GPR:$dst), (ins GPR:$src, i32imm:$rot), IIC_iUNAsi,
 681                   opc, "\t$dst, $src, ror $rot",
 682                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 683                  Requires<[HasT2ExtractPack]> {
 684      let Inst{31-27} = 0b11111;
 685      let Inst{26-23} = 0b0100;
 686      let Inst{22-20} = opcod;
 687      let Inst{19-16} = 0b1111; // Rn
 688      let Inst{15-12} = 0b1111;
 689      let Inst{7} = 1;
 690      let Inst{5-4} = {?,?}; // rotate
 691    }
 692 }
 693
 694 // DO variant - disassembly only, no pattern
 695
 696 multiclass T2I_unary_rrot_DO<bits<3> opcod, string opc> {
 697   def r     : T2I<(outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
 698                   opc, "\t$dst, $src", []> {
 699      let Inst{31-27} = 0b11111;
 700      let Inst{26-23} = 0b0100;
 701      let Inst{22-20} = opcod;
 702      let Inst{19-16} = 0b1111; // Rn
 703      let Inst{15-12} = 0b1111;
 704      let Inst{7} = 1;
 705      let Inst{5-4} = 0b00; // rotate
 706    }
 707   def r_rot : T2I<(outs GPR:$dst), (ins GPR:$src, i32imm:$rot), IIC_iUNAsi,
 708                   opc, "\t$dst, $src, ror $rot", []> {
 709      let Inst{31-27} = 0b11111;
 710      let Inst{26-23} = 0b0100;
 711      let Inst{22-20} = opcod;
 712      let Inst{19-16} = 0b1111; // Rn
 713      let Inst{15-12} = 0b1111;
 714      let Inst{7} = 1;
 715      let Inst{5-4} = {?,?}; // rotate
 716    }
 717 }
 718
 719 /// T2I_bin_rrot - A binary operation with two forms: one whose operand is a
 720 /// register and one whose operand is a register rotated by 8/16/24.
 721 multiclass T2I_bin_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 722   def rr     : T2I<(outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS), IIC_iALUr,
 723                   opc, "\t$dst, $LHS, $RHS",
 724                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 725                   Requires<[HasT2ExtractPack]> {
 726      let Inst{31-27} = 0b11111;
 727      let Inst{26-23} = 0b0100;
 728      let Inst{22-20} = opcod;
 729      let Inst{15-12} = 0b1111;
 730      let Inst{7} = 1;
 731      let Inst{5-4} = 0b00; // rotate
 732    }
 733   def rr_rot : T2I<(outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 734                   IIC_iALUsr, opc, "\t$dst, $LHS, $RHS, ror $rot",
 735                   [(set GPR:$dst, (opnode GPR:$LHS,
 736                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 737                   Requires<[HasT2ExtractPack]> {
 738      let Inst{31-27} = 0b11111;
 739      let Inst{26-23} = 0b0100;
 740      let Inst{22-20} = opcod;
 741      let Inst{15-12} = 0b1111;
 742      let Inst{7} = 1;
 743      let Inst{5-4} = {?,?}; // rotate
 744    }
 745 }
 746
 747 // DO variant - disassembly only, no pattern
 748
 749 multiclass T2I_bin_rrot_DO<bits<3> opcod, string opc> {
 750   def rr     : T2I<(outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS), IIC_iALUr,
 751                   opc, "\t$dst, $LHS, $RHS", []> {
 752      let Inst{31-27} = 0b11111;
 753      let Inst{26-23} = 0b0100;
 754      let Inst{22-20} = opcod;
 755      let Inst{15-12} = 0b1111;
 756      let Inst{7} = 1;
 757      let Inst{5-4} = 0b00; // rotate
 758    }
 759   def rr_rot : T2I<(outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 760                   IIC_iALUsr, opc, "\t$dst, $LHS, $RHS, ror $rot", []> {
 761      let Inst{31-27} = 0b11111;
 762      let Inst{26-23} = 0b0100;
 763      let Inst{22-20} = opcod;
 764      let Inst{15-12} = 0b1111;
 765      let Inst{7} = 1;
 766      let Inst{5-4} = {?,?}; // rotate
 767    }
 768 }
 769
 770 //===----------------------------------------------------------------------===//
 771 // Instructions
 772 //===----------------------------------------------------------------------===//
 773
 774 //===----------------------------------------------------------------------===//
 775 //  Miscellaneous Instructions.
 776 //
 777
 778 // LEApcrel - Load a pc-relative address into a register without offending the
 779 // assembler.
 780 let neverHasSideEffects = 1 in {
 781 def t2LEApcrel : T2XI<(outs GPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 782                       "adr$p.w\t$dst, #$label", []> {
 783   let Inst{31-27} = 0b11110;
 784   let Inst{25-24} = 0b10;
 785   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
 786   let Inst{22} = 0;
 787   let Inst{20} = 0;
 788   let Inst{19-16} = 0b1111; // Rn
 789   let Inst{15} = 0;
 790 }
 791 def t2LEApcrelJT : T2XI<(outs GPR:$dst),
 792                         (ins i32imm:$label, nohash_imm:$id, pred:$p), IIC_iALUi,
 793                         "adr$p.w\t$dst, #${label}_${id}", []> {
 794   let Inst{31-27} = 0b11110;
 795   let Inst{25-24} = 0b10;
 796   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
 797   let Inst{22} = 0;
 798   let Inst{20} = 0;
 799   let Inst{19-16} = 0b1111; // Rn
 800   let Inst{15} = 0;
 801 }
 802 } // neverHasSideEffects
 803
 804 // ADD r, sp, {so_imm|i12}
 805 def t2ADDrSPi   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_imm:$imm),
 806                         IIC_iALUi, "add", ".w\t$dst, $sp, $imm", []> {
 807   let Inst{31-27} = 0b11110;
 808   let Inst{25} = 0;
 809   let Inst{24-21} = 0b1000;
 810   let Inst{20} = ?; // The S bit.
 811   let Inst{19-16} = 0b1101; // Rn = sp
 812   let Inst{15} = 0;
 813 }
 814 def t2ADDrSPi12 : T2I<(outs GPR:$dst), (ins GPR:$sp, imm0_4095:$imm),
 815                        IIC_iALUi, "addw", "\t$dst, $sp, $imm", []> {
 816   let Inst{31-27} = 0b11110;
 817   let Inst{25} = 1;
 818   let Inst{24-21} = 0b0000;
 819   let Inst{20} = 0; // The S bit.
 820   let Inst{19-16} = 0b1101; // Rn = sp
 821   let Inst{15} = 0;
 822 }
 823
 824 // ADD r, sp, so_reg
 825 def t2ADDrSPs   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_reg:$rhs),
 826                         IIC_iALUsi, "add", ".w\t$dst, $sp, $rhs", []> {
 827   let Inst{31-27} = 0b11101;
 828   let Inst{26-25} = 0b01;
 829   let Inst{24-21} = 0b1000;
 830   let Inst{20} = ?; // The S bit.
 831   let Inst{19-16} = 0b1101; // Rn = sp
 832   let Inst{15} = 0;
 833 }
 834
 835 // SUB r, sp, {so_imm|i12}
 836 def t2SUBrSPi   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_imm:$imm),
 837                         IIC_iALUi, "sub", ".w\t$dst, $sp, $imm", []> {
 838   let Inst{31-27} = 0b11110;
 839   let Inst{25} = 0;
 840   let Inst{24-21} = 0b1101;
 841   let Inst{20} = ?; // The S bit.
 842   let Inst{19-16} = 0b1101; // Rn = sp
 843   let Inst{15} = 0;
 844 }
 845 def t2SUBrSPi12 : T2I<(outs GPR:$dst), (ins GPR:$sp, imm0_4095:$imm),
 846                        IIC_iALUi, "subw", "\t$dst, $sp, $imm", []> {
 847   let Inst{31-27} = 0b11110;
 848   let Inst{25} = 1;
 849   let Inst{24-21} = 0b0101;
 850   let Inst{20} = 0; // The S bit.
 851   let Inst{19-16} = 0b1101; // Rn = sp
 852   let Inst{15} = 0;
 853 }
 854
 855 // SUB r, sp, so_reg
 856 def t2SUBrSPs   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_reg:$rhs),
 857                        IIC_iALUsi,
 858                        "sub", "\t$dst, $sp, $rhs", []> {
 859   let Inst{31-27} = 0b11101;
 860   let Inst{26-25} = 0b01;
 861   let Inst{24-21} = 0b1101;
 862   let Inst{20} = ?; // The S bit.
 863   let Inst{19-16} = 0b1101; // Rn = sp
 864   let Inst{15} = 0;
 865 }
 866
 867 // Signed and unsigned division on v7-M
 868 def t2SDIV : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iALUi,
 869                  "sdiv", "\t$dst, $a, $b",
 870                  [(set GPR:$dst, (sdiv GPR:$a, GPR:$b))]>,
 871                  Requires<[HasDivide]> {
 872   let Inst{31-27} = 0b11111;
 873   let Inst{26-21} = 0b011100;
 874   let Inst{20} = 0b1;
 875   let Inst{15-12} = 0b1111;
 876   let Inst{7-4} = 0b1111;
 877 }
 878
 879 def t2UDIV : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iALUi,
 880                  "udiv", "\t$dst, $a, $b",
 881                  [(set GPR:$dst, (udiv GPR:$a, GPR:$b))]>,
 882                  Requires<[HasDivide]> {
 883   let Inst{31-27} = 0b11111;
 884   let Inst{26-21} = 0b011101;
 885   let Inst{20} = 0b1;
 886   let Inst{15-12} = 0b1111;
 887   let Inst{7-4} = 0b1111;
 888 }
 889
 890 // Pseudo instruction that will expand into a t2SUBrSPi + a copy.
 891 let usesCustomInserter = 1 in { // Expanded after instruction selection.
 892 def t2SUBrSPi_   : PseudoInst<(outs GPR:$dst), (ins GPR:$sp, t2_so_imm:$imm),
 893                    NoItinerary, "${:comment} sub.w\t$dst, $sp, $imm", []>;
 894 def t2SUBrSPi12_ : PseudoInst<(outs GPR:$dst), (ins GPR:$sp, imm0_4095:$imm),
 895                    NoItinerary, "${:comment} subw\t$dst, $sp, $imm", []>;
 896 def t2SUBrSPs_   : PseudoInst<(outs GPR:$dst), (ins GPR:$sp, t2_so_reg:$rhs),
 897                    NoItinerary, "${:comment} sub\t$dst, $sp, $rhs", []>;
 898 } // usesCustomInserter
 899
 900
 901 //===----------------------------------------------------------------------===//
 902 //  Load / store Instructions.
 903 //
 904
 905 // Load
 906 let canFoldAsLoad = 1, isReMaterializable = 1  in
 907 defm t2LDR   : T2I_ld<0, 0b10, "ldr",  UnOpFrag<(load node:$Src)>>;
 908
 909 // Loads with zero extension
 910 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", UnOpFrag<(zextloadi16 node:$Src)>>;
 911 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", UnOpFrag<(zextloadi8  node:$Src)>>;
 912
 913 // Loads with sign extension
 914 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", UnOpFrag<(sextloadi16 node:$Src)>>;
 915 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", UnOpFrag<(sextloadi8  node:$Src)>>;
 916
 917 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 918 // Load doubleword
 919 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs GPR:$dst1, GPR:$dst2),
 920                         (ins t2addrmode_imm8s4:$addr),
 921                         IIC_iLoadi, "ldrd", "\t$dst1, $addr", []>;
 922 def t2LDRDpci : T2Ii8s4<1, 0, 1, (outs GPR:$dst1, GPR:$dst2),
 923                         (ins i32imm:$addr), IIC_iLoadi,
 924                        "ldrd", "\t$dst1, $addr", []> {
 925   let Inst{19-16} = 0b1111; // Rn
 926 }
 927 }
 928
 929 // zextload i1 -> zextload i8
 930 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
 931             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 932 def : T2Pat<(zextloadi1 t2addrmode_imm8:$addr),
 933             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 934 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
 935             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 936 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
 937             (t2LDRBpci  tconstpool:$addr)>;
 938
 939 // extload -> zextload
 940 // FIXME: Reduce the number of patterns by legalizing extload to zextload
 941 // earlier?
 942 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
 943             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 944 def : T2Pat<(extloadi1  t2addrmode_imm8:$addr),
 945             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 946 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
 947             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 948 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
 949             (t2LDRBpci  tconstpool:$addr)>;
 950
 951 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
 952             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 953 def : T2Pat<(extloadi8  t2addrmode_imm8:$addr),
 954             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 955 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
 956             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 957 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
 958             (t2LDRBpci  tconstpool:$addr)>;
 959
 960 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
 961             (t2LDRHi12  t2addrmode_imm12:$addr)>;
 962 def : T2Pat<(extloadi16 t2addrmode_imm8:$addr),
 963             (t2LDRHi8   t2addrmode_imm8:$addr)>;
 964 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
 965             (t2LDRHs    t2addrmode_so_reg:$addr)>;
 966 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
 967             (t2LDRHpci  tconstpool:$addr)>;
 968
 969 // Indexed loads
 970 let mayLoad = 1 in {
 971 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$dst, GPR:$base_wb),
 972                             (ins t2addrmode_imm8:$addr),
 973                             AddrModeT2_i8, IndexModePre, IIC_iLoadiu,
 974                             "ldr", "\t$dst, $addr!", "$addr.base = $base_wb",
 975                             []>;
 976
 977 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$dst, GPR:$base_wb),
 978                             (ins GPR:$base, t2am_imm8_offset:$offset),
 979                             AddrModeT2_i8, IndexModePost, IIC_iLoadiu,
 980                           "ldr", "\t$dst, [$base], $offset", "$base = $base_wb",
 981                             []>;
 982
 983 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
 984                             (ins t2addrmode_imm8:$addr),
 985                             AddrModeT2_i8, IndexModePre, IIC_iLoadiu,
 986                             "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb",
 987                             []>;
 988 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
 989                             (ins GPR:$base, t2am_imm8_offset:$offset),
 990                             AddrModeT2_i8, IndexModePost, IIC_iLoadiu,
 991                          "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb",
 992                             []>;
 993
 994 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
 995                             (ins t2addrmode_imm8:$addr),
 996                             AddrModeT2_i8, IndexModePre, IIC_iLoadiu,
 997                             "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb",
 998                             []>;
 999 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1000                             (ins GPR:$base, t2am_imm8_offset:$offset),
1001                             AddrModeT2_i8, IndexModePost, IIC_iLoadiu,
1002                          "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb",
1003                             []>;
1004
1005 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1006                             (ins t2addrmode_imm8:$addr),
1007                             AddrModeT2_i8, IndexModePre, IIC_iLoadiu,
1008                             "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb",
1009                             []>;
1010 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1011                             (ins GPR:$base, t2am_imm8_offset:$offset),
1012                             AddrModeT2_i8, IndexModePost, IIC_iLoadiu,
1013                         "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb",
1014                             []>;
1015
1016 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1017                             (ins t2addrmode_imm8:$addr),
1018                             AddrModeT2_i8, IndexModePre, IIC_iLoadiu,
1019                             "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb",
1020                             []>;
1021 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1022                             (ins GPR:$base, t2am_imm8_offset:$offset),
1023                             AddrModeT2_i8, IndexModePost, IIC_iLoadiu,
1024                         "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb",
1025                             []>;
1026 }
1027
1028 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1029 // for disassembly only.
1030 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1031 class T2IldT<bit signed, bits<2> type, string opc>
1032   : T2Ii8<(outs GPR:$dst), (ins t2addrmode_imm8:$addr), IIC_iLoadi, opc,
1033           "\t$dst, $addr", []> {
1034   let Inst{31-27} = 0b11111;
1035   let Inst{26-25} = 0b00;
1036   let Inst{24} = signed;
1037   let Inst{23} = 0;
1038   let Inst{22-21} = type;
1039   let Inst{20} = 1; // load
1040   let Inst{11} = 1;
1041   let Inst{10-8} = 0b110; // PUW.
1042 }
1043
1044 def t2LDRT   : T2IldT<0, 0b10, "ldrt">;
1045 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt">;
1046 def t2LDRHT  : T2IldT<0, 0b01, "ldrht">;
1047 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt">;
1048 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht">;
1049
1050 // Store
1051 defm t2STR :T2I_st<0b10,"str", BinOpFrag<(store node:$LHS, node:$RHS)>>;
1052 defm t2STRB:T2I_st<0b00,"strb",BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1053 defm t2STRH:T2I_st<0b01,"strh",BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1054
1055 // Store doubleword
1056 let mayLoad = 1, hasExtraSrcRegAllocReq = 1 in
1057 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1058                        (ins GPR:$src1, GPR:$src2, t2addrmode_imm8s4:$addr),
1059                IIC_iStorer, "strd", "\t$src1, $addr", []>;
1060
1061 // Indexed stores
1062 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPR:$base_wb),
1063                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1064                             AddrModeT2_i8, IndexModePre, IIC_iStoreiu,
1065                          "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1066              [(set GPR:$base_wb,
1067                    (pre_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1068
1069 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPR:$base_wb),
1070                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1071                             AddrModeT2_i8, IndexModePost, IIC_iStoreiu,
1072                           "str", "\t$src, [$base], $offset", "$base = $base_wb",
1073              [(set GPR:$base_wb,
1074                   (post_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1075
1076 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPR:$base_wb),
1077                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1078                             AddrModeT2_i8, IndexModePre, IIC_iStoreiu,
1079                         "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1080         [(set GPR:$base_wb,
1081               (pre_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1082
1083 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPR:$base_wb),
1084                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1085                             AddrModeT2_i8, IndexModePost, IIC_iStoreiu,
1086                          "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1087        [(set GPR:$base_wb,
1088              (post_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1089
1090 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPR:$base_wb),
1091                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1092                             AddrModeT2_i8, IndexModePre, IIC_iStoreiu,
1093                         "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1094          [(set GPR:$base_wb,
1095                (pre_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1096
1097 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPR:$base_wb),
1098                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1099                             AddrModeT2_i8, IndexModePost, IIC_iStoreiu,
1100                          "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1101         [(set GPR:$base_wb,
1102               (post_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1103
1104 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1105 // only.
1106 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1107 class T2IstT<bits<2> type, string opc>
1108   : T2Ii8<(outs GPR:$src), (ins t2addrmode_imm8:$addr), IIC_iStorei, opc,
1109           "\t$src, $addr", []> {
1110   let Inst{31-27} = 0b11111;
1111   let Inst{26-25} = 0b00;
1112   let Inst{24} = 0; // not signed
1113   let Inst{23} = 0;
1114   let Inst{22-21} = type;
1115   let Inst{20} = 0; // store
1116   let Inst{11} = 1;
1117   let Inst{10-8} = 0b110; // PUW
1118 }
1119
1120 def t2STRT   : T2IstT<0b10, "strt">;
1121 def t2STRBT  : T2IstT<0b00, "strbt">;
1122 def t2STRHT  : T2IstT<0b01, "strht">;
1123
1124 // ldrd / strd pre / post variants
1125 // For disassembly only.
1126
1127 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1128                  (ins GPR:$base, t2am_imm8s4_offset:$imm), NoItinerary,
1129                  "ldrd", "\t$dst1, $dst2, [$base, $imm]!", []>;
1130
1131 def t2LDRD_POST : T2Ii8s4<0, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1132                  (ins GPR:$base, t2am_imm8s4_offset:$imm), NoItinerary,
1133                  "ldrd", "\t$dst1, $dst2, [$base], $imm", []>;
1134
1135 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs),
1136                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1137                  NoItinerary, "strd", "\t$src1, $src2, [$base, $imm]!", []>;
1138
1139 def t2STRD_POST : T2Ii8s4<0, 1, 0, (outs),
1140                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1141                  NoItinerary, "strd", "\t$src1, $src2, [$base], $imm", []>;
1142
1143 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1144 // data/instruction access.  These are for disassembly only.
1145 //
1146 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
1147 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
1148 multiclass T2Ipl<bit instr, bit write, string opc> {
1149
1150   def i12 : T2I<(outs), (ins GPR:$base, i32imm:$imm), IIC_iLoadi, opc,
1151                 "\t[$base, $imm]", []> {
1152     let Inst{31-25} = 0b1111100;
1153     let Inst{24} = instr;
1154     let Inst{23} = 1; // U = 1
1155     let Inst{22} = 0;
1156     let Inst{21} = write;
1157     let Inst{20} = 1;
1158     let Inst{15-12} = 0b1111;
1159   }
1160
1161   def i8 : T2I<(outs), (ins GPR:$base, neg_zero:$imm), IIC_iLoadi, opc,
1162                 "\t[$base, $imm]", []> {
1163     let Inst{31-25} = 0b1111100;
1164     let Inst{24} = instr;
1165     let Inst{23} = 0; // U = 0
1166     let Inst{22} = 0;
1167     let Inst{21} = write;
1168     let Inst{20} = 1;
1169     let Inst{15-12} = 0b1111;
1170     let Inst{11-8} = 0b1100;
1171   }
1172
1173   def pci : T2I<(outs), (ins GPR:$base, neg_zero:$imm), IIC_iLoadi, opc,
1174                 "\t[pc, $imm]", []> {
1175     let Inst{31-25} = 0b1111100;
1176     let Inst{24} = instr;
1177     let Inst{23} = ?; // add = (U == 1)
1178     let Inst{22} = 0;
1179     let Inst{21} = write;
1180     let Inst{20} = 1;
1181     let Inst{19-16} = 0b1111; // Rn = 0b1111
1182     let Inst{15-12} = 0b1111;
1183   }
1184
1185   def r   : T2I<(outs), (ins GPR:$base, GPR:$a), IIC_iLoadi, opc,
1186                 "\t[$base, $a]", []> {
1187     let Inst{31-25} = 0b1111100;
1188     let Inst{24} = instr;
1189     let Inst{23} = 0; // add = TRUE for T1
1190     let Inst{22} = 0;
1191     let Inst{21} = write;
1192     let Inst{20} = 1;
1193     let Inst{15-12} = 0b1111;
1194     let Inst{11-6} = 0000000;
1195     let Inst{5-4} = 0b00; // no shift is applied
1196   }
1197
1198   def s   : T2I<(outs), (ins GPR:$base, GPR:$a, i32imm:$shamt), IIC_iLoadi, opc,
1199                 "\t[$base, $a, lsl $shamt]", []> {
1200     let Inst{31-25} = 0b1111100;
1201     let Inst{24} = instr;
1202     let Inst{23} = 0; // add = TRUE for T1
1203     let Inst{22} = 0;
1204     let Inst{21} = write;
1205     let Inst{20} = 1;
1206     let Inst{15-12} = 0b1111;
1207     let Inst{11-6} = 0000000;
1208   }
1209 }
1210
1211 defm t2PLD  : T2Ipl<0, 0, "pld">;
1212 defm t2PLDW : T2Ipl<0, 1, "pldw">;
1213 defm t2PLI  : T2Ipl<1, 0, "pli">;
1214
1215 //===----------------------------------------------------------------------===//
1216 //  Load / store multiple Instructions.
1217 //
1218
1219 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
1220 def t2LDM : T2XI<(outs), (ins addrmode4:$addr, pred:$p,
1221                           reglist:$dsts, variable_ops), IIC_iLoadm,
1222                  "ldm${addr:submode}${p}${addr:wide}\t$addr, $dsts", []> {
1223   let Inst{31-27} = 0b11101;
1224   let Inst{26-25} = 0b00;
1225   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1226   let Inst{22} = 0;
1227   let Inst{21} = 0; // The W bit.
1228   let Inst{20} = 1; // Load
1229 }
1230
1231 def t2LDM_UPD : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1232                                        reglist:$dsts, variable_ops), IIC_iLoadm,
1233                       "ldm${addr:submode}${p}${addr:wide}\t$addr!, $dsts",
1234                       "$addr.addr = $wb", []> {
1235   let Inst{31-27} = 0b11101;
1236   let Inst{26-25} = 0b00;
1237   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1238   let Inst{22} = 0;
1239   let Inst{21} = 1; // The W bit.
1240   let Inst{20} = 1; // Load
1241 }
1242 } // mayLoad, hasExtraDefRegAllocReq
1243
1244 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
1245 def t2STM : T2XI<(outs), (ins addrmode4:$addr, pred:$p,
1246                           reglist:$srcs, variable_ops), IIC_iStorem,
1247                  "stm${addr:submode}${p}${addr:wide}\t$addr, $srcs", []> {
1248   let Inst{31-27} = 0b11101;
1249   let Inst{26-25} = 0b00;
1250   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1251   let Inst{22} = 0;
1252   let Inst{21} = 0; // The W bit.
1253   let Inst{20} = 0; // Store
1254 }
1255
1256 def t2STM_UPD : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1257                                        reglist:$srcs, variable_ops),
1258                       IIC_iStorem,
1259                       "stm${addr:submode}${p}${addr:wide}\t$addr!, $srcs",
1260                       "$addr.addr = $wb", []> {
1261   let Inst{31-27} = 0b11101;
1262   let Inst{26-25} = 0b00;
1263   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1264   let Inst{22} = 0;
1265   let Inst{21} = 1; // The W bit.
1266   let Inst{20} = 0; // Store
1267 }
1268 } // mayStore, hasExtraSrcRegAllocReq
1269
1270 //===----------------------------------------------------------------------===//
1271 //  Move Instructions.
1272 //
1273
1274 let neverHasSideEffects = 1 in
1275 def t2MOVr : T2sI<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1276                    "mov", ".w\t$dst, $src", []> {
1277   let Inst{31-27} = 0b11101;
1278   let Inst{26-25} = 0b01;
1279   let Inst{24-21} = 0b0010;
1280   let Inst{20} = ?; // The S bit.
1281   let Inst{19-16} = 0b1111; // Rn
1282   let Inst{14-12} = 0b000;
1283   let Inst{7-4} = 0b0000;
1284 }
1285
1286 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1287 let isReMaterializable = 1, isAsCheapAsAMove = 1, AddedComplexity = 1 in
1288 def t2MOVi : T2sI<(outs GPR:$dst), (ins t2_so_imm:$src), IIC_iMOVi,
1289                    "mov", ".w\t$dst, $src",
1290                    [(set GPR:$dst, t2_so_imm:$src)]> {
1291   let Inst{31-27} = 0b11110;
1292   let Inst{25} = 0;
1293   let Inst{24-21} = 0b0010;
1294   let Inst{20} = ?; // The S bit.
1295   let Inst{19-16} = 0b1111; // Rn
1296   let Inst{15} = 0;
1297 }
1298
1299 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1300 def t2MOVi16 : T2I<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVi,
1301                    "movw", "\t$dst, $src",
1302                    [(set GPR:$dst, imm0_65535:$src)]> {
1303   let Inst{31-27} = 0b11110;
1304   let Inst{25} = 1;
1305   let Inst{24-21} = 0b0010;
1306   let Inst{20} = 0; // The S bit.
1307   let Inst{15} = 0;
1308 }
1309
1310 let Constraints = "$src = $dst" in
1311 def t2MOVTi16 : T2I<(outs GPR:$dst), (ins GPR:$src, i32imm:$imm), IIC_iMOVi,
1312                     "movt", "\t$dst, $imm",
1313                     [(set GPR:$dst,
1314                           (or (and GPR:$src, 0xffff), lo16AllZero:$imm))]> {
1315   let Inst{31-27} = 0b11110;
1316   let Inst{25} = 1;
1317   let Inst{24-21} = 0b0110;
1318   let Inst{20} = 0; // The S bit.
1319   let Inst{15} = 0;
1320 }
1321
1322 def : T2Pat<(or GPR:$src, 0xffff0000), (t2MOVTi16 GPR:$src, 0xffff)>;
1323
1324 //===----------------------------------------------------------------------===//
1325 //  Extend Instructions.
1326 //
1327
1328 // Sign extenders
1329
1330 defm t2SXTB  : T2I_unary_rrot<0b100, "sxtb",
1331                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1332 defm t2SXTH  : T2I_unary_rrot<0b000, "sxth",
1333                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1334 defm t2SXTB16 : T2I_unary_rrot_DO<0b010, "sxtb16">;
1335
1336 defm t2SXTAB : T2I_bin_rrot<0b100, "sxtab",
1337                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1338 defm t2SXTAH : T2I_bin_rrot<0b000, "sxtah",
1339                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1340 defm t2SXTAB16 : T2I_bin_rrot_DO<0b010, "sxtab16">;
1341
1342 // TODO: SXT(A){B|H}16 - done for disassembly only
1343
1344 // Zero extenders
1345
1346 let AddedComplexity = 16 in {
1347 defm t2UXTB   : T2I_unary_rrot<0b101, "uxtb",
1348                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1349 defm t2UXTH   : T2I_unary_rrot<0b001, "uxth",
1350                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1351 defm t2UXTB16 : T2I_unary_rrot_nw<0b011, "uxtb16",
1352                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1353
1354 def : T2Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1355             (t2UXTB16r_rot GPR:$Src, 24)>;
1356 def : T2Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1357             (t2UXTB16r_rot GPR:$Src, 8)>;
1358
1359 defm t2UXTAB : T2I_bin_rrot<0b101, "uxtab",
1360                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1361 defm t2UXTAH : T2I_bin_rrot<0b001, "uxtah",
1362                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1363 defm t2UXTAB16 : T2I_bin_rrot_DO<0b011, "uxtab16">;
1364 }
1365
1366 //===----------------------------------------------------------------------===//
1367 //  Arithmetic Instructions.
1368 //
1369
1370 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1371                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1372 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1373                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1374
1375 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1376 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1377                              BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1378 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1379                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1380
1381 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1382                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1383 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1384                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1385 defm t2ADCS : T2I_adde_sube_s_irs<0b1010, "adc",
1386                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1387 defm t2SBCS : T2I_adde_sube_s_irs<0b1011, "sbc",
1388                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS)>>;
1389
1390 // RSB
1391 defm t2RSB  : T2I_rbin_is   <0b1110, "rsb",
1392                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1393 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1394                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1395
1396 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1397 let AddedComplexity = 1 in
1398 def : T2Pat<(add       GPR:$src, imm0_255_neg:$imm),
1399             (t2SUBri   GPR:$src, imm0_255_neg:$imm)>;
1400 def : T2Pat<(add       GPR:$src, t2_so_imm_neg:$imm),
1401             (t2SUBri   GPR:$src, t2_so_imm_neg:$imm)>;
1402 def : T2Pat<(add       GPR:$src, imm0_4095_neg:$imm),
1403             (t2SUBri12 GPR:$src, imm0_4095_neg:$imm)>;
1404
1405 // Select Bytes -- for disassembly only
1406
1407 def t2SEL : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), NoItinerary, "sel",
1408                 "\t$dst, $a, $b", []> {
1409   let Inst{31-27} = 0b11111;
1410   let Inst{26-24} = 0b010;
1411   let Inst{23} = 0b1;
1412   let Inst{22-20} = 0b010;
1413   let Inst{15-12} = 0b1111;
1414   let Inst{7} = 0b1;
1415   let Inst{6-4} = 0b000;
1416 }
1417
1418 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1419 // And Miscellaneous operations -- for disassembly only
1420 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc>
1421   : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), NoItinerary, opc,
1422         "\t$dst, $a, $b", [/* For disassembly only; pattern left blank */]> {
1423   let Inst{31-27} = 0b11111;
1424   let Inst{26-23} = 0b0101;
1425   let Inst{22-20} = op22_20;
1426   let Inst{15-12} = 0b1111;
1427   let Inst{7-4} = op7_4;
1428 }
1429
1430 // Saturating add/subtract -- for disassembly only
1431
1432 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd">;
1433 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1434 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1435 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1436 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd">;
1437 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub">;
1438 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1439 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub">;
1440 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1441 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1442 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1443 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1444 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1445 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1446 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1447 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1448
1449 // Signed/Unsigned add/subtract -- for disassembly only
1450
1451 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1452 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1453 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1454 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1455 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1456 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1457 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1458 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1459 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1460 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1461 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1462 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1463
1464 // Signed/Unsigned halving add/subtract -- for disassembly only
1465
1466 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1467 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1468 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1469 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1470 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1471 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1472 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1473 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1474 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1475 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1476 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1477 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1478
1479 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1480
1481 def t2USAD8   : T2I_mac<0, 0b111, 0b0000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1482                         NoItinerary, "usad8", "\t$dst, $a, $b", []> {
1483   let Inst{15-12} = 0b1111;
1484 }
1485 def t2USADA8  : T2I_mac<0, 0b111, 0b0000, (outs GPR:$dst),
1486                         (ins GPR:$a, GPR:$b, GPR:$acc), NoItinerary, "usada8",
1487                         "\t$dst, $a, $b, $acc", []>;
1488
1489 // Signed/Unsigned saturate -- for disassembly only
1490
1491 def t2SSATlsl : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos,GPR:$a,i32imm:$shamt),
1492                     NoItinerary, "ssat", "\t$dst, $bit_pos, $a, lsl $shamt",
1493                     [/* For disassembly only; pattern left blank */]> {
1494   let Inst{31-27} = 0b11110;
1495   let Inst{25-22} = 0b1100;
1496   let Inst{20} = 0;
1497   let Inst{15} = 0;
1498   let Inst{21} = 0;        // sh = '0'
1499 }
1500
1501 def t2SSATasr : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos,GPR:$a,i32imm:$shamt),
1502                     NoItinerary, "ssat", "\t$dst, $bit_pos, $a, asr $shamt",
1503                     [/* For disassembly only; pattern left blank */]> {
1504   let Inst{31-27} = 0b11110;
1505   let Inst{25-22} = 0b1100;
1506   let Inst{20} = 0;
1507   let Inst{15} = 0;
1508   let Inst{21} = 1;        // sh = '1'
1509 }
1510
1511 def t2SSAT16 : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), NoItinerary,
1512                    "ssat16", "\t$dst, $bit_pos, $a",
1513                    [/* For disassembly only; pattern left blank */]> {
1514   let Inst{31-27} = 0b11110;
1515   let Inst{25-22} = 0b1100;
1516   let Inst{20} = 0;
1517   let Inst{15} = 0;
1518   let Inst{21} = 1;        // sh = '1'
1519   let Inst{14-12} = 0b000; // imm3 = '000'
1520   let Inst{7-6} = 0b00;    // imm2 = '00'
1521 }
1522
1523 def t2USATlsl : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos,GPR:$a,i32imm:$shamt),
1524                      NoItinerary, "usat", "\t$dst, $bit_pos, $a, lsl $shamt",
1525                      [/* For disassembly only; pattern left blank */]> {
1526   let Inst{31-27} = 0b11110;
1527   let Inst{25-22} = 0b1110;
1528   let Inst{20} = 0;
1529   let Inst{15} = 0;
1530   let Inst{21} = 0;        // sh = '0'
1531 }
1532
1533 def t2USATasr : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos,GPR:$a,i32imm:$shamt),
1534                      NoItinerary, "usat", "\t$dst, $bit_pos, $a, asr $shamt",
1535                      [/* For disassembly only; pattern left blank */]> {
1536   let Inst{31-27} = 0b11110;
1537   let Inst{25-22} = 0b1110;
1538   let Inst{20} = 0;
1539   let Inst{15} = 0;
1540   let Inst{21} = 1;        // sh = '1'
1541 }
1542
1543 def t2USAT16 : T2I<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), NoItinerary,
1544                    "usat16", "\t$dst, $bit_pos, $a",
1545                    [/* For disassembly only; pattern left blank */]> {
1546   let Inst{31-27} = 0b11110;
1547   let Inst{25-22} = 0b1110;
1548   let Inst{20} = 0;
1549   let Inst{15} = 0;
1550   let Inst{21} = 1;        // sh = '1'
1551   let Inst{14-12} = 0b000; // imm3 = '000'
1552   let Inst{7-6} = 0b00;    // imm2 = '00'
1553 }
1554
1555 //===----------------------------------------------------------------------===//
1556 //  Shift and rotate Instructions.
1557 //
1558
1559 defm t2LSL  : T2I_sh_ir<0b00, "lsl", BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
1560 defm t2LSR  : T2I_sh_ir<0b01, "lsr", BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
1561 defm t2ASR  : T2I_sh_ir<0b10, "asr", BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
1562 defm t2ROR  : T2I_sh_ir<0b11, "ror", BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
1563
1564 let Uses = [CPSR] in {
1565 def t2MOVrx : T2sI<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1566                    "rrx", "\t$dst, $src",
1567                    [(set GPR:$dst, (ARMrrx GPR:$src))]> {
1568   let Inst{31-27} = 0b11101;
1569   let Inst{26-25} = 0b01;
1570   let Inst{24-21} = 0b0010;
1571   let Inst{20} = ?; // The S bit.
1572   let Inst{19-16} = 0b1111; // Rn
1573   let Inst{14-12} = 0b000;
1574   let Inst{7-4} = 0b0011;
1575 }
1576 }
1577
1578 let Defs = [CPSR] in {
1579 def t2MOVsrl_flag : T2XI<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1580                          "lsrs.w\t$dst, $src, #1",
1581                          [(set GPR:$dst, (ARMsrl_flag GPR:$src))]> {
1582   let Inst{31-27} = 0b11101;
1583   let Inst{26-25} = 0b01;
1584   let Inst{24-21} = 0b0010;
1585   let Inst{20} = 1; // The S bit.
1586   let Inst{19-16} = 0b1111; // Rn
1587   let Inst{5-4} = 0b01; // Shift type.
1588   // Shift amount = Inst{14-12:7-6} = 1.
1589   let Inst{14-12} = 0b000;
1590   let Inst{7-6} = 0b01;
1591 }
1592 def t2MOVsra_flag : T2XI<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1593                          "asrs.w\t$dst, $src, #1",
1594                          [(set GPR:$dst, (ARMsra_flag GPR:$src))]> {
1595   let Inst{31-27} = 0b11101;
1596   let Inst{26-25} = 0b01;
1597   let Inst{24-21} = 0b0010;
1598   let Inst{20} = 1; // The S bit.
1599   let Inst{19-16} = 0b1111; // Rn
1600   let Inst{5-4} = 0b10; // Shift type.
1601   // Shift amount = Inst{14-12:7-6} = 1.
1602   let Inst{14-12} = 0b000;
1603   let Inst{7-6} = 0b01;
1604 }
1605 }
1606
1607 //===----------------------------------------------------------------------===//
1608 //  Bitwise Instructions.
1609 //
1610
1611 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
1612                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1613 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
1614                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1615 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
1616                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1617
1618 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
1619                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1620
1621 let Constraints = "$src = $dst" in
1622 def t2BFC : T2I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1623                 IIC_iUNAsi, "bfc", "\t$dst, $imm",
1624                 [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]> {
1625   let Inst{31-27} = 0b11110;
1626   let Inst{25} = 1;
1627   let Inst{24-20} = 0b10110;
1628   let Inst{19-16} = 0b1111; // Rn
1629   let Inst{15} = 0;
1630 }
1631
1632 def t2SBFX : T2I<(outs GPR:$dst), (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1633                  IIC_iALUi, "sbfx", "\t$dst, $src, $lsb, $width", []> {
1634   let Inst{31-27} = 0b11110;
1635   let Inst{25} = 1;
1636   let Inst{24-20} = 0b10100;
1637   let Inst{15} = 0;
1638 }
1639
1640 def t2UBFX : T2I<(outs GPR:$dst), (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1641                  IIC_iALUi, "ubfx", "\t$dst, $src, $lsb, $width", []> {
1642   let Inst{31-27} = 0b11110;
1643   let Inst{25} = 1;
1644   let Inst{24-20} = 0b11100;
1645   let Inst{15} = 0;
1646 }
1647
1648 // A8.6.18  BFI - Bitfield insert (Encoding T1)
1649 // Added for disassembler with the pattern field purposely left blank.
1650 // FIXME: Utilize this instruction in codgen.
1651 def t2BFI : T2I<(outs GPR:$dst), (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1652                 IIC_iALUi, "bfi", "\t$dst, $src, $lsb, $width", []> {
1653   let Inst{31-27} = 0b11110;
1654   let Inst{25} = 1;
1655   let Inst{24-20} = 0b10110;
1656   let Inst{15} = 0;
1657 }
1658
1659 defm t2ORN  : T2I_bin_irs<0b0011, "orn", BinOpFrag<(or  node:$LHS,
1660                           (not node:$RHS))>>;
1661
1662 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
1663 let AddedComplexity = 1 in
1664 defm t2MVN  : T2I_un_irs <0b0011, "mvn", UnOpFrag<(not node:$Src)>, 1, 1>;
1665
1666
1667 def : T2Pat<(and     GPR:$src, t2_so_imm_not:$imm),
1668             (t2BICri GPR:$src, t2_so_imm_not:$imm)>;
1669
1670 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
1671 def : T2Pat<(or      GPR:$src, t2_so_imm_not:$imm),
1672             (t2ORNri GPR:$src, t2_so_imm_not:$imm)>,
1673             Requires<[IsThumb2]>;
1674
1675 def : T2Pat<(t2_so_imm_not:$src),
1676             (t2MVNi t2_so_imm_not:$src)>;
1677
1678 //===----------------------------------------------------------------------===//
1679 //  Multiply Instructions.
1680 //
1681 let isCommutable = 1 in
1682 def t2MUL: T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1683                 "mul", "\t$dst, $a, $b",
1684                 [(set GPR:$dst, (mul GPR:$a, GPR:$b))]> {
1685   let Inst{31-27} = 0b11111;
1686   let Inst{26-23} = 0b0110;
1687   let Inst{22-20} = 0b000;
1688   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1689   let Inst{7-4} = 0b0000; // Multiply
1690 }
1691
1692 def t2MLA: T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1693                 "mla", "\t$dst, $a, $b, $c",
1694                 [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]> {
1695   let Inst{31-27} = 0b11111;
1696   let Inst{26-23} = 0b0110;
1697   let Inst{22-20} = 0b000;
1698   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1699   let Inst{7-4} = 0b0000; // Multiply
1700 }
1701
1702 def t2MLS: T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1703                 "mls", "\t$dst, $a, $b, $c",
1704                 [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]> {
1705   let Inst{31-27} = 0b11111;
1706   let Inst{26-23} = 0b0110;
1707   let Inst{22-20} = 0b000;
1708   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1709   let Inst{7-4} = 0b0001; // Multiply and Subtract
1710 }
1711
1712 // Extra precision multiplies with low / high results
1713 let neverHasSideEffects = 1 in {
1714 let isCommutable = 1 in {
1715 def t2SMULL : T2I<(outs GPR:$ldst, GPR:$hdst), (ins GPR:$a, GPR:$b), IIC_iMUL64,
1716                    "smull", "\t$ldst, $hdst, $a, $b", []> {
1717   let Inst{31-27} = 0b11111;
1718   let Inst{26-23} = 0b0111;
1719   let Inst{22-20} = 0b000;
1720   let Inst{7-4} = 0b0000;
1721 }
1722
1723 def t2UMULL : T2I<(outs GPR:$ldst, GPR:$hdst), (ins GPR:$a, GPR:$b), IIC_iMUL64,
1724                    "umull", "\t$ldst, $hdst, $a, $b", []> {
1725   let Inst{31-27} = 0b11111;
1726   let Inst{26-23} = 0b0111;
1727   let Inst{22-20} = 0b010;
1728   let Inst{7-4} = 0b0000;
1729 }
1730 } // isCommutable
1731
1732 // Multiply + accumulate
1733 def t2SMLAL : T2I<(outs GPR:$ldst, GPR:$hdst), (ins GPR:$a, GPR:$b), IIC_iMAC64,
1734                   "smlal", "\t$ldst, $hdst, $a, $b", []>{
1735   let Inst{31-27} = 0b11111;
1736   let Inst{26-23} = 0b0111;
1737   let Inst{22-20} = 0b100;
1738   let Inst{7-4} = 0b0000;
1739 }
1740
1741 def t2UMLAL : T2I<(outs GPR:$ldst, GPR:$hdst), (ins GPR:$a, GPR:$b), IIC_iMAC64,
1742                   "umlal", "\t$ldst, $hdst, $a, $b", []>{
1743   let Inst{31-27} = 0b11111;
1744   let Inst{26-23} = 0b0111;
1745   let Inst{22-20} = 0b110;
1746   let Inst{7-4} = 0b0000;
1747 }
1748
1749 def t2UMAAL : T2I<(outs GPR:$ldst, GPR:$hdst), (ins GPR:$a, GPR:$b), IIC_iMAC64,
1750                   "umaal", "\t$ldst, $hdst, $a, $b", []>{
1751   let Inst{31-27} = 0b11111;
1752   let Inst{26-23} = 0b0111;
1753   let Inst{22-20} = 0b110;
1754   let Inst{7-4} = 0b0110;
1755 }
1756 } // neverHasSideEffects
1757
1758 // Rounding variants of the below included for disassembly only
1759
1760 // Most significant word multiply
1761 def t2SMMUL : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1762                   "smmul", "\t$dst, $a, $b",
1763                   [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]> {
1764   let Inst{31-27} = 0b11111;
1765   let Inst{26-23} = 0b0110;
1766   let Inst{22-20} = 0b101;
1767   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1768   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1769 }
1770
1771 def t2SMMULR : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1772                   "smmulr", "\t$dst, $a, $b", []> {
1773   let Inst{31-27} = 0b11111;
1774   let Inst{26-23} = 0b0110;
1775   let Inst{22-20} = 0b101;
1776   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1777   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1778 }
1779
1780 def t2SMMLA : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1781                   "smmla", "\t$dst, $a, $b, $c",
1782                   [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]> {
1783   let Inst{31-27} = 0b11111;
1784   let Inst{26-23} = 0b0110;
1785   let Inst{22-20} = 0b101;
1786   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1787   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1788 }
1789
1790 def t2SMMLAR : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1791                   "smmlar", "\t$dst, $a, $b, $c", []> {
1792   let Inst{31-27} = 0b11111;
1793   let Inst{26-23} = 0b0110;
1794   let Inst{22-20} = 0b101;
1795   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1796   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1797 }
1798
1799 def t2SMMLS : T2I <(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1800                    "smmls", "\t$dst, $a, $b, $c",
1801                    [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]> {
1802   let Inst{31-27} = 0b11111;
1803   let Inst{26-23} = 0b0110;
1804   let Inst{22-20} = 0b110;
1805   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1806   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1807 }
1808
1809 def t2SMMLSR : T2I <(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c), IIC_iMAC32,
1810                    "smmlsr", "\t$dst, $a, $b, $c", []> {
1811   let Inst{31-27} = 0b11111;
1812   let Inst{26-23} = 0b0110;
1813   let Inst{22-20} = 0b110;
1814   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1815   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1816 }
1817
1818 multiclass T2I_smul<string opc, PatFrag opnode> {
1819   def BB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1820               !strconcat(opc, "bb"), "\t$dst, $a, $b",
1821               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1822                                       (sext_inreg GPR:$b, i16)))]> {
1823     let Inst{31-27} = 0b11111;
1824     let Inst{26-23} = 0b0110;
1825     let Inst{22-20} = 0b001;
1826     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1827     let Inst{7-6} = 0b00;
1828     let Inst{5-4} = 0b00;
1829   }
1830
1831   def BT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1832               !strconcat(opc, "bt"), "\t$dst, $a, $b",
1833               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1834                                       (sra GPR:$b, (i32 16))))]> {
1835     let Inst{31-27} = 0b11111;
1836     let Inst{26-23} = 0b0110;
1837     let Inst{22-20} = 0b001;
1838     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1839     let Inst{7-6} = 0b00;
1840     let Inst{5-4} = 0b01;
1841   }
1842
1843   def TB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1844               !strconcat(opc, "tb"), "\t$dst, $a, $b",
1845               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1846                                       (sext_inreg GPR:$b, i16)))]> {
1847     let Inst{31-27} = 0b11111;
1848     let Inst{26-23} = 0b0110;
1849     let Inst{22-20} = 0b001;
1850     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1851     let Inst{7-6} = 0b00;
1852     let Inst{5-4} = 0b10;
1853   }
1854
1855   def TT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL32,
1856               !strconcat(opc, "tt"), "\t$dst, $a, $b",
1857               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1858                                       (sra GPR:$b, (i32 16))))]> {
1859     let Inst{31-27} = 0b11111;
1860     let Inst{26-23} = 0b0110;
1861     let Inst{22-20} = 0b001;
1862     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1863     let Inst{7-6} = 0b00;
1864     let Inst{5-4} = 0b11;
1865   }
1866
1867   def WB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL16,
1868               !strconcat(opc, "wb"), "\t$dst, $a, $b",
1869               [(set GPR:$dst, (sra (opnode GPR:$a,
1870                                     (sext_inreg GPR:$b, i16)), (i32 16)))]> {
1871     let Inst{31-27} = 0b11111;
1872     let Inst{26-23} = 0b0110;
1873     let Inst{22-20} = 0b011;
1874     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1875     let Inst{7-6} = 0b00;
1876     let Inst{5-4} = 0b00;
1877   }
1878
1879   def WT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iMUL16,
1880               !strconcat(opc, "wt"), "\t$dst, $a, $b",
1881               [(set GPR:$dst, (sra (opnode GPR:$a,
1882                                     (sra GPR:$b, (i32 16))), (i32 16)))]> {
1883     let Inst{31-27} = 0b11111;
1884     let Inst{26-23} = 0b0110;
1885     let Inst{22-20} = 0b011;
1886     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1887     let Inst{7-6} = 0b00;
1888     let Inst{5-4} = 0b01;
1889   }
1890 }
1891
1892
1893 multiclass T2I_smla<string opc, PatFrag opnode> {
1894   def BB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1895               !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1896               [(set GPR:$dst, (add GPR:$acc,
1897                                (opnode (sext_inreg GPR:$a, i16),
1898                                        (sext_inreg GPR:$b, i16))))]> {
1899     let Inst{31-27} = 0b11111;
1900     let Inst{26-23} = 0b0110;
1901     let Inst{22-20} = 0b001;
1902     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1903     let Inst{7-6} = 0b00;
1904     let Inst{5-4} = 0b00;
1905   }
1906
1907   def BT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1908              !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1909              [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1910                                                    (sra GPR:$b, (i32 16)))))]> {
1911     let Inst{31-27} = 0b11111;
1912     let Inst{26-23} = 0b0110;
1913     let Inst{22-20} = 0b001;
1914     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1915     let Inst{7-6} = 0b00;
1916     let Inst{5-4} = 0b01;
1917   }
1918
1919   def TB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1920               !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1921               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1922                                                  (sext_inreg GPR:$b, i16))))]> {
1923     let Inst{31-27} = 0b11111;
1924     let Inst{26-23} = 0b0110;
1925     let Inst{22-20} = 0b001;
1926     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1927     let Inst{7-6} = 0b00;
1928     let Inst{5-4} = 0b10;
1929   }
1930
1931   def TT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1932               !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1933              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1934                                                    (sra GPR:$b, (i32 16)))))]> {
1935     let Inst{31-27} = 0b11111;
1936     let Inst{26-23} = 0b0110;
1937     let Inst{22-20} = 0b001;
1938     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1939     let Inst{7-6} = 0b00;
1940     let Inst{5-4} = 0b11;
1941   }
1942
1943   def WB : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1944               !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1945               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1946                                       (sext_inreg GPR:$b, i16)), (i32 16))))]> {
1947     let Inst{31-27} = 0b11111;
1948     let Inst{26-23} = 0b0110;
1949     let Inst{22-20} = 0b011;
1950     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1951     let Inst{7-6} = 0b00;
1952     let Inst{5-4} = 0b00;
1953   }
1954
1955   def WT : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC16,
1956               !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1957               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1958                                         (sra GPR:$b, (i32 16))), (i32 16))))]> {
1959     let Inst{31-27} = 0b11111;
1960     let Inst{26-23} = 0b0110;
1961     let Inst{22-20} = 0b011;
1962     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1963     let Inst{7-6} = 0b00;
1964     let Inst{5-4} = 0b01;
1965   }
1966 }
1967
1968 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1969 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1970
1971 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
1972 def t2SMLALBB : T2I_mac<1, 0b100, 0b1000, (outs GPR:$ldst,GPR:$hdst),
1973            (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
1974            [/* For disassembly only; pattern left blank */]>;
1975 def t2SMLALBT : T2I_mac<1, 0b100, 0b1001, (outs GPR:$ldst,GPR:$hdst),
1976            (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
1977            [/* For disassembly only; pattern left blank */]>;
1978 def t2SMLALTB : T2I_mac<1, 0b100, 0b1010, (outs GPR:$ldst,GPR:$hdst),
1979            (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
1980            [/* For disassembly only; pattern left blank */]>;
1981 def t2SMLALTT : T2I_mac<1, 0b100, 0b1011, (outs GPR:$ldst,GPR:$hdst),
1982            (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
1983            [/* For disassembly only; pattern left blank */]>;
1984
1985 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1986 // These are for disassembly only.
1987
1988 def t2SMUAD   : T2I_mac<0, 0b010, 0b0000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1989                         IIC_iMAC32, "smuad", "\t$dst, $a, $b", []> {
1990   let Inst{15-12} = 0b1111;
1991 }
1992 def t2SMUADX  : T2I_mac<0, 0b010, 0b0001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1993                         IIC_iMAC32, "smuadx", "\t$dst, $a, $b", []> {
1994   let Inst{15-12} = 0b1111;
1995 }
1996 def t2SMUSD   : T2I_mac<0, 0b100, 0b0000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1997                         IIC_iMAC32, "smusd", "\t$dst, $a, $b", []> {
1998   let Inst{15-12} = 0b1111;
1999 }
2000 def t2SMUSDX  : T2I_mac<0, 0b100, 0b0001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
2001                         IIC_iMAC32, "smusdx", "\t$dst, $a, $b", []> {
2002   let Inst{15-12} = 0b1111;
2003 }
2004 def t2SMLAD   : T2I_mac<0, 0b010, 0b0000, (outs GPR:$dst),
2005                         (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC32, "smlad",
2006                         "\t$dst, $a, $b, $acc", []>;
2007 def t2SMLADX  : T2I_mac<0, 0b010, 0b0001, (outs GPR:$dst),
2008                         (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC32, "smladx",
2009                         "\t$dst, $a, $b, $acc", []>;
2010 def t2SMLSD   : T2I_mac<0, 0b100, 0b0000, (outs GPR:$dst),
2011                         (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC32, "smlsd",
2012                         "\t$dst, $a, $b, $acc", []>;
2013 def t2SMLSDX  : T2I_mac<0, 0b100, 0b0001, (outs GPR:$dst),
2014                         (ins GPR:$a, GPR:$b, GPR:$acc), IIC_iMAC32, "smlsdx",
2015                         "\t$dst, $a, $b, $acc", []>;
2016 def t2SMLALD  : T2I_mac<1, 0b100, 0b1100, (outs GPR:$ldst,GPR:$hdst),
2017                         (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlald",
2018                         "\t$ldst, $hdst, $a, $b", []>;
2019 def t2SMLALDX : T2I_mac<1, 0b100, 0b1101, (outs GPR:$ldst,GPR:$hdst),
2020                         (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlaldx",
2021                         "\t$ldst, $hdst, $a, $b", []>;
2022 def t2SMLSLD  : T2I_mac<1, 0b101, 0b1100, (outs GPR:$ldst,GPR:$hdst),
2023                         (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlsld",
2024                         "\t$ldst, $hdst, $a, $b", []>;
2025 def t2SMLSLDX : T2I_mac<1, 0b101, 0b1101, (outs GPR:$ldst,GPR:$hdst),
2026                         (ins GPR:$a,GPR:$b), IIC_iMAC64, "smlsldx",
2027                         "\t$ldst, $hdst, $a, $b", []>;
2028
2029 //===----------------------------------------------------------------------===//
2030 //  Misc. Arithmetic Instructions.
2031 //
2032
2033 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2034       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2035   : T2I<oops, iops, itin, opc, asm, pattern> {
2036   let Inst{31-27} = 0b11111;
2037   let Inst{26-22} = 0b01010;
2038   let Inst{21-20} = op1;
2039   let Inst{15-12} = 0b1111;
2040   let Inst{7-6} = 0b10;
2041   let Inst{5-4} = op2;
2042 }
2043
2044 def t2CLZ : T2I_misc<0b11, 0b00, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2045                     "clz", "\t$dst, $src", [(set GPR:$dst, (ctlz GPR:$src))]>;
2046
2047 def t2RBIT : T2I_misc<0b01, 0b10, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2048                       "rbit", "\t$dst, $src",
2049                       [(set GPR:$dst, (ARMrbit GPR:$src))]>;
2050
2051 def t2REV : T2I_misc<0b01, 0b00, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2052                    "rev", ".w\t$dst, $src", [(set GPR:$dst, (bswap GPR:$src))]>;
2053
2054 def t2REV16 : T2I_misc<0b01, 0b01, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2055                        "rev16", ".w\t$dst, $src",
2056                 [(set GPR:$dst,
2057                     (or (and (srl GPR:$src, (i32 8)), 0xFF),
2058                         (or (and (shl GPR:$src, (i32 8)), 0xFF00),
2059                             (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
2060                                 (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>;
2061
2062 def t2REVSH : T2I_misc<0b01, 0b11, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2063                        "revsh", ".w\t$dst, $src",
2064                  [(set GPR:$dst,
2065                     (sext_inreg
2066                       (or (srl (and GPR:$src, 0xFF00), (i32 8)),
2067                           (shl GPR:$src, (i32 8))), i16))]>;
2068
2069 def t2PKHBT : T2I<(outs GPR:$dst), (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2070                   IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, lsl $shamt",
2071                   [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
2072                                       (and (shl GPR:$src2, (i32 imm:$shamt)),
2073                                            0xFFFF0000)))]>,
2074                   Requires<[HasT2ExtractPack]> {
2075   let Inst{31-27} = 0b11101;
2076   let Inst{26-25} = 0b01;
2077   let Inst{24-20} = 0b01100;
2078   let Inst{5} = 0; // BT form
2079   let Inst{4} = 0;
2080 }
2081
2082 // Alternate cases for PKHBT where identities eliminate some nodes.
2083 def : T2Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
2084             (t2PKHBT GPR:$src1, GPR:$src2, 0)>,
2085             Requires<[HasT2ExtractPack]>;
2086 def : T2Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
2087             (t2PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>,
2088             Requires<[HasT2ExtractPack]>;
2089
2090 def t2PKHTB : T2I<(outs GPR:$dst), (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2091                   IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, asr $shamt",
2092                   [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
2093                                       (and (sra GPR:$src2, imm16_31:$shamt),
2094                                            0xFFFF)))]>,
2095                   Requires<[HasT2ExtractPack]> {
2096   let Inst{31-27} = 0b11101;
2097   let Inst{26-25} = 0b01;
2098   let Inst{24-20} = 0b01100;
2099   let Inst{5} = 1; // TB form
2100   let Inst{4} = 0;
2101 }
2102
2103 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2104 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2105 def : T2Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
2106             (t2PKHTB GPR:$src1, GPR:$src2, 16)>,
2107             Requires<[HasT2ExtractPack]>;
2108 def : T2Pat<(or (and GPR:$src1, 0xFFFF0000),
2109                      (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
2110             (t2PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>,
2111             Requires<[HasT2ExtractPack]>;
2112
2113 //===----------------------------------------------------------------------===//
2114 //  Comparison Instructions...
2115 //
2116
2117 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2118                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2119 defm t2CMPz : T2I_cmp_irs<0b1101, "cmp",
2120                           BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2121
2122 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2123 //       Compare-to-zero still works out, just not the relationals
2124 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2125 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2126 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2127                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2128
2129 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2130 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2131
2132 def : T2Pat<(ARMcmpZ  GPR:$src, t2_so_imm_neg:$imm),
2133             (t2CMNzri GPR:$src, t2_so_imm_neg:$imm)>;
2134
2135 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2136                           BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>>;
2137 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2138                           BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>>;
2139
2140 // A8.6.27  CBNZ, CBZ - Compare and branch on (non)zero.
2141 // Short range conditional branch. Looks awesome for loops. Need to figure
2142 // out how to use this one.
2143
2144
2145 // Conditional moves
2146 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2147 // a two-value operand where a dag node expects two operands. :(
2148 let neverHasSideEffects = 1 in {
2149 def t2MOVCCr : T2I<(outs GPR:$dst), (ins GPR:$false, GPR:$true), IIC_iCMOVr,
2150                    "mov", ".w\t$dst, $true",
2151       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
2152                 RegConstraint<"$false = $dst"> {
2153   let Inst{31-27} = 0b11101;
2154   let Inst{26-25} = 0b01;
2155   let Inst{24-21} = 0b0010;
2156   let Inst{20} = 0; // The S bit.
2157   let Inst{19-16} = 0b1111; // Rn
2158   let Inst{14-12} = 0b000;
2159   let Inst{7-4} = 0b0000;
2160 }
2161
2162 def t2MOVCCi : T2I<(outs GPR:$dst), (ins GPR:$false, t2_so_imm:$true),
2163                    IIC_iCMOVi, "mov", ".w\t$dst, $true",
2164 [/*(set GPR:$dst, (ARMcmov GPR:$false, t2_so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2165                    RegConstraint<"$false = $dst"> {
2166   let Inst{31-27} = 0b11110;
2167   let Inst{25} = 0;
2168   let Inst{24-21} = 0b0010;
2169   let Inst{20} = 0; // The S bit.
2170   let Inst{19-16} = 0b1111; // Rn
2171   let Inst{15} = 0;
2172 }
2173
2174 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2175                    string opc, string asm, list<dag> pattern>
2176   : T2I<oops, iops, itin, opc, asm, pattern> {
2177   let Inst{31-27} = 0b11101;
2178   let Inst{26-25} = 0b01;
2179   let Inst{24-21} = 0b0010;
2180   let Inst{20} = 0; // The S bit.
2181   let Inst{19-16} = 0b1111; // Rn
2182   let Inst{5-4} = opcod; // Shift type.
2183 }
2184 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs GPR:$dst),
2185                              (ins GPR:$false, GPR:$true, i32imm:$rhs),
2186                              IIC_iCMOVsi, "lsl", ".w\t$dst, $true, $rhs", []>,
2187                  RegConstraint<"$false = $dst">;
2188 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs GPR:$dst),
2189                              (ins GPR:$false, GPR:$true, i32imm:$rhs),
2190                              IIC_iCMOVsi, "lsr", ".w\t$dst, $true, $rhs", []>,
2191                  RegConstraint<"$false = $dst">;
2192 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs GPR:$dst),
2193                              (ins GPR:$false, GPR:$true, i32imm:$rhs),
2194                              IIC_iCMOVsi, "asr", ".w\t$dst, $true, $rhs", []>,
2195                  RegConstraint<"$false = $dst">;
2196 def t2MOVCCror : T2I_movcc_sh<0b11, (outs GPR:$dst),
2197                              (ins GPR:$false, GPR:$true, i32imm:$rhs),
2198                              IIC_iCMOVsi, "ror", ".w\t$dst, $true, $rhs", []>,
2199                  RegConstraint<"$false = $dst">;
2200 } // neverHasSideEffects
2201
2202 //===----------------------------------------------------------------------===//
2203 // Atomic operations intrinsics
2204 //
2205
2206 // memory barriers protect the atomic sequences
2207 let hasSideEffects = 1 in {
2208 def t2Int_MemBarrierV7 : AInoP<(outs), (ins),
2209                         ThumbFrm, NoItinerary,
2210                         "dmb", "",
2211                         [(ARMMemBarrierV7)]>,
2212                         Requires<[IsThumb2]> {
2213   let Inst{31-4} = 0xF3BF8F5;
2214   // FIXME: add support for options other than a full system DMB
2215   let Inst{3-0} = 0b1111;
2216 }
2217
2218 def t2Int_SyncBarrierV7 : AInoP<(outs), (ins),
2219                         ThumbFrm, NoItinerary,
2220                         "dsb", "",
2221                         [(ARMSyncBarrierV7)]>,
2222                         Requires<[IsThumb2]> {
2223   let Inst{31-4} = 0xF3BF8F4;
2224   // FIXME: add support for options other than a full system DSB
2225   let Inst{3-0} = 0b1111;
2226 }
2227 }
2228
2229 // Helper class for multiclass T2MemB -- for disassembly only
2230 class T2I_memb<string opc, string asm>
2231   : T2I<(outs), (ins), NoItinerary, opc, asm,
2232         [/* For disassembly only; pattern left blank */]>,
2233     Requires<[IsThumb2, HasV7]> {
2234   let Inst{31-20} = 0xf3b;
2235   let Inst{15-14} = 0b10;
2236   let Inst{12} = 0;
2237 }
2238
2239 multiclass T2MemB<bits<4> op7_4, string opc> {
2240
2241   def st : T2I_memb<opc, "\tst"> {
2242     let Inst{7-4} = op7_4;
2243     let Inst{3-0} = 0b1110;
2244   }
2245
2246   def ish : T2I_memb<opc, "\tish"> {
2247     let Inst{7-4} = op7_4;
2248     let Inst{3-0} = 0b1011;
2249   }
2250
2251   def ishst : T2I_memb<opc, "\tishst"> {
2252     let Inst{7-4} = op7_4;
2253     let Inst{3-0} = 0b1010;
2254   }
2255
2256   def nsh : T2I_memb<opc, "\tnsh"> {
2257     let Inst{7-4} = op7_4;
2258     let Inst{3-0} = 0b0111;
2259   }
2260
2261   def nshst : T2I_memb<opc, "\tnshst"> {
2262     let Inst{7-4} = op7_4;
2263     let Inst{3-0} = 0b0110;
2264   }
2265
2266   def osh : T2I_memb<opc, "\tosh"> {
2267     let Inst{7-4} = op7_4;
2268     let Inst{3-0} = 0b0011;
2269   }
2270
2271   def oshst : T2I_memb<opc, "\toshst"> {
2272     let Inst{7-4} = op7_4;
2273     let Inst{3-0} = 0b0010;
2274   }
2275 }
2276
2277 // These DMB variants are for disassembly only.
2278 defm t2DMB : T2MemB<0b0101, "dmb">;
2279
2280 // These DSB variants are for disassembly only.
2281 defm t2DSB : T2MemB<0b0100, "dsb">;
2282
2283 // ISB has only full system option -- for disassembly only
2284 def t2ISBsy : T2I_memb<"isb", ""> {
2285   let Inst{7-4} = 0b0110;
2286   let Inst{3-0} = 0b1111;
2287 }
2288
2289 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2290                 InstrItinClass itin, string opc, string asm, string cstr,
2291                 list<dag> pattern, bits<4> rt2 = 0b1111>
2292   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2293   let Inst{31-27} = 0b11101;
2294   let Inst{26-20} = 0b0001101;
2295   let Inst{11-8} = rt2;
2296   let Inst{7-6} = 0b01;
2297   let Inst{5-4} = opcod;
2298   let Inst{3-0} = 0b1111;
2299 }
2300 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2301                 InstrItinClass itin, string opc, string asm, string cstr,
2302                 list<dag> pattern, bits<4> rt2 = 0b1111>
2303   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2304   let Inst{31-27} = 0b11101;
2305   let Inst{26-20} = 0b0001100;
2306   let Inst{11-8} = rt2;
2307   let Inst{7-6} = 0b01;
2308   let Inst{5-4} = opcod;
2309 }
2310
2311 let mayLoad = 1 in {
2312 def t2LDREXB : T2I_ldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), AddrModeNone,
2313                          Size4Bytes, NoItinerary, "ldrexb", "\t$dest, [$ptr]",
2314                          "", []>;
2315 def t2LDREXH : T2I_ldrex<0b01, (outs GPR:$dest), (ins GPR:$ptr), AddrModeNone,
2316                          Size4Bytes, NoItinerary, "ldrexh", "\t$dest, [$ptr]",
2317                          "", []>;
2318 def t2LDREX  : Thumb2I<(outs GPR:$dest), (ins GPR:$ptr), AddrModeNone,
2319                        Size4Bytes, NoItinerary,
2320                        "ldrex", "\t$dest, [$ptr]", "",
2321                       []> {
2322   let Inst{31-27} = 0b11101;
2323   let Inst{26-20} = 0b0000101;
2324   let Inst{11-8} = 0b1111;
2325   let Inst{7-0} = 0b00000000; // imm8 = 0
2326 }
2327 def t2LDREXD : T2I_ldrex<0b11, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
2328                          AddrModeNone, Size4Bytes, NoItinerary,
2329                          "ldrexd", "\t$dest, $dest2, [$ptr]", "",
2330                          [], {?, ?, ?, ?}>;
2331 }
2332
2333 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2334 def t2STREXB : T2I_strex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2335                          AddrModeNone, Size4Bytes, NoItinerary,
2336                          "strexb", "\t$success, $src, [$ptr]", "", []>;
2337 def t2STREXH : T2I_strex<0b01, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2338                          AddrModeNone, Size4Bytes, NoItinerary,
2339                          "strexh", "\t$success, $src, [$ptr]", "", []>;
2340 def t2STREX  : Thumb2I<(outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2341                        AddrModeNone, Size4Bytes, NoItinerary,
2342                        "strex", "\t$success, $src, [$ptr]", "",
2343                       []> {
2344   let Inst{31-27} = 0b11101;
2345   let Inst{26-20} = 0b0000100;
2346   let Inst{7-0} = 0b00000000; // imm8 = 0
2347 }
2348 def t2STREXD : T2I_strex<0b11, (outs GPR:$success),
2349                          (ins GPR:$src, GPR:$src2, GPR:$ptr),
2350                          AddrModeNone, Size4Bytes, NoItinerary,
2351                          "strexd", "\t$success, $src, $src2, [$ptr]", "", [],
2352                          {?, ?, ?, ?}>;
2353 }
2354
2355 // Clear-Exclusive is for disassembly only.
2356 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "",
2357                   [/* For disassembly only; pattern left blank */]>,
2358             Requires<[IsARM, HasV7]>  {
2359   let Inst{31-20} = 0xf3b;
2360   let Inst{15-14} = 0b10;
2361   let Inst{12} = 0;
2362   let Inst{7-4} = 0b0010;
2363 }
2364
2365 //===----------------------------------------------------------------------===//
2366 // TLS Instructions
2367 //
2368
2369 // __aeabi_read_tp preserves the registers r1-r3.
2370 let isCall = 1,
2371   Defs = [R0, R12, LR, CPSR] in {
2372   def t2TPsoft : T2XI<(outs), (ins), IIC_Br,
2373                      "bl\t__aeabi_read_tp",
2374                      [(set R0, ARMthread_pointer)]> {
2375     let Inst{31-27} = 0b11110;
2376     let Inst{15-14} = 0b11;
2377     let Inst{12} = 1;
2378   }
2379 }
2380
2381 //===----------------------------------------------------------------------===//
2382 // SJLJ Exception handling intrinsics
2383 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2384 //   address and save #0 in R0 for the non-longjmp case.
2385 //   Since by its nature we may be coming from some other function to get
2386 //   here, and we're using the stack frame for the containing function to
2387 //   save/restore registers, we can't keep anything live in regs across
2388 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2389 //   when we get here from a longjmp(). We force everthing out of registers
2390 //   except for our own input by listing the relevant registers in Defs. By
2391 //   doing so, we also cause the prologue/epilogue code to actively preserve
2392 //   all of the callee-saved resgisters, which is exactly what we want.
2393 //   The current SP is passed in $val, and we reuse the reg as a scratch.
2394 let Defs =
2395   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2396     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2397     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2398     D31 ] in {
2399   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins GPR:$src, tGPR:$val),
2400                                AddrModeNone, SizeSpecial, NoItinerary,
2401                                "str\t$val, [$src, #8]\t${:comment} begin eh.setjmp\n"
2402                                "\tmov\t$val, pc\n"
2403                                "\tadds\t$val, #9\n"
2404                                "\tstr\t$val, [$src, #4]\n"
2405                                "\tmovs\tr0, #0\n"
2406                                "\tb\t1f\n"
2407                                "\tmovs\tr0, #1\t${:comment} end eh.setjmp\n"
2408                                "1:", "",
2409                           [(set R0, (ARMeh_sjlj_setjmp GPR:$src, tGPR:$val))]>,
2410                              Requires<[IsThumb2, HasVFP2]>;
2411 }
2412
2413 let Defs =
2414   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ] in {
2415   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins GPR:$src, tGPR:$val),
2416                                AddrModeNone, SizeSpecial, NoItinerary,
2417                                "str\t$val, [$src, #8]\t${:comment} begin eh.setjmp\n"
2418                                "\tmov\t$val, pc\n"
2419                                "\tadds\t$val, #9\n"
2420                                "\tstr\t$val, [$src, #4]\n"
2421                                "\tmovs\tr0, #0\n"
2422                                "\tb\t1f\n"
2423                                "\tmovs\tr0, #1\t${:comment} end eh.setjmp\n"
2424                                "1:", "",
2425                           [(set R0, (ARMeh_sjlj_setjmp GPR:$src, tGPR:$val))]>,
2426                                   Requires<[IsThumb2, NoVFP]>;
2427 }
2428
2429
2430 //===----------------------------------------------------------------------===//
2431 // Control-Flow Instructions
2432 //
2433
2434 // FIXME: remove when we have a way to marking a MI with these properties.
2435 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
2436 // operand list.
2437 // FIXME: Should pc be an implicit operand like PICADD, etc?
2438 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2439     hasExtraDefRegAllocReq = 1 in
2440   def t2LDM_RET : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
2441                                          reglist:$dsts, variable_ops), IIC_Br,
2442                         "ldm${addr:submode}${p}${addr:wide}\t$addr, $dsts",
2443                         "$addr.addr = $wb", []> {
2444   let Inst{31-27} = 0b11101;
2445   let Inst{26-25} = 0b00;
2446   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
2447   let Inst{22} = 0;
2448   let Inst{21} = 1; // The W bit.
2449   let Inst{20} = 1; // Load
2450 }
2451
2452 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2453 let isPredicable = 1 in
2454 def t2B   : T2XI<(outs), (ins brtarget:$target), IIC_Br,
2455                  "b.w\t$target",
2456                  [(br bb:$target)]> {
2457   let Inst{31-27} = 0b11110;
2458   let Inst{15-14} = 0b10;
2459   let Inst{12} = 1;
2460 }
2461
2462 let isNotDuplicable = 1, isIndirectBranch = 1 in {
2463 def t2BR_JT :
2464     T2JTI<(outs),
2465           (ins GPR:$target, GPR:$index, jt2block_operand:$jt, i32imm:$id),
2466            IIC_Br, "mov\tpc, $target\n$jt",
2467           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]> {
2468   let Inst{31-27} = 0b11101;
2469   let Inst{26-20} = 0b0100100;
2470   let Inst{19-16} = 0b1111;
2471   let Inst{14-12} = 0b000;
2472   let Inst{11-8} = 0b1111; // Rd = pc
2473   let Inst{7-4} = 0b0000;
2474 }
2475
2476 // FIXME: Add a non-pc based case that can be predicated.
2477 def t2TBB :
2478     T2JTI<(outs),
2479         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2480          IIC_Br, "tbb\t$index\n$jt", []> {
2481   let Inst{31-27} = 0b11101;
2482   let Inst{26-20} = 0b0001101;
2483   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2484   let Inst{15-8} = 0b11110000;
2485   let Inst{7-4} = 0b0000; // B form
2486 }
2487
2488 def t2TBH :
2489     T2JTI<(outs),
2490         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2491          IIC_Br, "tbh\t$index\n$jt", []> {
2492   let Inst{31-27} = 0b11101;
2493   let Inst{26-20} = 0b0001101;
2494   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2495   let Inst{15-8} = 0b11110000;
2496   let Inst{7-4} = 0b0001; // H form
2497 }
2498
2499 // Generic versions of the above two instructions, for disassembly only
2500
2501 def t2TBBgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2502                     "tbb", "\t[$a, $b]", []>{
2503   let Inst{31-27} = 0b11101;
2504   let Inst{26-20} = 0b0001101;
2505   let Inst{15-8} = 0b11110000;
2506   let Inst{7-4} = 0b0000; // B form
2507 }
2508
2509 def t2TBHgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2510                    "tbh", "\t[$a, $b, lsl #1]", []> {
2511   let Inst{31-27} = 0b11101;
2512   let Inst{26-20} = 0b0001101;
2513   let Inst{15-8} = 0b11110000;
2514   let Inst{7-4} = 0b0001; // H form
2515 }
2516 } // isNotDuplicable, isIndirectBranch
2517
2518 } // isBranch, isTerminator, isBarrier
2519
2520 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2521 // a two-value operand where a dag node expects two operands. :(
2522 let isBranch = 1, isTerminator = 1 in
2523 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
2524                 "b", ".w\t$target",
2525                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
2526   let Inst{31-27} = 0b11110;
2527   let Inst{15-14} = 0b10;
2528   let Inst{12} = 0;
2529 }
2530
2531
2532 // IT block
2533 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
2534                     AddrModeNone, Size2Bytes,  IIC_iALUx,
2535                     "it$mask\t$cc", "", []> {
2536   // 16-bit instruction.
2537   let Inst{31-16} = 0x0000;
2538   let Inst{15-8} = 0b10111111;
2539 }
2540
2541 // Branch and Exchange Jazelle -- for disassembly only
2542 // Rm = Inst{19-16}
2543 def t2BXJ : T2I<(outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2544               [/* For disassembly only; pattern left blank */]> {
2545   let Inst{31-27} = 0b11110;
2546   let Inst{26} = 0;
2547   let Inst{25-20} = 0b111100;
2548   let Inst{15-14} = 0b10;
2549   let Inst{12} = 0;
2550 }
2551
2552 // Change Processor State is a system instruction -- for disassembly only.
2553 // The singleton $opt operand contains the following information:
2554 // opt{4-0} = mode from Inst{4-0}
2555 // opt{5} = changemode from Inst{17}
2556 // opt{8-6} = AIF from Inst{8-6}
2557 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
2558 def t2CPS : T2XI<(outs),(ins cps_opt:$opt), NoItinerary, "cps$opt",
2559                  [/* For disassembly only; pattern left blank */]> {
2560   let Inst{31-27} = 0b11110;
2561   let Inst{26} = 0;
2562   let Inst{25-20} = 0b111010;
2563   let Inst{15-14} = 0b10;
2564   let Inst{12} = 0;
2565 }
2566
2567 // A6.3.4 Branches and miscellaneous control
2568 // Table A6-14 Change Processor State, and hint instructions
2569 // Helper class for disassembly only.
2570 class T2I_hint<bits<8> op7_0, string opc, string asm>
2571   : T2I<(outs), (ins), NoItinerary, opc, asm,
2572         [/* For disassembly only; pattern left blank */]> {
2573   let Inst{31-20} = 0xf3a;
2574   let Inst{15-14} = 0b10;
2575   let Inst{12} = 0;
2576   let Inst{10-8} = 0b000;
2577   let Inst{7-0} = op7_0;
2578 }
2579
2580 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
2581 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
2582 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
2583 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
2584 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
2585
2586 def t2DBG : T2I<(outs),(ins i32imm:$opt), NoItinerary, "dbg", "\t$opt",
2587                 [/* For disassembly only; pattern left blank */]> {
2588   let Inst{31-20} = 0xf3a;
2589   let Inst{15-14} = 0b10;
2590   let Inst{12} = 0;
2591   let Inst{10-8} = 0b000;
2592   let Inst{7-4} = 0b1111;
2593 }
2594
2595 // Secure Monitor Call is a system instruction -- for disassembly only
2596 // Option = Inst{19-16}
2597 def t2SMC : T2I<(outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
2598                 [/* For disassembly only; pattern left blank */]> {
2599   let Inst{31-27} = 0b11110;
2600   let Inst{26-20} = 0b1111111;
2601   let Inst{15-12} = 0b1000;
2602 }
2603
2604 // Store Return State is a system instruction -- for disassembly only
2605 def t2SRSDBW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
2606                    [/* For disassembly only; pattern left blank */]> {
2607   let Inst{31-27} = 0b11101;
2608   let Inst{26-20} = 0b0000010; // W = 1
2609 }
2610
2611 def t2SRSDB  : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
2612                    [/* For disassembly only; pattern left blank */]> {
2613   let Inst{31-27} = 0b11101;
2614   let Inst{26-20} = 0b0000000; // W = 0
2615 }
2616
2617 def t2SRSIAW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
2618                    [/* For disassembly only; pattern left blank */]> {
2619   let Inst{31-27} = 0b11101;
2620   let Inst{26-20} = 0b0011010; // W = 1
2621 }
2622
2623 def t2SRSIA  : T2I<(outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
2624                    [/* For disassembly only; pattern left blank */]> {
2625   let Inst{31-27} = 0b11101;
2626   let Inst{26-20} = 0b0011000; // W = 0
2627 }
2628
2629 // Return From Exception is a system instruction -- for disassembly only
2630 def t2RFEDBW : T2I<(outs), (ins GPR:$base), NoItinerary, "rfedb", "\t$base!",
2631                    [/* For disassembly only; pattern left blank */]> {
2632   let Inst{31-27} = 0b11101;
2633   let Inst{26-20} = 0b0000011; // W = 1
2634 }
2635
2636 def t2RFEDB  : T2I<(outs), (ins GPR:$base), NoItinerary, "rfeab", "\t$base",
2637                    [/* For disassembly only; pattern left blank */]> {
2638   let Inst{31-27} = 0b11101;
2639   let Inst{26-20} = 0b0000001; // W = 0
2640 }
2641
2642 def t2RFEIAW : T2I<(outs), (ins GPR:$base), NoItinerary, "rfeia", "\t$base!",
2643                    [/* For disassembly only; pattern left blank */]> {
2644   let Inst{31-27} = 0b11101;
2645   let Inst{26-20} = 0b0011011; // W = 1
2646 }
2647
2648 def t2RFEIA  : T2I<(outs), (ins GPR:$base), NoItinerary, "rfeia", "\t$base",
2649                    [/* For disassembly only; pattern left blank */]> {
2650   let Inst{31-27} = 0b11101;
2651   let Inst{26-20} = 0b0011001; // W = 0
2652 }
2653
2654 //===----------------------------------------------------------------------===//
2655 // Non-Instruction Patterns
2656 //
2657
2658 // Two piece so_imms.
2659 def : T2Pat<(or GPR:$LHS, t2_so_imm2part:$RHS),
2660              (t2ORRri (t2ORRri GPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2661                     (t2_so_imm2part_2 imm:$RHS))>;
2662 def : T2Pat<(xor GPR:$LHS, t2_so_imm2part:$RHS),
2663              (t2EORri (t2EORri GPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2664                     (t2_so_imm2part_2 imm:$RHS))>;
2665 def : T2Pat<(add GPR:$LHS, t2_so_imm2part:$RHS),
2666              (t2ADDri (t2ADDri GPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2667                     (t2_so_imm2part_2 imm:$RHS))>;
2668 def : T2Pat<(add GPR:$LHS, t2_so_neg_imm2part:$RHS),
2669              (t2SUBri (t2SUBri GPR:$LHS, (t2_so_neg_imm2part_1 imm:$RHS)),
2670                     (t2_so_neg_imm2part_2 imm:$RHS))>;
2671
2672 // 32-bit immediate using movw + movt.
2673 // This is a single pseudo instruction to make it re-materializable. Remove
2674 // when we can do generalized remat.
2675 let isReMaterializable = 1 in
2676 def t2MOVi32imm : T2Ix2<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVi,
2677                    "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
2678                      [(set GPR:$dst, (i32 imm:$src))]>;
2679
2680 // ConstantPool, GlobalAddress, and JumpTable
2681 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
2682            Requires<[IsThumb2, DontUseMovt]>;
2683 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
2684 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
2685            Requires<[IsThumb2, UseMovt]>;
2686
2687 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2688             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
2689
2690 // Pseudo instruction that combines ldr from constpool and add pc. This should
2691 // be expanded into two instructions late to allow if-conversion and
2692 // scheduling.
2693 let canFoldAsLoad = 1, isReMaterializable = 1 in
2694 def t2LDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
2695                    NoItinerary, "${:comment} ldr.w\t$dst, $addr\n$cp:\n\tadd\t$dst, pc",
2696                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
2697                                            imm:$cp))]>,
2698                Requires<[IsThumb2]>;
2699
2700 //===----------------------------------------------------------------------===//
2701 // Move between special register and ARM core register -- for disassembly only
2702 //
2703
2704 // Rd = Instr{11-8}
2705 def t2MRS : T2I<(outs GPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, cpsr",
2706                 [/* For disassembly only; pattern left blank */]> {
2707   let Inst{31-27} = 0b11110;
2708   let Inst{26} = 0;
2709   let Inst{25-21} = 0b11111;
2710   let Inst{20} = 0; // The R bit.
2711   let Inst{15-14} = 0b10;
2712   let Inst{12} = 0;
2713 }
2714
2715 // Rd = Instr{11-8}
2716 def t2MRSsys : T2I<(outs GPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, spsr",
2717                    [/* For disassembly only; pattern left blank */]> {
2718   let Inst{31-27} = 0b11110;
2719   let Inst{26} = 0;
2720   let Inst{25-21} = 0b11111;
2721   let Inst{20} = 1; // The R bit.
2722   let Inst{15-14} = 0b10;
2723   let Inst{12} = 0;
2724 }
2725
2726 // Rn = Inst{19-16}
2727 def t2MSR : T2I<(outs), (ins GPR:$src, msr_mask:$mask), NoItinerary, "msr",
2728                 "\tcpsr$mask, $src",
2729                 [/* For disassembly only; pattern left blank */]> {
2730   let Inst{31-27} = 0b11110;
2731   let Inst{26} = 0;
2732   let Inst{25-21} = 0b11100;
2733   let Inst{20} = 0; // The R bit.
2734   let Inst{15-14} = 0b10;
2735   let Inst{12} = 0;
2736 }
2737
2738 // Rn = Inst{19-16}
2739 def t2MSRsys : T2I<(outs), (ins GPR:$src, msr_mask:$mask), NoItinerary, "msr",
2740                    "\tspsr$mask, $src",
2741                    [/* For disassembly only; pattern left blank */]> {
2742   let Inst{31-27} = 0b11110;
2743   let Inst{26} = 0;
2744   let Inst{25-21} = 0b11100;
2745   let Inst{20} = 1; // The R bit.
2746   let Inst{15-14} = 0b10;
2747   let Inst{12} = 0;
2748 }