lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // t2_so_imm - Match a 32-bit immediate operand, which is an
  66 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  67 // immediate splatted into multiple bytes of the word.
  68 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  69 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  70     return ARM_AM::getT2SOImmVal(Imm) != -1;
  71   }]> {
  72   let ParserMatchClass = t2_so_imm_asmoperand;
  73   let EncoderMethod = "getT2SOImmOpValue";
  74   let DecoderMethod = "DecodeT2SOImm";
  75 }
  76
  77 // t2_so_imm_not - Match an immediate that is a complement
  78 // of a t2_so_imm.
  79 // Note: this pattern doesn't require an encoder method and such, as it's
  80 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  81 // is handled by the destination instructions, which use t2_so_imm.
  82 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  83 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  84   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  85 }], t2_so_imm_not_XFORM> {
  86   let ParserMatchClass = t2_so_imm_not_asmoperand;
  87 }
  88
  89 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  90 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
  91 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
  92   int64_t Value = -(int)N->getZExtValue();
  93   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
  94 }], t2_so_imm_neg_XFORM> {
  95   let ParserMatchClass = t2_so_imm_neg_asmoperand;
  96 }
  97
  98 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  99 def imm0_4095 : Operand<i32>,
 100                 ImmLeaf<i32, [{
 101   return Imm >= 0 && Imm < 4096;
 102 }]>;
 103
 104 def imm0_4095_neg : PatLeaf<(i32 imm), [{
 105  return (uint32_t)(-N->getZExtValue()) < 4096;
 106 }], imm_neg_XFORM>;
 107
 108 def imm0_255_neg : PatLeaf<(i32 imm), [{
 109   return (uint32_t)(-N->getZExtValue()) < 255;
 110 }], imm_neg_XFORM>;
 111
 112 def imm0_255_not : PatLeaf<(i32 imm), [{
 113   return (uint32_t)(~N->getZExtValue()) < 255;
 114 }], imm_comp_XFORM>;
 115
 116 def lo5AllOne : PatLeaf<(i32 imm), [{
 117   // Returns true if all low 5-bits are 1.
 118   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 119 }]>;
 120
 121 // Define Thumb2 specific addressing modes.
 122
 123 // t2addrmode_imm12  := reg + imm12
 124 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 125 def t2addrmode_imm12 : Operand<i32>,
 126                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 127   let PrintMethod = "printAddrModeImm12Operand";
 128   let EncoderMethod = "getAddrModeImm12OpValue";
 129   let DecoderMethod = "DecodeT2AddrModeImm12";
 130   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 131   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 132 }
 133
 134 // t2ldrlabel  := imm12
 135 def t2ldrlabel : Operand<i32> {
 136   let EncoderMethod = "getAddrModeImm12OpValue";
 137   let PrintMethod = "printT2LdrLabelOperand";
 138 }
 139
 140 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 141 def t2ldr_pcrel_imm12 : Operand<i32> {
 142   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 143   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 144   // doesn't need encoder or print methods of its own.
 145 }
 146
 147 // ADR instruction labels.
 148 def t2adrlabel : Operand<i32> {
 149   let EncoderMethod = "getT2AdrLabelOpValue";
 150 }
 151
 152
 153 // t2addrmode_posimm8  := reg + imm8
 154 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 155 def t2addrmode_posimm8 : Operand<i32> {
 156   let PrintMethod = "printT2AddrModeImm8Operand";
 157   let EncoderMethod = "getT2AddrModeImm8OpValue";
 158   let DecoderMethod = "DecodeT2AddrModeImm8";
 159   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 160   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 161 }
 162
 163 // t2addrmode_negimm8  := reg - imm8
 164 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 165 def t2addrmode_negimm8 : Operand<i32>,
 166                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 167   let PrintMethod = "printT2AddrModeImm8Operand";
 168   let EncoderMethod = "getT2AddrModeImm8OpValue";
 169   let DecoderMethod = "DecodeT2AddrModeImm8";
 170   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 171   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 172 }
 173
 174 // t2addrmode_imm8  := reg +/- imm8
 175 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 176 def t2addrmode_imm8 : Operand<i32>,
 177                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 178   let PrintMethod = "printT2AddrModeImm8Operand";
 179   let EncoderMethod = "getT2AddrModeImm8OpValue";
 180   let DecoderMethod = "DecodeT2AddrModeImm8";
 181   let ParserMatchClass = MemImm8OffsetAsmOperand;
 182   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 183 }
 184
 185 def t2am_imm8_offset : Operand<i32>,
 186                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 187                                       [], [SDNPWantRoot]> {
 188   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 189   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 190   let DecoderMethod = "DecodeT2Imm8";
 191 }
 192
 193 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 194 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 195 def t2addrmode_imm8s4 : Operand<i32> {
 196   let PrintMethod = "printT2AddrModeImm8s4Operand";
 197   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 198   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 199   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 200   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 201 }
 202
 203 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 204 def t2am_imm8s4_offset : Operand<i32> {
 205   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 206   let EncoderMethod = "getT2Imm8s4OpValue";
 207   let DecoderMethod = "DecodeT2Imm8S4";
 208 }
 209
 210 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 211 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 212   let Name = "MemImm0_1020s4Offset";
 213 }
 214 def t2addrmode_imm0_1020s4 : Operand<i32> {
 215   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 216   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 217   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 218   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 219   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 220 }
 221
 222 // t2addrmode_so_reg  := reg + (reg << imm2)
 223 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 224 def t2addrmode_so_reg : Operand<i32>,
 225                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 226   let PrintMethod = "printT2AddrModeSoRegOperand";
 227   let EncoderMethod = "getT2AddrModeSORegOpValue";
 228   let DecoderMethod = "DecodeT2AddrModeSOReg";
 229   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 230   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 231 }
 232
 233 // Addresses for the TBB/TBH instructions.
 234 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 235 def addrmode_tbb : Operand<i32> {
 236   let PrintMethod = "printAddrModeTBB";
 237   let ParserMatchClass = addrmode_tbb_asmoperand;
 238   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 239 }
 240 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 241 def addrmode_tbh : Operand<i32> {
 242   let PrintMethod = "printAddrModeTBH";
 243   let ParserMatchClass = addrmode_tbh_asmoperand;
 244   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 245 }
 246
 247 //===----------------------------------------------------------------------===//
 248 // Multiclass helpers...
 249 //
 250
 251
 252 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 253            string opc, string asm, list<dag> pattern>
 254   : T2I<oops, iops, itin, opc, asm, pattern> {
 255   bits<4> Rd;
 256   bits<12> imm;
 257
 258   let Inst{11-8}  = Rd;
 259   let Inst{26}    = imm{11};
 260   let Inst{14-12} = imm{10-8};
 261   let Inst{7-0}   = imm{7-0};
 262 }
 263
 264
 265 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 266            string opc, string asm, list<dag> pattern>
 267   : T2sI<oops, iops, itin, opc, asm, pattern> {
 268   bits<4> Rd;
 269   bits<4> Rn;
 270   bits<12> imm;
 271
 272   let Inst{11-8}  = Rd;
 273   let Inst{26}    = imm{11};
 274   let Inst{14-12} = imm{10-8};
 275   let Inst{7-0}   = imm{7-0};
 276 }
 277
 278 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 279            string opc, string asm, list<dag> pattern>
 280   : T2I<oops, iops, itin, opc, asm, pattern> {
 281   bits<4> Rn;
 282   bits<12> imm;
 283
 284   let Inst{19-16}  = Rn;
 285   let Inst{26}    = imm{11};
 286   let Inst{14-12} = imm{10-8};
 287   let Inst{7-0}   = imm{7-0};
 288 }
 289
 290
 291 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 292            string opc, string asm, list<dag> pattern>
 293   : T2I<oops, iops, itin, opc, asm, pattern> {
 294   bits<4> Rd;
 295   bits<12> ShiftedRm;
 296
 297   let Inst{11-8}  = Rd;
 298   let Inst{3-0}   = ShiftedRm{3-0};
 299   let Inst{5-4}   = ShiftedRm{6-5};
 300   let Inst{14-12} = ShiftedRm{11-9};
 301   let Inst{7-6}   = ShiftedRm{8-7};
 302 }
 303
 304 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 305            string opc, string asm, list<dag> pattern>
 306   : T2sI<oops, iops, itin, opc, asm, pattern> {
 307   bits<4> Rd;
 308   bits<12> ShiftedRm;
 309
 310   let Inst{11-8}  = Rd;
 311   let Inst{3-0}   = ShiftedRm{3-0};
 312   let Inst{5-4}   = ShiftedRm{6-5};
 313   let Inst{14-12} = ShiftedRm{11-9};
 314   let Inst{7-6}   = ShiftedRm{8-7};
 315 }
 316
 317 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 318            string opc, string asm, list<dag> pattern>
 319   : T2I<oops, iops, itin, opc, asm, pattern> {
 320   bits<4> Rn;
 321   bits<12> ShiftedRm;
 322
 323   let Inst{19-16} = Rn;
 324   let Inst{3-0}   = ShiftedRm{3-0};
 325   let Inst{5-4}   = ShiftedRm{6-5};
 326   let Inst{14-12} = ShiftedRm{11-9};
 327   let Inst{7-6}   = ShiftedRm{8-7};
 328 }
 329
 330 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 331            string opc, string asm, list<dag> pattern>
 332   : T2I<oops, iops, itin, opc, asm, pattern> {
 333   bits<4> Rd;
 334   bits<4> Rm;
 335
 336   let Inst{11-8}  = Rd;
 337   let Inst{3-0}   = Rm;
 338 }
 339
 340 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 341            string opc, string asm, list<dag> pattern>
 342   : T2sI<oops, iops, itin, opc, asm, pattern> {
 343   bits<4> Rd;
 344   bits<4> Rm;
 345
 346   let Inst{11-8}  = Rd;
 347   let Inst{3-0}   = Rm;
 348 }
 349
 350 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 351            string opc, string asm, list<dag> pattern>
 352   : T2I<oops, iops, itin, opc, asm, pattern> {
 353   bits<4> Rn;
 354   bits<4> Rm;
 355
 356   let Inst{19-16} = Rn;
 357   let Inst{3-0}   = Rm;
 358 }
 359
 360
 361 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 362            string opc, string asm, list<dag> pattern>
 363   : T2I<oops, iops, itin, opc, asm, pattern> {
 364   bits<4> Rd;
 365   bits<4> Rn;
 366   bits<12> imm;
 367
 368   let Inst{11-8}  = Rd;
 369   let Inst{19-16} = Rn;
 370   let Inst{26}    = imm{11};
 371   let Inst{14-12} = imm{10-8};
 372   let Inst{7-0}   = imm{7-0};
 373 }
 374
 375 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 376            string opc, string asm, list<dag> pattern>
 377   : T2sI<oops, iops, itin, opc, asm, pattern> {
 378   bits<4> Rd;
 379   bits<4> Rn;
 380   bits<12> imm;
 381
 382   let Inst{11-8}  = Rd;
 383   let Inst{19-16} = Rn;
 384   let Inst{26}    = imm{11};
 385   let Inst{14-12} = imm{10-8};
 386   let Inst{7-0}   = imm{7-0};
 387 }
 388
 389 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 390            string opc, string asm, list<dag> pattern>
 391   : T2I<oops, iops, itin, opc, asm, pattern> {
 392   bits<4> Rd;
 393   bits<4> Rm;
 394   bits<5> imm;
 395
 396   let Inst{11-8}  = Rd;
 397   let Inst{3-0}   = Rm;
 398   let Inst{14-12} = imm{4-2};
 399   let Inst{7-6}   = imm{1-0};
 400 }
 401
 402 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 403            string opc, string asm, list<dag> pattern>
 404   : T2sI<oops, iops, itin, opc, asm, pattern> {
 405   bits<4> Rd;
 406   bits<4> Rm;
 407   bits<5> imm;
 408
 409   let Inst{11-8}  = Rd;
 410   let Inst{3-0}   = Rm;
 411   let Inst{14-12} = imm{4-2};
 412   let Inst{7-6}   = imm{1-0};
 413 }
 414
 415 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 416            string opc, string asm, list<dag> pattern>
 417   : T2I<oops, iops, itin, opc, asm, pattern> {
 418   bits<4> Rd;
 419   bits<4> Rn;
 420   bits<4> Rm;
 421
 422   let Inst{11-8}  = Rd;
 423   let Inst{19-16} = Rn;
 424   let Inst{3-0}   = Rm;
 425 }
 426
 427 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 428            string opc, string asm, list<dag> pattern>
 429   : T2sI<oops, iops, itin, opc, asm, pattern> {
 430   bits<4> Rd;
 431   bits<4> Rn;
 432   bits<4> Rm;
 433
 434   let Inst{11-8}  = Rd;
 435   let Inst{19-16} = Rn;
 436   let Inst{3-0}   = Rm;
 437 }
 438
 439 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 440            string opc, string asm, list<dag> pattern>
 441   : T2I<oops, iops, itin, opc, asm, pattern> {
 442   bits<4> Rd;
 443   bits<4> Rn;
 444   bits<12> ShiftedRm;
 445
 446   let Inst{11-8}  = Rd;
 447   let Inst{19-16} = Rn;
 448   let Inst{3-0}   = ShiftedRm{3-0};
 449   let Inst{5-4}   = ShiftedRm{6-5};
 450   let Inst{14-12} = ShiftedRm{11-9};
 451   let Inst{7-6}   = ShiftedRm{8-7};
 452 }
 453
 454 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 455            string opc, string asm, list<dag> pattern>
 456   : T2sI<oops, iops, itin, opc, asm, pattern> {
 457   bits<4> Rd;
 458   bits<4> Rn;
 459   bits<12> ShiftedRm;
 460
 461   let Inst{11-8}  = Rd;
 462   let Inst{19-16} = Rn;
 463   let Inst{3-0}   = ShiftedRm{3-0};
 464   let Inst{5-4}   = ShiftedRm{6-5};
 465   let Inst{14-12} = ShiftedRm{11-9};
 466   let Inst{7-6}   = ShiftedRm{8-7};
 467 }
 468
 469 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 470            string opc, string asm, list<dag> pattern>
 471   : T2I<oops, iops, itin, opc, asm, pattern> {
 472   bits<4> Rd;
 473   bits<4> Rn;
 474   bits<4> Rm;
 475   bits<4> Ra;
 476
 477   let Inst{19-16} = Rn;
 478   let Inst{15-12} = Ra;
 479   let Inst{11-8}  = Rd;
 480   let Inst{3-0}   = Rm;
 481 }
 482
 483 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 484                 dag oops, dag iops, InstrItinClass itin,
 485                 string opc, string asm, list<dag> pattern>
 486   : T2I<oops, iops, itin, opc, asm, pattern> {
 487   bits<4> RdLo;
 488   bits<4> RdHi;
 489   bits<4> Rn;
 490   bits<4> Rm;
 491
 492   let Inst{31-23} = 0b111110111;
 493   let Inst{22-20} = opc22_20;
 494   let Inst{19-16} = Rn;
 495   let Inst{15-12} = RdLo;
 496   let Inst{11-8}  = RdHi;
 497   let Inst{7-4}   = opc7_4;
 498   let Inst{3-0}   = Rm;
 499 }
 500
 501
 502 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 503 /// binary operation that produces a value. These are predicable and can be
 504 /// changed to modify CPSR.
 505 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 506                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 507                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 508                        string wide = ""> {
 509    // shifted imm
 510    def ri : T2sTwoRegImm<
 511                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 512                  opc, "\t$Rd, $Rn, $imm",
 513                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 514      let Inst{31-27} = 0b11110;
 515      let Inst{25} = 0;
 516      let Inst{24-21} = opcod;
 517      let Inst{15} = 0;
 518    }
 519    // register
 520    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 521                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 522                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 523      let isCommutable = Commutable;
 524      let Inst{31-27} = 0b11101;
 525      let Inst{26-25} = 0b01;
 526      let Inst{24-21} = opcod;
 527      let Inst{14-12} = 0b000; // imm3
 528      let Inst{7-6} = 0b00; // imm2
 529      let Inst{5-4} = 0b00; // type
 530    }
 531    // shifted register
 532    def rs : T2sTwoRegShiftedReg<
 533                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 534                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 535                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 536      let Inst{31-27} = 0b11101;
 537      let Inst{26-25} = 0b01;
 538      let Inst{24-21} = opcod;
 539    }
 540   // Assembly aliases for optional destination operand when it's the same
 541   // as the source operand.
 542   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 543      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 544                                                     t2_so_imm:$imm, pred:$p,
 545                                                     cc_out:$s)>;
 546   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 547      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 548                                                     rGPR:$Rm, pred:$p,
 549                                                     cc_out:$s)>;
 550   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 551      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 552                                                     t2_so_reg:$shift, pred:$p,
 553                                                     cc_out:$s)>;
 554 }
 555
 556 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 557 //  the ".w" suffix to indicate that they are wide.
 558 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 559                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 560                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 561     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 562   // Assembler aliases w/ the ".w" suffix.
 563   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 564      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 565                                                     t2_so_imm:$imm, pred:$p,
 566                                                     cc_out:$s)>;
 567   // Assembler aliases w/o the ".w" suffix.
 568   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 569      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 570                                                     rGPR:$Rm, pred:$p,
 571                                                     cc_out:$s)>;
 572   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 573      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 574                                                     t2_so_reg:$shift, pred:$p,
 575                                                     cc_out:$s)>;
 576
 577   // and with the optional destination operand, too.
 578   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 579      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 580                                                     t2_so_imm:$imm, pred:$p,
 581                                                     cc_out:$s)>;
 582   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 583      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 584                                                     rGPR:$Rm, pred:$p,
 585                                                     cc_out:$s)>;
 586   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 587      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 588                                                     t2_so_reg:$shift, pred:$p,
 589                                                     cc_out:$s)>;
 590 }
 591
 592 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 593 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 594 /// it is equivalent to the T2I_bin_irs counterpart.
 595 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 596    // shifted imm
 597    def ri : T2sTwoRegImm<
 598                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 599                  opc, ".w\t$Rd, $Rn, $imm",
 600                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 601      let Inst{31-27} = 0b11110;
 602      let Inst{25} = 0;
 603      let Inst{24-21} = opcod;
 604      let Inst{15} = 0;
 605    }
 606    // register
 607    def rr : T2sThreeReg<
 608                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 609                  opc, "\t$Rd, $Rn, $Rm",
 610                  [/* For disassembly only; pattern left blank */]> {
 611      let Inst{31-27} = 0b11101;
 612      let Inst{26-25} = 0b01;
 613      let Inst{24-21} = opcod;
 614      let Inst{14-12} = 0b000; // imm3
 615      let Inst{7-6} = 0b00; // imm2
 616      let Inst{5-4} = 0b00; // type
 617    }
 618    // shifted register
 619    def rs : T2sTwoRegShiftedReg<
 620                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 621                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 622                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 623      let Inst{31-27} = 0b11101;
 624      let Inst{26-25} = 0b01;
 625      let Inst{24-21} = opcod;
 626    }
 627 }
 628
 629 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 630 /// instruction modifies the CPSR register.
 631 ///
 632 /// These opcodes will be converted to the real non-S opcodes by
 633 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 634 let hasPostISelHook = 1, Defs = [CPSR] in {
 635 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 636                          InstrItinClass iis, PatFrag opnode,
 637                          bit Commutable = 0> {
 638    // shifted imm
 639    def ri : t2PseudoInst<(outs rGPR:$Rd),
 640                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 641                          4, iii,
 642                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 643                                                 t2_so_imm:$imm))]>;
 644    // register
 645    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 646                          4, iir,
 647                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 648                                                 rGPR:$Rm))]> {
 649      let isCommutable = Commutable;
 650    }
 651    // shifted register
 652    def rs : t2PseudoInst<(outs rGPR:$Rd),
 653                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 654                          4, iis,
 655                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 656                                                 t2_so_reg:$ShiftedRm))]>;
 657 }
 658 }
 659
 660 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 661 /// operands are reversed.
 662 let hasPostISelHook = 1, Defs = [CPSR] in {
 663 multiclass T2I_rbin_s_is<PatFrag opnode> {
 664    // shifted imm
 665    def ri : t2PseudoInst<(outs rGPR:$Rd),
 666                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 667                          4, IIC_iALUi,
 668                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 669                                                 GPRnopc:$Rn))]>;
 670    // shifted register
 671    def rs : t2PseudoInst<(outs rGPR:$Rd),
 672                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 673                          4, IIC_iALUsi,
 674                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 675                                                 GPRnopc:$Rn))]>;
 676 }
 677 }
 678
 679 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 680 /// patterns for a binary operation that produces a value.
 681 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 682                           bit Commutable = 0> {
 683    // shifted imm
 684    // The register-immediate version is re-materializable. This is useful
 685    // in particular for taking the address of a local.
 686    let isReMaterializable = 1 in {
 687    def ri : T2sTwoRegImm<
 688                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 689                opc, ".w\t$Rd, $Rn, $imm",
 690                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 691      let Inst{31-27} = 0b11110;
 692      let Inst{25} = 0;
 693      let Inst{24} = 1;
 694      let Inst{23-21} = op23_21;
 695      let Inst{15} = 0;
 696    }
 697    }
 698    // 12-bit imm
 699    def ri12 : T2I<
 700                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 701                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 702                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 703      bits<4> Rd;
 704      bits<4> Rn;
 705      bits<12> imm;
 706      let Inst{31-27} = 0b11110;
 707      let Inst{26} = imm{11};
 708      let Inst{25-24} = 0b10;
 709      let Inst{23-21} = op23_21;
 710      let Inst{20} = 0; // The S bit.
 711      let Inst{19-16} = Rn;
 712      let Inst{15} = 0;
 713      let Inst{14-12} = imm{10-8};
 714      let Inst{11-8} = Rd;
 715      let Inst{7-0} = imm{7-0};
 716    }
 717    // register
 718    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 719                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 720                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 721      let isCommutable = Commutable;
 722      let Inst{31-27} = 0b11101;
 723      let Inst{26-25} = 0b01;
 724      let Inst{24} = 1;
 725      let Inst{23-21} = op23_21;
 726      let Inst{14-12} = 0b000; // imm3
 727      let Inst{7-6} = 0b00; // imm2
 728      let Inst{5-4} = 0b00; // type
 729    }
 730    // shifted register
 731    def rs : T2sTwoRegShiftedReg<
 732                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 733                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 734               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 735      let Inst{31-27} = 0b11101;
 736      let Inst{26-25} = 0b01;
 737      let Inst{24} = 1;
 738      let Inst{23-21} = op23_21;
 739    }
 740 }
 741
 742 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 743 /// for a binary operation that produces a value and use the carry
 744 /// bit. It's not predicable.
 745 let Defs = [CPSR], Uses = [CPSR] in {
 746 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 747                              bit Commutable = 0> {
 748    // shifted imm
 749    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 750                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 751                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 752                  Requires<[IsThumb2]> {
 753      let Inst{31-27} = 0b11110;
 754      let Inst{25} = 0;
 755      let Inst{24-21} = opcod;
 756      let Inst{15} = 0;
 757    }
 758    // register
 759    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 760                  opc, ".w\t$Rd, $Rn, $Rm",
 761                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 762                  Requires<[IsThumb2]> {
 763      let isCommutable = Commutable;
 764      let Inst{31-27} = 0b11101;
 765      let Inst{26-25} = 0b01;
 766      let Inst{24-21} = opcod;
 767      let Inst{14-12} = 0b000; // imm3
 768      let Inst{7-6} = 0b00; // imm2
 769      let Inst{5-4} = 0b00; // type
 770    }
 771    // shifted register
 772    def rs : T2sTwoRegShiftedReg<
 773                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 774                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 775          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 776                  Requires<[IsThumb2]> {
 777      let Inst{31-27} = 0b11101;
 778      let Inst{26-25} = 0b01;
 779      let Inst{24-21} = opcod;
 780    }
 781 }
 782 }
 783
 784 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 785 //  rotate operation that produces a value.
 786 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 787                      string baseOpc> {
 788    // 5-bit imm
 789    def ri : T2sTwoRegShiftImm<
 790                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 791                  opc, ".w\t$Rd, $Rm, $imm",
 792                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 793      let Inst{31-27} = 0b11101;
 794      let Inst{26-21} = 0b010010;
 795      let Inst{19-16} = 0b1111; // Rn
 796      let Inst{5-4} = opcod;
 797    }
 798    // register
 799    def rr : T2sThreeReg<
 800                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 801                  opc, ".w\t$Rd, $Rn, $Rm",
 802                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 803      let Inst{31-27} = 0b11111;
 804      let Inst{26-23} = 0b0100;
 805      let Inst{22-21} = opcod;
 806      let Inst{15-12} = 0b1111;
 807      let Inst{7-4} = 0b0000;
 808    }
 809
 810   // Optional destination register
 811   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 812      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 813                                                     ty:$imm, pred:$p,
 814                                                     cc_out:$s)>;
 815   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 816      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 817                                                     rGPR:$Rm, pred:$p,
 818                                                     cc_out:$s)>;
 819
 820   // Assembler aliases w/o the ".w" suffix.
 821   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 822      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 823                                                     ty:$imm, pred:$p,
 824                                                    cc_out:$s)>;
 825   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 826      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 827                                                     rGPR:$Rm, pred:$p,
 828                                                     cc_out:$s)>;
 829
 830   // and with the optional destination operand, too.
 831   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 832      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 833                                                     ty:$imm, pred:$p,
 834                                                     cc_out:$s)>;
 835   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 836      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 837                                                     rGPR:$Rm, pred:$p,
 838                                                     cc_out:$s)>;
 839 }
 840
 841 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 842 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 843 /// a explicit result, only implicitly set CPSR.
 844 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 845                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 846                        PatFrag opnode, string baseOpc> {
 847 let isCompare = 1, Defs = [CPSR] in {
 848    // shifted imm
 849    def ri : T2OneRegCmpImm<
 850                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 851                 opc, ".w\t$Rn, $imm",
 852                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 853      let Inst{31-27} = 0b11110;
 854      let Inst{25} = 0;
 855      let Inst{24-21} = opcod;
 856      let Inst{20} = 1; // The S bit.
 857      let Inst{15} = 0;
 858      let Inst{11-8} = 0b1111; // Rd
 859    }
 860    // register
 861    def rr : T2TwoRegCmp<
 862                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 863                 opc, ".w\t$Rn, $Rm",
 864                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 865      let Inst{31-27} = 0b11101;
 866      let Inst{26-25} = 0b01;
 867      let Inst{24-21} = opcod;
 868      let Inst{20} = 1; // The S bit.
 869      let Inst{14-12} = 0b000; // imm3
 870      let Inst{11-8} = 0b1111; // Rd
 871      let Inst{7-6} = 0b00; // imm2
 872      let Inst{5-4} = 0b00; // type
 873    }
 874    // shifted register
 875    def rs : T2OneRegCmpShiftedReg<
 876                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 877                 opc, ".w\t$Rn, $ShiftedRm",
 878                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 879      let Inst{31-27} = 0b11101;
 880      let Inst{26-25} = 0b01;
 881      let Inst{24-21} = opcod;
 882      let Inst{20} = 1; // The S bit.
 883      let Inst{11-8} = 0b1111; // Rd
 884    }
 885 }
 886
 887   // Assembler aliases w/o the ".w" suffix.
 888   // No alias here for 'rr' version as not all instantiations of this
 889   // multiclass want one (CMP in particular, does not).
 890   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 891      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 892                                                     t2_so_imm:$imm, pred:$p)>;
 893   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 894      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 895                                                     t2_so_reg:$shift,
 896                                                     pred:$p)>;
 897 }
 898
 899 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 900 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 901                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 902                   PatFrag opnode> {
 903   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 904                    opc, ".w\t$Rt, $addr",
 905                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 906     bits<4> Rt;
 907     bits<17> addr;
 908     let Inst{31-25} = 0b1111100;
 909     let Inst{24} = signed;
 910     let Inst{23} = 1;
 911     let Inst{22-21} = opcod;
 912     let Inst{20} = 1; // load
 913     let Inst{19-16} = addr{16-13}; // Rn
 914     let Inst{15-12} = Rt;
 915     let Inst{11-0}  = addr{11-0};  // imm
 916   }
 917   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 918                    opc, "\t$Rt, $addr",
 919                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 920     bits<4> Rt;
 921     bits<13> addr;
 922     let Inst{31-27} = 0b11111;
 923     let Inst{26-25} = 0b00;
 924     let Inst{24} = signed;
 925     let Inst{23} = 0;
 926     let Inst{22-21} = opcod;
 927     let Inst{20} = 1; // load
 928     let Inst{19-16} = addr{12-9}; // Rn
 929     let Inst{15-12} = Rt;
 930     let Inst{11} = 1;
 931     // Offset: index==TRUE, wback==FALSE
 932     let Inst{10} = 1; // The P bit.
 933     let Inst{9}     = addr{8};    // U
 934     let Inst{8} = 0; // The W bit.
 935     let Inst{7-0}   = addr{7-0};  // imm
 936   }
 937   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 938                    opc, ".w\t$Rt, $addr",
 939                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 940     let Inst{31-27} = 0b11111;
 941     let Inst{26-25} = 0b00;
 942     let Inst{24} = signed;
 943     let Inst{23} = 0;
 944     let Inst{22-21} = opcod;
 945     let Inst{20} = 1; // load
 946     let Inst{11-6} = 0b000000;
 947
 948     bits<4> Rt;
 949     let Inst{15-12} = Rt;
 950
 951     bits<10> addr;
 952     let Inst{19-16} = addr{9-6}; // Rn
 953     let Inst{3-0}   = addr{5-2}; // Rm
 954     let Inst{5-4}   = addr{1-0}; // imm
 955
 956     let DecoderMethod = "DecodeT2LoadShift";
 957   }
 958
 959   // pci variant is very similar to i12, but supports negative offsets
 960   // from the PC.
 961   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 962                    opc, ".w\t$Rt, $addr",
 963                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 964     let isReMaterializable = 1;
 965     let Inst{31-27} = 0b11111;
 966     let Inst{26-25} = 0b00;
 967     let Inst{24} = signed;
 968     let Inst{23} = ?; // add = (U == '1')
 969     let Inst{22-21} = opcod;
 970     let Inst{20} = 1; // load
 971     let Inst{19-16} = 0b1111; // Rn
 972     bits<4> Rt;
 973     bits<12> addr;
 974     let Inst{15-12} = Rt{3-0};
 975     let Inst{11-0}  = addr{11-0};
 976   }
 977 }
 978
 979 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 980 multiclass T2I_st<bits<2> opcod, string opc,
 981                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 982                   PatFrag opnode> {
 983   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 984                    opc, ".w\t$Rt, $addr",
 985                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 986     let Inst{31-27} = 0b11111;
 987     let Inst{26-23} = 0b0001;
 988     let Inst{22-21} = opcod;
 989     let Inst{20} = 0; // !load
 990
 991     bits<4> Rt;
 992     let Inst{15-12} = Rt;
 993
 994     bits<17> addr;
 995     let addr{12}    = 1;           // add = TRUE
 996     let Inst{19-16} = addr{16-13}; // Rn
 997     let Inst{23}    = addr{12};    // U
 998     let Inst{11-0}  = addr{11-0};  // imm
 999   }
1000   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1001                    opc, "\t$Rt, $addr",
1002                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1003     let Inst{31-27} = 0b11111;
1004     let Inst{26-23} = 0b0000;
1005     let Inst{22-21} = opcod;
1006     let Inst{20} = 0; // !load
1007     let Inst{11} = 1;
1008     // Offset: index==TRUE, wback==FALSE
1009     let Inst{10} = 1; // The P bit.
1010     let Inst{8} = 0; // The W bit.
1011
1012     bits<4> Rt;
1013     let Inst{15-12} = Rt;
1014
1015     bits<13> addr;
1016     let Inst{19-16} = addr{12-9}; // Rn
1017     let Inst{9}     = addr{8};    // U
1018     let Inst{7-0}   = addr{7-0};  // imm
1019   }
1020   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1021                    opc, ".w\t$Rt, $addr",
1022                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1023     let Inst{31-27} = 0b11111;
1024     let Inst{26-23} = 0b0000;
1025     let Inst{22-21} = opcod;
1026     let Inst{20} = 0; // !load
1027     let Inst{11-6} = 0b000000;
1028
1029     bits<4> Rt;
1030     let Inst{15-12} = Rt;
1031
1032     bits<10> addr;
1033     let Inst{19-16}   = addr{9-6}; // Rn
1034     let Inst{3-0} = addr{5-2}; // Rm
1035     let Inst{5-4}   = addr{1-0}; // imm
1036   }
1037 }
1038
1039 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1040 /// register and one whose operand is a register rotated by 8/16/24.
1041 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1042   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1043              opc, ".w\t$Rd, $Rm$rot",
1044              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1045              Requires<[IsThumb2]> {
1046    let Inst{31-27} = 0b11111;
1047    let Inst{26-23} = 0b0100;
1048    let Inst{22-20} = opcod;
1049    let Inst{19-16} = 0b1111; // Rn
1050    let Inst{15-12} = 0b1111;
1051    let Inst{7} = 1;
1052
1053    bits<2> rot;
1054    let Inst{5-4} = rot{1-0}; // rotate
1055 }
1056
1057 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1058 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1059   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1060              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1061             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1062           Requires<[HasT2ExtractPack, IsThumb2]> {
1063   bits<2> rot;
1064   let Inst{31-27} = 0b11111;
1065   let Inst{26-23} = 0b0100;
1066   let Inst{22-20} = opcod;
1067   let Inst{19-16} = 0b1111; // Rn
1068   let Inst{15-12} = 0b1111;
1069   let Inst{7} = 1;
1070   let Inst{5-4} = rot;
1071 }
1072
1073 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1074 // supported yet.
1075 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1076   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1077              opc, "\t$Rd, $Rm$rot", []>,
1078           Requires<[IsThumb2, HasT2ExtractPack]> {
1079   bits<2> rot;
1080   let Inst{31-27} = 0b11111;
1081   let Inst{26-23} = 0b0100;
1082   let Inst{22-20} = opcod;
1083   let Inst{19-16} = 0b1111; // Rn
1084   let Inst{15-12} = 0b1111;
1085   let Inst{7} = 1;
1086   let Inst{5-4} = rot;
1087 }
1088
1089 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1090 /// register and one whose operand is a register rotated by 8/16/24.
1091 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1092   : T2ThreeReg<(outs rGPR:$Rd),
1093                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1094                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1095              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1096            Requires<[HasT2ExtractPack, IsThumb2]> {
1097   bits<2> rot;
1098   let Inst{31-27} = 0b11111;
1099   let Inst{26-23} = 0b0100;
1100   let Inst{22-20} = opcod;
1101   let Inst{15-12} = 0b1111;
1102   let Inst{7} = 1;
1103   let Inst{5-4} = rot;
1104 }
1105
1106 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1107   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1108                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1109   bits<2> rot;
1110   let Inst{31-27} = 0b11111;
1111   let Inst{26-23} = 0b0100;
1112   let Inst{22-20} = opcod;
1113   let Inst{15-12} = 0b1111;
1114   let Inst{7} = 1;
1115   let Inst{5-4} = rot;
1116 }
1117
1118 //===----------------------------------------------------------------------===//
1119 // Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 //===----------------------------------------------------------------------===//
1123 //  Miscellaneous Instructions.
1124 //
1125
1126 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1127            string asm, list<dag> pattern>
1128   : T2XI<oops, iops, itin, asm, pattern> {
1129   bits<4> Rd;
1130   bits<12> label;
1131
1132   let Inst{11-8}  = Rd;
1133   let Inst{26}    = label{11};
1134   let Inst{14-12} = label{10-8};
1135   let Inst{7-0}   = label{7-0};
1136 }
1137
1138 // LEApcrel - Load a pc-relative address into a register without offending the
1139 // assembler.
1140 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1141               (ins t2adrlabel:$addr, pred:$p),
1142               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []> {
1143   let Inst{31-27} = 0b11110;
1144   let Inst{25-24} = 0b10;
1145   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1146   let Inst{22} = 0;
1147   let Inst{20} = 0;
1148   let Inst{19-16} = 0b1111; // Rn
1149   let Inst{15} = 0;
1150
1151   bits<4> Rd;
1152   bits<13> addr;
1153   let Inst{11-8} = Rd;
1154   let Inst{23}    = addr{12};
1155   let Inst{21}    = addr{12};
1156   let Inst{26}    = addr{11};
1157   let Inst{14-12} = addr{10-8};
1158   let Inst{7-0}   = addr{7-0};
1159
1160   let DecoderMethod = "DecodeT2Adr";
1161 }
1162
1163 let neverHasSideEffects = 1, isReMaterializable = 1 in
1164 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1165                                 4, IIC_iALUi, []>;
1166 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1167                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1168                                 4, IIC_iALUi,
1169                                 []>;
1170
1171
1172 //===----------------------------------------------------------------------===//
1173 //  Load / store Instructions.
1174 //
1175
1176 // Load
1177 let canFoldAsLoad = 1, isReMaterializable = 1  in
1178 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1179                       UnOpFrag<(load node:$Src)>>;
1180
1181 // Loads with zero extension
1182 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1183                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1184 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1185                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1186
1187 // Loads with sign extension
1188 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1189                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1190 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1191                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1192
1193 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1194 // Load doubleword
1195 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1196                         (ins t2addrmode_imm8s4:$addr),
1197                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1198 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1199
1200 // zextload i1 -> zextload i8
1201 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1202             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1203 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1204             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1205 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1206             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1207 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1208             (t2LDRBpci  tconstpool:$addr)>;
1209
1210 // extload -> zextload
1211 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1212 // earlier?
1213 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1214             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1215 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1216             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1217 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1218             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1219 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1220             (t2LDRBpci  tconstpool:$addr)>;
1221
1222 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1223             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1224 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1225             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1226 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1227             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1228 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1229             (t2LDRBpci  tconstpool:$addr)>;
1230
1231 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1232             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1233 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1234             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1235 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1236             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1237 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1238             (t2LDRHpci  tconstpool:$addr)>;
1239
1240 // FIXME: The destination register of the loads and stores can't be PC, but
1241 //        can be SP. We need another regclass (similar to rGPR) to represent
1242 //        that. Not a pressing issue since these are selected manually,
1243 //        not via pattern.
1244
1245 // Indexed loads
1246
1247 let mayLoad = 1, neverHasSideEffects = 1 in {
1248 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1249                             (ins t2addrmode_imm8:$addr),
1250                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1251                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1252                             []> {
1253   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1254 }
1255
1256 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1257                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1258                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1259                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1260
1261 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1262                             (ins t2addrmode_imm8:$addr),
1263                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1264                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1265                             []> {
1266   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1267 }
1268 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1269                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1270                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1271                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1272
1273 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1274                             (ins t2addrmode_imm8:$addr),
1275                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1276                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1277                             []> {
1278   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1279 }
1280 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1281                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1282                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1283                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1284
1285 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1286                             (ins t2addrmode_imm8:$addr),
1287                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1288                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1289                             []> {
1290   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1291 }
1292 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1293                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1294                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1295                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1296
1297 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1298                             (ins t2addrmode_imm8:$addr),
1299                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1300                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1301                             []> {
1302   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1303 }
1304 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1305                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1306                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1307                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1308 } // mayLoad = 1, neverHasSideEffects = 1
1309
1310 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1311 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1312 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1313   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1314           "\t$Rt, $addr", []> {
1315   bits<4> Rt;
1316   bits<13> addr;
1317   let Inst{31-27} = 0b11111;
1318   let Inst{26-25} = 0b00;
1319   let Inst{24} = signed;
1320   let Inst{23} = 0;
1321   let Inst{22-21} = type;
1322   let Inst{20} = 1; // load
1323   let Inst{19-16} = addr{12-9};
1324   let Inst{15-12} = Rt;
1325   let Inst{11} = 1;
1326   let Inst{10-8} = 0b110; // PUW.
1327   let Inst{7-0} = addr{7-0};
1328 }
1329
1330 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1331 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1332 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1333 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1334 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1335
1336 // Store
1337 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1338                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1339 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1340                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1341 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1342                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1343
1344 // Store doubleword
1345 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1346 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1347                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1348                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1349
1350 // Indexed stores
1351
1352 let mayStore = 1, neverHasSideEffects = 1 in {
1353 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1354                             (ins GPRnopc:$Rt, t2addrmode_imm8:$addr),
1355                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1356                             "str", "\t$Rt, $addr!",
1357                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1358   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1359 }
1360 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1361                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1362                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1363                         "strh", "\t$Rt, $addr!",
1364                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1365   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1366 }
1367
1368 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1369                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1370                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1371                         "strb", "\t$Rt, $addr!",
1372                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1373   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1374 }
1375 } // mayStore = 1, neverHasSideEffects = 1
1376
1377 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1378                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1379                                  t2am_imm8_offset:$offset),
1380                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1381                           "str", "\t$Rt, $Rn$offset",
1382                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1383              [(set GPRnopc:$Rn_wb,
1384                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1385                               t2am_imm8_offset:$offset))]>;
1386
1387 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1388                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1389                                  t2am_imm8_offset:$offset),
1390                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1391                          "strh", "\t$Rt, $Rn$offset",
1392                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1393        [(set GPRnopc:$Rn_wb,
1394              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1395                               t2am_imm8_offset:$offset))]>;
1396
1397 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1398                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1399                                  t2am_imm8_offset:$offset),
1400                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1401                          "strb", "\t$Rt, $Rn$offset",
1402                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1403         [(set GPRnopc:$Rn_wb,
1404               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1405                               t2am_imm8_offset:$offset))]>;
1406
1407 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1408 // put the patterns on the instruction definitions directly as ISel wants
1409 // the address base and offset to be separate operands, not a single
1410 // complex operand like we represent the instructions themselves. The
1411 // pseudos map between the two.
1412 let usesCustomInserter = 1,
1413     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1414 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1415                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1416                4, IIC_iStore_ru,
1417       [(set GPRnopc:$Rn_wb,
1418             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1419 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1420                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1421                4, IIC_iStore_ru,
1422       [(set GPRnopc:$Rn_wb,
1423             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1424 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1425                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1426                4, IIC_iStore_ru,
1427       [(set GPRnopc:$Rn_wb,
1428             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1429 }
1430
1431 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1432 // only.
1433 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1434 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1435   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1436           "\t$Rt, $addr", []> {
1437   let Inst{31-27} = 0b11111;
1438   let Inst{26-25} = 0b00;
1439   let Inst{24} = 0; // not signed
1440   let Inst{23} = 0;
1441   let Inst{22-21} = type;
1442   let Inst{20} = 0; // store
1443   let Inst{11} = 1;
1444   let Inst{10-8} = 0b110; // PUW
1445
1446   bits<4> Rt;
1447   bits<13> addr;
1448   let Inst{15-12} = Rt;
1449   let Inst{19-16} = addr{12-9};
1450   let Inst{7-0}   = addr{7-0};
1451 }
1452
1453 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1454 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1455 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1456
1457 // ldrd / strd pre / post variants
1458 // For disassembly only.
1459
1460 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1461                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1462                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1463   let AsmMatchConverter = "cvtT2LdrdPre";
1464   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1465 }
1466
1467 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1468                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1469                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1470                  "$addr.base = $wb", []>;
1471
1472 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1473                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1474                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1475                  "$addr.base = $wb", []> {
1476   let AsmMatchConverter = "cvtT2StrdPre";
1477   let DecoderMethod = "DecodeT2STRDPreInstruction";
1478 }
1479
1480 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1481                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1482                       t2am_imm8s4_offset:$imm),
1483                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1484                  "$addr.base = $wb", []>;
1485
1486 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1487 // data/instruction access.
1488 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1489 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1490 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1491
1492   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1493                 "\t$addr",
1494               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1495     let Inst{31-25} = 0b1111100;
1496     let Inst{24} = instr;
1497     let Inst{22} = 0;
1498     let Inst{21} = write;
1499     let Inst{20} = 1;
1500     let Inst{15-12} = 0b1111;
1501
1502     bits<17> addr;
1503     let addr{12}    = 1;           // add = TRUE
1504     let Inst{19-16} = addr{16-13}; // Rn
1505     let Inst{23}    = addr{12};    // U
1506     let Inst{11-0}  = addr{11-0};  // imm12
1507   }
1508
1509   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1510                 "\t$addr",
1511             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1512     let Inst{31-25} = 0b1111100;
1513     let Inst{24} = instr;
1514     let Inst{23} = 0; // U = 0
1515     let Inst{22} = 0;
1516     let Inst{21} = write;
1517     let Inst{20} = 1;
1518     let Inst{15-12} = 0b1111;
1519     let Inst{11-8} = 0b1100;
1520
1521     bits<13> addr;
1522     let Inst{19-16} = addr{12-9}; // Rn
1523     let Inst{7-0}   = addr{7-0};  // imm8
1524   }
1525
1526   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1527                "\t$addr",
1528              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1529     let Inst{31-25} = 0b1111100;
1530     let Inst{24} = instr;
1531     let Inst{23} = 0; // add = TRUE for T1
1532     let Inst{22} = 0;
1533     let Inst{21} = write;
1534     let Inst{20} = 1;
1535     let Inst{15-12} = 0b1111;
1536     let Inst{11-6} = 0000000;
1537
1538     bits<10> addr;
1539     let Inst{19-16} = addr{9-6}; // Rn
1540     let Inst{3-0}   = addr{5-2}; // Rm
1541     let Inst{5-4}   = addr{1-0}; // imm2
1542
1543     let DecoderMethod = "DecodeT2LoadShift";
1544   }
1545   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1546   // it via the i12 variant, which it's related to, but that means we can
1547   // represent negative immediates, which aren't legal for anything except
1548   // the 'pci' case (Rn == 15).
1549 }
1550
1551 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1552 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1553 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1554
1555 //===----------------------------------------------------------------------===//
1556 //  Load / store multiple Instructions.
1557 //
1558
1559 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1560                             InstrItinClass itin_upd, bit L_bit> {
1561   def IA :
1562     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1563          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1564     bits<4>  Rn;
1565     bits<16> regs;
1566
1567     let Inst{31-27} = 0b11101;
1568     let Inst{26-25} = 0b00;
1569     let Inst{24-23} = 0b01;     // Increment After
1570     let Inst{22}    = 0;
1571     let Inst{21}    = 0;        // No writeback
1572     let Inst{20}    = L_bit;
1573     let Inst{19-16} = Rn;
1574     let Inst{15-0}  = regs;
1575   }
1576   def IA_UPD :
1577     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1578           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1579     bits<4>  Rn;
1580     bits<16> regs;
1581
1582     let Inst{31-27} = 0b11101;
1583     let Inst{26-25} = 0b00;
1584     let Inst{24-23} = 0b01;     // Increment After
1585     let Inst{22}    = 0;
1586     let Inst{21}    = 1;        // Writeback
1587     let Inst{20}    = L_bit;
1588     let Inst{19-16} = Rn;
1589     let Inst{15-0}  = regs;
1590   }
1591   def DB :
1592     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1593          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1594     bits<4>  Rn;
1595     bits<16> regs;
1596
1597     let Inst{31-27} = 0b11101;
1598     let Inst{26-25} = 0b00;
1599     let Inst{24-23} = 0b10;     // Decrement Before
1600     let Inst{22}    = 0;
1601     let Inst{21}    = 0;        // No writeback
1602     let Inst{20}    = L_bit;
1603     let Inst{19-16} = Rn;
1604     let Inst{15-0}  = regs;
1605   }
1606   def DB_UPD :
1607     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1608           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1609     bits<4>  Rn;
1610     bits<16> regs;
1611
1612     let Inst{31-27} = 0b11101;
1613     let Inst{26-25} = 0b00;
1614     let Inst{24-23} = 0b10;     // Decrement Before
1615     let Inst{22}    = 0;
1616     let Inst{21}    = 1;        // Writeback
1617     let Inst{20}    = L_bit;
1618     let Inst{19-16} = Rn;
1619     let Inst{15-0}  = regs;
1620   }
1621 }
1622
1623 let neverHasSideEffects = 1 in {
1624
1625 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1626 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1627
1628 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1629                             InstrItinClass itin_upd, bit L_bit> {
1630   def IA :
1631     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1632          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1633     bits<4>  Rn;
1634     bits<16> regs;
1635
1636     let Inst{31-27} = 0b11101;
1637     let Inst{26-25} = 0b00;
1638     let Inst{24-23} = 0b01;     // Increment After
1639     let Inst{22}    = 0;
1640     let Inst{21}    = 0;        // No writeback
1641     let Inst{20}    = L_bit;
1642     let Inst{19-16} = Rn;
1643     let Inst{15}    = 0;
1644     let Inst{14}    = regs{14};
1645     let Inst{13}    = 0;
1646     let Inst{12-0}  = regs{12-0};
1647   }
1648   def IA_UPD :
1649     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1650           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1651     bits<4>  Rn;
1652     bits<16> regs;
1653
1654     let Inst{31-27} = 0b11101;
1655     let Inst{26-25} = 0b00;
1656     let Inst{24-23} = 0b01;     // Increment After
1657     let Inst{22}    = 0;
1658     let Inst{21}    = 1;        // Writeback
1659     let Inst{20}    = L_bit;
1660     let Inst{19-16} = Rn;
1661     let Inst{15}    = 0;
1662     let Inst{14}    = regs{14};
1663     let Inst{13}    = 0;
1664     let Inst{12-0}  = regs{12-0};
1665   }
1666   def DB :
1667     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1668          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1669     bits<4>  Rn;
1670     bits<16> regs;
1671
1672     let Inst{31-27} = 0b11101;
1673     let Inst{26-25} = 0b00;
1674     let Inst{24-23} = 0b10;     // Decrement Before
1675     let Inst{22}    = 0;
1676     let Inst{21}    = 0;        // No writeback
1677     let Inst{20}    = L_bit;
1678     let Inst{19-16} = Rn;
1679     let Inst{15}    = 0;
1680     let Inst{14}    = regs{14};
1681     let Inst{13}    = 0;
1682     let Inst{12-0}  = regs{12-0};
1683   }
1684   def DB_UPD :
1685     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1686           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1687     bits<4>  Rn;
1688     bits<16> regs;
1689
1690     let Inst{31-27} = 0b11101;
1691     let Inst{26-25} = 0b00;
1692     let Inst{24-23} = 0b10;     // Decrement Before
1693     let Inst{22}    = 0;
1694     let Inst{21}    = 1;        // Writeback
1695     let Inst{20}    = L_bit;
1696     let Inst{19-16} = Rn;
1697     let Inst{15}    = 0;
1698     let Inst{14}    = regs{14};
1699     let Inst{13}    = 0;
1700     let Inst{12-0}  = regs{12-0};
1701   }
1702 }
1703
1704
1705 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1706 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1707
1708 } // neverHasSideEffects
1709
1710
1711 //===----------------------------------------------------------------------===//
1712 //  Move Instructions.
1713 //
1714
1715 let neverHasSideEffects = 1 in
1716 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1717                    "mov", ".w\t$Rd, $Rm", []> {
1718   let Inst{31-27} = 0b11101;
1719   let Inst{26-25} = 0b01;
1720   let Inst{24-21} = 0b0010;
1721   let Inst{19-16} = 0b1111; // Rn
1722   let Inst{14-12} = 0b000;
1723   let Inst{7-4} = 0b0000;
1724 }
1725 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1726                                                 pred:$p, zero_reg)>;
1727 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1728                                                  pred:$p, CPSR)>;
1729 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1730                                                pred:$p, CPSR)>;
1731
1732 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1733 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1734     AddedComplexity = 1 in
1735 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1736                    "mov", ".w\t$Rd, $imm",
1737                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1738   let Inst{31-27} = 0b11110;
1739   let Inst{25} = 0;
1740   let Inst{24-21} = 0b0010;
1741   let Inst{19-16} = 0b1111; // Rn
1742   let Inst{15} = 0;
1743 }
1744
1745 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1746 // Use aliases to get that to play nice here.
1747 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1748                                                 pred:$p, CPSR)>;
1749 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1750                                                 pred:$p, CPSR)>;
1751
1752 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1753                                                  pred:$p, zero_reg)>;
1754 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1755                                                pred:$p, zero_reg)>;
1756
1757 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1758 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1759                    "movw", "\t$Rd, $imm",
1760                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1761   let Inst{31-27} = 0b11110;
1762   let Inst{25} = 1;
1763   let Inst{24-21} = 0b0010;
1764   let Inst{20} = 0; // The S bit.
1765   let Inst{15} = 0;
1766
1767   bits<4> Rd;
1768   bits<16> imm;
1769
1770   let Inst{11-8}  = Rd;
1771   let Inst{19-16} = imm{15-12};
1772   let Inst{26}    = imm{11};
1773   let Inst{14-12} = imm{10-8};
1774   let Inst{7-0}   = imm{7-0};
1775   let DecoderMethod = "DecodeT2MOVTWInstruction";
1776 }
1777
1778 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1779                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1780
1781 let Constraints = "$src = $Rd" in {
1782 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1783                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1784                     "movt", "\t$Rd, $imm",
1785                     [(set rGPR:$Rd,
1786                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1787   let Inst{31-27} = 0b11110;
1788   let Inst{25} = 1;
1789   let Inst{24-21} = 0b0110;
1790   let Inst{20} = 0; // The S bit.
1791   let Inst{15} = 0;
1792
1793   bits<4> Rd;
1794   bits<16> imm;
1795
1796   let Inst{11-8}  = Rd;
1797   let Inst{19-16} = imm{15-12};
1798   let Inst{26}    = imm{11};
1799   let Inst{14-12} = imm{10-8};
1800   let Inst{7-0}   = imm{7-0};
1801   let DecoderMethod = "DecodeT2MOVTWInstruction";
1802 }
1803
1804 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1805                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1806 } // Constraints
1807
1808 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1809
1810 //===----------------------------------------------------------------------===//
1811 //  Extend Instructions.
1812 //
1813
1814 // Sign extenders
1815
1816 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1817                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1818 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1819                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1820 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1821
1822 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1823                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1824 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1825                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1826 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1827
1828 // Zero extenders
1829
1830 let AddedComplexity = 16 in {
1831 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1832                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1833 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1834                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1835 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1836                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1837
1838 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1839 //        The transformation should probably be done as a combiner action
1840 //        instead so we can include a check for masking back in the upper
1841 //        eight bits of the source into the lower eight bits of the result.
1842 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1843 //            (t2UXTB16 rGPR:$Src, 3)>,
1844 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1845 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1846             (t2UXTB16 rGPR:$Src, 1)>,
1847         Requires<[HasT2ExtractPack, IsThumb2]>;
1848
1849 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1850                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1851 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1852                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1853 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1854 }
1855
1856 //===----------------------------------------------------------------------===//
1857 //  Arithmetic Instructions.
1858 //
1859
1860 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1861                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1862 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1863                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1864
1865 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1866 //
1867 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1868 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1869 // AdjustInstrPostInstrSelection where we determine whether or not to
1870 // set the "s" bit based on CPSR liveness.
1871 //
1872 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1873 // support for an optional CPSR definition that corresponds to the DAG
1874 // node's second value. We can then eliminate the implicit def of CPSR.
1875 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1876                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1877 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1878                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1879
1880 let hasPostISelHook = 1 in {
1881 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1882               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1883 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1884               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1885 }
1886
1887 // RSB
1888 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1889                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1890
1891 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1892 // CPSR and the implicit def of CPSR is not needed.
1893 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1894
1895 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1896 // The assume-no-carry-in form uses the negation of the input since add/sub
1897 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1898 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1899 // details.
1900 // The AddedComplexity preferences the first variant over the others since
1901 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1902 let AddedComplexity = 1 in
1903 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1904             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1905 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1906             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1907 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1908             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1909 let AddedComplexity = 1 in
1910 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1911             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1912 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1913             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1914 // The with-carry-in form matches bitwise not instead of the negation.
1915 // Effectively, the inverse interpretation of the carry flag already accounts
1916 // for part of the negation.
1917 let AddedComplexity = 1 in
1918 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1919             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1920 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1921             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1922
1923 // Select Bytes -- for disassembly only
1924
1925 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1926                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1927           Requires<[IsThumb2, HasThumb2DSP]> {
1928   let Inst{31-27} = 0b11111;
1929   let Inst{26-24} = 0b010;
1930   let Inst{23} = 0b1;
1931   let Inst{22-20} = 0b010;
1932   let Inst{15-12} = 0b1111;
1933   let Inst{7} = 0b1;
1934   let Inst{6-4} = 0b000;
1935 }
1936
1937 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1938 // And Miscellaneous operations -- for disassembly only
1939 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1940               list<dag> pat = [/* For disassembly only; pattern left blank */],
1941               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1942               string asm = "\t$Rd, $Rn, $Rm">
1943   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1944     Requires<[IsThumb2, HasThumb2DSP]> {
1945   let Inst{31-27} = 0b11111;
1946   let Inst{26-23} = 0b0101;
1947   let Inst{22-20} = op22_20;
1948   let Inst{15-12} = 0b1111;
1949   let Inst{7-4} = op7_4;
1950
1951   bits<4> Rd;
1952   bits<4> Rn;
1953   bits<4> Rm;
1954
1955   let Inst{11-8}  = Rd;
1956   let Inst{19-16} = Rn;
1957   let Inst{3-0}   = Rm;
1958 }
1959
1960 // Saturating add/subtract -- for disassembly only
1961
1962 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1963                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1964                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1965 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1966 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1967 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1968 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1969                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1970 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1971                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1972 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1973 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1974                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1975                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1976 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1977 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1978 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1979 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1980 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1981 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1982 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1983 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1984
1985 // Signed/Unsigned add/subtract -- for disassembly only
1986
1987 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1988 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1989 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1990 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1991 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1992 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1993 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1994 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1995 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1996 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1997 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1998 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1999
2000 // Signed/Unsigned halving add/subtract -- for disassembly only
2001
2002 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2003 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2004 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2005 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2006 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2007 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2008 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2009 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2010 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2011 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2012 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2013 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2014
2015 // Helper class for disassembly only
2016 // A6.3.16 & A6.3.17
2017 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2018 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2019   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2020   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2021   let Inst{31-27} = 0b11111;
2022   let Inst{26-24} = 0b011;
2023   let Inst{23}    = long;
2024   let Inst{22-20} = op22_20;
2025   let Inst{7-4}   = op7_4;
2026 }
2027
2028 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2029   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2030   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2031   let Inst{31-27} = 0b11111;
2032   let Inst{26-24} = 0b011;
2033   let Inst{23}    = long;
2034   let Inst{22-20} = op22_20;
2035   let Inst{7-4}   = op7_4;
2036 }
2037
2038 // Unsigned Sum of Absolute Differences [and Accumulate].
2039 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2040                                            (ins rGPR:$Rn, rGPR:$Rm),
2041                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2042           Requires<[IsThumb2, HasThumb2DSP]> {
2043   let Inst{15-12} = 0b1111;
2044 }
2045 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2046                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2047                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2048           Requires<[IsThumb2, HasThumb2DSP]>;
2049
2050 // Signed/Unsigned saturate.
2051 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2052            string opc, string asm, list<dag> pattern>
2053   : T2I<oops, iops, itin, opc, asm, pattern> {
2054   bits<4> Rd;
2055   bits<4> Rn;
2056   bits<5> sat_imm;
2057   bits<7> sh;
2058
2059   let Inst{11-8}  = Rd;
2060   let Inst{19-16} = Rn;
2061   let Inst{4-0}   = sat_imm;
2062   let Inst{21}    = sh{5};
2063   let Inst{14-12} = sh{4-2};
2064   let Inst{7-6}   = sh{1-0};
2065 }
2066
2067 def t2SSAT: T2SatI<
2068               (outs rGPR:$Rd),
2069               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2070               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2071   let Inst{31-27} = 0b11110;
2072   let Inst{25-22} = 0b1100;
2073   let Inst{20} = 0;
2074   let Inst{15} = 0;
2075   let Inst{5}  = 0;
2076 }
2077
2078 def t2SSAT16: T2SatI<
2079                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2080                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2081           Requires<[IsThumb2, HasThumb2DSP]> {
2082   let Inst{31-27} = 0b11110;
2083   let Inst{25-22} = 0b1100;
2084   let Inst{20} = 0;
2085   let Inst{15} = 0;
2086   let Inst{21} = 1;        // sh = '1'
2087   let Inst{14-12} = 0b000; // imm3 = '000'
2088   let Inst{7-6} = 0b00;    // imm2 = '00'
2089   let Inst{5-4} = 0b00;
2090 }
2091
2092 def t2USAT: T2SatI<
2093                (outs rGPR:$Rd),
2094                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2095                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2096   let Inst{31-27} = 0b11110;
2097   let Inst{25-22} = 0b1110;
2098   let Inst{20} = 0;
2099   let Inst{15} = 0;
2100 }
2101
2102 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2103                      NoItinerary,
2104                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2105           Requires<[IsThumb2, HasThumb2DSP]> {
2106   let Inst{31-22} = 0b1111001110;
2107   let Inst{20} = 0;
2108   let Inst{15} = 0;
2109   let Inst{21} = 1;        // sh = '1'
2110   let Inst{14-12} = 0b000; // imm3 = '000'
2111   let Inst{7-6} = 0b00;    // imm2 = '00'
2112   let Inst{5-4} = 0b00;
2113 }
2114
2115 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2116 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2117
2118 //===----------------------------------------------------------------------===//
2119 //  Shift and rotate Instructions.
2120 //
2121
2122 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2123                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
2124 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2125                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
2126 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2127                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
2128 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2129                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
2130
2131 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2132 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2133           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2134
2135 let Uses = [CPSR] in {
2136 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2137                    "rrx", "\t$Rd, $Rm",
2138                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2139   let Inst{31-27} = 0b11101;
2140   let Inst{26-25} = 0b01;
2141   let Inst{24-21} = 0b0010;
2142   let Inst{19-16} = 0b1111; // Rn
2143   let Inst{14-12} = 0b000;
2144   let Inst{7-4} = 0b0011;
2145 }
2146 }
2147
2148 let isCodeGenOnly = 1, Defs = [CPSR] in {
2149 def t2MOVsrl_flag : T2TwoRegShiftImm<
2150                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2151                         "lsrs", ".w\t$Rd, $Rm, #1",
2152                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2153   let Inst{31-27} = 0b11101;
2154   let Inst{26-25} = 0b01;
2155   let Inst{24-21} = 0b0010;
2156   let Inst{20} = 1; // The S bit.
2157   let Inst{19-16} = 0b1111; // Rn
2158   let Inst{5-4} = 0b01; // Shift type.
2159   // Shift amount = Inst{14-12:7-6} = 1.
2160   let Inst{14-12} = 0b000;
2161   let Inst{7-6} = 0b01;
2162 }
2163 def t2MOVsra_flag : T2TwoRegShiftImm<
2164                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2165                         "asrs", ".w\t$Rd, $Rm, #1",
2166                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2167   let Inst{31-27} = 0b11101;
2168   let Inst{26-25} = 0b01;
2169   let Inst{24-21} = 0b0010;
2170   let Inst{20} = 1; // The S bit.
2171   let Inst{19-16} = 0b1111; // Rn
2172   let Inst{5-4} = 0b10; // Shift type.
2173   // Shift amount = Inst{14-12:7-6} = 1.
2174   let Inst{14-12} = 0b000;
2175   let Inst{7-6} = 0b01;
2176 }
2177 }
2178
2179 //===----------------------------------------------------------------------===//
2180 //  Bitwise Instructions.
2181 //
2182
2183 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2184                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2185                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2186 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2187                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2188                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2189 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2190                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2191                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2192
2193 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2194                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2195                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2196                             "t2BIC">;
2197
2198 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2199               string opc, string asm, list<dag> pattern>
2200     : T2I<oops, iops, itin, opc, asm, pattern> {
2201   bits<4> Rd;
2202   bits<5> msb;
2203   bits<5> lsb;
2204
2205   let Inst{11-8}  = Rd;
2206   let Inst{4-0}   = msb{4-0};
2207   let Inst{14-12} = lsb{4-2};
2208   let Inst{7-6}   = lsb{1-0};
2209 }
2210
2211 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2212               string opc, string asm, list<dag> pattern>
2213     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2214   bits<4> Rn;
2215
2216   let Inst{19-16} = Rn;
2217 }
2218
2219 let Constraints = "$src = $Rd" in
2220 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2221                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2222                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2223   let Inst{31-27} = 0b11110;
2224   let Inst{26} = 0; // should be 0.
2225   let Inst{25} = 1;
2226   let Inst{24-20} = 0b10110;
2227   let Inst{19-16} = 0b1111; // Rn
2228   let Inst{15} = 0;
2229   let Inst{5} = 0; // should be 0.
2230
2231   bits<10> imm;
2232   let msb{4-0} = imm{9-5};
2233   let lsb{4-0} = imm{4-0};
2234 }
2235
2236 def t2SBFX: T2TwoRegBitFI<
2237                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2238                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2239   let Inst{31-27} = 0b11110;
2240   let Inst{25} = 1;
2241   let Inst{24-20} = 0b10100;
2242   let Inst{15} = 0;
2243 }
2244
2245 def t2UBFX: T2TwoRegBitFI<
2246                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2247                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2248   let Inst{31-27} = 0b11110;
2249   let Inst{25} = 1;
2250   let Inst{24-20} = 0b11100;
2251   let Inst{15} = 0;
2252 }
2253
2254 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2255 let Constraints = "$src = $Rd" in {
2256   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2257                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2258                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2259                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2260                                    bf_inv_mask_imm:$imm))]> {
2261     let Inst{31-27} = 0b11110;
2262     let Inst{26} = 0; // should be 0.
2263     let Inst{25} = 1;
2264     let Inst{24-20} = 0b10110;
2265     let Inst{15} = 0;
2266     let Inst{5} = 0; // should be 0.
2267
2268     bits<10> imm;
2269     let msb{4-0} = imm{9-5};
2270     let lsb{4-0} = imm{4-0};
2271   }
2272 }
2273
2274 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2275                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2276                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2277                           "t2ORN", 0, "">;
2278
2279 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2280 /// unary operation that produces a value. These are predicable and can be
2281 /// changed to modify CPSR.
2282 multiclass T2I_un_irs<bits<4> opcod, string opc,
2283                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2284                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
2285    // shifted imm
2286    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2287                 opc, "\t$Rd, $imm",
2288                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
2289      let isAsCheapAsAMove = Cheap;
2290      let isReMaterializable = ReMat;
2291      let Inst{31-27} = 0b11110;
2292      let Inst{25} = 0;
2293      let Inst{24-21} = opcod;
2294      let Inst{19-16} = 0b1111; // Rn
2295      let Inst{15} = 0;
2296    }
2297    // register
2298    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2299                 opc, ".w\t$Rd, $Rm",
2300                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
2301      let Inst{31-27} = 0b11101;
2302      let Inst{26-25} = 0b01;
2303      let Inst{24-21} = opcod;
2304      let Inst{19-16} = 0b1111; // Rn
2305      let Inst{14-12} = 0b000; // imm3
2306      let Inst{7-6} = 0b00; // imm2
2307      let Inst{5-4} = 0b00; // type
2308    }
2309    // shifted register
2310    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2311                 opc, ".w\t$Rd, $ShiftedRm",
2312                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
2313      let Inst{31-27} = 0b11101;
2314      let Inst{26-25} = 0b01;
2315      let Inst{24-21} = opcod;
2316      let Inst{19-16} = 0b1111; // Rn
2317    }
2318 }
2319
2320 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2321 let AddedComplexity = 1 in
2322 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2323                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2324                           UnOpFrag<(not node:$Src)>, 1, 1>;
2325
2326 let AddedComplexity = 1 in
2327 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2328             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2329
2330 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2331 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2332             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2333             Requires<[IsThumb2]>;
2334
2335 def : T2Pat<(t2_so_imm_not:$src),
2336             (t2MVNi t2_so_imm_not:$src)>;
2337
2338 //===----------------------------------------------------------------------===//
2339 //  Multiply Instructions.
2340 //
2341 let isCommutable = 1 in
2342 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2343                 "mul", "\t$Rd, $Rn, $Rm",
2344                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2345   let Inst{31-27} = 0b11111;
2346   let Inst{26-23} = 0b0110;
2347   let Inst{22-20} = 0b000;
2348   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2349   let Inst{7-4} = 0b0000; // Multiply
2350 }
2351
2352 def t2MLA: T2FourReg<
2353                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2354                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2355                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2356   let Inst{31-27} = 0b11111;
2357   let Inst{26-23} = 0b0110;
2358   let Inst{22-20} = 0b000;
2359   let Inst{7-4} = 0b0000; // Multiply
2360 }
2361
2362 def t2MLS: T2FourReg<
2363                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2364                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2365                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2366   let Inst{31-27} = 0b11111;
2367   let Inst{26-23} = 0b0110;
2368   let Inst{22-20} = 0b000;
2369   let Inst{7-4} = 0b0001; // Multiply and Subtract
2370 }
2371
2372 // Extra precision multiplies with low / high results
2373 let neverHasSideEffects = 1 in {
2374 let isCommutable = 1 in {
2375 def t2SMULL : T2MulLong<0b000, 0b0000,
2376                   (outs rGPR:$RdLo, rGPR:$RdHi),
2377                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2378                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2379
2380 def t2UMULL : T2MulLong<0b010, 0b0000,
2381                   (outs rGPR:$RdLo, rGPR:$RdHi),
2382                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2383                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2384 } // isCommutable
2385
2386 // Multiply + accumulate
2387 def t2SMLAL : T2MulLong<0b100, 0b0000,
2388                   (outs rGPR:$RdLo, rGPR:$RdHi),
2389                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2390                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2391
2392 def t2UMLAL : T2MulLong<0b110, 0b0000,
2393                   (outs rGPR:$RdLo, rGPR:$RdHi),
2394                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2395                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2396
2397 def t2UMAAL : T2MulLong<0b110, 0b0110,
2398                   (outs rGPR:$RdLo, rGPR:$RdHi),
2399                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2400                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2401           Requires<[IsThumb2, HasThumb2DSP]>;
2402 } // neverHasSideEffects
2403
2404 // Rounding variants of the below included for disassembly only
2405
2406 // Most significant word multiply
2407 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2408                   "smmul", "\t$Rd, $Rn, $Rm",
2409                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2410           Requires<[IsThumb2, HasThumb2DSP]> {
2411   let Inst{31-27} = 0b11111;
2412   let Inst{26-23} = 0b0110;
2413   let Inst{22-20} = 0b101;
2414   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2415   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2416 }
2417
2418 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2419                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2420           Requires<[IsThumb2, HasThumb2DSP]> {
2421   let Inst{31-27} = 0b11111;
2422   let Inst{26-23} = 0b0110;
2423   let Inst{22-20} = 0b101;
2424   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2425   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2426 }
2427
2428 def t2SMMLA : T2FourReg<
2429         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2430                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2431                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2432           Requires<[IsThumb2, HasThumb2DSP]> {
2433   let Inst{31-27} = 0b11111;
2434   let Inst{26-23} = 0b0110;
2435   let Inst{22-20} = 0b101;
2436   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2437 }
2438
2439 def t2SMMLAR: T2FourReg<
2440         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2441                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2442           Requires<[IsThumb2, HasThumb2DSP]> {
2443   let Inst{31-27} = 0b11111;
2444   let Inst{26-23} = 0b0110;
2445   let Inst{22-20} = 0b101;
2446   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2447 }
2448
2449 def t2SMMLS: T2FourReg<
2450         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2451                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2452                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2453           Requires<[IsThumb2, HasThumb2DSP]> {
2454   let Inst{31-27} = 0b11111;
2455   let Inst{26-23} = 0b0110;
2456   let Inst{22-20} = 0b110;
2457   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2458 }
2459
2460 def t2SMMLSR:T2FourReg<
2461         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2462                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2463           Requires<[IsThumb2, HasThumb2DSP]> {
2464   let Inst{31-27} = 0b11111;
2465   let Inst{26-23} = 0b0110;
2466   let Inst{22-20} = 0b110;
2467   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2468 }
2469
2470 multiclass T2I_smul<string opc, PatFrag opnode> {
2471   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2472               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2473               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2474                                       (sext_inreg rGPR:$Rm, i16)))]>,
2475           Requires<[IsThumb2, HasThumb2DSP]> {
2476     let Inst{31-27} = 0b11111;
2477     let Inst{26-23} = 0b0110;
2478     let Inst{22-20} = 0b001;
2479     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2480     let Inst{7-6} = 0b00;
2481     let Inst{5-4} = 0b00;
2482   }
2483
2484   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2485               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2486               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2487                                       (sra rGPR:$Rm, (i32 16))))]>,
2488           Requires<[IsThumb2, HasThumb2DSP]> {
2489     let Inst{31-27} = 0b11111;
2490     let Inst{26-23} = 0b0110;
2491     let Inst{22-20} = 0b001;
2492     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2493     let Inst{7-6} = 0b00;
2494     let Inst{5-4} = 0b01;
2495   }
2496
2497   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2498               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2499               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2500                                       (sext_inreg rGPR:$Rm, i16)))]>,
2501           Requires<[IsThumb2, HasThumb2DSP]> {
2502     let Inst{31-27} = 0b11111;
2503     let Inst{26-23} = 0b0110;
2504     let Inst{22-20} = 0b001;
2505     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2506     let Inst{7-6} = 0b00;
2507     let Inst{5-4} = 0b10;
2508   }
2509
2510   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2511               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2512               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2513                                       (sra rGPR:$Rm, (i32 16))))]>,
2514           Requires<[IsThumb2, HasThumb2DSP]> {
2515     let Inst{31-27} = 0b11111;
2516     let Inst{26-23} = 0b0110;
2517     let Inst{22-20} = 0b001;
2518     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2519     let Inst{7-6} = 0b00;
2520     let Inst{5-4} = 0b11;
2521   }
2522
2523   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2524               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2525               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2526                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2527           Requires<[IsThumb2, HasThumb2DSP]> {
2528     let Inst{31-27} = 0b11111;
2529     let Inst{26-23} = 0b0110;
2530     let Inst{22-20} = 0b011;
2531     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2532     let Inst{7-6} = 0b00;
2533     let Inst{5-4} = 0b00;
2534   }
2535
2536   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2537               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2538               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2539                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2540           Requires<[IsThumb2, HasThumb2DSP]> {
2541     let Inst{31-27} = 0b11111;
2542     let Inst{26-23} = 0b0110;
2543     let Inst{22-20} = 0b011;
2544     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2545     let Inst{7-6} = 0b00;
2546     let Inst{5-4} = 0b01;
2547   }
2548 }
2549
2550
2551 multiclass T2I_smla<string opc, PatFrag opnode> {
2552   def BB : T2FourReg<
2553         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2554               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2555               [(set rGPR:$Rd, (add rGPR:$Ra,
2556                                (opnode (sext_inreg rGPR:$Rn, i16),
2557                                        (sext_inreg rGPR:$Rm, i16))))]>,
2558           Requires<[IsThumb2, HasThumb2DSP]> {
2559     let Inst{31-27} = 0b11111;
2560     let Inst{26-23} = 0b0110;
2561     let Inst{22-20} = 0b001;
2562     let Inst{7-6} = 0b00;
2563     let Inst{5-4} = 0b00;
2564   }
2565
2566   def BT : T2FourReg<
2567        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2568              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2569              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2570                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2571           Requires<[IsThumb2, HasThumb2DSP]> {
2572     let Inst{31-27} = 0b11111;
2573     let Inst{26-23} = 0b0110;
2574     let Inst{22-20} = 0b001;
2575     let Inst{7-6} = 0b00;
2576     let Inst{5-4} = 0b01;
2577   }
2578
2579   def TB : T2FourReg<
2580         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2581               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2582               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2583                                                (sext_inreg rGPR:$Rm, i16))))]>,
2584           Requires<[IsThumb2, HasThumb2DSP]> {
2585     let Inst{31-27} = 0b11111;
2586     let Inst{26-23} = 0b0110;
2587     let Inst{22-20} = 0b001;
2588     let Inst{7-6} = 0b00;
2589     let Inst{5-4} = 0b10;
2590   }
2591
2592   def TT : T2FourReg<
2593         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2594               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2595              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2596                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2597           Requires<[IsThumb2, HasThumb2DSP]> {
2598     let Inst{31-27} = 0b11111;
2599     let Inst{26-23} = 0b0110;
2600     let Inst{22-20} = 0b001;
2601     let Inst{7-6} = 0b00;
2602     let Inst{5-4} = 0b11;
2603   }
2604
2605   def WB : T2FourReg<
2606         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2607               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2608               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2609                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2610           Requires<[IsThumb2, HasThumb2DSP]> {
2611     let Inst{31-27} = 0b11111;
2612     let Inst{26-23} = 0b0110;
2613     let Inst{22-20} = 0b011;
2614     let Inst{7-6} = 0b00;
2615     let Inst{5-4} = 0b00;
2616   }
2617
2618   def WT : T2FourReg<
2619         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2620               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2621               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2622                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2623           Requires<[IsThumb2, HasThumb2DSP]> {
2624     let Inst{31-27} = 0b11111;
2625     let Inst{26-23} = 0b0110;
2626     let Inst{22-20} = 0b011;
2627     let Inst{7-6} = 0b00;
2628     let Inst{5-4} = 0b01;
2629   }
2630 }
2631
2632 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2633 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2634
2635 // Halfword multiple accumulate long: SMLAL<x><y>
2636 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2637          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2638            [/* For disassembly only; pattern left blank */]>,
2639           Requires<[IsThumb2, HasThumb2DSP]>;
2640 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2641          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2642            [/* For disassembly only; pattern left blank */]>,
2643           Requires<[IsThumb2, HasThumb2DSP]>;
2644 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2645          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2646            [/* For disassembly only; pattern left blank */]>,
2647           Requires<[IsThumb2, HasThumb2DSP]>;
2648 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2649          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2650            [/* For disassembly only; pattern left blank */]>,
2651           Requires<[IsThumb2, HasThumb2DSP]>;
2652
2653 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2654 def t2SMUAD: T2ThreeReg_mac<
2655             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2656             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2657           Requires<[IsThumb2, HasThumb2DSP]> {
2658   let Inst{15-12} = 0b1111;
2659 }
2660 def t2SMUADX:T2ThreeReg_mac<
2661             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2662             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2663           Requires<[IsThumb2, HasThumb2DSP]> {
2664   let Inst{15-12} = 0b1111;
2665 }
2666 def t2SMUSD: T2ThreeReg_mac<
2667             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2668             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2669           Requires<[IsThumb2, HasThumb2DSP]> {
2670   let Inst{15-12} = 0b1111;
2671 }
2672 def t2SMUSDX:T2ThreeReg_mac<
2673             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2674             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2675           Requires<[IsThumb2, HasThumb2DSP]> {
2676   let Inst{15-12} = 0b1111;
2677 }
2678 def t2SMLAD   : T2FourReg_mac<
2679             0, 0b010, 0b0000, (outs rGPR:$Rd),
2680             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2681             "\t$Rd, $Rn, $Rm, $Ra", []>,
2682           Requires<[IsThumb2, HasThumb2DSP]>;
2683 def t2SMLADX  : T2FourReg_mac<
2684             0, 0b010, 0b0001, (outs rGPR:$Rd),
2685             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2686             "\t$Rd, $Rn, $Rm, $Ra", []>,
2687           Requires<[IsThumb2, HasThumb2DSP]>;
2688 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2689             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2690             "\t$Rd, $Rn, $Rm, $Ra", []>,
2691           Requires<[IsThumb2, HasThumb2DSP]>;
2692 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2693             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2694             "\t$Rd, $Rn, $Rm, $Ra", []>,
2695           Requires<[IsThumb2, HasThumb2DSP]>;
2696 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2697                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2698                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2699           Requires<[IsThumb2, HasThumb2DSP]>;
2700 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2701                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2702                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2703           Requires<[IsThumb2, HasThumb2DSP]>;
2704 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2705                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2706                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2707           Requires<[IsThumb2, HasThumb2DSP]>;
2708 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2709                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2710                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2711           Requires<[IsThumb2, HasThumb2DSP]>;
2712
2713 //===----------------------------------------------------------------------===//
2714 //  Division Instructions.
2715 //  Signed and unsigned division on v7-M
2716 //
2717 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2718                  "sdiv", "\t$Rd, $Rn, $Rm",
2719                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2720                  Requires<[HasDivide, IsThumb2]> {
2721   let Inst{31-27} = 0b11111;
2722   let Inst{26-21} = 0b011100;
2723   let Inst{20} = 0b1;
2724   let Inst{15-12} = 0b1111;
2725   let Inst{7-4} = 0b1111;
2726 }
2727
2728 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2729                  "udiv", "\t$Rd, $Rn, $Rm",
2730                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2731                  Requires<[HasDivide, IsThumb2]> {
2732   let Inst{31-27} = 0b11111;
2733   let Inst{26-21} = 0b011101;
2734   let Inst{20} = 0b1;
2735   let Inst{15-12} = 0b1111;
2736   let Inst{7-4} = 0b1111;
2737 }
2738
2739 //===----------------------------------------------------------------------===//
2740 //  Misc. Arithmetic Instructions.
2741 //
2742
2743 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2744       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2745   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2746   let Inst{31-27} = 0b11111;
2747   let Inst{26-22} = 0b01010;
2748   let Inst{21-20} = op1;
2749   let Inst{15-12} = 0b1111;
2750   let Inst{7-6} = 0b10;
2751   let Inst{5-4} = op2;
2752   let Rn{3-0} = Rm;
2753 }
2754
2755 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2756                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2757
2758 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2759                       "rbit", "\t$Rd, $Rm",
2760                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2761
2762 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2763                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2764
2765 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2766                        "rev16", ".w\t$Rd, $Rm",
2767                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2768
2769 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2770                        "revsh", ".w\t$Rd, $Rm",
2771                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2772
2773 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2774                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2775             (t2REVSH rGPR:$Rm)>;
2776
2777 def t2PKHBT : T2ThreeReg<
2778             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2779                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2780                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2781                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2782                                            0xFFFF0000)))]>,
2783                   Requires<[HasT2ExtractPack, IsThumb2]> {
2784   let Inst{31-27} = 0b11101;
2785   let Inst{26-25} = 0b01;
2786   let Inst{24-20} = 0b01100;
2787   let Inst{5} = 0; // BT form
2788   let Inst{4} = 0;
2789
2790   bits<5> sh;
2791   let Inst{14-12} = sh{4-2};
2792   let Inst{7-6}   = sh{1-0};
2793 }
2794
2795 // Alternate cases for PKHBT where identities eliminate some nodes.
2796 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2797             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2798             Requires<[HasT2ExtractPack, IsThumb2]>;
2799 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2800             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2801             Requires<[HasT2ExtractPack, IsThumb2]>;
2802
2803 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2804 // will match the pattern below.
2805 def t2PKHTB : T2ThreeReg<
2806                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2807                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2808                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2809                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2810                                             0xFFFF)))]>,
2811                   Requires<[HasT2ExtractPack, IsThumb2]> {
2812   let Inst{31-27} = 0b11101;
2813   let Inst{26-25} = 0b01;
2814   let Inst{24-20} = 0b01100;
2815   let Inst{5} = 1; // TB form
2816   let Inst{4} = 0;
2817
2818   bits<5> sh;
2819   let Inst{14-12} = sh{4-2};
2820   let Inst{7-6}   = sh{1-0};
2821 }
2822
2823 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2824 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2825 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2826             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2827             Requires<[HasT2ExtractPack, IsThumb2]>;
2828 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2829                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2830             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2831             Requires<[HasT2ExtractPack, IsThumb2]>;
2832
2833 //===----------------------------------------------------------------------===//
2834 //  Comparison Instructions...
2835 //
2836 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2837                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2838                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2839
2840 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2841             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2842 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2843             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2844 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2845             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2846
2847 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2848 //       Compare-to-zero still works out, just not the relationals
2849 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2850 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2851 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2852                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2853                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2854                           "t2CMNz">;
2855
2856 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2857 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2858
2859 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2860             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2861
2862 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2863                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2864                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2865                           "t2TST">;
2866 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2867                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2868                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2869                           "t2TEQ">;
2870
2871 // Conditional moves
2872 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2873 // a two-value operand where a dag node expects two operands. :(
2874 let neverHasSideEffects = 1 in {
2875 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2876                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2877                             4, IIC_iCMOVr,
2878    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2879                 RegConstraint<"$false = $Rd">;
2880
2881 let isMoveImm = 1 in
2882 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2883                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2884                    4, IIC_iCMOVi,
2885 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2886                    RegConstraint<"$false = $Rd">;
2887
2888 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2889 let isCodeGenOnly = 1 in {
2890 let isMoveImm = 1 in
2891 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2892                       IIC_iCMOVi,
2893                       "movw", "\t$Rd, $imm", []>,
2894                       RegConstraint<"$false = $Rd"> {
2895   let Inst{31-27} = 0b11110;
2896   let Inst{25} = 1;
2897   let Inst{24-21} = 0b0010;
2898   let Inst{20} = 0; // The S bit.
2899   let Inst{15} = 0;
2900
2901   bits<4> Rd;
2902   bits<16> imm;
2903
2904   let Inst{11-8}  = Rd;
2905   let Inst{19-16} = imm{15-12};
2906   let Inst{26}    = imm{11};
2907   let Inst{14-12} = imm{10-8};
2908   let Inst{7-0}   = imm{7-0};
2909 }
2910
2911 let isMoveImm = 1 in
2912 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2913                                (ins rGPR:$false, i32imm:$src, pred:$p),
2914                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2915
2916 let isMoveImm = 1 in
2917 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2918                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
2919 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2920                    imm:$cc, CCR:$ccr))*/]>,
2921                    RegConstraint<"$false = $Rd"> {
2922   let Inst{31-27} = 0b11110;
2923   let Inst{25} = 0;
2924   let Inst{24-21} = 0b0011;
2925   let Inst{20} = 0; // The S bit.
2926   let Inst{19-16} = 0b1111; // Rn
2927   let Inst{15} = 0;
2928 }
2929
2930 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2931                    string opc, string asm, list<dag> pattern>
2932   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2933   let Inst{31-27} = 0b11101;
2934   let Inst{26-25} = 0b01;
2935   let Inst{24-21} = 0b0010;
2936   let Inst{20} = 0; // The S bit.
2937   let Inst{19-16} = 0b1111; // Rn
2938   let Inst{5-4} = opcod; // Shift type.
2939 }
2940 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2941                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2942                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2943                  RegConstraint<"$false = $Rd">;
2944 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2945                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2946                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2947                  RegConstraint<"$false = $Rd">;
2948 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2949                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2950                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2951                  RegConstraint<"$false = $Rd">;
2952 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2953                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2954                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2955                  RegConstraint<"$false = $Rd">;
2956 } // isCodeGenOnly = 1
2957
2958 multiclass T2I_bincc_irs<Instruction iri, Instruction irr, Instruction irs,
2959                    InstrItinClass iii, InstrItinClass iir, InstrItinClass iis> {
2960    // shifted imm
2961    def ri : t2PseudoExpand<(outs rGPR:$Rd),
2962                            (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s),
2963                            4, iii, [],
2964                   (iri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>,
2965                            RegConstraint<"$Rn = $Rd">;
2966    // register
2967    def rr : t2PseudoExpand<(outs rGPR:$Rd),
2968                            (ins rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s),
2969                            4, iir, [],
2970                         (irr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>,
2971                            RegConstraint<"$Rn = $Rd">;
2972    // shifted register
2973    def rs : t2PseudoExpand<(outs rGPR:$Rd),
2974                        (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s),
2975                            4, iis, [],
2976             (irs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>,
2977                            RegConstraint<"$Rn = $Rd">;
2978 } // T2I_bincc_irs
2979
2980 defm t2ANDCC : T2I_bincc_irs<t2ANDri, t2ANDrr, t2ANDrs,
2981                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
2982 defm t2ORRCC : T2I_bincc_irs<t2ORRri, t2ORRrr, t2ORRrs,
2983                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
2984 defm t2EORCC : T2I_bincc_irs<t2EORri, t2EORrr, t2EORrs,
2985                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
2986 } // neverHasSideEffects
2987
2988 //===----------------------------------------------------------------------===//
2989 // Atomic operations intrinsics
2990 //
2991
2992 // memory barriers protect the atomic sequences
2993 let hasSideEffects = 1 in {
2994 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2995                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2996                   Requires<[IsThumb, HasDB]> {
2997   bits<4> opt;
2998   let Inst{31-4} = 0xf3bf8f5;
2999   let Inst{3-0} = opt;
3000 }
3001 }
3002
3003 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3004                   "dsb", "\t$opt", []>,
3005                   Requires<[IsThumb, HasDB]> {
3006   bits<4> opt;
3007   let Inst{31-4} = 0xf3bf8f4;
3008   let Inst{3-0} = opt;
3009 }
3010
3011 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3012                   "isb", "\t$opt",
3013                   []>, Requires<[IsThumb2, HasDB]> {
3014   bits<4> opt;
3015   let Inst{31-4} = 0xf3bf8f6;
3016   let Inst{3-0} = opt;
3017 }
3018
3019 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3020                 InstrItinClass itin, string opc, string asm, string cstr,
3021                 list<dag> pattern, bits<4> rt2 = 0b1111>
3022   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3023   let Inst{31-27} = 0b11101;
3024   let Inst{26-20} = 0b0001101;
3025   let Inst{11-8} = rt2;
3026   let Inst{7-6} = 0b01;
3027   let Inst{5-4} = opcod;
3028   let Inst{3-0} = 0b1111;
3029
3030   bits<4> addr;
3031   bits<4> Rt;
3032   let Inst{19-16} = addr;
3033   let Inst{15-12} = Rt;
3034 }
3035 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3036                 InstrItinClass itin, string opc, string asm, string cstr,
3037                 list<dag> pattern, bits<4> rt2 = 0b1111>
3038   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3039   let Inst{31-27} = 0b11101;
3040   let Inst{26-20} = 0b0001100;
3041   let Inst{11-8} = rt2;
3042   let Inst{7-6} = 0b01;
3043   let Inst{5-4} = opcod;
3044
3045   bits<4> Rd;
3046   bits<4> addr;
3047   bits<4> Rt;
3048   let Inst{3-0}  = Rd;
3049   let Inst{19-16} = addr;
3050   let Inst{15-12} = Rt;
3051 }
3052
3053 let mayLoad = 1 in {
3054 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3055                          AddrModeNone, 4, NoItinerary,
3056                          "ldrexb", "\t$Rt, $addr", "", []>;
3057 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3058                          AddrModeNone, 4, NoItinerary,
3059                          "ldrexh", "\t$Rt, $addr", "", []>;
3060 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3061                        AddrModeNone, 4, NoItinerary,
3062                        "ldrex", "\t$Rt, $addr", "", []> {
3063   bits<4> Rt;
3064   bits<12> addr;
3065   let Inst{31-27} = 0b11101;
3066   let Inst{26-20} = 0b0000101;
3067   let Inst{19-16} = addr{11-8};
3068   let Inst{15-12} = Rt;
3069   let Inst{11-8} = 0b1111;
3070   let Inst{7-0} = addr{7-0};
3071 }
3072 let hasExtraDefRegAllocReq = 1 in
3073 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3074                          (ins addr_offset_none:$addr),
3075                          AddrModeNone, 4, NoItinerary,
3076                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3077                          [], {?, ?, ?, ?}> {
3078   bits<4> Rt2;
3079   let Inst{11-8} = Rt2;
3080 }
3081 }
3082
3083 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3084 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3085                          (ins rGPR:$Rt, addr_offset_none:$addr),
3086                          AddrModeNone, 4, NoItinerary,
3087                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3088 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3089                          (ins rGPR:$Rt, addr_offset_none:$addr),
3090                          AddrModeNone, 4, NoItinerary,
3091                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3092 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3093                              t2addrmode_imm0_1020s4:$addr),
3094                   AddrModeNone, 4, NoItinerary,
3095                   "strex", "\t$Rd, $Rt, $addr", "",
3096                   []> {
3097   bits<4> Rd;
3098   bits<4> Rt;
3099   bits<12> addr;
3100   let Inst{31-27} = 0b11101;
3101   let Inst{26-20} = 0b0000100;
3102   let Inst{19-16} = addr{11-8};
3103   let Inst{15-12} = Rt;
3104   let Inst{11-8}  = Rd;
3105   let Inst{7-0} = addr{7-0};
3106 }
3107 let hasExtraSrcRegAllocReq = 1 in
3108 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3109                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3110                          AddrModeNone, 4, NoItinerary,
3111                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3112                          {?, ?, ?, ?}> {
3113   bits<4> Rt2;
3114   let Inst{11-8} = Rt2;
3115 }
3116 }
3117
3118 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3119             Requires<[IsThumb2, HasV7]>  {
3120   let Inst{31-16} = 0xf3bf;
3121   let Inst{15-14} = 0b10;
3122   let Inst{13} = 0;
3123   let Inst{12} = 0;
3124   let Inst{11-8} = 0b1111;
3125   let Inst{7-4} = 0b0010;
3126   let Inst{3-0} = 0b1111;
3127 }
3128
3129 //===----------------------------------------------------------------------===//
3130 // SJLJ Exception handling intrinsics
3131 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3132 //   address and save #0 in R0 for the non-longjmp case.
3133 //   Since by its nature we may be coming from some other function to get
3134 //   here, and we're using the stack frame for the containing function to
3135 //   save/restore registers, we can't keep anything live in regs across
3136 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3137 //   when we get here from a longjmp(). We force everything out of registers
3138 //   except for our own input by listing the relevant registers in Defs. By
3139 //   doing so, we also cause the prologue/epilogue code to actively preserve
3140 //   all of the callee-saved resgisters, which is exactly what we want.
3141 //   $val is a scratch register for our use.
3142 let Defs =
3143   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3144     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3145   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3146   usesCustomInserter = 1 in {
3147   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3148                                AddrModeNone, 0, NoItinerary, "", "",
3149                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3150                              Requires<[IsThumb2, HasVFP2]>;
3151 }
3152
3153 let Defs =
3154   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3155   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3156   usesCustomInserter = 1 in {
3157   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3158                                AddrModeNone, 0, NoItinerary, "", "",
3159                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3160                                   Requires<[IsThumb2, NoVFP]>;
3161 }
3162
3163
3164 //===----------------------------------------------------------------------===//
3165 // Control-Flow Instructions
3166 //
3167
3168 // FIXME: remove when we have a way to marking a MI with these properties.
3169 // FIXME: Should pc be an implicit operand like PICADD, etc?
3170 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3171     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3172 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3173                                                    reglist:$regs, variable_ops),
3174                               4, IIC_iLoad_mBr, [],
3175             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3176                          RegConstraint<"$Rn = $wb">;
3177
3178 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3179 let isPredicable = 1 in
3180 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3181                  "b", ".w\t$target",
3182                  [(br bb:$target)]> {
3183   let Inst{31-27} = 0b11110;
3184   let Inst{15-14} = 0b10;
3185   let Inst{12} = 1;
3186
3187   bits<20> target;
3188   let Inst{26} = target{19};
3189   let Inst{11} = target{18};
3190   let Inst{13} = target{17};
3191   let Inst{21-16} = target{16-11};
3192   let Inst{10-0} = target{10-0};
3193 }
3194
3195 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3196 def t2BR_JT : t2PseudoInst<(outs),
3197           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3198            0, IIC_Br,
3199           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3200
3201 // FIXME: Add a non-pc based case that can be predicated.
3202 def t2TBB_JT : t2PseudoInst<(outs),
3203         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3204
3205 def t2TBH_JT : t2PseudoInst<(outs),
3206         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3207
3208 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3209                     "tbb", "\t$addr", []> {
3210   bits<4> Rn;
3211   bits<4> Rm;
3212   let Inst{31-20} = 0b111010001101;
3213   let Inst{19-16} = Rn;
3214   let Inst{15-5} = 0b11110000000;
3215   let Inst{4} = 0; // B form
3216   let Inst{3-0} = Rm;
3217
3218   let DecoderMethod = "DecodeThumbTableBranch";
3219 }
3220
3221 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3222                    "tbh", "\t$addr", []> {
3223   bits<4> Rn;
3224   bits<4> Rm;
3225   let Inst{31-20} = 0b111010001101;
3226   let Inst{19-16} = Rn;
3227   let Inst{15-5} = 0b11110000000;
3228   let Inst{4} = 1; // H form
3229   let Inst{3-0} = Rm;
3230
3231   let DecoderMethod = "DecodeThumbTableBranch";
3232 }
3233 } // isNotDuplicable, isIndirectBranch
3234
3235 } // isBranch, isTerminator, isBarrier
3236
3237 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3238 // a two-value operand where a dag node expects ", "two operands. :(
3239 let isBranch = 1, isTerminator = 1 in
3240 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3241                 "b", ".w\t$target",
3242                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3243   let Inst{31-27} = 0b11110;
3244   let Inst{15-14} = 0b10;
3245   let Inst{12} = 0;
3246
3247   bits<4> p;
3248   let Inst{25-22} = p;
3249
3250   bits<21> target;
3251   let Inst{26} = target{20};
3252   let Inst{11} = target{19};
3253   let Inst{13} = target{18};
3254   let Inst{21-16} = target{17-12};
3255   let Inst{10-0} = target{11-1};
3256
3257   let DecoderMethod = "DecodeThumb2BCCInstruction";
3258 }
3259
3260 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3261 // it goes here.
3262 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3263   // IOS version.
3264   let Uses = [SP] in
3265   def tTAILJMPd: tPseudoExpand<(outs),
3266                    (ins uncondbrtarget:$dst, pred:$p, variable_ops),
3267                    4, IIC_Br, [],
3268                    (t2B uncondbrtarget:$dst, pred:$p)>,
3269                  Requires<[IsThumb2, IsIOS]>;
3270 }
3271
3272 let isCall = 1,
3273   // On non-IOS platforms R9 is callee-saved.
3274   Defs = [LR], Uses = [SP] in {
3275   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
3276   // return stack predictor.
3277   def t2BMOVPCB_CALL : tPseudoInst<(outs),
3278                                    (ins t_bltarget:$func, variable_ops),
3279                                6, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
3280                         Requires<[IsThumb, IsNotIOS]>;
3281 }
3282
3283 let isCall = 1,
3284   // On IOS R9 is call-clobbered.
3285   // R7 is marked as a use to prevent frame-pointer assignments from being
3286   // moved above / below calls.
3287   Defs = [LR], Uses = [R7, SP] in {
3288   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
3289   // return stack predictor.
3290   def t2BMOVPCBr9_CALL : tPseudoInst<(outs),
3291                                      (ins t_bltarget:$func, variable_ops),
3292                                6, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
3293                         Requires<[IsThumb, IsIOS]>;
3294 }
3295
3296 // Direct calls
3297 def : T2Pat<(ARMcall_nolink texternalsym:$func),
3298             (t2BMOVPCB_CALL texternalsym:$func)>,
3299       Requires<[IsThumb, IsNotIOS]>;
3300 def : T2Pat<(ARMcall_nolink texternalsym:$func),
3301             (t2BMOVPCBr9_CALL texternalsym:$func)>,
3302       Requires<[IsThumb, IsIOS]>;
3303
3304 // IT block
3305 let Defs = [ITSTATE] in
3306 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3307                     AddrModeNone, 2,  IIC_iALUx,
3308                     "it$mask\t$cc", "", []> {
3309   // 16-bit instruction.
3310   let Inst{31-16} = 0x0000;
3311   let Inst{15-8} = 0b10111111;
3312
3313   bits<4> cc;
3314   bits<4> mask;
3315   let Inst{7-4} = cc;
3316   let Inst{3-0} = mask;
3317
3318   let DecoderMethod = "DecodeIT";
3319 }
3320
3321 // Branch and Exchange Jazelle -- for disassembly only
3322 // Rm = Inst{19-16}
3323 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3324   bits<4> func;
3325   let Inst{31-27} = 0b11110;
3326   let Inst{26} = 0;
3327   let Inst{25-20} = 0b111100;
3328   let Inst{19-16} = func;
3329   let Inst{15-0} = 0b1000111100000000;
3330 }
3331
3332 // Compare and branch on zero / non-zero
3333 let isBranch = 1, isTerminator = 1 in {
3334   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3335                   "cbz\t$Rn, $target", []>,
3336               T1Misc<{0,0,?,1,?,?,?}>,
3337               Requires<[IsThumb2]> {
3338     // A8.6.27
3339     bits<6> target;
3340     bits<3> Rn;
3341     let Inst{9}   = target{5};
3342     let Inst{7-3} = target{4-0};
3343     let Inst{2-0} = Rn;
3344   }
3345
3346   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3347                   "cbnz\t$Rn, $target", []>,
3348               T1Misc<{1,0,?,1,?,?,?}>,
3349               Requires<[IsThumb2]> {
3350     // A8.6.27
3351     bits<6> target;
3352     bits<3> Rn;
3353     let Inst{9}   = target{5};
3354     let Inst{7-3} = target{4-0};
3355     let Inst{2-0} = Rn;
3356   }
3357 }
3358
3359
3360 // Change Processor State is a system instruction.
3361 // FIXME: Since the asm parser has currently no clean way to handle optional
3362 // operands, create 3 versions of the same instruction. Once there's a clean
3363 // framework to represent optional operands, change this behavior.
3364 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3365             !strconcat("cps", asm_op), []> {
3366   bits<2> imod;
3367   bits<3> iflags;
3368   bits<5> mode;
3369   bit M;
3370
3371   let Inst{31-27} = 0b11110;
3372   let Inst{26}    = 0;
3373   let Inst{25-20} = 0b111010;
3374   let Inst{19-16} = 0b1111;
3375   let Inst{15-14} = 0b10;
3376   let Inst{12}    = 0;
3377   let Inst{10-9}  = imod;
3378   let Inst{8}     = M;
3379   let Inst{7-5}   = iflags;
3380   let Inst{4-0}   = mode;
3381   let DecoderMethod = "DecodeT2CPSInstruction";
3382 }
3383
3384 let M = 1 in
3385   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3386                       "$imod.w\t$iflags, $mode">;
3387 let mode = 0, M = 0 in
3388   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3389                       "$imod.w\t$iflags">;
3390 let imod = 0, iflags = 0, M = 1 in
3391   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3392
3393 // A6.3.4 Branches and miscellaneous control
3394 // Table A6-14 Change Processor State, and hint instructions
3395 class T2I_hint<bits<8> op7_0, string opc, string asm>
3396   : T2I<(outs), (ins), NoItinerary, opc, asm, []> {
3397   let Inst{31-20} = 0xf3a;
3398   let Inst{19-16} = 0b1111;
3399   let Inst{15-14} = 0b10;
3400   let Inst{12} = 0;
3401   let Inst{10-8} = 0b000;
3402   let Inst{7-0} = op7_0;
3403 }
3404
3405 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3406 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3407 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3408 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3409 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3410
3411 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3412   bits<4> opt;
3413   let Inst{31-20} = 0b111100111010;
3414   let Inst{19-16} = 0b1111;
3415   let Inst{15-8} = 0b10000000;
3416   let Inst{7-4} = 0b1111;
3417   let Inst{3-0} = opt;
3418 }
3419
3420 // Secure Monitor Call is a system instruction.
3421 // Option = Inst{19-16}
3422 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt", []> {
3423   let Inst{31-27} = 0b11110;
3424   let Inst{26-20} = 0b1111111;
3425   let Inst{15-12} = 0b1000;
3426
3427   bits<4> opt;
3428   let Inst{19-16} = opt;
3429 }
3430
3431 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3432             string opc, string asm, list<dag> pattern>
3433   : T2I<oops, iops, itin, opc, asm, pattern> {
3434   bits<5> mode;
3435   let Inst{31-25} = 0b1110100;
3436   let Inst{24-23} = Op;
3437   let Inst{22} = 0;
3438   let Inst{21} = W;
3439   let Inst{20-16} = 0b01101;
3440   let Inst{15-5} = 0b11000000000;
3441   let Inst{4-0} = mode{4-0};
3442 }
3443
3444 // Store Return State is a system instruction.
3445 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3446                         "srsdb", "\tsp!, $mode", []>;
3447 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3448                      "srsdb","\tsp, $mode", []>;
3449 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3450                         "srsia","\tsp!, $mode", []>;
3451 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3452                      "srsia","\tsp, $mode", []>;
3453
3454 // Return From Exception is a system instruction.
3455 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3456           string opc, string asm, list<dag> pattern>
3457   : T2I<oops, iops, itin, opc, asm, pattern> {
3458   let Inst{31-20} = op31_20{11-0};
3459
3460   bits<4> Rn;
3461   let Inst{19-16} = Rn;
3462   let Inst{15-0} = 0xc000;
3463 }
3464
3465 def t2RFEDBW : T2RFE<0b111010000011,
3466                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3467                    [/* For disassembly only; pattern left blank */]>;
3468 def t2RFEDB  : T2RFE<0b111010000001,
3469                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3470                    [/* For disassembly only; pattern left blank */]>;
3471 def t2RFEIAW : T2RFE<0b111010011011,
3472                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3473                    [/* For disassembly only; pattern left blank */]>;
3474 def t2RFEIA  : T2RFE<0b111010011001,
3475                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3476                    [/* For disassembly only; pattern left blank */]>;
3477
3478 //===----------------------------------------------------------------------===//
3479 // Non-Instruction Patterns
3480 //
3481
3482 // 32-bit immediate using movw + movt.
3483 // This is a single pseudo instruction to make it re-materializable.
3484 // FIXME: Remove this when we can do generalized remat.
3485 let isReMaterializable = 1, isMoveImm = 1 in
3486 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3487                             [(set rGPR:$dst, (i32 imm:$src))]>,
3488                             Requires<[IsThumb, HasV6T2]>;
3489
3490 // Pseudo instruction that combines movw + movt + add pc (if pic).
3491 // It also makes it possible to rematerialize the instructions.
3492 // FIXME: Remove this when we can do generalized remat and when machine licm
3493 // can properly the instructions.
3494 let isReMaterializable = 1 in {
3495 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3496                                 IIC_iMOVix2addpc,
3497                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3498                           Requires<[IsThumb2, UseMovt]>;
3499
3500 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3501                               IIC_iMOVix2,
3502                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3503                           Requires<[IsThumb2, UseMovt]>;
3504 }
3505
3506 // ConstantPool, GlobalAddress, and JumpTable
3507 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3508            Requires<[IsThumb2, DontUseMovt]>;
3509 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3510 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3511            Requires<[IsThumb2, UseMovt]>;
3512
3513 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3514             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3515
3516 // Pseudo instruction that combines ldr from constpool and add pc. This should
3517 // be expanded into two instructions late to allow if-conversion and
3518 // scheduling.
3519 let canFoldAsLoad = 1, isReMaterializable = 1 in
3520 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3521                    IIC_iLoadiALU,
3522               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3523                                            imm:$cp))]>,
3524                Requires<[IsThumb2]>;
3525
3526 // Pseudo isntruction that combines movs + predicated rsbmi
3527 // to implement integer ABS
3528 let usesCustomInserter = 1, Defs = [CPSR] in {
3529 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3530                        NoItinerary, []>, Requires<[IsThumb2]>;
3531 }
3532
3533 //===----------------------------------------------------------------------===//
3534 // Coprocessor load/store -- for disassembly only
3535 //
3536 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3537   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3538   let Inst{31-28} = op31_28;
3539   let Inst{27-25} = 0b110;
3540 }
3541
3542 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3543   def _OFFSET : T2CI<op31_28,
3544                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3545                      asm, "\t$cop, $CRd, $addr"> {
3546     bits<13> addr;
3547     bits<4> cop;
3548     bits<4> CRd;
3549     let Inst{24} = 1; // P = 1
3550     let Inst{23} = addr{8};
3551     let Inst{22} = Dbit;
3552     let Inst{21} = 0; // W = 0
3553     let Inst{20} = load;
3554     let Inst{19-16} = addr{12-9};
3555     let Inst{15-12} = CRd;
3556     let Inst{11-8} = cop;
3557     let Inst{7-0} = addr{7-0};
3558     let DecoderMethod = "DecodeCopMemInstruction";
3559   }
3560   def _PRE : T2CI<op31_28,
3561                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3562                   asm, "\t$cop, $CRd, $addr!"> {
3563     bits<13> addr;
3564     bits<4> cop;
3565     bits<4> CRd;
3566     let Inst{24} = 1; // P = 1
3567     let Inst{23} = addr{8};
3568     let Inst{22} = Dbit;
3569     let Inst{21} = 1; // W = 1
3570     let Inst{20} = load;
3571     let Inst{19-16} = addr{12-9};
3572     let Inst{15-12} = CRd;
3573     let Inst{11-8} = cop;
3574     let Inst{7-0} = addr{7-0};
3575     let DecoderMethod = "DecodeCopMemInstruction";
3576   }
3577   def _POST: T2CI<op31_28,
3578                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3579                                postidx_imm8s4:$offset),
3580                  asm, "\t$cop, $CRd, $addr, $offset"> {
3581     bits<9> offset;
3582     bits<4> addr;
3583     bits<4> cop;
3584     bits<4> CRd;
3585     let Inst{24} = 0; // P = 0
3586     let Inst{23} = offset{8};
3587     let Inst{22} = Dbit;
3588     let Inst{21} = 1; // W = 1
3589     let Inst{20} = load;
3590     let Inst{19-16} = addr;
3591     let Inst{15-12} = CRd;
3592     let Inst{11-8} = cop;
3593     let Inst{7-0} = offset{7-0};
3594     let DecoderMethod = "DecodeCopMemInstruction";
3595   }
3596   def _OPTION : T2CI<op31_28, (outs),
3597                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3598                           coproc_option_imm:$option),
3599       asm, "\t$cop, $CRd, $addr, $option"> {
3600     bits<8> option;
3601     bits<4> addr;
3602     bits<4> cop;
3603     bits<4> CRd;
3604     let Inst{24} = 0; // P = 0
3605     let Inst{23} = 1; // U = 1
3606     let Inst{22} = Dbit;
3607     let Inst{21} = 0; // W = 0
3608     let Inst{20} = load;
3609     let Inst{19-16} = addr;
3610     let Inst{15-12} = CRd;
3611     let Inst{11-8} = cop;
3612     let Inst{7-0} = option;
3613     let DecoderMethod = "DecodeCopMemInstruction";
3614   }
3615 }
3616
3617 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3618 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3619 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3620 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3621 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3622 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3623 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3624 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3625
3626
3627 //===----------------------------------------------------------------------===//
3628 // Move between special register and ARM core register -- for disassembly only
3629 //
3630 // Move to ARM core register from Special Register
3631
3632 // A/R class MRS.
3633 //
3634 // A/R class can only move from CPSR or SPSR.
3635 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr", []>,
3636                Requires<[IsThumb2,IsARClass]> {
3637   bits<4> Rd;
3638   let Inst{31-12} = 0b11110011111011111000;
3639   let Inst{11-8} = Rd;
3640   let Inst{7-0} = 0b0000;
3641 }
3642
3643 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3644
3645 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr", []>,
3646                  Requires<[IsThumb2,IsARClass]> {
3647   bits<4> Rd;
3648   let Inst{31-12} = 0b11110011111111111000;
3649   let Inst{11-8} = Rd;
3650   let Inst{7-0} = 0b0000;
3651 }
3652
3653 // M class MRS.
3654 //
3655 // This MRS has a mask field in bits 7-0 and can take more values than
3656 // the A/R class (a full msr_mask).
3657 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3658                   "mrs", "\t$Rd, $mask", []>,
3659               Requires<[IsThumb2,IsMClass]> {
3660   bits<4> Rd;
3661   bits<8> mask;
3662   let Inst{31-12} = 0b11110011111011111000;
3663   let Inst{11-8} = Rd;
3664   let Inst{19-16} = 0b1111;
3665   let Inst{7-0} = mask;
3666 }
3667
3668
3669 // Move from ARM core register to Special Register
3670 //
3671 // A/R class MSR.
3672 //
3673 // No need to have both system and application versions, the encodings are the
3674 // same and the assembly parser has no way to distinguish between them. The mask
3675 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3676 // the mask with the fields to be accessed in the special register.
3677 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3678                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3679                Requires<[IsThumb2,IsARClass]> {
3680   bits<5> mask;
3681   bits<4> Rn;
3682   let Inst{31-21} = 0b11110011100;
3683   let Inst{20}    = mask{4}; // R Bit
3684   let Inst{19-16} = Rn;
3685   let Inst{15-12} = 0b1000;
3686   let Inst{11-8}  = mask{3-0};
3687   let Inst{7-0}   = 0;
3688 }
3689
3690 // M class MSR.
3691 //
3692 // Move from ARM core register to Special Register
3693 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3694                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3695               Requires<[IsThumb2,IsMClass]> {
3696   bits<8> SYSm;
3697   bits<4> Rn;
3698   let Inst{31-21} = 0b11110011100;
3699   let Inst{20}    = 0b0;
3700   let Inst{19-16} = Rn;
3701   let Inst{15-12} = 0b1000;
3702   let Inst{7-0}  = SYSm;
3703 }
3704
3705
3706 //===----------------------------------------------------------------------===//
3707 // Move between coprocessor and ARM core register
3708 //
3709
3710 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3711                   list<dag> pattern>
3712   : T2Cop<Op, oops, iops,
3713           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3714           pattern> {
3715   let Inst{27-24} = 0b1110;
3716   let Inst{20} = direction;
3717   let Inst{4} = 1;
3718
3719   bits<4> Rt;
3720   bits<4> cop;
3721   bits<3> opc1;
3722   bits<3> opc2;
3723   bits<4> CRm;
3724   bits<4> CRn;
3725
3726   let Inst{15-12} = Rt;
3727   let Inst{11-8}  = cop;
3728   let Inst{23-21} = opc1;
3729   let Inst{7-5}   = opc2;
3730   let Inst{3-0}   = CRm;
3731   let Inst{19-16} = CRn;
3732 }
3733
3734 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3735                    list<dag> pattern = []>
3736   : T2Cop<Op, (outs),
3737           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3738           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3739   let Inst{27-24} = 0b1100;
3740   let Inst{23-21} = 0b010;
3741   let Inst{20} = direction;
3742
3743   bits<4> Rt;
3744   bits<4> Rt2;
3745   bits<4> cop;
3746   bits<4> opc1;
3747   bits<4> CRm;
3748
3749   let Inst{15-12} = Rt;
3750   let Inst{19-16} = Rt2;
3751   let Inst{11-8}  = cop;
3752   let Inst{7-4}   = opc1;
3753   let Inst{3-0}   = CRm;
3754 }
3755
3756 /* from ARM core register to coprocessor */
3757 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3758            (outs),
3759            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3760                 c_imm:$CRm, imm0_7:$opc2),
3761            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3762                          imm:$CRm, imm:$opc2)]>;
3763 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3764                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3765                          c_imm:$CRm, 0)>;
3766 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3767              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3768                           c_imm:$CRm, imm0_7:$opc2),
3769              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3770                             imm:$CRm, imm:$opc2)]>;
3771 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3772                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3773                           c_imm:$CRm, 0)>;
3774
3775 /* from coprocessor to ARM core register */
3776 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3777              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3778                                   c_imm:$CRm, imm0_7:$opc2), []>;
3779 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3780                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3781                          c_imm:$CRm, 0)>;
3782
3783 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3784              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3785                                   c_imm:$CRm, imm0_7:$opc2), []>;
3786 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3787                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3788                           c_imm:$CRm, 0)>;
3789
3790 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3791               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3792
3793 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3794               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3795
3796
3797 /* from ARM core register to coprocessor */
3798 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3799                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3800                                        imm:$CRm)]>;
3801 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3802                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3803                                            GPR:$Rt2, imm:$CRm)]>;
3804 /* from coprocessor to ARM core register */
3805 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3806
3807 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3808
3809 //===----------------------------------------------------------------------===//
3810 // Other Coprocessor Instructions.
3811 //
3812
3813 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3814                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3815                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3816                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3817                                imm:$CRm, imm:$opc2)]> {
3818   let Inst{27-24} = 0b1110;
3819
3820   bits<4> opc1;
3821   bits<4> CRn;
3822   bits<4> CRd;
3823   bits<4> cop;
3824   bits<3> opc2;
3825   bits<4> CRm;
3826
3827   let Inst{3-0}   = CRm;
3828   let Inst{4}     = 0;
3829   let Inst{7-5}   = opc2;
3830   let Inst{11-8}  = cop;
3831   let Inst{15-12} = CRd;
3832   let Inst{19-16} = CRn;
3833   let Inst{23-20} = opc1;
3834 }
3835
3836 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3837                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3838                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3839                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3840                                   imm:$CRm, imm:$opc2)]> {
3841   let Inst{27-24} = 0b1110;
3842
3843   bits<4> opc1;
3844   bits<4> CRn;
3845   bits<4> CRd;
3846   bits<4> cop;
3847   bits<3> opc2;
3848   bits<4> CRm;
3849
3850   let Inst{3-0}   = CRm;
3851   let Inst{4}     = 0;
3852   let Inst{7-5}   = opc2;
3853   let Inst{11-8}  = cop;
3854   let Inst{15-12} = CRd;
3855   let Inst{19-16} = CRn;
3856   let Inst{23-20} = opc1;
3857 }
3858
3859
3860
3861 //===----------------------------------------------------------------------===//
3862 // Non-Instruction Patterns
3863 //
3864
3865 // SXT/UXT with no rotate
3866 let AddedComplexity = 16 in {
3867 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3868            Requires<[IsThumb2]>;
3869 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3870            Requires<[IsThumb2]>;
3871 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3872            Requires<[HasT2ExtractPack, IsThumb2]>;
3873 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3874             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3875            Requires<[HasT2ExtractPack, IsThumb2]>;
3876 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3877             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3878            Requires<[HasT2ExtractPack, IsThumb2]>;
3879 }
3880
3881 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3882            Requires<[IsThumb2]>;
3883 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3884            Requires<[IsThumb2]>;
3885 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3886             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3887            Requires<[HasT2ExtractPack, IsThumb2]>;
3888 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3889             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3890            Requires<[HasT2ExtractPack, IsThumb2]>;
3891
3892 // Atomic load/store patterns
3893 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3894             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3895 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3896             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3897 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3898             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3899 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3900             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3901 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3902             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3903 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3904             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3905 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3906             (t2LDRi12   t2addrmode_imm12:$addr)>;
3907 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3908             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3909 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3910             (t2LDRs     t2addrmode_so_reg:$addr)>;
3911 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3912             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3913 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3914             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3915 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3916             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3917 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3918             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3919 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3920             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3921 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3922             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3923 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3924             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3925 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3926             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3927 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3928             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3929
3930
3931 //===----------------------------------------------------------------------===//
3932 // Assembler aliases
3933 //
3934
3935 // Aliases for ADC without the ".w" optional width specifier.
3936 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3937                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3938 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3939                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3940                            pred:$p, cc_out:$s)>;
3941
3942 // Aliases for SBC without the ".w" optional width specifier.
3943 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3944                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3945 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3946                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3947                            pred:$p, cc_out:$s)>;
3948
3949 // Aliases for ADD without the ".w" optional width specifier.
3950 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3951         (t2ADDri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3952 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3953            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3954 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3955               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3956 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3957                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3958                            pred:$p, cc_out:$s)>;
3959 // ... and with the destination and source register combined.
3960 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
3961       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3962 def : t2InstAlias<"add${p} $Rdn, $imm",
3963            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
3964 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
3965             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3966 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
3967                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
3968                            pred:$p, cc_out:$s)>;
3969
3970 // Aliases for SUB without the ".w" optional width specifier.
3971 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
3972         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3973 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
3974            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3975 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
3976               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3977 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
3978                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3979                            pred:$p, cc_out:$s)>;
3980 // ... and with the destination and source register combined.
3981 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
3982       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3983 def : t2InstAlias<"sub${p} $Rdn, $imm",
3984            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
3985 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
3986             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3987 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
3988                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
3989                            pred:$p, cc_out:$s)>;
3990
3991
3992 // Alias for compares without the ".w" optional width specifier.
3993 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3994                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3995 def : t2InstAlias<"teq${p} $Rn, $Rm",
3996                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3997 def : t2InstAlias<"tst${p} $Rn, $Rm",
3998                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3999
4000 // Memory barriers
4001 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
4002 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
4003 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
4004
4005 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4006 // width specifier.
4007 def : t2InstAlias<"ldr${p} $Rt, $addr",
4008                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4009 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4010                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4011 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4012                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4013 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4014                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4015 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4016                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4017
4018 def : t2InstAlias<"ldr${p} $Rt, $addr",
4019                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4020 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4021                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4022 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4023                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4024 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4025                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4026 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4027                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4028
4029 def : t2InstAlias<"ldr${p} $Rt, $addr",
4030                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4031 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4032                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4033 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4034                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4035 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4036                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4037 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4038                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4039
4040 // Alias for MVN with(out) the ".w" optional width specifier.
4041 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4042            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4043 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4044            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4045 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4046            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4047
4048 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4049 // shift amount is zero (i.e., unspecified).
4050 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4051                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4052             Requires<[HasT2ExtractPack, IsThumb2]>;
4053 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4054                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4055             Requires<[HasT2ExtractPack, IsThumb2]>;
4056
4057 // PUSH/POP aliases for STM/LDM
4058 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4059 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4060 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4061 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4062
4063 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4064 def : t2InstAlias<"stm${p} $Rn, $regs",
4065                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4066 def : t2InstAlias<"stm${p} $Rn!, $regs",
4067                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4068
4069 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4070 def : t2InstAlias<"ldm${p} $Rn, $regs",
4071                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4072 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4073                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4074
4075 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4076 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4077                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4078 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4079                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4080
4081 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4082 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4083                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4084 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4085                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4086
4087 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4088 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4089 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4090 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4091
4092
4093 // Alias for RSB without the ".w" optional width specifier, and with optional
4094 // implied destination register.
4095 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4096            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4097 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4098            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4099 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4100            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4101 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4102            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4103                     cc_out:$s)>;
4104
4105 // SSAT/USAT optional shift operand.
4106 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4107                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4108 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4109                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4110
4111 // STM w/o the .w suffix.
4112 def : t2InstAlias<"stm${p} $Rn, $regs",
4113                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4114
4115 // Alias for STR, STRB, and STRH without the ".w" optional
4116 // width specifier.
4117 def : t2InstAlias<"str${p} $Rt, $addr",
4118                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4119 def : t2InstAlias<"strb${p} $Rt, $addr",
4120                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4121 def : t2InstAlias<"strh${p} $Rt, $addr",
4122                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4123
4124 def : t2InstAlias<"str${p} $Rt, $addr",
4125                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4126 def : t2InstAlias<"strb${p} $Rt, $addr",
4127                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4128 def : t2InstAlias<"strh${p} $Rt, $addr",
4129                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4130
4131 // Extend instruction optional rotate operand.
4132 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4133                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4134 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4135                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4136 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4137                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4138
4139 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4140                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4141 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4142                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4143 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4144                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4145 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4146                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4147 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4148                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4149
4150 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4151                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4152 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4153                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4154 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4155                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4156 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4157                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4158 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4159                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4160 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4161                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4162
4163 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4164                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4165 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4166                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4167
4168 // Extend instruction w/o the ".w" optional width specifier.
4169 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4170                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4171 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4172                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4173 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4174                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4175
4176 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4177                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4178 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4179                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4180 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4181                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4182
4183
4184 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4185 // for isel.
4186 def : t2InstAlias<"mov${p} $Rd, $imm",
4187                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4188 def : t2InstAlias<"mvn${p} $Rd, $imm",
4189                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4190 // Same for AND <--> BIC
4191 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4192                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4193                            pred:$p, cc_out:$s)>;
4194 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4195                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4196                            pred:$p, cc_out:$s)>;
4197 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4198                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4199                            pred:$p, cc_out:$s)>;
4200 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4201                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4202                            pred:$p, cc_out:$s)>;
4203 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4204 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4205                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4206                            pred:$p, cc_out:$s)>;
4207 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4208                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4209                            pred:$p, cc_out:$s)>;
4210 // Same for CMP <--> CMN via t2_so_imm_neg
4211 def : t2InstAlias<"cmp${p} $Rd, $imm",
4212                   (t2CMNzri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4213 def : t2InstAlias<"cmn${p} $Rd, $imm",
4214                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4215
4216
4217 // Wide 'mul' encoding can be specified with only two operands.
4218 def : t2InstAlias<"mul${p} $Rn, $Rm",
4219                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4220
4221 // "neg" is and alias for "rsb rd, rn, #0"
4222 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4223                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4224
4225 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4226 // these, unfortunately.
4227 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4228                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4229 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4230                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4231
4232 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4233                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4234 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4235                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4236
4237 // ADR w/o the .w suffix
4238 def : t2InstAlias<"adr${p} $Rd, $addr",
4239                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4240
4241 // LDR(literal) w/ alternate [pc, #imm] syntax.
4242 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4243                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4244 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4245                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4246 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4247                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4248 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4249                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4250 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4251                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4252     // Version w/ the .w suffix.
4253 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4254                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4255 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4256                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4257 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4258                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4259 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4260                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4261 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4262                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4263
4264 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4265                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;