lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred : Operand<i32> {
  16   let PrintMethod = "printMandatoryPredicateOperand";
  17 }
  18
  19 // IT block condition mask
  20 def it_mask : Operand<i32> {
  21   let PrintMethod = "printThumbITMask";
  22 }
  23
  24 // Table branch address
  25 def tb_addrmode : Operand<i32> {
  26   let PrintMethod = "printTBAddrMode";
  27 }
  28
  29 // Shifted operands. No register controlled shifts for Thumb2.
  30 // Note: We do not support rrx shifted operands yet.
  31 def t2_so_reg : Operand<i32>,    // reg imm
  32                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  33                                [shl,srl,sra,rotr]> {
  34   let PrintMethod = "printT2SOOperand";
  35   let MIOperandInfo = (ops rGPR, i32imm);
  36 }
  37
  38 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  39 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  40   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  41 }]>;
  42
  43 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  44 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm - Match a 32-bit immediate operand, which is an
  49 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  50 // immediate splatted into multiple bytes of the word. t2_so_imm values are
  51 // represented in the imm field in the same 12-bit form that they are encoded
  52 // into t2_so_imm instructions: the 8-bit immediate is the least significant
  53 // bits [bits 0-7], the 4-bit shift/splat amount is the next 4 bits [bits 8-11].
  54 def t2_so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_t2_so_imm(N); }]>;
  55
  56 // t2_so_imm_not - Match an immediate that is a complement
  57 // of a t2_so_imm.
  58 def t2_so_imm_not : Operand<i32>,
  59                     PatLeaf<(imm), [{
  60   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  61 }], t2_so_imm_not_XFORM>;
  62
  63 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  64 def t2_so_imm_neg : Operand<i32>,
  65                     PatLeaf<(imm), [{
  66   return ARM_AM::getT2SOImmVal(-((int)N->getZExtValue())) != -1;
  67 }], t2_so_imm_neg_XFORM>;
  68
  69 // Break t2_so_imm's up into two pieces.  This handles immediates with up to 16
  70 // bits set in them.  This uses t2_so_imm2part to match and t2_so_imm2part_[12]
  71 // to get the first/second pieces.
  72 def t2_so_imm2part : Operand<i32>,
  73                   PatLeaf<(imm), [{
  74       return ARM_AM::isT2SOImmTwoPartVal((unsigned)N->getZExtValue());
  75     }]> {
  76 }
  77
  78 def t2_so_imm2part_1 : SDNodeXForm<imm, [{
  79   unsigned V = ARM_AM::getT2SOImmTwoPartFirst((unsigned)N->getZExtValue());
  80   return CurDAG->getTargetConstant(V, MVT::i32);
  81 }]>;
  82
  83 def t2_so_imm2part_2 : SDNodeXForm<imm, [{
  84   unsigned V = ARM_AM::getT2SOImmTwoPartSecond((unsigned)N->getZExtValue());
  85   return CurDAG->getTargetConstant(V, MVT::i32);
  86 }]>;
  87
  88 def t2_so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
  89       return ARM_AM::isT2SOImmTwoPartVal(-(int)N->getZExtValue());
  90     }]> {
  91 }
  92
  93 def t2_so_neg_imm2part_1 : SDNodeXForm<imm, [{
  94   unsigned V = ARM_AM::getT2SOImmTwoPartFirst(-(int)N->getZExtValue());
  95   return CurDAG->getTargetConstant(V, MVT::i32);
  96 }]>;
  97
  98 def t2_so_neg_imm2part_2 : SDNodeXForm<imm, [{
  99   unsigned V = ARM_AM::getT2SOImmTwoPartSecond(-(int)N->getZExtValue());
 100   return CurDAG->getTargetConstant(V, MVT::i32);
 101 }]>;
 102
 103 /// imm1_31 predicate - True if the 32-bit immediate is in the range [1,31].
 104 def imm1_31 : PatLeaf<(i32 imm), [{
 105   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 32;
 106 }]>;
 107
 108 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 109 def imm0_4095 : Operand<i32>,
 110                 PatLeaf<(i32 imm), [{
 111   return (uint32_t)N->getZExtValue() < 4096;
 112 }]>;
 113
 114 def imm0_4095_neg : PatLeaf<(i32 imm), [{
 115  return (uint32_t)(-N->getZExtValue()) < 4096;
 116 }], imm_neg_XFORM>;
 117
 118 def imm0_255_neg : PatLeaf<(i32 imm), [{
 119   return (uint32_t)(-N->getZExtValue()) < 255;
 120 }], imm_neg_XFORM>;
 121
 122 def imm0_255_not : PatLeaf<(i32 imm), [{
 123   return (uint32_t)(~N->getZExtValue()) < 255;
 124 }], imm_comp_XFORM>;
 125
 126 // Define Thumb2 specific addressing modes.
 127
 128 // t2addrmode_imm12  := reg + imm12
 129 def t2addrmode_imm12 : Operand<i32>,
 130                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 131   let PrintMethod = "printT2AddrModeImm12Operand";
 132   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 133 }
 134
 135 // t2addrmode_imm8  := reg +/- imm8
 136 def t2addrmode_imm8 : Operand<i32>,
 137                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 138   let PrintMethod = "printT2AddrModeImm8Operand";
 139   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 140 }
 141
 142 def t2am_imm8_offset : Operand<i32>,
 143                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 144                                       [], [SDNPWantRoot]> {
 145   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 146 }
 147
 148 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 149 def t2addrmode_imm8s4 : Operand<i32> {
 150   let PrintMethod = "printT2AddrModeImm8s4Operand";
 151   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 152 }
 153
 154 def t2am_imm8s4_offset : Operand<i32> {
 155   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 156 }
 157
 158 // t2addrmode_so_reg  := reg + (reg << imm2)
 159 def t2addrmode_so_reg : Operand<i32>,
 160                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 161   let PrintMethod = "printT2AddrModeSoRegOperand";
 162   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 163 }
 164
 165
 166 //===----------------------------------------------------------------------===//
 167 // Multiclass helpers...
 168 //
 169
 170 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 171 /// unary operation that produces a value. These are predicable and can be
 172 /// changed to modify CPSR.
 173 multiclass T2I_un_irs<bits<4> opcod, string opc,
 174                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 175                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 176    // shifted imm
 177    def i : T2sI<(outs rGPR:$dst), (ins t2_so_imm:$src), iii,
 178                 opc, "\t$dst, $src",
 179                 [(set rGPR:$dst, (opnode t2_so_imm:$src))]> {
 180      let isAsCheapAsAMove = Cheap;
 181      let isReMaterializable = ReMat;
 182      let Inst{31-27} = 0b11110;
 183      let Inst{25} = 0;
 184      let Inst{24-21} = opcod;
 185      let Inst{20} = ?; // The S bit.
 186      let Inst{19-16} = 0b1111; // Rn
 187      let Inst{15} = 0;
 188    }
 189    // register
 190    def r : T2sI<(outs rGPR:$dst), (ins rGPR:$src), iir,
 191                 opc, ".w\t$dst, $src",
 192                 [(set rGPR:$dst, (opnode rGPR:$src))]> {
 193      let Inst{31-27} = 0b11101;
 194      let Inst{26-25} = 0b01;
 195      let Inst{24-21} = opcod;
 196      let Inst{20} = ?; // The S bit.
 197      let Inst{19-16} = 0b1111; // Rn
 198      let Inst{14-12} = 0b000; // imm3
 199      let Inst{7-6} = 0b00; // imm2
 200      let Inst{5-4} = 0b00; // type
 201    }
 202    // shifted register
 203    def s : T2sI<(outs rGPR:$dst), (ins t2_so_reg:$src), iis,
 204                 opc, ".w\t$dst, $src",
 205                 [(set rGPR:$dst, (opnode t2_so_reg:$src))]> {
 206      let Inst{31-27} = 0b11101;
 207      let Inst{26-25} = 0b01;
 208      let Inst{24-21} = opcod;
 209      let Inst{20} = ?; // The S bit.
 210      let Inst{19-16} = 0b1111; // Rn
 211    }
 212 }
 213
 214 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 215 /// binary operation that produces a value. These are predicable and can be
 216 /// changed to modify CPSR.
 217 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 218                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 219                        PatFrag opnode, bit Commutable = 0, string wide = ""> {
 220    // shifted imm
 221    def ri : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_imm:$rhs), iii,
 222                  opc, "\t$dst, $lhs, $rhs",
 223                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_imm:$rhs))]> {
 224      let Inst{31-27} = 0b11110;
 225      let Inst{25} = 0;
 226      let Inst{24-21} = opcod;
 227      let Inst{20} = ?; // The S bit.
 228      let Inst{15} = 0;
 229    }
 230    // register
 231    def rr : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, rGPR:$rhs), iir,
 232                  opc, !strconcat(wide, "\t$dst, $lhs, $rhs"),
 233                  [(set rGPR:$dst, (opnode rGPR:$lhs, rGPR:$rhs))]> {
 234      let isCommutable = Commutable;
 235      let Inst{31-27} = 0b11101;
 236      let Inst{26-25} = 0b01;
 237      let Inst{24-21} = opcod;
 238      let Inst{20} = ?; // The S bit.
 239      let Inst{14-12} = 0b000; // imm3
 240      let Inst{7-6} = 0b00; // imm2
 241      let Inst{5-4} = 0b00; // type
 242    }
 243    // shifted register
 244    def rs : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_reg:$rhs), iis,
 245                  opc, !strconcat(wide, "\t$dst, $lhs, $rhs"),
 246                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_reg:$rhs))]> {
 247      let Inst{31-27} = 0b11101;
 248      let Inst{26-25} = 0b01;
 249      let Inst{24-21} = opcod;
 250      let Inst{20} = ?; // The S bit.
 251    }
 252 }
 253
 254 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 255 //  the ".w" prefix to indicate that they are wide.
 256 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 257                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 258                          PatFrag opnode, bit Commutable = 0> :
 259     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w">;
 260
 261 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 262 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 263 /// it is equivalent to the T2I_bin_irs counterpart.
 264 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 265    // shifted imm
 266    def ri : T2sI<(outs rGPR:$dst), (ins rGPR:$rhs, t2_so_imm:$lhs), IIC_iALUi,
 267                  opc, ".w\t$dst, $rhs, $lhs",
 268                  [(set rGPR:$dst, (opnode t2_so_imm:$lhs, rGPR:$rhs))]> {
 269      let Inst{31-27} = 0b11110;
 270      let Inst{25} = 0;
 271      let Inst{24-21} = opcod;
 272      let Inst{20} = ?; // The S bit.
 273      let Inst{15} = 0;
 274    }
 275    // register
 276    def rr : T2sI<(outs rGPR:$dst), (ins rGPR:$rhs, rGPR:$lhs), IIC_iALUr,
 277                  opc, "\t$dst, $rhs, $lhs",
 278                  [/* For disassembly only; pattern left blank */]> {
 279      let Inst{31-27} = 0b11101;
 280      let Inst{26-25} = 0b01;
 281      let Inst{24-21} = opcod;
 282      let Inst{20} = ?; // The S bit.
 283      let Inst{14-12} = 0b000; // imm3
 284      let Inst{7-6} = 0b00; // imm2
 285      let Inst{5-4} = 0b00; // type
 286    }
 287    // shifted register
 288    def rs : T2sI<(outs rGPR:$dst), (ins rGPR:$rhs, t2_so_reg:$lhs), IIC_iALUsir,
 289                  opc, "\t$dst, $rhs, $lhs",
 290                  [(set rGPR:$dst, (opnode t2_so_reg:$lhs, rGPR:$rhs))]> {
 291      let Inst{31-27} = 0b11101;
 292      let Inst{26-25} = 0b01;
 293      let Inst{24-21} = opcod;
 294      let Inst{20} = ?; // The S bit.
 295    }
 296 }
 297
 298 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 299 /// instruction modifies the CPSR register.
 300 let Defs = [CPSR] in {
 301 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 302                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 303                          PatFrag opnode, bit Commutable = 0> {
 304    // shifted imm
 305    def ri : T2I<(outs rGPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), iii,
 306                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 307                 [(set rGPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]> {
 308      let Inst{31-27} = 0b11110;
 309      let Inst{25} = 0;
 310      let Inst{24-21} = opcod;
 311      let Inst{20} = 1; // The S bit.
 312      let Inst{15} = 0;
 313    }
 314    // register
 315    def rr : T2I<(outs rGPR:$dst), (ins GPR:$lhs, rGPR:$rhs), iir,
 316                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 317                 [(set rGPR:$dst, (opnode GPR:$lhs, rGPR:$rhs))]> {
 318      let isCommutable = Commutable;
 319      let Inst{31-27} = 0b11101;
 320      let Inst{26-25} = 0b01;
 321      let Inst{24-21} = opcod;
 322      let Inst{20} = 1; // The S bit.
 323      let Inst{14-12} = 0b000; // imm3
 324      let Inst{7-6} = 0b00; // imm2
 325      let Inst{5-4} = 0b00; // type
 326    }
 327    // shifted register
 328    def rs : T2I<(outs rGPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), iis,
 329                 !strconcat(opc, "s"), ".w\t$dst, $lhs, $rhs",
 330                 [(set rGPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]> {
 331      let Inst{31-27} = 0b11101;
 332      let Inst{26-25} = 0b01;
 333      let Inst{24-21} = opcod;
 334      let Inst{20} = 1; // The S bit.
 335    }
 336 }
 337 }
 338
 339 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 340 /// patterns for a binary operation that produces a value.
 341 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 342                           bit Commutable = 0> {
 343    // shifted imm
 344    // The register-immediate version is re-materializable. This is useful
 345    // in particular for taking the address of a local.
 346    let isReMaterializable = 1 in {
 347    def ri : T2sI<(outs rGPR:$dst), (ins GPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 348                  opc, ".w\t$dst, $lhs, $rhs",
 349                  [(set rGPR:$dst, (opnode GPR:$lhs, t2_so_imm:$rhs))]> {
 350      let Inst{31-27} = 0b11110;
 351      let Inst{25} = 0;
 352      let Inst{24} = 1;
 353      let Inst{23-21} = op23_21;
 354      let Inst{20} = 0; // The S bit.
 355      let Inst{15} = 0;
 356    }
 357    }
 358    // 12-bit imm
 359    def ri12 : T2I<(outs rGPR:$dst), (ins GPR:$lhs, imm0_4095:$rhs), IIC_iALUi,
 360                   !strconcat(opc, "w"), "\t$dst, $lhs, $rhs",
 361                   [(set rGPR:$dst, (opnode GPR:$lhs, imm0_4095:$rhs))]> {
 362      let Inst{31-27} = 0b11110;
 363      let Inst{25} = 1;
 364      let Inst{24} = 0;
 365      let Inst{23-21} = op23_21;
 366      let Inst{20} = 0; // The S bit.
 367      let Inst{15} = 0;
 368    }
 369    // register
 370    def rr : T2sI<(outs rGPR:$dst), (ins GPR:$lhs, rGPR:$rhs), IIC_iALUr,
 371                  opc, ".w\t$dst, $lhs, $rhs",
 372                  [(set rGPR:$dst, (opnode GPR:$lhs, rGPR:$rhs))]> {
 373      let isCommutable = Commutable;
 374      let Inst{31-27} = 0b11101;
 375      let Inst{26-25} = 0b01;
 376      let Inst{24} = 1;
 377      let Inst{23-21} = op23_21;
 378      let Inst{20} = 0; // The S bit.
 379      let Inst{14-12} = 0b000; // imm3
 380      let Inst{7-6} = 0b00; // imm2
 381      let Inst{5-4} = 0b00; // type
 382    }
 383    // shifted register
 384    def rs : T2sI<(outs rGPR:$dst), (ins GPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 385                  opc, ".w\t$dst, $lhs, $rhs",
 386                  [(set rGPR:$dst, (opnode GPR:$lhs, t2_so_reg:$rhs))]> {
 387      let Inst{31-27} = 0b11101;
 388      let Inst{26-25} = 0b01;
 389      let Inst{24} = 1;
 390      let Inst{23-21} = op23_21;
 391      let Inst{20} = 0; // The S bit.
 392    }
 393 }
 394
 395 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 396 /// for a binary operation that produces a value and use the carry
 397 /// bit. It's not predicable.
 398 let Uses = [CPSR] in {
 399 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 400                              bit Commutable = 0> {
 401    // shifted imm
 402    def ri : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 403                  opc, "\t$dst, $lhs, $rhs",
 404                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_imm:$rhs))]>,
 405                  Requires<[IsThumb2]> {
 406      let Inst{31-27} = 0b11110;
 407      let Inst{25} = 0;
 408      let Inst{24-21} = opcod;
 409      let Inst{20} = 0; // The S bit.
 410      let Inst{15} = 0;
 411    }
 412    // register
 413    def rr : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, rGPR:$rhs), IIC_iALUr,
 414                  opc, ".w\t$dst, $lhs, $rhs",
 415                  [(set rGPR:$dst, (opnode rGPR:$lhs, rGPR:$rhs))]>,
 416                  Requires<[IsThumb2]> {
 417      let isCommutable = Commutable;
 418      let Inst{31-27} = 0b11101;
 419      let Inst{26-25} = 0b01;
 420      let Inst{24-21} = opcod;
 421      let Inst{20} = 0; // The S bit.
 422      let Inst{14-12} = 0b000; // imm3
 423      let Inst{7-6} = 0b00; // imm2
 424      let Inst{5-4} = 0b00; // type
 425    }
 426    // shifted register
 427    def rs : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 428                  opc, ".w\t$dst, $lhs, $rhs",
 429                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_reg:$rhs))]>,
 430                  Requires<[IsThumb2]> {
 431      let Inst{31-27} = 0b11101;
 432      let Inst{26-25} = 0b01;
 433      let Inst{24-21} = opcod;
 434      let Inst{20} = 0; // The S bit.
 435    }
 436 }
 437
 438 // Carry setting variants
 439 let Defs = [CPSR] in {
 440 multiclass T2I_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 441                                bit Commutable = 0> {
 442    // shifted imm
 443    def ri : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_imm:$rhs), IIC_iALUi,
 444                  opc, "\t$dst, $lhs, $rhs",
 445                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_imm:$rhs))]>,
 446                  Requires<[IsThumb2]> {
 447      let Inst{31-27} = 0b11110;
 448      let Inst{25} = 0;
 449      let Inst{24-21} = opcod;
 450      let Inst{20} = 1; // The S bit.
 451      let Inst{15} = 0;
 452    }
 453    // register
 454    def rr : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, rGPR:$rhs), IIC_iALUr,
 455                  opc, ".w\t$dst, $lhs, $rhs",
 456                  [(set rGPR:$dst, (opnode rGPR:$lhs, rGPR:$rhs))]>,
 457                  Requires<[IsThumb2]> {
 458      let isCommutable = Commutable;
 459      let Inst{31-27} = 0b11101;
 460      let Inst{26-25} = 0b01;
 461      let Inst{24-21} = opcod;
 462      let Inst{20} = 1; // The S bit.
 463      let Inst{14-12} = 0b000; // imm3
 464      let Inst{7-6} = 0b00; // imm2
 465      let Inst{5-4} = 0b00; // type
 466    }
 467    // shifted register
 468    def rs : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, t2_so_reg:$rhs), IIC_iALUsi,
 469                  opc, ".w\t$dst, $lhs, $rhs",
 470                  [(set rGPR:$dst, (opnode rGPR:$lhs, t2_so_reg:$rhs))]>,
 471                  Requires<[IsThumb2]> {
 472      let Inst{31-27} = 0b11101;
 473      let Inst{26-25} = 0b01;
 474      let Inst{24-21} = opcod;
 475      let Inst{20} = 1; // The S bit.
 476    }
 477 }
 478 }
 479 }
 480
 481 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 482 /// version is not needed since this is only for codegen.
 483 let Defs = [CPSR] in {
 484 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 485    // shifted imm
 486    def ri : T2I<(outs rGPR:$dst), (ins rGPR:$rhs, t2_so_imm:$lhs), IIC_iALUi,
 487                 !strconcat(opc, "s"), ".w\t$dst, $rhs, $lhs",
 488                 [(set rGPR:$dst, (opnode t2_so_imm:$lhs, rGPR:$rhs))]> {
 489      let Inst{31-27} = 0b11110;
 490      let Inst{25} = 0;
 491      let Inst{24-21} = opcod;
 492      let Inst{20} = 1; // The S bit.
 493      let Inst{15} = 0;
 494    }
 495    // shifted register
 496    def rs : T2I<(outs rGPR:$dst), (ins rGPR:$rhs, t2_so_reg:$lhs), IIC_iALUsi,
 497                 !strconcat(opc, "s"), "\t$dst, $rhs, $lhs",
 498                 [(set rGPR:$dst, (opnode t2_so_reg:$lhs, rGPR:$rhs))]> {
 499      let Inst{31-27} = 0b11101;
 500      let Inst{26-25} = 0b01;
 501      let Inst{24-21} = opcod;
 502      let Inst{20} = 1; // The S bit.
 503    }
 504 }
 505 }
 506
 507 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 508 //  rotate operation that produces a value.
 509 multiclass T2I_sh_ir<bits<2> opcod, string opc, PatFrag opnode> {
 510    // 5-bit imm
 511    def ri : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 512                  opc, ".w\t$dst, $lhs, $rhs",
 513                  [(set rGPR:$dst, (opnode rGPR:$lhs, imm1_31:$rhs))]> {
 514      let Inst{31-27} = 0b11101;
 515      let Inst{26-21} = 0b010010;
 516      let Inst{19-16} = 0b1111; // Rn
 517      let Inst{5-4} = opcod;
 518    }
 519    // register
 520    def rr : T2sI<(outs rGPR:$dst), (ins rGPR:$lhs, rGPR:$rhs), IIC_iMOVsr,
 521                  opc, ".w\t$dst, $lhs, $rhs",
 522                  [(set rGPR:$dst, (opnode rGPR:$lhs, rGPR:$rhs))]> {
 523      let Inst{31-27} = 0b11111;
 524      let Inst{26-23} = 0b0100;
 525      let Inst{22-21} = opcod;
 526      let Inst{15-12} = 0b1111;
 527      let Inst{7-4} = 0b0000;
 528    }
 529 }
 530
 531 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 532 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 533 /// a explicit result, only implicitly set CPSR.
 534 let isCompare = 1, Defs = [CPSR] in {
 535 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 536                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 537                        PatFrag opnode> {
 538    // shifted imm
 539    def ri : T2I<(outs), (ins GPR:$lhs, t2_so_imm:$rhs), iii,
 540                 opc, ".w\t$lhs, $rhs",
 541                 [(opnode GPR:$lhs, t2_so_imm:$rhs)]> {
 542      let Inst{31-27} = 0b11110;
 543      let Inst{25} = 0;
 544      let Inst{24-21} = opcod;
 545      let Inst{20} = 1; // The S bit.
 546      let Inst{15} = 0;
 547      let Inst{11-8} = 0b1111; // Rd
 548    }
 549    // register
 550    def rr : T2I<(outs), (ins GPR:$lhs, rGPR:$rhs), iir,
 551                 opc, ".w\t$lhs, $rhs",
 552                 [(opnode GPR:$lhs, rGPR:$rhs)]> {
 553      let Inst{31-27} = 0b11101;
 554      let Inst{26-25} = 0b01;
 555      let Inst{24-21} = opcod;
 556      let Inst{20} = 1; // The S bit.
 557      let Inst{14-12} = 0b000; // imm3
 558      let Inst{11-8} = 0b1111; // Rd
 559      let Inst{7-6} = 0b00; // imm2
 560      let Inst{5-4} = 0b00; // type
 561    }
 562    // shifted register
 563    def rs : T2I<(outs), (ins GPR:$lhs, t2_so_reg:$rhs), iis,
 564                 opc, ".w\t$lhs, $rhs",
 565                 [(opnode GPR:$lhs, t2_so_reg:$rhs)]> {
 566      let Inst{31-27} = 0b11101;
 567      let Inst{26-25} = 0b01;
 568      let Inst{24-21} = opcod;
 569      let Inst{20} = 1; // The S bit.
 570      let Inst{11-8} = 0b1111; // Rd
 571    }
 572 }
 573 }
 574
 575 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 576 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 577                   InstrItinClass iii, InstrItinClass iir, PatFrag opnode> {
 578   def i12 : T2Ii12<(outs GPR:$dst), (ins t2addrmode_imm12:$addr), iii,
 579                    opc, ".w\t$dst, $addr",
 580                    [(set GPR:$dst, (opnode t2addrmode_imm12:$addr))]> {
 581     let Inst{31-27} = 0b11111;
 582     let Inst{26-25} = 0b00;
 583     let Inst{24} = signed;
 584     let Inst{23} = 1;
 585     let Inst{22-21} = opcod;
 586     let Inst{20} = 1; // load
 587   }
 588   def i8  : T2Ii8 <(outs GPR:$dst), (ins t2addrmode_imm8:$addr), iii,
 589                    opc, "\t$dst, $addr",
 590                    [(set GPR:$dst, (opnode t2addrmode_imm8:$addr))]> {
 591     let Inst{31-27} = 0b11111;
 592     let Inst{26-25} = 0b00;
 593     let Inst{24} = signed;
 594     let Inst{23} = 0;
 595     let Inst{22-21} = opcod;
 596     let Inst{20} = 1; // load
 597     let Inst{11} = 1;
 598     // Offset: index==TRUE, wback==FALSE
 599     let Inst{10} = 1; // The P bit.
 600     let Inst{8} = 0; // The W bit.
 601   }
 602   def s   : T2Iso <(outs GPR:$dst), (ins t2addrmode_so_reg:$addr), iir,
 603                    opc, ".w\t$dst, $addr",
 604                    [(set GPR:$dst, (opnode t2addrmode_so_reg:$addr))]> {
 605     let Inst{31-27} = 0b11111;
 606     let Inst{26-25} = 0b00;
 607     let Inst{24} = signed;
 608     let Inst{23} = 0;
 609     let Inst{22-21} = opcod;
 610     let Inst{20} = 1; // load
 611     let Inst{11-6} = 0b000000;
 612   }
 613   def pci : T2Ipc <(outs GPR:$dst), (ins i32imm:$addr), iii,
 614                    opc, ".w\t$dst, $addr",
 615                    [(set GPR:$dst, (opnode (ARMWrapper tconstpool:$addr)))]> {
 616     let isReMaterializable = 1;
 617     let Inst{31-27} = 0b11111;
 618     let Inst{26-25} = 0b00;
 619     let Inst{24} = signed;
 620     let Inst{23} = ?; // add = (U == '1')
 621     let Inst{22-21} = opcod;
 622     let Inst{20} = 1; // load
 623     let Inst{19-16} = 0b1111; // Rn
 624   }
 625 }
 626
 627 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 628 multiclass T2I_st<bits<2> opcod, string opc,
 629                   InstrItinClass iii, InstrItinClass iir, PatFrag opnode> {
 630   def i12 : T2Ii12<(outs), (ins GPR:$src, t2addrmode_imm12:$addr), iii,
 631                    opc, ".w\t$src, $addr",
 632                    [(opnode GPR:$src, t2addrmode_imm12:$addr)]> {
 633     let Inst{31-27} = 0b11111;
 634     let Inst{26-23} = 0b0001;
 635     let Inst{22-21} = opcod;
 636     let Inst{20} = 0; // !load
 637   }
 638   def i8  : T2Ii8 <(outs), (ins GPR:$src, t2addrmode_imm8:$addr), iii,
 639                    opc, "\t$src, $addr",
 640                    [(opnode GPR:$src, t2addrmode_imm8:$addr)]> {
 641     let Inst{31-27} = 0b11111;
 642     let Inst{26-23} = 0b0000;
 643     let Inst{22-21} = opcod;
 644     let Inst{20} = 0; // !load
 645     let Inst{11} = 1;
 646     // Offset: index==TRUE, wback==FALSE
 647     let Inst{10} = 1; // The P bit.
 648     let Inst{8} = 0; // The W bit.
 649   }
 650   def s   : T2Iso <(outs), (ins GPR:$src, t2addrmode_so_reg:$addr), iir,
 651                    opc, ".w\t$src, $addr",
 652                    [(opnode GPR:$src, t2addrmode_so_reg:$addr)]> {
 653     let Inst{31-27} = 0b11111;
 654     let Inst{26-23} = 0b0000;
 655     let Inst{22-21} = opcod;
 656     let Inst{20} = 0; // !load
 657     let Inst{11-6} = 0b000000;
 658   }
 659 }
 660
 661 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
 662 /// register and one whose operand is a register rotated by 8/16/24.
 663 multiclass T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 664   def r     : T2I<(outs rGPR:$dst), (ins rGPR:$src), IIC_iEXTr,
 665                   opc, ".w\t$dst, $src",
 666                  [(set rGPR:$dst, (opnode rGPR:$src))]> {
 667      let Inst{31-27} = 0b11111;
 668      let Inst{26-23} = 0b0100;
 669      let Inst{22-20} = opcod;
 670      let Inst{19-16} = 0b1111; // Rn
 671      let Inst{15-12} = 0b1111;
 672      let Inst{7} = 1;
 673      let Inst{5-4} = 0b00; // rotate
 674    }
 675   def r_rot : T2I<(outs rGPR:$dst), (ins rGPR:$src, i32imm:$rot), IIC_iEXTr,
 676                   opc, ".w\t$dst, $src, ror $rot",
 677                  [(set rGPR:$dst, (opnode (rotr rGPR:$src, rot_imm:$rot)))]> {
 678      let Inst{31-27} = 0b11111;
 679      let Inst{26-23} = 0b0100;
 680      let Inst{22-20} = opcod;
 681      let Inst{19-16} = 0b1111; // Rn
 682      let Inst{15-12} = 0b1111;
 683      let Inst{7} = 1;
 684      let Inst{5-4} = {?,?}; // rotate
 685    }
 686 }
 687
 688 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
 689 multiclass T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode> {
 690   def r     : T2I<(outs rGPR:$dst), (ins rGPR:$src), IIC_iEXTr,
 691                   opc, "\t$dst, $src",
 692                  [(set rGPR:$dst, (opnode rGPR:$src))]>,
 693                  Requires<[HasT2ExtractPack]> {
 694      let Inst{31-27} = 0b11111;
 695      let Inst{26-23} = 0b0100;
 696      let Inst{22-20} = opcod;
 697      let Inst{19-16} = 0b1111; // Rn
 698      let Inst{15-12} = 0b1111;
 699      let Inst{7} = 1;
 700      let Inst{5-4} = 0b00; // rotate
 701    }
 702   def r_rot : T2I<(outs rGPR:$dst), (ins rGPR:$src, i32imm:$rot), IIC_iEXTr,
 703                   opc, "\t$dst, $src, ror $rot",
 704                  [(set rGPR:$dst, (opnode (rotr rGPR:$src, rot_imm:$rot)))]>,
 705                  Requires<[HasT2ExtractPack]> {
 706      let Inst{31-27} = 0b11111;
 707      let Inst{26-23} = 0b0100;
 708      let Inst{22-20} = opcod;
 709      let Inst{19-16} = 0b1111; // Rn
 710      let Inst{15-12} = 0b1111;
 711      let Inst{7} = 1;
 712      let Inst{5-4} = {?,?}; // rotate
 713    }
 714 }
 715
 716 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
 717 // supported yet.
 718 multiclass T2I_ext_rrot_sxtb16<bits<3> opcod, string opc> {
 719   def r     : T2I<(outs rGPR:$dst), (ins rGPR:$src), IIC_iEXTr,
 720                   opc, "\t$dst, $src", []> {
 721      let Inst{31-27} = 0b11111;
 722      let Inst{26-23} = 0b0100;
 723      let Inst{22-20} = opcod;
 724      let Inst{19-16} = 0b1111; // Rn
 725      let Inst{15-12} = 0b1111;
 726      let Inst{7} = 1;
 727      let Inst{5-4} = 0b00; // rotate
 728    }
 729   def r_rot : T2I<(outs rGPR:$dst), (ins rGPR:$src, i32imm:$rot), IIC_iEXTr,
 730                   opc, "\t$dst, $src, ror $rot", []> {
 731      let Inst{31-27} = 0b11111;
 732      let Inst{26-23} = 0b0100;
 733      let Inst{22-20} = opcod;
 734      let Inst{19-16} = 0b1111; // Rn
 735      let Inst{15-12} = 0b1111;
 736      let Inst{7} = 1;
 737      let Inst{5-4} = {?,?}; // rotate
 738    }
 739 }
 740
 741 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
 742 /// register and one whose operand is a register rotated by 8/16/24.
 743 multiclass T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 744   def rr     : T2I<(outs rGPR:$dst), (ins rGPR:$LHS, rGPR:$RHS), IIC_iEXTAr,
 745                   opc, "\t$dst, $LHS, $RHS",
 746                   [(set rGPR:$dst, (opnode rGPR:$LHS, rGPR:$RHS))]>,
 747                   Requires<[HasT2ExtractPack]> {
 748      let Inst{31-27} = 0b11111;
 749      let Inst{26-23} = 0b0100;
 750      let Inst{22-20} = opcod;
 751      let Inst{15-12} = 0b1111;
 752      let Inst{7} = 1;
 753      let Inst{5-4} = 0b00; // rotate
 754    }
 755   def rr_rot : T2I<(outs rGPR:$dst), (ins rGPR:$LHS, rGPR:$RHS, i32imm:$rot),
 756                   IIC_iEXTAsr, opc, "\t$dst, $LHS, $RHS, ror $rot",
 757                   [(set rGPR:$dst, (opnode rGPR:$LHS,
 758                                           (rotr rGPR:$RHS, rot_imm:$rot)))]>,
 759                   Requires<[HasT2ExtractPack]> {
 760      let Inst{31-27} = 0b11111;
 761      let Inst{26-23} = 0b0100;
 762      let Inst{22-20} = opcod;
 763      let Inst{15-12} = 0b1111;
 764      let Inst{7} = 1;
 765      let Inst{5-4} = {?,?}; // rotate
 766    }
 767 }
 768
 769 // DO variant - disassembly only, no pattern
 770
 771 multiclass T2I_exta_rrot_DO<bits<3> opcod, string opc> {
 772   def rr     : T2I<(outs rGPR:$dst), (ins rGPR:$LHS, rGPR:$RHS), IIC_iEXTAr,
 773                   opc, "\t$dst, $LHS, $RHS", []> {
 774      let Inst{31-27} = 0b11111;
 775      let Inst{26-23} = 0b0100;
 776      let Inst{22-20} = opcod;
 777      let Inst{15-12} = 0b1111;
 778      let Inst{7} = 1;
 779      let Inst{5-4} = 0b00; // rotate
 780    }
 781   def rr_rot : T2I<(outs rGPR:$dst), (ins rGPR:$LHS, rGPR:$RHS, i32imm:$rot),
 782                   IIC_iEXTAsr, opc, "\t$dst, $LHS, $RHS, ror $rot", []> {
 783      let Inst{31-27} = 0b11111;
 784      let Inst{26-23} = 0b0100;
 785      let Inst{22-20} = opcod;
 786      let Inst{15-12} = 0b1111;
 787      let Inst{7} = 1;
 788      let Inst{5-4} = {?,?}; // rotate
 789    }
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 //===----------------------------------------------------------------------===//
 797 //  Miscellaneous Instructions.
 798 //
 799
 800 // LEApcrel - Load a pc-relative address into a register without offending the
 801 // assembler.
 802 let neverHasSideEffects = 1 in {
 803 let isReMaterializable = 1 in
 804 def t2LEApcrel : T2XI<(outs rGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 805                       "adr${p}.w\t$dst, #$label", []> {
 806   let Inst{31-27} = 0b11110;
 807   let Inst{25-24} = 0b10;
 808   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
 809   let Inst{22} = 0;
 810   let Inst{20} = 0;
 811   let Inst{19-16} = 0b1111; // Rn
 812   let Inst{15} = 0;
 813 }
 814 } // neverHasSideEffects
 815 def t2LEApcrelJT : T2XI<(outs rGPR:$dst),
 816                         (ins i32imm:$label, nohash_imm:$id, pred:$p), IIC_iALUi,
 817                         "adr${p}.w\t$dst, #${label}_${id}", []> {
 818   let Inst{31-27} = 0b11110;
 819   let Inst{25-24} = 0b10;
 820   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
 821   let Inst{22} = 0;
 822   let Inst{20} = 0;
 823   let Inst{19-16} = 0b1111; // Rn
 824   let Inst{15} = 0;
 825 }
 826
 827 // ADD r, sp, {so_imm|i12}
 828 def t2ADDrSPi   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_imm:$imm),
 829                         IIC_iALUi, "add", ".w\t$dst, $sp, $imm", []> {
 830   let Inst{31-27} = 0b11110;
 831   let Inst{25} = 0;
 832   let Inst{24-21} = 0b1000;
 833   let Inst{20} = ?; // The S bit.
 834   let Inst{19-16} = 0b1101; // Rn = sp
 835   let Inst{15} = 0;
 836 }
 837 def t2ADDrSPi12 : T2I<(outs GPR:$dst), (ins GPR:$sp, imm0_4095:$imm),
 838                        IIC_iALUi, "addw", "\t$dst, $sp, $imm", []> {
 839   let Inst{31-27} = 0b11110;
 840   let Inst{25} = 1;
 841   let Inst{24-21} = 0b0000;
 842   let Inst{20} = 0; // The S bit.
 843   let Inst{19-16} = 0b1101; // Rn = sp
 844   let Inst{15} = 0;
 845 }
 846
 847 // ADD r, sp, so_reg
 848 def t2ADDrSPs   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_reg:$rhs),
 849                         IIC_iALUsi, "add", ".w\t$dst, $sp, $rhs", []> {
 850   let Inst{31-27} = 0b11101;
 851   let Inst{26-25} = 0b01;
 852   let Inst{24-21} = 0b1000;
 853   let Inst{20} = ?; // The S bit.
 854   let Inst{19-16} = 0b1101; // Rn = sp
 855   let Inst{15} = 0;
 856 }
 857
 858 // SUB r, sp, {so_imm|i12}
 859 def t2SUBrSPi   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_imm:$imm),
 860                         IIC_iALUi, "sub", ".w\t$dst, $sp, $imm", []> {
 861   let Inst{31-27} = 0b11110;
 862   let Inst{25} = 0;
 863   let Inst{24-21} = 0b1101;
 864   let Inst{20} = ?; // The S bit.
 865   let Inst{19-16} = 0b1101; // Rn = sp
 866   let Inst{15} = 0;
 867 }
 868 def t2SUBrSPi12 : T2I<(outs GPR:$dst), (ins GPR:$sp, imm0_4095:$imm),
 869                        IIC_iALUi, "subw", "\t$dst, $sp, $imm", []> {
 870   let Inst{31-27} = 0b11110;
 871   let Inst{25} = 1;
 872   let Inst{24-21} = 0b0101;
 873   let Inst{20} = 0; // The S bit.
 874   let Inst{19-16} = 0b1101; // Rn = sp
 875   let Inst{15} = 0;
 876 }
 877
 878 // SUB r, sp, so_reg
 879 def t2SUBrSPs   : T2sI<(outs GPR:$dst), (ins GPR:$sp, t2_so_reg:$rhs),
 880                        IIC_iALUsi,
 881                        "sub", "\t$dst, $sp, $rhs", []> {
 882   let Inst{31-27} = 0b11101;
 883   let Inst{26-25} = 0b01;
 884   let Inst{24-21} = 0b1101;
 885   let Inst{20} = ?; // The S bit.
 886   let Inst{19-16} = 0b1101; // Rn = sp
 887   let Inst{15} = 0;
 888 }
 889
 890 // Signed and unsigned division on v7-M
 891 def t2SDIV : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iALUi,
 892                  "sdiv", "\t$dst, $a, $b",
 893                  [(set rGPR:$dst, (sdiv rGPR:$a, rGPR:$b))]>,
 894                  Requires<[HasDivide]> {
 895   let Inst{31-27} = 0b11111;
 896   let Inst{26-21} = 0b011100;
 897   let Inst{20} = 0b1;
 898   let Inst{15-12} = 0b1111;
 899   let Inst{7-4} = 0b1111;
 900 }
 901
 902 def t2UDIV : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iALUi,
 903                  "udiv", "\t$dst, $a, $b",
 904                  [(set rGPR:$dst, (udiv rGPR:$a, rGPR:$b))]>,
 905                  Requires<[HasDivide]> {
 906   let Inst{31-27} = 0b11111;
 907   let Inst{26-21} = 0b011101;
 908   let Inst{20} = 0b1;
 909   let Inst{15-12} = 0b1111;
 910   let Inst{7-4} = 0b1111;
 911 }
 912
 913 //===----------------------------------------------------------------------===//
 914 //  Load / store Instructions.
 915 //
 916
 917 // Load
 918 let canFoldAsLoad = 1, isReMaterializable = 1  in
 919 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_r,
 920                       UnOpFrag<(load node:$Src)>>;
 921
 922 // Loads with zero extension
 923 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_r,
 924                       UnOpFrag<(zextloadi16 node:$Src)>>;
 925 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_r,
 926                       UnOpFrag<(zextloadi8  node:$Src)>>;
 927
 928 // Loads with sign extension
 929 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_r,
 930                       UnOpFrag<(sextloadi16 node:$Src)>>;
 931 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_r,
 932                       UnOpFrag<(sextloadi8  node:$Src)>>;
 933
 934 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 935 // Load doubleword
 936 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$dst1, rGPR:$dst2),
 937                         (ins t2addrmode_imm8s4:$addr),
 938                         IIC_iLoad_d_i, "ldrd", "\t$dst1, $addr", []>;
 939 def t2LDRDpci : T2Ii8s4<1, 0, 1, (outs rGPR:$dst1, rGPR:$dst2),
 940                         (ins i32imm:$addr), IIC_iLoad_d_i,
 941                        "ldrd", "\t$dst1, $addr", []> {
 942   let Inst{19-16} = 0b1111; // Rn
 943 }
 944 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 945
 946 // zextload i1 -> zextload i8
 947 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
 948             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 949 def : T2Pat<(zextloadi1 t2addrmode_imm8:$addr),
 950             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 951 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
 952             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 953 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
 954             (t2LDRBpci  tconstpool:$addr)>;
 955
 956 // extload -> zextload
 957 // FIXME: Reduce the number of patterns by legalizing extload to zextload
 958 // earlier?
 959 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
 960             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 961 def : T2Pat<(extloadi1  t2addrmode_imm8:$addr),
 962             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 963 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
 964             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 965 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
 966             (t2LDRBpci  tconstpool:$addr)>;
 967
 968 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
 969             (t2LDRBi12  t2addrmode_imm12:$addr)>;
 970 def : T2Pat<(extloadi8  t2addrmode_imm8:$addr),
 971             (t2LDRBi8   t2addrmode_imm8:$addr)>;
 972 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
 973             (t2LDRBs    t2addrmode_so_reg:$addr)>;
 974 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
 975             (t2LDRBpci  tconstpool:$addr)>;
 976
 977 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
 978             (t2LDRHi12  t2addrmode_imm12:$addr)>;
 979 def : T2Pat<(extloadi16 t2addrmode_imm8:$addr),
 980             (t2LDRHi8   t2addrmode_imm8:$addr)>;
 981 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
 982             (t2LDRHs    t2addrmode_so_reg:$addr)>;
 983 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
 984             (t2LDRHpci  tconstpool:$addr)>;
 985
 986 // FIXME: The destination register of the loads and stores can't be PC, but
 987 //        can be SP. We need another regclass (similar to rGPR) to represent
 988 //        that. Not a pressing issue since these are selected manually,
 989 //        not via pattern.
 990
 991 // Indexed loads
 992 let mayLoad = 1, neverHasSideEffects = 1 in {
 993 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$dst, GPR:$base_wb),
 994                             (ins t2addrmode_imm8:$addr),
 995                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
 996                             "ldr", "\t$dst, $addr!", "$addr.base = $base_wb",
 997                             []>;
 998
 999 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1000                             (ins GPR:$base, t2am_imm8_offset:$offset),
1001                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1002                           "ldr", "\t$dst, [$base], $offset", "$base = $base_wb",
1003                             []>;
1004
1005 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1006                             (ins t2addrmode_imm8:$addr),
1007                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1008                             "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb",
1009                             []>;
1010 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1011                             (ins GPR:$base, t2am_imm8_offset:$offset),
1012                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1013                          "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb",
1014                             []>;
1015
1016 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1017                             (ins t2addrmode_imm8:$addr),
1018                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1019                             "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb",
1020                             []>;
1021 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1022                             (ins GPR:$base, t2am_imm8_offset:$offset),
1023                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1024                          "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb",
1025                             []>;
1026
1027 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1028                             (ins t2addrmode_imm8:$addr),
1029                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1030                             "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb",
1031                             []>;
1032 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1033                             (ins GPR:$base, t2am_imm8_offset:$offset),
1034                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1035                         "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb",
1036                             []>;
1037
1038 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1039                             (ins t2addrmode_imm8:$addr),
1040                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1041                             "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb",
1042                             []>;
1043 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1044                             (ins GPR:$base, t2am_imm8_offset:$offset),
1045                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1046                         "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb",
1047                             []>;
1048 } // mayLoad = 1, neverHasSideEffects = 1
1049
1050 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1051 // for disassembly only.
1052 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1053 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1054   : T2Ii8<(outs GPR:$dst), (ins t2addrmode_imm8:$addr), ii, opc,
1055           "\t$dst, $addr", []> {
1056   let Inst{31-27} = 0b11111;
1057   let Inst{26-25} = 0b00;
1058   let Inst{24} = signed;
1059   let Inst{23} = 0;
1060   let Inst{22-21} = type;
1061   let Inst{20} = 1; // load
1062   let Inst{11} = 1;
1063   let Inst{10-8} = 0b110; // PUW.
1064 }
1065
1066 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1067 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1068 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1069 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1070 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1071
1072 // Store
1073 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_r,
1074                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1075 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_r,
1076                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1077 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_r,
1078                    BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1079
1080 // Store doubleword
1081 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1082 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1083                        (ins GPR:$src1, GPR:$src2, t2addrmode_imm8s4:$addr),
1084                IIC_iStore_d_r, "strd", "\t$src1, $addr", []>;
1085
1086 // Indexed stores
1087 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPR:$base_wb),
1088                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1089                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1090                          "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1091              [(set GPR:$base_wb,
1092                    (pre_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1093
1094 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPR:$base_wb),
1095                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1096                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1097                           "str", "\t$src, [$base], $offset", "$base = $base_wb",
1098              [(set GPR:$base_wb,
1099                   (post_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1100
1101 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPR:$base_wb),
1102                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1103                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1104                         "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1105         [(set GPR:$base_wb,
1106               (pre_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1107
1108 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPR:$base_wb),
1109                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1110                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1111                          "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1112        [(set GPR:$base_wb,
1113              (post_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1114
1115 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPR:$base_wb),
1116                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1117                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1118                         "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1119          [(set GPR:$base_wb,
1120                (pre_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1121
1122 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPR:$base_wb),
1123                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1124                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1125                          "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1126         [(set GPR:$base_wb,
1127               (post_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1128
1129 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1130 // only.
1131 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1132 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1133   : T2Ii8<(outs GPR:$src), (ins t2addrmode_imm8:$addr), ii, opc,
1134           "\t$src, $addr", []> {
1135   let Inst{31-27} = 0b11111;
1136   let Inst{26-25} = 0b00;
1137   let Inst{24} = 0; // not signed
1138   let Inst{23} = 0;
1139   let Inst{22-21} = type;
1140   let Inst{20} = 0; // store
1141   let Inst{11} = 1;
1142   let Inst{10-8} = 0b110; // PUW
1143 }
1144
1145 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1146 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1147 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1148
1149 // ldrd / strd pre / post variants
1150 // For disassembly only.
1151
1152 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1153                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1154                  "ldrd", "\t$dst1, $dst2, [$base, $imm]!", []>;
1155
1156 def t2LDRD_POST : T2Ii8s4<0, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1157                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1158                  "ldrd", "\t$dst1, $dst2, [$base], $imm", []>;
1159
1160 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs),
1161                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1162                  IIC_iStore_d_ru, "strd", "\t$src1, $src2, [$base, $imm]!", []>;
1163
1164 def t2STRD_POST : T2Ii8s4<0, 1, 0, (outs),
1165                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1166                  IIC_iStore_d_ru, "strd", "\t$src1, $src2, [$base], $imm", []>;
1167
1168 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1169 // data/instruction access.  These are for disassembly only.
1170 //
1171 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
1172 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
1173 multiclass T2Ipl<bit instr, bit write, string opc> {
1174
1175   def i12 : T2I<(outs), (ins GPR:$base, i32imm:$imm), IIC_iLoad_i, opc,
1176                 "\t[$base, $imm]", []> {
1177     let Inst{31-25} = 0b1111100;
1178     let Inst{24} = instr;
1179     let Inst{23} = 1; // U = 1
1180     let Inst{22} = 0;
1181     let Inst{21} = write;
1182     let Inst{20} = 1;
1183     let Inst{15-12} = 0b1111;
1184   }
1185
1186   def i8 : T2I<(outs), (ins GPR:$base, neg_zero:$imm), IIC_iLoad_i, opc,
1187                 "\t[$base, $imm]", []> {
1188     let Inst{31-25} = 0b1111100;
1189     let Inst{24} = instr;
1190     let Inst{23} = 0; // U = 0
1191     let Inst{22} = 0;
1192     let Inst{21} = write;
1193     let Inst{20} = 1;
1194     let Inst{15-12} = 0b1111;
1195     let Inst{11-8} = 0b1100;
1196   }
1197
1198   def pci : T2I<(outs), (ins GPR:$base, neg_zero:$imm), IIC_iLoad_i, opc,
1199                 "\t[pc, $imm]", []> {
1200     let Inst{31-25} = 0b1111100;
1201     let Inst{24} = instr;
1202     let Inst{23} = ?; // add = (U == 1)
1203     let Inst{22} = 0;
1204     let Inst{21} = write;
1205     let Inst{20} = 1;
1206     let Inst{19-16} = 0b1111; // Rn = 0b1111
1207     let Inst{15-12} = 0b1111;
1208   }
1209
1210   def r : T2I<(outs), (ins GPR:$base, GPR:$a), IIC_iLoad_i, opc,
1211                 "\t[$base, $a]", []> {
1212     let Inst{31-25} = 0b1111100;
1213     let Inst{24} = instr;
1214     let Inst{23} = 0; // add = TRUE for T1
1215     let Inst{22} = 0;
1216     let Inst{21} = write;
1217     let Inst{20} = 1;
1218     let Inst{15-12} = 0b1111;
1219     let Inst{11-6} = 0000000;
1220     let Inst{5-4} = 0b00; // no shift is applied
1221   }
1222
1223   def s : T2I<(outs), (ins GPR:$base, GPR:$a, i32imm:$shamt), IIC_iLoad_i, opc,
1224                 "\t[$base, $a, lsl $shamt]", []> {
1225     let Inst{31-25} = 0b1111100;
1226     let Inst{24} = instr;
1227     let Inst{23} = 0; // add = TRUE for T1
1228     let Inst{22} = 0;
1229     let Inst{21} = write;
1230     let Inst{20} = 1;
1231     let Inst{15-12} = 0b1111;
1232     let Inst{11-6} = 0000000;
1233   }
1234 }
1235
1236 defm t2PLD  : T2Ipl<0, 0, "pld">;
1237 defm t2PLDW : T2Ipl<0, 1, "pldw">;
1238 defm t2PLI  : T2Ipl<1, 0, "pli">;
1239
1240 //===----------------------------------------------------------------------===//
1241 //  Load / store multiple Instructions.
1242 //
1243
1244 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1245 def t2LDM : T2XI<(outs), (ins addrmode4:$addr, pred:$p,
1246                           reglist:$dsts, variable_ops), IIC_iLoad_m,
1247                  "ldm${addr:submode}${p}${addr:wide}\t$addr, $dsts", []> {
1248   let Inst{31-27} = 0b11101;
1249   let Inst{26-25} = 0b00;
1250   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1251   let Inst{22} = 0;
1252   let Inst{21} = 0; // The W bit.
1253   let Inst{20} = 1; // Load
1254 }
1255
1256 def t2LDM_UPD : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1257                                        reglist:$dsts, variable_ops),
1258                       IIC_iLoad_mu,
1259                       "ldm${addr:submode}${p}${addr:wide}\t$addr!, $dsts",
1260                       "$addr.addr = $wb", []> {
1261   let Inst{31-27} = 0b11101;
1262   let Inst{26-25} = 0b00;
1263   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1264   let Inst{22} = 0;
1265   let Inst{21} = 1; // The W bit.
1266   let Inst{20} = 1; // Load
1267 }
1268 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1269
1270 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1271 def t2STM : T2XI<(outs), (ins addrmode4:$addr, pred:$p,
1272                           reglist:$srcs, variable_ops), IIC_iStore_m,
1273                  "stm${addr:submode}${p}${addr:wide}\t$addr, $srcs", []> {
1274   let Inst{31-27} = 0b11101;
1275   let Inst{26-25} = 0b00;
1276   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1277   let Inst{22} = 0;
1278   let Inst{21} = 0; // The W bit.
1279   let Inst{20} = 0; // Store
1280 }
1281
1282 def t2STM_UPD : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1283                                        reglist:$srcs, variable_ops),
1284                       IIC_iStore_m,
1285                       "stm${addr:submode}${p}${addr:wide}\t$addr!, $srcs",
1286                       "$addr.addr = $wb", []> {
1287   let Inst{31-27} = 0b11101;
1288   let Inst{26-25} = 0b00;
1289   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
1290   let Inst{22} = 0;
1291   let Inst{21} = 1; // The W bit.
1292   let Inst{20} = 0; // Store
1293 }
1294 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1295
1296 //===----------------------------------------------------------------------===//
1297 //  Move Instructions.
1298 //
1299
1300 let neverHasSideEffects = 1 in
1301 def t2MOVr : T2sI<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1302                    "mov", ".w\t$dst, $src", []> {
1303   let Inst{31-27} = 0b11101;
1304   let Inst{26-25} = 0b01;
1305   let Inst{24-21} = 0b0010;
1306   let Inst{20} = ?; // The S bit.
1307   let Inst{19-16} = 0b1111; // Rn
1308   let Inst{14-12} = 0b000;
1309   let Inst{7-4} = 0b0000;
1310 }
1311
1312 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1313 let isReMaterializable = 1, isAsCheapAsAMove = 1, AddedComplexity = 1 in
1314 def t2MOVi : T2sI<(outs rGPR:$dst), (ins t2_so_imm:$src), IIC_iMOVi,
1315                    "mov", ".w\t$dst, $src",
1316                    [(set rGPR:$dst, t2_so_imm:$src)]> {
1317   let Inst{31-27} = 0b11110;
1318   let Inst{25} = 0;
1319   let Inst{24-21} = 0b0010;
1320   let Inst{20} = ?; // The S bit.
1321   let Inst{19-16} = 0b1111; // Rn
1322   let Inst{15} = 0;
1323 }
1324
1325 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1326 def t2MOVi16 : T2I<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
1327                    "movw", "\t$dst, $src",
1328                    [(set rGPR:$dst, imm0_65535:$src)]> {
1329   let Inst{31-27} = 0b11110;
1330   let Inst{25} = 1;
1331   let Inst{24-21} = 0b0010;
1332   let Inst{20} = 0; // The S bit.
1333   let Inst{15} = 0;
1334 }
1335
1336 let Constraints = "$src = $dst" in
1337 def t2MOVTi16 : T2I<(outs rGPR:$dst), (ins rGPR:$src, i32imm:$imm), IIC_iMOVi,
1338                     "movt", "\t$dst, $imm",
1339                     [(set rGPR:$dst,
1340                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1341   let Inst{31-27} = 0b11110;
1342   let Inst{25} = 1;
1343   let Inst{24-21} = 0b0110;
1344   let Inst{20} = 0; // The S bit.
1345   let Inst{15} = 0;
1346 }
1347
1348 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1349
1350 //===----------------------------------------------------------------------===//
1351 //  Extend Instructions.
1352 //
1353
1354 // Sign extenders
1355
1356 defm t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1357                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1358 defm t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1359                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1360 defm t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1361
1362 defm t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1363                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1364 defm t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1365                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1366 defm t2SXTAB16 : T2I_exta_rrot_DO<0b010, "sxtab16">;
1367
1368 // TODO: SXT(A){B|H}16 - done for disassembly only
1369
1370 // Zero extenders
1371
1372 let AddedComplexity = 16 in {
1373 defm t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1374                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1375 defm t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1376                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1377 defm t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1378                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1379
1380 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1381 //        The transformation should probably be done as a combiner action
1382 //        instead so we can include a check for masking back in the upper
1383 //        eight bits of the source into the lower eight bits of the result.
1384 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1385 //            (t2UXTB16r_rot rGPR:$Src, 24)>, Requires<[HasT2ExtractPack]>;
1386 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1387             (t2UXTB16r_rot rGPR:$Src, 8)>, Requires<[HasT2ExtractPack]>;
1388
1389 defm t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1390                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1391 defm t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1392                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1393 defm t2UXTAB16 : T2I_exta_rrot_DO<0b011, "uxtab16">;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 //  Arithmetic Instructions.
1398 //
1399
1400 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1401                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1402 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1403                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1404
1405 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1406 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1407                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1408                              BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1409 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1410                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1411                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1412
1413 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1414                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1415 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1416                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1417 defm t2ADCS : T2I_adde_sube_s_irs<0b1010, "adc",
1418                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1419 defm t2SBCS : T2I_adde_sube_s_irs<0b1011, "sbc",
1420                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS)>>;
1421
1422 // RSB
1423 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1424                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1425 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1426                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1427
1428 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1429 // The assume-no-carry-in form uses the negation of the input since add/sub
1430 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1431 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1432 // details.
1433 // The AddedComplexity preferences the first variant over the others since
1434 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1435 let AddedComplexity = 1 in
1436 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1437             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1438 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1439             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1440 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1441             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1442 let AddedComplexity = 1 in
1443 def : T2Pat<(addc       rGPR:$src, imm0_255_neg:$imm),
1444             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1445 def : T2Pat<(addc       rGPR:$src, t2_so_imm_neg:$imm),
1446             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1447 // The with-carry-in form matches bitwise not instead of the negation.
1448 // Effectively, the inverse interpretation of the carry flag already accounts
1449 // for part of the negation.
1450 let AddedComplexity = 1 in
1451 def : T2Pat<(adde       rGPR:$src, imm0_255_not:$imm),
1452             (t2SBCSri   rGPR:$src, imm0_255_not:$imm)>;
1453 def : T2Pat<(adde       rGPR:$src, t2_so_imm_not:$imm),
1454             (t2SBCSri   rGPR:$src, t2_so_imm_not:$imm)>;
1455
1456 // Select Bytes -- for disassembly only
1457
1458 def t2SEL : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), NoItinerary, "sel",
1459                 "\t$dst, $a, $b", []> {
1460   let Inst{31-27} = 0b11111;
1461   let Inst{26-24} = 0b010;
1462   let Inst{23} = 0b1;
1463   let Inst{22-20} = 0b010;
1464   let Inst{15-12} = 0b1111;
1465   let Inst{7} = 0b1;
1466   let Inst{6-4} = 0b000;
1467 }
1468
1469 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1470 // And Miscellaneous operations -- for disassembly only
1471 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1472               list<dag> pat = [/* For disassembly only; pattern left blank */]>
1473   : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), NoItinerary, opc,
1474         "\t$dst, $a, $b", pat> {
1475   let Inst{31-27} = 0b11111;
1476   let Inst{26-23} = 0b0101;
1477   let Inst{22-20} = op22_20;
1478   let Inst{15-12} = 0b1111;
1479   let Inst{7-4} = op7_4;
1480 }
1481
1482 // Saturating add/subtract -- for disassembly only
1483
1484 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1485                         [(set rGPR:$dst, (int_arm_qadd rGPR:$a, rGPR:$b))]>;
1486 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1487 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1488 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1489 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd">;
1490 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub">;
1491 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1492 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1493                         [(set rGPR:$dst, (int_arm_qsub rGPR:$a, rGPR:$b))]>;
1494 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1495 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1496 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1497 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1498 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1499 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1500 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1501 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1502
1503 // Signed/Unsigned add/subtract -- for disassembly only
1504
1505 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1506 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1507 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1508 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1509 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1510 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1511 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1512 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1513 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1514 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1515 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1516 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1517
1518 // Signed/Unsigned halving add/subtract -- for disassembly only
1519
1520 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1521 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1522 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1523 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1524 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1525 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1526 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1527 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1528 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1529 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1530 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1531 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1532
1533 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1534
1535 def t2USAD8   : T2I_mac<0, 0b111, 0b0000, (outs rGPR:$dst),
1536                                            (ins rGPR:$a, rGPR:$b),
1537                         NoItinerary, "usad8", "\t$dst, $a, $b", []> {
1538   let Inst{15-12} = 0b1111;
1539 }
1540 def t2USADA8  : T2I_mac<0, 0b111, 0b0000, (outs rGPR:$dst),
1541                        (ins rGPR:$a, rGPR:$b, rGPR:$acc), NoItinerary, "usada8",
1542                         "\t$dst, $a, $b, $acc", []>;
1543
1544 // Signed/Unsigned saturate -- for disassembly only
1545
1546 def t2SSAT: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a, shift_imm:$sh),
1547                 NoItinerary, "ssat", "\t$dst, $bit_pos, $a$sh",
1548                 [/* For disassembly only; pattern left blank */]> {
1549   let Inst{31-27} = 0b11110;
1550   let Inst{25-22} = 0b1100;
1551   let Inst{20} = 0;
1552   let Inst{15} = 0;
1553 }
1554
1555 def t2SSAT16: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a), NoItinerary,
1556                    "ssat16", "\t$dst, $bit_pos, $a",
1557                    [/* For disassembly only; pattern left blank */]> {
1558   let Inst{31-27} = 0b11110;
1559   let Inst{25-22} = 0b1100;
1560   let Inst{20} = 0;
1561   let Inst{15} = 0;
1562   let Inst{21} = 1;        // sh = '1'
1563   let Inst{14-12} = 0b000; // imm3 = '000'
1564   let Inst{7-6} = 0b00;    // imm2 = '00'
1565 }
1566
1567 def t2USAT: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a, shift_imm:$sh),
1568                 NoItinerary, "usat", "\t$dst, $bit_pos, $a$sh",
1569                 [/* For disassembly only; pattern left blank */]> {
1570   let Inst{31-27} = 0b11110;
1571   let Inst{25-22} = 0b1110;
1572   let Inst{20} = 0;
1573   let Inst{15} = 0;
1574 }
1575
1576 def t2USAT16: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a), NoItinerary,
1577                    "usat16", "\t$dst, $bit_pos, $a",
1578                    [/* For disassembly only; pattern left blank */]> {
1579   let Inst{31-27} = 0b11110;
1580   let Inst{25-22} = 0b1110;
1581   let Inst{20} = 0;
1582   let Inst{15} = 0;
1583   let Inst{21} = 1;        // sh = '1'
1584   let Inst{14-12} = 0b000; // imm3 = '000'
1585   let Inst{7-6} = 0b00;    // imm2 = '00'
1586 }
1587
1588 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1589 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1590
1591 //===----------------------------------------------------------------------===//
1592 //  Shift and rotate Instructions.
1593 //
1594
1595 defm t2LSL  : T2I_sh_ir<0b00, "lsl", BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
1596 defm t2LSR  : T2I_sh_ir<0b01, "lsr", BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
1597 defm t2ASR  : T2I_sh_ir<0b10, "asr", BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
1598 defm t2ROR  : T2I_sh_ir<0b11, "ror", BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
1599
1600 let Uses = [CPSR] in {
1601 def t2RRX : T2sI<(outs rGPR:$dst), (ins rGPR:$src), IIC_iMOVsi,
1602                    "rrx", "\t$dst, $src",
1603                    [(set rGPR:$dst, (ARMrrx rGPR:$src))]> {
1604   let Inst{31-27} = 0b11101;
1605   let Inst{26-25} = 0b01;
1606   let Inst{24-21} = 0b0010;
1607   let Inst{20} = ?; // The S bit.
1608   let Inst{19-16} = 0b1111; // Rn
1609   let Inst{14-12} = 0b000;
1610   let Inst{7-4} = 0b0011;
1611 }
1612 }
1613
1614 let Defs = [CPSR] in {
1615 def t2MOVsrl_flag : T2I<(outs rGPR:$dst), (ins rGPR:$src), IIC_iMOVsi,
1616                         "lsrs", ".w\t$dst, $src, #1",
1617                         [(set rGPR:$dst, (ARMsrl_flag rGPR:$src))]> {
1618   let Inst{31-27} = 0b11101;
1619   let Inst{26-25} = 0b01;
1620   let Inst{24-21} = 0b0010;
1621   let Inst{20} = 1; // The S bit.
1622   let Inst{19-16} = 0b1111; // Rn
1623   let Inst{5-4} = 0b01; // Shift type.
1624   // Shift amount = Inst{14-12:7-6} = 1.
1625   let Inst{14-12} = 0b000;
1626   let Inst{7-6} = 0b01;
1627 }
1628 def t2MOVsra_flag : T2I<(outs rGPR:$dst), (ins rGPR:$src), IIC_iMOVsi,
1629                         "asrs", ".w\t$dst, $src, #1",
1630                         [(set rGPR:$dst, (ARMsra_flag rGPR:$src))]> {
1631   let Inst{31-27} = 0b11101;
1632   let Inst{26-25} = 0b01;
1633   let Inst{24-21} = 0b0010;
1634   let Inst{20} = 1; // The S bit.
1635   let Inst{19-16} = 0b1111; // Rn
1636   let Inst{5-4} = 0b10; // Shift type.
1637   // Shift amount = Inst{14-12:7-6} = 1.
1638   let Inst{14-12} = 0b000;
1639   let Inst{7-6} = 0b01;
1640 }
1641 }
1642
1643 //===----------------------------------------------------------------------===//
1644 //  Bitwise Instructions.
1645 //
1646
1647 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
1648                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1649                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1650 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
1651                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1652                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1653 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
1654                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1655                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1656
1657 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
1658                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1659                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1660
1661 let Constraints = "$src = $dst" in
1662 def t2BFC : T2I<(outs rGPR:$dst), (ins rGPR:$src, bf_inv_mask_imm:$imm),
1663                 IIC_iUNAsi, "bfc", "\t$dst, $imm",
1664                 [(set rGPR:$dst, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
1665   let Inst{31-27} = 0b11110;
1666   let Inst{25} = 1;
1667   let Inst{24-20} = 0b10110;
1668   let Inst{19-16} = 0b1111; // Rn
1669   let Inst{15} = 0;
1670 }
1671
1672 def t2SBFX: T2I<(outs rGPR:$dst), (ins rGPR:$src, imm0_31:$lsb, imm0_31:$width),
1673                  IIC_iUNAsi, "sbfx", "\t$dst, $src, $lsb, $width", []> {
1674   let Inst{31-27} = 0b11110;
1675   let Inst{25} = 1;
1676   let Inst{24-20} = 0b10100;
1677   let Inst{15} = 0;
1678 }
1679
1680 def t2UBFX: T2I<(outs rGPR:$dst), (ins rGPR:$src, imm0_31:$lsb, imm0_31:$width),
1681                  IIC_iUNAsi, "ubfx", "\t$dst, $src, $lsb, $width", []> {
1682   let Inst{31-27} = 0b11110;
1683   let Inst{25} = 1;
1684   let Inst{24-20} = 0b11100;
1685   let Inst{15} = 0;
1686 }
1687
1688 // A8.6.18  BFI - Bitfield insert (Encoding T1)
1689 let Constraints = "$src = $dst" in
1690 def t2BFI : T2I<(outs rGPR:$dst),
1691                 (ins rGPR:$src, rGPR:$val, bf_inv_mask_imm:$imm),
1692                 IIC_iBITi, "bfi", "\t$dst, $val, $imm",
1693                 [(set rGPR:$dst, (ARMbfi rGPR:$src, rGPR:$val,
1694                                  bf_inv_mask_imm:$imm))]> {
1695   let Inst{31-27} = 0b11110;
1696   let Inst{25} = 1;
1697   let Inst{24-20} = 0b10110;
1698   let Inst{15} = 0;
1699 }
1700
1701 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
1702                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1703                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>, 0, "">;
1704
1705 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
1706 let AddedComplexity = 1 in
1707 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
1708                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
1709                           UnOpFrag<(not node:$Src)>, 1, 1>;
1710
1711
1712 let AddedComplexity = 1 in
1713 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
1714             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
1715
1716 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
1717 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
1718             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
1719             Requires<[IsThumb2]>;
1720
1721 def : T2Pat<(t2_so_imm_not:$src),
1722             (t2MVNi t2_so_imm_not:$src)>;
1723
1724 //===----------------------------------------------------------------------===//
1725 //  Multiply Instructions.
1726 //
1727 let isCommutable = 1 in
1728 def t2MUL: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
1729                 "mul", "\t$dst, $a, $b",
1730                 [(set rGPR:$dst, (mul rGPR:$a, rGPR:$b))]> {
1731   let Inst{31-27} = 0b11111;
1732   let Inst{26-23} = 0b0110;
1733   let Inst{22-20} = 0b000;
1734   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1735   let Inst{7-4} = 0b0000; // Multiply
1736 }
1737
1738 def t2MLA: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1739                 "mla", "\t$dst, $a, $b, $c",
1740                 [(set rGPR:$dst, (add (mul rGPR:$a, rGPR:$b), rGPR:$c))]> {
1741   let Inst{31-27} = 0b11111;
1742   let Inst{26-23} = 0b0110;
1743   let Inst{22-20} = 0b000;
1744   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1745   let Inst{7-4} = 0b0000; // Multiply
1746 }
1747
1748 def t2MLS: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1749                 "mls", "\t$dst, $a, $b, $c",
1750                 [(set rGPR:$dst, (sub rGPR:$c, (mul rGPR:$a, rGPR:$b)))]> {
1751   let Inst{31-27} = 0b11111;
1752   let Inst{26-23} = 0b0110;
1753   let Inst{22-20} = 0b000;
1754   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1755   let Inst{7-4} = 0b0001; // Multiply and Subtract
1756 }
1757
1758 // Extra precision multiplies with low / high results
1759 let neverHasSideEffects = 1 in {
1760 let isCommutable = 1 in {
1761 def t2SMULL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
1762                   (ins rGPR:$a, rGPR:$b), IIC_iMUL64,
1763                    "smull", "\t$ldst, $hdst, $a, $b", []> {
1764   let Inst{31-27} = 0b11111;
1765   let Inst{26-23} = 0b0111;
1766   let Inst{22-20} = 0b000;
1767   let Inst{7-4} = 0b0000;
1768 }
1769
1770 def t2UMULL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
1771                   (ins rGPR:$a, rGPR:$b), IIC_iMUL64,
1772                    "umull", "\t$ldst, $hdst, $a, $b", []> {
1773   let Inst{31-27} = 0b11111;
1774   let Inst{26-23} = 0b0111;
1775   let Inst{22-20} = 0b010;
1776   let Inst{7-4} = 0b0000;
1777 }
1778 } // isCommutable
1779
1780 // Multiply + accumulate
1781 def t2SMLAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
1782                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
1783                   "smlal", "\t$ldst, $hdst, $a, $b", []>{
1784   let Inst{31-27} = 0b11111;
1785   let Inst{26-23} = 0b0111;
1786   let Inst{22-20} = 0b100;
1787   let Inst{7-4} = 0b0000;
1788 }
1789
1790 def t2UMLAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
1791                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
1792                   "umlal", "\t$ldst, $hdst, $a, $b", []>{
1793   let Inst{31-27} = 0b11111;
1794   let Inst{26-23} = 0b0111;
1795   let Inst{22-20} = 0b110;
1796   let Inst{7-4} = 0b0000;
1797 }
1798
1799 def t2UMAAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
1800                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
1801                   "umaal", "\t$ldst, $hdst, $a, $b", []>{
1802   let Inst{31-27} = 0b11111;
1803   let Inst{26-23} = 0b0111;
1804   let Inst{22-20} = 0b110;
1805   let Inst{7-4} = 0b0110;
1806 }
1807 } // neverHasSideEffects
1808
1809 // Rounding variants of the below included for disassembly only
1810
1811 // Most significant word multiply
1812 def t2SMMUL : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
1813                   "smmul", "\t$dst, $a, $b",
1814                   [(set rGPR:$dst, (mulhs rGPR:$a, rGPR:$b))]> {
1815   let Inst{31-27} = 0b11111;
1816   let Inst{26-23} = 0b0110;
1817   let Inst{22-20} = 0b101;
1818   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1819   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1820 }
1821
1822 def t2SMMULR : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
1823                   "smmulr", "\t$dst, $a, $b", []> {
1824   let Inst{31-27} = 0b11111;
1825   let Inst{26-23} = 0b0110;
1826   let Inst{22-20} = 0b101;
1827   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1828   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1829 }
1830
1831 def t2SMMLA : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1832                   "smmla", "\t$dst, $a, $b, $c",
1833                   [(set rGPR:$dst, (add (mulhs rGPR:$a, rGPR:$b), rGPR:$c))]> {
1834   let Inst{31-27} = 0b11111;
1835   let Inst{26-23} = 0b0110;
1836   let Inst{22-20} = 0b101;
1837   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1838   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1839 }
1840
1841 def t2SMMLAR: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1842                   "smmlar", "\t$dst, $a, $b, $c", []> {
1843   let Inst{31-27} = 0b11111;
1844   let Inst{26-23} = 0b0110;
1845   let Inst{22-20} = 0b101;
1846   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1847   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1848 }
1849
1850 def t2SMMLS: T2I <(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1851                    "smmls", "\t$dst, $a, $b, $c",
1852                    [(set rGPR:$dst, (sub rGPR:$c, (mulhs rGPR:$a, rGPR:$b)))]> {
1853   let Inst{31-27} = 0b11111;
1854   let Inst{26-23} = 0b0110;
1855   let Inst{22-20} = 0b110;
1856   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1857   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
1858 }
1859
1860 def t2SMMLSR:T2I <(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
1861                    "smmlsr", "\t$dst, $a, $b, $c", []> {
1862   let Inst{31-27} = 0b11111;
1863   let Inst{26-23} = 0b0110;
1864   let Inst{22-20} = 0b110;
1865   let Inst{15-12} = {?, ?, ?, ?}; // Ra
1866   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
1867 }
1868
1869 multiclass T2I_smul<string opc, PatFrag opnode> {
1870   def BB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1871               !strconcat(opc, "bb"), "\t$dst, $a, $b",
1872               [(set rGPR:$dst, (opnode (sext_inreg rGPR:$a, i16),
1873                                       (sext_inreg rGPR:$b, i16)))]> {
1874     let Inst{31-27} = 0b11111;
1875     let Inst{26-23} = 0b0110;
1876     let Inst{22-20} = 0b001;
1877     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1878     let Inst{7-6} = 0b00;
1879     let Inst{5-4} = 0b00;
1880   }
1881
1882   def BT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1883               !strconcat(opc, "bt"), "\t$dst, $a, $b",
1884               [(set rGPR:$dst, (opnode (sext_inreg rGPR:$a, i16),
1885                                       (sra rGPR:$b, (i32 16))))]> {
1886     let Inst{31-27} = 0b11111;
1887     let Inst{26-23} = 0b0110;
1888     let Inst{22-20} = 0b001;
1889     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1890     let Inst{7-6} = 0b00;
1891     let Inst{5-4} = 0b01;
1892   }
1893
1894   def TB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1895               !strconcat(opc, "tb"), "\t$dst, $a, $b",
1896               [(set rGPR:$dst, (opnode (sra rGPR:$a, (i32 16)),
1897                                       (sext_inreg rGPR:$b, i16)))]> {
1898     let Inst{31-27} = 0b11111;
1899     let Inst{26-23} = 0b0110;
1900     let Inst{22-20} = 0b001;
1901     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1902     let Inst{7-6} = 0b00;
1903     let Inst{5-4} = 0b10;
1904   }
1905
1906   def TT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1907               !strconcat(opc, "tt"), "\t$dst, $a, $b",
1908               [(set rGPR:$dst, (opnode (sra rGPR:$a, (i32 16)),
1909                                       (sra rGPR:$b, (i32 16))))]> {
1910     let Inst{31-27} = 0b11111;
1911     let Inst{26-23} = 0b0110;
1912     let Inst{22-20} = 0b001;
1913     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1914     let Inst{7-6} = 0b00;
1915     let Inst{5-4} = 0b11;
1916   }
1917
1918   def WB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1919               !strconcat(opc, "wb"), "\t$dst, $a, $b",
1920               [(set rGPR:$dst, (sra (opnode rGPR:$a,
1921                                     (sext_inreg rGPR:$b, i16)), (i32 16)))]> {
1922     let Inst{31-27} = 0b11111;
1923     let Inst{26-23} = 0b0110;
1924     let Inst{22-20} = 0b011;
1925     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1926     let Inst{7-6} = 0b00;
1927     let Inst{5-4} = 0b00;
1928   }
1929
1930   def WT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
1931               !strconcat(opc, "wt"), "\t$dst, $a, $b",
1932               [(set rGPR:$dst, (sra (opnode rGPR:$a,
1933                                     (sra rGPR:$b, (i32 16))), (i32 16)))]> {
1934     let Inst{31-27} = 0b11111;
1935     let Inst{26-23} = 0b0110;
1936     let Inst{22-20} = 0b011;
1937     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
1938     let Inst{7-6} = 0b00;
1939     let Inst{5-4} = 0b01;
1940   }
1941 }
1942
1943
1944 multiclass T2I_smla<string opc, PatFrag opnode> {
1945   def BB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
1946               !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1947               [(set rGPR:$dst, (add rGPR:$acc,
1948                                (opnode (sext_inreg rGPR:$a, i16),
1949                                        (sext_inreg rGPR:$b, i16))))]> {
1950     let Inst{31-27} = 0b11111;
1951     let Inst{26-23} = 0b0110;
1952     let Inst{22-20} = 0b001;
1953     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1954     let Inst{7-6} = 0b00;
1955     let Inst{5-4} = 0b00;
1956   }
1957
1958   def BT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
1959              !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1960              [(set rGPR:$dst, (add rGPR:$acc, (opnode (sext_inreg rGPR:$a, i16),
1961                                                   (sra rGPR:$b, (i32 16)))))]> {
1962     let Inst{31-27} = 0b11111;
1963     let Inst{26-23} = 0b0110;
1964     let Inst{22-20} = 0b001;
1965     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1966     let Inst{7-6} = 0b00;
1967     let Inst{5-4} = 0b01;
1968   }
1969
1970   def TB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
1971               !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1972               [(set rGPR:$dst, (add rGPR:$acc, (opnode (sra rGPR:$a, (i32 16)),
1973                                                 (sext_inreg rGPR:$b, i16))))]> {
1974     let Inst{31-27} = 0b11111;
1975     let Inst{26-23} = 0b0110;
1976     let Inst{22-20} = 0b001;
1977     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1978     let Inst{7-6} = 0b00;
1979     let Inst{5-4} = 0b10;
1980   }
1981
1982   def TT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
1983               !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1984              [(set rGPR:$dst, (add rGPR:$acc, (opnode (sra rGPR:$a, (i32 16)),
1985                                                   (sra rGPR:$b, (i32 16)))))]> {
1986     let Inst{31-27} = 0b11111;
1987     let Inst{26-23} = 0b0110;
1988     let Inst{22-20} = 0b001;
1989     let Inst{15-12} = {?, ?, ?, ?}; // Ra
1990     let Inst{7-6} = 0b00;
1991     let Inst{5-4} = 0b11;
1992   }
1993
1994   def WB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
1995               !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1996               [(set rGPR:$dst, (add rGPR:$acc, (sra (opnode rGPR:$a,
1997                                      (sext_inreg rGPR:$b, i16)), (i32 16))))]> {
1998     let Inst{31-27} = 0b11111;
1999     let Inst{26-23} = 0b0110;
2000     let Inst{22-20} = 0b011;
2001     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2002     let Inst{7-6} = 0b00;
2003     let Inst{5-4} = 0b00;
2004   }
2005
2006   def WT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2007               !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
2008               [(set rGPR:$dst, (add rGPR:$acc, (sra (opnode rGPR:$a,
2009                                        (sra rGPR:$b, (i32 16))), (i32 16))))]> {
2010     let Inst{31-27} = 0b11111;
2011     let Inst{26-23} = 0b0110;
2012     let Inst{22-20} = 0b011;
2013     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2014     let Inst{7-6} = 0b00;
2015     let Inst{5-4} = 0b01;
2016   }
2017 }
2018
2019 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2020 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2021
2022 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2023 def t2SMLALBB : T2I_mac<1, 0b100, 0b1000, (outs rGPR:$ldst,rGPR:$hdst),
2024          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
2025            [/* For disassembly only; pattern left blank */]>;
2026 def t2SMLALBT : T2I_mac<1, 0b100, 0b1001, (outs rGPR:$ldst,rGPR:$hdst),
2027          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
2028            [/* For disassembly only; pattern left blank */]>;
2029 def t2SMLALTB : T2I_mac<1, 0b100, 0b1010, (outs rGPR:$ldst,rGPR:$hdst),
2030          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
2031            [/* For disassembly only; pattern left blank */]>;
2032 def t2SMLALTT : T2I_mac<1, 0b100, 0b1011, (outs rGPR:$ldst,rGPR:$hdst),
2033          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
2034            [/* For disassembly only; pattern left blank */]>;
2035
2036 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2037 // These are for disassembly only.
2038
2039 def t2SMUAD: T2I_mac<0, 0b010, 0b0000, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2040                      IIC_iMAC32, "smuad", "\t$dst, $a, $b", []> {
2041   let Inst{15-12} = 0b1111;
2042 }
2043 def t2SMUADX:T2I_mac<0, 0b010, 0b0001, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2044                      IIC_iMAC32, "smuadx", "\t$dst, $a, $b", []> {
2045   let Inst{15-12} = 0b1111;
2046 }
2047 def t2SMUSD: T2I_mac<0, 0b100, 0b0000, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2048                      IIC_iMAC32, "smusd", "\t$dst, $a, $b", []> {
2049   let Inst{15-12} = 0b1111;
2050 }
2051 def t2SMUSDX:T2I_mac<0, 0b100, 0b0001, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2052                      IIC_iMAC32, "smusdx", "\t$dst, $a, $b", []> {
2053   let Inst{15-12} = 0b1111;
2054 }
2055 def t2SMLAD   : T2I_mac<0, 0b010, 0b0000, (outs rGPR:$dst),
2056                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlad",
2057                         "\t$dst, $a, $b, $acc", []>;
2058 def t2SMLADX  : T2I_mac<0, 0b010, 0b0001, (outs rGPR:$dst),
2059                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smladx",
2060                         "\t$dst, $a, $b, $acc", []>;
2061 def t2SMLSD   : T2I_mac<0, 0b100, 0b0000, (outs rGPR:$dst),
2062                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlsd",
2063                         "\t$dst, $a, $b, $acc", []>;
2064 def t2SMLSDX  : T2I_mac<0, 0b100, 0b0001, (outs rGPR:$dst),
2065                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlsdx",
2066                         "\t$dst, $a, $b, $acc", []>;
2067 def t2SMLALD  : T2I_mac<1, 0b100, 0b1100, (outs rGPR:$ldst,rGPR:$hdst),
2068                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlald",
2069                         "\t$ldst, $hdst, $a, $b", []>;
2070 def t2SMLALDX : T2I_mac<1, 0b100, 0b1101, (outs rGPR:$ldst,rGPR:$hdst),
2071                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaldx",
2072                         "\t$ldst, $hdst, $a, $b", []>;
2073 def t2SMLSLD  : T2I_mac<1, 0b101, 0b1100, (outs rGPR:$ldst,rGPR:$hdst),
2074                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlsld",
2075                         "\t$ldst, $hdst, $a, $b", []>;
2076 def t2SMLSLDX : T2I_mac<1, 0b101, 0b1101, (outs rGPR:$ldst,rGPR:$hdst),
2077                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlsldx",
2078                         "\t$ldst, $hdst, $a, $b", []>;
2079
2080 //===----------------------------------------------------------------------===//
2081 //  Misc. Arithmetic Instructions.
2082 //
2083
2084 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2085       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2086   : T2I<oops, iops, itin, opc, asm, pattern> {
2087   let Inst{31-27} = 0b11111;
2088   let Inst{26-22} = 0b01010;
2089   let Inst{21-20} = op1;
2090   let Inst{15-12} = 0b1111;
2091   let Inst{7-6} = 0b10;
2092   let Inst{5-4} = op2;
2093 }
2094
2095 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2096                     "clz", "\t$dst, $src", [(set rGPR:$dst, (ctlz rGPR:$src))]>;
2097
2098 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2099                       "rbit", "\t$dst, $src",
2100                       [(set rGPR:$dst, (ARMrbit rGPR:$src))]>;
2101
2102 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2103                  "rev", ".w\t$dst, $src", [(set rGPR:$dst, (bswap rGPR:$src))]>;
2104
2105 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2106                        "rev16", ".w\t$dst, $src",
2107                 [(set rGPR:$dst,
2108                     (or (and (srl rGPR:$src, (i32 8)), 0xFF),
2109                         (or (and (shl rGPR:$src, (i32 8)), 0xFF00),
2110                             (or (and (srl rGPR:$src, (i32 8)), 0xFF0000),
2111                                (and (shl rGPR:$src, (i32 8)), 0xFF000000)))))]>;
2112
2113 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2114                        "revsh", ".w\t$dst, $src",
2115                  [(set rGPR:$dst,
2116                     (sext_inreg
2117                       (or (srl (and rGPR:$src, 0xFF00), (i32 8)),
2118                           (shl rGPR:$src, (i32 8))), i16))]>;
2119
2120 def t2PKHBT : T2I<(outs rGPR:$dst), (ins rGPR:$src1, rGPR:$src2, shift_imm:$sh),
2121                   IIC_iBITsi, "pkhbt", "\t$dst, $src1, $src2$sh",
2122                   [(set rGPR:$dst, (or (and rGPR:$src1, 0xFFFF),
2123                                       (and (shl rGPR:$src2, lsl_amt:$sh),
2124                                            0xFFFF0000)))]>,
2125                   Requires<[HasT2ExtractPack]> {
2126   let Inst{31-27} = 0b11101;
2127   let Inst{26-25} = 0b01;
2128   let Inst{24-20} = 0b01100;
2129   let Inst{5} = 0; // BT form
2130   let Inst{4} = 0;
2131 }
2132
2133 // Alternate cases for PKHBT where identities eliminate some nodes.
2134 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2135             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2136             Requires<[HasT2ExtractPack]>;
2137 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2138             (t2PKHBT rGPR:$src1, rGPR:$src2, (lsl_shift_imm imm16_31:$sh))>,
2139             Requires<[HasT2ExtractPack]>;
2140
2141 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2142 // will match the pattern below.
2143 def t2PKHTB : T2I<(outs rGPR:$dst), (ins rGPR:$src1, rGPR:$src2, shift_imm:$sh),
2144                   IIC_iBITsi, "pkhtb", "\t$dst, $src1, $src2$sh",
2145                   [(set rGPR:$dst, (or (and rGPR:$src1, 0xFFFF0000),
2146                                        (and (sra rGPR:$src2, asr_amt:$sh),
2147                                             0xFFFF)))]>,
2148                   Requires<[HasT2ExtractPack]> {
2149   let Inst{31-27} = 0b11101;
2150   let Inst{26-25} = 0b01;
2151   let Inst{24-20} = 0b01100;
2152   let Inst{5} = 1; // TB form
2153   let Inst{4} = 0;
2154 }
2155
2156 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2157 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2158 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2159             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm16_31:$sh))>,
2160             Requires<[HasT2ExtractPack]>;
2161 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2162                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2163             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm1_15:$sh))>,
2164             Requires<[HasT2ExtractPack]>;
2165
2166 //===----------------------------------------------------------------------===//
2167 //  Comparison Instructions...
2168 //
2169 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2170                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2171                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2172 defm t2CMPz : T2I_cmp_irs<0b1101, "cmp",
2173                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2174                           BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2175
2176 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2177 //       Compare-to-zero still works out, just not the relationals
2178 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2179 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2180 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2181                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2182                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2183
2184 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2185 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2186
2187 def : T2Pat<(ARMcmpZ  GPR:$src, t2_so_imm_neg:$imm),
2188             (t2CMNzri GPR:$src, t2_so_imm_neg:$imm)>;
2189
2190 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2191                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2192                           BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>>;
2193 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2194                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2195                           BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>>;
2196
2197 // Conditional moves
2198 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2199 // a two-value operand where a dag node expects two operands. :(
2200 let neverHasSideEffects = 1 in {
2201 def t2MOVCCr : T2I<(outs rGPR:$dst), (ins rGPR:$false, rGPR:$true), IIC_iCMOVr,
2202                    "mov", ".w\t$dst, $true",
2203    [/*(set rGPR:$dst, (ARMcmov rGPR:$false, rGPR:$true, imm:$cc, CCR:$ccr))*/]>,
2204                 RegConstraint<"$false = $dst"> {
2205   let Inst{31-27} = 0b11101;
2206   let Inst{26-25} = 0b01;
2207   let Inst{24-21} = 0b0010;
2208   let Inst{20} = 0; // The S bit.
2209   let Inst{19-16} = 0b1111; // Rn
2210   let Inst{14-12} = 0b000;
2211   let Inst{7-4} = 0b0000;
2212 }
2213
2214 def t2MOVCCi : T2I<(outs rGPR:$dst), (ins rGPR:$false, t2_so_imm:$true),
2215                    IIC_iCMOVi, "mov", ".w\t$dst, $true",
2216 [/*(set rGPR:$dst,(ARMcmov rGPR:$false,t2_so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2217                    RegConstraint<"$false = $dst"> {
2218   let Inst{31-27} = 0b11110;
2219   let Inst{25} = 0;
2220   let Inst{24-21} = 0b0010;
2221   let Inst{20} = 0; // The S bit.
2222   let Inst{19-16} = 0b1111; // Rn
2223   let Inst{15} = 0;
2224 }
2225
2226 def t2MOVCCi16 : T2I<(outs rGPR:$dst), (ins rGPR:$false, i32imm:$src),
2227                       IIC_iMOVi,
2228                       "movw", "\t$dst, $src", []>,
2229                       RegConstraint<"$false = $dst"> {
2230   let Inst{31-27} = 0b11110;
2231   let Inst{25} = 1;
2232   let Inst{24-21} = 0b0010;
2233   let Inst{20} = 0; // The S bit.
2234   let Inst{15} = 0;
2235 }
2236
2237 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2238                    string opc, string asm, list<dag> pattern>
2239   : T2I<oops, iops, itin, opc, asm, pattern> {
2240   let Inst{31-27} = 0b11101;
2241   let Inst{26-25} = 0b01;
2242   let Inst{24-21} = 0b0010;
2243   let Inst{20} = 0; // The S bit.
2244   let Inst{19-16} = 0b1111; // Rn
2245   let Inst{5-4} = opcod; // Shift type.
2246 }
2247 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$dst),
2248                              (ins rGPR:$false, rGPR:$true, i32imm:$rhs),
2249                              IIC_iCMOVsi, "lsl", ".w\t$dst, $true, $rhs", []>,
2250                  RegConstraint<"$false = $dst">;
2251 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$dst),
2252                              (ins rGPR:$false, rGPR:$true, i32imm:$rhs),
2253                              IIC_iCMOVsi, "lsr", ".w\t$dst, $true, $rhs", []>,
2254                  RegConstraint<"$false = $dst">;
2255 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$dst),
2256                              (ins rGPR:$false, rGPR:$true, i32imm:$rhs),
2257                              IIC_iCMOVsi, "asr", ".w\t$dst, $true, $rhs", []>,
2258                  RegConstraint<"$false = $dst">;
2259 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$dst),
2260                              (ins rGPR:$false, rGPR:$true, i32imm:$rhs),
2261                              IIC_iCMOVsi, "ror", ".w\t$dst, $true, $rhs", []>,
2262                  RegConstraint<"$false = $dst">;
2263 } // neverHasSideEffects
2264
2265 //===----------------------------------------------------------------------===//
2266 // Atomic operations intrinsics
2267 //
2268
2269 // memory barriers protect the atomic sequences
2270 let hasSideEffects = 1 in {
2271 def t2DMBsy : AInoP<(outs), (ins), ThumbFrm, NoItinerary, "dmb", "",
2272                     [(ARMMemBarrier)]>, Requires<[IsThumb, HasDB]> {
2273   let Inst{31-4} = 0xF3BF8F5;
2274   // FIXME: add support for options other than a full system DMB
2275   let Inst{3-0} = 0b1111;
2276 }
2277
2278 def t2DSBsy : AInoP<(outs), (ins), ThumbFrm, NoItinerary, "dsb", "",
2279                     [(ARMSyncBarrier)]>, Requires<[IsThumb, HasDB]> {
2280   let Inst{31-4} = 0xF3BF8F4;
2281   // FIXME: add support for options other than a full system DSB
2282   let Inst{3-0} = 0b1111;
2283 }
2284 }
2285
2286 // Helper class for multiclass T2MemB -- for disassembly only
2287 class T2I_memb<string opc, string asm>
2288   : T2I<(outs), (ins), NoItinerary, opc, asm,
2289         [/* For disassembly only; pattern left blank */]>,
2290     Requires<[IsThumb2, HasV7]> {
2291   let Inst{31-20} = 0xf3b;
2292   let Inst{15-14} = 0b10;
2293   let Inst{12} = 0;
2294 }
2295
2296 multiclass T2MemB<bits<4> op7_4, string opc> {
2297
2298   def st : T2I_memb<opc, "\tst"> {
2299     let Inst{7-4} = op7_4;
2300     let Inst{3-0} = 0b1110;
2301   }
2302
2303   def ish : T2I_memb<opc, "\tish"> {
2304     let Inst{7-4} = op7_4;
2305     let Inst{3-0} = 0b1011;
2306   }
2307
2308   def ishst : T2I_memb<opc, "\tishst"> {
2309     let Inst{7-4} = op7_4;
2310     let Inst{3-0} = 0b1010;
2311   }
2312
2313   def nsh : T2I_memb<opc, "\tnsh"> {
2314     let Inst{7-4} = op7_4;
2315     let Inst{3-0} = 0b0111;
2316   }
2317
2318   def nshst : T2I_memb<opc, "\tnshst"> {
2319     let Inst{7-4} = op7_4;
2320     let Inst{3-0} = 0b0110;
2321   }
2322
2323   def osh : T2I_memb<opc, "\tosh"> {
2324     let Inst{7-4} = op7_4;
2325     let Inst{3-0} = 0b0011;
2326   }
2327
2328   def oshst : T2I_memb<opc, "\toshst"> {
2329     let Inst{7-4} = op7_4;
2330     let Inst{3-0} = 0b0010;
2331   }
2332 }
2333
2334 // These DMB variants are for disassembly only.
2335 defm t2DMB : T2MemB<0b0101, "dmb">;
2336
2337 // These DSB variants are for disassembly only.
2338 defm t2DSB : T2MemB<0b0100, "dsb">;
2339
2340 // ISB has only full system option -- for disassembly only
2341 def t2ISBsy : T2I_memb<"isb", ""> {
2342   let Inst{7-4} = 0b0110;
2343   let Inst{3-0} = 0b1111;
2344 }
2345
2346 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2347                 InstrItinClass itin, string opc, string asm, string cstr,
2348                 list<dag> pattern, bits<4> rt2 = 0b1111>
2349   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2350   let Inst{31-27} = 0b11101;
2351   let Inst{26-20} = 0b0001101;
2352   let Inst{11-8} = rt2;
2353   let Inst{7-6} = 0b01;
2354   let Inst{5-4} = opcod;
2355   let Inst{3-0} = 0b1111;
2356 }
2357 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2358                 InstrItinClass itin, string opc, string asm, string cstr,
2359                 list<dag> pattern, bits<4> rt2 = 0b1111>
2360   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2361   let Inst{31-27} = 0b11101;
2362   let Inst{26-20} = 0b0001100;
2363   let Inst{11-8} = rt2;
2364   let Inst{7-6} = 0b01;
2365   let Inst{5-4} = opcod;
2366 }
2367
2368 let mayLoad = 1 in {
2369 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2370                          Size4Bytes, NoItinerary, "ldrexb", "\t$dest, [$ptr]",
2371                          "", []>;
2372 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2373                          Size4Bytes, NoItinerary, "ldrexh", "\t$dest, [$ptr]",
2374                          "", []>;
2375 def t2LDREX  : Thumb2I<(outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2376                        Size4Bytes, NoItinerary,
2377                        "ldrex", "\t$dest, [$ptr]", "",
2378                       []> {
2379   let Inst{31-27} = 0b11101;
2380   let Inst{26-20} = 0b0000101;
2381   let Inst{11-8} = 0b1111;
2382   let Inst{7-0} = 0b00000000; // imm8 = 0
2383 }
2384 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$dest, rGPR:$dest2), (ins rGPR:$ptr),
2385                          AddrModeNone, Size4Bytes, NoItinerary,
2386                          "ldrexd", "\t$dest, $dest2, [$ptr]", "",
2387                          [], {?, ?, ?, ?}>;
2388 }
2389
2390 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2391 def t2STREXB : T2I_strex<0b00, (outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2392                          AddrModeNone, Size4Bytes, NoItinerary,
2393                          "strexb", "\t$success, $src, [$ptr]", "", []>;
2394 def t2STREXH : T2I_strex<0b01, (outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2395                          AddrModeNone, Size4Bytes, NoItinerary,
2396                          "strexh", "\t$success, $src, [$ptr]", "", []>;
2397 def t2STREX  : Thumb2I<(outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2398                        AddrModeNone, Size4Bytes, NoItinerary,
2399                        "strex", "\t$success, $src, [$ptr]", "",
2400                       []> {
2401   let Inst{31-27} = 0b11101;
2402   let Inst{26-20} = 0b0000100;
2403   let Inst{7-0} = 0b00000000; // imm8 = 0
2404 }
2405 def t2STREXD : T2I_strex<0b11, (outs rGPR:$success),
2406                          (ins rGPR:$src, rGPR:$src2, rGPR:$ptr),
2407                          AddrModeNone, Size4Bytes, NoItinerary,
2408                          "strexd", "\t$success, $src, $src2, [$ptr]", "", [],
2409                          {?, ?, ?, ?}>;
2410 }
2411
2412 // Clear-Exclusive is for disassembly only.
2413 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "",
2414                   [/* For disassembly only; pattern left blank */]>,
2415             Requires<[IsARM, HasV7]>  {
2416   let Inst{31-20} = 0xf3b;
2417   let Inst{15-14} = 0b10;
2418   let Inst{12} = 0;
2419   let Inst{7-4} = 0b0010;
2420 }
2421
2422 //===----------------------------------------------------------------------===//
2423 // TLS Instructions
2424 //
2425
2426 // __aeabi_read_tp preserves the registers r1-r3.
2427 let isCall = 1,
2428   Defs = [R0, R12, LR, CPSR] in {
2429   def t2TPsoft : T2XI<(outs), (ins), IIC_Br,
2430                      "bl\t__aeabi_read_tp",
2431                      [(set R0, ARMthread_pointer)]> {
2432     let Inst{31-27} = 0b11110;
2433     let Inst{15-14} = 0b11;
2434     let Inst{12} = 1;
2435   }
2436 }
2437
2438 //===----------------------------------------------------------------------===//
2439 // SJLJ Exception handling intrinsics
2440 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2441 //   address and save #0 in R0 for the non-longjmp case.
2442 //   Since by its nature we may be coming from some other function to get
2443 //   here, and we're using the stack frame for the containing function to
2444 //   save/restore registers, we can't keep anything live in regs across
2445 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2446 //   when we get here from a longjmp(). We force everthing out of registers
2447 //   except for our own input by listing the relevant registers in Defs. By
2448 //   doing so, we also cause the prologue/epilogue code to actively preserve
2449 //   all of the callee-saved resgisters, which is exactly what we want.
2450 //   $val is a scratch register for our use.
2451 let Defs =
2452   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2453     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2454     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2455     D31 ], hasSideEffects = 1, isBarrier = 1 in {
2456   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2457                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2458                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2459                              Requires<[IsThumb2, HasVFP2]>;
2460 }
2461
2462 let Defs =
2463   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
2464   hasSideEffects = 1, isBarrier = 1 in {
2465   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2466                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2467                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2468                                   Requires<[IsThumb2, NoVFP]>;
2469 }
2470
2471
2472 //===----------------------------------------------------------------------===//
2473 // Control-Flow Instructions
2474 //
2475
2476 // FIXME: remove when we have a way to marking a MI with these properties.
2477 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
2478 // operand list.
2479 // FIXME: Should pc be an implicit operand like PICADD, etc?
2480 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2481     hasExtraDefRegAllocReq = 1 in
2482   def t2LDM_RET : T2XIt<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
2483                                          reglist:$dsts, variable_ops),
2484                         IIC_iLoad_mBr,
2485                         "ldm${addr:submode}${p}${addr:wide}\t$addr!, $dsts",
2486                         "$addr.addr = $wb", []> {
2487   let Inst{31-27} = 0b11101;
2488   let Inst{26-25} = 0b00;
2489   let Inst{24-23} = {?, ?}; // IA: '01', DB: '10'
2490   let Inst{22} = 0;
2491   let Inst{21} = 1; // The W bit.
2492   let Inst{20} = 1; // Load
2493 }
2494
2495 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2496 let isPredicable = 1 in
2497 def t2B   : T2XI<(outs), (ins brtarget:$target), IIC_Br,
2498                  "b.w\t$target",
2499                  [(br bb:$target)]> {
2500   let Inst{31-27} = 0b11110;
2501   let Inst{15-14} = 0b10;
2502   let Inst{12} = 1;
2503 }
2504
2505 let isNotDuplicable = 1, isIndirectBranch = 1 in {
2506 def t2BR_JT :
2507     T2JTI<(outs),
2508           (ins GPR:$target, GPR:$index, jt2block_operand:$jt, i32imm:$id),
2509            IIC_Br, "mov\tpc, $target$jt",
2510           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]> {
2511   let Inst{31-27} = 0b11101;
2512   let Inst{26-20} = 0b0100100;
2513   let Inst{19-16} = 0b1111;
2514   let Inst{14-12} = 0b000;
2515   let Inst{11-8} = 0b1111; // Rd = pc
2516   let Inst{7-4} = 0b0000;
2517 }
2518
2519 // FIXME: Add a non-pc based case that can be predicated.
2520 def t2TBB :
2521     T2JTI<(outs),
2522         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2523          IIC_Br, "tbb\t$index$jt", []> {
2524   let Inst{31-27} = 0b11101;
2525   let Inst{26-20} = 0b0001101;
2526   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2527   let Inst{15-8} = 0b11110000;
2528   let Inst{7-4} = 0b0000; // B form
2529 }
2530
2531 def t2TBH :
2532     T2JTI<(outs),
2533         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2534          IIC_Br, "tbh\t$index$jt", []> {
2535   let Inst{31-27} = 0b11101;
2536   let Inst{26-20} = 0b0001101;
2537   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2538   let Inst{15-8} = 0b11110000;
2539   let Inst{7-4} = 0b0001; // H form
2540 }
2541
2542 // Generic versions of the above two instructions, for disassembly only
2543
2544 def t2TBBgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2545                     "tbb", "\t[$a, $b]", []>{
2546   let Inst{31-27} = 0b11101;
2547   let Inst{26-20} = 0b0001101;
2548   let Inst{15-8} = 0b11110000;
2549   let Inst{7-4} = 0b0000; // B form
2550 }
2551
2552 def t2TBHgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2553                    "tbh", "\t[$a, $b, lsl #1]", []> {
2554   let Inst{31-27} = 0b11101;
2555   let Inst{26-20} = 0b0001101;
2556   let Inst{15-8} = 0b11110000;
2557   let Inst{7-4} = 0b0001; // H form
2558 }
2559 } // isNotDuplicable, isIndirectBranch
2560
2561 } // isBranch, isTerminator, isBarrier
2562
2563 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2564 // a two-value operand where a dag node expects two operands. :(
2565 let isBranch = 1, isTerminator = 1 in
2566 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
2567                 "b", ".w\t$target",
2568                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
2569   let Inst{31-27} = 0b11110;
2570   let Inst{15-14} = 0b10;
2571   let Inst{12} = 0;
2572 }
2573
2574
2575 // IT block
2576 let Defs = [ITSTATE] in
2577 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
2578                     AddrModeNone, Size2Bytes,  IIC_iALUx,
2579                     "it$mask\t$cc", "", []> {
2580   // 16-bit instruction.
2581   let Inst{31-16} = 0x0000;
2582   let Inst{15-8} = 0b10111111;
2583 }
2584
2585 // Branch and Exchange Jazelle -- for disassembly only
2586 // Rm = Inst{19-16}
2587 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func",
2588               [/* For disassembly only; pattern left blank */]> {
2589   let Inst{31-27} = 0b11110;
2590   let Inst{26} = 0;
2591   let Inst{25-20} = 0b111100;
2592   let Inst{15-14} = 0b10;
2593   let Inst{12} = 0;
2594 }
2595
2596 // Change Processor State is a system instruction -- for disassembly only.
2597 // The singleton $opt operand contains the following information:
2598 // opt{4-0} = mode from Inst{4-0}
2599 // opt{5} = changemode from Inst{17}
2600 // opt{8-6} = AIF from Inst{8-6}
2601 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
2602 def t2CPS : T2XI<(outs),(ins cps_opt:$opt), NoItinerary, "cps$opt",
2603                  [/* For disassembly only; pattern left blank */]> {
2604   let Inst{31-27} = 0b11110;
2605   let Inst{26} = 0;
2606   let Inst{25-20} = 0b111010;
2607   let Inst{15-14} = 0b10;
2608   let Inst{12} = 0;
2609 }
2610
2611 // A6.3.4 Branches and miscellaneous control
2612 // Table A6-14 Change Processor State, and hint instructions
2613 // Helper class for disassembly only.
2614 class T2I_hint<bits<8> op7_0, string opc, string asm>
2615   : T2I<(outs), (ins), NoItinerary, opc, asm,
2616         [/* For disassembly only; pattern left blank */]> {
2617   let Inst{31-20} = 0xf3a;
2618   let Inst{15-14} = 0b10;
2619   let Inst{12} = 0;
2620   let Inst{10-8} = 0b000;
2621   let Inst{7-0} = op7_0;
2622 }
2623
2624 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
2625 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
2626 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
2627 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
2628 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
2629
2630 def t2DBG : T2I<(outs),(ins i32imm:$opt), NoItinerary, "dbg", "\t$opt",
2631                 [/* For disassembly only; pattern left blank */]> {
2632   let Inst{31-20} = 0xf3a;
2633   let Inst{15-14} = 0b10;
2634   let Inst{12} = 0;
2635   let Inst{10-8} = 0b000;
2636   let Inst{7-4} = 0b1111;
2637 }
2638
2639 // Secure Monitor Call is a system instruction -- for disassembly only
2640 // Option = Inst{19-16}
2641 def t2SMC : T2I<(outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
2642                 [/* For disassembly only; pattern left blank */]> {
2643   let Inst{31-27} = 0b11110;
2644   let Inst{26-20} = 0b1111111;
2645   let Inst{15-12} = 0b1000;
2646 }
2647
2648 // Store Return State is a system instruction -- for disassembly only
2649 def t2SRSDBW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
2650                    [/* For disassembly only; pattern left blank */]> {
2651   let Inst{31-27} = 0b11101;
2652   let Inst{26-20} = 0b0000010; // W = 1
2653 }
2654
2655 def t2SRSDB  : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
2656                    [/* For disassembly only; pattern left blank */]> {
2657   let Inst{31-27} = 0b11101;
2658   let Inst{26-20} = 0b0000000; // W = 0
2659 }
2660
2661 def t2SRSIAW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
2662                    [/* For disassembly only; pattern left blank */]> {
2663   let Inst{31-27} = 0b11101;
2664   let Inst{26-20} = 0b0011010; // W = 1
2665 }
2666
2667 def t2SRSIA  : T2I<(outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
2668                    [/* For disassembly only; pattern left blank */]> {
2669   let Inst{31-27} = 0b11101;
2670   let Inst{26-20} = 0b0011000; // W = 0
2671 }
2672
2673 // Return From Exception is a system instruction -- for disassembly only
2674 def t2RFEDBW : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfedb", "\t$base!",
2675                    [/* For disassembly only; pattern left blank */]> {
2676   let Inst{31-27} = 0b11101;
2677   let Inst{26-20} = 0b0000011; // W = 1
2678 }
2679
2680 def t2RFEDB  : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeab", "\t$base",
2681                    [/* For disassembly only; pattern left blank */]> {
2682   let Inst{31-27} = 0b11101;
2683   let Inst{26-20} = 0b0000001; // W = 0
2684 }
2685
2686 def t2RFEIAW : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeia", "\t$base!",
2687                    [/* For disassembly only; pattern left blank */]> {
2688   let Inst{31-27} = 0b11101;
2689   let Inst{26-20} = 0b0011011; // W = 1
2690 }
2691
2692 def t2RFEIA  : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeia", "\t$base",
2693                    [/* For disassembly only; pattern left blank */]> {
2694   let Inst{31-27} = 0b11101;
2695   let Inst{26-20} = 0b0011001; // W = 0
2696 }
2697
2698 //===----------------------------------------------------------------------===//
2699 // Non-Instruction Patterns
2700 //
2701
2702 // Two piece so_imms.
2703 def : T2Pat<(or rGPR:$LHS, t2_so_imm2part:$RHS),
2704              (t2ORRri (t2ORRri rGPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2705                     (t2_so_imm2part_2 imm:$RHS))>;
2706 def : T2Pat<(xor rGPR:$LHS, t2_so_imm2part:$RHS),
2707              (t2EORri (t2EORri rGPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2708                     (t2_so_imm2part_2 imm:$RHS))>;
2709 def : T2Pat<(add rGPR:$LHS, t2_so_imm2part:$RHS),
2710              (t2ADDri (t2ADDri rGPR:$LHS, (t2_so_imm2part_1 imm:$RHS)),
2711                     (t2_so_imm2part_2 imm:$RHS))>;
2712 def : T2Pat<(add rGPR:$LHS, t2_so_neg_imm2part:$RHS),
2713              (t2SUBri (t2SUBri rGPR:$LHS, (t2_so_neg_imm2part_1 imm:$RHS)),
2714                     (t2_so_neg_imm2part_2 imm:$RHS))>;
2715
2716 // 32-bit immediate using movw + movt.
2717 // This is a single pseudo instruction to make it re-materializable.
2718 // FIXME: Remove this when we can do generalized remat.
2719 let isReMaterializable = 1 in
2720 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
2721                             "", [(set rGPR:$dst, (i32 imm:$src))]>,
2722                             Requires<[IsThumb, HasV6T2]>;
2723
2724 // ConstantPool, GlobalAddress, and JumpTable
2725 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
2726            Requires<[IsThumb2, DontUseMovt]>;
2727 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
2728 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
2729            Requires<[IsThumb2, UseMovt]>;
2730
2731 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2732             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
2733
2734 // Pseudo instruction that combines ldr from constpool and add pc. This should
2735 // be expanded into two instructions late to allow if-conversion and
2736 // scheduling.
2737 let canFoldAsLoad = 1, isReMaterializable = 1 in
2738 def t2LDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
2739                    IIC_iLoadiALU, "",
2740                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
2741                                            imm:$cp))]>,
2742                Requires<[IsThumb2]>;
2743
2744 //===----------------------------------------------------------------------===//
2745 // Move between special register and ARM core register -- for disassembly only
2746 //
2747
2748 // Rd = Instr{11-8}
2749 def t2MRS : T2I<(outs rGPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, cpsr",
2750                 [/* For disassembly only; pattern left blank */]> {
2751   let Inst{31-27} = 0b11110;
2752   let Inst{26} = 0;
2753   let Inst{25-21} = 0b11111;
2754   let Inst{20} = 0; // The R bit.
2755   let Inst{15-14} = 0b10;
2756   let Inst{12} = 0;
2757 }
2758
2759 // Rd = Instr{11-8}
2760 def t2MRSsys : T2I<(outs rGPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, spsr",
2761                    [/* For disassembly only; pattern left blank */]> {
2762   let Inst{31-27} = 0b11110;
2763   let Inst{26} = 0;
2764   let Inst{25-21} = 0b11111;
2765   let Inst{20} = 1; // The R bit.
2766   let Inst{15-14} = 0b10;
2767   let Inst{12} = 0;
2768 }
2769
2770 // Rn = Inst{19-16}
2771 def t2MSR : T2I<(outs), (ins rGPR:$src, msr_mask:$mask), NoItinerary, "msr",
2772                 "\tcpsr$mask, $src",
2773                 [/* For disassembly only; pattern left blank */]> {
2774   let Inst{31-27} = 0b11110;
2775   let Inst{26} = 0;
2776   let Inst{25-21} = 0b11100;
2777   let Inst{20} = 0; // The R bit.
2778   let Inst{15-14} = 0b10;
2779   let Inst{12} = 0;
2780 }
2781
2782 // Rn = Inst{19-16}
2783 def t2MSRsys : T2I<(outs), (ins rGPR:$src, msr_mask:$mask), NoItinerary, "msr",
2784                    "\tspsr$mask, $src",
2785                    [/* For disassembly only; pattern left blank */]> {
2786   let Inst{31-27} = 0b11110;
2787   let Inst{26} = 0;
2788   let Inst{25-21} = 0b11100;
2789   let Inst{20} = 1; // The R bit.
2790   let Inst{15-14} = 0b10;
2791   let Inst{12} = 0;
2792 }