lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred : Operand<i32> {
  16   let PrintMethod = "printMandatoryPredicateOperand";
  17 }
  18
  19 // IT block condition mask
  20 def it_mask : Operand<i32> {
  21   let PrintMethod = "printThumbITMask";
  22 }
  23
  24 // Shifted operands. No register controlled shifts for Thumb2.
  25 // Note: We do not support rrx shifted operands yet.
  26 def t2_so_reg : Operand<i32>,    // reg imm
  27                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  28                                [shl,srl,sra,rotr]> {
  29   let EncoderMethod = "getT2SORegOpValue";
  30   let PrintMethod = "printT2SOOperand";
  31   let MIOperandInfo = (ops rGPR, i32imm);
  32 }
  33
  34 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  35 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  37 }]>;
  38
  39 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  40 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  41   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  42 }]>;
  43
  44 // t2_so_imm - Match a 32-bit immediate operand, which is an
  45 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  46 // immediate splatted into multiple bytes of the word.
  47 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  48 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  49     return ARM_AM::getT2SOImmVal(Imm) != -1;
  50   }]> {
  51   let ParserMatchClass = t2_so_imm_asmoperand;
  52   let EncoderMethod = "getT2SOImmOpValue";
  53 }
  54
  55 // t2_so_imm_not - Match an immediate that is a complement
  56 // of a t2_so_imm.
  57 def t2_so_imm_not : Operand<i32>,
  58                     PatLeaf<(imm), [{
  59   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  60 }], t2_so_imm_not_XFORM>;
  61
  62 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  63 def t2_so_imm_neg : Operand<i32>,
  64                     PatLeaf<(imm), [{
  65   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  66 }], t2_so_imm_neg_XFORM>;
  67
  68 /// imm1_31 predicate - True if the 32-bit immediate is in the range [1,31].
  69 def imm1_31 : ImmLeaf<i32, [{
  70   return (int32_t)Imm >= 1 && (int32_t)Imm < 32;
  71 }]>;
  72
  73 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  74 def imm0_4095 : Operand<i32>,
  75                 ImmLeaf<i32, [{
  76   return Imm >= 0 && Imm < 4096;
  77 }]>;
  78
  79 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  80  return (uint32_t)(-N->getZExtValue()) < 4096;
  81 }], imm_neg_XFORM>;
  82
  83 def imm0_255_neg : PatLeaf<(i32 imm), [{
  84   return (uint32_t)(-N->getZExtValue()) < 255;
  85 }], imm_neg_XFORM>;
  86
  87 def imm0_255_not : PatLeaf<(i32 imm), [{
  88   return (uint32_t)(~N->getZExtValue()) < 255;
  89 }], imm_comp_XFORM>;
  90
  91 def lo5AllOne : PatLeaf<(i32 imm), [{
  92   // Returns true if all low 5-bits are 1.
  93   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  94 }]>;
  95
  96 // Define Thumb2 specific addressing modes.
  97
  98 // t2addrmode_imm12  := reg + imm12
  99 def t2addrmode_imm12 : Operand<i32>,
 100                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 101   let PrintMethod = "printAddrModeImm12Operand";
 102   let EncoderMethod = "getAddrModeImm12OpValue";
 103   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 104   let ParserMatchClass = MemMode5AsmOperand;
 105 }
 106
 107 // t2ldrlabel  := imm12
 108 def t2ldrlabel : Operand<i32> {
 109   let EncoderMethod = "getAddrModeImm12OpValue";
 110 }
 111
 112
 113 // ADR instruction labels.
 114 def t2adrlabel : Operand<i32> {
 115   let EncoderMethod = "getT2AdrLabelOpValue";
 116 }
 117
 118
 119 // t2addrmode_imm8  := reg +/- imm8
 120 def t2addrmode_imm8 : Operand<i32>,
 121                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 122   let PrintMethod = "printT2AddrModeImm8Operand";
 123   let EncoderMethod = "getT2AddrModeImm8OpValue";
 124   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 125   let ParserMatchClass = MemMode5AsmOperand;
 126 }
 127
 128 def t2am_imm8_offset : Operand<i32>,
 129                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 130                                       [], [SDNPWantRoot]> {
 131   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 132   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 133   let ParserMatchClass = MemMode5AsmOperand;
 134 }
 135
 136 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 137 def t2addrmode_imm8s4 : Operand<i32> {
 138   let PrintMethod = "printT2AddrModeImm8s4Operand";
 139   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 140   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 141   let ParserMatchClass = MemMode5AsmOperand;
 142 }
 143
 144 def t2am_imm8s4_offset : Operand<i32> {
 145   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 146 }
 147
 148 // t2addrmode_so_reg  := reg + (reg << imm2)
 149 def t2addrmode_so_reg : Operand<i32>,
 150                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 151   let PrintMethod = "printT2AddrModeSoRegOperand";
 152   let EncoderMethod = "getT2AddrModeSORegOpValue";
 153   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 154   let ParserMatchClass = MemMode5AsmOperand;
 155 }
 156
 157 // t2addrmode_reg := reg
 158 // Used by load/store exclusive instructions. Useful to enable right assembly
 159 // parsing and printing. Not used for any codegen matching.
 160 //
 161 def t2addrmode_reg : Operand<i32> {
 162   let PrintMethod = "printAddrMode7Operand";
 163   let MIOperandInfo = (ops GPR);
 164   let ParserMatchClass = MemMode7AsmOperand;
 165 }
 166
 167 //===----------------------------------------------------------------------===//
 168 // Multiclass helpers...
 169 //
 170
 171
 172 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 173            string opc, string asm, list<dag> pattern>
 174   : T2I<oops, iops, itin, opc, asm, pattern> {
 175   bits<4> Rd;
 176   bits<12> imm;
 177
 178   let Inst{11-8}  = Rd;
 179   let Inst{26}    = imm{11};
 180   let Inst{14-12} = imm{10-8};
 181   let Inst{7-0}   = imm{7-0};
 182 }
 183
 184
 185 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 186            string opc, string asm, list<dag> pattern>
 187   : T2sI<oops, iops, itin, opc, asm, pattern> {
 188   bits<4> Rd;
 189   bits<4> Rn;
 190   bits<12> imm;
 191
 192   let Inst{11-8}  = Rd;
 193   let Inst{26}    = imm{11};
 194   let Inst{14-12} = imm{10-8};
 195   let Inst{7-0}   = imm{7-0};
 196 }
 197
 198 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 199            string opc, string asm, list<dag> pattern>
 200   : T2I<oops, iops, itin, opc, asm, pattern> {
 201   bits<4> Rn;
 202   bits<12> imm;
 203
 204   let Inst{19-16}  = Rn;
 205   let Inst{26}    = imm{11};
 206   let Inst{14-12} = imm{10-8};
 207   let Inst{7-0}   = imm{7-0};
 208 }
 209
 210
 211 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 212            string opc, string asm, list<dag> pattern>
 213   : T2I<oops, iops, itin, opc, asm, pattern> {
 214   bits<4> Rd;
 215   bits<12> ShiftedRm;
 216
 217   let Inst{11-8}  = Rd;
 218   let Inst{3-0}   = ShiftedRm{3-0};
 219   let Inst{5-4}   = ShiftedRm{6-5};
 220   let Inst{14-12} = ShiftedRm{11-9};
 221   let Inst{7-6}   = ShiftedRm{8-7};
 222 }
 223
 224 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 225            string opc, string asm, list<dag> pattern>
 226   : T2sI<oops, iops, itin, opc, asm, pattern> {
 227   bits<4> Rd;
 228   bits<12> ShiftedRm;
 229
 230   let Inst{11-8}  = Rd;
 231   let Inst{3-0}   = ShiftedRm{3-0};
 232   let Inst{5-4}   = ShiftedRm{6-5};
 233   let Inst{14-12} = ShiftedRm{11-9};
 234   let Inst{7-6}   = ShiftedRm{8-7};
 235 }
 236
 237 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 238            string opc, string asm, list<dag> pattern>
 239   : T2I<oops, iops, itin, opc, asm, pattern> {
 240   bits<4> Rn;
 241   bits<12> ShiftedRm;
 242
 243   let Inst{19-16} = Rn;
 244   let Inst{3-0}   = ShiftedRm{3-0};
 245   let Inst{5-4}   = ShiftedRm{6-5};
 246   let Inst{14-12} = ShiftedRm{11-9};
 247   let Inst{7-6}   = ShiftedRm{8-7};
 248 }
 249
 250 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 251            string opc, string asm, list<dag> pattern>
 252   : T2I<oops, iops, itin, opc, asm, pattern> {
 253   bits<4> Rd;
 254   bits<4> Rm;
 255
 256   let Inst{11-8}  = Rd;
 257   let Inst{3-0}   = Rm;
 258 }
 259
 260 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 261            string opc, string asm, list<dag> pattern>
 262   : T2sI<oops, iops, itin, opc, asm, pattern> {
 263   bits<4> Rd;
 264   bits<4> Rm;
 265
 266   let Inst{11-8}  = Rd;
 267   let Inst{3-0}   = Rm;
 268 }
 269
 270 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 271            string opc, string asm, list<dag> pattern>
 272   : T2I<oops, iops, itin, opc, asm, pattern> {
 273   bits<4> Rn;
 274   bits<4> Rm;
 275
 276   let Inst{19-16} = Rn;
 277   let Inst{3-0}   = Rm;
 278 }
 279
 280
 281 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 282            string opc, string asm, list<dag> pattern>
 283   : T2I<oops, iops, itin, opc, asm, pattern> {
 284   bits<4> Rd;
 285   bits<4> Rn;
 286   bits<12> imm;
 287
 288   let Inst{11-8}  = Rd;
 289   let Inst{19-16} = Rn;
 290   let Inst{26}    = imm{11};
 291   let Inst{14-12} = imm{10-8};
 292   let Inst{7-0}   = imm{7-0};
 293 }
 294
 295 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 296            string opc, string asm, list<dag> pattern>
 297   : T2sI<oops, iops, itin, opc, asm, pattern> {
 298   bits<4> Rd;
 299   bits<4> Rn;
 300   bits<12> imm;
 301
 302   let Inst{11-8}  = Rd;
 303   let Inst{19-16} = Rn;
 304   let Inst{26}    = imm{11};
 305   let Inst{14-12} = imm{10-8};
 306   let Inst{7-0}   = imm{7-0};
 307 }
 308
 309 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 310            string opc, string asm, list<dag> pattern>
 311   : T2I<oops, iops, itin, opc, asm, pattern> {
 312   bits<4> Rd;
 313   bits<4> Rm;
 314   bits<5> imm;
 315
 316   let Inst{11-8}  = Rd;
 317   let Inst{3-0}   = Rm;
 318   let Inst{14-12} = imm{4-2};
 319   let Inst{7-6}   = imm{1-0};
 320 }
 321
 322 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 323            string opc, string asm, list<dag> pattern>
 324   : T2sI<oops, iops, itin, opc, asm, pattern> {
 325   bits<4> Rd;
 326   bits<4> Rm;
 327   bits<5> imm;
 328
 329   let Inst{11-8}  = Rd;
 330   let Inst{3-0}   = Rm;
 331   let Inst{14-12} = imm{4-2};
 332   let Inst{7-6}   = imm{1-0};
 333 }
 334
 335 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 336            string opc, string asm, list<dag> pattern>
 337   : T2I<oops, iops, itin, opc, asm, pattern> {
 338   bits<4> Rd;
 339   bits<4> Rn;
 340   bits<4> Rm;
 341
 342   let Inst{11-8}  = Rd;
 343   let Inst{19-16} = Rn;
 344   let Inst{3-0}   = Rm;
 345 }
 346
 347 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 348            string opc, string asm, list<dag> pattern>
 349   : T2sI<oops, iops, itin, opc, asm, pattern> {
 350   bits<4> Rd;
 351   bits<4> Rn;
 352   bits<4> Rm;
 353
 354   let Inst{11-8}  = Rd;
 355   let Inst{19-16} = Rn;
 356   let Inst{3-0}   = Rm;
 357 }
 358
 359 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 360            string opc, string asm, list<dag> pattern>
 361   : T2I<oops, iops, itin, opc, asm, pattern> {
 362   bits<4> Rd;
 363   bits<4> Rn;
 364   bits<12> ShiftedRm;
 365
 366   let Inst{11-8}  = Rd;
 367   let Inst{19-16} = Rn;
 368   let Inst{3-0}   = ShiftedRm{3-0};
 369   let Inst{5-4}   = ShiftedRm{6-5};
 370   let Inst{14-12} = ShiftedRm{11-9};
 371   let Inst{7-6}   = ShiftedRm{8-7};
 372 }
 373
 374 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 375            string opc, string asm, list<dag> pattern>
 376   : T2sI<oops, iops, itin, opc, asm, pattern> {
 377   bits<4> Rd;
 378   bits<4> Rn;
 379   bits<12> ShiftedRm;
 380
 381   let Inst{11-8}  = Rd;
 382   let Inst{19-16} = Rn;
 383   let Inst{3-0}   = ShiftedRm{3-0};
 384   let Inst{5-4}   = ShiftedRm{6-5};
 385   let Inst{14-12} = ShiftedRm{11-9};
 386   let Inst{7-6}   = ShiftedRm{8-7};
 387 }
 388
 389 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 390            string opc, string asm, list<dag> pattern>
 391   : T2I<oops, iops, itin, opc, asm, pattern> {
 392   bits<4> Rd;
 393   bits<4> Rn;
 394   bits<4> Rm;
 395   bits<4> Ra;
 396
 397   let Inst{19-16} = Rn;
 398   let Inst{15-12} = Ra;
 399   let Inst{11-8}  = Rd;
 400   let Inst{3-0}   = Rm;
 401 }
 402
 403 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 404                 dag oops, dag iops, InstrItinClass itin,
 405                 string opc, string asm, list<dag> pattern>
 406   : T2I<oops, iops, itin, opc, asm, pattern> {
 407   bits<4> RdLo;
 408   bits<4> RdHi;
 409   bits<4> Rn;
 410   bits<4> Rm;
 411
 412   let Inst{31-23} = 0b111110111;
 413   let Inst{22-20} = opc22_20;
 414   let Inst{19-16} = Rn;
 415   let Inst{15-12} = RdLo;
 416   let Inst{11-8}  = RdHi;
 417   let Inst{7-4}   = opc7_4;
 418   let Inst{3-0}   = Rm;
 419 }
 420
 421
 422 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 423 /// unary operation that produces a value. These are predicable and can be
 424 /// changed to modify CPSR.
 425 multiclass T2I_un_irs<bits<4> opcod, string opc,
 426                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 427                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 428    // shifted imm
 429    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 430                 opc, "\t$Rd, $imm",
 431                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 432      let isAsCheapAsAMove = Cheap;
 433      let isReMaterializable = ReMat;
 434      let Inst{31-27} = 0b11110;
 435      let Inst{25} = 0;
 436      let Inst{24-21} = opcod;
 437      let Inst{19-16} = 0b1111; // Rn
 438      let Inst{15} = 0;
 439    }
 440    // register
 441    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 442                 opc, ".w\t$Rd, $Rm",
 443                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 444      let Inst{31-27} = 0b11101;
 445      let Inst{26-25} = 0b01;
 446      let Inst{24-21} = opcod;
 447      let Inst{19-16} = 0b1111; // Rn
 448      let Inst{14-12} = 0b000; // imm3
 449      let Inst{7-6} = 0b00; // imm2
 450      let Inst{5-4} = 0b00; // type
 451    }
 452    // shifted register
 453    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 454                 opc, ".w\t$Rd, $ShiftedRm",
 455                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 456      let Inst{31-27} = 0b11101;
 457      let Inst{26-25} = 0b01;
 458      let Inst{24-21} = opcod;
 459      let Inst{19-16} = 0b1111; // Rn
 460    }
 461 }
 462
 463 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 464 /// binary operation that produces a value. These are predicable and can be
 465 /// changed to modify CPSR.
 466 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 467                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 468                        PatFrag opnode, bit Commutable = 0, string wide = ""> {
 469    // shifted imm
 470    def ri : T2sTwoRegImm<
 471                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 472                  opc, "\t$Rd, $Rn, $imm",
 473                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 474      let Inst{31-27} = 0b11110;
 475      let Inst{25} = 0;
 476      let Inst{24-21} = opcod;
 477      let Inst{15} = 0;
 478    }
 479    // register
 480    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 481                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 482                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 483      let isCommutable = Commutable;
 484      let Inst{31-27} = 0b11101;
 485      let Inst{26-25} = 0b01;
 486      let Inst{24-21} = opcod;
 487      let Inst{14-12} = 0b000; // imm3
 488      let Inst{7-6} = 0b00; // imm2
 489      let Inst{5-4} = 0b00; // type
 490    }
 491    // shifted register
 492    def rs : T2sTwoRegShiftedReg<
 493                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 494                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 495                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 496      let Inst{31-27} = 0b11101;
 497      let Inst{26-25} = 0b01;
 498      let Inst{24-21} = opcod;
 499    }
 500 }
 501
 502 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 503 //  the ".w" prefix to indicate that they are wide.
 504 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 505                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 506                          PatFrag opnode, bit Commutable = 0> :
 507     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w">;
 508
 509 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 510 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 511 /// it is equivalent to the T2I_bin_irs counterpart.
 512 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 513    // shifted imm
 514    def ri : T2sTwoRegImm<
 515                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 516                  opc, ".w\t$Rd, $Rn, $imm",
 517                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 518      let Inst{31-27} = 0b11110;
 519      let Inst{25} = 0;
 520      let Inst{24-21} = opcod;
 521      let Inst{15} = 0;
 522    }
 523    // register
 524    def rr : T2sThreeReg<
 525                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 526                  opc, "\t$Rd, $Rn, $Rm",
 527                  [/* For disassembly only; pattern left blank */]> {
 528      let Inst{31-27} = 0b11101;
 529      let Inst{26-25} = 0b01;
 530      let Inst{24-21} = opcod;
 531      let Inst{14-12} = 0b000; // imm3
 532      let Inst{7-6} = 0b00; // imm2
 533      let Inst{5-4} = 0b00; // type
 534    }
 535    // shifted register
 536    def rs : T2sTwoRegShiftedReg<
 537                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 538                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 539                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 540      let Inst{31-27} = 0b11101;
 541      let Inst{26-25} = 0b01;
 542      let Inst{24-21} = opcod;
 543    }
 544 }
 545
 546 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 547 /// instruction modifies the CPSR register.
 548 let isCodeGenOnly = 1, Defs = [CPSR] in {
 549 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 550                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 551                          PatFrag opnode, bit Commutable = 0> {
 552    // shifted imm
 553    def ri : T2TwoRegImm<
 554                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 555                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 556                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 557      let Inst{31-27} = 0b11110;
 558      let Inst{25} = 0;
 559      let Inst{24-21} = opcod;
 560      let Inst{20} = 1; // The S bit.
 561      let Inst{15} = 0;
 562    }
 563    // register
 564    def rr : T2ThreeReg<
 565                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 566                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $Rm",
 567                 [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 568      let isCommutable = Commutable;
 569      let Inst{31-27} = 0b11101;
 570      let Inst{26-25} = 0b01;
 571      let Inst{24-21} = opcod;
 572      let Inst{20} = 1; // The S bit.
 573      let Inst{14-12} = 0b000; // imm3
 574      let Inst{7-6} = 0b00; // imm2
 575      let Inst{5-4} = 0b00; // type
 576    }
 577    // shifted register
 578    def rs : T2TwoRegShiftedReg<
 579                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 580                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $ShiftedRm",
 581                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 582      let Inst{31-27} = 0b11101;
 583      let Inst{26-25} = 0b01;
 584      let Inst{24-21} = opcod;
 585      let Inst{20} = 1; // The S bit.
 586    }
 587 }
 588 }
 589
 590 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 591 /// patterns for a binary operation that produces a value.
 592 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 593                           bit Commutable = 0> {
 594    // shifted imm
 595    // The register-immediate version is re-materializable. This is useful
 596    // in particular for taking the address of a local.
 597    let isReMaterializable = 1 in {
 598    def ri : T2sTwoRegImm<
 599                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 600                  opc, ".w\t$Rd, $Rn, $imm",
 601                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 602      let Inst{31-27} = 0b11110;
 603      let Inst{25} = 0;
 604      let Inst{24} = 1;
 605      let Inst{23-21} = op23_21;
 606      let Inst{15} = 0;
 607    }
 608    }
 609    // 12-bit imm
 610    def ri12 : T2I<
 611                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 612                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 613                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 614      bits<4> Rd;
 615      bits<4> Rn;
 616      bits<12> imm;
 617      let Inst{31-27} = 0b11110;
 618      let Inst{26} = imm{11};
 619      let Inst{25-24} = 0b10;
 620      let Inst{23-21} = op23_21;
 621      let Inst{20} = 0; // The S bit.
 622      let Inst{19-16} = Rn;
 623      let Inst{15} = 0;
 624      let Inst{14-12} = imm{10-8};
 625      let Inst{11-8} = Rd;
 626      let Inst{7-0} = imm{7-0};
 627    }
 628    // register
 629    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), IIC_iALUr,
 630                  opc, ".w\t$Rd, $Rn, $Rm",
 631                  [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 632      let isCommutable = Commutable;
 633      let Inst{31-27} = 0b11101;
 634      let Inst{26-25} = 0b01;
 635      let Inst{24} = 1;
 636      let Inst{23-21} = op23_21;
 637      let Inst{14-12} = 0b000; // imm3
 638      let Inst{7-6} = 0b00; // imm2
 639      let Inst{5-4} = 0b00; // type
 640    }
 641    // shifted register
 642    def rs : T2sTwoRegShiftedReg<
 643                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm),
 644                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 645                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 646      let Inst{31-27} = 0b11101;
 647      let Inst{26-25} = 0b01;
 648      let Inst{24} = 1;
 649      let Inst{23-21} = op23_21;
 650    }
 651 }
 652
 653 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 654 /// for a binary operation that produces a value and use the carry
 655 /// bit. It's not predicable.
 656 let Uses = [CPSR] in {
 657 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 658                              bit Commutable = 0> {
 659    // shifted imm
 660    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 661                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 662                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 663                  Requires<[IsThumb2]> {
 664      let Inst{31-27} = 0b11110;
 665      let Inst{25} = 0;
 666      let Inst{24-21} = opcod;
 667      let Inst{15} = 0;
 668    }
 669    // register
 670    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 671                  opc, ".w\t$Rd, $Rn, $Rm",
 672                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 673                  Requires<[IsThumb2]> {
 674      let isCommutable = Commutable;
 675      let Inst{31-27} = 0b11101;
 676      let Inst{26-25} = 0b01;
 677      let Inst{24-21} = opcod;
 678      let Inst{14-12} = 0b000; // imm3
 679      let Inst{7-6} = 0b00; // imm2
 680      let Inst{5-4} = 0b00; // type
 681    }
 682    // shifted register
 683    def rs : T2sTwoRegShiftedReg<
 684                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 685                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 686                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 687                  Requires<[IsThumb2]> {
 688      let Inst{31-27} = 0b11101;
 689      let Inst{26-25} = 0b01;
 690      let Inst{24-21} = opcod;
 691    }
 692 }
 693 }
 694
 695 // Carry setting variants
 696 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 697 let usesCustomInserter = 1 in {
 698 multiclass T2I_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 699    // shifted imm
 700    def ri : t2PseudoInst<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 701                 Size4Bytes, IIC_iALUi,
 702                 [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>;
 703    // register
 704    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
 705                 Size4Bytes, IIC_iALUr,
 706                 [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 707      let isCommutable = Commutable;
 708    }
 709    // shifted register
 710    def rs : t2PseudoInst<
 711                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 712                 Size4Bytes, IIC_iALUsi,
 713                 [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>;
 714 }
 715 }
 716
 717 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 718 /// version is not needed since this is only for codegen.
 719 let isCodeGenOnly = 1, Defs = [CPSR] in {
 720 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 721    // shifted imm
 722    def ri : T2TwoRegImm<
 723                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 724                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 725                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 726      let Inst{31-27} = 0b11110;
 727      let Inst{25} = 0;
 728      let Inst{24-21} = opcod;
 729      let Inst{20} = 1; // The S bit.
 730      let Inst{15} = 0;
 731    }
 732    // shifted register
 733    def rs : T2TwoRegShiftedReg<
 734                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 735                 IIC_iALUsi, !strconcat(opc, "s"), "\t$Rd, $Rn, $ShiftedRm",
 736                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 737      let Inst{31-27} = 0b11101;
 738      let Inst{26-25} = 0b01;
 739      let Inst{24-21} = opcod;
 740      let Inst{20} = 1; // The S bit.
 741    }
 742 }
 743 }
 744
 745 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 746 //  rotate operation that produces a value.
 747 multiclass T2I_sh_ir<bits<2> opcod, string opc, PatFrag opnode> {
 748    // 5-bit imm
 749    def ri : T2sTwoRegShiftImm<
 750                  (outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$imm), IIC_iMOVsi,
 751                  opc, ".w\t$Rd, $Rm, $imm",
 752                  [(set rGPR:$Rd, (opnode rGPR:$Rm, imm1_31:$imm))]> {
 753      let Inst{31-27} = 0b11101;
 754      let Inst{26-21} = 0b010010;
 755      let Inst{19-16} = 0b1111; // Rn
 756      let Inst{5-4} = opcod;
 757    }
 758    // register
 759    def rr : T2sThreeReg<
 760                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 761                  opc, ".w\t$Rd, $Rn, $Rm",
 762                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 763      let Inst{31-27} = 0b11111;
 764      let Inst{26-23} = 0b0100;
 765      let Inst{22-21} = opcod;
 766      let Inst{15-12} = 0b1111;
 767      let Inst{7-4} = 0b0000;
 768    }
 769 }
 770
 771 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 772 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 773 /// a explicit result, only implicitly set CPSR.
 774 let isCompare = 1, Defs = [CPSR] in {
 775 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 776                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 777                        PatFrag opnode> {
 778    // shifted imm
 779    def ri : T2OneRegCmpImm<
 780                 (outs), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 781                 opc, ".w\t$Rn, $imm",
 782                 [(opnode GPR:$Rn, t2_so_imm:$imm)]> {
 783      let Inst{31-27} = 0b11110;
 784      let Inst{25} = 0;
 785      let Inst{24-21} = opcod;
 786      let Inst{20} = 1; // The S bit.
 787      let Inst{15} = 0;
 788      let Inst{11-8} = 0b1111; // Rd
 789    }
 790    // register
 791    def rr : T2TwoRegCmp<
 792                 (outs), (ins GPR:$lhs, rGPR:$rhs), iir,
 793                 opc, ".w\t$lhs, $rhs",
 794                 [(opnode GPR:$lhs, rGPR:$rhs)]> {
 795      let Inst{31-27} = 0b11101;
 796      let Inst{26-25} = 0b01;
 797      let Inst{24-21} = opcod;
 798      let Inst{20} = 1; // The S bit.
 799      let Inst{14-12} = 0b000; // imm3
 800      let Inst{11-8} = 0b1111; // Rd
 801      let Inst{7-6} = 0b00; // imm2
 802      let Inst{5-4} = 0b00; // type
 803    }
 804    // shifted register
 805    def rs : T2OneRegCmpShiftedReg<
 806                 (outs), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 807                 opc, ".w\t$Rn, $ShiftedRm",
 808                 [(opnode GPR:$Rn, t2_so_reg:$ShiftedRm)]> {
 809      let Inst{31-27} = 0b11101;
 810      let Inst{26-25} = 0b01;
 811      let Inst{24-21} = opcod;
 812      let Inst{20} = 1; // The S bit.
 813      let Inst{11-8} = 0b1111; // Rd
 814    }
 815 }
 816 }
 817
 818 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 819 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 820                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 821   def i12 : T2Ii12<(outs GPR:$Rt), (ins t2addrmode_imm12:$addr), iii,
 822                    opc, ".w\t$Rt, $addr",
 823                    [(set GPR:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 824     let Inst{31-27} = 0b11111;
 825     let Inst{26-25} = 0b00;
 826     let Inst{24} = signed;
 827     let Inst{23} = 1;
 828     let Inst{22-21} = opcod;
 829     let Inst{20} = 1; // load
 830
 831     bits<4> Rt;
 832     let Inst{15-12} = Rt;
 833
 834     bits<17> addr;
 835     let addr{12}    = 1;           // add = TRUE
 836     let Inst{19-16} = addr{16-13}; // Rn
 837     let Inst{23}    = addr{12};    // U
 838     let Inst{11-0}  = addr{11-0};  // imm
 839   }
 840   def i8  : T2Ii8 <(outs GPR:$Rt), (ins t2addrmode_imm8:$addr), iii,
 841                    opc, "\t$Rt, $addr",
 842                    [(set GPR:$Rt, (opnode t2addrmode_imm8:$addr))]> {
 843     let Inst{31-27} = 0b11111;
 844     let Inst{26-25} = 0b00;
 845     let Inst{24} = signed;
 846     let Inst{23} = 0;
 847     let Inst{22-21} = opcod;
 848     let Inst{20} = 1; // load
 849     let Inst{11} = 1;
 850     // Offset: index==TRUE, wback==FALSE
 851     let Inst{10} = 1; // The P bit.
 852     let Inst{8} = 0; // The W bit.
 853
 854     bits<4> Rt;
 855     let Inst{15-12} = Rt;
 856
 857     bits<13> addr;
 858     let Inst{19-16} = addr{12-9}; // Rn
 859     let Inst{9}     = addr{8};    // U
 860     let Inst{7-0}   = addr{7-0};  // imm
 861   }
 862   def s   : T2Iso <(outs GPR:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 863                    opc, ".w\t$Rt, $addr",
 864                    [(set GPR:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 865     let Inst{31-27} = 0b11111;
 866     let Inst{26-25} = 0b00;
 867     let Inst{24} = signed;
 868     let Inst{23} = 0;
 869     let Inst{22-21} = opcod;
 870     let Inst{20} = 1; // load
 871     let Inst{11-6} = 0b000000;
 872
 873     bits<4> Rt;
 874     let Inst{15-12} = Rt;
 875
 876     bits<10> addr;
 877     let Inst{19-16} = addr{9-6}; // Rn
 878     let Inst{3-0}   = addr{5-2}; // Rm
 879     let Inst{5-4}   = addr{1-0}; // imm
 880   }
 881
 882   // FIXME: Is the pci variant actually needed?
 883   def pci : T2Ipc <(outs GPR:$Rt), (ins t2ldrlabel:$addr), iii,
 884                    opc, ".w\t$Rt, $addr",
 885                    [(set GPR:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 886     let isReMaterializable = 1;
 887     let Inst{31-27} = 0b11111;
 888     let Inst{26-25} = 0b00;
 889     let Inst{24} = signed;
 890     let Inst{23} = ?; // add = (U == '1')
 891     let Inst{22-21} = opcod;
 892     let Inst{20} = 1; // load
 893     let Inst{19-16} = 0b1111; // Rn
 894     bits<4> Rt;
 895     bits<12> addr;
 896     let Inst{15-12} = Rt{3-0};
 897     let Inst{11-0}  = addr{11-0};
 898   }
 899 }
 900
 901 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 902 multiclass T2I_st<bits<2> opcod, string opc,
 903                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 904   def i12 : T2Ii12<(outs), (ins GPR:$Rt, t2addrmode_imm12:$addr), iii,
 905                    opc, ".w\t$Rt, $addr",
 906                    [(opnode GPR:$Rt, t2addrmode_imm12:$addr)]> {
 907     let Inst{31-27} = 0b11111;
 908     let Inst{26-23} = 0b0001;
 909     let Inst{22-21} = opcod;
 910     let Inst{20} = 0; // !load
 911
 912     bits<4> Rt;
 913     let Inst{15-12} = Rt;
 914
 915     bits<17> addr;
 916     let addr{12}    = 1;           // add = TRUE
 917     let Inst{19-16} = addr{16-13}; // Rn
 918     let Inst{23}    = addr{12};    // U
 919     let Inst{11-0}  = addr{11-0};  // imm
 920   }
 921   def i8  : T2Ii8 <(outs), (ins GPR:$Rt, t2addrmode_imm8:$addr), iii,
 922                    opc, "\t$Rt, $addr",
 923                    [(opnode GPR:$Rt, t2addrmode_imm8:$addr)]> {
 924     let Inst{31-27} = 0b11111;
 925     let Inst{26-23} = 0b0000;
 926     let Inst{22-21} = opcod;
 927     let Inst{20} = 0; // !load
 928     let Inst{11} = 1;
 929     // Offset: index==TRUE, wback==FALSE
 930     let Inst{10} = 1; // The P bit.
 931     let Inst{8} = 0; // The W bit.
 932
 933     bits<4> Rt;
 934     let Inst{15-12} = Rt;
 935
 936     bits<13> addr;
 937     let Inst{19-16} = addr{12-9}; // Rn
 938     let Inst{9}     = addr{8};    // U
 939     let Inst{7-0}   = addr{7-0};  // imm
 940   }
 941   def s   : T2Iso <(outs), (ins GPR:$Rt, t2addrmode_so_reg:$addr), iis,
 942                    opc, ".w\t$Rt, $addr",
 943                    [(opnode GPR:$Rt, t2addrmode_so_reg:$addr)]> {
 944     let Inst{31-27} = 0b11111;
 945     let Inst{26-23} = 0b0000;
 946     let Inst{22-21} = opcod;
 947     let Inst{20} = 0; // !load
 948     let Inst{11-6} = 0b000000;
 949
 950     bits<4> Rt;
 951     let Inst{15-12} = Rt;
 952
 953     bits<10> addr;
 954     let Inst{19-16}   = addr{9-6}; // Rn
 955     let Inst{3-0} = addr{5-2}; // Rm
 956     let Inst{5-4}   = addr{1-0}; // imm
 957   }
 958 }
 959
 960 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
 961 /// register and one whose operand is a register rotated by 8/16/24.
 962 multiclass T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 963   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
 964                   opc, ".w\t$Rd, $Rm",
 965                  [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 966      let Inst{31-27} = 0b11111;
 967      let Inst{26-23} = 0b0100;
 968      let Inst{22-20} = opcod;
 969      let Inst{19-16} = 0b1111; // Rn
 970      let Inst{15-12} = 0b1111;
 971      let Inst{7} = 1;
 972      let Inst{5-4} = 0b00; // rotate
 973    }
 974   def r_rot : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
 975                   opc, ".w\t$Rd, $Rm, ror $rot",
 976                  [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]> {
 977      let Inst{31-27} = 0b11111;
 978      let Inst{26-23} = 0b0100;
 979      let Inst{22-20} = opcod;
 980      let Inst{19-16} = 0b1111; // Rn
 981      let Inst{15-12} = 0b1111;
 982      let Inst{7} = 1;
 983
 984      bits<2> rot;
 985      let Inst{5-4} = rot{1-0}; // rotate
 986    }
 987 }
 988
 989 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
 990 multiclass T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode> {
 991   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
 992                   opc, "\t$Rd, $Rm",
 993                  [(set rGPR:$Rd, (opnode rGPR:$Rm))]>,
 994                  Requires<[HasT2ExtractPack, IsThumb2]> {
 995      let Inst{31-27} = 0b11111;
 996      let Inst{26-23} = 0b0100;
 997      let Inst{22-20} = opcod;
 998      let Inst{19-16} = 0b1111; // Rn
 999      let Inst{15-12} = 0b1111;
1000      let Inst{7} = 1;
1001      let Inst{5-4} = 0b00; // rotate
1002    }
1003   def r_rot : T2TwoReg<(outs rGPR:$dst), (ins rGPR:$Rm, rot_imm:$rot),
1004                   IIC_iEXTr, opc, "\t$dst, $Rm, ror $rot",
1005                  [(set rGPR:$dst, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1006                  Requires<[HasT2ExtractPack, IsThumb2]> {
1007      let Inst{31-27} = 0b11111;
1008      let Inst{26-23} = 0b0100;
1009      let Inst{22-20} = opcod;
1010      let Inst{19-16} = 0b1111; // Rn
1011      let Inst{15-12} = 0b1111;
1012      let Inst{7} = 1;
1013
1014      bits<2> rot;
1015      let Inst{5-4} = rot{1-0}; // rotate
1016    }
1017 }
1018
1019 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1020 // supported yet.
1021 multiclass T2I_ext_rrot_sxtb16<bits<3> opcod, string opc> {
1022   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
1023                   opc, "\t$Rd, $Rm", []> {
1024      let Inst{31-27} = 0b11111;
1025      let Inst{26-23} = 0b0100;
1026      let Inst{22-20} = opcod;
1027      let Inst{19-16} = 0b1111; // Rn
1028      let Inst{15-12} = 0b1111;
1029      let Inst{7} = 1;
1030      let Inst{5-4} = 0b00; // rotate
1031    }
1032   def r_rot : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$rot), IIC_iEXTr,
1033                   opc, "\t$Rd, $Rm, ror $rot", []> {
1034      let Inst{31-27} = 0b11111;
1035      let Inst{26-23} = 0b0100;
1036      let Inst{22-20} = opcod;
1037      let Inst{19-16} = 0b1111; // Rn
1038      let Inst{15-12} = 0b1111;
1039      let Inst{7} = 1;
1040
1041       bits<2> rot;
1042       let Inst{5-4} = rot{1-0}; // rotate
1043    }
1044 }
1045
1046 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1047 /// register and one whose operand is a register rotated by 8/16/24.
1048 multiclass T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode> {
1049   def rr     : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iEXTAr,
1050                   opc, "\t$Rd, $Rn, $Rm",
1051                   [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
1052                   Requires<[HasT2ExtractPack, IsThumb2]> {
1053      let Inst{31-27} = 0b11111;
1054      let Inst{26-23} = 0b0100;
1055      let Inst{22-20} = opcod;
1056      let Inst{15-12} = 0b1111;
1057      let Inst{7} = 1;
1058      let Inst{5-4} = 0b00; // rotate
1059    }
1060   def rr_rot : T2ThreeReg<(outs rGPR:$Rd),
1061                   (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1062                   IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1063                   [(set rGPR:$Rd, (opnode rGPR:$Rn,
1064                                           (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1065                   Requires<[HasT2ExtractPack, IsThumb2]> {
1066      let Inst{31-27} = 0b11111;
1067      let Inst{26-23} = 0b0100;
1068      let Inst{22-20} = opcod;
1069      let Inst{15-12} = 0b1111;
1070      let Inst{7} = 1;
1071
1072      bits<2> rot;
1073      let Inst{5-4} = rot{1-0}; // rotate
1074    }
1075 }
1076
1077 // DO variant - disassembly only, no pattern
1078
1079 multiclass T2I_exta_rrot_DO<bits<3> opcod, string opc> {
1080   def rr     : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iEXTAr,
1081                   opc, "\t$Rd, $Rn, $Rm", []> {
1082      let Inst{31-27} = 0b11111;
1083      let Inst{26-23} = 0b0100;
1084      let Inst{22-20} = opcod;
1085      let Inst{15-12} = 0b1111;
1086      let Inst{7} = 1;
1087      let Inst{5-4} = 0b00; // rotate
1088    }
1089   def rr_rot :T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$rot),
1090                   IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm, ror $rot", []> {
1091      let Inst{31-27} = 0b11111;
1092      let Inst{26-23} = 0b0100;
1093      let Inst{22-20} = opcod;
1094      let Inst{15-12} = 0b1111;
1095      let Inst{7} = 1;
1096
1097      bits<2> rot;
1098      let Inst{5-4} = rot{1-0}; // rotate
1099    }
1100 }
1101
1102 //===----------------------------------------------------------------------===//
1103 // Instructions
1104 //===----------------------------------------------------------------------===//
1105
1106 //===----------------------------------------------------------------------===//
1107 //  Miscellaneous Instructions.
1108 //
1109
1110 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1111            string asm, list<dag> pattern>
1112   : T2XI<oops, iops, itin, asm, pattern> {
1113   bits<4> Rd;
1114   bits<12> label;
1115
1116   let Inst{11-8}  = Rd;
1117   let Inst{26}    = label{11};
1118   let Inst{14-12} = label{10-8};
1119   let Inst{7-0}   = label{7-0};
1120 }
1121
1122 // LEApcrel - Load a pc-relative address into a register without offending the
1123 // assembler.
1124 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1125               (ins t2adrlabel:$addr, pred:$p),
1126               IIC_iALUi, "adr{$p}.w\t$Rd, #$addr", []> {
1127   let Inst{31-27} = 0b11110;
1128   let Inst{25-24} = 0b10;
1129   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1130   let Inst{22} = 0;
1131   let Inst{20} = 0;
1132   let Inst{19-16} = 0b1111; // Rn
1133   let Inst{15} = 0;
1134
1135   bits<4> Rd;
1136   bits<13> addr;
1137   let Inst{11-8} = Rd;
1138   let Inst{23}    = addr{12};
1139   let Inst{21}    = addr{12};
1140   let Inst{26}    = addr{11};
1141   let Inst{14-12} = addr{10-8};
1142   let Inst{7-0}   = addr{7-0};
1143 }
1144
1145 let neverHasSideEffects = 1, isReMaterializable = 1 in
1146 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1147                                 Size4Bytes, IIC_iALUi, []>;
1148 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1149                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1150                                 Size4Bytes, IIC_iALUi,
1151                                 []>;
1152
1153
1154 // FIXME: None of these add/sub SP special instructions should be necessary
1155 // at all for thumb2 since they use the same encodings as the generic
1156 // add/sub instructions. In thumb1 we need them since they have dedicated
1157 // encodings. At the least, they should be pseudo instructions.
1158 // ADD r, sp, {so_imm|i12}
1159 let isCodeGenOnly = 1 in {
1160 def t2ADDrSPi   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm),
1161                         IIC_iALUi, "add", ".w\t$Rd, $Rn, $imm", []> {
1162   let Inst{31-27} = 0b11110;
1163   let Inst{25} = 0;
1164   let Inst{24-21} = 0b1000;
1165   let Inst{15} = 0;
1166 }
1167 def t2ADDrSPi12 : T2TwoRegImm<(outs GPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm),
1168                        IIC_iALUi, "addw", "\t$Rd, $Rn, $imm", []> {
1169   let Inst{31-27} = 0b11110;
1170   let Inst{25-20} = 0b100000;
1171   let Inst{15} = 0;
1172 }
1173
1174 // ADD r, sp, so_reg
1175 def t2ADDrSPs   : T2sTwoRegShiftedReg<
1176                         (outs GPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm),
1177                         IIC_iALUsi, "add", ".w\t$Rd, $Rn, $ShiftedRm", []> {
1178   let Inst{31-27} = 0b11101;
1179   let Inst{26-25} = 0b01;
1180   let Inst{24-21} = 0b1000;
1181   let Inst{15} = 0;
1182 }
1183
1184 // SUB r, sp, {so_imm|i12}
1185 def t2SUBrSPi   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm),
1186                         IIC_iALUi, "sub", ".w\t$Rd, $Rn, $imm", []> {
1187   let Inst{31-27} = 0b11110;
1188   let Inst{25} = 0;
1189   let Inst{24-21} = 0b1101;
1190   let Inst{15} = 0;
1191 }
1192 def t2SUBrSPi12 : T2TwoRegImm<(outs GPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm),
1193                        IIC_iALUi, "subw", "\t$Rd, $Rn, $imm", []> {
1194   let Inst{31-27} = 0b11110;
1195   let Inst{25-20} = 0b101010;
1196   let Inst{15} = 0;
1197 }
1198
1199 // SUB r, sp, so_reg
1200 def t2SUBrSPs   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$Rn, t2_so_reg:$imm),
1201                        IIC_iALUsi,
1202                        "sub", "\t$Rd, $Rn, $imm", []> {
1203   let Inst{31-27} = 0b11101;
1204   let Inst{26-25} = 0b01;
1205   let Inst{24-21} = 0b1101;
1206   let Inst{19-16} = 0b1101; // Rn = sp
1207   let Inst{15} = 0;
1208 }
1209 } // end isCodeGenOnly = 1
1210
1211 //===----------------------------------------------------------------------===//
1212 //  Load / store Instructions.
1213 //
1214
1215 // Load
1216 let canFoldAsLoad = 1, isReMaterializable = 1  in
1217 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si,
1218                       UnOpFrag<(load node:$Src)>>;
1219
1220 // Loads with zero extension
1221 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1222                       UnOpFrag<(zextloadi16 node:$Src)>>;
1223 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1224                       UnOpFrag<(zextloadi8  node:$Src)>>;
1225
1226 // Loads with sign extension
1227 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1228                       UnOpFrag<(sextloadi16 node:$Src)>>;
1229 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1230                       UnOpFrag<(sextloadi8  node:$Src)>>;
1231
1232 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1233 // Load doubleword
1234 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1235                         (ins t2addrmode_imm8s4:$addr),
1236                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", []>;
1237 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1238
1239 // zextload i1 -> zextload i8
1240 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1241             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1242 def : T2Pat<(zextloadi1 t2addrmode_imm8:$addr),
1243             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1244 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1245             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1246 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1247             (t2LDRBpci  tconstpool:$addr)>;
1248
1249 // extload -> zextload
1250 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1251 // earlier?
1252 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1253             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1254 def : T2Pat<(extloadi1  t2addrmode_imm8:$addr),
1255             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1256 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1257             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1258 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1259             (t2LDRBpci  tconstpool:$addr)>;
1260
1261 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1262             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1263 def : T2Pat<(extloadi8  t2addrmode_imm8:$addr),
1264             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1265 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1266             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1267 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1268             (t2LDRBpci  tconstpool:$addr)>;
1269
1270 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1271             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1272 def : T2Pat<(extloadi16 t2addrmode_imm8:$addr),
1273             (t2LDRHi8   t2addrmode_imm8:$addr)>;
1274 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1275             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1276 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1277             (t2LDRHpci  tconstpool:$addr)>;
1278
1279 // FIXME: The destination register of the loads and stores can't be PC, but
1280 //        can be SP. We need another regclass (similar to rGPR) to represent
1281 //        that. Not a pressing issue since these are selected manually,
1282 //        not via pattern.
1283
1284 // Indexed loads
1285
1286 let mayLoad = 1, neverHasSideEffects = 1 in {
1287 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1288                             (ins t2addrmode_imm8:$addr),
1289                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1290                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn",
1291                             []>;
1292
1293 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1294                             (ins GPR:$base, t2am_imm8_offset:$addr),
1295                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1296                           "ldr", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1297                             []>;
1298
1299 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1300                             (ins t2addrmode_imm8:$addr),
1301                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1302                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn",
1303                             []>;
1304 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1305                             (ins GPR:$base, t2am_imm8_offset:$addr),
1306                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1307                          "ldrb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1308                             []>;
1309
1310 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1311                             (ins t2addrmode_imm8:$addr),
1312                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1313                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn",
1314                             []>;
1315 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1316                             (ins GPR:$base, t2am_imm8_offset:$addr),
1317                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1318                          "ldrh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1319                             []>;
1320
1321 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1322                             (ins t2addrmode_imm8:$addr),
1323                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1324                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn",
1325                             []>;
1326 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1327                             (ins GPR:$base, t2am_imm8_offset:$addr),
1328                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1329                         "ldrsb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1330                             []>;
1331
1332 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1333                             (ins t2addrmode_imm8:$addr),
1334                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1335                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn",
1336                             []>;
1337 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$dst, GPR:$Rn),
1338                             (ins GPR:$base, t2am_imm8_offset:$addr),
1339                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1340                         "ldrsh", "\t$dst, [$Rn], $addr", "$base = $Rn",
1341                             []>;
1342 } // mayLoad = 1, neverHasSideEffects = 1
1343
1344 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1345 // for disassembly only.
1346 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1347 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1348   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1349           "\t$Rt, $addr", []> {
1350   let Inst{31-27} = 0b11111;
1351   let Inst{26-25} = 0b00;
1352   let Inst{24} = signed;
1353   let Inst{23} = 0;
1354   let Inst{22-21} = type;
1355   let Inst{20} = 1; // load
1356   let Inst{11} = 1;
1357   let Inst{10-8} = 0b110; // PUW.
1358
1359   bits<4> Rt;
1360   bits<13> addr;
1361   let Inst{15-12} = Rt;
1362   let Inst{19-16} = addr{12-9};
1363   let Inst{7-0}   = addr{7-0};
1364 }
1365
1366 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1367 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1368 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1369 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1370 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1371
1372 // Store
1373 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si,
1374                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1375 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1376                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1377 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1378                    BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1379
1380 // Store doubleword
1381 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1382 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1383                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1384                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>;
1385
1386 // Indexed stores
1387 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPR:$base_wb),
1388                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1389                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1390                          "str", "\t$Rt, [$Rn, $addr]!",
1391                          "$Rn = $base_wb,@earlyclobber $base_wb",
1392              [(set GPR:$base_wb,
1393                    (pre_store GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1394
1395 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPR:$base_wb),
1396                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1397                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1398                           "str", "\t$Rt, [$Rn], $addr",
1399                           "$Rn = $base_wb,@earlyclobber $base_wb",
1400              [(set GPR:$base_wb,
1401                   (post_store GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1402
1403 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPR:$base_wb),
1404                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1405                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1406                         "strh", "\t$Rt, [$Rn, $addr]!",
1407                         "$Rn = $base_wb,@earlyclobber $base_wb",
1408         [(set GPR:$base_wb,
1409               (pre_truncsti16 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1410
1411 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPR:$base_wb),
1412                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1413                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1414                          "strh", "\t$Rt, [$Rn], $addr",
1415                          "$Rn = $base_wb,@earlyclobber $base_wb",
1416        [(set GPR:$base_wb,
1417              (post_truncsti16 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1418
1419 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPR:$base_wb),
1420                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1421                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1422                         "strb", "\t$Rt, [$Rn, $addr]!",
1423                         "$Rn = $base_wb,@earlyclobber $base_wb",
1424          [(set GPR:$base_wb,
1425                (pre_truncsti8 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1426
1427 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPR:$base_wb),
1428                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1429                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1430                          "strb", "\t$Rt, [$Rn], $addr",
1431                          "$Rn = $base_wb,@earlyclobber $base_wb",
1432         [(set GPR:$base_wb,
1433               (post_truncsti8 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1434
1435 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1436 // only.
1437 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1438 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1439   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1440           "\t$Rt, $addr", []> {
1441   let Inst{31-27} = 0b11111;
1442   let Inst{26-25} = 0b00;
1443   let Inst{24} = 0; // not signed
1444   let Inst{23} = 0;
1445   let Inst{22-21} = type;
1446   let Inst{20} = 0; // store
1447   let Inst{11} = 1;
1448   let Inst{10-8} = 0b110; // PUW
1449
1450   bits<4> Rt;
1451   bits<13> addr;
1452   let Inst{15-12} = Rt;
1453   let Inst{19-16} = addr{12-9};
1454   let Inst{7-0}   = addr{7-0};
1455 }
1456
1457 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1458 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1459 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1460
1461 // ldrd / strd pre / post variants
1462 // For disassembly only.
1463
1464 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1465                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1466                  "ldrd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1467
1468 def t2LDRD_POST : T2Ii8s4<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1469                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1470                  "ldrd", "\t$Rt, $Rt2, [$base], $imm", []>;
1471
1472 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs),
1473                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1474                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1475
1476 def t2STRD_POST : T2Ii8s4<0, 1, 0, (outs),
1477                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1478                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base], $imm", []>;
1479
1480 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1481 // data/instruction access.  These are for disassembly only.
1482 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1483 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1484 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1485
1486   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1487                 "\t$addr",
1488               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1489     let Inst{31-25} = 0b1111100;
1490     let Inst{24} = instr;
1491     let Inst{22} = 0;
1492     let Inst{21} = write;
1493     let Inst{20} = 1;
1494     let Inst{15-12} = 0b1111;
1495
1496     bits<17> addr;
1497     let addr{12}    = 1;           // add = TRUE
1498     let Inst{19-16} = addr{16-13}; // Rn
1499     let Inst{23}    = addr{12};    // U
1500     let Inst{11-0}  = addr{11-0};  // imm12
1501   }
1502
1503   def i8 : T2Ii8<(outs), (ins t2addrmode_imm8:$addr), IIC_Preload, opc,
1504                 "\t$addr",
1505                [(ARMPreload t2addrmode_imm8:$addr, (i32 write), (i32 instr))]> {
1506     let Inst{31-25} = 0b1111100;
1507     let Inst{24} = instr;
1508     let Inst{23} = 0; // U = 0
1509     let Inst{22} = 0;
1510     let Inst{21} = write;
1511     let Inst{20} = 1;
1512     let Inst{15-12} = 0b1111;
1513     let Inst{11-8} = 0b1100;
1514
1515     bits<13> addr;
1516     let Inst{19-16} = addr{12-9}; // Rn
1517     let Inst{7-0}   = addr{7-0};  // imm8
1518   }
1519
1520   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1521                "\t$addr",
1522              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1523     let Inst{31-25} = 0b1111100;
1524     let Inst{24} = instr;
1525     let Inst{23} = 0; // add = TRUE for T1
1526     let Inst{22} = 0;
1527     let Inst{21} = write;
1528     let Inst{20} = 1;
1529     let Inst{15-12} = 0b1111;
1530     let Inst{11-6} = 0000000;
1531
1532     bits<10> addr;
1533     let Inst{19-16} = addr{9-6}; // Rn
1534     let Inst{3-0}   = addr{5-2}; // Rm
1535     let Inst{5-4}   = addr{1-0}; // imm2
1536   }
1537 }
1538
1539 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1540 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1541 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1542
1543 //===----------------------------------------------------------------------===//
1544 //  Load / store multiple Instructions.
1545 //
1546
1547 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1548                             InstrItinClass itin_upd, bit L_bit> {
1549   def IA :
1550     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1551          itin, !strconcat(asm, "ia${p}.w\t$Rn, $regs"), []> {
1552     bits<4>  Rn;
1553     bits<16> regs;
1554
1555     let Inst{31-27} = 0b11101;
1556     let Inst{26-25} = 0b00;
1557     let Inst{24-23} = 0b01;     // Increment After
1558     let Inst{22}    = 0;
1559     let Inst{21}    = 0;        // No writeback
1560     let Inst{20}    = L_bit;
1561     let Inst{19-16} = Rn;
1562     let Inst{15-0}  = regs;
1563   }
1564   def IA_UPD :
1565     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1566           itin_upd, !strconcat(asm, "ia${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1567     bits<4>  Rn;
1568     bits<16> regs;
1569
1570     let Inst{31-27} = 0b11101;
1571     let Inst{26-25} = 0b00;
1572     let Inst{24-23} = 0b01;     // Increment After
1573     let Inst{22}    = 0;
1574     let Inst{21}    = 1;        // Writeback
1575     let Inst{20}    = L_bit;
1576     let Inst{19-16} = Rn;
1577     let Inst{15-0}  = regs;
1578   }
1579   def DB :
1580     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1581          itin, !strconcat(asm, "db${p}.w\t$Rn, $regs"), []> {
1582     bits<4>  Rn;
1583     bits<16> regs;
1584
1585     let Inst{31-27} = 0b11101;
1586     let Inst{26-25} = 0b00;
1587     let Inst{24-23} = 0b10;     // Decrement Before
1588     let Inst{22}    = 0;
1589     let Inst{21}    = 0;        // No writeback
1590     let Inst{20}    = L_bit;
1591     let Inst{19-16} = Rn;
1592     let Inst{15-0}  = regs;
1593   }
1594   def DB_UPD :
1595     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1596           itin_upd, !strconcat(asm, "db${p}.w\t$Rn, $regs"), "$Rn = $wb", []> {
1597     bits<4>  Rn;
1598     bits<16> regs;
1599
1600     let Inst{31-27} = 0b11101;
1601     let Inst{26-25} = 0b00;
1602     let Inst{24-23} = 0b10;     // Decrement Before
1603     let Inst{22}    = 0;
1604     let Inst{21}    = 1;        // Writeback
1605     let Inst{20}    = L_bit;
1606     let Inst{19-16} = Rn;
1607     let Inst{15-0}  = regs;
1608   }
1609 }
1610
1611 let neverHasSideEffects = 1 in {
1612
1613 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1614 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1615
1616 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1617 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1618
1619 } // neverHasSideEffects
1620
1621
1622 //===----------------------------------------------------------------------===//
1623 //  Move Instructions.
1624 //
1625
1626 let neverHasSideEffects = 1 in
1627 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1628                    "mov", ".w\t$Rd, $Rm", []> {
1629   let Inst{31-27} = 0b11101;
1630   let Inst{26-25} = 0b01;
1631   let Inst{24-21} = 0b0010;
1632   let Inst{19-16} = 0b1111; // Rn
1633   let Inst{14-12} = 0b000;
1634   let Inst{7-4} = 0b0000;
1635 }
1636
1637 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1638 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1639     AddedComplexity = 1 in
1640 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1641                    "mov", ".w\t$Rd, $imm",
1642                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1643   let Inst{31-27} = 0b11110;
1644   let Inst{25} = 0;
1645   let Inst{24-21} = 0b0010;
1646   let Inst{19-16} = 0b1111; // Rn
1647   let Inst{15} = 0;
1648 }
1649
1650 def : InstAlias<"mov${s}${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1651                                                  pred:$p, cc_out:$s)>,
1652                 Requires<[IsThumb2]>;
1653
1654 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1655 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins i32imm_hilo16:$imm), IIC_iMOVi,
1656                    "movw", "\t$Rd, $imm",
1657                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1658   let Inst{31-27} = 0b11110;
1659   let Inst{25} = 1;
1660   let Inst{24-21} = 0b0010;
1661   let Inst{20} = 0; // The S bit.
1662   let Inst{15} = 0;
1663
1664   bits<4> Rd;
1665   bits<16> imm;
1666
1667   let Inst{11-8}  = Rd;
1668   let Inst{19-16} = imm{15-12};
1669   let Inst{26}    = imm{11};
1670   let Inst{14-12} = imm{10-8};
1671   let Inst{7-0}   = imm{7-0};
1672 }
1673
1674 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1675                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1676
1677 let Constraints = "$src = $Rd" in {
1678 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1679                     (ins rGPR:$src, i32imm_hilo16:$imm), IIC_iMOVi,
1680                     "movt", "\t$Rd, $imm",
1681                     [(set rGPR:$Rd,
1682                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1683   let Inst{31-27} = 0b11110;
1684   let Inst{25} = 1;
1685   let Inst{24-21} = 0b0110;
1686   let Inst{20} = 0; // The S bit.
1687   let Inst{15} = 0;
1688
1689   bits<4> Rd;
1690   bits<16> imm;
1691
1692   let Inst{11-8}  = Rd;
1693   let Inst{19-16} = imm{15-12};
1694   let Inst{26}    = imm{11};
1695   let Inst{14-12} = imm{10-8};
1696   let Inst{7-0}   = imm{7-0};
1697 }
1698
1699 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1700                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1701 } // Constraints
1702
1703 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1704
1705 //===----------------------------------------------------------------------===//
1706 //  Extend Instructions.
1707 //
1708
1709 // Sign extenders
1710
1711 defm t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1712                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1713 defm t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1714                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1715 defm t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1716
1717 defm t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1718                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1719 defm t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1720                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1721 defm t2SXTAB16 : T2I_exta_rrot_DO<0b010, "sxtab16">;
1722
1723 // TODO: SXT(A){B|H}16 - done for disassembly only
1724
1725 // Zero extenders
1726
1727 let AddedComplexity = 16 in {
1728 defm t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1729                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1730 defm t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1731                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1732 defm t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1733                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1734
1735 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1736 //        The transformation should probably be done as a combiner action
1737 //        instead so we can include a check for masking back in the upper
1738 //        eight bits of the source into the lower eight bits of the result.
1739 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1740 //            (t2UXTB16r_rot rGPR:$Src, 24)>,
1741 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1742 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1743             (t2UXTB16r_rot rGPR:$Src, 8)>,
1744         Requires<[HasT2ExtractPack, IsThumb2]>;
1745
1746 defm t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1747                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1748 defm t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1749                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1750 defm t2UXTAB16 : T2I_exta_rrot_DO<0b011, "uxtab16">;
1751 }
1752
1753 //===----------------------------------------------------------------------===//
1754 //  Arithmetic Instructions.
1755 //
1756
1757 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1758                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1759 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1760                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1761
1762 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1763 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1764                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1765                              BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1766 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1767                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1768                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1769
1770 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1771                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1772 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1773                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1774 defm t2ADCS : T2I_adde_sube_s_irs<BinOpFrag<(adde_live_carry node:$LHS,
1775                                                              node:$RHS)>, 1>;
1776 defm t2SBCS : T2I_adde_sube_s_irs<BinOpFrag<(sube_live_carry node:$LHS,
1777                                                              node:$RHS)>>;
1778
1779 // RSB
1780 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1781                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1782 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1783                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1784
1785 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1786 // The assume-no-carry-in form uses the negation of the input since add/sub
1787 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1788 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1789 // details.
1790 // The AddedComplexity preferences the first variant over the others since
1791 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1792 let AddedComplexity = 1 in
1793 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1794             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1795 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1796             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1797 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1798             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1799 let AddedComplexity = 1 in
1800 def : T2Pat<(addc       rGPR:$src, imm0_255_neg:$imm),
1801             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1802 def : T2Pat<(addc       rGPR:$src, t2_so_imm_neg:$imm),
1803             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1804 // The with-carry-in form matches bitwise not instead of the negation.
1805 // Effectively, the inverse interpretation of the carry flag already accounts
1806 // for part of the negation.
1807 let AddedComplexity = 1 in
1808 def : T2Pat<(adde_dead_carry       rGPR:$src, imm0_255_not:$imm),
1809             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1810 def : T2Pat<(adde_dead_carry       rGPR:$src, t2_so_imm_not:$imm),
1811             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1812 let AddedComplexity = 1 in
1813 def : T2Pat<(adde_live_carry       rGPR:$src, imm0_255_not:$imm),
1814             (t2SBCSri   rGPR:$src, imm0_255_not:$imm)>;
1815 def : T2Pat<(adde_live_carry       rGPR:$src, t2_so_imm_not:$imm),
1816             (t2SBCSri   rGPR:$src, t2_so_imm_not:$imm)>;
1817
1818 // Select Bytes -- for disassembly only
1819
1820 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1821                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []> {
1822   let Inst{31-27} = 0b11111;
1823   let Inst{26-24} = 0b010;
1824   let Inst{23} = 0b1;
1825   let Inst{22-20} = 0b010;
1826   let Inst{15-12} = 0b1111;
1827   let Inst{7} = 0b1;
1828   let Inst{6-4} = 0b000;
1829 }
1830
1831 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1832 // And Miscellaneous operations -- for disassembly only
1833 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1834               list<dag> pat = [/* For disassembly only; pattern left blank */],
1835               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1836               string asm = "\t$Rd, $Rn, $Rm">
1837   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat> {
1838   let Inst{31-27} = 0b11111;
1839   let Inst{26-23} = 0b0101;
1840   let Inst{22-20} = op22_20;
1841   let Inst{15-12} = 0b1111;
1842   let Inst{7-4} = op7_4;
1843
1844   bits<4> Rd;
1845   bits<4> Rn;
1846   bits<4> Rm;
1847
1848   let Inst{11-8}  = Rd;
1849   let Inst{19-16} = Rn;
1850   let Inst{3-0}   = Rm;
1851 }
1852
1853 // Saturating add/subtract -- for disassembly only
1854
1855 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1856                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1857                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1858 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1859 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1860 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1861 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1862                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1863 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1864                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1865 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1866 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1867                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1868                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1869 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1870 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1871 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1872 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1873 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1874 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1875 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1876 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1877
1878 // Signed/Unsigned add/subtract -- for disassembly only
1879
1880 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1881 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1882 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1883 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1884 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1885 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1886 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1887 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1888 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1889 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1890 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1891 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1892
1893 // Signed/Unsigned halving add/subtract -- for disassembly only
1894
1895 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1896 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1897 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1898 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1899 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1900 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1901 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1902 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1903 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1904 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1905 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1906 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1907
1908 // Helper class for disassembly only
1909 // A6.3.16 & A6.3.17
1910 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1911 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1912   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1913   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1914   let Inst{31-27} = 0b11111;
1915   let Inst{26-24} = 0b011;
1916   let Inst{23}    = long;
1917   let Inst{22-20} = op22_20;
1918   let Inst{7-4}   = op7_4;
1919 }
1920
1921 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1922   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1923   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
1924   let Inst{31-27} = 0b11111;
1925   let Inst{26-24} = 0b011;
1926   let Inst{23}    = long;
1927   let Inst{22-20} = op22_20;
1928   let Inst{7-4}   = op7_4;
1929 }
1930
1931 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1932
1933 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1934                                            (ins rGPR:$Rn, rGPR:$Rm),
1935                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []> {
1936   let Inst{15-12} = 0b1111;
1937 }
1938 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1939                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1940                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>;
1941
1942 // Signed/Unsigned saturate -- for disassembly only
1943
1944 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1945            string opc, string asm, list<dag> pattern>
1946   : T2I<oops, iops, itin, opc, asm, pattern> {
1947   bits<4> Rd;
1948   bits<4> Rn;
1949   bits<5> sat_imm;
1950   bits<7> sh;
1951
1952   let Inst{11-8}  = Rd;
1953   let Inst{19-16} = Rn;
1954   let Inst{4-0}   = sat_imm{4-0};
1955   let Inst{21}    = sh{6};
1956   let Inst{14-12} = sh{4-2};
1957   let Inst{7-6}   = sh{1-0};
1958 }
1959
1960 def t2SSAT: T2SatI<
1961               (outs rGPR:$Rd), (ins ssat_imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1962               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1963               [/* For disassembly only; pattern left blank */]> {
1964   let Inst{31-27} = 0b11110;
1965   let Inst{25-22} = 0b1100;
1966   let Inst{20} = 0;
1967   let Inst{15} = 0;
1968 }
1969
1970 def t2SSAT16: T2SatI<
1971                 (outs rGPR:$Rd), (ins ssat_imm:$sat_imm, rGPR:$Rn), NoItinerary,
1972                 "ssat16", "\t$Rd, $sat_imm, $Rn",
1973                 [/* For disassembly only; pattern left blank */]> {
1974   let Inst{31-27} = 0b11110;
1975   let Inst{25-22} = 0b1100;
1976   let Inst{20} = 0;
1977   let Inst{15} = 0;
1978   let Inst{21} = 1;        // sh = '1'
1979   let Inst{14-12} = 0b000; // imm3 = '000'
1980   let Inst{7-6} = 0b00;    // imm2 = '00'
1981 }
1982
1983 def t2USAT: T2SatI<
1984                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1985                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
1986                 [/* For disassembly only; pattern left blank */]> {
1987   let Inst{31-27} = 0b11110;
1988   let Inst{25-22} = 0b1110;
1989   let Inst{20} = 0;
1990   let Inst{15} = 0;
1991 }
1992
1993 def t2USAT16: T2SatI<(outs rGPR:$dst), (ins i32imm:$sat_imm, rGPR:$Rn),
1994                      NoItinerary,
1995                      "usat16", "\t$dst, $sat_imm, $Rn",
1996                      [/* For disassembly only; pattern left blank */]> {
1997   let Inst{31-27} = 0b11110;
1998   let Inst{25-22} = 0b1110;
1999   let Inst{20} = 0;
2000   let Inst{15} = 0;
2001   let Inst{21} = 1;        // sh = '1'
2002   let Inst{14-12} = 0b000; // imm3 = '000'
2003   let Inst{7-6} = 0b00;    // imm2 = '00'
2004 }
2005
2006 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2007 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2008
2009 //===----------------------------------------------------------------------===//
2010 //  Shift and rotate Instructions.
2011 //
2012
2013 defm t2LSL  : T2I_sh_ir<0b00, "lsl", BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2014 defm t2LSR  : T2I_sh_ir<0b01, "lsr", BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2015 defm t2ASR  : T2I_sh_ir<0b10, "asr", BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2016 defm t2ROR  : T2I_sh_ir<0b11, "ror", BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2017
2018 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2019 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2020           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2021
2022 let Uses = [CPSR] in {
2023 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2024                    "rrx", "\t$Rd, $Rm",
2025                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2026   let Inst{31-27} = 0b11101;
2027   let Inst{26-25} = 0b01;
2028   let Inst{24-21} = 0b0010;
2029   let Inst{19-16} = 0b1111; // Rn
2030   let Inst{14-12} = 0b000;
2031   let Inst{7-4} = 0b0011;
2032 }
2033 }
2034
2035 let isCodeGenOnly = 1, Defs = [CPSR] in {
2036 def t2MOVsrl_flag : T2TwoRegShiftImm<
2037                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2038                         "lsrs", ".w\t$Rd, $Rm, #1",
2039                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2040   let Inst{31-27} = 0b11101;
2041   let Inst{26-25} = 0b01;
2042   let Inst{24-21} = 0b0010;
2043   let Inst{20} = 1; // The S bit.
2044   let Inst{19-16} = 0b1111; // Rn
2045   let Inst{5-4} = 0b01; // Shift type.
2046   // Shift amount = Inst{14-12:7-6} = 1.
2047   let Inst{14-12} = 0b000;
2048   let Inst{7-6} = 0b01;
2049 }
2050 def t2MOVsra_flag : T2TwoRegShiftImm<
2051                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2052                         "asrs", ".w\t$Rd, $Rm, #1",
2053                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2054   let Inst{31-27} = 0b11101;
2055   let Inst{26-25} = 0b01;
2056   let Inst{24-21} = 0b0010;
2057   let Inst{20} = 1; // The S bit.
2058   let Inst{19-16} = 0b1111; // Rn
2059   let Inst{5-4} = 0b10; // Shift type.
2060   // Shift amount = Inst{14-12:7-6} = 1.
2061   let Inst{14-12} = 0b000;
2062   let Inst{7-6} = 0b01;
2063 }
2064 }
2065
2066 //===----------------------------------------------------------------------===//
2067 //  Bitwise Instructions.
2068 //
2069
2070 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2071                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2072                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2073 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2074                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2075                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2076 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2077                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2078                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2079
2080 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2081                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2082                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2083
2084 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2085               string opc, string asm, list<dag> pattern>
2086     : T2I<oops, iops, itin, opc, asm, pattern> {
2087   bits<4> Rd;
2088   bits<5> msb;
2089   bits<5> lsb;
2090
2091   let Inst{11-8}  = Rd;
2092   let Inst{4-0}   = msb{4-0};
2093   let Inst{14-12} = lsb{4-2};
2094   let Inst{7-6}   = lsb{1-0};
2095 }
2096
2097 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2098               string opc, string asm, list<dag> pattern>
2099     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2100   bits<4> Rn;
2101
2102   let Inst{19-16} = Rn;
2103 }
2104
2105 let Constraints = "$src = $Rd" in
2106 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2107                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2108                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2109   let Inst{31-27} = 0b11110;
2110   let Inst{26} = 0; // should be 0.
2111   let Inst{25} = 1;
2112   let Inst{24-20} = 0b10110;
2113   let Inst{19-16} = 0b1111; // Rn
2114   let Inst{15} = 0;
2115   let Inst{5} = 0; // should be 0.
2116
2117   bits<10> imm;
2118   let msb{4-0} = imm{9-5};
2119   let lsb{4-0} = imm{4-0};
2120 }
2121
2122 def t2SBFX: T2TwoRegBitFI<
2123                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm0_31_m1:$msb),
2124                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2125   let Inst{31-27} = 0b11110;
2126   let Inst{25} = 1;
2127   let Inst{24-20} = 0b10100;
2128   let Inst{15} = 0;
2129 }
2130
2131 def t2UBFX: T2TwoRegBitFI<
2132                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm0_31_m1:$msb),
2133                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2134   let Inst{31-27} = 0b11110;
2135   let Inst{25} = 1;
2136   let Inst{24-20} = 0b11100;
2137   let Inst{15} = 0;
2138 }
2139
2140 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2141 let Constraints = "$src = $Rd" in {
2142   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2143                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2144                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2145                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2146                                    bf_inv_mask_imm:$imm))]> {
2147     let Inst{31-27} = 0b11110;
2148     let Inst{26} = 0; // should be 0.
2149     let Inst{25} = 1;
2150     let Inst{24-20} = 0b10110;
2151     let Inst{15} = 0;
2152     let Inst{5} = 0; // should be 0.
2153
2154     bits<10> imm;
2155     let msb{4-0} = imm{9-5};
2156     let lsb{4-0} = imm{4-0};
2157   }
2158
2159   // GNU as only supports this form of bfi (w/ 4 arguments)
2160   let isAsmParserOnly = 1 in
2161   def t2BFI4p : T2TwoRegBitFI<(outs rGPR:$Rd),
2162                   (ins rGPR:$src, rGPR:$Rn, lsb_pos_imm:$lsbit,
2163                        width_imm:$width),
2164                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $lsbit, $width",
2165                   []> {
2166     let Inst{31-27} = 0b11110;
2167     let Inst{26} = 0; // should be 0.
2168     let Inst{25} = 1;
2169     let Inst{24-20} = 0b10110;
2170     let Inst{15} = 0;
2171     let Inst{5} = 0; // should be 0.
2172
2173     bits<5> lsbit;
2174     bits<5> width;
2175     let msb{4-0} = width; // Custom encoder => lsb+width-1
2176     let lsb{4-0} = lsbit;
2177   }
2178 }
2179
2180 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2181                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2182                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>, 0, "">;
2183
2184 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2185 let AddedComplexity = 1 in
2186 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2187                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2188                           UnOpFrag<(not node:$Src)>, 1, 1>;
2189
2190
2191 let AddedComplexity = 1 in
2192 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2193             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2194
2195 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2196 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2197             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2198             Requires<[IsThumb2]>;
2199
2200 def : T2Pat<(t2_so_imm_not:$src),
2201             (t2MVNi t2_so_imm_not:$src)>;
2202
2203 //===----------------------------------------------------------------------===//
2204 //  Multiply Instructions.
2205 //
2206 let isCommutable = 1 in
2207 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2208                 "mul", "\t$Rd, $Rn, $Rm",
2209                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2210   let Inst{31-27} = 0b11111;
2211   let Inst{26-23} = 0b0110;
2212   let Inst{22-20} = 0b000;
2213   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2214   let Inst{7-4} = 0b0000; // Multiply
2215 }
2216
2217 def t2MLA: T2FourReg<
2218                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2219                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2220                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2221   let Inst{31-27} = 0b11111;
2222   let Inst{26-23} = 0b0110;
2223   let Inst{22-20} = 0b000;
2224   let Inst{7-4} = 0b0000; // Multiply
2225 }
2226
2227 def t2MLS: T2FourReg<
2228                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2229                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2230                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2231   let Inst{31-27} = 0b11111;
2232   let Inst{26-23} = 0b0110;
2233   let Inst{22-20} = 0b000;
2234   let Inst{7-4} = 0b0001; // Multiply and Subtract
2235 }
2236
2237 // Extra precision multiplies with low / high results
2238 let neverHasSideEffects = 1 in {
2239 let isCommutable = 1 in {
2240 def t2SMULL : T2MulLong<0b000, 0b0000,
2241                   (outs rGPR:$Rd, rGPR:$Ra),
2242                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2243                    "smull", "\t$Rd, $Ra, $Rn, $Rm", []>;
2244
2245 def t2UMULL : T2MulLong<0b010, 0b0000,
2246                   (outs rGPR:$RdLo, rGPR:$RdHi),
2247                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2248                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2249 } // isCommutable
2250
2251 // Multiply + accumulate
2252 def t2SMLAL : T2MulLong<0b100, 0b0000,
2253                   (outs rGPR:$RdLo, rGPR:$RdHi),
2254                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2255                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2256
2257 def t2UMLAL : T2MulLong<0b110, 0b0000,
2258                   (outs rGPR:$RdLo, rGPR:$RdHi),
2259                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2260                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2261
2262 def t2UMAAL : T2MulLong<0b110, 0b0110,
2263                   (outs rGPR:$RdLo, rGPR:$RdHi),
2264                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2265                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2266 } // neverHasSideEffects
2267
2268 // Rounding variants of the below included for disassembly only
2269
2270 // Most significant word multiply
2271 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2272                   "smmul", "\t$Rd, $Rn, $Rm",
2273                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]> {
2274   let Inst{31-27} = 0b11111;
2275   let Inst{26-23} = 0b0110;
2276   let Inst{22-20} = 0b101;
2277   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2278   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2279 }
2280
2281 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2282                   "smmulr", "\t$Rd, $Rn, $Rm", []> {
2283   let Inst{31-27} = 0b11111;
2284   let Inst{26-23} = 0b0110;
2285   let Inst{22-20} = 0b101;
2286   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2287   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2288 }
2289
2290 def t2SMMLA : T2FourReg<
2291         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2292                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2293                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]> {
2294   let Inst{31-27} = 0b11111;
2295   let Inst{26-23} = 0b0110;
2296   let Inst{22-20} = 0b101;
2297   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2298 }
2299
2300 def t2SMMLAR: T2FourReg<
2301         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2302                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []> {
2303   let Inst{31-27} = 0b11111;
2304   let Inst{26-23} = 0b0110;
2305   let Inst{22-20} = 0b101;
2306   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2307 }
2308
2309 def t2SMMLS: T2FourReg<
2310         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2311                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2312                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]> {
2313   let Inst{31-27} = 0b11111;
2314   let Inst{26-23} = 0b0110;
2315   let Inst{22-20} = 0b110;
2316   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2317 }
2318
2319 def t2SMMLSR:T2FourReg<
2320         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2321                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []> {
2322   let Inst{31-27} = 0b11111;
2323   let Inst{26-23} = 0b0110;
2324   let Inst{22-20} = 0b110;
2325   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2326 }
2327
2328 multiclass T2I_smul<string opc, PatFrag opnode> {
2329   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2330               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2331               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2332                                       (sext_inreg rGPR:$Rm, i16)))]> {
2333     let Inst{31-27} = 0b11111;
2334     let Inst{26-23} = 0b0110;
2335     let Inst{22-20} = 0b001;
2336     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2337     let Inst{7-6} = 0b00;
2338     let Inst{5-4} = 0b00;
2339   }
2340
2341   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2342               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2343               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2344                                       (sra rGPR:$Rm, (i32 16))))]> {
2345     let Inst{31-27} = 0b11111;
2346     let Inst{26-23} = 0b0110;
2347     let Inst{22-20} = 0b001;
2348     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2349     let Inst{7-6} = 0b00;
2350     let Inst{5-4} = 0b01;
2351   }
2352
2353   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2354               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2355               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2356                                       (sext_inreg rGPR:$Rm, i16)))]> {
2357     let Inst{31-27} = 0b11111;
2358     let Inst{26-23} = 0b0110;
2359     let Inst{22-20} = 0b001;
2360     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2361     let Inst{7-6} = 0b00;
2362     let Inst{5-4} = 0b10;
2363   }
2364
2365   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2366               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2367               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2368                                       (sra rGPR:$Rm, (i32 16))))]> {
2369     let Inst{31-27} = 0b11111;
2370     let Inst{26-23} = 0b0110;
2371     let Inst{22-20} = 0b001;
2372     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2373     let Inst{7-6} = 0b00;
2374     let Inst{5-4} = 0b11;
2375   }
2376
2377   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2378               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2379               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2380                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]> {
2381     let Inst{31-27} = 0b11111;
2382     let Inst{26-23} = 0b0110;
2383     let Inst{22-20} = 0b011;
2384     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2385     let Inst{7-6} = 0b00;
2386     let Inst{5-4} = 0b00;
2387   }
2388
2389   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2390               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2391               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2392                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]> {
2393     let Inst{31-27} = 0b11111;
2394     let Inst{26-23} = 0b0110;
2395     let Inst{22-20} = 0b011;
2396     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2397     let Inst{7-6} = 0b00;
2398     let Inst{5-4} = 0b01;
2399   }
2400 }
2401
2402
2403 multiclass T2I_smla<string opc, PatFrag opnode> {
2404   def BB : T2FourReg<
2405         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2406               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2407               [(set rGPR:$Rd, (add rGPR:$Ra,
2408                                (opnode (sext_inreg rGPR:$Rn, i16),
2409                                        (sext_inreg rGPR:$Rm, i16))))]> {
2410     let Inst{31-27} = 0b11111;
2411     let Inst{26-23} = 0b0110;
2412     let Inst{22-20} = 0b001;
2413     let Inst{7-6} = 0b00;
2414     let Inst{5-4} = 0b00;
2415   }
2416
2417   def BT : T2FourReg<
2418        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2419              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2420              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2421                                                  (sra rGPR:$Rm, (i32 16)))))]> {
2422     let Inst{31-27} = 0b11111;
2423     let Inst{26-23} = 0b0110;
2424     let Inst{22-20} = 0b001;
2425     let Inst{7-6} = 0b00;
2426     let Inst{5-4} = 0b01;
2427   }
2428
2429   def TB : T2FourReg<
2430         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2431               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2432               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2433                                                (sext_inreg rGPR:$Rm, i16))))]> {
2434     let Inst{31-27} = 0b11111;
2435     let Inst{26-23} = 0b0110;
2436     let Inst{22-20} = 0b001;
2437     let Inst{7-6} = 0b00;
2438     let Inst{5-4} = 0b10;
2439   }
2440
2441   def TT : T2FourReg<
2442         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2443               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2444              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2445                                                  (sra rGPR:$Rm, (i32 16)))))]> {
2446     let Inst{31-27} = 0b11111;
2447     let Inst{26-23} = 0b0110;
2448     let Inst{22-20} = 0b001;
2449     let Inst{7-6} = 0b00;
2450     let Inst{5-4} = 0b11;
2451   }
2452
2453   def WB : T2FourReg<
2454         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2455               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2456               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2457                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]> {
2458     let Inst{31-27} = 0b11111;
2459     let Inst{26-23} = 0b0110;
2460     let Inst{22-20} = 0b011;
2461     let Inst{7-6} = 0b00;
2462     let Inst{5-4} = 0b00;
2463   }
2464
2465   def WT : T2FourReg<
2466         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2467               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2468               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2469                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]> {
2470     let Inst{31-27} = 0b11111;
2471     let Inst{26-23} = 0b0110;
2472     let Inst{22-20} = 0b011;
2473     let Inst{7-6} = 0b00;
2474     let Inst{5-4} = 0b01;
2475   }
2476 }
2477
2478 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2479 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2480
2481 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2482 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2483          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2484            [/* For disassembly only; pattern left blank */]>;
2485 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2486          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2487            [/* For disassembly only; pattern left blank */]>;
2488 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2489          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2490            [/* For disassembly only; pattern left blank */]>;
2491 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2492          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2493            [/* For disassembly only; pattern left blank */]>;
2494
2495 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2496 // These are for disassembly only.
2497
2498 def t2SMUAD: T2ThreeReg_mac<
2499             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2500             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []> {
2501   let Inst{15-12} = 0b1111;
2502 }
2503 def t2SMUADX:T2ThreeReg_mac<
2504             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2505             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []> {
2506   let Inst{15-12} = 0b1111;
2507 }
2508 def t2SMUSD: T2ThreeReg_mac<
2509             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2510             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []> {
2511   let Inst{15-12} = 0b1111;
2512 }
2513 def t2SMUSDX:T2ThreeReg_mac<
2514             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2515             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []> {
2516   let Inst{15-12} = 0b1111;
2517 }
2518 def t2SMLAD   : T2ThreeReg_mac<
2519             0, 0b010, 0b0000, (outs rGPR:$Rd),
2520             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2521             "\t$Rd, $Rn, $Rm, $Ra", []>;
2522 def t2SMLADX  : T2FourReg_mac<
2523             0, 0b010, 0b0001, (outs rGPR:$Rd),
2524             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2525             "\t$Rd, $Rn, $Rm, $Ra", []>;
2526 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2527             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2528             "\t$Rd, $Rn, $Rm, $Ra", []>;
2529 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2530             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2531             "\t$Rd, $Rn, $Rm, $Ra", []>;
2532 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2533                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2534                         "\t$Ra, $Rd, $Rm, $Rn", []>;
2535 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2536                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2537                         "\t$Ra, $Rd, $Rm, $Rn", []>;
2538 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2539                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2540                         "\t$Ra, $Rd, $Rm, $Rn", []>;
2541 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2542                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2543                         "\t$Ra, $Rd, $Rm, $Rn", []>;
2544
2545 //===----------------------------------------------------------------------===//
2546 //  Division Instructions.
2547 //  Signed and unsigned division on v7-M
2548 //
2549 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2550                  "sdiv", "\t$Rd, $Rn, $Rm",
2551                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2552                  Requires<[HasDivide, IsThumb2]> {
2553   let Inst{31-27} = 0b11111;
2554   let Inst{26-21} = 0b011100;
2555   let Inst{20} = 0b1;
2556   let Inst{15-12} = 0b1111;
2557   let Inst{7-4} = 0b1111;
2558 }
2559
2560 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2561                  "udiv", "\t$Rd, $Rn, $Rm",
2562                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2563                  Requires<[HasDivide, IsThumb2]> {
2564   let Inst{31-27} = 0b11111;
2565   let Inst{26-21} = 0b011101;
2566   let Inst{20} = 0b1;
2567   let Inst{15-12} = 0b1111;
2568   let Inst{7-4} = 0b1111;
2569 }
2570
2571 //===----------------------------------------------------------------------===//
2572 //  Misc. Arithmetic Instructions.
2573 //
2574
2575 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2576       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2577   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2578   let Inst{31-27} = 0b11111;
2579   let Inst{26-22} = 0b01010;
2580   let Inst{21-20} = op1;
2581   let Inst{15-12} = 0b1111;
2582   let Inst{7-6} = 0b10;
2583   let Inst{5-4} = op2;
2584   let Rn{3-0} = Rm;
2585 }
2586
2587 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2588                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2589
2590 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2591                       "rbit", "\t$Rd, $Rm",
2592                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2593
2594 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2595                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2596
2597 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2598                        "rev16", ".w\t$Rd, $Rm",
2599                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2600
2601 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2602                        "revsh", ".w\t$Rd, $Rm",
2603                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2604
2605 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2606                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2607             (t2REVSH rGPR:$Rm)>;
2608
2609 def t2PKHBT : T2ThreeReg<
2610             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, shift_imm:$sh),
2611                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2612                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2613                                       (and (shl rGPR:$Rm, lsl_amt:$sh),
2614                                            0xFFFF0000)))]>,
2615                   Requires<[HasT2ExtractPack, IsThumb2]> {
2616   let Inst{31-27} = 0b11101;
2617   let Inst{26-25} = 0b01;
2618   let Inst{24-20} = 0b01100;
2619   let Inst{5} = 0; // BT form
2620   let Inst{4} = 0;
2621
2622   bits<8> sh;
2623   let Inst{14-12} = sh{7-5};
2624   let Inst{7-6}   = sh{4-3};
2625 }
2626
2627 // Alternate cases for PKHBT where identities eliminate some nodes.
2628 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2629             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2630             Requires<[HasT2ExtractPack, IsThumb2]>;
2631 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2632             (t2PKHBT rGPR:$src1, rGPR:$src2, (lsl_shift_imm imm16_31:$sh))>,
2633             Requires<[HasT2ExtractPack, IsThumb2]>;
2634
2635 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2636 // will match the pattern below.
2637 def t2PKHTB : T2ThreeReg<
2638                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, shift_imm:$sh),
2639                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2640                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2641                                        (and (sra rGPR:$Rm, asr_amt:$sh),
2642                                             0xFFFF)))]>,
2643                   Requires<[HasT2ExtractPack, IsThumb2]> {
2644   let Inst{31-27} = 0b11101;
2645   let Inst{26-25} = 0b01;
2646   let Inst{24-20} = 0b01100;
2647   let Inst{5} = 1; // TB form
2648   let Inst{4} = 0;
2649
2650   bits<8> sh;
2651   let Inst{14-12} = sh{7-5};
2652   let Inst{7-6}   = sh{4-3};
2653 }
2654
2655 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2656 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2657 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2658             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm16_31:$sh))>,
2659             Requires<[HasT2ExtractPack, IsThumb2]>;
2660 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2661                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2662             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm1_15:$sh))>,
2663             Requires<[HasT2ExtractPack, IsThumb2]>;
2664
2665 //===----------------------------------------------------------------------===//
2666 //  Comparison Instructions...
2667 //
2668 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2669                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2670                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2671
2672 def : T2Pat<(ARMcmpZ  GPR:$lhs, t2_so_imm:$imm),
2673             (t2CMPri  GPR:$lhs, t2_so_imm:$imm)>;
2674 def : T2Pat<(ARMcmpZ  GPR:$lhs, rGPR:$rhs),
2675             (t2CMPrr  GPR:$lhs, rGPR:$rhs)>;
2676 def : T2Pat<(ARMcmpZ  GPR:$lhs, t2_so_reg:$rhs),
2677             (t2CMPrs  GPR:$lhs, t2_so_reg:$rhs)>;
2678
2679 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2680 //       Compare-to-zero still works out, just not the relationals
2681 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2682 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2683 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2684                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2685                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2686
2687 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2688 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2689
2690 def : T2Pat<(ARMcmpZ  GPR:$src, t2_so_imm_neg:$imm),
2691             (t2CMNzri GPR:$src, t2_so_imm_neg:$imm)>;
2692
2693 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2694                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2695                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2696 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2697                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2698                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2699
2700 // Conditional moves
2701 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2702 // a two-value operand where a dag node expects two operands. :(
2703 let neverHasSideEffects = 1 in {
2704 def t2MOVCCr : T2TwoReg<
2705                    (outs rGPR:$Rd), (ins rGPR:$false, rGPR:$Rm), IIC_iCMOVr,
2706                    "mov", ".w\t$Rd, $Rm",
2707    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2708                 RegConstraint<"$false = $Rd"> {
2709   let Inst{31-27} = 0b11101;
2710   let Inst{26-25} = 0b01;
2711   let Inst{24-21} = 0b0010;
2712   let Inst{20} = 0; // The S bit.
2713   let Inst{19-16} = 0b1111; // Rn
2714   let Inst{14-12} = 0b000;
2715   let Inst{7-4} = 0b0000;
2716 }
2717
2718 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2719 let isCodeGenOnly = 1 in {
2720 let isMoveImm = 1 in
2721 def t2MOVCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2722                    IIC_iCMOVi, "mov", ".w\t$Rd, $imm",
2723 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2724                    RegConstraint<"$false = $Rd"> {
2725   let Inst{31-27} = 0b11110;
2726   let Inst{25} = 0;
2727   let Inst{24-21} = 0b0010;
2728   let Inst{20} = 0; // The S bit.
2729   let Inst{19-16} = 0b1111; // Rn
2730   let Inst{15} = 0;
2731 }
2732
2733 let isMoveImm = 1 in
2734 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, i32imm_hilo16:$imm),
2735                       IIC_iCMOVi,
2736                       "movw", "\t$Rd, $imm", []>,
2737                       RegConstraint<"$false = $Rd"> {
2738   let Inst{31-27} = 0b11110;
2739   let Inst{25} = 1;
2740   let Inst{24-21} = 0b0010;
2741   let Inst{20} = 0; // The S bit.
2742   let Inst{15} = 0;
2743
2744   bits<4> Rd;
2745   bits<16> imm;
2746
2747   let Inst{11-8}  = Rd;
2748   let Inst{19-16} = imm{15-12};
2749   let Inst{26}    = imm{11};
2750   let Inst{14-12} = imm{10-8};
2751   let Inst{7-0}   = imm{7-0};
2752 }
2753
2754 let isMoveImm = 1 in
2755 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2756                                (ins rGPR:$false, i32imm:$src, pred:$p),
2757                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2758
2759 let isMoveImm = 1 in
2760 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2761                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2762 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2763                    imm:$cc, CCR:$ccr))*/]>,
2764                    RegConstraint<"$false = $Rd"> {
2765   let Inst{31-27} = 0b11110;
2766   let Inst{25} = 0;
2767   let Inst{24-21} = 0b0011;
2768   let Inst{20} = 0; // The S bit.
2769   let Inst{19-16} = 0b1111; // Rn
2770   let Inst{15} = 0;
2771 }
2772
2773 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2774                    string opc, string asm, list<dag> pattern>
2775   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2776   let Inst{31-27} = 0b11101;
2777   let Inst{26-25} = 0b01;
2778   let Inst{24-21} = 0b0010;
2779   let Inst{20} = 0; // The S bit.
2780   let Inst{19-16} = 0b1111; // Rn
2781   let Inst{5-4} = opcod; // Shift type.
2782 }
2783 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2784                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2785                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2786                  RegConstraint<"$false = $Rd">;
2787 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2788                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2789                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2790                  RegConstraint<"$false = $Rd">;
2791 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2792                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2793                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2794                  RegConstraint<"$false = $Rd">;
2795 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2796                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2797                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2798                  RegConstraint<"$false = $Rd">;
2799 } // neverHasSideEffects
2800 } // isCodeGenOnly = 1
2801
2802 //===----------------------------------------------------------------------===//
2803 // Atomic operations intrinsics
2804 //
2805
2806 // memory barriers protect the atomic sequences
2807 let hasSideEffects = 1 in {
2808 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2809                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2810                   Requires<[IsThumb, HasDB]> {
2811   bits<4> opt;
2812   let Inst{31-4} = 0xf3bf8f5;
2813   let Inst{3-0} = opt;
2814 }
2815 }
2816
2817 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2818                   "dsb", "\t$opt",
2819                   [/* For disassembly only; pattern left blank */]>,
2820                   Requires<[IsThumb, HasDB]> {
2821   bits<4> opt;
2822   let Inst{31-4} = 0xf3bf8f4;
2823   let Inst{3-0} = opt;
2824 }
2825
2826 // ISB has only full system option -- for disassembly only
2827 def t2ISB : AInoP<(outs), (ins), ThumbFrm, NoItinerary, "isb", "",
2828                   [/* For disassembly only; pattern left blank */]>,
2829                   Requires<[IsThumb2, HasV7]> {
2830   let Inst{31-4} = 0xf3bf8f6;
2831   let Inst{3-0} = 0b1111;
2832 }
2833
2834 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2835                 InstrItinClass itin, string opc, string asm, string cstr,
2836                 list<dag> pattern, bits<4> rt2 = 0b1111>
2837   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2838   let Inst{31-27} = 0b11101;
2839   let Inst{26-20} = 0b0001101;
2840   let Inst{11-8} = rt2;
2841   let Inst{7-6} = 0b01;
2842   let Inst{5-4} = opcod;
2843   let Inst{3-0} = 0b1111;
2844
2845   bits<4> addr;
2846   bits<4> Rt;
2847   let Inst{19-16} = addr;
2848   let Inst{15-12} = Rt;
2849 }
2850 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2851                 InstrItinClass itin, string opc, string asm, string cstr,
2852                 list<dag> pattern, bits<4> rt2 = 0b1111>
2853   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2854   let Inst{31-27} = 0b11101;
2855   let Inst{26-20} = 0b0001100;
2856   let Inst{11-8} = rt2;
2857   let Inst{7-6} = 0b01;
2858   let Inst{5-4} = opcod;
2859
2860   bits<4> Rd;
2861   bits<4> addr;
2862   bits<4> Rt;
2863   let Inst{3-0}  = Rd;
2864   let Inst{19-16} = addr;
2865   let Inst{15-12} = Rt;
2866 }
2867
2868 let mayLoad = 1 in {
2869 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2870                          AddrModeNone, Size4Bytes, NoItinerary,
2871                          "ldrexb", "\t$Rt, $addr", "", []>;
2872 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2873                          AddrModeNone, Size4Bytes, NoItinerary,
2874                          "ldrexh", "\t$Rt, $addr", "", []>;
2875 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2876                        AddrModeNone, Size4Bytes, NoItinerary,
2877                        "ldrex", "\t$Rt, $addr", "", []> {
2878   let Inst{31-27} = 0b11101;
2879   let Inst{26-20} = 0b0000101;
2880   let Inst{11-8} = 0b1111;
2881   let Inst{7-0} = 0b00000000; // imm8 = 0
2882
2883   bits<4> Rt;
2884   bits<4> addr;
2885   let Inst{19-16} = addr;
2886   let Inst{15-12} = Rt;
2887 }
2888 let hasExtraDefRegAllocReq = 1 in
2889 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2890                          (ins t2addrmode_reg:$addr),
2891                          AddrModeNone, Size4Bytes, NoItinerary,
2892                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2893                          [], {?, ?, ?, ?}> {
2894   bits<4> Rt2;
2895   let Inst{11-8} = Rt2;
2896 }
2897 }
2898
2899 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2900 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2901                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2902                          AddrModeNone, Size4Bytes, NoItinerary,
2903                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2904 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2905                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2906                          AddrModeNone, Size4Bytes, NoItinerary,
2907                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2908 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt, t2addrmode_reg:$addr),
2909                   AddrModeNone, Size4Bytes, NoItinerary,
2910                   "strex", "\t$Rd, $Rt, $addr", "",
2911                   []> {
2912   let Inst{31-27} = 0b11101;
2913   let Inst{26-20} = 0b0000100;
2914   let Inst{7-0} = 0b00000000; // imm8 = 0
2915
2916   bits<4> Rd;
2917   bits<4> addr;
2918   bits<4> Rt;
2919   let Inst{11-8}  = Rd;
2920   let Inst{19-16} = addr;
2921   let Inst{15-12} = Rt;
2922 }
2923 }
2924
2925 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
2926 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
2927                          (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_reg:$addr),
2928                          AddrModeNone, Size4Bytes, NoItinerary,
2929                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
2930                          {?, ?, ?, ?}> {
2931   bits<4> Rt2;
2932   let Inst{11-8} = Rt2;
2933 }
2934
2935 // Clear-Exclusive is for disassembly only.
2936 def t2CLREX : T2XI<(outs), (ins), NoItinerary, "clrex",
2937                    [/* For disassembly only; pattern left blank */]>,
2938             Requires<[IsThumb2, HasV7]>  {
2939   let Inst{31-16} = 0xf3bf;
2940   let Inst{15-14} = 0b10;
2941   let Inst{13} = 0;
2942   let Inst{12} = 0;
2943   let Inst{11-8} = 0b1111;
2944   let Inst{7-4} = 0b0010;
2945   let Inst{3-0} = 0b1111;
2946 }
2947
2948 //===----------------------------------------------------------------------===//
2949 // TLS Instructions
2950 //
2951
2952 // __aeabi_read_tp preserves the registers r1-r3.
2953 let isCall = 1,
2954   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
2955   def t2TPsoft : T2XI<(outs), (ins), IIC_Br,
2956                      "bl\t__aeabi_read_tp",
2957                      [(set R0, ARMthread_pointer)]> {
2958     let Inst{31-27} = 0b11110;
2959     let Inst{15-14} = 0b11;
2960     let Inst{12} = 1;
2961   }
2962 }
2963
2964 //===----------------------------------------------------------------------===//
2965 // SJLJ Exception handling intrinsics
2966 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2967 //   address and save #0 in R0 for the non-longjmp case.
2968 //   Since by its nature we may be coming from some other function to get
2969 //   here, and we're using the stack frame for the containing function to
2970 //   save/restore registers, we can't keep anything live in regs across
2971 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2972 //   when we get here from a longjmp(). We force everything out of registers
2973 //   except for our own input by listing the relevant registers in Defs. By
2974 //   doing so, we also cause the prologue/epilogue code to actively preserve
2975 //   all of the callee-saved resgisters, which is exactly what we want.
2976 //   $val is a scratch register for our use.
2977 let Defs =
2978   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
2979     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
2980   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2981   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2982                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2983                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2984                              Requires<[IsThumb2, HasVFP2]>;
2985 }
2986
2987 let Defs =
2988   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
2989   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2990   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2991                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2992                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2993                                   Requires<[IsThumb2, NoVFP]>;
2994 }
2995
2996
2997 //===----------------------------------------------------------------------===//
2998 // Control-Flow Instructions
2999 //
3000
3001 // FIXME: remove when we have a way to marking a MI with these properties.
3002 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
3003 // operand list.
3004 // FIXME: Should pc be an implicit operand like PICADD, etc?
3005 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3006     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3007 def t2LDMIA_RET: T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3008                                         reglist:$regs, variable_ops),
3009                         IIC_iLoad_mBr,
3010                         "ldmia${p}.w\t$Rn!, $regs",
3011                         "$Rn = $wb", []> {
3012   bits<4>  Rn;
3013   bits<16> regs;
3014
3015   let Inst{31-27} = 0b11101;
3016   let Inst{26-25} = 0b00;
3017   let Inst{24-23} = 0b01;     // Increment After
3018   let Inst{22}    = 0;
3019   let Inst{21}    = 1;        // Writeback
3020   let Inst{20}    = 1;
3021   let Inst{19-16} = Rn;
3022   let Inst{15-0}  = regs;
3023 }
3024
3025 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3026 let isPredicable = 1 in
3027 def t2B   : T2XI<(outs), (ins uncondbrtarget:$target), IIC_Br,
3028                  "b.w\t$target",
3029                  [(br bb:$target)]> {
3030   let Inst{31-27} = 0b11110;
3031   let Inst{15-14} = 0b10;
3032   let Inst{12} = 1;
3033
3034   bits<20> target;
3035   let Inst{26} = target{19};
3036   let Inst{11} = target{18};
3037   let Inst{13} = target{17};
3038   let Inst{21-16} = target{16-11};
3039   let Inst{10-0} = target{10-0};
3040 }
3041
3042 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3043 def t2BR_JT : t2PseudoInst<(outs),
3044           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3045            SizeSpecial, IIC_Br,
3046           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3047
3048 // FIXME: Add a non-pc based case that can be predicated.
3049 def t2TBB_JT : t2PseudoInst<(outs),
3050         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3051          SizeSpecial, IIC_Br, []>;
3052
3053 def t2TBH_JT : t2PseudoInst<(outs),
3054         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3055          SizeSpecial, IIC_Br, []>;
3056
3057 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3058                     "tbb", "\t[$Rn, $Rm]", []> {
3059   bits<4> Rn;
3060   bits<4> Rm;
3061   let Inst{31-20} = 0b111010001101;
3062   let Inst{19-16} = Rn;
3063   let Inst{15-5} = 0b11110000000;
3064   let Inst{4} = 0; // B form
3065   let Inst{3-0} = Rm;
3066 }
3067
3068 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3069                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
3070   bits<4> Rn;
3071   bits<4> Rm;
3072   let Inst{31-20} = 0b111010001101;
3073   let Inst{19-16} = Rn;
3074   let Inst{15-5} = 0b11110000000;
3075   let Inst{4} = 1; // H form
3076   let Inst{3-0} = Rm;
3077 }
3078 } // isNotDuplicable, isIndirectBranch
3079
3080 } // isBranch, isTerminator, isBarrier
3081
3082 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3083 // a two-value operand where a dag node expects two operands. :(
3084 let isBranch = 1, isTerminator = 1 in
3085 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3086                 "b", ".w\t$target",
3087                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3088   let Inst{31-27} = 0b11110;
3089   let Inst{15-14} = 0b10;
3090   let Inst{12} = 0;
3091
3092   bits<4> p;
3093   let Inst{25-22} = p;
3094
3095   bits<21> target;
3096   let Inst{26} = target{20};
3097   let Inst{11} = target{19};
3098   let Inst{13} = target{18};
3099   let Inst{21-16} = target{17-12};
3100   let Inst{10-0} = target{11-1};
3101 }
3102
3103
3104 // IT block
3105 let Defs = [ITSTATE] in
3106 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3107                     AddrModeNone, Size2Bytes,  IIC_iALUx,
3108                     "it$mask\t$cc", "", []> {
3109   // 16-bit instruction.
3110   let Inst{31-16} = 0x0000;
3111   let Inst{15-8} = 0b10111111;
3112
3113   bits<4> cc;
3114   bits<4> mask;
3115   let Inst{7-4} = cc;
3116   let Inst{3-0} = mask;
3117 }
3118
3119 // Branch and Exchange Jazelle -- for disassembly only
3120 // Rm = Inst{19-16}
3121 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func",
3122               [/* For disassembly only; pattern left blank */]> {
3123   let Inst{31-27} = 0b11110;
3124   let Inst{26} = 0;
3125   let Inst{25-20} = 0b111100;
3126   let Inst{15-14} = 0b10;
3127   let Inst{12} = 0;
3128
3129   bits<4> func;
3130   let Inst{19-16} = func;
3131 }
3132
3133 // Change Processor State is a system instruction -- for disassembly and
3134 // parsing only.
3135 // FIXME: Since the asm parser has currently no clean way to handle optional
3136 // operands, create 3 versions of the same instruction. Once there's a clean
3137 // framework to represent optional operands, change this behavior.
3138 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3139             !strconcat("cps", asm_op),
3140             [/* For disassembly only; pattern left blank */]> {
3141   bits<2> imod;
3142   bits<3> iflags;
3143   bits<5> mode;
3144   bit M;
3145
3146   let Inst{31-27} = 0b11110;
3147   let Inst{26}    = 0;
3148   let Inst{25-20} = 0b111010;
3149   let Inst{19-16} = 0b1111;
3150   let Inst{15-14} = 0b10;
3151   let Inst{12}    = 0;
3152   let Inst{10-9}  = imod;
3153   let Inst{8}     = M;
3154   let Inst{7-5}   = iflags;
3155   let Inst{4-0}   = mode;
3156 }
3157
3158 let M = 1 in
3159   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3160                       "$imod.w\t$iflags, $mode">;
3161 let mode = 0, M = 0 in
3162   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3163                       "$imod.w\t$iflags">;
3164 let imod = 0, iflags = 0, M = 1 in
3165   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3166
3167 // A6.3.4 Branches and miscellaneous control
3168 // Table A6-14 Change Processor State, and hint instructions
3169 // Helper class for disassembly only.
3170 class T2I_hint<bits<8> op7_0, string opc, string asm>
3171   : T2I<(outs), (ins), NoItinerary, opc, asm,
3172         [/* For disassembly only; pattern left blank */]> {
3173   let Inst{31-20} = 0xf3a;
3174   let Inst{19-16} = 0b1111;
3175   let Inst{15-14} = 0b10;
3176   let Inst{12} = 0;
3177   let Inst{10-8} = 0b000;
3178   let Inst{7-0} = op7_0;
3179 }
3180
3181 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3182 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3183 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3184 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3185 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3186
3187 def t2DBG : T2I<(outs),(ins i32imm:$opt), NoItinerary, "dbg", "\t$opt",
3188                 [/* For disassembly only; pattern left blank */]> {
3189   let Inst{31-20} = 0xf3a;
3190   let Inst{15-14} = 0b10;
3191   let Inst{12} = 0;
3192   let Inst{10-8} = 0b000;
3193   let Inst{7-4} = 0b1111;
3194
3195   bits<4> opt;
3196   let Inst{3-0} = opt;
3197 }
3198
3199 // Secure Monitor Call is a system instruction -- for disassembly only
3200 // Option = Inst{19-16}
3201 def t2SMC : T2I<(outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
3202                 [/* For disassembly only; pattern left blank */]> {
3203   let Inst{31-27} = 0b11110;
3204   let Inst{26-20} = 0b1111111;
3205   let Inst{15-12} = 0b1000;
3206
3207   bits<4> opt;
3208   let Inst{19-16} = opt;
3209 }
3210
3211 class T2SRS<bits<12> op31_20,
3212            dag oops, dag iops, InstrItinClass itin,
3213           string opc, string asm, list<dag> pattern>
3214   : T2I<oops, iops, itin, opc, asm, pattern> {
3215   let Inst{31-20} = op31_20{11-0};
3216
3217   bits<5> mode;
3218   let Inst{4-0} = mode{4-0};
3219 }
3220
3221 // Store Return State is a system instruction -- for disassembly only
3222 def t2SRSDBW : T2SRS<0b111010000010,
3223                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3224                    [/* For disassembly only; pattern left blank */]>;
3225 def t2SRSDB  : T2SRS<0b111010000000,
3226                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3227                    [/* For disassembly only; pattern left blank */]>;
3228 def t2SRSIAW : T2SRS<0b111010011010,
3229                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3230                    [/* For disassembly only; pattern left blank */]>;
3231 def t2SRSIA  : T2SRS<0b111010011000,
3232                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3233                    [/* For disassembly only; pattern left blank */]>;
3234
3235 // Return From Exception is a system instruction -- for disassembly only
3236
3237 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3238           string opc, string asm, list<dag> pattern>
3239   : T2I<oops, iops, itin, opc, asm, pattern> {
3240   let Inst{31-20} = op31_20{11-0};
3241
3242   bits<4> Rn;
3243   let Inst{19-16} = Rn;
3244   let Inst{15-0} = 0xc000;
3245 }
3246
3247 def t2RFEDBW : T2RFE<0b111010000011,
3248                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3249                    [/* For disassembly only; pattern left blank */]>;
3250 def t2RFEDB  : T2RFE<0b111010000001,
3251                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3252                    [/* For disassembly only; pattern left blank */]>;
3253 def t2RFEIAW : T2RFE<0b111010011011,
3254                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3255                    [/* For disassembly only; pattern left blank */]>;
3256 def t2RFEIA  : T2RFE<0b111010011001,
3257                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3258                    [/* For disassembly only; pattern left blank */]>;
3259
3260 //===----------------------------------------------------------------------===//
3261 // Non-Instruction Patterns
3262 //
3263
3264 // 32-bit immediate using movw + movt.
3265 // This is a single pseudo instruction to make it re-materializable.
3266 // FIXME: Remove this when we can do generalized remat.
3267 let isReMaterializable = 1, isMoveImm = 1 in
3268 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3269                             [(set rGPR:$dst, (i32 imm:$src))]>,
3270                             Requires<[IsThumb, HasV6T2]>;
3271
3272 // Pseudo instruction that combines movw + movt + add pc (if pic).
3273 // It also makes it possible to rematerialize the instructions.
3274 // FIXME: Remove this when we can do generalized remat and when machine licm
3275 // can properly the instructions.
3276 let isReMaterializable = 1 in {
3277 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3278                                 IIC_iMOVix2addpc,
3279                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3280                           Requires<[IsThumb2, UseMovt]>;
3281
3282 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3283                               IIC_iMOVix2,
3284                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3285                           Requires<[IsThumb2, UseMovt]>;
3286 }
3287
3288 // ConstantPool, GlobalAddress, and JumpTable
3289 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3290            Requires<[IsThumb2, DontUseMovt]>;
3291 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3292 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3293            Requires<[IsThumb2, UseMovt]>;
3294
3295 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3296             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3297
3298 // Pseudo instruction that combines ldr from constpool and add pc. This should
3299 // be expanded into two instructions late to allow if-conversion and
3300 // scheduling.
3301 let canFoldAsLoad = 1, isReMaterializable = 1 in
3302 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3303                    IIC_iLoadiALU,
3304               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3305                                            imm:$cp))]>,
3306                Requires<[IsThumb2]>;
3307
3308 //===----------------------------------------------------------------------===//
3309 // Move between special register and ARM core register -- for disassembly only
3310 //
3311
3312 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3313           dag oops, dag iops, InstrItinClass itin,
3314           string opc, string asm, list<dag> pattern>
3315   : T2I<oops, iops, itin, opc, asm, pattern> {
3316   let Inst{31-20} = op31_20{11-0};
3317   let Inst{15-14} = op15_14{1-0};
3318   let Inst{12} = op12{0};
3319 }
3320
3321 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3322           dag oops, dag iops, InstrItinClass itin,
3323           string opc, string asm, list<dag> pattern>
3324   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3325   bits<4> Rd;
3326   let Inst{11-8} = Rd;
3327   let Inst{19-16} = 0b1111;
3328 }
3329
3330 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3331                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3332                 [/* For disassembly only; pattern left blank */]>;
3333 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3334                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3335                    [/* For disassembly only; pattern left blank */]>;
3336
3337 // Move from ARM core register to Special Register
3338 //
3339 // No need to have both system and application versions, the encodings are the
3340 // same and the assembly parser has no way to distinguish between them. The mask
3341 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3342 // the mask with the fields to be accessed in the special register.
3343 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3344                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3345                          NoItinerary, "msr", "\t$mask, $Rn",
3346                          [/* For disassembly only; pattern left blank */]> {
3347   bits<5> mask;
3348   bits<4> Rn;
3349   let Inst{19-16} = Rn;
3350   let Inst{20}    = mask{4}; // R Bit
3351   let Inst{13}    = 0b0;
3352   let Inst{11-8}  = mask{3-0};
3353 }
3354
3355 //===----------------------------------------------------------------------===//
3356 // Move between coprocessor and ARM core register -- for disassembly only
3357 //
3358
3359 class t2MovRCopro<string opc, bit direction, dag oops, dag iops,
3360                   list<dag> pattern>
3361   : T2Cop<oops, iops, !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3362           pattern> {
3363   let Inst{27-24} = 0b1110;
3364   let Inst{20} = direction;
3365   let Inst{4} = 1;
3366
3367   bits<4> Rt;
3368   bits<4> cop;
3369   bits<3> opc1;
3370   bits<3> opc2;
3371   bits<4> CRm;
3372   bits<4> CRn;
3373
3374   let Inst{15-12} = Rt;
3375   let Inst{11-8}  = cop;
3376   let Inst{23-21} = opc1;
3377   let Inst{7-5}   = opc2;
3378   let Inst{3-0}   = CRm;
3379   let Inst{19-16} = CRn;
3380 }
3381
3382 def t2MCR2 : t2MovRCopro<"mcr2", 0 /* from ARM core register to coprocessor */,
3383              (outs), (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3384                           c_imm:$CRm, i32imm:$opc2),
3385              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3386                             imm:$CRm, imm:$opc2)]>;
3387 def t2MRC2 : t2MovRCopro<"mrc2", 1 /* from coprocessor to ARM core register */,
3388              (outs GPR:$Rt), (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn,
3389                                   c_imm:$CRm, i32imm:$opc2), []>;
3390
3391 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3392                             imm:$CRm, imm:$opc2),
3393               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3394
3395 class t2MovRRCopro<string opc, bit direction,
3396                    list<dag> pattern = [/* For disassembly only */]>
3397   : T2Cop<(outs), (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3398           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3399   let Inst{27-24} = 0b1100;
3400   let Inst{23-21} = 0b010;
3401   let Inst{20} = direction;
3402
3403   bits<4> Rt;
3404   bits<4> Rt2;
3405   bits<4> cop;
3406   bits<4> opc1;
3407   bits<4> CRm;
3408
3409   let Inst{15-12} = Rt;
3410   let Inst{19-16} = Rt2;
3411   let Inst{11-8}  = cop;
3412   let Inst{7-4}   = opc1;
3413   let Inst{3-0}   = CRm;
3414 }
3415
3416 def t2MCRR2 : t2MovRRCopro<"mcrr2",
3417                            0 /* from ARM core register to coprocessor */,
3418                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3419                                            GPR:$Rt2, imm:$CRm)]>;
3420 def t2MRRC2 : t2MovRRCopro<"mrrc2",
3421                            1 /* from coprocessor to ARM core register */>;
3422
3423 //===----------------------------------------------------------------------===//
3424 // Other Coprocessor Instructions.  For disassembly only.
3425 //
3426
3427 def t2CDP2 : T2Cop<(outs), (ins p_imm:$cop, i32imm:$opc1,
3428                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3429                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3430                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3431                                   imm:$CRm, imm:$opc2)]> {
3432   let Inst{27-24} = 0b1110;
3433
3434   bits<4> opc1;
3435   bits<4> CRn;
3436   bits<4> CRd;
3437   bits<4> cop;
3438   bits<3> opc2;
3439   bits<4> CRm;
3440
3441   let Inst{3-0}   = CRm;
3442   let Inst{4}     = 0;
3443   let Inst{7-5}   = opc2;
3444   let Inst{11-8}  = cop;
3445   let Inst{15-12} = CRd;
3446   let Inst{19-16} = CRn;
3447   let Inst{23-20} = opc1;
3448 }