lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  66 // described for so_imm_notSext def below, with sign extension from 16
  67 // bits.
  68 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  69   APInt apIntN = N->getAPIntValue();
  70   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  71   return CurDAG->getTargetConstant(~N16bitSignExt, MVT::i32);
  72 }]>;
  73
  74 // t2_so_imm - Match a 32-bit immediate operand, which is an
  75 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  76 // immediate splatted into multiple bytes of the word.
  77 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  78 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  79     return ARM_AM::getT2SOImmVal(Imm) != -1;
  80   }]> {
  81   let ParserMatchClass = t2_so_imm_asmoperand;
  82   let EncoderMethod = "getT2SOImmOpValue";
  83   let DecoderMethod = "DecodeT2SOImm";
  84 }
  85
  86 // t2_so_imm_not - Match an immediate that is a complement
  87 // of a t2_so_imm.
  88 // Note: this pattern doesn't require an encoder method and such, as it's
  89 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  90 // is handled by the destination instructions, which use t2_so_imm.
  91 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  92 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  93   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  94 }], t2_so_imm_not_XFORM> {
  95   let ParserMatchClass = t2_so_imm_not_asmoperand;
  96 }
  97
  98 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
  99 // if the upper 16 bits are zero.
 100 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 101     APInt apIntN = N->getAPIntValue();
 102     if (!apIntN.isIntN(16)) return false;
 103     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 104     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 105   }], t2_so_imm_notSext16_XFORM> {
 106   let ParserMatchClass = t2_so_imm_not_asmoperand;
 107 }
 108
 109 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 110 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 111 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 112   int64_t Value = -(int)N->getZExtValue();
 113   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
 114 }], t2_so_imm_neg_XFORM> {
 115   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 116 }
 117
 118 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 119 def imm0_4095_asmoperand: ImmAsmOperand { let Name = "Imm0_4095"; }
 120 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 121   return Imm >= 0 && Imm < 4096;
 122 }]> {
 123   let ParserMatchClass = imm0_4095_asmoperand;
 124 }
 125
 126 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 127 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 128  return (uint32_t)(-N->getZExtValue()) < 4096;
 129 }], imm_neg_XFORM> {
 130   let ParserMatchClass = imm0_4095_neg_asmoperand;
 131 }
 132
 133 def imm0_255_neg : PatLeaf<(i32 imm), [{
 134   return (uint32_t)(-N->getZExtValue()) < 255;
 135 }], imm_neg_XFORM>;
 136
 137 def imm0_255_not : PatLeaf<(i32 imm), [{
 138   return (uint32_t)(~N->getZExtValue()) < 255;
 139 }], imm_comp_XFORM>;
 140
 141 def lo5AllOne : PatLeaf<(i32 imm), [{
 142   // Returns true if all low 5-bits are 1.
 143   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 144 }]>;
 145
 146 // Define Thumb2 specific addressing modes.
 147
 148 // t2addrmode_imm12  := reg + imm12
 149 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 150 def t2addrmode_imm12 : Operand<i32>,
 151                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 152   let PrintMethod = "printAddrModeImm12Operand";
 153   let EncoderMethod = "getAddrModeImm12OpValue";
 154   let DecoderMethod = "DecodeT2AddrModeImm12";
 155   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 156   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 157 }
 158
 159 // t2ldrlabel  := imm12
 160 def t2ldrlabel : Operand<i32> {
 161   let EncoderMethod = "getAddrModeImm12OpValue";
 162   let PrintMethod = "printT2LdrLabelOperand";
 163 }
 164
 165 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 166 def t2ldr_pcrel_imm12 : Operand<i32> {
 167   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 168   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 169   // doesn't need encoder or print methods of its own.
 170 }
 171
 172 // ADR instruction labels.
 173 def t2adrlabel : Operand<i32> {
 174   let EncoderMethod = "getT2AdrLabelOpValue";
 175   let PrintMethod = "printAdrLabelOperand";
 176 }
 177
 178
 179 // t2addrmode_posimm8  := reg + imm8
 180 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 181 def t2addrmode_posimm8 : Operand<i32> {
 182   let PrintMethod = "printT2AddrModeImm8Operand";
 183   let EncoderMethod = "getT2AddrModeImm8OpValue";
 184   let DecoderMethod = "DecodeT2AddrModeImm8";
 185   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 186   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 187 }
 188
 189 // t2addrmode_negimm8  := reg - imm8
 190 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 191 def t2addrmode_negimm8 : Operand<i32>,
 192                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 193   let PrintMethod = "printT2AddrModeImm8Operand";
 194   let EncoderMethod = "getT2AddrModeImm8OpValue";
 195   let DecoderMethod = "DecodeT2AddrModeImm8";
 196   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 197   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 198 }
 199
 200 // t2addrmode_imm8  := reg +/- imm8
 201 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 202 def t2addrmode_imm8 : Operand<i32>,
 203                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 204   let PrintMethod = "printT2AddrModeImm8Operand";
 205   let EncoderMethod = "getT2AddrModeImm8OpValue";
 206   let DecoderMethod = "DecodeT2AddrModeImm8";
 207   let ParserMatchClass = MemImm8OffsetAsmOperand;
 208   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 209 }
 210
 211 def t2am_imm8_offset : Operand<i32>,
 212                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 213                                       [], [SDNPWantRoot]> {
 214   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 215   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 216   let DecoderMethod = "DecodeT2Imm8";
 217 }
 218
 219 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 220 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 221 def t2addrmode_imm8s4 : Operand<i32> {
 222   let PrintMethod = "printT2AddrModeImm8s4Operand";
 223   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 224   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 225   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 226   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 227 }
 228
 229 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 230 def t2am_imm8s4_offset : Operand<i32> {
 231   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 232   let EncoderMethod = "getT2Imm8s4OpValue";
 233   let DecoderMethod = "DecodeT2Imm8S4";
 234 }
 235
 236 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 237 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 238   let Name = "MemImm0_1020s4Offset";
 239 }
 240 def t2addrmode_imm0_1020s4 : Operand<i32> {
 241   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 242   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 243   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 244   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 245   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 246 }
 247
 248 // t2addrmode_so_reg  := reg + (reg << imm2)
 249 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 250 def t2addrmode_so_reg : Operand<i32>,
 251                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 252   let PrintMethod = "printT2AddrModeSoRegOperand";
 253   let EncoderMethod = "getT2AddrModeSORegOpValue";
 254   let DecoderMethod = "DecodeT2AddrModeSOReg";
 255   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 256   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 257 }
 258
 259 // Addresses for the TBB/TBH instructions.
 260 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 261 def addrmode_tbb : Operand<i32> {
 262   let PrintMethod = "printAddrModeTBB";
 263   let ParserMatchClass = addrmode_tbb_asmoperand;
 264   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 265 }
 266 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 267 def addrmode_tbh : Operand<i32> {
 268   let PrintMethod = "printAddrModeTBH";
 269   let ParserMatchClass = addrmode_tbh_asmoperand;
 270   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 // Multiclass helpers...
 275 //
 276
 277
 278 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 279            string opc, string asm, list<dag> pattern>
 280   : T2I<oops, iops, itin, opc, asm, pattern> {
 281   bits<4> Rd;
 282   bits<12> imm;
 283
 284   let Inst{11-8}  = Rd;
 285   let Inst{26}    = imm{11};
 286   let Inst{14-12} = imm{10-8};
 287   let Inst{7-0}   = imm{7-0};
 288 }
 289
 290
 291 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 292            string opc, string asm, list<dag> pattern>
 293   : T2sI<oops, iops, itin, opc, asm, pattern> {
 294   bits<4> Rd;
 295   bits<4> Rn;
 296   bits<12> imm;
 297
 298   let Inst{11-8}  = Rd;
 299   let Inst{26}    = imm{11};
 300   let Inst{14-12} = imm{10-8};
 301   let Inst{7-0}   = imm{7-0};
 302 }
 303
 304 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 305            string opc, string asm, list<dag> pattern>
 306   : T2I<oops, iops, itin, opc, asm, pattern> {
 307   bits<4> Rn;
 308   bits<12> imm;
 309
 310   let Inst{19-16}  = Rn;
 311   let Inst{26}    = imm{11};
 312   let Inst{14-12} = imm{10-8};
 313   let Inst{7-0}   = imm{7-0};
 314 }
 315
 316
 317 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 318            string opc, string asm, list<dag> pattern>
 319   : T2I<oops, iops, itin, opc, asm, pattern> {
 320   bits<4> Rd;
 321   bits<12> ShiftedRm;
 322
 323   let Inst{11-8}  = Rd;
 324   let Inst{3-0}   = ShiftedRm{3-0};
 325   let Inst{5-4}   = ShiftedRm{6-5};
 326   let Inst{14-12} = ShiftedRm{11-9};
 327   let Inst{7-6}   = ShiftedRm{8-7};
 328 }
 329
 330 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 331            string opc, string asm, list<dag> pattern>
 332   : T2sI<oops, iops, itin, opc, asm, pattern> {
 333   bits<4> Rd;
 334   bits<12> ShiftedRm;
 335
 336   let Inst{11-8}  = Rd;
 337   let Inst{3-0}   = ShiftedRm{3-0};
 338   let Inst{5-4}   = ShiftedRm{6-5};
 339   let Inst{14-12} = ShiftedRm{11-9};
 340   let Inst{7-6}   = ShiftedRm{8-7};
 341 }
 342
 343 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 344            string opc, string asm, list<dag> pattern>
 345   : T2I<oops, iops, itin, opc, asm, pattern> {
 346   bits<4> Rn;
 347   bits<12> ShiftedRm;
 348
 349   let Inst{19-16} = Rn;
 350   let Inst{3-0}   = ShiftedRm{3-0};
 351   let Inst{5-4}   = ShiftedRm{6-5};
 352   let Inst{14-12} = ShiftedRm{11-9};
 353   let Inst{7-6}   = ShiftedRm{8-7};
 354 }
 355
 356 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 357            string opc, string asm, list<dag> pattern>
 358   : T2I<oops, iops, itin, opc, asm, pattern> {
 359   bits<4> Rd;
 360   bits<4> Rm;
 361
 362   let Inst{11-8}  = Rd;
 363   let Inst{3-0}   = Rm;
 364 }
 365
 366 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 367            string opc, string asm, list<dag> pattern>
 368   : T2sI<oops, iops, itin, opc, asm, pattern> {
 369   bits<4> Rd;
 370   bits<4> Rm;
 371
 372   let Inst{11-8}  = Rd;
 373   let Inst{3-0}   = Rm;
 374 }
 375
 376 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 377            string opc, string asm, list<dag> pattern>
 378   : T2I<oops, iops, itin, opc, asm, pattern> {
 379   bits<4> Rn;
 380   bits<4> Rm;
 381
 382   let Inst{19-16} = Rn;
 383   let Inst{3-0}   = Rm;
 384 }
 385
 386
 387 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 388            string opc, string asm, list<dag> pattern>
 389   : T2I<oops, iops, itin, opc, asm, pattern> {
 390   bits<4> Rd;
 391   bits<4> Rn;
 392   bits<12> imm;
 393
 394   let Inst{11-8}  = Rd;
 395   let Inst{19-16} = Rn;
 396   let Inst{26}    = imm{11};
 397   let Inst{14-12} = imm{10-8};
 398   let Inst{7-0}   = imm{7-0};
 399 }
 400
 401 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 402            string opc, string asm, list<dag> pattern>
 403   : T2sI<oops, iops, itin, opc, asm, pattern> {
 404   bits<4> Rd;
 405   bits<4> Rn;
 406   bits<12> imm;
 407
 408   let Inst{11-8}  = Rd;
 409   let Inst{19-16} = Rn;
 410   let Inst{26}    = imm{11};
 411   let Inst{14-12} = imm{10-8};
 412   let Inst{7-0}   = imm{7-0};
 413 }
 414
 415 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 416            string opc, string asm, list<dag> pattern>
 417   : T2I<oops, iops, itin, opc, asm, pattern> {
 418   bits<4> Rd;
 419   bits<4> Rm;
 420   bits<5> imm;
 421
 422   let Inst{11-8}  = Rd;
 423   let Inst{3-0}   = Rm;
 424   let Inst{14-12} = imm{4-2};
 425   let Inst{7-6}   = imm{1-0};
 426 }
 427
 428 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 429            string opc, string asm, list<dag> pattern>
 430   : T2sI<oops, iops, itin, opc, asm, pattern> {
 431   bits<4> Rd;
 432   bits<4> Rm;
 433   bits<5> imm;
 434
 435   let Inst{11-8}  = Rd;
 436   let Inst{3-0}   = Rm;
 437   let Inst{14-12} = imm{4-2};
 438   let Inst{7-6}   = imm{1-0};
 439 }
 440
 441 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 442            string opc, string asm, list<dag> pattern>
 443   : T2I<oops, iops, itin, opc, asm, pattern> {
 444   bits<4> Rd;
 445   bits<4> Rn;
 446   bits<4> Rm;
 447
 448   let Inst{11-8}  = Rd;
 449   let Inst{19-16} = Rn;
 450   let Inst{3-0}   = Rm;
 451 }
 452
 453 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 454            string opc, string asm, list<dag> pattern>
 455   : T2sI<oops, iops, itin, opc, asm, pattern> {
 456   bits<4> Rd;
 457   bits<4> Rn;
 458   bits<4> Rm;
 459
 460   let Inst{11-8}  = Rd;
 461   let Inst{19-16} = Rn;
 462   let Inst{3-0}   = Rm;
 463 }
 464
 465 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 466            string opc, string asm, list<dag> pattern>
 467   : T2I<oops, iops, itin, opc, asm, pattern> {
 468   bits<4> Rd;
 469   bits<4> Rn;
 470   bits<12> ShiftedRm;
 471
 472   let Inst{11-8}  = Rd;
 473   let Inst{19-16} = Rn;
 474   let Inst{3-0}   = ShiftedRm{3-0};
 475   let Inst{5-4}   = ShiftedRm{6-5};
 476   let Inst{14-12} = ShiftedRm{11-9};
 477   let Inst{7-6}   = ShiftedRm{8-7};
 478 }
 479
 480 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 481            string opc, string asm, list<dag> pattern>
 482   : T2sI<oops, iops, itin, opc, asm, pattern> {
 483   bits<4> Rd;
 484   bits<4> Rn;
 485   bits<12> ShiftedRm;
 486
 487   let Inst{11-8}  = Rd;
 488   let Inst{19-16} = Rn;
 489   let Inst{3-0}   = ShiftedRm{3-0};
 490   let Inst{5-4}   = ShiftedRm{6-5};
 491   let Inst{14-12} = ShiftedRm{11-9};
 492   let Inst{7-6}   = ShiftedRm{8-7};
 493 }
 494
 495 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 496            string opc, string asm, list<dag> pattern>
 497   : T2I<oops, iops, itin, opc, asm, pattern> {
 498   bits<4> Rd;
 499   bits<4> Rn;
 500   bits<4> Rm;
 501   bits<4> Ra;
 502
 503   let Inst{19-16} = Rn;
 504   let Inst{15-12} = Ra;
 505   let Inst{11-8}  = Rd;
 506   let Inst{3-0}   = Rm;
 507 }
 508
 509 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 510                 dag oops, dag iops, InstrItinClass itin,
 511                 string opc, string asm, list<dag> pattern>
 512   : T2I<oops, iops, itin, opc, asm, pattern> {
 513   bits<4> RdLo;
 514   bits<4> RdHi;
 515   bits<4> Rn;
 516   bits<4> Rm;
 517
 518   let Inst{31-23} = 0b111110111;
 519   let Inst{22-20} = opc22_20;
 520   let Inst{19-16} = Rn;
 521   let Inst{15-12} = RdLo;
 522   let Inst{11-8}  = RdHi;
 523   let Inst{7-4}   = opc7_4;
 524   let Inst{3-0}   = Rm;
 525 }
 526
 527
 528 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 529 /// binary operation that produces a value. These are predicable and can be
 530 /// changed to modify CPSR.
 531 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 532                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 533                        PatFrag opnode, bit Commutable = 0,
 534                        string wide = ""> {
 535    // shifted imm
 536    def ri : T2sTwoRegImm<
 537                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 538                  opc, "\t$Rd, $Rn, $imm",
 539                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 540      let Inst{31-27} = 0b11110;
 541      let Inst{25} = 0;
 542      let Inst{24-21} = opcod;
 543      let Inst{15} = 0;
 544    }
 545    // register
 546    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 547                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 548                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 549      let isCommutable = Commutable;
 550      let Inst{31-27} = 0b11101;
 551      let Inst{26-25} = 0b01;
 552      let Inst{24-21} = opcod;
 553      let Inst{14-12} = 0b000; // imm3
 554      let Inst{7-6} = 0b00; // imm2
 555      let Inst{5-4} = 0b00; // type
 556    }
 557    // shifted register
 558    def rs : T2sTwoRegShiftedReg<
 559                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 560                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 561                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 562      let Inst{31-27} = 0b11101;
 563      let Inst{26-25} = 0b01;
 564      let Inst{24-21} = opcod;
 565    }
 566   // Assembly aliases for optional destination operand when it's the same
 567   // as the source operand.
 568   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 569      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 570                                                     t2_so_imm:$imm, pred:$p,
 571                                                     cc_out:$s)>;
 572   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 573      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 574                                                     rGPR:$Rm, pred:$p,
 575                                                     cc_out:$s)>;
 576   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 577      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 578                                                     t2_so_reg:$shift, pred:$p,
 579                                                     cc_out:$s)>;
 580 }
 581
 582 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 583 //  the ".w" suffix to indicate that they are wide.
 584 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 585                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 586                          PatFrag opnode, bit Commutable = 0> :
 587     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 588   // Assembler aliases w/ the ".w" suffix.
 589   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 590      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 591                                     cc_out:$s)>;
 592   // Assembler aliases w/o the ".w" suffix.
 593   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 594      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 595                                     cc_out:$s)>;
 596   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 597      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 598                                     pred:$p, cc_out:$s)>;
 599
 600   // and with the optional destination operand, too.
 601   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 602      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 603                                     pred:$p, cc_out:$s)>;
 604   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 605      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 606                                     cc_out:$s)>;
 607   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 608      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 609                                     pred:$p, cc_out:$s)>;
 610 }
 611
 612 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 613 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 614 /// it is equivalent to the T2I_bin_irs counterpart.
 615 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 616    // shifted imm
 617    def ri : T2sTwoRegImm<
 618                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 619                  opc, ".w\t$Rd, $Rn, $imm",
 620                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 621      let Inst{31-27} = 0b11110;
 622      let Inst{25} = 0;
 623      let Inst{24-21} = opcod;
 624      let Inst{15} = 0;
 625    }
 626    // register
 627    def rr : T2sThreeReg<
 628                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 629                  opc, "\t$Rd, $Rn, $Rm",
 630                  [/* For disassembly only; pattern left blank */]> {
 631      let Inst{31-27} = 0b11101;
 632      let Inst{26-25} = 0b01;
 633      let Inst{24-21} = opcod;
 634      let Inst{14-12} = 0b000; // imm3
 635      let Inst{7-6} = 0b00; // imm2
 636      let Inst{5-4} = 0b00; // type
 637    }
 638    // shifted register
 639    def rs : T2sTwoRegShiftedReg<
 640                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 641                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 642                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 643      let Inst{31-27} = 0b11101;
 644      let Inst{26-25} = 0b01;
 645      let Inst{24-21} = opcod;
 646    }
 647 }
 648
 649 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 650 /// instruction modifies the CPSR register.
 651 ///
 652 /// These opcodes will be converted to the real non-S opcodes by
 653 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 654 let hasPostISelHook = 1, Defs = [CPSR] in {
 655 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 656                          InstrItinClass iis, PatFrag opnode,
 657                          bit Commutable = 0> {
 658    // shifted imm
 659    def ri : t2PseudoInst<(outs rGPR:$Rd),
 660                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 661                          4, iii,
 662                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 663                                                 t2_so_imm:$imm))]>;
 664    // register
 665    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 666                          4, iir,
 667                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 668                                                 rGPR:$Rm))]> {
 669      let isCommutable = Commutable;
 670    }
 671    // shifted register
 672    def rs : t2PseudoInst<(outs rGPR:$Rd),
 673                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 674                          4, iis,
 675                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 676                                                 t2_so_reg:$ShiftedRm))]>;
 677 }
 678 }
 679
 680 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 681 /// operands are reversed.
 682 let hasPostISelHook = 1, Defs = [CPSR] in {
 683 multiclass T2I_rbin_s_is<PatFrag opnode> {
 684    // shifted imm
 685    def ri : t2PseudoInst<(outs rGPR:$Rd),
 686                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 687                          4, IIC_iALUi,
 688                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 689                                                 rGPR:$Rn))]>;
 690    // shifted register
 691    def rs : t2PseudoInst<(outs rGPR:$Rd),
 692                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 693                          4, IIC_iALUsi,
 694                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 695                                                 rGPR:$Rn))]>;
 696 }
 697 }
 698
 699 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 700 /// patterns for a binary operation that produces a value.
 701 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 702                           bit Commutable = 0> {
 703    // shifted imm
 704    // The register-immediate version is re-materializable. This is useful
 705    // in particular for taking the address of a local.
 706    let isReMaterializable = 1 in {
 707    def ri : T2sTwoRegImm<
 708                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 709                opc, ".w\t$Rd, $Rn, $imm",
 710                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 711      let Inst{31-27} = 0b11110;
 712      let Inst{25} = 0;
 713      let Inst{24} = 1;
 714      let Inst{23-21} = op23_21;
 715      let Inst{15} = 0;
 716    }
 717    }
 718    // 12-bit imm
 719    def ri12 : T2I<
 720                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 721                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 722                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 723      bits<4> Rd;
 724      bits<4> Rn;
 725      bits<12> imm;
 726      let Inst{31-27} = 0b11110;
 727      let Inst{26} = imm{11};
 728      let Inst{25-24} = 0b10;
 729      let Inst{23-21} = op23_21;
 730      let Inst{20} = 0; // The S bit.
 731      let Inst{19-16} = Rn;
 732      let Inst{15} = 0;
 733      let Inst{14-12} = imm{10-8};
 734      let Inst{11-8} = Rd;
 735      let Inst{7-0} = imm{7-0};
 736    }
 737    // register
 738    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 739                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 740                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 741      let isCommutable = Commutable;
 742      let Inst{31-27} = 0b11101;
 743      let Inst{26-25} = 0b01;
 744      let Inst{24} = 1;
 745      let Inst{23-21} = op23_21;
 746      let Inst{14-12} = 0b000; // imm3
 747      let Inst{7-6} = 0b00; // imm2
 748      let Inst{5-4} = 0b00; // type
 749    }
 750    // shifted register
 751    def rs : T2sTwoRegShiftedReg<
 752                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 753                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 754               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 755      let Inst{31-27} = 0b11101;
 756      let Inst{26-25} = 0b01;
 757      let Inst{24} = 1;
 758      let Inst{23-21} = op23_21;
 759    }
 760
 761    // Predicated versions.
 762    def CCri : t2PseudoExpand<(outs GPRnopc:$Rd),
 763                              (ins GPRnopc:$Rfalse, GPRnopc:$Rn, t2_so_imm:$imm,
 764                                   pred:$p, cc_out:$s), 4, IIC_iALUi, [],
 765                              (!cast<Instruction>(NAME#ri) GPRnopc:$Rd,
 766                               GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>,
 767               RegConstraint<"$Rfalse = $Rd">;
 768    def CCri12 : t2PseudoExpand<(outs GPRnopc:$Rd),
 769                              (ins GPRnopc:$Rfalse, GPR:$Rn, imm0_4095:$imm,
 770                                   pred:$p),
 771                              4, IIC_iALUi, [],
 772                              (!cast<Instruction>(NAME#ri12) GPRnopc:$Rd,
 773                               GPR:$Rn, imm0_4095:$imm, pred:$p)>,
 774                 RegConstraint<"$Rfalse = $Rd">;
 775    def CCrr : t2PseudoExpand<(outs GPRnopc:$Rd),
 776                              (ins GPRnopc:$Rfalse, GPRnopc:$Rn, rGPR:$Rm,
 777                                   pred:$p, cc_out:$s), 4, IIC_iALUr, [],
 778                              (!cast<Instruction>(NAME#rr) GPRnopc:$Rd,
 779                               GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>,
 780               RegConstraint<"$Rfalse = $Rd">;
 781    def CCrs : t2PseudoExpand<(outs GPRnopc:$Rd),
 782                              (ins GPRnopc:$Rfalse, GPRnopc:$Rn, t2_so_reg:$Rm,
 783                                   pred:$p, cc_out:$s), 4, IIC_iALUsi, [],
 784                              (!cast<Instruction>(NAME#rs) GPRnopc:$Rd,
 785                               GPRnopc:$Rn, t2_so_reg:$Rm, pred:$p, cc_out:$s)>,
 786               RegConstraint<"$Rfalse = $Rd">;
 787 }
 788
 789 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 790 /// for a binary operation that produces a value and use the carry
 791 /// bit. It's not predicable.
 792 let Defs = [CPSR], Uses = [CPSR] in {
 793 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 794                              bit Commutable = 0> {
 795    // shifted imm
 796    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 797                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 798                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 799                  Requires<[IsThumb2]> {
 800      let Inst{31-27} = 0b11110;
 801      let Inst{25} = 0;
 802      let Inst{24-21} = opcod;
 803      let Inst{15} = 0;
 804    }
 805    // register
 806    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 807                  opc, ".w\t$Rd, $Rn, $Rm",
 808                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 809                  Requires<[IsThumb2]> {
 810      let isCommutable = Commutable;
 811      let Inst{31-27} = 0b11101;
 812      let Inst{26-25} = 0b01;
 813      let Inst{24-21} = opcod;
 814      let Inst{14-12} = 0b000; // imm3
 815      let Inst{7-6} = 0b00; // imm2
 816      let Inst{5-4} = 0b00; // type
 817    }
 818    // shifted register
 819    def rs : T2sTwoRegShiftedReg<
 820                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 821                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 822          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 823                  Requires<[IsThumb2]> {
 824      let Inst{31-27} = 0b11101;
 825      let Inst{26-25} = 0b01;
 826      let Inst{24-21} = opcod;
 827    }
 828 }
 829 }
 830
 831 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 832 //  rotate operation that produces a value.
 833 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode> {
 834    // 5-bit imm
 835    def ri : T2sTwoRegShiftImm<
 836                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 837                  opc, ".w\t$Rd, $Rm, $imm",
 838                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 839      let Inst{31-27} = 0b11101;
 840      let Inst{26-21} = 0b010010;
 841      let Inst{19-16} = 0b1111; // Rn
 842      let Inst{5-4} = opcod;
 843    }
 844    // register
 845    def rr : T2sThreeReg<
 846                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 847                  opc, ".w\t$Rd, $Rn, $Rm",
 848                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 849      let Inst{31-27} = 0b11111;
 850      let Inst{26-23} = 0b0100;
 851      let Inst{22-21} = opcod;
 852      let Inst{15-12} = 0b1111;
 853      let Inst{7-4} = 0b0000;
 854    }
 855
 856   // Optional destination register
 857   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 858      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 859                                     cc_out:$s)>;
 860   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 861      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 862                                     cc_out:$s)>;
 863
 864   // Assembler aliases w/o the ".w" suffix.
 865   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 866      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
 867                                     cc_out:$s)>;
 868   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 869      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 870                                     cc_out:$s)>;
 871
 872   // and with the optional destination operand, too.
 873   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 874      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 875                                     cc_out:$s)>;
 876   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 877      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 878                                     cc_out:$s)>;
 879 }
 880
 881 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 882 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 883 /// a explicit result, only implicitly set CPSR.
 884 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 885                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 886                        PatFrag opnode> {
 887 let isCompare = 1, Defs = [CPSR] in {
 888    // shifted imm
 889    def ri : T2OneRegCmpImm<
 890                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 891                 opc, ".w\t$Rn, $imm",
 892                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 893      let Inst{31-27} = 0b11110;
 894      let Inst{25} = 0;
 895      let Inst{24-21} = opcod;
 896      let Inst{20} = 1; // The S bit.
 897      let Inst{15} = 0;
 898      let Inst{11-8} = 0b1111; // Rd
 899    }
 900    // register
 901    def rr : T2TwoRegCmp<
 902                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 903                 opc, ".w\t$Rn, $Rm",
 904                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 905      let Inst{31-27} = 0b11101;
 906      let Inst{26-25} = 0b01;
 907      let Inst{24-21} = opcod;
 908      let Inst{20} = 1; // The S bit.
 909      let Inst{14-12} = 0b000; // imm3
 910      let Inst{11-8} = 0b1111; // Rd
 911      let Inst{7-6} = 0b00; // imm2
 912      let Inst{5-4} = 0b00; // type
 913    }
 914    // shifted register
 915    def rs : T2OneRegCmpShiftedReg<
 916                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 917                 opc, ".w\t$Rn, $ShiftedRm",
 918                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 919      let Inst{31-27} = 0b11101;
 920      let Inst{26-25} = 0b01;
 921      let Inst{24-21} = opcod;
 922      let Inst{20} = 1; // The S bit.
 923      let Inst{11-8} = 0b1111; // Rd
 924    }
 925 }
 926
 927   // Assembler aliases w/o the ".w" suffix.
 928   // No alias here for 'rr' version as not all instantiations of this
 929   // multiclass want one (CMP in particular, does not).
 930   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 931      (!cast<Instruction>(NAME#"ri") GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
 932   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 933      (!cast<Instruction>(NAME#"rs") GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
 934 }
 935
 936 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 937 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 938                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 939                   PatFrag opnode> {
 940   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 941                    opc, ".w\t$Rt, $addr",
 942                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 943     bits<4> Rt;
 944     bits<17> addr;
 945     let Inst{31-25} = 0b1111100;
 946     let Inst{24} = signed;
 947     let Inst{23} = 1;
 948     let Inst{22-21} = opcod;
 949     let Inst{20} = 1; // load
 950     let Inst{19-16} = addr{16-13}; // Rn
 951     let Inst{15-12} = Rt;
 952     let Inst{11-0}  = addr{11-0};  // imm
 953   }
 954   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 955                    opc, "\t$Rt, $addr",
 956                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 957     bits<4> Rt;
 958     bits<13> addr;
 959     let Inst{31-27} = 0b11111;
 960     let Inst{26-25} = 0b00;
 961     let Inst{24} = signed;
 962     let Inst{23} = 0;
 963     let Inst{22-21} = opcod;
 964     let Inst{20} = 1; // load
 965     let Inst{19-16} = addr{12-9}; // Rn
 966     let Inst{15-12} = Rt;
 967     let Inst{11} = 1;
 968     // Offset: index==TRUE, wback==FALSE
 969     let Inst{10} = 1; // The P bit.
 970     let Inst{9}     = addr{8};    // U
 971     let Inst{8} = 0; // The W bit.
 972     let Inst{7-0}   = addr{7-0};  // imm
 973   }
 974   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 975                    opc, ".w\t$Rt, $addr",
 976                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 977     let Inst{31-27} = 0b11111;
 978     let Inst{26-25} = 0b00;
 979     let Inst{24} = signed;
 980     let Inst{23} = 0;
 981     let Inst{22-21} = opcod;
 982     let Inst{20} = 1; // load
 983     let Inst{11-6} = 0b000000;
 984
 985     bits<4> Rt;
 986     let Inst{15-12} = Rt;
 987
 988     bits<10> addr;
 989     let Inst{19-16} = addr{9-6}; // Rn
 990     let Inst{3-0}   = addr{5-2}; // Rm
 991     let Inst{5-4}   = addr{1-0}; // imm
 992
 993     let DecoderMethod = "DecodeT2LoadShift";
 994   }
 995
 996   // pci variant is very similar to i12, but supports negative offsets
 997   // from the PC.
 998   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 999                    opc, ".w\t$Rt, $addr",
1000                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
1001     let isReMaterializable = 1;
1002     let Inst{31-27} = 0b11111;
1003     let Inst{26-25} = 0b00;
1004     let Inst{24} = signed;
1005     let Inst{23} = ?; // add = (U == '1')
1006     let Inst{22-21} = opcod;
1007     let Inst{20} = 1; // load
1008     let Inst{19-16} = 0b1111; // Rn
1009     bits<4> Rt;
1010     bits<12> addr;
1011     let Inst{15-12} = Rt{3-0};
1012     let Inst{11-0}  = addr{11-0};
1013   }
1014 }
1015
1016 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1017 multiclass T2I_st<bits<2> opcod, string opc,
1018                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1019                   PatFrag opnode> {
1020   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1021                    opc, ".w\t$Rt, $addr",
1022                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
1023     let Inst{31-27} = 0b11111;
1024     let Inst{26-23} = 0b0001;
1025     let Inst{22-21} = opcod;
1026     let Inst{20} = 0; // !load
1027
1028     bits<4> Rt;
1029     let Inst{15-12} = Rt;
1030
1031     bits<17> addr;
1032     let addr{12}    = 1;           // add = TRUE
1033     let Inst{19-16} = addr{16-13}; // Rn
1034     let Inst{23}    = addr{12};    // U
1035     let Inst{11-0}  = addr{11-0};  // imm
1036   }
1037   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1038                    opc, "\t$Rt, $addr",
1039                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1040     let Inst{31-27} = 0b11111;
1041     let Inst{26-23} = 0b0000;
1042     let Inst{22-21} = opcod;
1043     let Inst{20} = 0; // !load
1044     let Inst{11} = 1;
1045     // Offset: index==TRUE, wback==FALSE
1046     let Inst{10} = 1; // The P bit.
1047     let Inst{8} = 0; // The W bit.
1048
1049     bits<4> Rt;
1050     let Inst{15-12} = Rt;
1051
1052     bits<13> addr;
1053     let Inst{19-16} = addr{12-9}; // Rn
1054     let Inst{9}     = addr{8};    // U
1055     let Inst{7-0}   = addr{7-0};  // imm
1056   }
1057   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1058                    opc, ".w\t$Rt, $addr",
1059                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1060     let Inst{31-27} = 0b11111;
1061     let Inst{26-23} = 0b0000;
1062     let Inst{22-21} = opcod;
1063     let Inst{20} = 0; // !load
1064     let Inst{11-6} = 0b000000;
1065
1066     bits<4> Rt;
1067     let Inst{15-12} = Rt;
1068
1069     bits<10> addr;
1070     let Inst{19-16}   = addr{9-6}; // Rn
1071     let Inst{3-0} = addr{5-2}; // Rm
1072     let Inst{5-4}   = addr{1-0}; // imm
1073   }
1074 }
1075
1076 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1077 /// register and one whose operand is a register rotated by 8/16/24.
1078 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1079   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1080              opc, ".w\t$Rd, $Rm$rot",
1081              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1082              Requires<[IsThumb2]> {
1083    let Inst{31-27} = 0b11111;
1084    let Inst{26-23} = 0b0100;
1085    let Inst{22-20} = opcod;
1086    let Inst{19-16} = 0b1111; // Rn
1087    let Inst{15-12} = 0b1111;
1088    let Inst{7} = 1;
1089
1090    bits<2> rot;
1091    let Inst{5-4} = rot{1-0}; // rotate
1092 }
1093
1094 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1095 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1096   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1097              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1098             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1099           Requires<[HasT2ExtractPack, IsThumb2]> {
1100   bits<2> rot;
1101   let Inst{31-27} = 0b11111;
1102   let Inst{26-23} = 0b0100;
1103   let Inst{22-20} = opcod;
1104   let Inst{19-16} = 0b1111; // Rn
1105   let Inst{15-12} = 0b1111;
1106   let Inst{7} = 1;
1107   let Inst{5-4} = rot;
1108 }
1109
1110 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1111 // supported yet.
1112 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1113   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1114              opc, "\t$Rd, $Rm$rot", []>,
1115           Requires<[IsThumb2, HasT2ExtractPack]> {
1116   bits<2> rot;
1117   let Inst{31-27} = 0b11111;
1118   let Inst{26-23} = 0b0100;
1119   let Inst{22-20} = opcod;
1120   let Inst{19-16} = 0b1111; // Rn
1121   let Inst{15-12} = 0b1111;
1122   let Inst{7} = 1;
1123   let Inst{5-4} = rot;
1124 }
1125
1126 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1127 /// register and one whose operand is a register rotated by 8/16/24.
1128 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1129   : T2ThreeReg<(outs rGPR:$Rd),
1130                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1131                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1132              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1133            Requires<[HasT2ExtractPack, IsThumb2]> {
1134   bits<2> rot;
1135   let Inst{31-27} = 0b11111;
1136   let Inst{26-23} = 0b0100;
1137   let Inst{22-20} = opcod;
1138   let Inst{15-12} = 0b1111;
1139   let Inst{7} = 1;
1140   let Inst{5-4} = rot;
1141 }
1142
1143 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1144   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1145                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1146   bits<2> rot;
1147   let Inst{31-27} = 0b11111;
1148   let Inst{26-23} = 0b0100;
1149   let Inst{22-20} = opcod;
1150   let Inst{15-12} = 0b1111;
1151   let Inst{7} = 1;
1152   let Inst{5-4} = rot;
1153 }
1154
1155 //===----------------------------------------------------------------------===//
1156 // Instructions
1157 //===----------------------------------------------------------------------===//
1158
1159 //===----------------------------------------------------------------------===//
1160 //  Miscellaneous Instructions.
1161 //
1162
1163 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1164            string asm, list<dag> pattern>
1165   : T2XI<oops, iops, itin, asm, pattern> {
1166   bits<4> Rd;
1167   bits<12> label;
1168
1169   let Inst{11-8}  = Rd;
1170   let Inst{26}    = label{11};
1171   let Inst{14-12} = label{10-8};
1172   let Inst{7-0}   = label{7-0};
1173 }
1174
1175 // LEApcrel - Load a pc-relative address into a register without offending the
1176 // assembler.
1177 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1178               (ins t2adrlabel:$addr, pred:$p),
1179               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []> {
1180   let Inst{31-27} = 0b11110;
1181   let Inst{25-24} = 0b10;
1182   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1183   let Inst{22} = 0;
1184   let Inst{20} = 0;
1185   let Inst{19-16} = 0b1111; // Rn
1186   let Inst{15} = 0;
1187
1188   bits<4> Rd;
1189   bits<13> addr;
1190   let Inst{11-8} = Rd;
1191   let Inst{23}    = addr{12};
1192   let Inst{21}    = addr{12};
1193   let Inst{26}    = addr{11};
1194   let Inst{14-12} = addr{10-8};
1195   let Inst{7-0}   = addr{7-0};
1196
1197   let DecoderMethod = "DecodeT2Adr";
1198 }
1199
1200 let neverHasSideEffects = 1, isReMaterializable = 1 in
1201 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1202                                 4, IIC_iALUi, []>;
1203 let hasSideEffects = 1 in
1204 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1205                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1206                                 4, IIC_iALUi,
1207                                 []>;
1208
1209
1210 //===----------------------------------------------------------------------===//
1211 //  Load / store Instructions.
1212 //
1213
1214 // Load
1215 let canFoldAsLoad = 1, isReMaterializable = 1  in
1216 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1217                       UnOpFrag<(load node:$Src)>>;
1218
1219 // Loads with zero extension
1220 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1221                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1222 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1223                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1224
1225 // Loads with sign extension
1226 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1227                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1228 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1229                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1230
1231 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1232 // Load doubleword
1233 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1234                         (ins t2addrmode_imm8s4:$addr),
1235                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1236 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1237
1238 // zextload i1 -> zextload i8
1239 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1240             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1241 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1242             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1243 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1244             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1245 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1246             (t2LDRBpci  tconstpool:$addr)>;
1247
1248 // extload -> zextload
1249 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1250 // earlier?
1251 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1252             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1253 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1254             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1255 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1256             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1257 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1258             (t2LDRBpci  tconstpool:$addr)>;
1259
1260 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1261             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1262 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1263             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1264 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1265             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1266 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1267             (t2LDRBpci  tconstpool:$addr)>;
1268
1269 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1270             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1271 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1272             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1273 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1274             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1275 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1276             (t2LDRHpci  tconstpool:$addr)>;
1277
1278 // FIXME: The destination register of the loads and stores can't be PC, but
1279 //        can be SP. We need another regclass (similar to rGPR) to represent
1280 //        that. Not a pressing issue since these are selected manually,
1281 //        not via pattern.
1282
1283 // Indexed loads
1284
1285 let mayLoad = 1, neverHasSideEffects = 1 in {
1286 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1287                             (ins t2addrmode_imm8:$addr),
1288                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1289                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1290                             []> {
1291   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1292 }
1293
1294 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1295                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1296                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1297                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1298
1299 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1300                             (ins t2addrmode_imm8:$addr),
1301                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1302                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1303                             []> {
1304   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1305 }
1306 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1307                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1308                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1309                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1310
1311 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1312                             (ins t2addrmode_imm8:$addr),
1313                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1314                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1315                             []> {
1316   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1317 }
1318 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1319                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1320                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1321                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1322
1323 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1324                             (ins t2addrmode_imm8:$addr),
1325                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1326                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1327                             []> {
1328   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1329 }
1330 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1331                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1332                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1333                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1334
1335 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1336                             (ins t2addrmode_imm8:$addr),
1337                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1338                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1339                             []> {
1340   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1341 }
1342 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1343                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1344                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1345                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1346 } // mayLoad = 1, neverHasSideEffects = 1
1347
1348 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1349 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1350 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1351   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1352           "\t$Rt, $addr", []> {
1353   bits<4> Rt;
1354   bits<13> addr;
1355   let Inst{31-27} = 0b11111;
1356   let Inst{26-25} = 0b00;
1357   let Inst{24} = signed;
1358   let Inst{23} = 0;
1359   let Inst{22-21} = type;
1360   let Inst{20} = 1; // load
1361   let Inst{19-16} = addr{12-9};
1362   let Inst{15-12} = Rt;
1363   let Inst{11} = 1;
1364   let Inst{10-8} = 0b110; // PUW.
1365   let Inst{7-0} = addr{7-0};
1366 }
1367
1368 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1369 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1370 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1371 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1372 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1373
1374 // Store
1375 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1376                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1377 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1378                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1379 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1380                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1381
1382 // Store doubleword
1383 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1384 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1385                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1386                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1387
1388 // Indexed stores
1389
1390 let mayStore = 1, neverHasSideEffects = 1 in {
1391 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1392                             (ins GPRnopc:$Rt, t2addrmode_imm8:$addr),
1393                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1394                             "str", "\t$Rt, $addr!",
1395                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1396   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1397 }
1398 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1399                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1400                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1401                         "strh", "\t$Rt, $addr!",
1402                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1403   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1404 }
1405
1406 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1407                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1408                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1409                         "strb", "\t$Rt, $addr!",
1410                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1411   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1412 }
1413 } // mayStore = 1, neverHasSideEffects = 1
1414
1415 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1416                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1417                                  t2am_imm8_offset:$offset),
1418                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1419                           "str", "\t$Rt, $Rn$offset",
1420                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1421              [(set GPRnopc:$Rn_wb,
1422                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1423                               t2am_imm8_offset:$offset))]>;
1424
1425 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1426                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1427                                  t2am_imm8_offset:$offset),
1428                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1429                          "strh", "\t$Rt, $Rn$offset",
1430                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1431        [(set GPRnopc:$Rn_wb,
1432              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1433                               t2am_imm8_offset:$offset))]>;
1434
1435 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1436                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1437                                  t2am_imm8_offset:$offset),
1438                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1439                          "strb", "\t$Rt, $Rn$offset",
1440                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1441         [(set GPRnopc:$Rn_wb,
1442               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1443                               t2am_imm8_offset:$offset))]>;
1444
1445 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1446 // put the patterns on the instruction definitions directly as ISel wants
1447 // the address base and offset to be separate operands, not a single
1448 // complex operand like we represent the instructions themselves. The
1449 // pseudos map between the two.
1450 let usesCustomInserter = 1,
1451     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1452 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1453                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1454                4, IIC_iStore_ru,
1455       [(set GPRnopc:$Rn_wb,
1456             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1457 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1458                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1459                4, IIC_iStore_ru,
1460       [(set GPRnopc:$Rn_wb,
1461             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1462 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1463                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1464                4, IIC_iStore_ru,
1465       [(set GPRnopc:$Rn_wb,
1466             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1467 }
1468
1469 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1470 // only.
1471 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1472 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1473   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1474           "\t$Rt, $addr", []> {
1475   let Inst{31-27} = 0b11111;
1476   let Inst{26-25} = 0b00;
1477   let Inst{24} = 0; // not signed
1478   let Inst{23} = 0;
1479   let Inst{22-21} = type;
1480   let Inst{20} = 0; // store
1481   let Inst{11} = 1;
1482   let Inst{10-8} = 0b110; // PUW
1483
1484   bits<4> Rt;
1485   bits<13> addr;
1486   let Inst{15-12} = Rt;
1487   let Inst{19-16} = addr{12-9};
1488   let Inst{7-0}   = addr{7-0};
1489 }
1490
1491 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1492 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1493 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1494
1495 // ldrd / strd pre / post variants
1496 // For disassembly only.
1497
1498 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1499                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1500                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1501   let AsmMatchConverter = "cvtT2LdrdPre";
1502   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1503 }
1504
1505 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1506                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1507                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1508                  "$addr.base = $wb", []>;
1509
1510 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1511                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1512                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1513                  "$addr.base = $wb", []> {
1514   let AsmMatchConverter = "cvtT2StrdPre";
1515   let DecoderMethod = "DecodeT2STRDPreInstruction";
1516 }
1517
1518 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1519                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1520                       t2am_imm8s4_offset:$imm),
1521                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1522                  "$addr.base = $wb", []>;
1523
1524 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1525 // data/instruction access.
1526 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1527 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1528 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1529
1530   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1531                 "\t$addr",
1532               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1533     let Inst{31-25} = 0b1111100;
1534     let Inst{24} = instr;
1535     let Inst{22} = 0;
1536     let Inst{21} = write;
1537     let Inst{20} = 1;
1538     let Inst{15-12} = 0b1111;
1539
1540     bits<17> addr;
1541     let addr{12}    = 1;           // add = TRUE
1542     let Inst{19-16} = addr{16-13}; // Rn
1543     let Inst{23}    = addr{12};    // U
1544     let Inst{11-0}  = addr{11-0};  // imm12
1545   }
1546
1547   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1548                 "\t$addr",
1549             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1550     let Inst{31-25} = 0b1111100;
1551     let Inst{24} = instr;
1552     let Inst{23} = 0; // U = 0
1553     let Inst{22} = 0;
1554     let Inst{21} = write;
1555     let Inst{20} = 1;
1556     let Inst{15-12} = 0b1111;
1557     let Inst{11-8} = 0b1100;
1558
1559     bits<13> addr;
1560     let Inst{19-16} = addr{12-9}; // Rn
1561     let Inst{7-0}   = addr{7-0};  // imm8
1562   }
1563
1564   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1565                "\t$addr",
1566              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1567     let Inst{31-25} = 0b1111100;
1568     let Inst{24} = instr;
1569     let Inst{23} = 0; // add = TRUE for T1
1570     let Inst{22} = 0;
1571     let Inst{21} = write;
1572     let Inst{20} = 1;
1573     let Inst{15-12} = 0b1111;
1574     let Inst{11-6} = 0000000;
1575
1576     bits<10> addr;
1577     let Inst{19-16} = addr{9-6}; // Rn
1578     let Inst{3-0}   = addr{5-2}; // Rm
1579     let Inst{5-4}   = addr{1-0}; // imm2
1580
1581     let DecoderMethod = "DecodeT2LoadShift";
1582   }
1583   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1584   // it via the i12 variant, which it's related to, but that means we can
1585   // represent negative immediates, which aren't legal for anything except
1586   // the 'pci' case (Rn == 15).
1587 }
1588
1589 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1590 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1591 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1592
1593 //===----------------------------------------------------------------------===//
1594 //  Load / store multiple Instructions.
1595 //
1596
1597 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1598                             InstrItinClass itin_upd, bit L_bit> {
1599   def IA :
1600     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1601          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1602     bits<4>  Rn;
1603     bits<16> regs;
1604
1605     let Inst{31-27} = 0b11101;
1606     let Inst{26-25} = 0b00;
1607     let Inst{24-23} = 0b01;     // Increment After
1608     let Inst{22}    = 0;
1609     let Inst{21}    = 0;        // No writeback
1610     let Inst{20}    = L_bit;
1611     let Inst{19-16} = Rn;
1612     let Inst{15-0}  = regs;
1613   }
1614   def IA_UPD :
1615     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1616           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1617     bits<4>  Rn;
1618     bits<16> regs;
1619
1620     let Inst{31-27} = 0b11101;
1621     let Inst{26-25} = 0b00;
1622     let Inst{24-23} = 0b01;     // Increment After
1623     let Inst{22}    = 0;
1624     let Inst{21}    = 1;        // Writeback
1625     let Inst{20}    = L_bit;
1626     let Inst{19-16} = Rn;
1627     let Inst{15-0}  = regs;
1628   }
1629   def DB :
1630     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1631          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1632     bits<4>  Rn;
1633     bits<16> regs;
1634
1635     let Inst{31-27} = 0b11101;
1636     let Inst{26-25} = 0b00;
1637     let Inst{24-23} = 0b10;     // Decrement Before
1638     let Inst{22}    = 0;
1639     let Inst{21}    = 0;        // No writeback
1640     let Inst{20}    = L_bit;
1641     let Inst{19-16} = Rn;
1642     let Inst{15-0}  = regs;
1643   }
1644   def DB_UPD :
1645     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1646           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1647     bits<4>  Rn;
1648     bits<16> regs;
1649
1650     let Inst{31-27} = 0b11101;
1651     let Inst{26-25} = 0b00;
1652     let Inst{24-23} = 0b10;     // Decrement Before
1653     let Inst{22}    = 0;
1654     let Inst{21}    = 1;        // Writeback
1655     let Inst{20}    = L_bit;
1656     let Inst{19-16} = Rn;
1657     let Inst{15-0}  = regs;
1658   }
1659 }
1660
1661 let neverHasSideEffects = 1 in {
1662
1663 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1664 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1665
1666 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1667                             InstrItinClass itin_upd, bit L_bit> {
1668   def IA :
1669     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1670          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1671     bits<4>  Rn;
1672     bits<16> regs;
1673
1674     let Inst{31-27} = 0b11101;
1675     let Inst{26-25} = 0b00;
1676     let Inst{24-23} = 0b01;     // Increment After
1677     let Inst{22}    = 0;
1678     let Inst{21}    = 0;        // No writeback
1679     let Inst{20}    = L_bit;
1680     let Inst{19-16} = Rn;
1681     let Inst{15}    = 0;
1682     let Inst{14}    = regs{14};
1683     let Inst{13}    = 0;
1684     let Inst{12-0}  = regs{12-0};
1685   }
1686   def IA_UPD :
1687     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1688           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1689     bits<4>  Rn;
1690     bits<16> regs;
1691
1692     let Inst{31-27} = 0b11101;
1693     let Inst{26-25} = 0b00;
1694     let Inst{24-23} = 0b01;     // Increment After
1695     let Inst{22}    = 0;
1696     let Inst{21}    = 1;        // Writeback
1697     let Inst{20}    = L_bit;
1698     let Inst{19-16} = Rn;
1699     let Inst{15}    = 0;
1700     let Inst{14}    = regs{14};
1701     let Inst{13}    = 0;
1702     let Inst{12-0}  = regs{12-0};
1703   }
1704   def DB :
1705     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1706          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1707     bits<4>  Rn;
1708     bits<16> regs;
1709
1710     let Inst{31-27} = 0b11101;
1711     let Inst{26-25} = 0b00;
1712     let Inst{24-23} = 0b10;     // Decrement Before
1713     let Inst{22}    = 0;
1714     let Inst{21}    = 0;        // No writeback
1715     let Inst{20}    = L_bit;
1716     let Inst{19-16} = Rn;
1717     let Inst{15}    = 0;
1718     let Inst{14}    = regs{14};
1719     let Inst{13}    = 0;
1720     let Inst{12-0}  = regs{12-0};
1721   }
1722   def DB_UPD :
1723     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1724           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1725     bits<4>  Rn;
1726     bits<16> regs;
1727
1728     let Inst{31-27} = 0b11101;
1729     let Inst{26-25} = 0b00;
1730     let Inst{24-23} = 0b10;     // Decrement Before
1731     let Inst{22}    = 0;
1732     let Inst{21}    = 1;        // Writeback
1733     let Inst{20}    = L_bit;
1734     let Inst{19-16} = Rn;
1735     let Inst{15}    = 0;
1736     let Inst{14}    = regs{14};
1737     let Inst{13}    = 0;
1738     let Inst{12-0}  = regs{12-0};
1739   }
1740 }
1741
1742
1743 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1744 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1745
1746 } // neverHasSideEffects
1747
1748
1749 //===----------------------------------------------------------------------===//
1750 //  Move Instructions.
1751 //
1752
1753 let neverHasSideEffects = 1 in
1754 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1755                    "mov", ".w\t$Rd, $Rm", []> {
1756   let Inst{31-27} = 0b11101;
1757   let Inst{26-25} = 0b01;
1758   let Inst{24-21} = 0b0010;
1759   let Inst{19-16} = 0b1111; // Rn
1760   let Inst{14-12} = 0b000;
1761   let Inst{7-4} = 0b0000;
1762 }
1763 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1764                                                 pred:$p, zero_reg)>;
1765 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1766                                                  pred:$p, CPSR)>;
1767 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1768                                                pred:$p, CPSR)>;
1769
1770 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1771 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1772     AddedComplexity = 1 in
1773 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1774                    "mov", ".w\t$Rd, $imm",
1775                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1776   let Inst{31-27} = 0b11110;
1777   let Inst{25} = 0;
1778   let Inst{24-21} = 0b0010;
1779   let Inst{19-16} = 0b1111; // Rn
1780   let Inst{15} = 0;
1781 }
1782
1783 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1784 // Use aliases to get that to play nice here.
1785 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1786                                                 pred:$p, CPSR)>;
1787 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1788                                                 pred:$p, CPSR)>;
1789
1790 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1791                                                  pred:$p, zero_reg)>;
1792 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1793                                                pred:$p, zero_reg)>;
1794
1795 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1796 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1797                    "movw", "\t$Rd, $imm",
1798                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1799   let Inst{31-27} = 0b11110;
1800   let Inst{25} = 1;
1801   let Inst{24-21} = 0b0010;
1802   let Inst{20} = 0; // The S bit.
1803   let Inst{15} = 0;
1804
1805   bits<4> Rd;
1806   bits<16> imm;
1807
1808   let Inst{11-8}  = Rd;
1809   let Inst{19-16} = imm{15-12};
1810   let Inst{26}    = imm{11};
1811   let Inst{14-12} = imm{10-8};
1812   let Inst{7-0}   = imm{7-0};
1813   let DecoderMethod = "DecodeT2MOVTWInstruction";
1814 }
1815
1816 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1817                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1818
1819 let Constraints = "$src = $Rd" in {
1820 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1821                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1822                     "movt", "\t$Rd, $imm",
1823                     [(set rGPR:$Rd,
1824                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1825   let Inst{31-27} = 0b11110;
1826   let Inst{25} = 1;
1827   let Inst{24-21} = 0b0110;
1828   let Inst{20} = 0; // The S bit.
1829   let Inst{15} = 0;
1830
1831   bits<4> Rd;
1832   bits<16> imm;
1833
1834   let Inst{11-8}  = Rd;
1835   let Inst{19-16} = imm{15-12};
1836   let Inst{26}    = imm{11};
1837   let Inst{14-12} = imm{10-8};
1838   let Inst{7-0}   = imm{7-0};
1839   let DecoderMethod = "DecodeT2MOVTWInstruction";
1840 }
1841
1842 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1843                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1844 } // Constraints
1845
1846 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1847
1848 //===----------------------------------------------------------------------===//
1849 //  Extend Instructions.
1850 //
1851
1852 // Sign extenders
1853
1854 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1855                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1856 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1857                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1858 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1859
1860 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1861                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1862 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1863                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1864 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1865
1866 // Zero extenders
1867
1868 let AddedComplexity = 16 in {
1869 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1870                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1871 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1872                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1873 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1874                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1875
1876 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1877 //        The transformation should probably be done as a combiner action
1878 //        instead so we can include a check for masking back in the upper
1879 //        eight bits of the source into the lower eight bits of the result.
1880 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1881 //            (t2UXTB16 rGPR:$Src, 3)>,
1882 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1883 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1884             (t2UXTB16 rGPR:$Src, 1)>,
1885         Requires<[HasT2ExtractPack, IsThumb2]>;
1886
1887 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1888                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1889 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1890                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1891 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1892 }
1893
1894 //===----------------------------------------------------------------------===//
1895 //  Arithmetic Instructions.
1896 //
1897
1898 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1899                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1900 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1901                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1902
1903 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1904 //
1905 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1906 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1907 // AdjustInstrPostInstrSelection where we determine whether or not to
1908 // set the "s" bit based on CPSR liveness.
1909 //
1910 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1911 // support for an optional CPSR definition that corresponds to the DAG
1912 // node's second value. We can then eliminate the implicit def of CPSR.
1913 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1914                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1915 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1916                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1917
1918 let hasPostISelHook = 1 in {
1919 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1920               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1921 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1922               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1923 }
1924
1925 // RSB
1926 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1927                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1928
1929 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1930 // CPSR and the implicit def of CPSR is not needed.
1931 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1932
1933 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1934 // The assume-no-carry-in form uses the negation of the input since add/sub
1935 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1936 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1937 // details.
1938 // The AddedComplexity preferences the first variant over the others since
1939 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1940 let AddedComplexity = 1 in
1941 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1942             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1943 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1944             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1945 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1946             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1947 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
1948             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1949
1950 let AddedComplexity = 1 in
1951 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1952             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1953 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1954             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1955 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
1956             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1957 // The with-carry-in form matches bitwise not instead of the negation.
1958 // Effectively, the inverse interpretation of the carry flag already accounts
1959 // for part of the negation.
1960 let AddedComplexity = 1 in
1961 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1962             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1963 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1964             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1965 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
1966             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1967
1968 // Select Bytes -- for disassembly only
1969
1970 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1971                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1972           Requires<[IsThumb2, HasThumb2DSP]> {
1973   let Inst{31-27} = 0b11111;
1974   let Inst{26-24} = 0b010;
1975   let Inst{23} = 0b1;
1976   let Inst{22-20} = 0b010;
1977   let Inst{15-12} = 0b1111;
1978   let Inst{7} = 0b1;
1979   let Inst{6-4} = 0b000;
1980 }
1981
1982 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1983 // And Miscellaneous operations -- for disassembly only
1984 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1985               list<dag> pat = [/* For disassembly only; pattern left blank */],
1986               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1987               string asm = "\t$Rd, $Rn, $Rm">
1988   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1989     Requires<[IsThumb2, HasThumb2DSP]> {
1990   let Inst{31-27} = 0b11111;
1991   let Inst{26-23} = 0b0101;
1992   let Inst{22-20} = op22_20;
1993   let Inst{15-12} = 0b1111;
1994   let Inst{7-4} = op7_4;
1995
1996   bits<4> Rd;
1997   bits<4> Rn;
1998   bits<4> Rm;
1999
2000   let Inst{11-8}  = Rd;
2001   let Inst{19-16} = Rn;
2002   let Inst{3-0}   = Rm;
2003 }
2004
2005 // Saturating add/subtract -- for disassembly only
2006
2007 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
2008                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
2009                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2010 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
2011 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
2012 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
2013 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
2014                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2015 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
2016                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2017 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
2018 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
2019                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
2020                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2021 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
2022 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
2023 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
2024 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
2025 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
2026 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
2027 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
2028 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
2029
2030 // Signed/Unsigned add/subtract -- for disassembly only
2031
2032 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
2033 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
2034 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
2035 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
2036 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
2037 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
2038 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
2039 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
2040 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
2041 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
2042 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
2043 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
2044
2045 // Signed/Unsigned halving add/subtract -- for disassembly only
2046
2047 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2048 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2049 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2050 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2051 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2052 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2053 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2054 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2055 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2056 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2057 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2058 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2059
2060 // Helper class for disassembly only
2061 // A6.3.16 & A6.3.17
2062 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2063 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2064   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2065   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2066   let Inst{31-27} = 0b11111;
2067   let Inst{26-24} = 0b011;
2068   let Inst{23}    = long;
2069   let Inst{22-20} = op22_20;
2070   let Inst{7-4}   = op7_4;
2071 }
2072
2073 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2074   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2075   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2076   let Inst{31-27} = 0b11111;
2077   let Inst{26-24} = 0b011;
2078   let Inst{23}    = long;
2079   let Inst{22-20} = op22_20;
2080   let Inst{7-4}   = op7_4;
2081 }
2082
2083 // Unsigned Sum of Absolute Differences [and Accumulate].
2084 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2085                                            (ins rGPR:$Rn, rGPR:$Rm),
2086                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2087           Requires<[IsThumb2, HasThumb2DSP]> {
2088   let Inst{15-12} = 0b1111;
2089 }
2090 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2091                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2092                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2093           Requires<[IsThumb2, HasThumb2DSP]>;
2094
2095 // Signed/Unsigned saturate.
2096 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2097            string opc, string asm, list<dag> pattern>
2098   : T2I<oops, iops, itin, opc, asm, pattern> {
2099   bits<4> Rd;
2100   bits<4> Rn;
2101   bits<5> sat_imm;
2102   bits<7> sh;
2103
2104   let Inst{11-8}  = Rd;
2105   let Inst{19-16} = Rn;
2106   let Inst{4-0}   = sat_imm;
2107   let Inst{21}    = sh{5};
2108   let Inst{14-12} = sh{4-2};
2109   let Inst{7-6}   = sh{1-0};
2110 }
2111
2112 def t2SSAT: T2SatI<
2113               (outs rGPR:$Rd),
2114               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2115               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2116   let Inst{31-27} = 0b11110;
2117   let Inst{25-22} = 0b1100;
2118   let Inst{20} = 0;
2119   let Inst{15} = 0;
2120   let Inst{5}  = 0;
2121 }
2122
2123 def t2SSAT16: T2SatI<
2124                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2125                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2126           Requires<[IsThumb2, HasThumb2DSP]> {
2127   let Inst{31-27} = 0b11110;
2128   let Inst{25-22} = 0b1100;
2129   let Inst{20} = 0;
2130   let Inst{15} = 0;
2131   let Inst{21} = 1;        // sh = '1'
2132   let Inst{14-12} = 0b000; // imm3 = '000'
2133   let Inst{7-6} = 0b00;    // imm2 = '00'
2134   let Inst{5-4} = 0b00;
2135 }
2136
2137 def t2USAT: T2SatI<
2138                (outs rGPR:$Rd),
2139                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2140                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2141   let Inst{31-27} = 0b11110;
2142   let Inst{25-22} = 0b1110;
2143   let Inst{20} = 0;
2144   let Inst{15} = 0;
2145 }
2146
2147 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2148                      NoItinerary,
2149                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2150           Requires<[IsThumb2, HasThumb2DSP]> {
2151   let Inst{31-22} = 0b1111001110;
2152   let Inst{20} = 0;
2153   let Inst{15} = 0;
2154   let Inst{21} = 1;        // sh = '1'
2155   let Inst{14-12} = 0b000; // imm3 = '000'
2156   let Inst{7-6} = 0b00;    // imm2 = '00'
2157   let Inst{5-4} = 0b00;
2158 }
2159
2160 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2161 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2162
2163 //===----------------------------------------------------------------------===//
2164 //  Shift and rotate Instructions.
2165 //
2166
2167 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2168                         BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2169 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2170                         BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2171 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2172                         BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2173 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2174                         BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2175
2176 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2177 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2178             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2179
2180 let Uses = [CPSR] in {
2181 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2182                    "rrx", "\t$Rd, $Rm",
2183                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
2184   let Inst{31-27} = 0b11101;
2185   let Inst{26-25} = 0b01;
2186   let Inst{24-21} = 0b0010;
2187   let Inst{19-16} = 0b1111; // Rn
2188   let Inst{14-12} = 0b000;
2189   let Inst{7-4} = 0b0011;
2190 }
2191 }
2192
2193 let isCodeGenOnly = 1, Defs = [CPSR] in {
2194 def t2MOVsrl_flag : T2TwoRegShiftImm<
2195                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2196                         "lsrs", ".w\t$Rd, $Rm, #1",
2197                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2198   let Inst{31-27} = 0b11101;
2199   let Inst{26-25} = 0b01;
2200   let Inst{24-21} = 0b0010;
2201   let Inst{20} = 1; // The S bit.
2202   let Inst{19-16} = 0b1111; // Rn
2203   let Inst{5-4} = 0b01; // Shift type.
2204   // Shift amount = Inst{14-12:7-6} = 1.
2205   let Inst{14-12} = 0b000;
2206   let Inst{7-6} = 0b01;
2207 }
2208 def t2MOVsra_flag : T2TwoRegShiftImm<
2209                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2210                         "asrs", ".w\t$Rd, $Rm, #1",
2211                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2212   let Inst{31-27} = 0b11101;
2213   let Inst{26-25} = 0b01;
2214   let Inst{24-21} = 0b0010;
2215   let Inst{20} = 1; // The S bit.
2216   let Inst{19-16} = 0b1111; // Rn
2217   let Inst{5-4} = 0b10; // Shift type.
2218   // Shift amount = Inst{14-12:7-6} = 1.
2219   let Inst{14-12} = 0b000;
2220   let Inst{7-6} = 0b01;
2221 }
2222 }
2223
2224 //===----------------------------------------------------------------------===//
2225 //  Bitwise Instructions.
2226 //
2227
2228 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2229                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2230                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2231 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2232                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2233                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2234 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2235                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2236                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2237
2238 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2239                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2240                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2241
2242 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2243               string opc, string asm, list<dag> pattern>
2244     : T2I<oops, iops, itin, opc, asm, pattern> {
2245   bits<4> Rd;
2246   bits<5> msb;
2247   bits<5> lsb;
2248
2249   let Inst{11-8}  = Rd;
2250   let Inst{4-0}   = msb{4-0};
2251   let Inst{14-12} = lsb{4-2};
2252   let Inst{7-6}   = lsb{1-0};
2253 }
2254
2255 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2256               string opc, string asm, list<dag> pattern>
2257     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2258   bits<4> Rn;
2259
2260   let Inst{19-16} = Rn;
2261 }
2262
2263 let Constraints = "$src = $Rd" in
2264 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2265                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2266                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2267   let Inst{31-27} = 0b11110;
2268   let Inst{26} = 0; // should be 0.
2269   let Inst{25} = 1;
2270   let Inst{24-20} = 0b10110;
2271   let Inst{19-16} = 0b1111; // Rn
2272   let Inst{15} = 0;
2273   let Inst{5} = 0; // should be 0.
2274
2275   bits<10> imm;
2276   let msb{4-0} = imm{9-5};
2277   let lsb{4-0} = imm{4-0};
2278 }
2279
2280 def t2SBFX: T2TwoRegBitFI<
2281                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2282                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2283   let Inst{31-27} = 0b11110;
2284   let Inst{25} = 1;
2285   let Inst{24-20} = 0b10100;
2286   let Inst{15} = 0;
2287 }
2288
2289 def t2UBFX: T2TwoRegBitFI<
2290                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2291                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2292   let Inst{31-27} = 0b11110;
2293   let Inst{25} = 1;
2294   let Inst{24-20} = 0b11100;
2295   let Inst{15} = 0;
2296 }
2297
2298 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2299 let Constraints = "$src = $Rd" in {
2300   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2301                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2302                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2303                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2304                                    bf_inv_mask_imm:$imm))]> {
2305     let Inst{31-27} = 0b11110;
2306     let Inst{26} = 0; // should be 0.
2307     let Inst{25} = 1;
2308     let Inst{24-20} = 0b10110;
2309     let Inst{15} = 0;
2310     let Inst{5} = 0; // should be 0.
2311
2312     bits<10> imm;
2313     let msb{4-0} = imm{9-5};
2314     let lsb{4-0} = imm{4-0};
2315   }
2316 }
2317
2318 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2319                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2320                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2321
2322 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2323 /// unary operation that produces a value. These are predicable and can be
2324 /// changed to modify CPSR.
2325 multiclass T2I_un_irs<bits<4> opcod, string opc,
2326                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2327                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
2328    // shifted imm
2329    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2330                 opc, "\t$Rd, $imm",
2331                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
2332      let isAsCheapAsAMove = Cheap;
2333      let isReMaterializable = ReMat;
2334      let Inst{31-27} = 0b11110;
2335      let Inst{25} = 0;
2336      let Inst{24-21} = opcod;
2337      let Inst{19-16} = 0b1111; // Rn
2338      let Inst{15} = 0;
2339    }
2340    // register
2341    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2342                 opc, ".w\t$Rd, $Rm",
2343                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
2344      let Inst{31-27} = 0b11101;
2345      let Inst{26-25} = 0b01;
2346      let Inst{24-21} = opcod;
2347      let Inst{19-16} = 0b1111; // Rn
2348      let Inst{14-12} = 0b000; // imm3
2349      let Inst{7-6} = 0b00; // imm2
2350      let Inst{5-4} = 0b00; // type
2351    }
2352    // shifted register
2353    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2354                 opc, ".w\t$Rd, $ShiftedRm",
2355                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
2356      let Inst{31-27} = 0b11101;
2357      let Inst{26-25} = 0b01;
2358      let Inst{24-21} = opcod;
2359      let Inst{19-16} = 0b1111; // Rn
2360    }
2361 }
2362
2363 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2364 let AddedComplexity = 1 in
2365 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2366                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2367                           UnOpFrag<(not node:$Src)>, 1, 1>;
2368
2369 let AddedComplexity = 1 in
2370 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2371             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2372
2373 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2374 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2375   return CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2376   }]>;
2377
2378 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2379 // will match the extended, not the original bitWidth for $src.
2380 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2381             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2382
2383
2384 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2385 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2386             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2387             Requires<[IsThumb2]>;
2388
2389 def : T2Pat<(t2_so_imm_not:$src),
2390             (t2MVNi t2_so_imm_not:$src)>;
2391
2392 //===----------------------------------------------------------------------===//
2393 //  Multiply Instructions.
2394 //
2395 let isCommutable = 1 in
2396 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2397                 "mul", "\t$Rd, $Rn, $Rm",
2398                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2399   let Inst{31-27} = 0b11111;
2400   let Inst{26-23} = 0b0110;
2401   let Inst{22-20} = 0b000;
2402   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2403   let Inst{7-4} = 0b0000; // Multiply
2404 }
2405
2406 def t2MLA: T2FourReg<
2407                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2408                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2409                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2410   let Inst{31-27} = 0b11111;
2411   let Inst{26-23} = 0b0110;
2412   let Inst{22-20} = 0b000;
2413   let Inst{7-4} = 0b0000; // Multiply
2414 }
2415
2416 def t2MLS: T2FourReg<
2417                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2418                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2419                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2420   let Inst{31-27} = 0b11111;
2421   let Inst{26-23} = 0b0110;
2422   let Inst{22-20} = 0b000;
2423   let Inst{7-4} = 0b0001; // Multiply and Subtract
2424 }
2425
2426 // Extra precision multiplies with low / high results
2427 let neverHasSideEffects = 1 in {
2428 let isCommutable = 1 in {
2429 def t2SMULL : T2MulLong<0b000, 0b0000,
2430                   (outs rGPR:$RdLo, rGPR:$RdHi),
2431                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2432                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2433
2434 def t2UMULL : T2MulLong<0b010, 0b0000,
2435                   (outs rGPR:$RdLo, rGPR:$RdHi),
2436                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2437                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2438 } // isCommutable
2439
2440 // Multiply + accumulate
2441 def t2SMLAL : T2MulLong<0b100, 0b0000,
2442                   (outs rGPR:$RdLo, rGPR:$RdHi),
2443                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2444                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2445
2446 def t2UMLAL : T2MulLong<0b110, 0b0000,
2447                   (outs rGPR:$RdLo, rGPR:$RdHi),
2448                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2449                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2450
2451 def t2UMAAL : T2MulLong<0b110, 0b0110,
2452                   (outs rGPR:$RdLo, rGPR:$RdHi),
2453                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2454                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2455           Requires<[IsThumb2, HasThumb2DSP]>;
2456 } // neverHasSideEffects
2457
2458 // Rounding variants of the below included for disassembly only
2459
2460 // Most significant word multiply
2461 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2462                   "smmul", "\t$Rd, $Rn, $Rm",
2463                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2464           Requires<[IsThumb2, HasThumb2DSP]> {
2465   let Inst{31-27} = 0b11111;
2466   let Inst{26-23} = 0b0110;
2467   let Inst{22-20} = 0b101;
2468   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2469   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2470 }
2471
2472 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2473                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2474           Requires<[IsThumb2, HasThumb2DSP]> {
2475   let Inst{31-27} = 0b11111;
2476   let Inst{26-23} = 0b0110;
2477   let Inst{22-20} = 0b101;
2478   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2479   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2480 }
2481
2482 def t2SMMLA : T2FourReg<
2483         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2484                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2485                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2486           Requires<[IsThumb2, HasThumb2DSP]> {
2487   let Inst{31-27} = 0b11111;
2488   let Inst{26-23} = 0b0110;
2489   let Inst{22-20} = 0b101;
2490   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2491 }
2492
2493 def t2SMMLAR: T2FourReg<
2494         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2495                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2496           Requires<[IsThumb2, HasThumb2DSP]> {
2497   let Inst{31-27} = 0b11111;
2498   let Inst{26-23} = 0b0110;
2499   let Inst{22-20} = 0b101;
2500   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2501 }
2502
2503 def t2SMMLS: T2FourReg<
2504         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2505                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2506                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2507           Requires<[IsThumb2, HasThumb2DSP]> {
2508   let Inst{31-27} = 0b11111;
2509   let Inst{26-23} = 0b0110;
2510   let Inst{22-20} = 0b110;
2511   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2512 }
2513
2514 def t2SMMLSR:T2FourReg<
2515         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2516                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2517           Requires<[IsThumb2, HasThumb2DSP]> {
2518   let Inst{31-27} = 0b11111;
2519   let Inst{26-23} = 0b0110;
2520   let Inst{22-20} = 0b110;
2521   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2522 }
2523
2524 multiclass T2I_smul<string opc, PatFrag opnode> {
2525   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2526               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2527               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2528                                       (sext_inreg rGPR:$Rm, i16)))]>,
2529           Requires<[IsThumb2, HasThumb2DSP]> {
2530     let Inst{31-27} = 0b11111;
2531     let Inst{26-23} = 0b0110;
2532     let Inst{22-20} = 0b001;
2533     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2534     let Inst{7-6} = 0b00;
2535     let Inst{5-4} = 0b00;
2536   }
2537
2538   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2539               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2540               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2541                                       (sra rGPR:$Rm, (i32 16))))]>,
2542           Requires<[IsThumb2, HasThumb2DSP]> {
2543     let Inst{31-27} = 0b11111;
2544     let Inst{26-23} = 0b0110;
2545     let Inst{22-20} = 0b001;
2546     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2547     let Inst{7-6} = 0b00;
2548     let Inst{5-4} = 0b01;
2549   }
2550
2551   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2552               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2553               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2554                                       (sext_inreg rGPR:$Rm, i16)))]>,
2555           Requires<[IsThumb2, HasThumb2DSP]> {
2556     let Inst{31-27} = 0b11111;
2557     let Inst{26-23} = 0b0110;
2558     let Inst{22-20} = 0b001;
2559     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2560     let Inst{7-6} = 0b00;
2561     let Inst{5-4} = 0b10;
2562   }
2563
2564   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2565               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2566               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2567                                       (sra rGPR:$Rm, (i32 16))))]>,
2568           Requires<[IsThumb2, HasThumb2DSP]> {
2569     let Inst{31-27} = 0b11111;
2570     let Inst{26-23} = 0b0110;
2571     let Inst{22-20} = 0b001;
2572     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2573     let Inst{7-6} = 0b00;
2574     let Inst{5-4} = 0b11;
2575   }
2576
2577   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2578               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2579               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2580                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2581           Requires<[IsThumb2, HasThumb2DSP]> {
2582     let Inst{31-27} = 0b11111;
2583     let Inst{26-23} = 0b0110;
2584     let Inst{22-20} = 0b011;
2585     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2586     let Inst{7-6} = 0b00;
2587     let Inst{5-4} = 0b00;
2588   }
2589
2590   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2591               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2592               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2593                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2594           Requires<[IsThumb2, HasThumb2DSP]> {
2595     let Inst{31-27} = 0b11111;
2596     let Inst{26-23} = 0b0110;
2597     let Inst{22-20} = 0b011;
2598     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2599     let Inst{7-6} = 0b00;
2600     let Inst{5-4} = 0b01;
2601   }
2602 }
2603
2604
2605 multiclass T2I_smla<string opc, PatFrag opnode> {
2606   def BB : T2FourReg<
2607         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2608               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2609               [(set rGPR:$Rd, (add rGPR:$Ra,
2610                                (opnode (sext_inreg rGPR:$Rn, i16),
2611                                        (sext_inreg rGPR:$Rm, i16))))]>,
2612           Requires<[IsThumb2, HasThumb2DSP]> {
2613     let Inst{31-27} = 0b11111;
2614     let Inst{26-23} = 0b0110;
2615     let Inst{22-20} = 0b001;
2616     let Inst{7-6} = 0b00;
2617     let Inst{5-4} = 0b00;
2618   }
2619
2620   def BT : T2FourReg<
2621        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2622              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2623              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2624                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2625           Requires<[IsThumb2, HasThumb2DSP]> {
2626     let Inst{31-27} = 0b11111;
2627     let Inst{26-23} = 0b0110;
2628     let Inst{22-20} = 0b001;
2629     let Inst{7-6} = 0b00;
2630     let Inst{5-4} = 0b01;
2631   }
2632
2633   def TB : T2FourReg<
2634         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2635               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2636               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2637                                                (sext_inreg rGPR:$Rm, i16))))]>,
2638           Requires<[IsThumb2, HasThumb2DSP]> {
2639     let Inst{31-27} = 0b11111;
2640     let Inst{26-23} = 0b0110;
2641     let Inst{22-20} = 0b001;
2642     let Inst{7-6} = 0b00;
2643     let Inst{5-4} = 0b10;
2644   }
2645
2646   def TT : T2FourReg<
2647         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2648               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2649              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2650                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2651           Requires<[IsThumb2, HasThumb2DSP]> {
2652     let Inst{31-27} = 0b11111;
2653     let Inst{26-23} = 0b0110;
2654     let Inst{22-20} = 0b001;
2655     let Inst{7-6} = 0b00;
2656     let Inst{5-4} = 0b11;
2657   }
2658
2659   def WB : T2FourReg<
2660         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2661               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2662               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2663                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2664           Requires<[IsThumb2, HasThumb2DSP]> {
2665     let Inst{31-27} = 0b11111;
2666     let Inst{26-23} = 0b0110;
2667     let Inst{22-20} = 0b011;
2668     let Inst{7-6} = 0b00;
2669     let Inst{5-4} = 0b00;
2670   }
2671
2672   def WT : T2FourReg<
2673         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2674               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2675               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2676                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2677           Requires<[IsThumb2, HasThumb2DSP]> {
2678     let Inst{31-27} = 0b11111;
2679     let Inst{26-23} = 0b0110;
2680     let Inst{22-20} = 0b011;
2681     let Inst{7-6} = 0b00;
2682     let Inst{5-4} = 0b01;
2683   }
2684 }
2685
2686 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2687 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2688
2689 // Halfword multiple accumulate long: SMLAL<x><y>
2690 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2691          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2692            [/* For disassembly only; pattern left blank */]>,
2693           Requires<[IsThumb2, HasThumb2DSP]>;
2694 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2695          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2696            [/* For disassembly only; pattern left blank */]>,
2697           Requires<[IsThumb2, HasThumb2DSP]>;
2698 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2699          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2700            [/* For disassembly only; pattern left blank */]>,
2701           Requires<[IsThumb2, HasThumb2DSP]>;
2702 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2703          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2704            [/* For disassembly only; pattern left blank */]>,
2705           Requires<[IsThumb2, HasThumb2DSP]>;
2706
2707 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2708 def t2SMUAD: T2ThreeReg_mac<
2709             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2710             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2711           Requires<[IsThumb2, HasThumb2DSP]> {
2712   let Inst{15-12} = 0b1111;
2713 }
2714 def t2SMUADX:T2ThreeReg_mac<
2715             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2716             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2717           Requires<[IsThumb2, HasThumb2DSP]> {
2718   let Inst{15-12} = 0b1111;
2719 }
2720 def t2SMUSD: T2ThreeReg_mac<
2721             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2722             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2723           Requires<[IsThumb2, HasThumb2DSP]> {
2724   let Inst{15-12} = 0b1111;
2725 }
2726 def t2SMUSDX:T2ThreeReg_mac<
2727             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2728             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2729           Requires<[IsThumb2, HasThumb2DSP]> {
2730   let Inst{15-12} = 0b1111;
2731 }
2732 def t2SMLAD   : T2FourReg_mac<
2733             0, 0b010, 0b0000, (outs rGPR:$Rd),
2734             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2735             "\t$Rd, $Rn, $Rm, $Ra", []>,
2736           Requires<[IsThumb2, HasThumb2DSP]>;
2737 def t2SMLADX  : T2FourReg_mac<
2738             0, 0b010, 0b0001, (outs rGPR:$Rd),
2739             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2740             "\t$Rd, $Rn, $Rm, $Ra", []>,
2741           Requires<[IsThumb2, HasThumb2DSP]>;
2742 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2743             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2744             "\t$Rd, $Rn, $Rm, $Ra", []>,
2745           Requires<[IsThumb2, HasThumb2DSP]>;
2746 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2747             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2748             "\t$Rd, $Rn, $Rm, $Ra", []>,
2749           Requires<[IsThumb2, HasThumb2DSP]>;
2750 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2751                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2752                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2753           Requires<[IsThumb2, HasThumb2DSP]>;
2754 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2755                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2756                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2757           Requires<[IsThumb2, HasThumb2DSP]>;
2758 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2759                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2760                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2761           Requires<[IsThumb2, HasThumb2DSP]>;
2762 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2763                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2764                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2765           Requires<[IsThumb2, HasThumb2DSP]>;
2766
2767 //===----------------------------------------------------------------------===//
2768 //  Division Instructions.
2769 //  Signed and unsigned division on v7-M
2770 //
2771 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2772                  "sdiv", "\t$Rd, $Rn, $Rm",
2773                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2774                  Requires<[HasDivide, IsThumb2]> {
2775   let Inst{31-27} = 0b11111;
2776   let Inst{26-21} = 0b011100;
2777   let Inst{20} = 0b1;
2778   let Inst{15-12} = 0b1111;
2779   let Inst{7-4} = 0b1111;
2780 }
2781
2782 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2783                  "udiv", "\t$Rd, $Rn, $Rm",
2784                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2785                  Requires<[HasDivide, IsThumb2]> {
2786   let Inst{31-27} = 0b11111;
2787   let Inst{26-21} = 0b011101;
2788   let Inst{20} = 0b1;
2789   let Inst{15-12} = 0b1111;
2790   let Inst{7-4} = 0b1111;
2791 }
2792
2793 //===----------------------------------------------------------------------===//
2794 //  Misc. Arithmetic Instructions.
2795 //
2796
2797 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2798       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2799   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2800   let Inst{31-27} = 0b11111;
2801   let Inst{26-22} = 0b01010;
2802   let Inst{21-20} = op1;
2803   let Inst{15-12} = 0b1111;
2804   let Inst{7-6} = 0b10;
2805   let Inst{5-4} = op2;
2806   let Rn{3-0} = Rm;
2807 }
2808
2809 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2810                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2811
2812 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2813                       "rbit", "\t$Rd, $Rm",
2814                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2815
2816 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2817                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2818
2819 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2820                        "rev16", ".w\t$Rd, $Rm",
2821                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2822
2823 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2824                        "revsh", ".w\t$Rd, $Rm",
2825                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2826
2827 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2828                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2829             (t2REVSH rGPR:$Rm)>;
2830
2831 def t2PKHBT : T2ThreeReg<
2832             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2833                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2834                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2835                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2836                                            0xFFFF0000)))]>,
2837                   Requires<[HasT2ExtractPack, IsThumb2]> {
2838   let Inst{31-27} = 0b11101;
2839   let Inst{26-25} = 0b01;
2840   let Inst{24-20} = 0b01100;
2841   let Inst{5} = 0; // BT form
2842   let Inst{4} = 0;
2843
2844   bits<5> sh;
2845   let Inst{14-12} = sh{4-2};
2846   let Inst{7-6}   = sh{1-0};
2847 }
2848
2849 // Alternate cases for PKHBT where identities eliminate some nodes.
2850 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2851             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2852             Requires<[HasT2ExtractPack, IsThumb2]>;
2853 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2854             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2855             Requires<[HasT2ExtractPack, IsThumb2]>;
2856
2857 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2858 // will match the pattern below.
2859 def t2PKHTB : T2ThreeReg<
2860                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2861                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2862                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2863                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2864                                             0xFFFF)))]>,
2865                   Requires<[HasT2ExtractPack, IsThumb2]> {
2866   let Inst{31-27} = 0b11101;
2867   let Inst{26-25} = 0b01;
2868   let Inst{24-20} = 0b01100;
2869   let Inst{5} = 1; // TB form
2870   let Inst{4} = 0;
2871
2872   bits<5> sh;
2873   let Inst{14-12} = sh{4-2};
2874   let Inst{7-6}   = sh{1-0};
2875 }
2876
2877 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2878 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2879 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2880             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2881             Requires<[HasT2ExtractPack, IsThumb2]>;
2882 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2883                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2884             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2885             Requires<[HasT2ExtractPack, IsThumb2]>;
2886
2887 //===----------------------------------------------------------------------===//
2888 //  Comparison Instructions...
2889 //
2890 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2891                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2892                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2893
2894 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2895             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2896 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2897             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2898 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2899             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2900
2901 let isCompare = 1, Defs = [CPSR] in {
2902    // shifted imm
2903    def t2CMNri : T2OneRegCmpImm<
2904                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
2905                 "cmn", ".w\t$Rn, $imm",
2906                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]> {
2907      let Inst{31-27} = 0b11110;
2908      let Inst{25} = 0;
2909      let Inst{24-21} = 0b1000;
2910      let Inst{20} = 1; // The S bit.
2911      let Inst{15} = 0;
2912      let Inst{11-8} = 0b1111; // Rd
2913    }
2914    // register
2915    def t2CMNzrr : T2TwoRegCmp<
2916                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
2917                 "cmn", ".w\t$Rn, $Rm",
2918                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2919                   GPRnopc:$Rn, rGPR:$Rm)]> {
2920      let Inst{31-27} = 0b11101;
2921      let Inst{26-25} = 0b01;
2922      let Inst{24-21} = 0b1000;
2923      let Inst{20} = 1; // The S bit.
2924      let Inst{14-12} = 0b000; // imm3
2925      let Inst{11-8} = 0b1111; // Rd
2926      let Inst{7-6} = 0b00; // imm2
2927      let Inst{5-4} = 0b00; // type
2928    }
2929    // shifted register
2930    def t2CMNzrs : T2OneRegCmpShiftedReg<
2931                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
2932                 "cmn", ".w\t$Rn, $ShiftedRm",
2933                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2934                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
2935      let Inst{31-27} = 0b11101;
2936      let Inst{26-25} = 0b01;
2937      let Inst{24-21} = 0b1000;
2938      let Inst{20} = 1; // The S bit.
2939      let Inst{11-8} = 0b1111; // Rd
2940    }
2941 }
2942
2943 // Assembler aliases w/o the ".w" suffix.
2944 // No alias here for 'rr' version as not all instantiations of this multiclass
2945 // want one (CMP in particular, does not).
2946 def : t2InstAlias<"cmn${p} $Rn, $imm",
2947    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
2948 def : t2InstAlias<"cmn${p} $Rn, $shift",
2949    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
2950
2951 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2952             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2953
2954 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
2955             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2956
2957 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2958                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2959                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2960 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2961                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2962                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2963
2964 // Conditional moves
2965 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2966 // a two-value operand where a dag node expects two operands. :(
2967 let neverHasSideEffects = 1 in {
2968
2969 let isCommutable = 1, isSelect = 1 in
2970 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2971                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2972                             4, IIC_iCMOVr,
2973    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2974                 RegConstraint<"$false = $Rd">;
2975
2976 let isMoveImm = 1 in
2977 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2978                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2979                    4, IIC_iCMOVi,
2980 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2981                    RegConstraint<"$false = $Rd">;
2982
2983 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2984 let isCodeGenOnly = 1 in {
2985 let isMoveImm = 1 in
2986 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2987                       IIC_iCMOVi,
2988                       "movw", "\t$Rd, $imm", []>,
2989                       RegConstraint<"$false = $Rd"> {
2990   let Inst{31-27} = 0b11110;
2991   let Inst{25} = 1;
2992   let Inst{24-21} = 0b0010;
2993   let Inst{20} = 0; // The S bit.
2994   let Inst{15} = 0;
2995
2996   bits<4> Rd;
2997   bits<16> imm;
2998
2999   let Inst{11-8}  = Rd;
3000   let Inst{19-16} = imm{15-12};
3001   let Inst{26}    = imm{11};
3002   let Inst{14-12} = imm{10-8};
3003   let Inst{7-0}   = imm{7-0};
3004 }
3005
3006 let isMoveImm = 1 in
3007 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
3008                                (ins rGPR:$false, i32imm:$src, pred:$p),
3009                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
3010
3011 let isMoveImm = 1 in
3012 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
3013                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
3014 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
3015                    imm:$cc, CCR:$ccr))*/]>,
3016                    RegConstraint<"$false = $Rd"> {
3017   let Inst{31-27} = 0b11110;
3018   let Inst{25} = 0;
3019   let Inst{24-21} = 0b0011;
3020   let Inst{20} = 0; // The S bit.
3021   let Inst{19-16} = 0b1111; // Rn
3022   let Inst{15} = 0;
3023 }
3024
3025 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
3026                    string opc, string asm, list<dag> pattern>
3027   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
3028   let Inst{31-27} = 0b11101;
3029   let Inst{26-25} = 0b01;
3030   let Inst{24-21} = 0b0010;
3031   let Inst{20} = 0; // The S bit.
3032   let Inst{19-16} = 0b1111; // Rn
3033   let Inst{5-4} = opcod; // Shift type.
3034 }
3035 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
3036                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3037                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
3038                  RegConstraint<"$false = $Rd">;
3039 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
3040                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3041                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
3042                  RegConstraint<"$false = $Rd">;
3043 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
3044                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3045                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
3046                  RegConstraint<"$false = $Rd">;
3047 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
3048                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3049                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
3050                  RegConstraint<"$false = $Rd">;
3051 } // isCodeGenOnly = 1
3052
3053 multiclass T2I_bincc_irs<Instruction iri, Instruction irr, Instruction irs,
3054                    InstrItinClass iii, InstrItinClass iir, InstrItinClass iis> {
3055    // shifted imm
3056    def ri : t2PseudoExpand<(outs rGPR:$Rd),
3057                            (ins rGPR:$Rfalse, rGPR:$Rn, t2_so_imm:$imm,
3058                                 pred:$p, cc_out:$s),
3059                            4, iii, [],
3060                   (iri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>,
3061                            RegConstraint<"$Rfalse = $Rd">;
3062    // register
3063    def rr : t2PseudoExpand<(outs rGPR:$Rd),
3064                            (ins rGPR:$Rfalse, rGPR:$Rn, rGPR:$Rm,
3065                                 pred:$p, cc_out:$s),
3066                            4, iir, [],
3067                         (irr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>,
3068                            RegConstraint<"$Rfalse = $Rd">;
3069    // shifted register
3070    def rs : t2PseudoExpand<(outs rGPR:$Rd),
3071                            (ins rGPR:$Rfalse, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3072                                 pred:$p, cc_out:$s),
3073                            4, iis, [],
3074             (irs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>,
3075                            RegConstraint<"$Rfalse = $Rd">;
3076 } // T2I_bincc_irs
3077
3078 defm t2ANDCC : T2I_bincc_irs<t2ANDri, t2ANDrr, t2ANDrs,
3079                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
3080 defm t2ORRCC : T2I_bincc_irs<t2ORRri, t2ORRrr, t2ORRrs,
3081                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
3082 defm t2EORCC : T2I_bincc_irs<t2EORri, t2EORrr, t2EORrs,
3083                              IIC_iBITi, IIC_iBITr, IIC_iBITsi>;
3084 } // neverHasSideEffects
3085
3086 //===----------------------------------------------------------------------===//
3087 // Atomic operations intrinsics
3088 //
3089
3090 // memory barriers protect the atomic sequences
3091 let hasSideEffects = 1 in {
3092 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3093                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3094                   Requires<[IsThumb, HasDB]> {
3095   bits<4> opt;
3096   let Inst{31-4} = 0xf3bf8f5;
3097   let Inst{3-0} = opt;
3098 }
3099 }
3100
3101 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3102                   "dsb", "\t$opt", []>,
3103                   Requires<[IsThumb, HasDB]> {
3104   bits<4> opt;
3105   let Inst{31-4} = 0xf3bf8f4;
3106   let Inst{3-0} = opt;
3107 }
3108
3109 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3110                   "isb", "\t$opt",
3111                   []>, Requires<[IsThumb, HasDB]> {
3112   bits<4> opt;
3113   let Inst{31-4} = 0xf3bf8f6;
3114   let Inst{3-0} = opt;
3115 }
3116
3117 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3118                 InstrItinClass itin, string opc, string asm, string cstr,
3119                 list<dag> pattern, bits<4> rt2 = 0b1111>
3120   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3121   let Inst{31-27} = 0b11101;
3122   let Inst{26-20} = 0b0001101;
3123   let Inst{11-8} = rt2;
3124   let Inst{7-6} = 0b01;
3125   let Inst{5-4} = opcod;
3126   let Inst{3-0} = 0b1111;
3127
3128   bits<4> addr;
3129   bits<4> Rt;
3130   let Inst{19-16} = addr;
3131   let Inst{15-12} = Rt;
3132 }
3133 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3134                 InstrItinClass itin, string opc, string asm, string cstr,
3135                 list<dag> pattern, bits<4> rt2 = 0b1111>
3136   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3137   let Inst{31-27} = 0b11101;
3138   let Inst{26-20} = 0b0001100;
3139   let Inst{11-8} = rt2;
3140   let Inst{7-6} = 0b01;
3141   let Inst{5-4} = opcod;
3142
3143   bits<4> Rd;
3144   bits<4> addr;
3145   bits<4> Rt;
3146   let Inst{3-0}  = Rd;
3147   let Inst{19-16} = addr;
3148   let Inst{15-12} = Rt;
3149 }
3150
3151 let mayLoad = 1 in {
3152 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3153                          AddrModeNone, 4, NoItinerary,
3154                          "ldrexb", "\t$Rt, $addr", "", []>;
3155 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3156                          AddrModeNone, 4, NoItinerary,
3157                          "ldrexh", "\t$Rt, $addr", "", []>;
3158 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3159                        AddrModeNone, 4, NoItinerary,
3160                        "ldrex", "\t$Rt, $addr", "", []> {
3161   bits<4> Rt;
3162   bits<12> addr;
3163   let Inst{31-27} = 0b11101;
3164   let Inst{26-20} = 0b0000101;
3165   let Inst{19-16} = addr{11-8};
3166   let Inst{15-12} = Rt;
3167   let Inst{11-8} = 0b1111;
3168   let Inst{7-0} = addr{7-0};
3169 }
3170 let hasExtraDefRegAllocReq = 1 in
3171 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3172                          (ins addr_offset_none:$addr),
3173                          AddrModeNone, 4, NoItinerary,
3174                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3175                          [], {?, ?, ?, ?}> {
3176   bits<4> Rt2;
3177   let Inst{11-8} = Rt2;
3178 }
3179 }
3180
3181 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3182 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3183                          (ins rGPR:$Rt, addr_offset_none:$addr),
3184                          AddrModeNone, 4, NoItinerary,
3185                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3186 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3187                          (ins rGPR:$Rt, addr_offset_none:$addr),
3188                          AddrModeNone, 4, NoItinerary,
3189                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3190 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3191                              t2addrmode_imm0_1020s4:$addr),
3192                   AddrModeNone, 4, NoItinerary,
3193                   "strex", "\t$Rd, $Rt, $addr", "",
3194                   []> {
3195   bits<4> Rd;
3196   bits<4> Rt;
3197   bits<12> addr;
3198   let Inst{31-27} = 0b11101;
3199   let Inst{26-20} = 0b0000100;
3200   let Inst{19-16} = addr{11-8};
3201   let Inst{15-12} = Rt;
3202   let Inst{11-8}  = Rd;
3203   let Inst{7-0} = addr{7-0};
3204 }
3205 let hasExtraSrcRegAllocReq = 1 in
3206 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3207                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3208                          AddrModeNone, 4, NoItinerary,
3209                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3210                          {?, ?, ?, ?}> {
3211   bits<4> Rt2;
3212   let Inst{11-8} = Rt2;
3213 }
3214 }
3215
3216 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3217             Requires<[IsThumb2, HasV7]>  {
3218   let Inst{31-16} = 0xf3bf;
3219   let Inst{15-14} = 0b10;
3220   let Inst{13} = 0;
3221   let Inst{12} = 0;
3222   let Inst{11-8} = 0b1111;
3223   let Inst{7-4} = 0b0010;
3224   let Inst{3-0} = 0b1111;
3225 }
3226
3227 //===----------------------------------------------------------------------===//
3228 // SJLJ Exception handling intrinsics
3229 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3230 //   address and save #0 in R0 for the non-longjmp case.
3231 //   Since by its nature we may be coming from some other function to get
3232 //   here, and we're using the stack frame for the containing function to
3233 //   save/restore registers, we can't keep anything live in regs across
3234 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3235 //   when we get here from a longjmp(). We force everything out of registers
3236 //   except for our own input by listing the relevant registers in Defs. By
3237 //   doing so, we also cause the prologue/epilogue code to actively preserve
3238 //   all of the callee-saved resgisters, which is exactly what we want.
3239 //   $val is a scratch register for our use.
3240 let Defs =
3241   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3242     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3243   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3244   usesCustomInserter = 1 in {
3245   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3246                                AddrModeNone, 0, NoItinerary, "", "",
3247                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3248                              Requires<[IsThumb2, HasVFP2]>;
3249 }
3250
3251 let Defs =
3252   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3253   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3254   usesCustomInserter = 1 in {
3255   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3256                                AddrModeNone, 0, NoItinerary, "", "",
3257                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3258                                   Requires<[IsThumb2, NoVFP]>;
3259 }
3260
3261
3262 //===----------------------------------------------------------------------===//
3263 // Control-Flow Instructions
3264 //
3265
3266 // FIXME: remove when we have a way to marking a MI with these properties.
3267 // FIXME: Should pc be an implicit operand like PICADD, etc?
3268 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3269     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3270 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3271                                                    reglist:$regs, variable_ops),
3272                               4, IIC_iLoad_mBr, [],
3273             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3274                          RegConstraint<"$Rn = $wb">;
3275
3276 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3277 let isPredicable = 1 in
3278 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3279                  "b", ".w\t$target",
3280                  [(br bb:$target)]> {
3281   let Inst{31-27} = 0b11110;
3282   let Inst{15-14} = 0b10;
3283   let Inst{12} = 1;
3284
3285   bits<20> target;
3286   let Inst{26} = target{19};
3287   let Inst{11} = target{18};
3288   let Inst{13} = target{17};
3289   let Inst{21-16} = target{16-11};
3290   let Inst{10-0} = target{10-0};
3291   let DecoderMethod = "DecodeT2BInstruction";
3292 }
3293
3294 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3295 def t2BR_JT : t2PseudoInst<(outs),
3296           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3297            0, IIC_Br,
3298           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3299
3300 // FIXME: Add a non-pc based case that can be predicated.
3301 def t2TBB_JT : t2PseudoInst<(outs),
3302         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3303
3304 def t2TBH_JT : t2PseudoInst<(outs),
3305         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3306
3307 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3308                     "tbb", "\t$addr", []> {
3309   bits<4> Rn;
3310   bits<4> Rm;
3311   let Inst{31-20} = 0b111010001101;
3312   let Inst{19-16} = Rn;
3313   let Inst{15-5} = 0b11110000000;
3314   let Inst{4} = 0; // B form
3315   let Inst{3-0} = Rm;
3316
3317   let DecoderMethod = "DecodeThumbTableBranch";
3318 }
3319
3320 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3321                    "tbh", "\t$addr", []> {
3322   bits<4> Rn;
3323   bits<4> Rm;
3324   let Inst{31-20} = 0b111010001101;
3325   let Inst{19-16} = Rn;
3326   let Inst{15-5} = 0b11110000000;
3327   let Inst{4} = 1; // H form
3328   let Inst{3-0} = Rm;
3329
3330   let DecoderMethod = "DecodeThumbTableBranch";
3331 }
3332 } // isNotDuplicable, isIndirectBranch
3333
3334 } // isBranch, isTerminator, isBarrier
3335
3336 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3337 // a two-value operand where a dag node expects ", "two operands. :(
3338 let isBranch = 1, isTerminator = 1 in
3339 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3340                 "b", ".w\t$target",
3341                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3342   let Inst{31-27} = 0b11110;
3343   let Inst{15-14} = 0b10;
3344   let Inst{12} = 0;
3345
3346   bits<4> p;
3347   let Inst{25-22} = p;
3348
3349   bits<21> target;
3350   let Inst{26} = target{20};
3351   let Inst{11} = target{19};
3352   let Inst{13} = target{18};
3353   let Inst{21-16} = target{17-12};
3354   let Inst{10-0} = target{11-1};
3355
3356   let DecoderMethod = "DecodeThumb2BCCInstruction";
3357 }
3358
3359 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3360 // it goes here.
3361 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3362   // IOS version.
3363   let Uses = [SP] in
3364   def tTAILJMPd: tPseudoExpand<(outs),
3365                    (ins uncondbrtarget:$dst, pred:$p),
3366                    4, IIC_Br, [],
3367                    (t2B uncondbrtarget:$dst, pred:$p)>,
3368                  Requires<[IsThumb2, IsIOS]>;
3369 }
3370
3371 let isCall = 1, Defs = [LR], Uses = [SP] in {
3372   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
3373   // return stack predictor.
3374   def t2BMOVPCB_CALL : tPseudoInst<(outs),
3375                                    (ins t_bltarget:$func),
3376                                6, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
3377                         Requires<[IsThumb]>;
3378 }
3379
3380 // Direct calls
3381 def : T2Pat<(ARMcall_nolink texternalsym:$func),
3382             (t2BMOVPCB_CALL texternalsym:$func)>,
3383       Requires<[IsThumb]>;
3384
3385 // IT block
3386 let Defs = [ITSTATE] in
3387 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3388                     AddrModeNone, 2,  IIC_iALUx,
3389                     "it$mask\t$cc", "", []> {
3390   // 16-bit instruction.
3391   let Inst{31-16} = 0x0000;
3392   let Inst{15-8} = 0b10111111;
3393
3394   bits<4> cc;
3395   bits<4> mask;
3396   let Inst{7-4} = cc;
3397   let Inst{3-0} = mask;
3398
3399   let DecoderMethod = "DecodeIT";
3400 }
3401
3402 // Branch and Exchange Jazelle -- for disassembly only
3403 // Rm = Inst{19-16}
3404 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3405   bits<4> func;
3406   let Inst{31-27} = 0b11110;
3407   let Inst{26} = 0;
3408   let Inst{25-20} = 0b111100;
3409   let Inst{19-16} = func;
3410   let Inst{15-0} = 0b1000111100000000;
3411 }
3412
3413 // Compare and branch on zero / non-zero
3414 let isBranch = 1, isTerminator = 1 in {
3415   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3416                   "cbz\t$Rn, $target", []>,
3417               T1Misc<{0,0,?,1,?,?,?}>,
3418               Requires<[IsThumb2]> {
3419     // A8.6.27
3420     bits<6> target;
3421     bits<3> Rn;
3422     let Inst{9}   = target{5};
3423     let Inst{7-3} = target{4-0};
3424     let Inst{2-0} = Rn;
3425   }
3426
3427   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3428                   "cbnz\t$Rn, $target", []>,
3429               T1Misc<{1,0,?,1,?,?,?}>,
3430               Requires<[IsThumb2]> {
3431     // A8.6.27
3432     bits<6> target;
3433     bits<3> Rn;
3434     let Inst{9}   = target{5};
3435     let Inst{7-3} = target{4-0};
3436     let Inst{2-0} = Rn;
3437   }
3438 }
3439
3440
3441 // Change Processor State is a system instruction.
3442 // FIXME: Since the asm parser has currently no clean way to handle optional
3443 // operands, create 3 versions of the same instruction. Once there's a clean
3444 // framework to represent optional operands, change this behavior.
3445 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3446             !strconcat("cps", asm_op), []> {
3447   bits<2> imod;
3448   bits<3> iflags;
3449   bits<5> mode;
3450   bit M;
3451
3452   let Inst{31-27} = 0b11110;
3453   let Inst{26}    = 0;
3454   let Inst{25-20} = 0b111010;
3455   let Inst{19-16} = 0b1111;
3456   let Inst{15-14} = 0b10;
3457   let Inst{12}    = 0;
3458   let Inst{10-9}  = imod;
3459   let Inst{8}     = M;
3460   let Inst{7-5}   = iflags;
3461   let Inst{4-0}   = mode;
3462   let DecoderMethod = "DecodeT2CPSInstruction";
3463 }
3464
3465 let M = 1 in
3466   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3467                       "$imod.w\t$iflags, $mode">;
3468 let mode = 0, M = 0 in
3469   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3470                       "$imod.w\t$iflags">;
3471 let imod = 0, iflags = 0, M = 1 in
3472   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3473
3474 // A6.3.4 Branches and miscellaneous control
3475 // Table A6-14 Change Processor State, and hint instructions
3476 def t2HINT : T2I<(outs), (ins imm0_255:$imm), NoItinerary, "hint", "\t$imm",[]>{
3477   bits<8> imm;
3478   let Inst{31-8} = 0b111100111010111110000000;
3479   let Inst{7-0} = imm;
3480 }
3481
3482 def : t2InstAlias<"hint$p.w $imm", (t2HINT imm0_255:$imm, pred:$p)>;
3483 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p)>;
3484 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p)>;
3485 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p)>;
3486 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p)>;
3487 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p)>;
3488
3489 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3490   bits<4> opt;
3491   let Inst{31-20} = 0b111100111010;
3492   let Inst{19-16} = 0b1111;
3493   let Inst{15-8} = 0b10000000;
3494   let Inst{7-4} = 0b1111;
3495   let Inst{3-0} = opt;
3496 }
3497
3498 // Secure Monitor Call is a system instruction.
3499 // Option = Inst{19-16}
3500 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt", []> {
3501   let Inst{31-27} = 0b11110;
3502   let Inst{26-20} = 0b1111111;
3503   let Inst{15-12} = 0b1000;
3504
3505   bits<4> opt;
3506   let Inst{19-16} = opt;
3507 }
3508
3509 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3510             string opc, string asm, list<dag> pattern>
3511   : T2I<oops, iops, itin, opc, asm, pattern> {
3512   bits<5> mode;
3513   let Inst{31-25} = 0b1110100;
3514   let Inst{24-23} = Op;
3515   let Inst{22} = 0;
3516   let Inst{21} = W;
3517   let Inst{20-16} = 0b01101;
3518   let Inst{15-5} = 0b11000000000;
3519   let Inst{4-0} = mode{4-0};
3520 }
3521
3522 // Store Return State is a system instruction.
3523 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3524                         "srsdb", "\tsp!, $mode", []>;
3525 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3526                      "srsdb","\tsp, $mode", []>;
3527 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3528                         "srsia","\tsp!, $mode", []>;
3529 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3530                      "srsia","\tsp, $mode", []>;
3531
3532 // Return From Exception is a system instruction.
3533 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3534           string opc, string asm, list<dag> pattern>
3535   : T2I<oops, iops, itin, opc, asm, pattern> {
3536   let Inst{31-20} = op31_20{11-0};
3537
3538   bits<4> Rn;
3539   let Inst{19-16} = Rn;
3540   let Inst{15-0} = 0xc000;
3541 }
3542
3543 def t2RFEDBW : T2RFE<0b111010000011,
3544                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3545                    [/* For disassembly only; pattern left blank */]>;
3546 def t2RFEDB  : T2RFE<0b111010000001,
3547                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3548                    [/* For disassembly only; pattern left blank */]>;
3549 def t2RFEIAW : T2RFE<0b111010011011,
3550                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3551                    [/* For disassembly only; pattern left blank */]>;
3552 def t2RFEIA  : T2RFE<0b111010011001,
3553                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3554                    [/* For disassembly only; pattern left blank */]>;
3555
3556 //===----------------------------------------------------------------------===//
3557 // Non-Instruction Patterns
3558 //
3559
3560 // 32-bit immediate using movw + movt.
3561 // This is a single pseudo instruction to make it re-materializable.
3562 // FIXME: Remove this when we can do generalized remat.
3563 let isReMaterializable = 1, isMoveImm = 1 in
3564 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3565                             [(set rGPR:$dst, (i32 imm:$src))]>,
3566                             Requires<[IsThumb, HasV6T2]>;
3567
3568 // Pseudo instruction that combines movw + movt + add pc (if pic).
3569 // It also makes it possible to rematerialize the instructions.
3570 // FIXME: Remove this when we can do generalized remat and when machine licm
3571 // can properly the instructions.
3572 let isReMaterializable = 1 in {
3573 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3574                                 IIC_iMOVix2addpc,
3575                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3576                           Requires<[IsThumb2, UseMovt]>;
3577
3578 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3579                               IIC_iMOVix2,
3580                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3581                           Requires<[IsThumb2, UseMovt]>;
3582 }
3583
3584 // ConstantPool, GlobalAddress, and JumpTable
3585 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3586            Requires<[IsThumb2, DontUseMovt]>;
3587 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3588 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3589            Requires<[IsThumb2, UseMovt]>;
3590
3591 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3592             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3593
3594 // Pseudo instruction that combines ldr from constpool and add pc. This should
3595 // be expanded into two instructions late to allow if-conversion and
3596 // scheduling.
3597 let canFoldAsLoad = 1, isReMaterializable = 1 in
3598 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3599                    IIC_iLoadiALU,
3600               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3601                                            imm:$cp))]>,
3602                Requires<[IsThumb2]>;
3603
3604 // Pseudo isntruction that combines movs + predicated rsbmi
3605 // to implement integer ABS
3606 let usesCustomInserter = 1, Defs = [CPSR] in {
3607 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3608                        NoItinerary, []>, Requires<[IsThumb2]>;
3609 }
3610
3611 //===----------------------------------------------------------------------===//
3612 // Coprocessor load/store -- for disassembly only
3613 //
3614 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3615   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3616   let Inst{31-28} = op31_28;
3617   let Inst{27-25} = 0b110;
3618 }
3619
3620 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3621   def _OFFSET : T2CI<op31_28,
3622                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3623                      asm, "\t$cop, $CRd, $addr"> {
3624     bits<13> addr;
3625     bits<4> cop;
3626     bits<4> CRd;
3627     let Inst{24} = 1; // P = 1
3628     let Inst{23} = addr{8};
3629     let Inst{22} = Dbit;
3630     let Inst{21} = 0; // W = 0
3631     let Inst{20} = load;
3632     let Inst{19-16} = addr{12-9};
3633     let Inst{15-12} = CRd;
3634     let Inst{11-8} = cop;
3635     let Inst{7-0} = addr{7-0};
3636     let DecoderMethod = "DecodeCopMemInstruction";
3637   }
3638   def _PRE : T2CI<op31_28,
3639                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3640                   asm, "\t$cop, $CRd, $addr!"> {
3641     bits<13> addr;
3642     bits<4> cop;
3643     bits<4> CRd;
3644     let Inst{24} = 1; // P = 1
3645     let Inst{23} = addr{8};
3646     let Inst{22} = Dbit;
3647     let Inst{21} = 1; // W = 1
3648     let Inst{20} = load;
3649     let Inst{19-16} = addr{12-9};
3650     let Inst{15-12} = CRd;
3651     let Inst{11-8} = cop;
3652     let Inst{7-0} = addr{7-0};
3653     let DecoderMethod = "DecodeCopMemInstruction";
3654   }
3655   def _POST: T2CI<op31_28,
3656                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3657                                postidx_imm8s4:$offset),
3658                  asm, "\t$cop, $CRd, $addr, $offset"> {
3659     bits<9> offset;
3660     bits<4> addr;
3661     bits<4> cop;
3662     bits<4> CRd;
3663     let Inst{24} = 0; // P = 0
3664     let Inst{23} = offset{8};
3665     let Inst{22} = Dbit;
3666     let Inst{21} = 1; // W = 1
3667     let Inst{20} = load;
3668     let Inst{19-16} = addr;
3669     let Inst{15-12} = CRd;
3670     let Inst{11-8} = cop;
3671     let Inst{7-0} = offset{7-0};
3672     let DecoderMethod = "DecodeCopMemInstruction";
3673   }
3674   def _OPTION : T2CI<op31_28, (outs),
3675                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3676                           coproc_option_imm:$option),
3677       asm, "\t$cop, $CRd, $addr, $option"> {
3678     bits<8> option;
3679     bits<4> addr;
3680     bits<4> cop;
3681     bits<4> CRd;
3682     let Inst{24} = 0; // P = 0
3683     let Inst{23} = 1; // U = 1
3684     let Inst{22} = Dbit;
3685     let Inst{21} = 0; // W = 0
3686     let Inst{20} = load;
3687     let Inst{19-16} = addr;
3688     let Inst{15-12} = CRd;
3689     let Inst{11-8} = cop;
3690     let Inst{7-0} = option;
3691     let DecoderMethod = "DecodeCopMemInstruction";
3692   }
3693 }
3694
3695 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3696 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3697 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3698 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3699 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3700 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3701 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3702 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3703
3704
3705 //===----------------------------------------------------------------------===//
3706 // Move between special register and ARM core register -- for disassembly only
3707 //
3708 // Move to ARM core register from Special Register
3709
3710 // A/R class MRS.
3711 //
3712 // A/R class can only move from CPSR or SPSR.
3713 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
3714                   []>, Requires<[IsThumb2,IsARClass]> {
3715   bits<4> Rd;
3716   let Inst{31-12} = 0b11110011111011111000;
3717   let Inst{11-8} = Rd;
3718   let Inst{7-0} = 0b0000;
3719 }
3720
3721 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3722
3723 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3724                    []>, Requires<[IsThumb2,IsARClass]> {
3725   bits<4> Rd;
3726   let Inst{31-12} = 0b11110011111111111000;
3727   let Inst{11-8} = Rd;
3728   let Inst{7-0} = 0b0000;
3729 }
3730
3731 // M class MRS.
3732 //
3733 // This MRS has a mask field in bits 7-0 and can take more values than
3734 // the A/R class (a full msr_mask).
3735 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3736                   "mrs", "\t$Rd, $mask", []>,
3737               Requires<[IsThumb,IsMClass]> {
3738   bits<4> Rd;
3739   bits<8> mask;
3740   let Inst{31-12} = 0b11110011111011111000;
3741   let Inst{11-8} = Rd;
3742   let Inst{19-16} = 0b1111;
3743   let Inst{7-0} = mask;
3744 }
3745
3746
3747 // Move from ARM core register to Special Register
3748 //
3749 // A/R class MSR.
3750 //
3751 // No need to have both system and application versions, the encodings are the
3752 // same and the assembly parser has no way to distinguish between them. The mask
3753 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3754 // the mask with the fields to be accessed in the special register.
3755 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3756                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3757                Requires<[IsThumb2,IsARClass]> {
3758   bits<5> mask;
3759   bits<4> Rn;
3760   let Inst{31-21} = 0b11110011100;
3761   let Inst{20}    = mask{4}; // R Bit
3762   let Inst{19-16} = Rn;
3763   let Inst{15-12} = 0b1000;
3764   let Inst{11-8}  = mask{3-0};
3765   let Inst{7-0}   = 0;
3766 }
3767
3768 // M class MSR.
3769 //
3770 // Move from ARM core register to Special Register
3771 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3772                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3773               Requires<[IsThumb,IsMClass]> {
3774   bits<12> SYSm;
3775   bits<4> Rn;
3776   let Inst{31-21} = 0b11110011100;
3777   let Inst{20}    = 0b0;
3778   let Inst{19-16} = Rn;
3779   let Inst{15-12} = 0b1000;
3780   let Inst{11-0}  = SYSm;
3781 }
3782
3783
3784 //===----------------------------------------------------------------------===//
3785 // Move between coprocessor and ARM core register
3786 //
3787
3788 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3789                   list<dag> pattern>
3790   : T2Cop<Op, oops, iops,
3791           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3792           pattern> {
3793   let Inst{27-24} = 0b1110;
3794   let Inst{20} = direction;
3795   let Inst{4} = 1;
3796
3797   bits<4> Rt;
3798   bits<4> cop;
3799   bits<3> opc1;
3800   bits<3> opc2;
3801   bits<4> CRm;
3802   bits<4> CRn;
3803
3804   let Inst{15-12} = Rt;
3805   let Inst{11-8}  = cop;
3806   let Inst{23-21} = opc1;
3807   let Inst{7-5}   = opc2;
3808   let Inst{3-0}   = CRm;
3809   let Inst{19-16} = CRn;
3810 }
3811
3812 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3813                    list<dag> pattern = []>
3814   : T2Cop<Op, (outs),
3815           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3816           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3817   let Inst{27-24} = 0b1100;
3818   let Inst{23-21} = 0b010;
3819   let Inst{20} = direction;
3820
3821   bits<4> Rt;
3822   bits<4> Rt2;
3823   bits<4> cop;
3824   bits<4> opc1;
3825   bits<4> CRm;
3826
3827   let Inst{15-12} = Rt;
3828   let Inst{19-16} = Rt2;
3829   let Inst{11-8}  = cop;
3830   let Inst{7-4}   = opc1;
3831   let Inst{3-0}   = CRm;
3832 }
3833
3834 /* from ARM core register to coprocessor */
3835 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3836            (outs),
3837            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3838                 c_imm:$CRm, imm0_7:$opc2),
3839            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3840                          imm:$CRm, imm:$opc2)]>;
3841 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3842                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3843                          c_imm:$CRm, 0)>;
3844 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3845              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3846                           c_imm:$CRm, imm0_7:$opc2),
3847              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3848                             imm:$CRm, imm:$opc2)]>;
3849 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3850                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3851                           c_imm:$CRm, 0)>;
3852
3853 /* from coprocessor to ARM core register */
3854 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3855              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3856                                   c_imm:$CRm, imm0_7:$opc2), []>;
3857 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3858                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3859                          c_imm:$CRm, 0)>;
3860
3861 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3862              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3863                                   c_imm:$CRm, imm0_7:$opc2), []>;
3864 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3865                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3866                           c_imm:$CRm, 0)>;
3867
3868 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3869               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3870
3871 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3872               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3873
3874
3875 /* from ARM core register to coprocessor */
3876 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3877                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3878                                        imm:$CRm)]>;
3879 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3880                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3881                                            GPR:$Rt2, imm:$CRm)]>;
3882 /* from coprocessor to ARM core register */
3883 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3884
3885 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3886
3887 //===----------------------------------------------------------------------===//
3888 // Other Coprocessor Instructions.
3889 //
3890
3891 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3892                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3893                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3894                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3895                                imm:$CRm, imm:$opc2)]> {
3896   let Inst{27-24} = 0b1110;
3897
3898   bits<4> opc1;
3899   bits<4> CRn;
3900   bits<4> CRd;
3901   bits<4> cop;
3902   bits<3> opc2;
3903   bits<4> CRm;
3904
3905   let Inst{3-0}   = CRm;
3906   let Inst{4}     = 0;
3907   let Inst{7-5}   = opc2;
3908   let Inst{11-8}  = cop;
3909   let Inst{15-12} = CRd;
3910   let Inst{19-16} = CRn;
3911   let Inst{23-20} = opc1;
3912 }
3913
3914 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3915                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3916                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3917                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3918                                   imm:$CRm, imm:$opc2)]> {
3919   let Inst{27-24} = 0b1110;
3920
3921   bits<4> opc1;
3922   bits<4> CRn;
3923   bits<4> CRd;
3924   bits<4> cop;
3925   bits<3> opc2;
3926   bits<4> CRm;
3927
3928   let Inst{3-0}   = CRm;
3929   let Inst{4}     = 0;
3930   let Inst{7-5}   = opc2;
3931   let Inst{11-8}  = cop;
3932   let Inst{15-12} = CRd;
3933   let Inst{19-16} = CRn;
3934   let Inst{23-20} = opc1;
3935 }
3936
3937
3938
3939 //===----------------------------------------------------------------------===//
3940 // Non-Instruction Patterns
3941 //
3942
3943 // SXT/UXT with no rotate
3944 let AddedComplexity = 16 in {
3945 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3946            Requires<[IsThumb2]>;
3947 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3948            Requires<[IsThumb2]>;
3949 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3950            Requires<[HasT2ExtractPack, IsThumb2]>;
3951 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3952             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3953            Requires<[HasT2ExtractPack, IsThumb2]>;
3954 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3955             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3956            Requires<[HasT2ExtractPack, IsThumb2]>;
3957 }
3958
3959 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3960            Requires<[IsThumb2]>;
3961 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3962            Requires<[IsThumb2]>;
3963 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3964             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3965            Requires<[HasT2ExtractPack, IsThumb2]>;
3966 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3967             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3968            Requires<[HasT2ExtractPack, IsThumb2]>;
3969
3970 // Atomic load/store patterns
3971 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3972             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3973 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3974             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3975 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3976             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3977 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3978             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3979 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3980             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3981 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3982             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3983 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3984             (t2LDRi12   t2addrmode_imm12:$addr)>;
3985 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3986             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3987 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3988             (t2LDRs     t2addrmode_so_reg:$addr)>;
3989 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3990             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3991 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3992             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3993 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3994             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3995 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3996             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3997 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3998             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3999 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
4000             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
4001 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
4002             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
4003 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
4004             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
4005 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
4006             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
4007
4008
4009 //===----------------------------------------------------------------------===//
4010 // Assembler aliases
4011 //
4012
4013 // Aliases for ADC without the ".w" optional width specifier.
4014 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
4015                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4016 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
4017                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4018                            pred:$p, cc_out:$s)>;
4019
4020 // Aliases for SBC without the ".w" optional width specifier.
4021 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
4022                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4023 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
4024                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4025                            pred:$p, cc_out:$s)>;
4026
4027 // Aliases for ADD without the ".w" optional width specifier.
4028 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4029         (t2ADDri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4030 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4031            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4032 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
4033               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4034 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
4035                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4036                            pred:$p, cc_out:$s)>;
4037 // ... and with the destination and source register combined.
4038 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4039       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4040 def : t2InstAlias<"add${p} $Rdn, $imm",
4041            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4042 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
4043             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4044 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
4045                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4046                            pred:$p, cc_out:$s)>;
4047
4048 // add w/ negative immediates is just a sub.
4049 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4050         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4051                  cc_out:$s)>;
4052 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4053            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4054 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4055       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4056                cc_out:$s)>;
4057 def : t2InstAlias<"add${p} $Rdn, $imm",
4058            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4059
4060 def : t2InstAlias<"add${s}${p}.w $Rd, $Rn, $imm",
4061         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4062                  cc_out:$s)>;
4063 def : t2InstAlias<"addw${p} $Rd, $Rn, $imm",
4064            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4065 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4066       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4067                cc_out:$s)>;
4068 def : t2InstAlias<"addw${p} $Rdn, $imm",
4069            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4070
4071
4072 // Aliases for SUB without the ".w" optional width specifier.
4073 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4074         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4075 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4076            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4077 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4078               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4079 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4080                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4081                            pred:$p, cc_out:$s)>;
4082 // ... and with the destination and source register combined.
4083 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4084       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4085 def : t2InstAlias<"sub${p} $Rdn, $imm",
4086            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4087 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4088             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4089 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4090             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4091 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4092                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4093                            pred:$p, cc_out:$s)>;
4094
4095 // Alias for compares without the ".w" optional width specifier.
4096 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4097                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4098 def : t2InstAlias<"teq${p} $Rn, $Rm",
4099                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4100 def : t2InstAlias<"tst${p} $Rn, $Rm",
4101                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4102
4103 // Memory barriers
4104 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb, HasDB]>;
4105 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb, HasDB]>;
4106 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb, HasDB]>;
4107
4108 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4109 // width specifier.
4110 def : t2InstAlias<"ldr${p} $Rt, $addr",
4111                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4112 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4113                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4114 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4115                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4116 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4117                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4118 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4119                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4120
4121 def : t2InstAlias<"ldr${p} $Rt, $addr",
4122                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4123 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4124                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4125 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4126                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4127 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4128                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4129 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4130                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4131
4132 def : t2InstAlias<"ldr${p} $Rt, $addr",
4133                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4134 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4135                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4136 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4137                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4138 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4139                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4140 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4141                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4142
4143 // Alias for MVN with(out) the ".w" optional width specifier.
4144 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4145            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4146 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4147            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4148 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4149            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4150
4151 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4152 // shift amount is zero (i.e., unspecified).
4153 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4154                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4155             Requires<[HasT2ExtractPack, IsThumb2]>;
4156 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4157                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4158             Requires<[HasT2ExtractPack, IsThumb2]>;
4159
4160 // PUSH/POP aliases for STM/LDM
4161 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4162 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4163 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4164 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4165
4166 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4167 def : t2InstAlias<"stm${p} $Rn, $regs",
4168                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4169 def : t2InstAlias<"stm${p} $Rn!, $regs",
4170                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4171
4172 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4173 def : t2InstAlias<"ldm${p} $Rn, $regs",
4174                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4175 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4176                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4177
4178 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4179 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4180                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4181 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4182                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4183
4184 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4185 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4186                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4187 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4188                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4189
4190 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4191 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4192 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4193 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4194
4195
4196 // Alias for RSB without the ".w" optional width specifier, and with optional
4197 // implied destination register.
4198 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4199            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4200 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4201            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4202 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4203            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4204 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4205            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4206                     cc_out:$s)>;
4207
4208 // SSAT/USAT optional shift operand.
4209 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4210                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4211 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4212                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4213
4214 // STM w/o the .w suffix.
4215 def : t2InstAlias<"stm${p} $Rn, $regs",
4216                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4217
4218 // Alias for STR, STRB, and STRH without the ".w" optional
4219 // width specifier.
4220 def : t2InstAlias<"str${p} $Rt, $addr",
4221                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4222 def : t2InstAlias<"strb${p} $Rt, $addr",
4223                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4224 def : t2InstAlias<"strh${p} $Rt, $addr",
4225                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4226
4227 def : t2InstAlias<"str${p} $Rt, $addr",
4228                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4229 def : t2InstAlias<"strb${p} $Rt, $addr",
4230                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4231 def : t2InstAlias<"strh${p} $Rt, $addr",
4232                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4233
4234 // Extend instruction optional rotate operand.
4235 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4236                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4237 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4238                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4239 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4240                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4241
4242 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4243                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4244 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4245                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4246 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4247                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4248 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4249                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4250 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4251                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4252
4253 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4254                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4255 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4256                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4257 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4258                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4259 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4260                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4261 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4262                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4263 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4264                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4265
4266 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4267                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4268 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4269                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4270
4271 // Extend instruction w/o the ".w" optional width specifier.
4272 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4273                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4274 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4275                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4276 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4277                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4278
4279 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4280                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4281 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4282                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4283 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4284                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4285
4286
4287 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4288 // for isel.
4289 def : t2InstAlias<"mov${p} $Rd, $imm",
4290                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4291 def : t2InstAlias<"mvn${p} $Rd, $imm",
4292                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4293 // Same for AND <--> BIC
4294 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4295                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4296                            pred:$p, cc_out:$s)>;
4297 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4298                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4299                            pred:$p, cc_out:$s)>;
4300 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4301                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4302                            pred:$p, cc_out:$s)>;
4303 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4304                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4305                            pred:$p, cc_out:$s)>;
4306 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4307 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4308                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4309                            pred:$p, cc_out:$s)>;
4310 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4311                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4312                            pred:$p, cc_out:$s)>;
4313 // Same for CMP <--> CMN via t2_so_imm_neg
4314 def : t2InstAlias<"cmp${p} $Rd, $imm",
4315                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4316 def : t2InstAlias<"cmn${p} $Rd, $imm",
4317                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4318
4319
4320 // Wide 'mul' encoding can be specified with only two operands.
4321 def : t2InstAlias<"mul${p} $Rn, $Rm",
4322                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4323
4324 // "neg" is and alias for "rsb rd, rn, #0"
4325 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4326                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4327
4328 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4329 // these, unfortunately.
4330 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4331                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4332 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4333                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4334
4335 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4336                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4337 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4338                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4339
4340 // ADR w/o the .w suffix
4341 def : t2InstAlias<"adr${p} $Rd, $addr",
4342                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4343
4344 // LDR(literal) w/ alternate [pc, #imm] syntax.
4345 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4346                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4347 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4348                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4349 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4350                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4351 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4352                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4353 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4354                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4355     // Version w/ the .w suffix.
4356 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4357                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4358 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4359                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4360 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4361                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4362 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4363                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4364 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4365                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4366
4367 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4368                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;