lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  66 // described for so_imm_notSext def below, with sign extension from 16
  67 // bits.
  68 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  69   APInt apIntN = N->getAPIntValue();
  70   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  71   return CurDAG->getTargetConstant(~N16bitSignExt, MVT::i32);
  72 }]>;
  73
  74 // t2_so_imm - Match a 32-bit immediate operand, which is an
  75 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  76 // immediate splatted into multiple bytes of the word.
  77 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  78 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  79     return ARM_AM::getT2SOImmVal(Imm) != -1;
  80   }]> {
  81   let ParserMatchClass = t2_so_imm_asmoperand;
  82   let EncoderMethod = "getT2SOImmOpValue";
  83   let DecoderMethod = "DecodeT2SOImm";
  84 }
  85
  86 // t2_so_imm_not - Match an immediate that is a complement
  87 // of a t2_so_imm.
  88 // Note: this pattern doesn't require an encoder method and such, as it's
  89 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  90 // is handled by the destination instructions, which use t2_so_imm.
  91 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  92 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  93   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  94 }], t2_so_imm_not_XFORM> {
  95   let ParserMatchClass = t2_so_imm_not_asmoperand;
  96 }
  97
  98 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
  99 // if the upper 16 bits are zero.
 100 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 101     APInt apIntN = N->getAPIntValue();
 102     if (!apIntN.isIntN(16)) return false;
 103     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 104     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 105   }], t2_so_imm_notSext16_XFORM> {
 106   let ParserMatchClass = t2_so_imm_not_asmoperand;
 107 }
 108
 109 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 110 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 111 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 112   int64_t Value = -(int)N->getZExtValue();
 113   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
 114 }], t2_so_imm_neg_XFORM> {
 115   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 116 }
 117
 118 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 119 def imm0_4095_asmoperand: ImmAsmOperand { let Name = "Imm0_4095"; }
 120 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 121   return Imm >= 0 && Imm < 4096;
 122 }]> {
 123   let ParserMatchClass = imm0_4095_asmoperand;
 124 }
 125
 126 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 127 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 128  return (uint32_t)(-N->getZExtValue()) < 4096;
 129 }], imm_neg_XFORM> {
 130   let ParserMatchClass = imm0_4095_neg_asmoperand;
 131 }
 132
 133 def imm1_255_neg : PatLeaf<(i32 imm), [{
 134   uint32_t Val = -N->getZExtValue();
 135   return (Val > 0 && Val < 255);
 136 }], imm_neg_XFORM>;
 137
 138 def imm0_255_not : PatLeaf<(i32 imm), [{
 139   return (uint32_t)(~N->getZExtValue()) < 255;
 140 }], imm_comp_XFORM>;
 141
 142 def lo5AllOne : PatLeaf<(i32 imm), [{
 143   // Returns true if all low 5-bits are 1.
 144   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 145 }]>;
 146
 147 // Define Thumb2 specific addressing modes.
 148
 149 // t2addrmode_imm12  := reg + imm12
 150 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 151 def t2addrmode_imm12 : Operand<i32>,
 152                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 153   let PrintMethod = "printAddrModeImm12Operand<false>";
 154   let EncoderMethod = "getAddrModeImm12OpValue";
 155   let DecoderMethod = "DecodeT2AddrModeImm12";
 156   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 157   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 158 }
 159
 160 // t2ldrlabel  := imm12
 161 def t2ldrlabel : Operand<i32> {
 162   let EncoderMethod = "getAddrModeImm12OpValue";
 163   let PrintMethod = "printThumbLdrLabelOperand";
 164 }
 165
 166 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 167 def t2ldr_pcrel_imm12 : Operand<i32> {
 168   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 169   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 170   // doesn't need encoder or print methods of its own.
 171 }
 172
 173 // ADR instruction labels.
 174 def t2adrlabel : Operand<i32> {
 175   let EncoderMethod = "getT2AdrLabelOpValue";
 176   let PrintMethod = "printAdrLabelOperand";
 177 }
 178
 179
 180 // t2addrmode_posimm8  := reg + imm8
 181 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 182 def t2addrmode_posimm8 : Operand<i32> {
 183   let PrintMethod = "printT2AddrModeImm8Operand";
 184   let EncoderMethod = "getT2AddrModeImm8OpValue";
 185   let DecoderMethod = "DecodeT2AddrModeImm8";
 186   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 187   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 188 }
 189
 190 // t2addrmode_negimm8  := reg - imm8
 191 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 192 def t2addrmode_negimm8 : Operand<i32>,
 193                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 194   let PrintMethod = "printT2AddrModeImm8Operand";
 195   let EncoderMethod = "getT2AddrModeImm8OpValue";
 196   let DecoderMethod = "DecodeT2AddrModeImm8";
 197   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 198   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 199 }
 200
 201 // t2addrmode_imm8  := reg +/- imm8
 202 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 203 def t2addrmode_imm8 : Operand<i32>,
 204                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 205   let PrintMethod = "printT2AddrModeImm8Operand";
 206   let EncoderMethod = "getT2AddrModeImm8OpValue";
 207   let DecoderMethod = "DecodeT2AddrModeImm8";
 208   let ParserMatchClass = MemImm8OffsetAsmOperand;
 209   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 210 }
 211
 212 def t2am_imm8_offset : Operand<i32>,
 213                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 214                                       [], [SDNPWantRoot]> {
 215   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 216   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 217   let DecoderMethod = "DecodeT2Imm8";
 218 }
 219
 220 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 221 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 222 def t2addrmode_imm8s4 : Operand<i32> {
 223   let PrintMethod = "printT2AddrModeImm8s4Operand";
 224   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 225   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 226   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 227   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 228 }
 229
 230 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 231 def t2am_imm8s4_offset : Operand<i32> {
 232   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 233   let EncoderMethod = "getT2Imm8s4OpValue";
 234   let DecoderMethod = "DecodeT2Imm8S4";
 235 }
 236
 237 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 238 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 239   let Name = "MemImm0_1020s4Offset";
 240 }
 241 def t2addrmode_imm0_1020s4 : Operand<i32> {
 242   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 243   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 244   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 245   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 246   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 247 }
 248
 249 // t2addrmode_so_reg  := reg + (reg << imm2)
 250 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 251 def t2addrmode_so_reg : Operand<i32>,
 252                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 253   let PrintMethod = "printT2AddrModeSoRegOperand";
 254   let EncoderMethod = "getT2AddrModeSORegOpValue";
 255   let DecoderMethod = "DecodeT2AddrModeSOReg";
 256   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 257   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 258 }
 259
 260 // Addresses for the TBB/TBH instructions.
 261 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 262 def addrmode_tbb : Operand<i32> {
 263   let PrintMethod = "printAddrModeTBB";
 264   let ParserMatchClass = addrmode_tbb_asmoperand;
 265   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 266 }
 267 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 268 def addrmode_tbh : Operand<i32> {
 269   let PrintMethod = "printAddrModeTBH";
 270   let ParserMatchClass = addrmode_tbh_asmoperand;
 271   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 // Multiclass helpers...
 276 //
 277
 278
 279 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 280            string opc, string asm, list<dag> pattern>
 281   : T2I<oops, iops, itin, opc, asm, pattern> {
 282   bits<4> Rd;
 283   bits<12> imm;
 284
 285   let Inst{11-8}  = Rd;
 286   let Inst{26}    = imm{11};
 287   let Inst{14-12} = imm{10-8};
 288   let Inst{7-0}   = imm{7-0};
 289 }
 290
 291
 292 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 293            string opc, string asm, list<dag> pattern>
 294   : T2sI<oops, iops, itin, opc, asm, pattern> {
 295   bits<4> Rd;
 296   bits<4> Rn;
 297   bits<12> imm;
 298
 299   let Inst{11-8}  = Rd;
 300   let Inst{26}    = imm{11};
 301   let Inst{14-12} = imm{10-8};
 302   let Inst{7-0}   = imm{7-0};
 303 }
 304
 305 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 306            string opc, string asm, list<dag> pattern>
 307   : T2I<oops, iops, itin, opc, asm, pattern> {
 308   bits<4> Rn;
 309   bits<12> imm;
 310
 311   let Inst{19-16}  = Rn;
 312   let Inst{26}    = imm{11};
 313   let Inst{14-12} = imm{10-8};
 314   let Inst{7-0}   = imm{7-0};
 315 }
 316
 317
 318 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2I<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rd;
 322   bits<12> ShiftedRm;
 323
 324   let Inst{11-8}  = Rd;
 325   let Inst{3-0}   = ShiftedRm{3-0};
 326   let Inst{5-4}   = ShiftedRm{6-5};
 327   let Inst{14-12} = ShiftedRm{11-9};
 328   let Inst{7-6}   = ShiftedRm{8-7};
 329 }
 330
 331 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 332            string opc, string asm, list<dag> pattern>
 333   : T2sI<oops, iops, itin, opc, asm, pattern> {
 334   bits<4> Rd;
 335   bits<12> ShiftedRm;
 336
 337   let Inst{11-8}  = Rd;
 338   let Inst{3-0}   = ShiftedRm{3-0};
 339   let Inst{5-4}   = ShiftedRm{6-5};
 340   let Inst{14-12} = ShiftedRm{11-9};
 341   let Inst{7-6}   = ShiftedRm{8-7};
 342 }
 343
 344 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 345            string opc, string asm, list<dag> pattern>
 346   : T2I<oops, iops, itin, opc, asm, pattern> {
 347   bits<4> Rn;
 348   bits<12> ShiftedRm;
 349
 350   let Inst{19-16} = Rn;
 351   let Inst{3-0}   = ShiftedRm{3-0};
 352   let Inst{5-4}   = ShiftedRm{6-5};
 353   let Inst{14-12} = ShiftedRm{11-9};
 354   let Inst{7-6}   = ShiftedRm{8-7};
 355 }
 356
 357 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 358            string opc, string asm, list<dag> pattern>
 359   : T2I<oops, iops, itin, opc, asm, pattern> {
 360   bits<4> Rd;
 361   bits<4> Rm;
 362
 363   let Inst{11-8}  = Rd;
 364   let Inst{3-0}   = Rm;
 365 }
 366
 367 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 368            string opc, string asm, list<dag> pattern>
 369   : T2sI<oops, iops, itin, opc, asm, pattern> {
 370   bits<4> Rd;
 371   bits<4> Rm;
 372
 373   let Inst{11-8}  = Rd;
 374   let Inst{3-0}   = Rm;
 375 }
 376
 377 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 378            string opc, string asm, list<dag> pattern>
 379   : T2I<oops, iops, itin, opc, asm, pattern> {
 380   bits<4> Rn;
 381   bits<4> Rm;
 382
 383   let Inst{19-16} = Rn;
 384   let Inst{3-0}   = Rm;
 385 }
 386
 387
 388 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 389            string opc, string asm, list<dag> pattern>
 390   : T2I<oops, iops, itin, opc, asm, pattern> {
 391   bits<4> Rd;
 392   bits<4> Rn;
 393   bits<12> imm;
 394
 395   let Inst{11-8}  = Rd;
 396   let Inst{19-16} = Rn;
 397   let Inst{26}    = imm{11};
 398   let Inst{14-12} = imm{10-8};
 399   let Inst{7-0}   = imm{7-0};
 400 }
 401
 402 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 403            string opc, string asm, list<dag> pattern>
 404   : T2sI<oops, iops, itin, opc, asm, pattern> {
 405   bits<4> Rd;
 406   bits<4> Rn;
 407   bits<12> imm;
 408
 409   let Inst{11-8}  = Rd;
 410   let Inst{19-16} = Rn;
 411   let Inst{26}    = imm{11};
 412   let Inst{14-12} = imm{10-8};
 413   let Inst{7-0}   = imm{7-0};
 414 }
 415
 416 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 417            string opc, string asm, list<dag> pattern>
 418   : T2I<oops, iops, itin, opc, asm, pattern> {
 419   bits<4> Rd;
 420   bits<4> Rm;
 421   bits<5> imm;
 422
 423   let Inst{11-8}  = Rd;
 424   let Inst{3-0}   = Rm;
 425   let Inst{14-12} = imm{4-2};
 426   let Inst{7-6}   = imm{1-0};
 427 }
 428
 429 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 430            string opc, string asm, list<dag> pattern>
 431   : T2sI<oops, iops, itin, opc, asm, pattern> {
 432   bits<4> Rd;
 433   bits<4> Rm;
 434   bits<5> imm;
 435
 436   let Inst{11-8}  = Rd;
 437   let Inst{3-0}   = Rm;
 438   let Inst{14-12} = imm{4-2};
 439   let Inst{7-6}   = imm{1-0};
 440 }
 441
 442 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 443            string opc, string asm, list<dag> pattern>
 444   : T2I<oops, iops, itin, opc, asm, pattern> {
 445   bits<4> Rd;
 446   bits<4> Rn;
 447   bits<4> Rm;
 448
 449   let Inst{11-8}  = Rd;
 450   let Inst{19-16} = Rn;
 451   let Inst{3-0}   = Rm;
 452 }
 453
 454 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 455            string opc, string asm, list<dag> pattern>
 456   : T2sI<oops, iops, itin, opc, asm, pattern> {
 457   bits<4> Rd;
 458   bits<4> Rn;
 459   bits<4> Rm;
 460
 461   let Inst{11-8}  = Rd;
 462   let Inst{19-16} = Rn;
 463   let Inst{3-0}   = Rm;
 464 }
 465
 466 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 467            string opc, string asm, list<dag> pattern>
 468   : T2I<oops, iops, itin, opc, asm, pattern> {
 469   bits<4> Rd;
 470   bits<4> Rn;
 471   bits<12> ShiftedRm;
 472
 473   let Inst{11-8}  = Rd;
 474   let Inst{19-16} = Rn;
 475   let Inst{3-0}   = ShiftedRm{3-0};
 476   let Inst{5-4}   = ShiftedRm{6-5};
 477   let Inst{14-12} = ShiftedRm{11-9};
 478   let Inst{7-6}   = ShiftedRm{8-7};
 479 }
 480
 481 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 482            string opc, string asm, list<dag> pattern>
 483   : T2sI<oops, iops, itin, opc, asm, pattern> {
 484   bits<4> Rd;
 485   bits<4> Rn;
 486   bits<12> ShiftedRm;
 487
 488   let Inst{11-8}  = Rd;
 489   let Inst{19-16} = Rn;
 490   let Inst{3-0}   = ShiftedRm{3-0};
 491   let Inst{5-4}   = ShiftedRm{6-5};
 492   let Inst{14-12} = ShiftedRm{11-9};
 493   let Inst{7-6}   = ShiftedRm{8-7};
 494 }
 495
 496 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 497            string opc, string asm, list<dag> pattern>
 498   : T2I<oops, iops, itin, opc, asm, pattern> {
 499   bits<4> Rd;
 500   bits<4> Rn;
 501   bits<4> Rm;
 502   bits<4> Ra;
 503
 504   let Inst{19-16} = Rn;
 505   let Inst{15-12} = Ra;
 506   let Inst{11-8}  = Rd;
 507   let Inst{3-0}   = Rm;
 508 }
 509
 510 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 511                 dag oops, dag iops, InstrItinClass itin,
 512                 string opc, string asm, list<dag> pattern>
 513   : T2I<oops, iops, itin, opc, asm, pattern> {
 514   bits<4> RdLo;
 515   bits<4> RdHi;
 516   bits<4> Rn;
 517   bits<4> Rm;
 518
 519   let Inst{31-23} = 0b111110111;
 520   let Inst{22-20} = opc22_20;
 521   let Inst{19-16} = Rn;
 522   let Inst{15-12} = RdLo;
 523   let Inst{11-8}  = RdHi;
 524   let Inst{7-4}   = opc7_4;
 525   let Inst{3-0}   = Rm;
 526 }
 527 class T2MlaLong<bits<3> opc22_20, bits<4> opc7_4,
 528                 dag oops, dag iops, InstrItinClass itin,
 529                 string opc, string asm, list<dag> pattern>
 530   : T2I<oops, iops, itin, opc, asm, pattern> {
 531   bits<4> RdLo;
 532   bits<4> RdHi;
 533   bits<4> Rn;
 534   bits<4> Rm;
 535
 536   let Inst{31-23} = 0b111110111;
 537   let Inst{22-20} = opc22_20;
 538   let Inst{19-16} = Rn;
 539   let Inst{15-12} = RdLo;
 540   let Inst{11-8}  = RdHi;
 541   let Inst{7-4}   = opc7_4;
 542   let Inst{3-0}   = Rm;
 543 }
 544
 545
 546 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 547 /// binary operation that produces a value. These are predicable and can be
 548 /// changed to modify CPSR.
 549 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 550                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 551                        PatFrag opnode, bit Commutable = 0,
 552                        string wide = ""> {
 553    // shifted imm
 554    def ri : T2sTwoRegImm<
 555                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 556                  opc, "\t$Rd, $Rn, $imm",
 557                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 558                  Sched<[WriteALU, ReadALU]> {
 559      let Inst{31-27} = 0b11110;
 560      let Inst{25} = 0;
 561      let Inst{24-21} = opcod;
 562      let Inst{15} = 0;
 563    }
 564    // register
 565    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 566                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 567                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 568                  Sched<[WriteALU, ReadALU, ReadALU]> {
 569      let isCommutable = Commutable;
 570      let Inst{31-27} = 0b11101;
 571      let Inst{26-25} = 0b01;
 572      let Inst{24-21} = opcod;
 573      let Inst{14-12} = 0b000; // imm3
 574      let Inst{7-6} = 0b00; // imm2
 575      let Inst{5-4} = 0b00; // type
 576    }
 577    // shifted register
 578    def rs : T2sTwoRegShiftedReg<
 579                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 580                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 581                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 582                  Sched<[WriteALUsi, ReadALU]>  {
 583      let Inst{31-27} = 0b11101;
 584      let Inst{26-25} = 0b01;
 585      let Inst{24-21} = opcod;
 586    }
 587   // Assembly aliases for optional destination operand when it's the same
 588   // as the source operand.
 589   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 590      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 591                                                     t2_so_imm:$imm, pred:$p,
 592                                                     cc_out:$s)>;
 593   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 594      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 595                                                     rGPR:$Rm, pred:$p,
 596                                                     cc_out:$s)>;
 597   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 598      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 599                                                     t2_so_reg:$shift, pred:$p,
 600                                                     cc_out:$s)>;
 601 }
 602
 603 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 604 //  the ".w" suffix to indicate that they are wide.
 605 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 606                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 607                          PatFrag opnode, bit Commutable = 0> :
 608     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 609   // Assembler aliases w/ the ".w" suffix.
 610   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 611      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 612                                     cc_out:$s)>;
 613   // Assembler aliases w/o the ".w" suffix.
 614   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 615      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 616                                     cc_out:$s)>;
 617   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 618      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 619                                     pred:$p, cc_out:$s)>;
 620
 621   // and with the optional destination operand, too.
 622   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 623      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 624                                     pred:$p, cc_out:$s)>;
 625   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 626      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 627                                     cc_out:$s)>;
 628   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 629      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 630                                     pred:$p, cc_out:$s)>;
 631 }
 632
 633 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 634 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 635 /// it is equivalent to the T2I_bin_irs counterpart.
 636 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 637    // shifted imm
 638    def ri : T2sTwoRegImm<
 639                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 640                  opc, ".w\t$Rd, $Rn, $imm",
 641                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]>,
 642                  Sched<[WriteALU, ReadALU]> {
 643      let Inst{31-27} = 0b11110;
 644      let Inst{25} = 0;
 645      let Inst{24-21} = opcod;
 646      let Inst{15} = 0;
 647    }
 648    // register
 649    def rr : T2sThreeReg<
 650                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 651                  opc, "\t$Rd, $Rn, $Rm",
 652                  [/* For disassembly only; pattern left blank */]>,
 653                  Sched<[WriteALU, ReadALU, ReadALU]> {
 654      let Inst{31-27} = 0b11101;
 655      let Inst{26-25} = 0b01;
 656      let Inst{24-21} = opcod;
 657      let Inst{14-12} = 0b000; // imm3
 658      let Inst{7-6} = 0b00; // imm2
 659      let Inst{5-4} = 0b00; // type
 660    }
 661    // shifted register
 662    def rs : T2sTwoRegShiftedReg<
 663                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 664                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 665                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]>,
 666                  Sched<[WriteALUsi, ReadALU]> {
 667      let Inst{31-27} = 0b11101;
 668      let Inst{26-25} = 0b01;
 669      let Inst{24-21} = opcod;
 670    }
 671 }
 672
 673 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 674 /// instruction modifies the CPSR register.
 675 ///
 676 /// These opcodes will be converted to the real non-S opcodes by
 677 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 678 let hasPostISelHook = 1, Defs = [CPSR] in {
 679 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 680                          InstrItinClass iis, PatFrag opnode,
 681                          bit Commutable = 0> {
 682    // shifted imm
 683    def ri : t2PseudoInst<(outs rGPR:$Rd),
 684                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 685                          4, iii,
 686                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 687                                                 t2_so_imm:$imm))]>,
 688             Sched<[WriteALU, ReadALU]>;
 689    // register
 690    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 691                          4, iir,
 692                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 693                                                 rGPR:$Rm))]>,
 694             Sched<[WriteALU, ReadALU, ReadALU]> {
 695      let isCommutable = Commutable;
 696    }
 697    // shifted register
 698    def rs : t2PseudoInst<(outs rGPR:$Rd),
 699                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 700                          4, iis,
 701                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 702                                                 t2_so_reg:$ShiftedRm))]>,
 703             Sched<[WriteALUsi, ReadALUsr]>;
 704 }
 705 }
 706
 707 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 708 /// operands are reversed.
 709 let hasPostISelHook = 1, Defs = [CPSR] in {
 710 multiclass T2I_rbin_s_is<PatFrag opnode> {
 711    // shifted imm
 712    def ri : t2PseudoInst<(outs rGPR:$Rd),
 713                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 714                          4, IIC_iALUi,
 715                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 716                                                 rGPR:$Rn))]>,
 717             Sched<[WriteALU, ReadALU]>;
 718    // shifted register
 719    def rs : t2PseudoInst<(outs rGPR:$Rd),
 720                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 721                          4, IIC_iALUsi,
 722                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 723                                                 rGPR:$Rn))]>,
 724             Sched<[WriteALUsi, ReadALU]>;
 725 }
 726 }
 727
 728 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 729 /// patterns for a binary operation that produces a value.
 730 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 731                           bit Commutable = 0> {
 732    // shifted imm
 733    // The register-immediate version is re-materializable. This is useful
 734    // in particular for taking the address of a local.
 735    let isReMaterializable = 1 in {
 736    def ri : T2sTwoRegImm<
 737                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 738                opc, ".w\t$Rd, $Rn, $imm",
 739                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]>,
 740                Sched<[WriteALU, ReadALU]> {
 741      let Inst{31-27} = 0b11110;
 742      let Inst{25} = 0;
 743      let Inst{24} = 1;
 744      let Inst{23-21} = op23_21;
 745      let Inst{15} = 0;
 746    }
 747    }
 748    // 12-bit imm
 749    def ri12 : T2I<
 750                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 751                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 752                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]>,
 753                   Sched<[WriteALU, ReadALU]> {
 754      bits<4> Rd;
 755      bits<4> Rn;
 756      bits<12> imm;
 757      let Inst{31-27} = 0b11110;
 758      let Inst{26} = imm{11};
 759      let Inst{25-24} = 0b10;
 760      let Inst{23-21} = op23_21;
 761      let Inst{20} = 0; // The S bit.
 762      let Inst{19-16} = Rn;
 763      let Inst{15} = 0;
 764      let Inst{14-12} = imm{10-8};
 765      let Inst{11-8} = Rd;
 766      let Inst{7-0} = imm{7-0};
 767    }
 768    // register
 769    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 770                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 771                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]>,
 772                  Sched<[WriteALU, ReadALU, ReadALU]> {
 773      let isCommutable = Commutable;
 774      let Inst{31-27} = 0b11101;
 775      let Inst{26-25} = 0b01;
 776      let Inst{24} = 1;
 777      let Inst{23-21} = op23_21;
 778      let Inst{14-12} = 0b000; // imm3
 779      let Inst{7-6} = 0b00; // imm2
 780      let Inst{5-4} = 0b00; // type
 781    }
 782    // shifted register
 783    def rs : T2sTwoRegShiftedReg<
 784                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 785                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 786               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]>,
 787               Sched<[WriteALUsi, ReadALU]> {
 788      let Inst{31-27} = 0b11101;
 789      let Inst{26-25} = 0b01;
 790      let Inst{24} = 1;
 791      let Inst{23-21} = op23_21;
 792    }
 793 }
 794
 795 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 796 /// for a binary operation that produces a value and use the carry
 797 /// bit. It's not predicable.
 798 let Defs = [CPSR], Uses = [CPSR] in {
 799 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 800                              bit Commutable = 0> {
 801    // shifted imm
 802    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 803                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 804                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 805                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU]> {
 806      let Inst{31-27} = 0b11110;
 807      let Inst{25} = 0;
 808      let Inst{24-21} = opcod;
 809      let Inst{15} = 0;
 810    }
 811    // register
 812    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 813                  opc, ".w\t$Rd, $Rn, $Rm",
 814                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 815                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU, ReadALU]> {
 816      let isCommutable = Commutable;
 817      let Inst{31-27} = 0b11101;
 818      let Inst{26-25} = 0b01;
 819      let Inst{24-21} = opcod;
 820      let Inst{14-12} = 0b000; // imm3
 821      let Inst{7-6} = 0b00; // imm2
 822      let Inst{5-4} = 0b00; // type
 823    }
 824    // shifted register
 825    def rs : T2sTwoRegShiftedReg<
 826                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 827                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 828          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 829                  Requires<[IsThumb2]>, Sched<[WriteALUsi, ReadALU]> {
 830      let Inst{31-27} = 0b11101;
 831      let Inst{26-25} = 0b01;
 832      let Inst{24-21} = opcod;
 833    }
 834 }
 835 }
 836
 837 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 838 //  rotate operation that produces a value.
 839 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode> {
 840    // 5-bit imm
 841    def ri : T2sTwoRegShiftImm<
 842                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 843                  opc, ".w\t$Rd, $Rm, $imm",
 844                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]>,
 845                  Sched<[WriteALU]> {
 846      let Inst{31-27} = 0b11101;
 847      let Inst{26-21} = 0b010010;
 848      let Inst{19-16} = 0b1111; // Rn
 849      let Inst{5-4} = opcod;
 850    }
 851    // register
 852    def rr : T2sThreeReg<
 853                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 854                  opc, ".w\t$Rd, $Rn, $Rm",
 855                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 856                  Sched<[WriteALU]> {
 857      let Inst{31-27} = 0b11111;
 858      let Inst{26-23} = 0b0100;
 859      let Inst{22-21} = opcod;
 860      let Inst{15-12} = 0b1111;
 861      let Inst{7-4} = 0b0000;
 862    }
 863
 864   // Optional destination register
 865   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 866      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 867                                     cc_out:$s)>;
 868   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 869      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 870                                     cc_out:$s)>;
 871
 872   // Assembler aliases w/o the ".w" suffix.
 873   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 874      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
 875                                     cc_out:$s)>;
 876   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 877      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 878                                     cc_out:$s)>;
 879
 880   // and with the optional destination operand, too.
 881   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 882      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 883                                     cc_out:$s)>;
 884   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 885      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 886                                     cc_out:$s)>;
 887 }
 888
 889 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 890 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 891 /// a explicit result, only implicitly set CPSR.
 892 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 893                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 894                        PatFrag opnode> {
 895 let isCompare = 1, Defs = [CPSR] in {
 896    // shifted imm
 897    def ri : T2OneRegCmpImm<
 898                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 899                 opc, ".w\t$Rn, $imm",
 900                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]>, Sched<[WriteCMP]> {
 901      let Inst{31-27} = 0b11110;
 902      let Inst{25} = 0;
 903      let Inst{24-21} = opcod;
 904      let Inst{20} = 1; // The S bit.
 905      let Inst{15} = 0;
 906      let Inst{11-8} = 0b1111; // Rd
 907    }
 908    // register
 909    def rr : T2TwoRegCmp<
 910                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 911                 opc, ".w\t$Rn, $Rm",
 912                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP]> {
 913      let Inst{31-27} = 0b11101;
 914      let Inst{26-25} = 0b01;
 915      let Inst{24-21} = opcod;
 916      let Inst{20} = 1; // The S bit.
 917      let Inst{14-12} = 0b000; // imm3
 918      let Inst{11-8} = 0b1111; // Rd
 919      let Inst{7-6} = 0b00; // imm2
 920      let Inst{5-4} = 0b00; // type
 921    }
 922    // shifted register
 923    def rs : T2OneRegCmpShiftedReg<
 924                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 925                 opc, ".w\t$Rn, $ShiftedRm",
 926                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
 927                 Sched<[WriteCMPsi]> {
 928      let Inst{31-27} = 0b11101;
 929      let Inst{26-25} = 0b01;
 930      let Inst{24-21} = opcod;
 931      let Inst{20} = 1; // The S bit.
 932      let Inst{11-8} = 0b1111; // Rd
 933    }
 934 }
 935
 936   // Assembler aliases w/o the ".w" suffix.
 937   // No alias here for 'rr' version as not all instantiations of this
 938   // multiclass want one (CMP in particular, does not).
 939   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 940      (!cast<Instruction>(NAME#"ri") GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
 941   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 942      (!cast<Instruction>(NAME#"rs") GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
 943 }
 944
 945 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 946 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 947                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 948                   PatFrag opnode> {
 949   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 950                    opc, ".w\t$Rt, $addr",
 951                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 952     bits<4> Rt;
 953     bits<17> addr;
 954     let Inst{31-25} = 0b1111100;
 955     let Inst{24} = signed;
 956     let Inst{23} = 1;
 957     let Inst{22-21} = opcod;
 958     let Inst{20} = 1; // load
 959     let Inst{19-16} = addr{16-13}; // Rn
 960     let Inst{15-12} = Rt;
 961     let Inst{11-0}  = addr{11-0};  // imm
 962
 963     let DecoderMethod = "DecodeT2LoadImm12";
 964   }
 965   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 966                    opc, "\t$Rt, $addr",
 967                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 968     bits<4> Rt;
 969     bits<13> addr;
 970     let Inst{31-27} = 0b11111;
 971     let Inst{26-25} = 0b00;
 972     let Inst{24} = signed;
 973     let Inst{23} = 0;
 974     let Inst{22-21} = opcod;
 975     let Inst{20} = 1; // load
 976     let Inst{19-16} = addr{12-9}; // Rn
 977     let Inst{15-12} = Rt;
 978     let Inst{11} = 1;
 979     // Offset: index==TRUE, wback==FALSE
 980     let Inst{10} = 1; // The P bit.
 981     let Inst{9}     = addr{8};    // U
 982     let Inst{8} = 0; // The W bit.
 983     let Inst{7-0}   = addr{7-0};  // imm
 984
 985     let DecoderMethod = "DecodeT2LoadImm8";
 986   }
 987   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 988                    opc, ".w\t$Rt, $addr",
 989                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 990     let Inst{31-27} = 0b11111;
 991     let Inst{26-25} = 0b00;
 992     let Inst{24} = signed;
 993     let Inst{23} = 0;
 994     let Inst{22-21} = opcod;
 995     let Inst{20} = 1; // load
 996     let Inst{11-6} = 0b000000;
 997
 998     bits<4> Rt;
 999     let Inst{15-12} = Rt;
1000
1001     bits<10> addr;
1002     let Inst{19-16} = addr{9-6}; // Rn
1003     let Inst{3-0}   = addr{5-2}; // Rm
1004     let Inst{5-4}   = addr{1-0}; // imm
1005
1006     let DecoderMethod = "DecodeT2LoadShift";
1007   }
1008
1009   // pci variant is very similar to i12, but supports negative offsets
1010   // from the PC.
1011   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
1012                    opc, ".w\t$Rt, $addr",
1013                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
1014     let isReMaterializable = 1;
1015     let Inst{31-27} = 0b11111;
1016     let Inst{26-25} = 0b00;
1017     let Inst{24} = signed;
1018     let Inst{23} = ?; // add = (U == '1')
1019     let Inst{22-21} = opcod;
1020     let Inst{20} = 1; // load
1021     let Inst{19-16} = 0b1111; // Rn
1022     bits<4> Rt;
1023     bits<12> addr;
1024     let Inst{15-12} = Rt{3-0};
1025     let Inst{11-0}  = addr{11-0};
1026
1027     let DecoderMethod = "DecodeT2LoadLabel";
1028   }
1029 }
1030
1031 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1032 multiclass T2I_st<bits<2> opcod, string opc,
1033                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1034                   PatFrag opnode> {
1035   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1036                    opc, ".w\t$Rt, $addr",
1037                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
1038     let Inst{31-27} = 0b11111;
1039     let Inst{26-23} = 0b0001;
1040     let Inst{22-21} = opcod;
1041     let Inst{20} = 0; // !load
1042
1043     bits<4> Rt;
1044     let Inst{15-12} = Rt;
1045
1046     bits<17> addr;
1047     let addr{12}    = 1;           // add = TRUE
1048     let Inst{19-16} = addr{16-13}; // Rn
1049     let Inst{23}    = addr{12};    // U
1050     let Inst{11-0}  = addr{11-0};  // imm
1051   }
1052   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1053                    opc, "\t$Rt, $addr",
1054                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1055     let Inst{31-27} = 0b11111;
1056     let Inst{26-23} = 0b0000;
1057     let Inst{22-21} = opcod;
1058     let Inst{20} = 0; // !load
1059     let Inst{11} = 1;
1060     // Offset: index==TRUE, wback==FALSE
1061     let Inst{10} = 1; // The P bit.
1062     let Inst{8} = 0; // The W bit.
1063
1064     bits<4> Rt;
1065     let Inst{15-12} = Rt;
1066
1067     bits<13> addr;
1068     let Inst{19-16} = addr{12-9}; // Rn
1069     let Inst{9}     = addr{8};    // U
1070     let Inst{7-0}   = addr{7-0};  // imm
1071   }
1072   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1073                    opc, ".w\t$Rt, $addr",
1074                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1075     let Inst{31-27} = 0b11111;
1076     let Inst{26-23} = 0b0000;
1077     let Inst{22-21} = opcod;
1078     let Inst{20} = 0; // !load
1079     let Inst{11-6} = 0b000000;
1080
1081     bits<4> Rt;
1082     let Inst{15-12} = Rt;
1083
1084     bits<10> addr;
1085     let Inst{19-16}   = addr{9-6}; // Rn
1086     let Inst{3-0} = addr{5-2}; // Rm
1087     let Inst{5-4}   = addr{1-0}; // imm
1088   }
1089 }
1090
1091 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1092 /// register and one whose operand is a register rotated by 8/16/24.
1093 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1094   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1095              opc, ".w\t$Rd, $Rm$rot",
1096              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1097              Requires<[IsThumb2]> {
1098    let Inst{31-27} = 0b11111;
1099    let Inst{26-23} = 0b0100;
1100    let Inst{22-20} = opcod;
1101    let Inst{19-16} = 0b1111; // Rn
1102    let Inst{15-12} = 0b1111;
1103    let Inst{7} = 1;
1104
1105    bits<2> rot;
1106    let Inst{5-4} = rot{1-0}; // rotate
1107 }
1108
1109 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1110 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1111   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1112              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1113             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1114           Requires<[HasT2ExtractPack, IsThumb2]> {
1115   bits<2> rot;
1116   let Inst{31-27} = 0b11111;
1117   let Inst{26-23} = 0b0100;
1118   let Inst{22-20} = opcod;
1119   let Inst{19-16} = 0b1111; // Rn
1120   let Inst{15-12} = 0b1111;
1121   let Inst{7} = 1;
1122   let Inst{5-4} = rot;
1123 }
1124
1125 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1126 // supported yet.
1127 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1128   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1129              opc, "\t$Rd, $Rm$rot", []>,
1130           Requires<[IsThumb2, HasT2ExtractPack]> {
1131   bits<2> rot;
1132   let Inst{31-27} = 0b11111;
1133   let Inst{26-23} = 0b0100;
1134   let Inst{22-20} = opcod;
1135   let Inst{19-16} = 0b1111; // Rn
1136   let Inst{15-12} = 0b1111;
1137   let Inst{7} = 1;
1138   let Inst{5-4} = rot;
1139 }
1140
1141 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1142 /// register and one whose operand is a register rotated by 8/16/24.
1143 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1144   : T2ThreeReg<(outs rGPR:$Rd),
1145                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1146                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1147              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1148            Requires<[HasT2ExtractPack, IsThumb2]> {
1149   bits<2> rot;
1150   let Inst{31-27} = 0b11111;
1151   let Inst{26-23} = 0b0100;
1152   let Inst{22-20} = opcod;
1153   let Inst{15-12} = 0b1111;
1154   let Inst{7} = 1;
1155   let Inst{5-4} = rot;
1156 }
1157
1158 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1159   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1160                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1161   bits<2> rot;
1162   let Inst{31-27} = 0b11111;
1163   let Inst{26-23} = 0b0100;
1164   let Inst{22-20} = opcod;
1165   let Inst{15-12} = 0b1111;
1166   let Inst{7} = 1;
1167   let Inst{5-4} = rot;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 // Instructions
1172 //===----------------------------------------------------------------------===//
1173
1174 //===----------------------------------------------------------------------===//
1175 //  Miscellaneous Instructions.
1176 //
1177
1178 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1179            string asm, list<dag> pattern>
1180   : T2XI<oops, iops, itin, asm, pattern> {
1181   bits<4> Rd;
1182   bits<12> label;
1183
1184   let Inst{11-8}  = Rd;
1185   let Inst{26}    = label{11};
1186   let Inst{14-12} = label{10-8};
1187   let Inst{7-0}   = label{7-0};
1188 }
1189
1190 // LEApcrel - Load a pc-relative address into a register without offending the
1191 // assembler.
1192 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1193               (ins t2adrlabel:$addr, pred:$p),
1194               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []>,
1195               Sched<[WriteALU, ReadALU]> {
1196   let Inst{31-27} = 0b11110;
1197   let Inst{25-24} = 0b10;
1198   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1199   let Inst{22} = 0;
1200   let Inst{20} = 0;
1201   let Inst{19-16} = 0b1111; // Rn
1202   let Inst{15} = 0;
1203
1204   bits<4> Rd;
1205   bits<13> addr;
1206   let Inst{11-8} = Rd;
1207   let Inst{23}    = addr{12};
1208   let Inst{21}    = addr{12};
1209   let Inst{26}    = addr{11};
1210   let Inst{14-12} = addr{10-8};
1211   let Inst{7-0}   = addr{7-0};
1212
1213   let DecoderMethod = "DecodeT2Adr";
1214 }
1215
1216 let neverHasSideEffects = 1, isReMaterializable = 1 in
1217 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1218                                 4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1219 let hasSideEffects = 1 in
1220 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1221                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1222                                 4, IIC_iALUi,
1223                                 []>, Sched<[WriteALU, ReadALU]>;
1224
1225
1226 //===----------------------------------------------------------------------===//
1227 //  Load / store Instructions.
1228 //
1229
1230 // Load
1231 let canFoldAsLoad = 1, isReMaterializable = 1  in
1232 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1233                       UnOpFrag<(load node:$Src)>>;
1234
1235 // Loads with zero extension
1236 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1237                       GPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1238 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1239                       GPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1240
1241 // Loads with sign extension
1242 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1243                       GPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1244 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1245                       GPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1246
1247 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1248 // Load doubleword
1249 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1250                         (ins t2addrmode_imm8s4:$addr),
1251                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1252 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1253
1254 // zextload i1 -> zextload i8
1255 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1256             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1257 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1258             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1259 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1260             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1261 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1262             (t2LDRBpci  tconstpool:$addr)>;
1263
1264 // extload -> zextload
1265 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1266 // earlier?
1267 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1268             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1269 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1270             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1271 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1272             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1273 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1274             (t2LDRBpci  tconstpool:$addr)>;
1275
1276 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1277             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1278 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1279             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1280 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1281             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1282 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1283             (t2LDRBpci  tconstpool:$addr)>;
1284
1285 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1286             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1287 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1288             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1289 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1290             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1291 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1292             (t2LDRHpci  tconstpool:$addr)>;
1293
1294 // FIXME: The destination register of the loads and stores can't be PC, but
1295 //        can be SP. We need another regclass (similar to rGPR) to represent
1296 //        that. Not a pressing issue since these are selected manually,
1297 //        not via pattern.
1298
1299 // Indexed loads
1300
1301 let mayLoad = 1, neverHasSideEffects = 1 in {
1302 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1303                             (ins t2addrmode_imm8:$addr),
1304                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1305                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1306                             []> {
1307   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1308 }
1309
1310 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1311                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1312                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1313                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1314
1315 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1316                             (ins t2addrmode_imm8:$addr),
1317                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1318                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1319                             []> {
1320   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1321 }
1322 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1323                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1324                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1325                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1326
1327 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1328                             (ins t2addrmode_imm8:$addr),
1329                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1330                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1331                             []> {
1332   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1333 }
1334 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1335                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1336                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1337                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1338
1339 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1340                             (ins t2addrmode_imm8:$addr),
1341                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1342                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1343                             []> {
1344   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1345 }
1346 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1347                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1348                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1349                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1350
1351 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1352                             (ins t2addrmode_imm8:$addr),
1353                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1354                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1355                             []> {
1356   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1357 }
1358 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1359                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1360                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1361                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1362 } // mayLoad = 1, neverHasSideEffects = 1
1363
1364 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1365 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1366 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1367   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1368           "\t$Rt, $addr", []> {
1369   bits<4> Rt;
1370   bits<13> addr;
1371   let Inst{31-27} = 0b11111;
1372   let Inst{26-25} = 0b00;
1373   let Inst{24} = signed;
1374   let Inst{23} = 0;
1375   let Inst{22-21} = type;
1376   let Inst{20} = 1; // load
1377   let Inst{19-16} = addr{12-9};
1378   let Inst{15-12} = Rt;
1379   let Inst{11} = 1;
1380   let Inst{10-8} = 0b110; // PUW.
1381   let Inst{7-0} = addr{7-0};
1382
1383   let DecoderMethod = "DecodeT2LoadT";
1384 }
1385
1386 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1387 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1388 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1389 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1390 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1391
1392 // Store
1393 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1394                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1395 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1396                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1397 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1398                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1399
1400 // Store doubleword
1401 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1402 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1403                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1404                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1405
1406 // Indexed stores
1407
1408 let mayStore = 1, neverHasSideEffects = 1 in {
1409 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1410                             (ins GPRnopc:$Rt, t2addrmode_imm8:$addr),
1411                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1412                             "str", "\t$Rt, $addr!",
1413                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1414   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1415 }
1416 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1417                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1418                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1419                         "strh", "\t$Rt, $addr!",
1420                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1421   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1422 }
1423
1424 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1425                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1426                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1427                         "strb", "\t$Rt, $addr!",
1428                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1429   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1430 }
1431 } // mayStore = 1, neverHasSideEffects = 1
1432
1433 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1434                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1435                                  t2am_imm8_offset:$offset),
1436                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1437                           "str", "\t$Rt, $Rn$offset",
1438                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1439              [(set GPRnopc:$Rn_wb,
1440                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1441                               t2am_imm8_offset:$offset))]>;
1442
1443 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1444                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1445                                  t2am_imm8_offset:$offset),
1446                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1447                          "strh", "\t$Rt, $Rn$offset",
1448                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1449        [(set GPRnopc:$Rn_wb,
1450              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1451                               t2am_imm8_offset:$offset))]>;
1452
1453 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1454                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1455                                  t2am_imm8_offset:$offset),
1456                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1457                          "strb", "\t$Rt, $Rn$offset",
1458                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1459         [(set GPRnopc:$Rn_wb,
1460               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1461                               t2am_imm8_offset:$offset))]>;
1462
1463 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1464 // put the patterns on the instruction definitions directly as ISel wants
1465 // the address base and offset to be separate operands, not a single
1466 // complex operand like we represent the instructions themselves. The
1467 // pseudos map between the two.
1468 let usesCustomInserter = 1,
1469     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1470 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1471                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1472                4, IIC_iStore_ru,
1473       [(set GPRnopc:$Rn_wb,
1474             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1475 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1476                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1477                4, IIC_iStore_ru,
1478       [(set GPRnopc:$Rn_wb,
1479             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1480 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1481                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1482                4, IIC_iStore_ru,
1483       [(set GPRnopc:$Rn_wb,
1484             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1485 }
1486
1487 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1488 // only.
1489 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1490 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1491   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1492           "\t$Rt, $addr", []> {
1493   let Inst{31-27} = 0b11111;
1494   let Inst{26-25} = 0b00;
1495   let Inst{24} = 0; // not signed
1496   let Inst{23} = 0;
1497   let Inst{22-21} = type;
1498   let Inst{20} = 0; // store
1499   let Inst{11} = 1;
1500   let Inst{10-8} = 0b110; // PUW
1501
1502   bits<4> Rt;
1503   bits<13> addr;
1504   let Inst{15-12} = Rt;
1505   let Inst{19-16} = addr{12-9};
1506   let Inst{7-0}   = addr{7-0};
1507 }
1508
1509 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1510 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1511 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1512
1513 // ldrd / strd pre / post variants
1514 // For disassembly only.
1515
1516 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1517                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1518                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1519   let AsmMatchConverter = "cvtT2LdrdPre";
1520   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1521 }
1522
1523 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1524                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1525                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1526                  "$addr.base = $wb", []>;
1527
1528 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1529                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1530                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1531                  "$addr.base = $wb", []> {
1532   let AsmMatchConverter = "cvtT2StrdPre";
1533   let DecoderMethod = "DecodeT2STRDPreInstruction";
1534 }
1535
1536 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1537                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1538                       t2am_imm8s4_offset:$imm),
1539                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1540                  "$addr.base = $wb", []>;
1541
1542 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1543 // data/instruction access.
1544 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1545 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1546 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1547
1548   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1549                 "\t$addr",
1550               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]>,
1551               Sched<[WritePreLd]> {
1552     let Inst{31-25} = 0b1111100;
1553     let Inst{24} = instr;
1554     let Inst{22} = 0;
1555     let Inst{21} = write;
1556     let Inst{20} = 1;
1557     let Inst{15-12} = 0b1111;
1558
1559     bits<17> addr;
1560     let addr{12}    = 1;           // add = TRUE
1561     let Inst{19-16} = addr{16-13}; // Rn
1562     let Inst{23}    = addr{12};    // U
1563     let Inst{11-0}  = addr{11-0};  // imm12
1564   }
1565
1566   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1567                 "\t$addr",
1568             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]>,
1569             Sched<[WritePreLd]> {
1570     let Inst{31-25} = 0b1111100;
1571     let Inst{24} = instr;
1572     let Inst{23} = 0; // U = 0
1573     let Inst{22} = 0;
1574     let Inst{21} = write;
1575     let Inst{20} = 1;
1576     let Inst{15-12} = 0b1111;
1577     let Inst{11-8} = 0b1100;
1578
1579     bits<13> addr;
1580     let Inst{19-16} = addr{12-9}; // Rn
1581     let Inst{7-0}   = addr{7-0};  // imm8
1582   }
1583
1584   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1585                "\t$addr",
1586              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]>,
1587              Sched<[WritePreLd]> {
1588     let Inst{31-25} = 0b1111100;
1589     let Inst{24} = instr;
1590     let Inst{23} = 0; // add = TRUE for T1
1591     let Inst{22} = 0;
1592     let Inst{21} = write;
1593     let Inst{20} = 1;
1594     let Inst{15-12} = 0b1111;
1595     let Inst{11-6} = 0000000;
1596
1597     bits<10> addr;
1598     let Inst{19-16} = addr{9-6}; // Rn
1599     let Inst{3-0}   = addr{5-2}; // Rm
1600     let Inst{5-4}   = addr{1-0}; // imm2
1601
1602     let DecoderMethod = "DecodeT2LoadShift";
1603   }
1604   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1605   // it via the i12 variant, which it's related to, but that means we can
1606   // represent negative immediates, which aren't legal for anything except
1607   // the 'pci' case (Rn == 15).
1608 }
1609
1610 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1611 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1612 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1613
1614 //===----------------------------------------------------------------------===//
1615 //  Load / store multiple Instructions.
1616 //
1617
1618 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1619                             InstrItinClass itin_upd, bit L_bit> {
1620   def IA :
1621     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1622          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1623     bits<4>  Rn;
1624     bits<16> regs;
1625
1626     let Inst{31-27} = 0b11101;
1627     let Inst{26-25} = 0b00;
1628     let Inst{24-23} = 0b01;     // Increment After
1629     let Inst{22}    = 0;
1630     let Inst{21}    = 0;        // No writeback
1631     let Inst{20}    = L_bit;
1632     let Inst{19-16} = Rn;
1633     let Inst{15-0}  = regs;
1634   }
1635   def IA_UPD :
1636     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1637           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1638     bits<4>  Rn;
1639     bits<16> regs;
1640
1641     let Inst{31-27} = 0b11101;
1642     let Inst{26-25} = 0b00;
1643     let Inst{24-23} = 0b01;     // Increment After
1644     let Inst{22}    = 0;
1645     let Inst{21}    = 1;        // Writeback
1646     let Inst{20}    = L_bit;
1647     let Inst{19-16} = Rn;
1648     let Inst{15-0}  = regs;
1649   }
1650   def DB :
1651     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1652          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1653     bits<4>  Rn;
1654     bits<16> regs;
1655
1656     let Inst{31-27} = 0b11101;
1657     let Inst{26-25} = 0b00;
1658     let Inst{24-23} = 0b10;     // Decrement Before
1659     let Inst{22}    = 0;
1660     let Inst{21}    = 0;        // No writeback
1661     let Inst{20}    = L_bit;
1662     let Inst{19-16} = Rn;
1663     let Inst{15-0}  = regs;
1664   }
1665   def DB_UPD :
1666     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1667           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1668     bits<4>  Rn;
1669     bits<16> regs;
1670
1671     let Inst{31-27} = 0b11101;
1672     let Inst{26-25} = 0b00;
1673     let Inst{24-23} = 0b10;     // Decrement Before
1674     let Inst{22}    = 0;
1675     let Inst{21}    = 1;        // Writeback
1676     let Inst{20}    = L_bit;
1677     let Inst{19-16} = Rn;
1678     let Inst{15-0}  = regs;
1679   }
1680 }
1681
1682 let neverHasSideEffects = 1 in {
1683
1684 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1685 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1686
1687 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1688                             InstrItinClass itin_upd, bit L_bit> {
1689   def IA :
1690     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1691          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1692     bits<4>  Rn;
1693     bits<16> regs;
1694
1695     let Inst{31-27} = 0b11101;
1696     let Inst{26-25} = 0b00;
1697     let Inst{24-23} = 0b01;     // Increment After
1698     let Inst{22}    = 0;
1699     let Inst{21}    = 0;        // No writeback
1700     let Inst{20}    = L_bit;
1701     let Inst{19-16} = Rn;
1702     let Inst{15}    = 0;
1703     let Inst{14}    = regs{14};
1704     let Inst{13}    = 0;
1705     let Inst{12-0}  = regs{12-0};
1706   }
1707   def IA_UPD :
1708     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1709           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1710     bits<4>  Rn;
1711     bits<16> regs;
1712
1713     let Inst{31-27} = 0b11101;
1714     let Inst{26-25} = 0b00;
1715     let Inst{24-23} = 0b01;     // Increment After
1716     let Inst{22}    = 0;
1717     let Inst{21}    = 1;        // Writeback
1718     let Inst{20}    = L_bit;
1719     let Inst{19-16} = Rn;
1720     let Inst{15}    = 0;
1721     let Inst{14}    = regs{14};
1722     let Inst{13}    = 0;
1723     let Inst{12-0}  = regs{12-0};
1724   }
1725   def DB :
1726     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1727          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1728     bits<4>  Rn;
1729     bits<16> regs;
1730
1731     let Inst{31-27} = 0b11101;
1732     let Inst{26-25} = 0b00;
1733     let Inst{24-23} = 0b10;     // Decrement Before
1734     let Inst{22}    = 0;
1735     let Inst{21}    = 0;        // No writeback
1736     let Inst{20}    = L_bit;
1737     let Inst{19-16} = Rn;
1738     let Inst{15}    = 0;
1739     let Inst{14}    = regs{14};
1740     let Inst{13}    = 0;
1741     let Inst{12-0}  = regs{12-0};
1742   }
1743   def DB_UPD :
1744     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1745           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1746     bits<4>  Rn;
1747     bits<16> regs;
1748
1749     let Inst{31-27} = 0b11101;
1750     let Inst{26-25} = 0b00;
1751     let Inst{24-23} = 0b10;     // Decrement Before
1752     let Inst{22}    = 0;
1753     let Inst{21}    = 1;        // Writeback
1754     let Inst{20}    = L_bit;
1755     let Inst{19-16} = Rn;
1756     let Inst{15}    = 0;
1757     let Inst{14}    = regs{14};
1758     let Inst{13}    = 0;
1759     let Inst{12-0}  = regs{12-0};
1760   }
1761 }
1762
1763
1764 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1765 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1766
1767 } // neverHasSideEffects
1768
1769
1770 //===----------------------------------------------------------------------===//
1771 //  Move Instructions.
1772 //
1773
1774 let neverHasSideEffects = 1 in
1775 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1776                    "mov", ".w\t$Rd, $Rm", []>, Sched<[WriteALU]> {
1777   let Inst{31-27} = 0b11101;
1778   let Inst{26-25} = 0b01;
1779   let Inst{24-21} = 0b0010;
1780   let Inst{19-16} = 0b1111; // Rn
1781   let Inst{14-12} = 0b000;
1782   let Inst{7-4} = 0b0000;
1783 }
1784 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1785                                                 pred:$p, zero_reg)>;
1786 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1787                                                  pred:$p, CPSR)>;
1788 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1789                                                pred:$p, CPSR)>;
1790
1791 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1792 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1793     AddedComplexity = 1 in
1794 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1795                    "mov", ".w\t$Rd, $imm",
1796                    [(set rGPR:$Rd, t2_so_imm:$imm)]>, Sched<[WriteALU]> {
1797   let Inst{31-27} = 0b11110;
1798   let Inst{25} = 0;
1799   let Inst{24-21} = 0b0010;
1800   let Inst{19-16} = 0b1111; // Rn
1801   let Inst{15} = 0;
1802 }
1803
1804 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1805 // Use aliases to get that to play nice here.
1806 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1807                                                 pred:$p, CPSR)>;
1808 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1809                                                 pred:$p, CPSR)>;
1810
1811 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1812                                                  pred:$p, zero_reg)>;
1813 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1814                                                pred:$p, zero_reg)>;
1815
1816 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1817 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1818                    "movw", "\t$Rd, $imm",
1819                    [(set rGPR:$Rd, imm0_65535:$imm)]>, Sched<[WriteALU]> {
1820   let Inst{31-27} = 0b11110;
1821   let Inst{25} = 1;
1822   let Inst{24-21} = 0b0010;
1823   let Inst{20} = 0; // The S bit.
1824   let Inst{15} = 0;
1825
1826   bits<4> Rd;
1827   bits<16> imm;
1828
1829   let Inst{11-8}  = Rd;
1830   let Inst{19-16} = imm{15-12};
1831   let Inst{26}    = imm{11};
1832   let Inst{14-12} = imm{10-8};
1833   let Inst{7-0}   = imm{7-0};
1834   let DecoderMethod = "DecodeT2MOVTWInstruction";
1835 }
1836
1837 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1838                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1839
1840 let Constraints = "$src = $Rd" in {
1841 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1842                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1843                     "movt", "\t$Rd, $imm",
1844                     [(set rGPR:$Rd,
1845                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]>,
1846                           Sched<[WriteALU]> {
1847   let Inst{31-27} = 0b11110;
1848   let Inst{25} = 1;
1849   let Inst{24-21} = 0b0110;
1850   let Inst{20} = 0; // The S bit.
1851   let Inst{15} = 0;
1852
1853   bits<4> Rd;
1854   bits<16> imm;
1855
1856   let Inst{11-8}  = Rd;
1857   let Inst{19-16} = imm{15-12};
1858   let Inst{26}    = imm{11};
1859   let Inst{14-12} = imm{10-8};
1860   let Inst{7-0}   = imm{7-0};
1861   let DecoderMethod = "DecodeT2MOVTWInstruction";
1862 }
1863
1864 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1865                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
1866                      Sched<[WriteALU]>;
1867 } // Constraints
1868
1869 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1870
1871 //===----------------------------------------------------------------------===//
1872 //  Extend Instructions.
1873 //
1874
1875 // Sign extenders
1876
1877 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1878                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1879 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1880                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1881 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1882
1883 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1884                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1885 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1886                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1887 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1888
1889 // Zero extenders
1890
1891 let AddedComplexity = 16 in {
1892 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1893                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1894 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1895                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1896 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1897                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1898
1899 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1900 //        The transformation should probably be done as a combiner action
1901 //        instead so we can include a check for masking back in the upper
1902 //        eight bits of the source into the lower eight bits of the result.
1903 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1904 //            (t2UXTB16 rGPR:$Src, 3)>,
1905 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1906 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1907             (t2UXTB16 rGPR:$Src, 1)>,
1908         Requires<[HasT2ExtractPack, IsThumb2]>;
1909
1910 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1911                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1912 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1913                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1914 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1915 }
1916
1917 //===----------------------------------------------------------------------===//
1918 //  Arithmetic Instructions.
1919 //
1920
1921 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1922                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1923 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1924                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1925
1926 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1927 //
1928 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1929 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1930 // AdjustInstrPostInstrSelection where we determine whether or not to
1931 // set the "s" bit based on CPSR liveness.
1932 //
1933 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1934 // support for an optional CPSR definition that corresponds to the DAG
1935 // node's second value. We can then eliminate the implicit def of CPSR.
1936 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1937                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1938 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1939                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1940
1941 let hasPostISelHook = 1 in {
1942 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1943               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1944 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1945               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1946 }
1947
1948 // RSB
1949 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1950                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1951
1952 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1953 // CPSR and the implicit def of CPSR is not needed.
1954 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1955
1956 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1957 // The assume-no-carry-in form uses the negation of the input since add/sub
1958 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1959 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1960 // details.
1961 // The AddedComplexity preferences the first variant over the others since
1962 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1963 let AddedComplexity = 1 in
1964 def : T2Pat<(add        GPR:$src, imm1_255_neg:$imm),
1965             (t2SUBri    GPR:$src, imm1_255_neg:$imm)>;
1966 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1967             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1968 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1969             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1970 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
1971             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1972
1973 let AddedComplexity = 1 in
1974 def : T2Pat<(ARMaddc    rGPR:$src, imm1_255_neg:$imm),
1975             (t2SUBSri   rGPR:$src, imm1_255_neg:$imm)>;
1976 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1977             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1978 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
1979             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1980 // The with-carry-in form matches bitwise not instead of the negation.
1981 // Effectively, the inverse interpretation of the carry flag already accounts
1982 // for part of the negation.
1983 let AddedComplexity = 1 in
1984 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1985             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1986 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1987             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1988 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
1989             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_not_XFORM imm:$imm)))>;
1990
1991 // Select Bytes -- for disassembly only
1992
1993 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1994                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1995           Requires<[IsThumb2, HasThumb2DSP]> {
1996   let Inst{31-27} = 0b11111;
1997   let Inst{26-24} = 0b010;
1998   let Inst{23} = 0b1;
1999   let Inst{22-20} = 0b010;
2000   let Inst{15-12} = 0b1111;
2001   let Inst{7} = 0b1;
2002   let Inst{6-4} = 0b000;
2003 }
2004
2005 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
2006 // And Miscellaneous operations -- for disassembly only
2007 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
2008               list<dag> pat = [/* For disassembly only; pattern left blank */],
2009               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
2010               string asm = "\t$Rd, $Rn, $Rm">
2011   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
2012     Requires<[IsThumb2, HasThumb2DSP]> {
2013   let Inst{31-27} = 0b11111;
2014   let Inst{26-23} = 0b0101;
2015   let Inst{22-20} = op22_20;
2016   let Inst{15-12} = 0b1111;
2017   let Inst{7-4} = op7_4;
2018
2019   bits<4> Rd;
2020   bits<4> Rn;
2021   bits<4> Rm;
2022
2023   let Inst{11-8}  = Rd;
2024   let Inst{19-16} = Rn;
2025   let Inst{3-0}   = Rm;
2026 }
2027
2028 // Saturating add/subtract -- for disassembly only
2029
2030 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
2031                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
2032                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2033 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
2034 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
2035 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
2036 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
2037                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2038 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
2039                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2040 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
2041 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
2042                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
2043                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2044 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
2045 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
2046 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
2047 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
2048 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
2049 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
2050 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
2051 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
2052
2053 // Signed/Unsigned add/subtract -- for disassembly only
2054
2055 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
2056 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
2057 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
2058 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
2059 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
2060 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
2061 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
2062 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
2063 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
2064 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
2065 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
2066 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
2067
2068 // Signed/Unsigned halving add/subtract -- for disassembly only
2069
2070 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2071 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2072 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2073 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2074 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2075 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2076 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2077 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2078 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2079 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2080 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2081 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2082
2083 // Helper class for disassembly only
2084 // A6.3.16 & A6.3.17
2085 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2086 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2087   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2088   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2089   let Inst{31-27} = 0b11111;
2090   let Inst{26-24} = 0b011;
2091   let Inst{23}    = long;
2092   let Inst{22-20} = op22_20;
2093   let Inst{7-4}   = op7_4;
2094 }
2095
2096 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2097   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2098   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2099   let Inst{31-27} = 0b11111;
2100   let Inst{26-24} = 0b011;
2101   let Inst{23}    = long;
2102   let Inst{22-20} = op22_20;
2103   let Inst{7-4}   = op7_4;
2104 }
2105
2106 // Unsigned Sum of Absolute Differences [and Accumulate].
2107 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2108                                            (ins rGPR:$Rn, rGPR:$Rm),
2109                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2110           Requires<[IsThumb2, HasThumb2DSP]> {
2111   let Inst{15-12} = 0b1111;
2112 }
2113 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2114                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2115                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2116           Requires<[IsThumb2, HasThumb2DSP]>;
2117
2118 // Signed/Unsigned saturate.
2119 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2120            string opc, string asm, list<dag> pattern>
2121   : T2I<oops, iops, itin, opc, asm, pattern> {
2122   bits<4> Rd;
2123   bits<4> Rn;
2124   bits<5> sat_imm;
2125   bits<7> sh;
2126
2127   let Inst{11-8}  = Rd;
2128   let Inst{19-16} = Rn;
2129   let Inst{4-0}   = sat_imm;
2130   let Inst{21}    = sh{5};
2131   let Inst{14-12} = sh{4-2};
2132   let Inst{7-6}   = sh{1-0};
2133 }
2134
2135 def t2SSAT: T2SatI<
2136               (outs rGPR:$Rd),
2137               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2138               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2139   let Inst{31-27} = 0b11110;
2140   let Inst{25-22} = 0b1100;
2141   let Inst{20} = 0;
2142   let Inst{15} = 0;
2143   let Inst{5}  = 0;
2144 }
2145
2146 def t2SSAT16: T2SatI<
2147                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2148                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2149           Requires<[IsThumb2, HasThumb2DSP]> {
2150   let Inst{31-27} = 0b11110;
2151   let Inst{25-22} = 0b1100;
2152   let Inst{20} = 0;
2153   let Inst{15} = 0;
2154   let Inst{21} = 1;        // sh = '1'
2155   let Inst{14-12} = 0b000; // imm3 = '000'
2156   let Inst{7-6} = 0b00;    // imm2 = '00'
2157   let Inst{5-4} = 0b00;
2158 }
2159
2160 def t2USAT: T2SatI<
2161                (outs rGPR:$Rd),
2162                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2163                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2164   let Inst{31-27} = 0b11110;
2165   let Inst{25-22} = 0b1110;
2166   let Inst{20} = 0;
2167   let Inst{15} = 0;
2168 }
2169
2170 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2171                      NoItinerary,
2172                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2173           Requires<[IsThumb2, HasThumb2DSP]> {
2174   let Inst{31-22} = 0b1111001110;
2175   let Inst{20} = 0;
2176   let Inst{15} = 0;
2177   let Inst{21} = 1;        // sh = '1'
2178   let Inst{14-12} = 0b000; // imm3 = '000'
2179   let Inst{7-6} = 0b00;    // imm2 = '00'
2180   let Inst{5-4} = 0b00;
2181 }
2182
2183 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2184 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2185
2186 //===----------------------------------------------------------------------===//
2187 //  Shift and rotate Instructions.
2188 //
2189
2190 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2191                         BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2192 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2193                         BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2194 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2195                         BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2196 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2197                         BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2198
2199 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2200 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2201             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2202
2203 let Uses = [CPSR] in {
2204 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2205                    "rrx", "\t$Rd, $Rm",
2206                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]>, Sched<[WriteALU]> {
2207   let Inst{31-27} = 0b11101;
2208   let Inst{26-25} = 0b01;
2209   let Inst{24-21} = 0b0010;
2210   let Inst{19-16} = 0b1111; // Rn
2211   let Inst{14-12} = 0b000;
2212   let Inst{7-4} = 0b0011;
2213 }
2214 }
2215
2216 let isCodeGenOnly = 1, Defs = [CPSR] in {
2217 def t2MOVsrl_flag : T2TwoRegShiftImm<
2218                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2219                         "lsrs", ".w\t$Rd, $Rm, #1",
2220                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]>,
2221                         Sched<[WriteALU]> {
2222   let Inst{31-27} = 0b11101;
2223   let Inst{26-25} = 0b01;
2224   let Inst{24-21} = 0b0010;
2225   let Inst{20} = 1; // The S bit.
2226   let Inst{19-16} = 0b1111; // Rn
2227   let Inst{5-4} = 0b01; // Shift type.
2228   // Shift amount = Inst{14-12:7-6} = 1.
2229   let Inst{14-12} = 0b000;
2230   let Inst{7-6} = 0b01;
2231 }
2232 def t2MOVsra_flag : T2TwoRegShiftImm<
2233                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2234                         "asrs", ".w\t$Rd, $Rm, #1",
2235                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]>,
2236                         Sched<[WriteALU]> {
2237   let Inst{31-27} = 0b11101;
2238   let Inst{26-25} = 0b01;
2239   let Inst{24-21} = 0b0010;
2240   let Inst{20} = 1; // The S bit.
2241   let Inst{19-16} = 0b1111; // Rn
2242   let Inst{5-4} = 0b10; // Shift type.
2243   // Shift amount = Inst{14-12:7-6} = 1.
2244   let Inst{14-12} = 0b000;
2245   let Inst{7-6} = 0b01;
2246 }
2247 }
2248
2249 //===----------------------------------------------------------------------===//
2250 //  Bitwise Instructions.
2251 //
2252
2253 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2254                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2255                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2256 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2257                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2258                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2259 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2260                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2261                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2262
2263 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2264                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2265                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2266
2267 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2268               string opc, string asm, list<dag> pattern>
2269     : T2I<oops, iops, itin, opc, asm, pattern> {
2270   bits<4> Rd;
2271   bits<5> msb;
2272   bits<5> lsb;
2273
2274   let Inst{11-8}  = Rd;
2275   let Inst{4-0}   = msb{4-0};
2276   let Inst{14-12} = lsb{4-2};
2277   let Inst{7-6}   = lsb{1-0};
2278 }
2279
2280 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2281               string opc, string asm, list<dag> pattern>
2282     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2283   bits<4> Rn;
2284
2285   let Inst{19-16} = Rn;
2286 }
2287
2288 let Constraints = "$src = $Rd" in
2289 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2290                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2291                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2292   let Inst{31-27} = 0b11110;
2293   let Inst{26} = 0; // should be 0.
2294   let Inst{25} = 1;
2295   let Inst{24-20} = 0b10110;
2296   let Inst{19-16} = 0b1111; // Rn
2297   let Inst{15} = 0;
2298   let Inst{5} = 0; // should be 0.
2299
2300   bits<10> imm;
2301   let msb{4-0} = imm{9-5};
2302   let lsb{4-0} = imm{4-0};
2303 }
2304
2305 def t2SBFX: T2TwoRegBitFI<
2306                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2307                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2308   let Inst{31-27} = 0b11110;
2309   let Inst{25} = 1;
2310   let Inst{24-20} = 0b10100;
2311   let Inst{15} = 0;
2312 }
2313
2314 def t2UBFX: T2TwoRegBitFI<
2315                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2316                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2317   let Inst{31-27} = 0b11110;
2318   let Inst{25} = 1;
2319   let Inst{24-20} = 0b11100;
2320   let Inst{15} = 0;
2321 }
2322
2323 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2324 let Constraints = "$src = $Rd" in {
2325   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2326                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2327                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2328                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2329                                    bf_inv_mask_imm:$imm))]> {
2330     let Inst{31-27} = 0b11110;
2331     let Inst{26} = 0; // should be 0.
2332     let Inst{25} = 1;
2333     let Inst{24-20} = 0b10110;
2334     let Inst{15} = 0;
2335     let Inst{5} = 0; // should be 0.
2336
2337     bits<10> imm;
2338     let msb{4-0} = imm{9-5};
2339     let lsb{4-0} = imm{4-0};
2340   }
2341 }
2342
2343 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2344                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2345                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2346
2347 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2348 /// unary operation that produces a value. These are predicable and can be
2349 /// changed to modify CPSR.
2350 multiclass T2I_un_irs<bits<4> opcod, string opc,
2351                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2352                       PatFrag opnode,
2353                       bit Cheap = 0, bit ReMat = 0, bit MoveImm = 0> {
2354    // shifted imm
2355    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2356                 opc, "\t$Rd, $imm",
2357                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]>, Sched<[WriteALU]> {
2358      let isAsCheapAsAMove = Cheap;
2359      let isReMaterializable = ReMat;
2360      let isMoveImm = MoveImm;
2361      let Inst{31-27} = 0b11110;
2362      let Inst{25} = 0;
2363      let Inst{24-21} = opcod;
2364      let Inst{19-16} = 0b1111; // Rn
2365      let Inst{15} = 0;
2366    }
2367    // register
2368    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2369                 opc, ".w\t$Rd, $Rm",
2370                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]>, Sched<[WriteALU]> {
2371      let Inst{31-27} = 0b11101;
2372      let Inst{26-25} = 0b01;
2373      let Inst{24-21} = opcod;
2374      let Inst{19-16} = 0b1111; // Rn
2375      let Inst{14-12} = 0b000; // imm3
2376      let Inst{7-6} = 0b00; // imm2
2377      let Inst{5-4} = 0b00; // type
2378    }
2379    // shifted register
2380    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2381                 opc, ".w\t$Rd, $ShiftedRm",
2382                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]>,
2383                 Sched<[WriteALU]> {
2384      let Inst{31-27} = 0b11101;
2385      let Inst{26-25} = 0b01;
2386      let Inst{24-21} = opcod;
2387      let Inst{19-16} = 0b1111; // Rn
2388    }
2389 }
2390
2391 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2392 let AddedComplexity = 1 in
2393 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2394                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2395                           UnOpFrag<(not node:$Src)>, 1, 1, 1>;
2396
2397 let AddedComplexity = 1 in
2398 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2399             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2400
2401 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2402 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2403   return CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2404   }]>;
2405
2406 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2407 // will match the extended, not the original bitWidth for $src.
2408 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2409             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2410
2411
2412 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2413 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2414             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2415             Requires<[IsThumb2]>;
2416
2417 def : T2Pat<(t2_so_imm_not:$src),
2418             (t2MVNi t2_so_imm_not:$src)>;
2419
2420 //===----------------------------------------------------------------------===//
2421 //  Multiply Instructions.
2422 //
2423 let isCommutable = 1 in
2424 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2425                 "mul", "\t$Rd, $Rn, $Rm",
2426                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2427   let Inst{31-27} = 0b11111;
2428   let Inst{26-23} = 0b0110;
2429   let Inst{22-20} = 0b000;
2430   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2431   let Inst{7-4} = 0b0000; // Multiply
2432 }
2433
2434 def t2MLA: T2FourReg<
2435                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2436                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2437                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]>,
2438            Requires<[IsThumb2, UseMulOps]> {
2439   let Inst{31-27} = 0b11111;
2440   let Inst{26-23} = 0b0110;
2441   let Inst{22-20} = 0b000;
2442   let Inst{7-4} = 0b0000; // Multiply
2443 }
2444
2445 def t2MLS: T2FourReg<
2446                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2447                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2448                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]>,
2449            Requires<[IsThumb2, UseMulOps]> {
2450   let Inst{31-27} = 0b11111;
2451   let Inst{26-23} = 0b0110;
2452   let Inst{22-20} = 0b000;
2453   let Inst{7-4} = 0b0001; // Multiply and Subtract
2454 }
2455
2456 // Extra precision multiplies with low / high results
2457 let neverHasSideEffects = 1 in {
2458 let isCommutable = 1 in {
2459 def t2SMULL : T2MulLong<0b000, 0b0000,
2460                   (outs rGPR:$RdLo, rGPR:$RdHi),
2461                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2462                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2463
2464 def t2UMULL : T2MulLong<0b010, 0b0000,
2465                   (outs rGPR:$RdLo, rGPR:$RdHi),
2466                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2467                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2468 } // isCommutable
2469
2470 // Multiply + accumulate
2471 def t2SMLAL : T2MlaLong<0b100, 0b0000,
2472                   (outs rGPR:$RdLo, rGPR:$RdHi),
2473                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2474                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2475                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2476
2477 def t2UMLAL : T2MlaLong<0b110, 0b0000,
2478                   (outs rGPR:$RdLo, rGPR:$RdHi),
2479                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2480                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2481                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2482
2483 def t2UMAAL : T2MulLong<0b110, 0b0110,
2484                   (outs rGPR:$RdLo, rGPR:$RdHi),
2485                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2486                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2487           Requires<[IsThumb2, HasThumb2DSP]>;
2488 } // neverHasSideEffects
2489
2490 // Rounding variants of the below included for disassembly only
2491
2492 // Most significant word multiply
2493 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2494                   "smmul", "\t$Rd, $Rn, $Rm",
2495                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2496           Requires<[IsThumb2, HasThumb2DSP]> {
2497   let Inst{31-27} = 0b11111;
2498   let Inst{26-23} = 0b0110;
2499   let Inst{22-20} = 0b101;
2500   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2501   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2502 }
2503
2504 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2505                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2506           Requires<[IsThumb2, HasThumb2DSP]> {
2507   let Inst{31-27} = 0b11111;
2508   let Inst{26-23} = 0b0110;
2509   let Inst{22-20} = 0b101;
2510   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2511   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2512 }
2513
2514 def t2SMMLA : T2FourReg<
2515         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2516                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2517                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2518               Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2519   let Inst{31-27} = 0b11111;
2520   let Inst{26-23} = 0b0110;
2521   let Inst{22-20} = 0b101;
2522   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2523 }
2524
2525 def t2SMMLAR: T2FourReg<
2526         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2527                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2528           Requires<[IsThumb2, HasThumb2DSP]> {
2529   let Inst{31-27} = 0b11111;
2530   let Inst{26-23} = 0b0110;
2531   let Inst{22-20} = 0b101;
2532   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2533 }
2534
2535 def t2SMMLS: T2FourReg<
2536         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2537                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2538                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2539              Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2540   let Inst{31-27} = 0b11111;
2541   let Inst{26-23} = 0b0110;
2542   let Inst{22-20} = 0b110;
2543   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2544 }
2545
2546 def t2SMMLSR:T2FourReg<
2547         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2548                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2549           Requires<[IsThumb2, HasThumb2DSP]> {
2550   let Inst{31-27} = 0b11111;
2551   let Inst{26-23} = 0b0110;
2552   let Inst{22-20} = 0b110;
2553   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2554 }
2555
2556 multiclass T2I_smul<string opc, PatFrag opnode> {
2557   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2558               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2559               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2560                                       (sext_inreg rGPR:$Rm, i16)))]>,
2561           Requires<[IsThumb2, HasThumb2DSP]> {
2562     let Inst{31-27} = 0b11111;
2563     let Inst{26-23} = 0b0110;
2564     let Inst{22-20} = 0b001;
2565     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2566     let Inst{7-6} = 0b00;
2567     let Inst{5-4} = 0b00;
2568   }
2569
2570   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2571               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2572               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2573                                       (sra rGPR:$Rm, (i32 16))))]>,
2574           Requires<[IsThumb2, HasThumb2DSP]> {
2575     let Inst{31-27} = 0b11111;
2576     let Inst{26-23} = 0b0110;
2577     let Inst{22-20} = 0b001;
2578     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2579     let Inst{7-6} = 0b00;
2580     let Inst{5-4} = 0b01;
2581   }
2582
2583   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2584               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2585               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2586                                       (sext_inreg rGPR:$Rm, i16)))]>,
2587           Requires<[IsThumb2, HasThumb2DSP]> {
2588     let Inst{31-27} = 0b11111;
2589     let Inst{26-23} = 0b0110;
2590     let Inst{22-20} = 0b001;
2591     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2592     let Inst{7-6} = 0b00;
2593     let Inst{5-4} = 0b10;
2594   }
2595
2596   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2597               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2598               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2599                                       (sra rGPR:$Rm, (i32 16))))]>,
2600           Requires<[IsThumb2, HasThumb2DSP]> {
2601     let Inst{31-27} = 0b11111;
2602     let Inst{26-23} = 0b0110;
2603     let Inst{22-20} = 0b001;
2604     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2605     let Inst{7-6} = 0b00;
2606     let Inst{5-4} = 0b11;
2607   }
2608
2609   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2610               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2611               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2612                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2613           Requires<[IsThumb2, HasThumb2DSP]> {
2614     let Inst{31-27} = 0b11111;
2615     let Inst{26-23} = 0b0110;
2616     let Inst{22-20} = 0b011;
2617     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2618     let Inst{7-6} = 0b00;
2619     let Inst{5-4} = 0b00;
2620   }
2621
2622   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2623               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2624               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2625                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2626           Requires<[IsThumb2, HasThumb2DSP]> {
2627     let Inst{31-27} = 0b11111;
2628     let Inst{26-23} = 0b0110;
2629     let Inst{22-20} = 0b011;
2630     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2631     let Inst{7-6} = 0b00;
2632     let Inst{5-4} = 0b01;
2633   }
2634 }
2635
2636
2637 multiclass T2I_smla<string opc, PatFrag opnode> {
2638   def BB : T2FourReg<
2639         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2640               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2641               [(set rGPR:$Rd, (add rGPR:$Ra,
2642                                (opnode (sext_inreg rGPR:$Rn, i16),
2643                                        (sext_inreg rGPR:$Rm, i16))))]>,
2644            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2645     let Inst{31-27} = 0b11111;
2646     let Inst{26-23} = 0b0110;
2647     let Inst{22-20} = 0b001;
2648     let Inst{7-6} = 0b00;
2649     let Inst{5-4} = 0b00;
2650   }
2651
2652   def BT : T2FourReg<
2653        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2654              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2655              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2656                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2657            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2658     let Inst{31-27} = 0b11111;
2659     let Inst{26-23} = 0b0110;
2660     let Inst{22-20} = 0b001;
2661     let Inst{7-6} = 0b00;
2662     let Inst{5-4} = 0b01;
2663   }
2664
2665   def TB : T2FourReg<
2666         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2667               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2668               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2669                                                (sext_inreg rGPR:$Rm, i16))))]>,
2670            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2671     let Inst{31-27} = 0b11111;
2672     let Inst{26-23} = 0b0110;
2673     let Inst{22-20} = 0b001;
2674     let Inst{7-6} = 0b00;
2675     let Inst{5-4} = 0b10;
2676   }
2677
2678   def TT : T2FourReg<
2679         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2680               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2681              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2682                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2683            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2684     let Inst{31-27} = 0b11111;
2685     let Inst{26-23} = 0b0110;
2686     let Inst{22-20} = 0b001;
2687     let Inst{7-6} = 0b00;
2688     let Inst{5-4} = 0b11;
2689   }
2690
2691   def WB : T2FourReg<
2692         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2693               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2694               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2695                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2696            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2697     let Inst{31-27} = 0b11111;
2698     let Inst{26-23} = 0b0110;
2699     let Inst{22-20} = 0b011;
2700     let Inst{7-6} = 0b00;
2701     let Inst{5-4} = 0b00;
2702   }
2703
2704   def WT : T2FourReg<
2705         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2706               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2707               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2708                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2709            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2710     let Inst{31-27} = 0b11111;
2711     let Inst{26-23} = 0b0110;
2712     let Inst{22-20} = 0b011;
2713     let Inst{7-6} = 0b00;
2714     let Inst{5-4} = 0b01;
2715   }
2716 }
2717
2718 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2719 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2720
2721 // Halfword multiple accumulate long: SMLAL<x><y>
2722 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2723          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2724            [/* For disassembly only; pattern left blank */]>,
2725           Requires<[IsThumb2, HasThumb2DSP]>;
2726 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2727          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2728            [/* For disassembly only; pattern left blank */]>,
2729           Requires<[IsThumb2, HasThumb2DSP]>;
2730 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2731          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2732            [/* For disassembly only; pattern left blank */]>,
2733           Requires<[IsThumb2, HasThumb2DSP]>;
2734 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2735          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2736            [/* For disassembly only; pattern left blank */]>,
2737           Requires<[IsThumb2, HasThumb2DSP]>;
2738
2739 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2740 def t2SMUAD: T2ThreeReg_mac<
2741             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2742             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2743           Requires<[IsThumb2, HasThumb2DSP]> {
2744   let Inst{15-12} = 0b1111;
2745 }
2746 def t2SMUADX:T2ThreeReg_mac<
2747             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2748             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2749           Requires<[IsThumb2, HasThumb2DSP]> {
2750   let Inst{15-12} = 0b1111;
2751 }
2752 def t2SMUSD: T2ThreeReg_mac<
2753             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2754             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2755           Requires<[IsThumb2, HasThumb2DSP]> {
2756   let Inst{15-12} = 0b1111;
2757 }
2758 def t2SMUSDX:T2ThreeReg_mac<
2759             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2760             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2761           Requires<[IsThumb2, HasThumb2DSP]> {
2762   let Inst{15-12} = 0b1111;
2763 }
2764 def t2SMLAD   : T2FourReg_mac<
2765             0, 0b010, 0b0000, (outs rGPR:$Rd),
2766             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2767             "\t$Rd, $Rn, $Rm, $Ra", []>,
2768           Requires<[IsThumb2, HasThumb2DSP]>;
2769 def t2SMLADX  : T2FourReg_mac<
2770             0, 0b010, 0b0001, (outs rGPR:$Rd),
2771             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2772             "\t$Rd, $Rn, $Rm, $Ra", []>,
2773           Requires<[IsThumb2, HasThumb2DSP]>;
2774 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2775             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2776             "\t$Rd, $Rn, $Rm, $Ra", []>,
2777           Requires<[IsThumb2, HasThumb2DSP]>;
2778 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2779             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2780             "\t$Rd, $Rn, $Rm, $Ra", []>,
2781           Requires<[IsThumb2, HasThumb2DSP]>;
2782 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2783                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2784                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2785           Requires<[IsThumb2, HasThumb2DSP]>;
2786 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2787                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2788                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2789           Requires<[IsThumb2, HasThumb2DSP]>;
2790 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2791                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2792                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2793           Requires<[IsThumb2, HasThumb2DSP]>;
2794 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2795                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2796                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2797           Requires<[IsThumb2, HasThumb2DSP]>;
2798
2799 //===----------------------------------------------------------------------===//
2800 //  Division Instructions.
2801 //  Signed and unsigned division on v7-M
2802 //
2803 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2804                  "sdiv", "\t$Rd, $Rn, $Rm",
2805                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2806                  Requires<[HasDivide, IsThumb2]> {
2807   let Inst{31-27} = 0b11111;
2808   let Inst{26-21} = 0b011100;
2809   let Inst{20} = 0b1;
2810   let Inst{15-12} = 0b1111;
2811   let Inst{7-4} = 0b1111;
2812 }
2813
2814 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2815                  "udiv", "\t$Rd, $Rn, $Rm",
2816                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2817                  Requires<[HasDivide, IsThumb2]> {
2818   let Inst{31-27} = 0b11111;
2819   let Inst{26-21} = 0b011101;
2820   let Inst{20} = 0b1;
2821   let Inst{15-12} = 0b1111;
2822   let Inst{7-4} = 0b1111;
2823 }
2824
2825 //===----------------------------------------------------------------------===//
2826 //  Misc. Arithmetic Instructions.
2827 //
2828
2829 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2830       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2831   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2832   let Inst{31-27} = 0b11111;
2833   let Inst{26-22} = 0b01010;
2834   let Inst{21-20} = op1;
2835   let Inst{15-12} = 0b1111;
2836   let Inst{7-6} = 0b10;
2837   let Inst{5-4} = op2;
2838   let Rn{3-0} = Rm;
2839 }
2840
2841 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2842                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>,
2843                     Sched<[WriteALU]>;
2844
2845 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2846                       "rbit", "\t$Rd, $Rm",
2847                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>,
2848                       Sched<[WriteALU]>;
2849
2850 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2851                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>,
2852                  Sched<[WriteALU]>;
2853
2854 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2855                        "rev16", ".w\t$Rd, $Rm",
2856                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>,
2857                 Sched<[WriteALU]>;
2858
2859 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2860                        "revsh", ".w\t$Rd, $Rm",
2861                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>,
2862                  Sched<[WriteALU]>;
2863
2864 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2865                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2866             (t2REVSH rGPR:$Rm)>;
2867
2868 def t2PKHBT : T2ThreeReg<
2869             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2870                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2871                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2872                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2873                                            0xFFFF0000)))]>,
2874                   Requires<[HasT2ExtractPack, IsThumb2]>,
2875                   Sched<[WriteALUsi, ReadALU]> {
2876   let Inst{31-27} = 0b11101;
2877   let Inst{26-25} = 0b01;
2878   let Inst{24-20} = 0b01100;
2879   let Inst{5} = 0; // BT form
2880   let Inst{4} = 0;
2881
2882   bits<5> sh;
2883   let Inst{14-12} = sh{4-2};
2884   let Inst{7-6}   = sh{1-0};
2885 }
2886
2887 // Alternate cases for PKHBT where identities eliminate some nodes.
2888 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2889             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2890             Requires<[HasT2ExtractPack, IsThumb2]>;
2891 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2892             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2893             Requires<[HasT2ExtractPack, IsThumb2]>;
2894
2895 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2896 // will match the pattern below.
2897 def t2PKHTB : T2ThreeReg<
2898                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2899                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2900                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2901                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2902                                             0xFFFF)))]>,
2903                   Requires<[HasT2ExtractPack, IsThumb2]>,
2904                   Sched<[WriteALUsi, ReadALU]> {
2905   let Inst{31-27} = 0b11101;
2906   let Inst{26-25} = 0b01;
2907   let Inst{24-20} = 0b01100;
2908   let Inst{5} = 1; // TB form
2909   let Inst{4} = 0;
2910
2911   bits<5> sh;
2912   let Inst{14-12} = sh{4-2};
2913   let Inst{7-6}   = sh{1-0};
2914 }
2915
2916 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2917 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2918 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2919             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2920             Requires<[HasT2ExtractPack, IsThumb2]>;
2921 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2922                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2923             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2924             Requires<[HasT2ExtractPack, IsThumb2]>;
2925
2926 //===----------------------------------------------------------------------===//
2927 //  Comparison Instructions...
2928 //
2929 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2930                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2931                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2932
2933 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2934             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2935 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2936             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2937 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2938             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2939
2940 let isCompare = 1, Defs = [CPSR] in {
2941    // shifted imm
2942    def t2CMNri : T2OneRegCmpImm<
2943                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
2944                 "cmn", ".w\t$Rn, $imm",
2945                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]>,
2946                 Sched<[WriteCMP, ReadALU]> {
2947      let Inst{31-27} = 0b11110;
2948      let Inst{25} = 0;
2949      let Inst{24-21} = 0b1000;
2950      let Inst{20} = 1; // The S bit.
2951      let Inst{15} = 0;
2952      let Inst{11-8} = 0b1111; // Rd
2953    }
2954    // register
2955    def t2CMNzrr : T2TwoRegCmp<
2956                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
2957                 "cmn", ".w\t$Rn, $Rm",
2958                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2959                   GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
2960      let Inst{31-27} = 0b11101;
2961      let Inst{26-25} = 0b01;
2962      let Inst{24-21} = 0b1000;
2963      let Inst{20} = 1; // The S bit.
2964      let Inst{14-12} = 0b000; // imm3
2965      let Inst{11-8} = 0b1111; // Rd
2966      let Inst{7-6} = 0b00; // imm2
2967      let Inst{5-4} = 0b00; // type
2968    }
2969    // shifted register
2970    def t2CMNzrs : T2OneRegCmpShiftedReg<
2971                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
2972                 "cmn", ".w\t$Rn, $ShiftedRm",
2973                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2974                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
2975                   Sched<[WriteCMPsi, ReadALU, ReadALU]> {
2976      let Inst{31-27} = 0b11101;
2977      let Inst{26-25} = 0b01;
2978      let Inst{24-21} = 0b1000;
2979      let Inst{20} = 1; // The S bit.
2980      let Inst{11-8} = 0b1111; // Rd
2981    }
2982 }
2983
2984 // Assembler aliases w/o the ".w" suffix.
2985 // No alias here for 'rr' version as not all instantiations of this multiclass
2986 // want one (CMP in particular, does not).
2987 def : t2InstAlias<"cmn${p} $Rn, $imm",
2988    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
2989 def : t2InstAlias<"cmn${p} $Rn, $shift",
2990    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
2991
2992 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2993             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2994
2995 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
2996             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2997
2998 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2999                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3000                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
3001 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
3002                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3003                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
3004
3005 // Conditional moves
3006 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3007 // a two-value operand where a dag node expects two operands. :(
3008 let neverHasSideEffects = 1 in {
3009
3010 let isCommutable = 1, isSelect = 1 in
3011 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
3012                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
3013                             4, IIC_iCMOVr,
3014    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3015                 RegConstraint<"$false = $Rd">,
3016                 Sched<[WriteALU]>;
3017
3018 let isMoveImm = 1 in
3019 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
3020                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
3021                    4, IIC_iCMOVi,
3022 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3023                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3024
3025 // FIXME: Pseudo-ize these. For now, just mark codegen only.
3026 let isCodeGenOnly = 1 in {
3027 let isMoveImm = 1 in
3028 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
3029                       IIC_iCMOVi,
3030                       "movw", "\t$Rd, $imm", []>,
3031                       RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3032   let Inst{31-27} = 0b11110;
3033   let Inst{25} = 1;
3034   let Inst{24-21} = 0b0010;
3035   let Inst{20} = 0; // The S bit.
3036   let Inst{15} = 0;
3037
3038   bits<4> Rd;
3039   bits<16> imm;
3040
3041   let Inst{11-8}  = Rd;
3042   let Inst{19-16} = imm{15-12};
3043   let Inst{26}    = imm{11};
3044   let Inst{14-12} = imm{10-8};
3045   let Inst{7-0}   = imm{7-0};
3046 }
3047
3048 let isMoveImm = 1 in
3049 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
3050                                (ins rGPR:$false, i32imm:$src, pred:$p),
3051                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
3052
3053 let isMoveImm = 1 in
3054 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
3055                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
3056 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
3057                    imm:$cc, CCR:$ccr))*/]>,
3058                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3059   let Inst{31-27} = 0b11110;
3060   let Inst{25} = 0;
3061   let Inst{24-21} = 0b0011;
3062   let Inst{20} = 0; // The S bit.
3063   let Inst{19-16} = 0b1111; // Rn
3064   let Inst{15} = 0;
3065 }
3066
3067 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
3068                    string opc, string asm, list<dag> pattern>
3069   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern>, Sched<[WriteALU]> {
3070   let Inst{31-27} = 0b11101;
3071   let Inst{26-25} = 0b01;
3072   let Inst{24-21} = 0b0010;
3073   let Inst{20} = 0; // The S bit.
3074   let Inst{19-16} = 0b1111; // Rn
3075   let Inst{5-4} = opcod; // Shift type.
3076 }
3077 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
3078                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3079                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
3080                  RegConstraint<"$false = $Rd">;
3081 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
3082                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3083                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
3084                  RegConstraint<"$false = $Rd">;
3085 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
3086                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3087                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
3088                  RegConstraint<"$false = $Rd">;
3089 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
3090                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3091                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
3092                  RegConstraint<"$false = $Rd">;
3093 } // isCodeGenOnly = 1
3094
3095 } // neverHasSideEffects
3096
3097 //===----------------------------------------------------------------------===//
3098 // Atomic operations intrinsics
3099 //
3100
3101 // memory barriers protect the atomic sequences
3102 let hasSideEffects = 1 in {
3103 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3104                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3105                   Requires<[IsThumb, HasDB]> {
3106   bits<4> opt;
3107   let Inst{31-4} = 0xf3bf8f5;
3108   let Inst{3-0} = opt;
3109 }
3110 }
3111
3112 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3113                   "dsb", "\t$opt", []>,
3114                   Requires<[IsThumb, HasDB]> {
3115   bits<4> opt;
3116   let Inst{31-4} = 0xf3bf8f4;
3117   let Inst{3-0} = opt;
3118 }
3119
3120 def t2ISB : AInoP<(outs), (ins instsyncb_opt:$opt), ThumbFrm, NoItinerary,
3121                   "isb", "\t$opt",
3122                   []>, Requires<[IsThumb, HasDB]> {
3123   bits<4> opt;
3124   let Inst{31-4} = 0xf3bf8f6;
3125   let Inst{3-0} = opt;
3126 }
3127
3128 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3129                 InstrItinClass itin, string opc, string asm, string cstr,
3130                 list<dag> pattern, bits<4> rt2 = 0b1111>
3131   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3132   let Inst{31-27} = 0b11101;
3133   let Inst{26-20} = 0b0001101;
3134   let Inst{11-8} = rt2;
3135   let Inst{7-6} = 0b01;
3136   let Inst{5-4} = opcod;
3137   let Inst{3-0} = 0b1111;
3138
3139   bits<4> addr;
3140   bits<4> Rt;
3141   let Inst{19-16} = addr;
3142   let Inst{15-12} = Rt;
3143 }
3144 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3145                 InstrItinClass itin, string opc, string asm, string cstr,
3146                 list<dag> pattern, bits<4> rt2 = 0b1111>
3147   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3148   let Inst{31-27} = 0b11101;
3149   let Inst{26-20} = 0b0001100;
3150   let Inst{11-8} = rt2;
3151   let Inst{7-6} = 0b01;
3152   let Inst{5-4} = opcod;
3153
3154   bits<4> Rd;
3155   bits<4> addr;
3156   bits<4> Rt;
3157   let Inst{3-0}  = Rd;
3158   let Inst{19-16} = addr;
3159   let Inst{15-12} = Rt;
3160 }
3161
3162 let mayLoad = 1 in {
3163 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3164                          AddrModeNone, 4, NoItinerary,
3165                          "ldrexb", "\t$Rt, $addr", "", []>;
3166 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3167                          AddrModeNone, 4, NoItinerary,
3168                          "ldrexh", "\t$Rt, $addr", "", []>;
3169 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3170                        AddrModeNone, 4, NoItinerary,
3171                        "ldrex", "\t$Rt, $addr", "", []> {
3172   bits<4> Rt;
3173   bits<12> addr;
3174   let Inst{31-27} = 0b11101;
3175   let Inst{26-20} = 0b0000101;
3176   let Inst{19-16} = addr{11-8};
3177   let Inst{15-12} = Rt;
3178   let Inst{11-8} = 0b1111;
3179   let Inst{7-0} = addr{7-0};
3180 }
3181 let hasExtraDefRegAllocReq = 1 in
3182 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3183                          (ins addr_offset_none:$addr),
3184                          AddrModeNone, 4, NoItinerary,
3185                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3186                          [], {?, ?, ?, ?}> {
3187   bits<4> Rt2;
3188   let Inst{11-8} = Rt2;
3189 }
3190 }
3191
3192 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3193 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3194                          (ins rGPR:$Rt, addr_offset_none:$addr),
3195                          AddrModeNone, 4, NoItinerary,
3196                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3197 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3198                          (ins rGPR:$Rt, addr_offset_none:$addr),
3199                          AddrModeNone, 4, NoItinerary,
3200                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3201 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3202                              t2addrmode_imm0_1020s4:$addr),
3203                   AddrModeNone, 4, NoItinerary,
3204                   "strex", "\t$Rd, $Rt, $addr", "",
3205                   []> {
3206   bits<4> Rd;
3207   bits<4> Rt;
3208   bits<12> addr;
3209   let Inst{31-27} = 0b11101;
3210   let Inst{26-20} = 0b0000100;
3211   let Inst{19-16} = addr{11-8};
3212   let Inst{15-12} = Rt;
3213   let Inst{11-8}  = Rd;
3214   let Inst{7-0} = addr{7-0};
3215 }
3216 let hasExtraSrcRegAllocReq = 1 in
3217 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3218                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3219                          AddrModeNone, 4, NoItinerary,
3220                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3221                          {?, ?, ?, ?}> {
3222   bits<4> Rt2;
3223   let Inst{11-8} = Rt2;
3224 }
3225 }
3226
3227 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3228             Requires<[IsThumb2, HasV7]>  {
3229   let Inst{31-16} = 0xf3bf;
3230   let Inst{15-14} = 0b10;
3231   let Inst{13} = 0;
3232   let Inst{12} = 0;
3233   let Inst{11-8} = 0b1111;
3234   let Inst{7-4} = 0b0010;
3235   let Inst{3-0} = 0b1111;
3236 }
3237
3238 //===----------------------------------------------------------------------===//
3239 // SJLJ Exception handling intrinsics
3240 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3241 //   address and save #0 in R0 for the non-longjmp case.
3242 //   Since by its nature we may be coming from some other function to get
3243 //   here, and we're using the stack frame for the containing function to
3244 //   save/restore registers, we can't keep anything live in regs across
3245 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3246 //   when we get here from a longjmp(). We force everything out of registers
3247 //   except for our own input by listing the relevant registers in Defs. By
3248 //   doing so, we also cause the prologue/epilogue code to actively preserve
3249 //   all of the callee-saved resgisters, which is exactly what we want.
3250 //   $val is a scratch register for our use.
3251 let Defs =
3252   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3253     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3254   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3255   usesCustomInserter = 1 in {
3256   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3257                                AddrModeNone, 0, NoItinerary, "", "",
3258                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3259                              Requires<[IsThumb2, HasVFP2]>;
3260 }
3261
3262 let Defs =
3263   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3264   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3265   usesCustomInserter = 1 in {
3266   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3267                                AddrModeNone, 0, NoItinerary, "", "",
3268                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3269                                   Requires<[IsThumb2, NoVFP]>;
3270 }
3271
3272
3273 //===----------------------------------------------------------------------===//
3274 // Control-Flow Instructions
3275 //
3276
3277 // FIXME: remove when we have a way to marking a MI with these properties.
3278 // FIXME: Should pc be an implicit operand like PICADD, etc?
3279 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3280     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3281 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3282                                                    reglist:$regs, variable_ops),
3283                               4, IIC_iLoad_mBr, [],
3284             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3285                          RegConstraint<"$Rn = $wb">;
3286
3287 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3288 let isPredicable = 1 in
3289 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3290                  "b", ".w\t$target",
3291                  [(br bb:$target)]>, Sched<[WriteBr]> {
3292   let Inst{31-27} = 0b11110;
3293   let Inst{15-14} = 0b10;
3294   let Inst{12} = 1;
3295
3296   bits<24> target;
3297   let Inst{26} = target{19};
3298   let Inst{11} = target{18};
3299   let Inst{13} = target{17};
3300   let Inst{25-16} = target{20-11};
3301   let Inst{10-0} = target{10-0};
3302   let DecoderMethod = "DecodeT2BInstruction";
3303 }
3304
3305 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3306 def t2BR_JT : t2PseudoInst<(outs),
3307           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3308            0, IIC_Br,
3309           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>,
3310           Sched<[WriteBr]>;
3311
3312 // FIXME: Add a non-pc based case that can be predicated.
3313 def t2TBB_JT : t2PseudoInst<(outs),
3314         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>,
3315         Sched<[WriteBr]>;
3316
3317 def t2TBH_JT : t2PseudoInst<(outs),
3318         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>,
3319         Sched<[WriteBr]>;
3320
3321 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3322                     "tbb", "\t$addr", []>, Sched<[WriteBrTbl]> {
3323   bits<4> Rn;
3324   bits<4> Rm;
3325   let Inst{31-20} = 0b111010001101;
3326   let Inst{19-16} = Rn;
3327   let Inst{15-5} = 0b11110000000;
3328   let Inst{4} = 0; // B form
3329   let Inst{3-0} = Rm;
3330
3331   let DecoderMethod = "DecodeThumbTableBranch";
3332 }
3333
3334 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3335                    "tbh", "\t$addr", []>, Sched<[WriteBrTbl]> {
3336   bits<4> Rn;
3337   bits<4> Rm;
3338   let Inst{31-20} = 0b111010001101;
3339   let Inst{19-16} = Rn;
3340   let Inst{15-5} = 0b11110000000;
3341   let Inst{4} = 1; // H form
3342   let Inst{3-0} = Rm;
3343
3344   let DecoderMethod = "DecodeThumbTableBranch";
3345 }
3346 } // isNotDuplicable, isIndirectBranch
3347
3348 } // isBranch, isTerminator, isBarrier
3349
3350 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3351 // a two-value operand where a dag node expects ", "two operands. :(
3352 let isBranch = 1, isTerminator = 1 in
3353 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3354                 "b", ".w\t$target",
3355                 [/*(ARMbrcond bb:$target, imm:$cc)*/]>, Sched<[WriteBr]> {
3356   let Inst{31-27} = 0b11110;
3357   let Inst{15-14} = 0b10;
3358   let Inst{12} = 0;
3359
3360   bits<4> p;
3361   let Inst{25-22} = p;
3362
3363   bits<21> target;
3364   let Inst{26} = target{20};
3365   let Inst{11} = target{19};
3366   let Inst{13} = target{18};
3367   let Inst{21-16} = target{17-12};
3368   let Inst{10-0} = target{11-1};
3369
3370   let DecoderMethod = "DecodeThumb2BCCInstruction";
3371 }
3372
3373 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3374 // it goes here.
3375 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3376   // IOS version.
3377   let Uses = [SP] in
3378   def tTAILJMPd: tPseudoExpand<(outs),
3379                    (ins uncondbrtarget:$dst, pred:$p),
3380                    4, IIC_Br, [],
3381                    (t2B uncondbrtarget:$dst, pred:$p)>,
3382                  Requires<[IsThumb2, IsIOS]>, Sched<[WriteBr]>;
3383 }
3384
3385 // IT block
3386 let Defs = [ITSTATE] in
3387 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3388                     AddrModeNone, 2,  IIC_iALUx,
3389                     "it$mask\t$cc", "", []> {
3390   // 16-bit instruction.
3391   let Inst{31-16} = 0x0000;
3392   let Inst{15-8} = 0b10111111;
3393
3394   bits<4> cc;
3395   bits<4> mask;
3396   let Inst{7-4} = cc;
3397   let Inst{3-0} = mask;
3398
3399   let DecoderMethod = "DecodeIT";
3400 }
3401
3402 // Branch and Exchange Jazelle -- for disassembly only
3403 // Rm = Inst{19-16}
3404 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []>,
3405     Sched<[WriteBr]> {
3406   bits<4> func;
3407   let Inst{31-27} = 0b11110;
3408   let Inst{26} = 0;
3409   let Inst{25-20} = 0b111100;
3410   let Inst{19-16} = func;
3411   let Inst{15-0} = 0b1000111100000000;
3412 }
3413
3414 // Compare and branch on zero / non-zero
3415 let isBranch = 1, isTerminator = 1 in {
3416   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3417                   "cbz\t$Rn, $target", []>,
3418               T1Misc<{0,0,?,1,?,?,?}>,
3419               Requires<[IsThumb2]>, Sched<[WriteBr]> {
3420     // A8.6.27
3421     bits<6> target;
3422     bits<3> Rn;
3423     let Inst{9}   = target{5};
3424     let Inst{7-3} = target{4-0};
3425     let Inst{2-0} = Rn;
3426   }
3427
3428   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3429                   "cbnz\t$Rn, $target", []>,
3430               T1Misc<{1,0,?,1,?,?,?}>,
3431               Requires<[IsThumb2]>, Sched<[WriteBr]> {
3432     // A8.6.27
3433     bits<6> target;
3434     bits<3> Rn;
3435     let Inst{9}   = target{5};
3436     let Inst{7-3} = target{4-0};
3437     let Inst{2-0} = Rn;
3438   }
3439 }
3440
3441
3442 // Change Processor State is a system instruction.
3443 // FIXME: Since the asm parser has currently no clean way to handle optional
3444 // operands, create 3 versions of the same instruction. Once there's a clean
3445 // framework to represent optional operands, change this behavior.
3446 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3447             !strconcat("cps", asm_op), []> {
3448   bits<2> imod;
3449   bits<3> iflags;
3450   bits<5> mode;
3451   bit M;
3452
3453   let Inst{31-11} = 0b111100111010111110000;
3454   let Inst{10-9}  = imod;
3455   let Inst{8}     = M;
3456   let Inst{7-5}   = iflags;
3457   let Inst{4-0}   = mode;
3458   let DecoderMethod = "DecodeT2CPSInstruction";
3459 }
3460
3461 let M = 1 in
3462   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3463                       "$imod.w\t$iflags, $mode">;
3464 let mode = 0, M = 0 in
3465   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3466                       "$imod.w\t$iflags">;
3467 let imod = 0, iflags = 0, M = 1 in
3468   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3469
3470 // A6.3.4 Branches and miscellaneous control
3471 // Table A6-14 Change Processor State, and hint instructions
3472 def t2HINT : T2I<(outs), (ins imm0_4:$imm), NoItinerary, "hint", "\t$imm",[]> {
3473   bits<3> imm;
3474   let Inst{31-3} = 0b11110011101011111000000000000;
3475   let Inst{2-0} = imm;
3476 }
3477
3478 def : t2InstAlias<"hint$p.w $imm", (t2HINT imm0_4:$imm, pred:$p)>;
3479 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p)>;
3480 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p)>;
3481 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p)>;
3482 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p)>;
3483 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p)>;
3484
3485 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3486   bits<4> opt;
3487   let Inst{31-20} = 0b111100111010;
3488   let Inst{19-16} = 0b1111;
3489   let Inst{15-8} = 0b10000000;
3490   let Inst{7-4} = 0b1111;
3491   let Inst{3-0} = opt;
3492 }
3493
3494 // Secure Monitor Call is a system instruction.
3495 // Option = Inst{19-16}
3496 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3497                 []>, Requires<[IsThumb2, HasTrustZone]> {
3498   let Inst{31-27} = 0b11110;
3499   let Inst{26-20} = 0b1111111;
3500   let Inst{15-12} = 0b1000;
3501
3502   bits<4> opt;
3503   let Inst{19-16} = opt;
3504 }
3505
3506 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3507             string opc, string asm, list<dag> pattern>
3508   : T2I<oops, iops, itin, opc, asm, pattern> {
3509   bits<5> mode;
3510   let Inst{31-25} = 0b1110100;
3511   let Inst{24-23} = Op;
3512   let Inst{22} = 0;
3513   let Inst{21} = W;
3514   let Inst{20-16} = 0b01101;
3515   let Inst{15-5} = 0b11000000000;
3516   let Inst{4-0} = mode{4-0};
3517 }
3518
3519 // Store Return State is a system instruction.
3520 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3521                         "srsdb", "\tsp!, $mode", []>;
3522 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3523                      "srsdb","\tsp, $mode", []>;
3524 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3525                         "srsia","\tsp!, $mode", []>;
3526 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3527                      "srsia","\tsp, $mode", []>;
3528
3529
3530 def : t2InstAlias<"srsdb${p} $mode", (t2SRSDB imm0_31:$mode, pred:$p)>;
3531 def : t2InstAlias<"srsdb${p} $mode!", (t2SRSDB_UPD imm0_31:$mode, pred:$p)>;
3532
3533 def : t2InstAlias<"srsia${p} $mode", (t2SRSIA imm0_31:$mode, pred:$p)>;
3534 def : t2InstAlias<"srsia${p} $mode!", (t2SRSIA_UPD imm0_31:$mode, pred:$p)>;
3535
3536 // Return From Exception is a system instruction.
3537 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3538           string opc, string asm, list<dag> pattern>
3539   : T2I<oops, iops, itin, opc, asm, pattern> {
3540   let Inst{31-20} = op31_20{11-0};
3541
3542   bits<4> Rn;
3543   let Inst{19-16} = Rn;
3544   let Inst{15-0} = 0xc000;
3545 }
3546
3547 def t2RFEDBW : T2RFE<0b111010000011,
3548                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3549                    [/* For disassembly only; pattern left blank */]>;
3550 def t2RFEDB  : T2RFE<0b111010000001,
3551                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3552                    [/* For disassembly only; pattern left blank */]>;
3553 def t2RFEIAW : T2RFE<0b111010011011,
3554                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3555                    [/* For disassembly only; pattern left blank */]>;
3556 def t2RFEIA  : T2RFE<0b111010011001,
3557                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3558                    [/* For disassembly only; pattern left blank */]>;
3559
3560 //===----------------------------------------------------------------------===//
3561 // Non-Instruction Patterns
3562 //
3563
3564 // 32-bit immediate using movw + movt.
3565 // This is a single pseudo instruction to make it re-materializable.
3566 // FIXME: Remove this when we can do generalized remat.
3567 let isReMaterializable = 1, isMoveImm = 1 in
3568 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3569                             [(set rGPR:$dst, (i32 imm:$src))]>,
3570                             Requires<[IsThumb, HasV6T2]>;
3571
3572 // Pseudo instruction that combines movw + movt + add pc (if pic).
3573 // It also makes it possible to rematerialize the instructions.
3574 // FIXME: Remove this when we can do generalized remat and when machine licm
3575 // can properly the instructions.
3576 let isReMaterializable = 1 in {
3577 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3578                                 IIC_iMOVix2addpc,
3579                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3580                           Requires<[IsThumb2, UseMovt]>;
3581
3582 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3583                               IIC_iMOVix2,
3584                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3585                           Requires<[IsThumb2, UseMovt]>;
3586 }
3587
3588 // ConstantPool, GlobalAddress, and JumpTable
3589 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3590            Requires<[IsThumb2, DontUseMovt]>;
3591 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3592 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3593            Requires<[IsThumb2, UseMovt]>;
3594
3595 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3596             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3597
3598 // Pseudo instruction that combines ldr from constpool and add pc. This should
3599 // be expanded into two instructions late to allow if-conversion and
3600 // scheduling.
3601 let canFoldAsLoad = 1, isReMaterializable = 1 in
3602 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3603                    IIC_iLoadiALU,
3604               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3605                                            imm:$cp))]>,
3606                Requires<[IsThumb2]>;
3607
3608 // Pseudo isntruction that combines movs + predicated rsbmi
3609 // to implement integer ABS
3610 let usesCustomInserter = 1, Defs = [CPSR] in {
3611 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3612                        NoItinerary, []>, Requires<[IsThumb2]>;
3613 }
3614
3615 //===----------------------------------------------------------------------===//
3616 // Coprocessor load/store -- for disassembly only
3617 //
3618 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3619   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3620   let Inst{31-28} = op31_28;
3621   let Inst{27-25} = 0b110;
3622 }
3623
3624 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3625   def _OFFSET : T2CI<op31_28,
3626                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3627                      asm, "\t$cop, $CRd, $addr"> {
3628     bits<13> addr;
3629     bits<4> cop;
3630     bits<4> CRd;
3631     let Inst{24} = 1; // P = 1
3632     let Inst{23} = addr{8};
3633     let Inst{22} = Dbit;
3634     let Inst{21} = 0; // W = 0
3635     let Inst{20} = load;
3636     let Inst{19-16} = addr{12-9};
3637     let Inst{15-12} = CRd;
3638     let Inst{11-8} = cop;
3639     let Inst{7-0} = addr{7-0};
3640     let DecoderMethod = "DecodeCopMemInstruction";
3641   }
3642   def _PRE : T2CI<op31_28,
3643                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
3644                   asm, "\t$cop, $CRd, $addr!"> {
3645     bits<13> addr;
3646     bits<4> cop;
3647     bits<4> CRd;
3648     let Inst{24} = 1; // P = 1
3649     let Inst{23} = addr{8};
3650     let Inst{22} = Dbit;
3651     let Inst{21} = 1; // W = 1
3652     let Inst{20} = load;
3653     let Inst{19-16} = addr{12-9};
3654     let Inst{15-12} = CRd;
3655     let Inst{11-8} = cop;
3656     let Inst{7-0} = addr{7-0};
3657     let DecoderMethod = "DecodeCopMemInstruction";
3658   }
3659   def _POST: T2CI<op31_28,
3660                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3661                                postidx_imm8s4:$offset),
3662                  asm, "\t$cop, $CRd, $addr, $offset"> {
3663     bits<9> offset;
3664     bits<4> addr;
3665     bits<4> cop;
3666     bits<4> CRd;
3667     let Inst{24} = 0; // P = 0
3668     let Inst{23} = offset{8};
3669     let Inst{22} = Dbit;
3670     let Inst{21} = 1; // W = 1
3671     let Inst{20} = load;
3672     let Inst{19-16} = addr;
3673     let Inst{15-12} = CRd;
3674     let Inst{11-8} = cop;
3675     let Inst{7-0} = offset{7-0};
3676     let DecoderMethod = "DecodeCopMemInstruction";
3677   }
3678   def _OPTION : T2CI<op31_28, (outs),
3679                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3680                           coproc_option_imm:$option),
3681       asm, "\t$cop, $CRd, $addr, $option"> {
3682     bits<8> option;
3683     bits<4> addr;
3684     bits<4> cop;
3685     bits<4> CRd;
3686     let Inst{24} = 0; // P = 0
3687     let Inst{23} = 1; // U = 1
3688     let Inst{22} = Dbit;
3689     let Inst{21} = 0; // W = 0
3690     let Inst{20} = load;
3691     let Inst{19-16} = addr;
3692     let Inst{15-12} = CRd;
3693     let Inst{11-8} = cop;
3694     let Inst{7-0} = option;
3695     let DecoderMethod = "DecodeCopMemInstruction";
3696   }
3697 }
3698
3699 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3700 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3701 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3702 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3703 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3704 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3705 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3706 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3707
3708
3709 //===----------------------------------------------------------------------===//
3710 // Move between special register and ARM core register -- for disassembly only
3711 //
3712 // Move to ARM core register from Special Register
3713
3714 // A/R class MRS.
3715 //
3716 // A/R class can only move from CPSR or SPSR.
3717 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
3718                   []>, Requires<[IsThumb2,IsARClass]> {
3719   bits<4> Rd;
3720   let Inst{31-12} = 0b11110011111011111000;
3721   let Inst{11-8} = Rd;
3722   let Inst{7-0} = 0b0000;
3723 }
3724
3725 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3726
3727 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3728                    []>, Requires<[IsThumb2,IsARClass]> {
3729   bits<4> Rd;
3730   let Inst{31-12} = 0b11110011111111111000;
3731   let Inst{11-8} = Rd;
3732   let Inst{7-0} = 0b0000;
3733 }
3734
3735 // M class MRS.
3736 //
3737 // This MRS has a mask field in bits 7-0 and can take more values than
3738 // the A/R class (a full msr_mask).
3739 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3740                   "mrs", "\t$Rd, $mask", []>,
3741               Requires<[IsThumb,IsMClass]> {
3742   bits<4> Rd;
3743   bits<8> mask;
3744   let Inst{31-12} = 0b11110011111011111000;
3745   let Inst{11-8} = Rd;
3746   let Inst{19-16} = 0b1111;
3747   let Inst{7-0} = mask;
3748 }
3749
3750
3751 // Move from ARM core register to Special Register
3752 //
3753 // A/R class MSR.
3754 //
3755 // No need to have both system and application versions, the encodings are the
3756 // same and the assembly parser has no way to distinguish between them. The mask
3757 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3758 // the mask with the fields to be accessed in the special register.
3759 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3760                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3761                Requires<[IsThumb2,IsARClass]> {
3762   bits<5> mask;
3763   bits<4> Rn;
3764   let Inst{31-21} = 0b11110011100;
3765   let Inst{20}    = mask{4}; // R Bit
3766   let Inst{19-16} = Rn;
3767   let Inst{15-12} = 0b1000;
3768   let Inst{11-8}  = mask{3-0};
3769   let Inst{7-0}   = 0;
3770 }
3771
3772 // M class MSR.
3773 //
3774 // Move from ARM core register to Special Register
3775 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3776                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3777               Requires<[IsThumb,IsMClass]> {
3778   bits<12> SYSm;
3779   bits<4> Rn;
3780   let Inst{31-21} = 0b11110011100;
3781   let Inst{20}    = 0b0;
3782   let Inst{19-16} = Rn;
3783   let Inst{15-12} = 0b1000;
3784   let Inst{11-0}  = SYSm;
3785 }
3786
3787
3788 //===----------------------------------------------------------------------===//
3789 // Move between coprocessor and ARM core register
3790 //
3791
3792 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3793                   list<dag> pattern>
3794   : T2Cop<Op, oops, iops,
3795           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3796           pattern> {
3797   let Inst{27-24} = 0b1110;
3798   let Inst{20} = direction;
3799   let Inst{4} = 1;
3800
3801   bits<4> Rt;
3802   bits<4> cop;
3803   bits<3> opc1;
3804   bits<3> opc2;
3805   bits<4> CRm;
3806   bits<4> CRn;
3807
3808   let Inst{15-12} = Rt;
3809   let Inst{11-8}  = cop;
3810   let Inst{23-21} = opc1;
3811   let Inst{7-5}   = opc2;
3812   let Inst{3-0}   = CRm;
3813   let Inst{19-16} = CRn;
3814 }
3815
3816 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3817                    list<dag> pattern = []>
3818   : T2Cop<Op, (outs),
3819           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3820           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3821   let Inst{27-24} = 0b1100;
3822   let Inst{23-21} = 0b010;
3823   let Inst{20} = direction;
3824
3825   bits<4> Rt;
3826   bits<4> Rt2;
3827   bits<4> cop;
3828   bits<4> opc1;
3829   bits<4> CRm;
3830
3831   let Inst{15-12} = Rt;
3832   let Inst{19-16} = Rt2;
3833   let Inst{11-8}  = cop;
3834   let Inst{7-4}   = opc1;
3835   let Inst{3-0}   = CRm;
3836 }
3837
3838 /* from ARM core register to coprocessor */
3839 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3840            (outs),
3841            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3842                 c_imm:$CRm, imm0_7:$opc2),
3843            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3844                          imm:$CRm, imm:$opc2)]>;
3845 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3846                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3847                          c_imm:$CRm, 0)>;
3848 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3849              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3850                           c_imm:$CRm, imm0_7:$opc2),
3851              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3852                             imm:$CRm, imm:$opc2)]>;
3853 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3854                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3855                           c_imm:$CRm, 0)>;
3856
3857 /* from coprocessor to ARM core register */
3858 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3859              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3860                                   c_imm:$CRm, imm0_7:$opc2), []>;
3861 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3862                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3863                          c_imm:$CRm, 0)>;
3864
3865 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3866              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3867                                   c_imm:$CRm, imm0_7:$opc2), []>;
3868 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3869                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3870                           c_imm:$CRm, 0)>;
3871
3872 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3873               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3874
3875 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3876               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3877
3878
3879 /* from ARM core register to coprocessor */
3880 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3881                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3882                                        imm:$CRm)]>;
3883 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3884                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3885                                            GPR:$Rt2, imm:$CRm)]>;
3886 /* from coprocessor to ARM core register */
3887 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3888
3889 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3890
3891 //===----------------------------------------------------------------------===//
3892 // Other Coprocessor Instructions.
3893 //
3894
3895 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3896                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3897                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3898                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3899                                imm:$CRm, imm:$opc2)]> {
3900   let Inst{27-24} = 0b1110;
3901
3902   bits<4> opc1;
3903   bits<4> CRn;
3904   bits<4> CRd;
3905   bits<4> cop;
3906   bits<3> opc2;
3907   bits<4> CRm;
3908
3909   let Inst{3-0}   = CRm;
3910   let Inst{4}     = 0;
3911   let Inst{7-5}   = opc2;
3912   let Inst{11-8}  = cop;
3913   let Inst{15-12} = CRd;
3914   let Inst{19-16} = CRn;
3915   let Inst{23-20} = opc1;
3916 }
3917
3918 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3919                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3920                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3921                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3922                                   imm:$CRm, imm:$opc2)]> {
3923   let Inst{27-24} = 0b1110;
3924
3925   bits<4> opc1;
3926   bits<4> CRn;
3927   bits<4> CRd;
3928   bits<4> cop;
3929   bits<3> opc2;
3930   bits<4> CRm;
3931
3932   let Inst{3-0}   = CRm;
3933   let Inst{4}     = 0;
3934   let Inst{7-5}   = opc2;
3935   let Inst{11-8}  = cop;
3936   let Inst{15-12} = CRd;
3937   let Inst{19-16} = CRn;
3938   let Inst{23-20} = opc1;
3939 }
3940
3941
3942
3943 //===----------------------------------------------------------------------===//
3944 // Non-Instruction Patterns
3945 //
3946
3947 // SXT/UXT with no rotate
3948 let AddedComplexity = 16 in {
3949 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3950            Requires<[IsThumb2]>;
3951 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3952            Requires<[IsThumb2]>;
3953 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3954            Requires<[HasT2ExtractPack, IsThumb2]>;
3955 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3956             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3957            Requires<[HasT2ExtractPack, IsThumb2]>;
3958 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3959             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3960            Requires<[HasT2ExtractPack, IsThumb2]>;
3961 }
3962
3963 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3964            Requires<[IsThumb2]>;
3965 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3966            Requires<[IsThumb2]>;
3967 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3968             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3969            Requires<[HasT2ExtractPack, IsThumb2]>;
3970 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3971             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3972            Requires<[HasT2ExtractPack, IsThumb2]>;
3973
3974 // Atomic load/store patterns
3975 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3976             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3977 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3978             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3979 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3980             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3981 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3982             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3983 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3984             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3985 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3986             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3987 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3988             (t2LDRi12   t2addrmode_imm12:$addr)>;
3989 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3990             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3991 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3992             (t2LDRs     t2addrmode_so_reg:$addr)>;
3993 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3994             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3995 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3996             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3997 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3998             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3999 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
4000             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
4001 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
4002             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
4003 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
4004             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
4005 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
4006             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
4007 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
4008             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
4009 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
4010             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
4011
4012
4013 //===----------------------------------------------------------------------===//
4014 // Assembler aliases
4015 //
4016
4017 // Aliases for ADC without the ".w" optional width specifier.
4018 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
4019                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4020 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
4021                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4022                            pred:$p, cc_out:$s)>;
4023
4024 // Aliases for SBC without the ".w" optional width specifier.
4025 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
4026                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4027 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
4028                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4029                            pred:$p, cc_out:$s)>;
4030
4031 // Aliases for ADD without the ".w" optional width specifier.
4032 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4033         (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4034 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4035            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4036 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
4037               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4038 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
4039                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4040                            pred:$p, cc_out:$s)>;
4041 // ... and with the destination and source register combined.
4042 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4043       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4044 def : t2InstAlias<"add${p} $Rdn, $imm",
4045            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4046 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
4047             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4048 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
4049                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4050                            pred:$p, cc_out:$s)>;
4051
4052 // add w/ negative immediates is just a sub.
4053 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4054         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4055                  cc_out:$s)>;
4056 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4057            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4058 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4059       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4060                cc_out:$s)>;
4061 def : t2InstAlias<"add${p} $Rdn, $imm",
4062            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4063
4064 def : t2InstAlias<"add${s}${p}.w $Rd, $Rn, $imm",
4065         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4066                  cc_out:$s)>;
4067 def : t2InstAlias<"addw${p} $Rd, $Rn, $imm",
4068            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4069 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4070       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4071                cc_out:$s)>;
4072 def : t2InstAlias<"addw${p} $Rdn, $imm",
4073            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4074
4075
4076 // Aliases for SUB without the ".w" optional width specifier.
4077 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4078         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4079 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4080            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4081 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4082               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4083 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4084                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4085                            pred:$p, cc_out:$s)>;
4086 // ... and with the destination and source register combined.
4087 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4088       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4089 def : t2InstAlias<"sub${p} $Rdn, $imm",
4090            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4091 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4092             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4093 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4094             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4095 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4096                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4097                            pred:$p, cc_out:$s)>;
4098
4099 // Alias for compares without the ".w" optional width specifier.
4100 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4101                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4102 def : t2InstAlias<"teq${p} $Rn, $Rm",
4103                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4104 def : t2InstAlias<"tst${p} $Rn, $Rm",
4105                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4106
4107 // Memory barriers
4108 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb, HasDB]>;
4109 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb, HasDB]>;
4110 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb, HasDB]>;
4111
4112 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4113 // width specifier.
4114 def : t2InstAlias<"ldr${p} $Rt, $addr",
4115                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4116 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4117                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4118 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4119                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4120 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4121                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4122 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4123                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4124
4125 def : t2InstAlias<"ldr${p} $Rt, $addr",
4126                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4127 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4128                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4129 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4130                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4131 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4132                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4133 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4134                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4135
4136 def : t2InstAlias<"ldr${p} $Rt, $addr",
4137                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4138 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4139                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4140 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4141                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4142 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4143                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4144 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4145                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4146
4147 // Alias for MVN with(out) the ".w" optional width specifier.
4148 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4149            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4150 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4151            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4152 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4153            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4154
4155 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4156 // shift amount is zero (i.e., unspecified).
4157 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4158                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4159             Requires<[HasT2ExtractPack, IsThumb2]>;
4160 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4161                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4162             Requires<[HasT2ExtractPack, IsThumb2]>;
4163
4164 // PUSH/POP aliases for STM/LDM
4165 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4166 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4167 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4168 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4169
4170 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4171 def : t2InstAlias<"stm${p} $Rn, $regs",
4172                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4173 def : t2InstAlias<"stm${p} $Rn!, $regs",
4174                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4175
4176 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4177 def : t2InstAlias<"ldm${p} $Rn, $regs",
4178                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4179 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4180                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4181
4182 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4183 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4184                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4185 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4186                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4187
4188 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4189 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4190                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4191 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4192                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4193
4194 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4195 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4196 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4197 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4198
4199
4200 // Alias for RSB without the ".w" optional width specifier, and with optional
4201 // implied destination register.
4202 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4203            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4204 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4205            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4206 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4207            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4208 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4209            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4210                     cc_out:$s)>;
4211
4212 // SSAT/USAT optional shift operand.
4213 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4214                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4215 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4216                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4217
4218 // STM w/o the .w suffix.
4219 def : t2InstAlias<"stm${p} $Rn, $regs",
4220                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4221
4222 // Alias for STR, STRB, and STRH without the ".w" optional
4223 // width specifier.
4224 def : t2InstAlias<"str${p} $Rt, $addr",
4225                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4226 def : t2InstAlias<"strb${p} $Rt, $addr",
4227                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4228 def : t2InstAlias<"strh${p} $Rt, $addr",
4229                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4230
4231 def : t2InstAlias<"str${p} $Rt, $addr",
4232                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4233 def : t2InstAlias<"strb${p} $Rt, $addr",
4234                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4235 def : t2InstAlias<"strh${p} $Rt, $addr",
4236                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4237
4238 // Extend instruction optional rotate operand.
4239 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4240                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4241 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4242                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4243 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4244                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4245
4246 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4247                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4248 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4249                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4250 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4251                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4252 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4253                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4254 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4255                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4256
4257 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4258                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4259 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4260                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4261 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4262                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4263 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4264                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4265 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4266                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4267 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4268                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4269
4270 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4271                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4272 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4273                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4274
4275 // Extend instruction w/o the ".w" optional width specifier.
4276 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4277                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4278 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4279                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4280 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4281                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4282
4283 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4284                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4285 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4286                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4287 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4288                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4289
4290
4291 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4292 // for isel.
4293 def : t2InstAlias<"mov${p} $Rd, $imm",
4294                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4295 def : t2InstAlias<"mvn${p} $Rd, $imm",
4296                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4297 // Same for AND <--> BIC
4298 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4299                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4300                            pred:$p, cc_out:$s)>;
4301 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4302                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4303                            pred:$p, cc_out:$s)>;
4304 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4305                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4306                            pred:$p, cc_out:$s)>;
4307 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4308                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4309                            pred:$p, cc_out:$s)>;
4310 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4311 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4312                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4313                            pred:$p, cc_out:$s)>;
4314 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4315                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4316                            pred:$p, cc_out:$s)>;
4317 // Same for CMP <--> CMN via t2_so_imm_neg
4318 def : t2InstAlias<"cmp${p} $Rd, $imm",
4319                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4320 def : t2InstAlias<"cmn${p} $Rd, $imm",
4321                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4322
4323
4324 // Wide 'mul' encoding can be specified with only two operands.
4325 def : t2InstAlias<"mul${p} $Rn, $Rm",
4326                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4327
4328 // "neg" is and alias for "rsb rd, rn, #0"
4329 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4330                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4331
4332 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4333 // these, unfortunately.
4334 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4335                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4336 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4337                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4338
4339 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4340                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4341 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4342                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4343
4344 // ADR w/o the .w suffix
4345 def : t2InstAlias<"adr${p} $Rd, $addr",
4346                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4347
4348 // LDR(literal) w/ alternate [pc, #imm] syntax.
4349 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4350                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4351 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4352                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4353 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4354                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4355 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4356                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4357 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4358                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4359     // Version w/ the .w suffix.
4360 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4361                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4362 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4363                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4364 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4365                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4366 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4367                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4368 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4369                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4370
4371 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4372                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;