lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred : Operand<i32> {
  16   let PrintMethod = "printMandatoryPredicateOperand";
  17 }
  18
  19 // IT block condition mask
  20 def it_mask : Operand<i32> {
  21   let PrintMethod = "printThumbITMask";
  22 }
  23
  24 // Shifted operands. No register controlled shifts for Thumb2.
  25 // Note: We do not support rrx shifted operands yet.
  26 def t2_so_reg : Operand<i32>,    // reg imm
  27                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  28                                [shl,srl,sra,rotr]> {
  29   let EncoderMethod = "getT2SORegOpValue";
  30   let PrintMethod = "printT2SOOperand";
  31   let MIOperandInfo = (ops rGPR, i32imm);
  32 }
  33
  34 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  35 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  37 }]>;
  38
  39 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  40 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  41   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  42 }]>;
  43
  44 // t2_so_imm - Match a 32-bit immediate operand, which is an
  45 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  46 // immediate splatted into multiple bytes of the word.
  47 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  48 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  49     return ARM_AM::getT2SOImmVal(Imm) != -1;
  50   }]> {
  51   let ParserMatchClass = t2_so_imm_asmoperand;
  52   let EncoderMethod = "getT2SOImmOpValue";
  53 }
  54
  55 // t2_so_imm_not - Match an immediate that is a complement
  56 // of a t2_so_imm.
  57 def t2_so_imm_not : Operand<i32>,
  58                     PatLeaf<(imm), [{
  59   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  60 }], t2_so_imm_not_XFORM>;
  61
  62 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  63 def t2_so_imm_neg : Operand<i32>,
  64                     PatLeaf<(imm), [{
  65   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  66 }], t2_so_imm_neg_XFORM>;
  67
  68 /// imm1_31 predicate - True if the 32-bit immediate is in the range [1,31].
  69 def imm1_31 : ImmLeaf<i32, [{
  70   return (int32_t)Imm >= 1 && (int32_t)Imm < 32;
  71 }]>;
  72
  73 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  74 def imm0_4095 : Operand<i32>,
  75                 ImmLeaf<i32, [{
  76   return Imm >= 0 && Imm < 4096;
  77 }]>;
  78
  79 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  80  return (uint32_t)(-N->getZExtValue()) < 4096;
  81 }], imm_neg_XFORM>;
  82
  83 def imm0_255_neg : PatLeaf<(i32 imm), [{
  84   return (uint32_t)(-N->getZExtValue()) < 255;
  85 }], imm_neg_XFORM>;
  86
  87 def imm0_255_not : PatLeaf<(i32 imm), [{
  88   return (uint32_t)(~N->getZExtValue()) < 255;
  89 }], imm_comp_XFORM>;
  90
  91 def lo5AllOne : PatLeaf<(i32 imm), [{
  92   // Returns true if all low 5-bits are 1.
  93   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  94 }]>;
  95
  96 // Define Thumb2 specific addressing modes.
  97
  98 // t2addrmode_imm12  := reg + imm12
  99 def t2addrmode_imm12 : Operand<i32>,
 100                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 101   let PrintMethod = "printAddrModeImm12Operand";
 102   let EncoderMethod = "getAddrModeImm12OpValue";
 103   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 104 }
 105
 106 // t2ldrlabel  := imm12
 107 def t2ldrlabel : Operand<i32> {
 108   let EncoderMethod = "getAddrModeImm12OpValue";
 109 }
 110
 111
 112 // ADR instruction labels.
 113 def t2adrlabel : Operand<i32> {
 114   let EncoderMethod = "getT2AdrLabelOpValue";
 115 }
 116
 117
 118 // t2addrmode_imm8  := reg +/- imm8
 119 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 120 def t2addrmode_imm8 : Operand<i32>,
 121                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 122   let PrintMethod = "printT2AddrModeImm8Operand";
 123   let EncoderMethod = "getT2AddrModeImm8OpValue";
 124   let ParserMatchClass = MemImm8OffsetAsmOperand;
 125   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 126 }
 127
 128 def t2am_imm8_offset : Operand<i32>,
 129                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 130                                       [], [SDNPWantRoot]> {
 131   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 132   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 133 }
 134
 135 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 136 def t2addrmode_imm8s4 : Operand<i32> {
 137   let PrintMethod = "printT2AddrModeImm8s4Operand";
 138   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 139   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 140 }
 141
 142 def t2am_imm8s4_offset : Operand<i32> {
 143   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 144   let DecoderMethod = "DecodeT2Imm8S4";
 145 }
 146
 147 // t2addrmode_so_reg  := reg + (reg << imm2)
 148 def t2addrmode_so_reg : Operand<i32>,
 149                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 150   let PrintMethod = "printT2AddrModeSoRegOperand";
 151   let EncoderMethod = "getT2AddrModeSORegOpValue";
 152   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 153 }
 154
 155 // t2addrmode_reg := reg
 156 // Used by load/store exclusive instructions. Useful to enable right assembly
 157 // parsing and printing. Not used for any codegen matching.
 158 //
 159 def t2addrmode_reg : Operand<i32> {
 160   let PrintMethod = "printAddrMode7Operand";
 161   let MIOperandInfo = (ops GPR);
 162 }
 163
 164 //===----------------------------------------------------------------------===//
 165 // Multiclass helpers...
 166 //
 167
 168
 169 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 170            string opc, string asm, list<dag> pattern>
 171   : T2I<oops, iops, itin, opc, asm, pattern> {
 172   bits<4> Rd;
 173   bits<12> imm;
 174
 175   let Inst{11-8}  = Rd;
 176   let Inst{26}    = imm{11};
 177   let Inst{14-12} = imm{10-8};
 178   let Inst{7-0}   = imm{7-0};
 179 }
 180
 181
 182 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 183            string opc, string asm, list<dag> pattern>
 184   : T2sI<oops, iops, itin, opc, asm, pattern> {
 185   bits<4> Rd;
 186   bits<4> Rn;
 187   bits<12> imm;
 188
 189   let Inst{11-8}  = Rd;
 190   let Inst{26}    = imm{11};
 191   let Inst{14-12} = imm{10-8};
 192   let Inst{7-0}   = imm{7-0};
 193 }
 194
 195 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 196            string opc, string asm, list<dag> pattern>
 197   : T2I<oops, iops, itin, opc, asm, pattern> {
 198   bits<4> Rn;
 199   bits<12> imm;
 200
 201   let Inst{19-16}  = Rn;
 202   let Inst{26}    = imm{11};
 203   let Inst{14-12} = imm{10-8};
 204   let Inst{7-0}   = imm{7-0};
 205 }
 206
 207
 208 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 209            string opc, string asm, list<dag> pattern>
 210   : T2I<oops, iops, itin, opc, asm, pattern> {
 211   bits<4> Rd;
 212   bits<12> ShiftedRm;
 213
 214   let Inst{11-8}  = Rd;
 215   let Inst{3-0}   = ShiftedRm{3-0};
 216   let Inst{5-4}   = ShiftedRm{6-5};
 217   let Inst{14-12} = ShiftedRm{11-9};
 218   let Inst{7-6}   = ShiftedRm{8-7};
 219 }
 220
 221 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 222            string opc, string asm, list<dag> pattern>
 223   : T2sI<oops, iops, itin, opc, asm, pattern> {
 224   bits<4> Rd;
 225   bits<12> ShiftedRm;
 226
 227   let Inst{11-8}  = Rd;
 228   let Inst{3-0}   = ShiftedRm{3-0};
 229   let Inst{5-4}   = ShiftedRm{6-5};
 230   let Inst{14-12} = ShiftedRm{11-9};
 231   let Inst{7-6}   = ShiftedRm{8-7};
 232 }
 233
 234 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 235            string opc, string asm, list<dag> pattern>
 236   : T2I<oops, iops, itin, opc, asm, pattern> {
 237   bits<4> Rn;
 238   bits<12> ShiftedRm;
 239
 240   let Inst{19-16} = Rn;
 241   let Inst{3-0}   = ShiftedRm{3-0};
 242   let Inst{5-4}   = ShiftedRm{6-5};
 243   let Inst{14-12} = ShiftedRm{11-9};
 244   let Inst{7-6}   = ShiftedRm{8-7};
 245 }
 246
 247 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 248            string opc, string asm, list<dag> pattern>
 249   : T2I<oops, iops, itin, opc, asm, pattern> {
 250   bits<4> Rd;
 251   bits<4> Rm;
 252
 253   let Inst{11-8}  = Rd;
 254   let Inst{3-0}   = Rm;
 255 }
 256
 257 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 258            string opc, string asm, list<dag> pattern>
 259   : T2sI<oops, iops, itin, opc, asm, pattern> {
 260   bits<4> Rd;
 261   bits<4> Rm;
 262
 263   let Inst{11-8}  = Rd;
 264   let Inst{3-0}   = Rm;
 265 }
 266
 267 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 268            string opc, string asm, list<dag> pattern>
 269   : T2I<oops, iops, itin, opc, asm, pattern> {
 270   bits<4> Rn;
 271   bits<4> Rm;
 272
 273   let Inst{19-16} = Rn;
 274   let Inst{3-0}   = Rm;
 275 }
 276
 277
 278 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 279            string opc, string asm, list<dag> pattern>
 280   : T2I<oops, iops, itin, opc, asm, pattern> {
 281   bits<4> Rd;
 282   bits<4> Rn;
 283   bits<12> imm;
 284
 285   let Inst{11-8}  = Rd;
 286   let Inst{19-16} = Rn;
 287   let Inst{26}    = imm{11};
 288   let Inst{14-12} = imm{10-8};
 289   let Inst{7-0}   = imm{7-0};
 290 }
 291
 292 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 293            string opc, string asm, list<dag> pattern>
 294   : T2sI<oops, iops, itin, opc, asm, pattern> {
 295   bits<4> Rd;
 296   bits<4> Rn;
 297   bits<12> imm;
 298
 299   let Inst{11-8}  = Rd;
 300   let Inst{19-16} = Rn;
 301   let Inst{26}    = imm{11};
 302   let Inst{14-12} = imm{10-8};
 303   let Inst{7-0}   = imm{7-0};
 304 }
 305
 306 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 307            string opc, string asm, list<dag> pattern>
 308   : T2I<oops, iops, itin, opc, asm, pattern> {
 309   bits<4> Rd;
 310   bits<4> Rm;
 311   bits<5> imm;
 312
 313   let Inst{11-8}  = Rd;
 314   let Inst{3-0}   = Rm;
 315   let Inst{14-12} = imm{4-2};
 316   let Inst{7-6}   = imm{1-0};
 317 }
 318
 319 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 320            string opc, string asm, list<dag> pattern>
 321   : T2sI<oops, iops, itin, opc, asm, pattern> {
 322   bits<4> Rd;
 323   bits<4> Rm;
 324   bits<5> imm;
 325
 326   let Inst{11-8}  = Rd;
 327   let Inst{3-0}   = Rm;
 328   let Inst{14-12} = imm{4-2};
 329   let Inst{7-6}   = imm{1-0};
 330 }
 331
 332 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 333            string opc, string asm, list<dag> pattern>
 334   : T2I<oops, iops, itin, opc, asm, pattern> {
 335   bits<4> Rd;
 336   bits<4> Rn;
 337   bits<4> Rm;
 338
 339   let Inst{11-8}  = Rd;
 340   let Inst{19-16} = Rn;
 341   let Inst{3-0}   = Rm;
 342 }
 343
 344 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 345            string opc, string asm, list<dag> pattern>
 346   : T2sI<oops, iops, itin, opc, asm, pattern> {
 347   bits<4> Rd;
 348   bits<4> Rn;
 349   bits<4> Rm;
 350
 351   let Inst{11-8}  = Rd;
 352   let Inst{19-16} = Rn;
 353   let Inst{3-0}   = Rm;
 354 }
 355
 356 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 357            string opc, string asm, list<dag> pattern>
 358   : T2I<oops, iops, itin, opc, asm, pattern> {
 359   bits<4> Rd;
 360   bits<4> Rn;
 361   bits<12> ShiftedRm;
 362
 363   let Inst{11-8}  = Rd;
 364   let Inst{19-16} = Rn;
 365   let Inst{3-0}   = ShiftedRm{3-0};
 366   let Inst{5-4}   = ShiftedRm{6-5};
 367   let Inst{14-12} = ShiftedRm{11-9};
 368   let Inst{7-6}   = ShiftedRm{8-7};
 369 }
 370
 371 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 372            string opc, string asm, list<dag> pattern>
 373   : T2sI<oops, iops, itin, opc, asm, pattern> {
 374   bits<4> Rd;
 375   bits<4> Rn;
 376   bits<12> ShiftedRm;
 377
 378   let Inst{11-8}  = Rd;
 379   let Inst{19-16} = Rn;
 380   let Inst{3-0}   = ShiftedRm{3-0};
 381   let Inst{5-4}   = ShiftedRm{6-5};
 382   let Inst{14-12} = ShiftedRm{11-9};
 383   let Inst{7-6}   = ShiftedRm{8-7};
 384 }
 385
 386 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 387            string opc, string asm, list<dag> pattern>
 388   : T2I<oops, iops, itin, opc, asm, pattern> {
 389   bits<4> Rd;
 390   bits<4> Rn;
 391   bits<4> Rm;
 392   bits<4> Ra;
 393
 394   let Inst{19-16} = Rn;
 395   let Inst{15-12} = Ra;
 396   let Inst{11-8}  = Rd;
 397   let Inst{3-0}   = Rm;
 398 }
 399
 400 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 401                 dag oops, dag iops, InstrItinClass itin,
 402                 string opc, string asm, list<dag> pattern>
 403   : T2I<oops, iops, itin, opc, asm, pattern> {
 404   bits<4> RdLo;
 405   bits<4> RdHi;
 406   bits<4> Rn;
 407   bits<4> Rm;
 408
 409   let Inst{31-23} = 0b111110111;
 410   let Inst{22-20} = opc22_20;
 411   let Inst{19-16} = Rn;
 412   let Inst{15-12} = RdLo;
 413   let Inst{11-8}  = RdHi;
 414   let Inst{7-4}   = opc7_4;
 415   let Inst{3-0}   = Rm;
 416 }
 417
 418
 419 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 420 /// unary operation that produces a value. These are predicable and can be
 421 /// changed to modify CPSR.
 422 multiclass T2I_un_irs<bits<4> opcod, string opc,
 423                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 424                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 425    // shifted imm
 426    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 427                 opc, "\t$Rd, $imm",
 428                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 429      let isAsCheapAsAMove = Cheap;
 430      let isReMaterializable = ReMat;
 431      let Inst{31-27} = 0b11110;
 432      let Inst{25} = 0;
 433      let Inst{24-21} = opcod;
 434      let Inst{19-16} = 0b1111; // Rn
 435      let Inst{15} = 0;
 436    }
 437    // register
 438    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 439                 opc, ".w\t$Rd, $Rm",
 440                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 441      let Inst{31-27} = 0b11101;
 442      let Inst{26-25} = 0b01;
 443      let Inst{24-21} = opcod;
 444      let Inst{19-16} = 0b1111; // Rn
 445      let Inst{14-12} = 0b000; // imm3
 446      let Inst{7-6} = 0b00; // imm2
 447      let Inst{5-4} = 0b00; // type
 448    }
 449    // shifted register
 450    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 451                 opc, ".w\t$Rd, $ShiftedRm",
 452                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 453      let Inst{31-27} = 0b11101;
 454      let Inst{26-25} = 0b01;
 455      let Inst{24-21} = opcod;
 456      let Inst{19-16} = 0b1111; // Rn
 457    }
 458 }
 459
 460 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 461 /// binary operation that produces a value. These are predicable and can be
 462 /// changed to modify CPSR.
 463 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 464                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 465                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 466                        string wide = ""> {
 467    // shifted imm
 468    def ri : T2sTwoRegImm<
 469                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 470                  opc, "\t$Rd, $Rn, $imm",
 471                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 472      let Inst{31-27} = 0b11110;
 473      let Inst{25} = 0;
 474      let Inst{24-21} = opcod;
 475      let Inst{15} = 0;
 476    }
 477    // register
 478    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 479                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 480                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 481      let isCommutable = Commutable;
 482      let Inst{31-27} = 0b11101;
 483      let Inst{26-25} = 0b01;
 484      let Inst{24-21} = opcod;
 485      let Inst{14-12} = 0b000; // imm3
 486      let Inst{7-6} = 0b00; // imm2
 487      let Inst{5-4} = 0b00; // type
 488    }
 489    // shifted register
 490    def rs : T2sTwoRegShiftedReg<
 491                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 492                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 493                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 494      let Inst{31-27} = 0b11101;
 495      let Inst{26-25} = 0b01;
 496      let Inst{24-21} = opcod;
 497    }
 498   // Assembly aliases for optional destination operand when it's the same
 499   // as the source operand.
 500   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 501      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 502                                                     t2_so_imm:$imm, pred:$p,
 503                                                     cc_out:$s)>,
 504      Requires<[IsThumb2]>;
 505   def : InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 506      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 507                                                     rGPR:$Rm, pred:$p,
 508                                                     cc_out:$s)>,
 509      Requires<[IsThumb2]>;
 510   def : InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 511      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 512                                                     t2_so_reg:$shift, pred:$p,
 513                                                     cc_out:$s)>,
 514      Requires<[IsThumb2]>;
 515 }
 516
 517 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 518 //  the ".w" suffix to indicate that they are wide.
 519 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 520                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 521                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 522     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w">;
 523
 524 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 525 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 526 /// it is equivalent to the T2I_bin_irs counterpart.
 527 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 528    // shifted imm
 529    def ri : T2sTwoRegImm<
 530                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 531                  opc, ".w\t$Rd, $Rn, $imm",
 532                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 533      let Inst{31-27} = 0b11110;
 534      let Inst{25} = 0;
 535      let Inst{24-21} = opcod;
 536      let Inst{15} = 0;
 537    }
 538    // register
 539    def rr : T2sThreeReg<
 540                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 541                  opc, "\t$Rd, $Rn, $Rm",
 542                  [/* For disassembly only; pattern left blank */]> {
 543      let Inst{31-27} = 0b11101;
 544      let Inst{26-25} = 0b01;
 545      let Inst{24-21} = opcod;
 546      let Inst{14-12} = 0b000; // imm3
 547      let Inst{7-6} = 0b00; // imm2
 548      let Inst{5-4} = 0b00; // type
 549    }
 550    // shifted register
 551    def rs : T2sTwoRegShiftedReg<
 552                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 553                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 554                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 555      let Inst{31-27} = 0b11101;
 556      let Inst{26-25} = 0b01;
 557      let Inst{24-21} = opcod;
 558    }
 559 }
 560
 561 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 562 /// instruction modifies the CPSR register.
 563 let isCodeGenOnly = 1, Defs = [CPSR] in {
 564 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 565                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 566                          PatFrag opnode, bit Commutable = 0> {
 567    // shifted imm
 568    def ri : T2TwoRegImm<
 569                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 570                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 571                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 572      let Inst{31-27} = 0b11110;
 573      let Inst{25} = 0;
 574      let Inst{24-21} = opcod;
 575      let Inst{20} = 1; // The S bit.
 576      let Inst{15} = 0;
 577    }
 578    // register
 579    def rr : T2ThreeReg<
 580                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 581                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $Rm",
 582                 [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 583      let isCommutable = Commutable;
 584      let Inst{31-27} = 0b11101;
 585      let Inst{26-25} = 0b01;
 586      let Inst{24-21} = opcod;
 587      let Inst{20} = 1; // The S bit.
 588      let Inst{14-12} = 0b000; // imm3
 589      let Inst{7-6} = 0b00; // imm2
 590      let Inst{5-4} = 0b00; // type
 591    }
 592    // shifted register
 593    def rs : T2TwoRegShiftedReg<
 594                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 595                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $ShiftedRm",
 596                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 597      let Inst{31-27} = 0b11101;
 598      let Inst{26-25} = 0b01;
 599      let Inst{24-21} = opcod;
 600      let Inst{20} = 1; // The S bit.
 601    }
 602 }
 603 }
 604
 605 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 606 /// patterns for a binary operation that produces a value.
 607 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 608                           bit Commutable = 0> {
 609    // shifted imm
 610    // The register-immediate version is re-materializable. This is useful
 611    // in particular for taking the address of a local.
 612    let isReMaterializable = 1 in {
 613    def ri : T2sTwoRegImm<
 614                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 615                  opc, ".w\t$Rd, $Rn, $imm",
 616                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 617      let Inst{31-27} = 0b11110;
 618      let Inst{25} = 0;
 619      let Inst{24} = 1;
 620      let Inst{23-21} = op23_21;
 621      let Inst{15} = 0;
 622    }
 623    }
 624    // 12-bit imm
 625    def ri12 : T2I<
 626                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 627                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 628                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 629      bits<4> Rd;
 630      bits<4> Rn;
 631      bits<12> imm;
 632      let Inst{31-27} = 0b11110;
 633      let Inst{26} = imm{11};
 634      let Inst{25-24} = 0b10;
 635      let Inst{23-21} = op23_21;
 636      let Inst{20} = 0; // The S bit.
 637      let Inst{19-16} = Rn;
 638      let Inst{15} = 0;
 639      let Inst{14-12} = imm{10-8};
 640      let Inst{11-8} = Rd;
 641      let Inst{7-0} = imm{7-0};
 642    }
 643    // register
 644    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), IIC_iALUr,
 645                  opc, ".w\t$Rd, $Rn, $Rm",
 646                  [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 647      let isCommutable = Commutable;
 648      let Inst{31-27} = 0b11101;
 649      let Inst{26-25} = 0b01;
 650      let Inst{24} = 1;
 651      let Inst{23-21} = op23_21;
 652      let Inst{14-12} = 0b000; // imm3
 653      let Inst{7-6} = 0b00; // imm2
 654      let Inst{5-4} = 0b00; // type
 655    }
 656    // shifted register
 657    def rs : T2sTwoRegShiftedReg<
 658                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm),
 659                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 660                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 661      let Inst{31-27} = 0b11101;
 662      let Inst{26-25} = 0b01;
 663      let Inst{24} = 1;
 664      let Inst{23-21} = op23_21;
 665    }
 666 }
 667
 668 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 669 /// for a binary operation that produces a value and use the carry
 670 /// bit. It's not predicable.
 671 let Uses = [CPSR] in {
 672 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 673                              bit Commutable = 0> {
 674    // shifted imm
 675    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 676                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 677                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 678                  Requires<[IsThumb2]> {
 679      let Inst{31-27} = 0b11110;
 680      let Inst{25} = 0;
 681      let Inst{24-21} = opcod;
 682      let Inst{15} = 0;
 683    }
 684    // register
 685    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 686                  opc, ".w\t$Rd, $Rn, $Rm",
 687                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 688                  Requires<[IsThumb2]> {
 689      let isCommutable = Commutable;
 690      let Inst{31-27} = 0b11101;
 691      let Inst{26-25} = 0b01;
 692      let Inst{24-21} = opcod;
 693      let Inst{14-12} = 0b000; // imm3
 694      let Inst{7-6} = 0b00; // imm2
 695      let Inst{5-4} = 0b00; // type
 696    }
 697    // shifted register
 698    def rs : T2sTwoRegShiftedReg<
 699                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 700                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 701                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 702                  Requires<[IsThumb2]> {
 703      let Inst{31-27} = 0b11101;
 704      let Inst{26-25} = 0b01;
 705      let Inst{24-21} = opcod;
 706    }
 707 }
 708 }
 709
 710 // Carry setting variants
 711 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 712 let usesCustomInserter = 1 in {
 713 multiclass T2I_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 714    // shifted imm
 715    def ri : t2PseudoInst<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 716                 4, IIC_iALUi,
 717                 [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>;
 718    // register
 719    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
 720                 4, IIC_iALUr,
 721                 [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 722      let isCommutable = Commutable;
 723    }
 724    // shifted register
 725    def rs : t2PseudoInst<
 726                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 727                 4, IIC_iALUsi,
 728                 [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>;
 729 }
 730 }
 731
 732 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 733 /// version is not needed since this is only for codegen.
 734 let isCodeGenOnly = 1, Defs = [CPSR] in {
 735 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 736    // shifted imm
 737    def ri : T2TwoRegImm<
 738                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 739                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 740                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 741      let Inst{31-27} = 0b11110;
 742      let Inst{25} = 0;
 743      let Inst{24-21} = opcod;
 744      let Inst{20} = 1; // The S bit.
 745      let Inst{15} = 0;
 746    }
 747    // shifted register
 748    def rs : T2TwoRegShiftedReg<
 749                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 750                 IIC_iALUsi, !strconcat(opc, "s"), "\t$Rd, $Rn, $ShiftedRm",
 751                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 752      let Inst{31-27} = 0b11101;
 753      let Inst{26-25} = 0b01;
 754      let Inst{24-21} = opcod;
 755      let Inst{20} = 1; // The S bit.
 756    }
 757 }
 758 }
 759
 760 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 761 //  rotate operation that produces a value.
 762 multiclass T2I_sh_ir<bits<2> opcod, string opc, PatFrag opnode> {
 763    // 5-bit imm
 764    def ri : T2sTwoRegShiftImm<
 765                  (outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$imm), IIC_iMOVsi,
 766                  opc, ".w\t$Rd, $Rm, $imm",
 767                  [(set rGPR:$Rd, (opnode rGPR:$Rm, imm1_31:$imm))]> {
 768      let Inst{31-27} = 0b11101;
 769      let Inst{26-21} = 0b010010;
 770      let Inst{19-16} = 0b1111; // Rn
 771      let Inst{5-4} = opcod;
 772    }
 773    // register
 774    def rr : T2sThreeReg<
 775                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 776                  opc, ".w\t$Rd, $Rn, $Rm",
 777                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 778      let Inst{31-27} = 0b11111;
 779      let Inst{26-23} = 0b0100;
 780      let Inst{22-21} = opcod;
 781      let Inst{15-12} = 0b1111;
 782      let Inst{7-4} = 0b0000;
 783    }
 784 }
 785
 786 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 787 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 788 /// a explicit result, only implicitly set CPSR.
 789 let isCompare = 1, Defs = [CPSR] in {
 790 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 791                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 792                        PatFrag opnode> {
 793    // shifted imm
 794    def ri : T2OneRegCmpImm<
 795                 (outs), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 796                 opc, ".w\t$Rn, $imm",
 797                 [(opnode GPR:$Rn, t2_so_imm:$imm)]> {
 798      let Inst{31-27} = 0b11110;
 799      let Inst{25} = 0;
 800      let Inst{24-21} = opcod;
 801      let Inst{20} = 1; // The S bit.
 802      let Inst{15} = 0;
 803      let Inst{11-8} = 0b1111; // Rd
 804    }
 805    // register
 806    def rr : T2TwoRegCmp<
 807                 (outs), (ins GPR:$lhs, rGPR:$rhs), iir,
 808                 opc, ".w\t$lhs, $rhs",
 809                 [(opnode GPR:$lhs, rGPR:$rhs)]> {
 810      let Inst{31-27} = 0b11101;
 811      let Inst{26-25} = 0b01;
 812      let Inst{24-21} = opcod;
 813      let Inst{20} = 1; // The S bit.
 814      let Inst{14-12} = 0b000; // imm3
 815      let Inst{11-8} = 0b1111; // Rd
 816      let Inst{7-6} = 0b00; // imm2
 817      let Inst{5-4} = 0b00; // type
 818    }
 819    // shifted register
 820    def rs : T2OneRegCmpShiftedReg<
 821                 (outs), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 822                 opc, ".w\t$Rn, $ShiftedRm",
 823                 [(opnode GPR:$Rn, t2_so_reg:$ShiftedRm)]> {
 824      let Inst{31-27} = 0b11101;
 825      let Inst{26-25} = 0b01;
 826      let Inst{24-21} = opcod;
 827      let Inst{20} = 1; // The S bit.
 828      let Inst{11-8} = 0b1111; // Rd
 829    }
 830 }
 831 }
 832
 833 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 834 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 835                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 836   def i12 : T2Ii12<(outs GPR:$Rt), (ins t2addrmode_imm12:$addr), iii,
 837                    opc, ".w\t$Rt, $addr",
 838                    [(set GPR:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 839     let Inst{31-27} = 0b11111;
 840     let Inst{26-25} = 0b00;
 841     let Inst{24} = signed;
 842     let Inst{23} = 1;
 843     let Inst{22-21} = opcod;
 844     let Inst{20} = 1; // load
 845
 846     bits<4> Rt;
 847     let Inst{15-12} = Rt;
 848
 849     bits<17> addr;
 850     let addr{12}    = 1;           // add = TRUE
 851     let Inst{19-16} = addr{16-13}; // Rn
 852     let Inst{23}    = addr{12};    // U
 853     let Inst{11-0}  = addr{11-0};  // imm
 854   }
 855   def i8  : T2Ii8 <(outs GPR:$Rt), (ins t2addrmode_imm8:$addr), iii,
 856                    opc, "\t$Rt, $addr",
 857                    [(set GPR:$Rt, (opnode t2addrmode_imm8:$addr))]> {
 858     let Inst{31-27} = 0b11111;
 859     let Inst{26-25} = 0b00;
 860     let Inst{24} = signed;
 861     let Inst{23} = 0;
 862     let Inst{22-21} = opcod;
 863     let Inst{20} = 1; // load
 864     let Inst{11} = 1;
 865     // Offset: index==TRUE, wback==FALSE
 866     let Inst{10} = 1; // The P bit.
 867     let Inst{8} = 0; // The W bit.
 868
 869     bits<4> Rt;
 870     let Inst{15-12} = Rt;
 871
 872     bits<13> addr;
 873     let Inst{19-16} = addr{12-9}; // Rn
 874     let Inst{9}     = addr{8};    // U
 875     let Inst{7-0}   = addr{7-0};  // imm
 876   }
 877   def s   : T2Iso <(outs GPR:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 878                    opc, ".w\t$Rt, $addr",
 879                    [(set GPR:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 880     let Inst{31-27} = 0b11111;
 881     let Inst{26-25} = 0b00;
 882     let Inst{24} = signed;
 883     let Inst{23} = 0;
 884     let Inst{22-21} = opcod;
 885     let Inst{20} = 1; // load
 886     let Inst{11-6} = 0b000000;
 887
 888     bits<4> Rt;
 889     let Inst{15-12} = Rt;
 890
 891     bits<10> addr;
 892     let Inst{19-16} = addr{9-6}; // Rn
 893     let Inst{3-0}   = addr{5-2}; // Rm
 894     let Inst{5-4}   = addr{1-0}; // imm
 895   }
 896
 897   // FIXME: Is the pci variant actually needed?
 898   def pci : T2Ipc <(outs GPR:$Rt), (ins t2ldrlabel:$addr), iii,
 899                    opc, ".w\t$Rt, $addr",
 900                    [(set GPR:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 901     let isReMaterializable = 1;
 902     let Inst{31-27} = 0b11111;
 903     let Inst{26-25} = 0b00;
 904     let Inst{24} = signed;
 905     let Inst{23} = ?; // add = (U == '1')
 906     let Inst{22-21} = opcod;
 907     let Inst{20} = 1; // load
 908     let Inst{19-16} = 0b1111; // Rn
 909     bits<4> Rt;
 910     bits<12> addr;
 911     let Inst{15-12} = Rt{3-0};
 912     let Inst{11-0}  = addr{11-0};
 913   }
 914 }
 915
 916 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 917 multiclass T2I_st<bits<2> opcod, string opc,
 918                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 919   def i12 : T2Ii12<(outs), (ins GPR:$Rt, t2addrmode_imm12:$addr), iii,
 920                    opc, ".w\t$Rt, $addr",
 921                    [(opnode GPR:$Rt, t2addrmode_imm12:$addr)]> {
 922     let Inst{31-27} = 0b11111;
 923     let Inst{26-23} = 0b0001;
 924     let Inst{22-21} = opcod;
 925     let Inst{20} = 0; // !load
 926
 927     bits<4> Rt;
 928     let Inst{15-12} = Rt;
 929
 930     bits<17> addr;
 931     let addr{12}    = 1;           // add = TRUE
 932     let Inst{19-16} = addr{16-13}; // Rn
 933     let Inst{23}    = addr{12};    // U
 934     let Inst{11-0}  = addr{11-0};  // imm
 935   }
 936   def i8  : T2Ii8 <(outs), (ins GPR:$Rt, t2addrmode_imm8:$addr), iii,
 937                    opc, "\t$Rt, $addr",
 938                    [(opnode GPR:$Rt, t2addrmode_imm8:$addr)]> {
 939     let Inst{31-27} = 0b11111;
 940     let Inst{26-23} = 0b0000;
 941     let Inst{22-21} = opcod;
 942     let Inst{20} = 0; // !load
 943     let Inst{11} = 1;
 944     // Offset: index==TRUE, wback==FALSE
 945     let Inst{10} = 1; // The P bit.
 946     let Inst{8} = 0; // The W bit.
 947
 948     bits<4> Rt;
 949     let Inst{15-12} = Rt;
 950
 951     bits<13> addr;
 952     let Inst{19-16} = addr{12-9}; // Rn
 953     let Inst{9}     = addr{8};    // U
 954     let Inst{7-0}   = addr{7-0};  // imm
 955   }
 956   def s   : T2Iso <(outs), (ins GPR:$Rt, t2addrmode_so_reg:$addr), iis,
 957                    opc, ".w\t$Rt, $addr",
 958                    [(opnode GPR:$Rt, t2addrmode_so_reg:$addr)]> {
 959     let Inst{31-27} = 0b11111;
 960     let Inst{26-23} = 0b0000;
 961     let Inst{22-21} = opcod;
 962     let Inst{20} = 0; // !load
 963     let Inst{11-6} = 0b000000;
 964
 965     bits<4> Rt;
 966     let Inst{15-12} = Rt;
 967
 968     bits<10> addr;
 969     let Inst{19-16}   = addr{9-6}; // Rn
 970     let Inst{3-0} = addr{5-2}; // Rm
 971     let Inst{5-4}   = addr{1-0}; // imm
 972   }
 973 }
 974
 975 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
 976 /// register and one whose operand is a register rotated by 8/16/24.
 977 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
 978   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
 979              opc, ".w\t$Rd, $Rm$rot",
 980              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
 981              Requires<[IsThumb2]> {
 982    let Inst{31-27} = 0b11111;
 983    let Inst{26-23} = 0b0100;
 984    let Inst{22-20} = opcod;
 985    let Inst{19-16} = 0b1111; // Rn
 986    let Inst{15-12} = 0b1111;
 987    let Inst{7} = 1;
 988
 989    bits<2> rot;
 990    let Inst{5-4} = rot{1-0}; // rotate
 991 }
 992
 993 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
 994 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
 995   : T2TwoReg<(outs rGPR:$dst), (ins rGPR:$Rm, rot_imm:$rot),
 996              IIC_iEXTr, opc, "\t$dst, $Rm$rot",
 997             [(set rGPR:$dst, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
 998           Requires<[HasT2ExtractPack, IsThumb2]> {
 999   bits<2> rot;
1000   let Inst{31-27} = 0b11111;
1001   let Inst{26-23} = 0b0100;
1002   let Inst{22-20} = opcod;
1003   let Inst{19-16} = 0b1111; // Rn
1004   let Inst{15-12} = 0b1111;
1005   let Inst{7} = 1;
1006   let Inst{5-4} = rot;
1007 }
1008
1009 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1010 // supported yet.
1011 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1012   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1013              opc, "\t$Rd, $Rm$rot", []>,
1014           Requires<[IsThumb2, HasT2ExtractPack]> {
1015   bits<2> rot;
1016   let Inst{31-27} = 0b11111;
1017   let Inst{26-23} = 0b0100;
1018   let Inst{22-20} = opcod;
1019   let Inst{19-16} = 0b1111; // Rn
1020   let Inst{15-12} = 0b1111;
1021   let Inst{7} = 1;
1022   let Inst{5-4} = rot;
1023 }
1024
1025 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1026 /// register and one whose operand is a register rotated by 8/16/24.
1027 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1028   : T2ThreeReg<(outs rGPR:$Rd),
1029                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1030                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1031              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1032            Requires<[HasT2ExtractPack, IsThumb2]> {
1033   bits<2> rot;
1034   let Inst{31-27} = 0b11111;
1035   let Inst{26-23} = 0b0100;
1036   let Inst{22-20} = opcod;
1037   let Inst{15-12} = 0b1111;
1038   let Inst{7} = 1;
1039   let Inst{5-4} = rot;
1040 }
1041
1042 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1043   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1044                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1045   bits<2> rot;
1046   let Inst{31-27} = 0b11111;
1047   let Inst{26-23} = 0b0100;
1048   let Inst{22-20} = opcod;
1049   let Inst{15-12} = 0b1111;
1050   let Inst{7} = 1;
1051   let Inst{5-4} = rot;
1052 }
1053
1054 //===----------------------------------------------------------------------===//
1055 // Instructions
1056 //===----------------------------------------------------------------------===//
1057
1058 //===----------------------------------------------------------------------===//
1059 //  Miscellaneous Instructions.
1060 //
1061
1062 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1063            string asm, list<dag> pattern>
1064   : T2XI<oops, iops, itin, asm, pattern> {
1065   bits<4> Rd;
1066   bits<12> label;
1067
1068   let Inst{11-8}  = Rd;
1069   let Inst{26}    = label{11};
1070   let Inst{14-12} = label{10-8};
1071   let Inst{7-0}   = label{7-0};
1072 }
1073
1074 // LEApcrel - Load a pc-relative address into a register without offending the
1075 // assembler.
1076 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1077               (ins t2adrlabel:$addr, pred:$p),
1078               IIC_iALUi, "adr{$p}.w\t$Rd, #$addr", []> {
1079   let Inst{31-27} = 0b11110;
1080   let Inst{25-24} = 0b10;
1081   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1082   let Inst{22} = 0;
1083   let Inst{20} = 0;
1084   let Inst{19-16} = 0b1111; // Rn
1085   let Inst{15} = 0;
1086
1087   bits<4> Rd;
1088   bits<13> addr;
1089   let Inst{11-8} = Rd;
1090   let Inst{23}    = addr{12};
1091   let Inst{21}    = addr{12};
1092   let Inst{26}    = addr{11};
1093   let Inst{14-12} = addr{10-8};
1094   let Inst{7-0}   = addr{7-0};
1095 }
1096
1097 let neverHasSideEffects = 1, isReMaterializable = 1 in
1098 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1099                                 4, IIC_iALUi, []>;
1100 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1101                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1102                                 4, IIC_iALUi,
1103                                 []>;
1104
1105
1106 //===----------------------------------------------------------------------===//
1107 //  Load / store Instructions.
1108 //
1109
1110 // Load
1111 let canFoldAsLoad = 1, isReMaterializable = 1  in
1112 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si,
1113                       UnOpFrag<(load node:$Src)>>;
1114
1115 // Loads with zero extension
1116 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1117                       UnOpFrag<(zextloadi16 node:$Src)>>;
1118 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1119                       UnOpFrag<(zextloadi8  node:$Src)>>;
1120
1121 // Loads with sign extension
1122 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1123                       UnOpFrag<(sextloadi16 node:$Src)>>;
1124 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1125                       UnOpFrag<(sextloadi8  node:$Src)>>;
1126
1127 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1128 // Load doubleword
1129 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1130                         (ins t2addrmode_imm8s4:$addr),
1131                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", []>;
1132 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1133
1134 // zextload i1 -> zextload i8
1135 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1136             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1137 def : T2Pat<(zextloadi1 t2addrmode_imm8:$addr),
1138             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1139 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1140             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1141 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1142             (t2LDRBpci  tconstpool:$addr)>;
1143
1144 // extload -> zextload
1145 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1146 // earlier?
1147 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1148             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1149 def : T2Pat<(extloadi1  t2addrmode_imm8:$addr),
1150             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1151 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1152             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1153 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1154             (t2LDRBpci  tconstpool:$addr)>;
1155
1156 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1157             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1158 def : T2Pat<(extloadi8  t2addrmode_imm8:$addr),
1159             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1160 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1161             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1162 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1163             (t2LDRBpci  tconstpool:$addr)>;
1164
1165 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1166             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1167 def : T2Pat<(extloadi16 t2addrmode_imm8:$addr),
1168             (t2LDRHi8   t2addrmode_imm8:$addr)>;
1169 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1170             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1171 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1172             (t2LDRHpci  tconstpool:$addr)>;
1173
1174 // FIXME: The destination register of the loads and stores can't be PC, but
1175 //        can be SP. We need another regclass (similar to rGPR) to represent
1176 //        that. Not a pressing issue since these are selected manually,
1177 //        not via pattern.
1178
1179 // Indexed loads
1180
1181 let mayLoad = 1, neverHasSideEffects = 1 in {
1182 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1183                             (ins t2addrmode_imm8:$addr),
1184                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1185                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn",
1186                             []>;
1187
1188 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1189                             (ins GPR:$base, t2am_imm8_offset:$addr),
1190                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1191                           "ldr", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1192                             []>;
1193
1194 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1195                             (ins t2addrmode_imm8:$addr),
1196                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1197                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn",
1198                             []>;
1199 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1200                             (ins GPR:$base, t2am_imm8_offset:$addr),
1201                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1202                          "ldrb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1203                             []>;
1204
1205 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1206                             (ins t2addrmode_imm8:$addr),
1207                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1208                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn",
1209                             []>;
1210 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1211                             (ins GPR:$base, t2am_imm8_offset:$addr),
1212                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1213                          "ldrh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1214                             []>;
1215
1216 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1217                             (ins t2addrmode_imm8:$addr),
1218                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1219                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn",
1220                             []>;
1221 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1222                             (ins GPR:$base, t2am_imm8_offset:$addr),
1223                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1224                         "ldrsb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1225                             []>;
1226
1227 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1228                             (ins t2addrmode_imm8:$addr),
1229                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1230                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn",
1231                             []>;
1232 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$dst, GPR:$Rn),
1233                             (ins GPR:$base, t2am_imm8_offset:$addr),
1234                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1235                         "ldrsh", "\t$dst, [$Rn], $addr", "$base = $Rn",
1236                             []>;
1237 } // mayLoad = 1, neverHasSideEffects = 1
1238
1239 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1240 // for disassembly only.
1241 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1242 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1243   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1244           "\t$Rt, $addr", []> {
1245   let Inst{31-27} = 0b11111;
1246   let Inst{26-25} = 0b00;
1247   let Inst{24} = signed;
1248   let Inst{23} = 0;
1249   let Inst{22-21} = type;
1250   let Inst{20} = 1; // load
1251   let Inst{11} = 1;
1252   let Inst{10-8} = 0b110; // PUW.
1253
1254   bits<4> Rt;
1255   bits<13> addr;
1256   let Inst{15-12} = Rt;
1257   let Inst{19-16} = addr{12-9};
1258   let Inst{7-0}   = addr{7-0};
1259 }
1260
1261 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1262 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1263 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1264 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1265 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1266
1267 // Store
1268 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si,
1269                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1270 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1271                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1272 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1273                    BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1274
1275 // Store doubleword
1276 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1277 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1278                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1279                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>;
1280
1281 // Indexed stores
1282 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPR:$base_wb),
1283                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1284                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1285                          "str", "\t$Rt, [$Rn, $addr]!",
1286                          "$Rn = $base_wb,@earlyclobber $base_wb",
1287              [(set GPR:$base_wb,
1288                    (pre_store GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1289
1290 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPR:$base_wb),
1291                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1292                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1293                           "str", "\t$Rt, [$Rn], $addr",
1294                           "$Rn = $base_wb,@earlyclobber $base_wb",
1295              [(set GPR:$base_wb,
1296                   (post_store GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1297
1298 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPR:$base_wb),
1299                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1300                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1301                         "strh", "\t$Rt, [$Rn, $addr]!",
1302                         "$Rn = $base_wb,@earlyclobber $base_wb",
1303         [(set GPR:$base_wb,
1304               (pre_truncsti16 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1305
1306 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPR:$base_wb),
1307                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1308                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1309                          "strh", "\t$Rt, [$Rn], $addr",
1310                          "$Rn = $base_wb,@earlyclobber $base_wb",
1311        [(set GPR:$base_wb,
1312              (post_truncsti16 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1313
1314 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPR:$base_wb),
1315                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1316                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1317                         "strb", "\t$Rt, [$Rn, $addr]!",
1318                         "$Rn = $base_wb,@earlyclobber $base_wb",
1319          [(set GPR:$base_wb,
1320                (pre_truncsti8 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1321
1322 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPR:$base_wb),
1323                             (ins GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr),
1324                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1325                          "strb", "\t$Rt, [$Rn], $addr",
1326                          "$Rn = $base_wb,@earlyclobber $base_wb",
1327         [(set GPR:$base_wb,
1328               (post_truncsti8 GPR:$Rt, GPR:$Rn, t2am_imm8_offset:$addr))]>;
1329
1330 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1331 // only.
1332 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1333 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1334   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1335           "\t$Rt, $addr", []> {
1336   let Inst{31-27} = 0b11111;
1337   let Inst{26-25} = 0b00;
1338   let Inst{24} = 0; // not signed
1339   let Inst{23} = 0;
1340   let Inst{22-21} = type;
1341   let Inst{20} = 0; // store
1342   let Inst{11} = 1;
1343   let Inst{10-8} = 0b110; // PUW
1344
1345   bits<4> Rt;
1346   bits<13> addr;
1347   let Inst{15-12} = Rt;
1348   let Inst{19-16} = addr{12-9};
1349   let Inst{7-0}   = addr{7-0};
1350 }
1351
1352 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1353 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1354 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1355
1356 // ldrd / strd pre / post variants
1357 // For disassembly only.
1358
1359 def t2LDRD_PRE  : T2Ii8s4Tied<1, 1, 1,
1360                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1361                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1362                  "ldrd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1363
1364 def t2LDRD_POST : T2Ii8s4Tied<0, 1, 1,
1365                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1366                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1367                  "ldrd", "\t$Rt, $Rt2, [$base], $imm", []>;
1368
1369 def t2STRD_PRE  : T2Ii8s4Tied<1, 1, 0, (outs GPR:$wb),
1370                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1371                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1372
1373 def t2STRD_POST : T2Ii8s4Tied<0, 1, 0, (outs GPR:$wb),
1374                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1375                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base], $imm", []>;
1376
1377 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1378 // data/instruction access.  These are for disassembly only.
1379 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1380 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1381 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1382
1383   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1384                 "\t$addr",
1385               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1386     let Inst{31-25} = 0b1111100;
1387     let Inst{24} = instr;
1388     let Inst{22} = 0;
1389     let Inst{21} = write;
1390     let Inst{20} = 1;
1391     let Inst{15-12} = 0b1111;
1392
1393     bits<17> addr;
1394     let addr{12}    = 1;           // add = TRUE
1395     let Inst{19-16} = addr{16-13}; // Rn
1396     let Inst{23}    = addr{12};    // U
1397     let Inst{11-0}  = addr{11-0};  // imm12
1398   }
1399
1400   def i8 : T2Ii8<(outs), (ins t2addrmode_imm8:$addr), IIC_Preload, opc,
1401                 "\t$addr",
1402                [(ARMPreload t2addrmode_imm8:$addr, (i32 write), (i32 instr))]> {
1403     let Inst{31-25} = 0b1111100;
1404     let Inst{24} = instr;
1405     let Inst{23} = 0; // U = 0
1406     let Inst{22} = 0;
1407     let Inst{21} = write;
1408     let Inst{20} = 1;
1409     let Inst{15-12} = 0b1111;
1410     let Inst{11-8} = 0b1100;
1411
1412     bits<13> addr;
1413     let Inst{19-16} = addr{12-9}; // Rn
1414     let Inst{7-0}   = addr{7-0};  // imm8
1415   }
1416
1417   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1418                "\t$addr",
1419              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1420     let Inst{31-25} = 0b1111100;
1421     let Inst{24} = instr;
1422     let Inst{23} = 0; // add = TRUE for T1
1423     let Inst{22} = 0;
1424     let Inst{21} = write;
1425     let Inst{20} = 1;
1426     let Inst{15-12} = 0b1111;
1427     let Inst{11-6} = 0000000;
1428
1429     bits<10> addr;
1430     let Inst{19-16} = addr{9-6}; // Rn
1431     let Inst{3-0}   = addr{5-2}; // Rm
1432     let Inst{5-4}   = addr{1-0}; // imm2
1433   }
1434 }
1435
1436 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1437 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1438 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1439
1440 //===----------------------------------------------------------------------===//
1441 //  Load / store multiple Instructions.
1442 //
1443
1444 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1445                             InstrItinClass itin_upd, bit L_bit> {
1446   def IA :
1447     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1448          itin, !strconcat(asm, "ia${p}.w\t$Rn, $regs"), []> {
1449     bits<4>  Rn;
1450     bits<16> regs;
1451
1452     let Inst{31-27} = 0b11101;
1453     let Inst{26-25} = 0b00;
1454     let Inst{24-23} = 0b01;     // Increment After
1455     let Inst{22}    = 0;
1456     let Inst{21}    = 0;        // No writeback
1457     let Inst{20}    = L_bit;
1458     let Inst{19-16} = Rn;
1459     let Inst{15-0}  = regs;
1460   }
1461   def IA_UPD :
1462     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1463           itin_upd, !strconcat(asm, "ia${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1464     bits<4>  Rn;
1465     bits<16> regs;
1466
1467     let Inst{31-27} = 0b11101;
1468     let Inst{26-25} = 0b00;
1469     let Inst{24-23} = 0b01;     // Increment After
1470     let Inst{22}    = 0;
1471     let Inst{21}    = 1;        // Writeback
1472     let Inst{20}    = L_bit;
1473     let Inst{19-16} = Rn;
1474     let Inst{15-0}  = regs;
1475   }
1476   def DB :
1477     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1478          itin, !strconcat(asm, "db${p}.w\t$Rn, $regs"), []> {
1479     bits<4>  Rn;
1480     bits<16> regs;
1481
1482     let Inst{31-27} = 0b11101;
1483     let Inst{26-25} = 0b00;
1484     let Inst{24-23} = 0b10;     // Decrement Before
1485     let Inst{22}    = 0;
1486     let Inst{21}    = 0;        // No writeback
1487     let Inst{20}    = L_bit;
1488     let Inst{19-16} = Rn;
1489     let Inst{15-0}  = regs;
1490   }
1491   def DB_UPD :
1492     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1493           itin_upd, !strconcat(asm, "db${p}.w\t$Rn, $regs"), "$Rn = $wb", []> {
1494     bits<4>  Rn;
1495     bits<16> regs;
1496
1497     let Inst{31-27} = 0b11101;
1498     let Inst{26-25} = 0b00;
1499     let Inst{24-23} = 0b10;     // Decrement Before
1500     let Inst{22}    = 0;
1501     let Inst{21}    = 1;        // Writeback
1502     let Inst{20}    = L_bit;
1503     let Inst{19-16} = Rn;
1504     let Inst{15-0}  = regs;
1505   }
1506 }
1507
1508 let neverHasSideEffects = 1 in {
1509
1510 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1511 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1512
1513 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1514 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1515
1516 } // neverHasSideEffects
1517
1518
1519 //===----------------------------------------------------------------------===//
1520 //  Move Instructions.
1521 //
1522
1523 let neverHasSideEffects = 1 in
1524 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1525                    "mov", ".w\t$Rd, $Rm", []> {
1526   let Inst{31-27} = 0b11101;
1527   let Inst{26-25} = 0b01;
1528   let Inst{24-21} = 0b0010;
1529   let Inst{19-16} = 0b1111; // Rn
1530   let Inst{14-12} = 0b000;
1531   let Inst{7-4} = 0b0000;
1532 }
1533
1534 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1535 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1536     AddedComplexity = 1 in
1537 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1538                    "mov", ".w\t$Rd, $imm",
1539                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1540   let Inst{31-27} = 0b11110;
1541   let Inst{25} = 0;
1542   let Inst{24-21} = 0b0010;
1543   let Inst{19-16} = 0b1111; // Rn
1544   let Inst{15} = 0;
1545 }
1546
1547 def : InstAlias<"mov${s}${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1548                                                  pred:$p, cc_out:$s)>,
1549                 Requires<[IsThumb2]>;
1550
1551 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1552 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1553                    "movw", "\t$Rd, $imm",
1554                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1555   let Inst{31-27} = 0b11110;
1556   let Inst{25} = 1;
1557   let Inst{24-21} = 0b0010;
1558   let Inst{20} = 0; // The S bit.
1559   let Inst{15} = 0;
1560
1561   bits<4> Rd;
1562   bits<16> imm;
1563
1564   let Inst{11-8}  = Rd;
1565   let Inst{19-16} = imm{15-12};
1566   let Inst{26}    = imm{11};
1567   let Inst{14-12} = imm{10-8};
1568   let Inst{7-0}   = imm{7-0};
1569 }
1570
1571 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1572                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1573
1574 let Constraints = "$src = $Rd" in {
1575 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1576                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1577                     "movt", "\t$Rd, $imm",
1578                     [(set rGPR:$Rd,
1579                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1580   let Inst{31-27} = 0b11110;
1581   let Inst{25} = 1;
1582   let Inst{24-21} = 0b0110;
1583   let Inst{20} = 0; // The S bit.
1584   let Inst{15} = 0;
1585
1586   bits<4> Rd;
1587   bits<16> imm;
1588
1589   let Inst{11-8}  = Rd;
1590   let Inst{19-16} = imm{15-12};
1591   let Inst{26}    = imm{11};
1592   let Inst{14-12} = imm{10-8};
1593   let Inst{7-0}   = imm{7-0};
1594 }
1595
1596 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1597                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1598 } // Constraints
1599
1600 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1601
1602 //===----------------------------------------------------------------------===//
1603 //  Extend Instructions.
1604 //
1605
1606 // Sign extenders
1607
1608 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1609                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1610 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1611                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1612 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1613
1614 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1615                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1616 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1617                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1618 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1619
1620 // TODO: SXT(A){B|H}16
1621
1622 // Zero extenders
1623
1624 let AddedComplexity = 16 in {
1625 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1626                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1627 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1628                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1629 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1630                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1631
1632 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1633 //        The transformation should probably be done as a combiner action
1634 //        instead so we can include a check for masking back in the upper
1635 //        eight bits of the source into the lower eight bits of the result.
1636 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1637 //            (t2UXTB16 rGPR:$Src, 3)>,
1638 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1639 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1640             (t2UXTB16 rGPR:$Src, 1)>,
1641         Requires<[HasT2ExtractPack, IsThumb2]>;
1642
1643 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1644                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1645 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1646                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1647 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1648 }
1649
1650 //===----------------------------------------------------------------------===//
1651 //  Arithmetic Instructions.
1652 //
1653
1654 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1655                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1656 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1657                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1658
1659 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1660 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1661                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1662                              BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1663 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1664                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1665                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1666
1667 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1668                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1669 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1670                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1671 defm t2ADCS : T2I_adde_sube_s_irs<BinOpFrag<(adde_live_carry node:$LHS,
1672                                                              node:$RHS)>, 1>;
1673 defm t2SBCS : T2I_adde_sube_s_irs<BinOpFrag<(sube_live_carry node:$LHS,
1674                                                              node:$RHS)>>;
1675
1676 // RSB
1677 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1678                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1679 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1680                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1681
1682 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1683 // The assume-no-carry-in form uses the negation of the input since add/sub
1684 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1685 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1686 // details.
1687 // The AddedComplexity preferences the first variant over the others since
1688 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1689 let AddedComplexity = 1 in
1690 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1691             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1692 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1693             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1694 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1695             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1696 let AddedComplexity = 1 in
1697 def : T2Pat<(addc       rGPR:$src, imm0_255_neg:$imm),
1698             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1699 def : T2Pat<(addc       rGPR:$src, t2_so_imm_neg:$imm),
1700             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1701 // The with-carry-in form matches bitwise not instead of the negation.
1702 // Effectively, the inverse interpretation of the carry flag already accounts
1703 // for part of the negation.
1704 let AddedComplexity = 1 in
1705 def : T2Pat<(adde_dead_carry       rGPR:$src, imm0_255_not:$imm),
1706             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1707 def : T2Pat<(adde_dead_carry       rGPR:$src, t2_so_imm_not:$imm),
1708             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1709 let AddedComplexity = 1 in
1710 def : T2Pat<(adde_live_carry       rGPR:$src, imm0_255_not:$imm),
1711             (t2SBCSri   rGPR:$src, imm0_255_not:$imm)>;
1712 def : T2Pat<(adde_live_carry       rGPR:$src, t2_so_imm_not:$imm),
1713             (t2SBCSri   rGPR:$src, t2_so_imm_not:$imm)>;
1714
1715 // Select Bytes -- for disassembly only
1716
1717 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1718                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1719           Requires<[IsThumb2, HasThumb2DSP]> {
1720   let Inst{31-27} = 0b11111;
1721   let Inst{26-24} = 0b010;
1722   let Inst{23} = 0b1;
1723   let Inst{22-20} = 0b010;
1724   let Inst{15-12} = 0b1111;
1725   let Inst{7} = 0b1;
1726   let Inst{6-4} = 0b000;
1727 }
1728
1729 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1730 // And Miscellaneous operations -- for disassembly only
1731 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1732               list<dag> pat = [/* For disassembly only; pattern left blank */],
1733               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1734               string asm = "\t$Rd, $Rn, $Rm">
1735   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1736     Requires<[IsThumb2, HasThumb2DSP]> {
1737   let Inst{31-27} = 0b11111;
1738   let Inst{26-23} = 0b0101;
1739   let Inst{22-20} = op22_20;
1740   let Inst{15-12} = 0b1111;
1741   let Inst{7-4} = op7_4;
1742
1743   bits<4> Rd;
1744   bits<4> Rn;
1745   bits<4> Rm;
1746
1747   let Inst{11-8}  = Rd;
1748   let Inst{19-16} = Rn;
1749   let Inst{3-0}   = Rm;
1750 }
1751
1752 // Saturating add/subtract -- for disassembly only
1753
1754 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1755                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1756                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1757 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1758 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1759 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1760 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1761                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1762 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1763                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1764 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1765 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1766                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1767                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1768 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1769 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1770 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1771 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1772 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1773 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1774 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1775 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1776
1777 // Signed/Unsigned add/subtract -- for disassembly only
1778
1779 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1780 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1781 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1782 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1783 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1784 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1785 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1786 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1787 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1788 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1789 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1790 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1791
1792 // Signed/Unsigned halving add/subtract -- for disassembly only
1793
1794 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1795 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1796 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1797 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1798 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1799 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1800 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1801 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1802 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1803 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1804 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1805 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1806
1807 // Helper class for disassembly only
1808 // A6.3.16 & A6.3.17
1809 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1810 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1811   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1812   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1813   let Inst{31-27} = 0b11111;
1814   let Inst{26-24} = 0b011;
1815   let Inst{23}    = long;
1816   let Inst{22-20} = op22_20;
1817   let Inst{7-4}   = op7_4;
1818 }
1819
1820 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1821   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1822   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
1823   let Inst{31-27} = 0b11111;
1824   let Inst{26-24} = 0b011;
1825   let Inst{23}    = long;
1826   let Inst{22-20} = op22_20;
1827   let Inst{7-4}   = op7_4;
1828 }
1829
1830 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1831
1832 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1833                                            (ins rGPR:$Rn, rGPR:$Rm),
1834                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
1835           Requires<[IsThumb2, HasThumb2DSP]> {
1836   let Inst{15-12} = 0b1111;
1837 }
1838 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1839                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1840                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
1841           Requires<[IsThumb2, HasThumb2DSP]>;
1842
1843 // Signed/Unsigned saturate -- for disassembly only
1844
1845 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1846            string opc, string asm, list<dag> pattern>
1847   : T2I<oops, iops, itin, opc, asm, pattern> {
1848   bits<4> Rd;
1849   bits<4> Rn;
1850   bits<5> sat_imm;
1851   bits<7> sh;
1852
1853   let Inst{11-8}  = Rd;
1854   let Inst{19-16} = Rn;
1855   let Inst{4-0}   = sat_imm;
1856   let Inst{21}    = sh{5};
1857   let Inst{14-12} = sh{4-2};
1858   let Inst{7-6}   = sh{1-0};
1859 }
1860
1861 def t2SSAT: T2SatI<
1862               (outs rGPR:$Rd), (ins imm1_32:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1863               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1864               [/* For disassembly only; pattern left blank */]> {
1865   let Inst{31-27} = 0b11110;
1866   let Inst{25-22} = 0b1100;
1867   let Inst{20} = 0;
1868   let Inst{15} = 0;
1869 }
1870
1871 def t2SSAT16: T2SatI<
1872                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
1873                 "ssat16", "\t$Rd, $sat_imm, $Rn",
1874                 [/* For disassembly only; pattern left blank */]>,
1875           Requires<[IsThumb2, HasThumb2DSP]> {
1876   let Inst{31-27} = 0b11110;
1877   let Inst{25-22} = 0b1100;
1878   let Inst{20} = 0;
1879   let Inst{15} = 0;
1880   let Inst{21} = 1;        // sh = '1'
1881   let Inst{14-12} = 0b000; // imm3 = '000'
1882   let Inst{7-6} = 0b00;    // imm2 = '00'
1883 }
1884
1885 def t2USAT: T2SatI<
1886                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1887                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
1888                 [/* For disassembly only; pattern left blank */]> {
1889   let Inst{31-27} = 0b11110;
1890   let Inst{25-22} = 0b1110;
1891   let Inst{20} = 0;
1892   let Inst{15} = 0;
1893 }
1894
1895 def t2USAT16: T2SatI<(outs rGPR:$dst), (ins i32imm:$sat_imm, rGPR:$Rn),
1896                      NoItinerary,
1897                      "usat16", "\t$dst, $sat_imm, $Rn",
1898                      [/* For disassembly only; pattern left blank */]>,
1899           Requires<[IsThumb2, HasThumb2DSP]> {
1900   let Inst{31-27} = 0b11110;
1901   let Inst{25-22} = 0b1110;
1902   let Inst{20} = 0;
1903   let Inst{15} = 0;
1904   let Inst{21} = 1;        // sh = '1'
1905   let Inst{14-12} = 0b000; // imm3 = '000'
1906   let Inst{7-6} = 0b00;    // imm2 = '00'
1907 }
1908
1909 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1910 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1911
1912 //===----------------------------------------------------------------------===//
1913 //  Shift and rotate Instructions.
1914 //
1915
1916 defm t2LSL  : T2I_sh_ir<0b00, "lsl", BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
1917 defm t2LSR  : T2I_sh_ir<0b01, "lsr", BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
1918 defm t2ASR  : T2I_sh_ir<0b10, "asr", BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
1919 defm t2ROR  : T2I_sh_ir<0b11, "ror", BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
1920
1921 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
1922 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
1923           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
1924
1925 let Uses = [CPSR] in {
1926 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1927                    "rrx", "\t$Rd, $Rm",
1928                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
1929   let Inst{31-27} = 0b11101;
1930   let Inst{26-25} = 0b01;
1931   let Inst{24-21} = 0b0010;
1932   let Inst{19-16} = 0b1111; // Rn
1933   let Inst{14-12} = 0b000;
1934   let Inst{7-4} = 0b0011;
1935 }
1936 }
1937
1938 let isCodeGenOnly = 1, Defs = [CPSR] in {
1939 def t2MOVsrl_flag : T2TwoRegShiftImm<
1940                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1941                         "lsrs", ".w\t$Rd, $Rm, #1",
1942                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
1943   let Inst{31-27} = 0b11101;
1944   let Inst{26-25} = 0b01;
1945   let Inst{24-21} = 0b0010;
1946   let Inst{20} = 1; // The S bit.
1947   let Inst{19-16} = 0b1111; // Rn
1948   let Inst{5-4} = 0b01; // Shift type.
1949   // Shift amount = Inst{14-12:7-6} = 1.
1950   let Inst{14-12} = 0b000;
1951   let Inst{7-6} = 0b01;
1952 }
1953 def t2MOVsra_flag : T2TwoRegShiftImm<
1954                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1955                         "asrs", ".w\t$Rd, $Rm, #1",
1956                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
1957   let Inst{31-27} = 0b11101;
1958   let Inst{26-25} = 0b01;
1959   let Inst{24-21} = 0b0010;
1960   let Inst{20} = 1; // The S bit.
1961   let Inst{19-16} = 0b1111; // Rn
1962   let Inst{5-4} = 0b10; // Shift type.
1963   // Shift amount = Inst{14-12:7-6} = 1.
1964   let Inst{14-12} = 0b000;
1965   let Inst{7-6} = 0b01;
1966 }
1967 }
1968
1969 //===----------------------------------------------------------------------===//
1970 //  Bitwise Instructions.
1971 //
1972
1973 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
1974                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1975                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
1976 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
1977                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1978                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
1979 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
1980                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1981                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
1982
1983 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
1984                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1985                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
1986                             "t2BIC">;
1987
1988 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
1989               string opc, string asm, list<dag> pattern>
1990     : T2I<oops, iops, itin, opc, asm, pattern> {
1991   bits<4> Rd;
1992   bits<5> msb;
1993   bits<5> lsb;
1994
1995   let Inst{11-8}  = Rd;
1996   let Inst{4-0}   = msb{4-0};
1997   let Inst{14-12} = lsb{4-2};
1998   let Inst{7-6}   = lsb{1-0};
1999 }
2000
2001 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2002               string opc, string asm, list<dag> pattern>
2003     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2004   bits<4> Rn;
2005
2006   let Inst{19-16} = Rn;
2007 }
2008
2009 let Constraints = "$src = $Rd" in
2010 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2011                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2012                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2013   let Inst{31-27} = 0b11110;
2014   let Inst{26} = 0; // should be 0.
2015   let Inst{25} = 1;
2016   let Inst{24-20} = 0b10110;
2017   let Inst{19-16} = 0b1111; // Rn
2018   let Inst{15} = 0;
2019   let Inst{5} = 0; // should be 0.
2020
2021   bits<10> imm;
2022   let msb{4-0} = imm{9-5};
2023   let lsb{4-0} = imm{4-0};
2024 }
2025
2026 def t2SBFX: T2TwoRegBitFI<
2027                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2028                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2029   let Inst{31-27} = 0b11110;
2030   let Inst{25} = 1;
2031   let Inst{24-20} = 0b10100;
2032   let Inst{15} = 0;
2033 }
2034
2035 def t2UBFX: T2TwoRegBitFI<
2036                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2037                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2038   let Inst{31-27} = 0b11110;
2039   let Inst{25} = 1;
2040   let Inst{24-20} = 0b11100;
2041   let Inst{15} = 0;
2042 }
2043
2044 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2045 let Constraints = "$src = $Rd" in {
2046   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2047                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2048                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2049                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2050                                    bf_inv_mask_imm:$imm))]> {
2051     let Inst{31-27} = 0b11110;
2052     let Inst{26} = 0; // should be 0.
2053     let Inst{25} = 1;
2054     let Inst{24-20} = 0b10110;
2055     let Inst{15} = 0;
2056     let Inst{5} = 0; // should be 0.
2057
2058     bits<10> imm;
2059     let msb{4-0} = imm{9-5};
2060     let lsb{4-0} = imm{4-0};
2061   }
2062
2063   // GNU as only supports this form of bfi (w/ 4 arguments)
2064   let isAsmParserOnly = 1 in
2065   def t2BFI4p : T2TwoRegBitFI<(outs rGPR:$Rd),
2066                   (ins rGPR:$src, rGPR:$Rn, lsb_pos_imm:$lsbit,
2067                        width_imm:$width),
2068                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $lsbit, $width",
2069                   []> {
2070     let Inst{31-27} = 0b11110;
2071     let Inst{26} = 0; // should be 0.
2072     let Inst{25} = 1;
2073     let Inst{24-20} = 0b10110;
2074     let Inst{15} = 0;
2075     let Inst{5} = 0; // should be 0.
2076
2077     bits<5> lsbit;
2078     bits<5> width;
2079     let msb{4-0} = width; // Custom encoder => lsb+width-1
2080     let lsb{4-0} = lsbit;
2081   }
2082 }
2083
2084 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2085                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2086                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2087                           "t2ORN", 0, "">;
2088
2089 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2090 let AddedComplexity = 1 in
2091 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2092                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2093                           UnOpFrag<(not node:$Src)>, 1, 1>;
2094
2095
2096 let AddedComplexity = 1 in
2097 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2098             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2099
2100 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2101 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2102             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2103             Requires<[IsThumb2]>;
2104
2105 def : T2Pat<(t2_so_imm_not:$src),
2106             (t2MVNi t2_so_imm_not:$src)>;
2107
2108 //===----------------------------------------------------------------------===//
2109 //  Multiply Instructions.
2110 //
2111 let isCommutable = 1 in
2112 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2113                 "mul", "\t$Rd, $Rn, $Rm",
2114                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2115   let Inst{31-27} = 0b11111;
2116   let Inst{26-23} = 0b0110;
2117   let Inst{22-20} = 0b000;
2118   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2119   let Inst{7-4} = 0b0000; // Multiply
2120 }
2121
2122 def t2MLA: T2FourReg<
2123                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2124                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2125                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2126   let Inst{31-27} = 0b11111;
2127   let Inst{26-23} = 0b0110;
2128   let Inst{22-20} = 0b000;
2129   let Inst{7-4} = 0b0000; // Multiply
2130 }
2131
2132 def t2MLS: T2FourReg<
2133                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2134                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2135                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2136   let Inst{31-27} = 0b11111;
2137   let Inst{26-23} = 0b0110;
2138   let Inst{22-20} = 0b000;
2139   let Inst{7-4} = 0b0001; // Multiply and Subtract
2140 }
2141
2142 // Extra precision multiplies with low / high results
2143 let neverHasSideEffects = 1 in {
2144 let isCommutable = 1 in {
2145 def t2SMULL : T2MulLong<0b000, 0b0000,
2146                   (outs rGPR:$Rd, rGPR:$Ra),
2147                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2148                    "smull", "\t$Rd, $Ra, $Rn, $Rm", []>;
2149
2150 def t2UMULL : T2MulLong<0b010, 0b0000,
2151                   (outs rGPR:$RdLo, rGPR:$RdHi),
2152                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2153                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2154 } // isCommutable
2155
2156 // Multiply + accumulate
2157 def t2SMLAL : T2MulLong<0b100, 0b0000,
2158                   (outs rGPR:$RdLo, rGPR:$RdHi),
2159                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2160                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2161
2162 def t2UMLAL : T2MulLong<0b110, 0b0000,
2163                   (outs rGPR:$RdLo, rGPR:$RdHi),
2164                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2165                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2166
2167 def t2UMAAL : T2MulLong<0b110, 0b0110,
2168                   (outs rGPR:$RdLo, rGPR:$RdHi),
2169                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2170                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2171           Requires<[IsThumb2, HasThumb2DSP]>;
2172 } // neverHasSideEffects
2173
2174 // Rounding variants of the below included for disassembly only
2175
2176 // Most significant word multiply
2177 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2178                   "smmul", "\t$Rd, $Rn, $Rm",
2179                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2180           Requires<[IsThumb2, HasThumb2DSP]> {
2181   let Inst{31-27} = 0b11111;
2182   let Inst{26-23} = 0b0110;
2183   let Inst{22-20} = 0b101;
2184   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2185   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2186 }
2187
2188 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2189                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2190           Requires<[IsThumb2, HasThumb2DSP]> {
2191   let Inst{31-27} = 0b11111;
2192   let Inst{26-23} = 0b0110;
2193   let Inst{22-20} = 0b101;
2194   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2195   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2196 }
2197
2198 def t2SMMLA : T2FourReg<
2199         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2200                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2201                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2202           Requires<[IsThumb2, HasThumb2DSP]> {
2203   let Inst{31-27} = 0b11111;
2204   let Inst{26-23} = 0b0110;
2205   let Inst{22-20} = 0b101;
2206   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2207 }
2208
2209 def t2SMMLAR: T2FourReg<
2210         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2211                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2212           Requires<[IsThumb2, HasThumb2DSP]> {
2213   let Inst{31-27} = 0b11111;
2214   let Inst{26-23} = 0b0110;
2215   let Inst{22-20} = 0b101;
2216   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2217 }
2218
2219 def t2SMMLS: T2FourReg<
2220         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2221                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2222                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2223           Requires<[IsThumb2, HasThumb2DSP]> {
2224   let Inst{31-27} = 0b11111;
2225   let Inst{26-23} = 0b0110;
2226   let Inst{22-20} = 0b110;
2227   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2228 }
2229
2230 def t2SMMLSR:T2FourReg<
2231         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2232                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2233           Requires<[IsThumb2, HasThumb2DSP]> {
2234   let Inst{31-27} = 0b11111;
2235   let Inst{26-23} = 0b0110;
2236   let Inst{22-20} = 0b110;
2237   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2238 }
2239
2240 multiclass T2I_smul<string opc, PatFrag opnode> {
2241   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2242               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2243               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2244                                       (sext_inreg rGPR:$Rm, i16)))]>,
2245           Requires<[IsThumb2, HasThumb2DSP]> {
2246     let Inst{31-27} = 0b11111;
2247     let Inst{26-23} = 0b0110;
2248     let Inst{22-20} = 0b001;
2249     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2250     let Inst{7-6} = 0b00;
2251     let Inst{5-4} = 0b00;
2252   }
2253
2254   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2255               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2256               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2257                                       (sra rGPR:$Rm, (i32 16))))]>,
2258           Requires<[IsThumb2, HasThumb2DSP]> {
2259     let Inst{31-27} = 0b11111;
2260     let Inst{26-23} = 0b0110;
2261     let Inst{22-20} = 0b001;
2262     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2263     let Inst{7-6} = 0b00;
2264     let Inst{5-4} = 0b01;
2265   }
2266
2267   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2268               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2269               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2270                                       (sext_inreg rGPR:$Rm, i16)))]>,
2271           Requires<[IsThumb2, HasThumb2DSP]> {
2272     let Inst{31-27} = 0b11111;
2273     let Inst{26-23} = 0b0110;
2274     let Inst{22-20} = 0b001;
2275     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2276     let Inst{7-6} = 0b00;
2277     let Inst{5-4} = 0b10;
2278   }
2279
2280   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2281               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2282               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2283                                       (sra rGPR:$Rm, (i32 16))))]>,
2284           Requires<[IsThumb2, HasThumb2DSP]> {
2285     let Inst{31-27} = 0b11111;
2286     let Inst{26-23} = 0b0110;
2287     let Inst{22-20} = 0b001;
2288     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2289     let Inst{7-6} = 0b00;
2290     let Inst{5-4} = 0b11;
2291   }
2292
2293   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2294               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2295               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2296                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2297           Requires<[IsThumb2, HasThumb2DSP]> {
2298     let Inst{31-27} = 0b11111;
2299     let Inst{26-23} = 0b0110;
2300     let Inst{22-20} = 0b011;
2301     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2302     let Inst{7-6} = 0b00;
2303     let Inst{5-4} = 0b00;
2304   }
2305
2306   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2307               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2308               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2309                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2310           Requires<[IsThumb2, HasThumb2DSP]> {
2311     let Inst{31-27} = 0b11111;
2312     let Inst{26-23} = 0b0110;
2313     let Inst{22-20} = 0b011;
2314     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2315     let Inst{7-6} = 0b00;
2316     let Inst{5-4} = 0b01;
2317   }
2318 }
2319
2320
2321 multiclass T2I_smla<string opc, PatFrag opnode> {
2322   def BB : T2FourReg<
2323         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2324               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2325               [(set rGPR:$Rd, (add rGPR:$Ra,
2326                                (opnode (sext_inreg rGPR:$Rn, i16),
2327                                        (sext_inreg rGPR:$Rm, i16))))]>,
2328           Requires<[IsThumb2, HasThumb2DSP]> {
2329     let Inst{31-27} = 0b11111;
2330     let Inst{26-23} = 0b0110;
2331     let Inst{22-20} = 0b001;
2332     let Inst{7-6} = 0b00;
2333     let Inst{5-4} = 0b00;
2334   }
2335
2336   def BT : T2FourReg<
2337        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2338              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2339              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2340                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2341           Requires<[IsThumb2, HasThumb2DSP]> {
2342     let Inst{31-27} = 0b11111;
2343     let Inst{26-23} = 0b0110;
2344     let Inst{22-20} = 0b001;
2345     let Inst{7-6} = 0b00;
2346     let Inst{5-4} = 0b01;
2347   }
2348
2349   def TB : T2FourReg<
2350         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2351               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2352               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2353                                                (sext_inreg rGPR:$Rm, i16))))]>,
2354           Requires<[IsThumb2, HasThumb2DSP]> {
2355     let Inst{31-27} = 0b11111;
2356     let Inst{26-23} = 0b0110;
2357     let Inst{22-20} = 0b001;
2358     let Inst{7-6} = 0b00;
2359     let Inst{5-4} = 0b10;
2360   }
2361
2362   def TT : T2FourReg<
2363         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2364               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2365              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2366                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2367           Requires<[IsThumb2, HasThumb2DSP]> {
2368     let Inst{31-27} = 0b11111;
2369     let Inst{26-23} = 0b0110;
2370     let Inst{22-20} = 0b001;
2371     let Inst{7-6} = 0b00;
2372     let Inst{5-4} = 0b11;
2373   }
2374
2375   def WB : T2FourReg<
2376         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2377               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2378               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2379                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2380           Requires<[IsThumb2, HasThumb2DSP]> {
2381     let Inst{31-27} = 0b11111;
2382     let Inst{26-23} = 0b0110;
2383     let Inst{22-20} = 0b011;
2384     let Inst{7-6} = 0b00;
2385     let Inst{5-4} = 0b00;
2386   }
2387
2388   def WT : T2FourReg<
2389         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2390               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2391               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2392                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2393           Requires<[IsThumb2, HasThumb2DSP]> {
2394     let Inst{31-27} = 0b11111;
2395     let Inst{26-23} = 0b0110;
2396     let Inst{22-20} = 0b011;
2397     let Inst{7-6} = 0b00;
2398     let Inst{5-4} = 0b01;
2399   }
2400 }
2401
2402 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2403 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2404
2405 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2406 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2407          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2408            [/* For disassembly only; pattern left blank */]>,
2409           Requires<[IsThumb2, HasThumb2DSP]>;
2410 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2411          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2412            [/* For disassembly only; pattern left blank */]>,
2413           Requires<[IsThumb2, HasThumb2DSP]>;
2414 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2415          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2416            [/* For disassembly only; pattern left blank */]>,
2417           Requires<[IsThumb2, HasThumb2DSP]>;
2418 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2419          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2420            [/* For disassembly only; pattern left blank */]>,
2421           Requires<[IsThumb2, HasThumb2DSP]>;
2422
2423 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2424 // These are for disassembly only.
2425
2426 def t2SMUAD: T2ThreeReg_mac<
2427             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2428             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2429           Requires<[IsThumb2, HasThumb2DSP]> {
2430   let Inst{15-12} = 0b1111;
2431 }
2432 def t2SMUADX:T2ThreeReg_mac<
2433             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2434             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2435           Requires<[IsThumb2, HasThumb2DSP]> {
2436   let Inst{15-12} = 0b1111;
2437 }
2438 def t2SMUSD: T2ThreeReg_mac<
2439             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2440             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2441           Requires<[IsThumb2, HasThumb2DSP]> {
2442   let Inst{15-12} = 0b1111;
2443 }
2444 def t2SMUSDX:T2ThreeReg_mac<
2445             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2446             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2447           Requires<[IsThumb2, HasThumb2DSP]> {
2448   let Inst{15-12} = 0b1111;
2449 }
2450 def t2SMLAD   : T2ThreeReg_mac<
2451             0, 0b010, 0b0000, (outs rGPR:$Rd),
2452             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2453             "\t$Rd, $Rn, $Rm, $Ra", []>,
2454           Requires<[IsThumb2, HasThumb2DSP]>;
2455 def t2SMLADX  : T2FourReg_mac<
2456             0, 0b010, 0b0001, (outs rGPR:$Rd),
2457             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2458             "\t$Rd, $Rn, $Rm, $Ra", []>,
2459           Requires<[IsThumb2, HasThumb2DSP]>;
2460 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2461             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2462             "\t$Rd, $Rn, $Rm, $Ra", []>,
2463           Requires<[IsThumb2, HasThumb2DSP]>;
2464 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2465             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2466             "\t$Rd, $Rn, $Rm, $Ra", []>,
2467           Requires<[IsThumb2, HasThumb2DSP]>;
2468 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2469                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2470                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2471           Requires<[IsThumb2, HasThumb2DSP]>;
2472 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2473                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2474                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2475           Requires<[IsThumb2, HasThumb2DSP]>;
2476 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2477                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2478                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2479           Requires<[IsThumb2, HasThumb2DSP]>;
2480 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2481                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2482                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2483           Requires<[IsThumb2, HasThumb2DSP]>;
2484
2485 //===----------------------------------------------------------------------===//
2486 //  Division Instructions.
2487 //  Signed and unsigned division on v7-M
2488 //
2489 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2490                  "sdiv", "\t$Rd, $Rn, $Rm",
2491                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2492                  Requires<[HasDivide, IsThumb2]> {
2493   let Inst{31-27} = 0b11111;
2494   let Inst{26-21} = 0b011100;
2495   let Inst{20} = 0b1;
2496   let Inst{15-12} = 0b1111;
2497   let Inst{7-4} = 0b1111;
2498 }
2499
2500 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2501                  "udiv", "\t$Rd, $Rn, $Rm",
2502                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2503                  Requires<[HasDivide, IsThumb2]> {
2504   let Inst{31-27} = 0b11111;
2505   let Inst{26-21} = 0b011101;
2506   let Inst{20} = 0b1;
2507   let Inst{15-12} = 0b1111;
2508   let Inst{7-4} = 0b1111;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 //  Misc. Arithmetic Instructions.
2513 //
2514
2515 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2516       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2517   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2518   let Inst{31-27} = 0b11111;
2519   let Inst{26-22} = 0b01010;
2520   let Inst{21-20} = op1;
2521   let Inst{15-12} = 0b1111;
2522   let Inst{7-6} = 0b10;
2523   let Inst{5-4} = op2;
2524   let Rn{3-0} = Rm;
2525 }
2526
2527 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2528                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2529
2530 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2531                       "rbit", "\t$Rd, $Rm",
2532                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2533
2534 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2535                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2536
2537 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2538                        "rev16", ".w\t$Rd, $Rm",
2539                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2540
2541 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2542                        "revsh", ".w\t$Rd, $Rm",
2543                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2544
2545 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2546                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2547             (t2REVSH rGPR:$Rm)>;
2548
2549 def t2PKHBT : T2ThreeReg<
2550             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2551                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm, lsl $sh",
2552                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2553                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2554                                            0xFFFF0000)))]>,
2555                   Requires<[HasT2ExtractPack, IsThumb2]> {
2556   let Inst{31-27} = 0b11101;
2557   let Inst{26-25} = 0b01;
2558   let Inst{24-20} = 0b01100;
2559   let Inst{5} = 0; // BT form
2560   let Inst{4} = 0;
2561
2562   bits<5> sh;
2563   let Inst{14-12} = sh{4-2};
2564   let Inst{7-6}   = sh{1-0};
2565 }
2566
2567 // Alternate cases for PKHBT where identities eliminate some nodes.
2568 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2569             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2570             Requires<[HasT2ExtractPack, IsThumb2]>;
2571 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2572             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2573             Requires<[HasT2ExtractPack, IsThumb2]>;
2574
2575 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2576 // will match the pattern below.
2577 def t2PKHTB : T2ThreeReg<
2578                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2579                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm, asr $sh",
2580                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2581                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2582                                             0xFFFF)))]>,
2583                   Requires<[HasT2ExtractPack, IsThumb2]> {
2584   let Inst{31-27} = 0b11101;
2585   let Inst{26-25} = 0b01;
2586   let Inst{24-20} = 0b01100;
2587   let Inst{5} = 1; // TB form
2588   let Inst{4} = 0;
2589
2590   bits<5> sh;
2591   let Inst{14-12} = sh{4-2};
2592   let Inst{7-6}   = sh{1-0};
2593 }
2594
2595 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2596 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2597 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2598             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2599             Requires<[HasT2ExtractPack, IsThumb2]>;
2600 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2601                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2602             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2603             Requires<[HasT2ExtractPack, IsThumb2]>;
2604
2605 //===----------------------------------------------------------------------===//
2606 //  Comparison Instructions...
2607 //
2608 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2609                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2610                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2611
2612 def : T2Pat<(ARMcmpZ  GPR:$lhs, t2_so_imm:$imm),
2613             (t2CMPri  GPR:$lhs, t2_so_imm:$imm)>;
2614 def : T2Pat<(ARMcmpZ  GPR:$lhs, rGPR:$rhs),
2615             (t2CMPrr  GPR:$lhs, rGPR:$rhs)>;
2616 def : T2Pat<(ARMcmpZ  GPR:$lhs, t2_so_reg:$rhs),
2617             (t2CMPrs  GPR:$lhs, t2_so_reg:$rhs)>;
2618
2619 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2620 //       Compare-to-zero still works out, just not the relationals
2621 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2622 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2623 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2624                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2625                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2626
2627 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2628 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2629
2630 def : T2Pat<(ARMcmpZ  GPR:$src, t2_so_imm_neg:$imm),
2631             (t2CMNzri GPR:$src, t2_so_imm_neg:$imm)>;
2632
2633 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2634                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2635                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2636 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2637                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2638                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2639
2640 // Conditional moves
2641 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2642 // a two-value operand where a dag node expects two operands. :(
2643 let neverHasSideEffects = 1 in {
2644 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2645                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2646                             4, IIC_iCMOVr,
2647    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2648                 RegConstraint<"$false = $Rd">;
2649
2650 let isMoveImm = 1 in
2651 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2652                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2653                    4, IIC_iCMOVi,
2654 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2655                    RegConstraint<"$false = $Rd">;
2656
2657 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2658 let isCodeGenOnly = 1 in {
2659 let isMoveImm = 1 in
2660 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2661                       IIC_iCMOVi,
2662                       "movw", "\t$Rd, $imm", []>,
2663                       RegConstraint<"$false = $Rd"> {
2664   let Inst{31-27} = 0b11110;
2665   let Inst{25} = 1;
2666   let Inst{24-21} = 0b0010;
2667   let Inst{20} = 0; // The S bit.
2668   let Inst{15} = 0;
2669
2670   bits<4> Rd;
2671   bits<16> imm;
2672
2673   let Inst{11-8}  = Rd;
2674   let Inst{19-16} = imm{15-12};
2675   let Inst{26}    = imm{11};
2676   let Inst{14-12} = imm{10-8};
2677   let Inst{7-0}   = imm{7-0};
2678 }
2679
2680 let isMoveImm = 1 in
2681 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2682                                (ins rGPR:$false, i32imm:$src, pred:$p),
2683                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2684
2685 let isMoveImm = 1 in
2686 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2687                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2688 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2689                    imm:$cc, CCR:$ccr))*/]>,
2690                    RegConstraint<"$false = $Rd"> {
2691   let Inst{31-27} = 0b11110;
2692   let Inst{25} = 0;
2693   let Inst{24-21} = 0b0011;
2694   let Inst{20} = 0; // The S bit.
2695   let Inst{19-16} = 0b1111; // Rn
2696   let Inst{15} = 0;
2697 }
2698
2699 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2700                    string opc, string asm, list<dag> pattern>
2701   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2702   let Inst{31-27} = 0b11101;
2703   let Inst{26-25} = 0b01;
2704   let Inst{24-21} = 0b0010;
2705   let Inst{20} = 0; // The S bit.
2706   let Inst{19-16} = 0b1111; // Rn
2707   let Inst{5-4} = opcod; // Shift type.
2708 }
2709 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2710                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2711                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2712                  RegConstraint<"$false = $Rd">;
2713 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2714                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2715                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2716                  RegConstraint<"$false = $Rd">;
2717 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2718                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2719                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2720                  RegConstraint<"$false = $Rd">;
2721 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2722                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2723                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2724                  RegConstraint<"$false = $Rd">;
2725 } // isCodeGenOnly = 1
2726 } // neverHasSideEffects
2727
2728 //===----------------------------------------------------------------------===//
2729 // Atomic operations intrinsics
2730 //
2731
2732 // memory barriers protect the atomic sequences
2733 let hasSideEffects = 1 in {
2734 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2735                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2736                   Requires<[IsThumb, HasDB]> {
2737   bits<4> opt;
2738   let Inst{31-4} = 0xf3bf8f5;
2739   let Inst{3-0} = opt;
2740 }
2741 }
2742
2743 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2744                   "dsb", "\t$opt",
2745                   [/* For disassembly only; pattern left blank */]>,
2746                   Requires<[IsThumb, HasDB]> {
2747   bits<4> opt;
2748   let Inst{31-4} = 0xf3bf8f4;
2749   let Inst{3-0} = opt;
2750 }
2751
2752 // ISB has only full system option -- for disassembly only
2753 def t2ISB : AInoP<(outs), (ins), ThumbFrm, NoItinerary, "isb", "",
2754                   [/* For disassembly only; pattern left blank */]>,
2755                   Requires<[IsThumb2, HasV7]> {
2756   let Inst{31-4} = 0xf3bf8f6;
2757   let Inst{3-0} = 0b1111;
2758 }
2759
2760 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2761                 InstrItinClass itin, string opc, string asm, string cstr,
2762                 list<dag> pattern, bits<4> rt2 = 0b1111>
2763   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2764   let Inst{31-27} = 0b11101;
2765   let Inst{26-20} = 0b0001101;
2766   let Inst{11-8} = rt2;
2767   let Inst{7-6} = 0b01;
2768   let Inst{5-4} = opcod;
2769   let Inst{3-0} = 0b1111;
2770
2771   bits<4> addr;
2772   bits<4> Rt;
2773   let Inst{19-16} = addr;
2774   let Inst{15-12} = Rt;
2775 }
2776 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2777                 InstrItinClass itin, string opc, string asm, string cstr,
2778                 list<dag> pattern, bits<4> rt2 = 0b1111>
2779   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2780   let Inst{31-27} = 0b11101;
2781   let Inst{26-20} = 0b0001100;
2782   let Inst{11-8} = rt2;
2783   let Inst{7-6} = 0b01;
2784   let Inst{5-4} = opcod;
2785
2786   bits<4> Rd;
2787   bits<4> addr;
2788   bits<4> Rt;
2789   let Inst{3-0}  = Rd;
2790   let Inst{19-16} = addr;
2791   let Inst{15-12} = Rt;
2792 }
2793
2794 let mayLoad = 1 in {
2795 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2796                          AddrModeNone, 4, NoItinerary,
2797                          "ldrexb", "\t$Rt, $addr", "", []>;
2798 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2799                          AddrModeNone, 4, NoItinerary,
2800                          "ldrexh", "\t$Rt, $addr", "", []>;
2801 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2802                        AddrModeNone, 4, NoItinerary,
2803                        "ldrex", "\t$Rt, $addr", "", []> {
2804   let Inst{31-27} = 0b11101;
2805   let Inst{26-20} = 0b0000101;
2806   let Inst{11-8} = 0b1111;
2807   let Inst{7-0} = 0b00000000; // imm8 = 0
2808
2809   bits<4> Rt;
2810   bits<4> addr;
2811   let Inst{19-16} = addr;
2812   let Inst{15-12} = Rt;
2813 }
2814 let hasExtraDefRegAllocReq = 1 in
2815 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2816                          (ins t2addrmode_reg:$addr),
2817                          AddrModeNone, 4, NoItinerary,
2818                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2819                          [], {?, ?, ?, ?}> {
2820   bits<4> Rt2;
2821   let Inst{11-8} = Rt2;
2822 }
2823 }
2824
2825 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2826 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2827                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2828                          AddrModeNone, 4, NoItinerary,
2829                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2830 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2831                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2832                          AddrModeNone, 4, NoItinerary,
2833                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2834 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt, t2addrmode_reg:$addr),
2835                   AddrModeNone, 4, NoItinerary,
2836                   "strex", "\t$Rd, $Rt, $addr", "",
2837                   []> {
2838   let Inst{31-27} = 0b11101;
2839   let Inst{26-20} = 0b0000100;
2840   let Inst{7-0} = 0b00000000; // imm8 = 0
2841
2842   bits<4> Rd;
2843   bits<4> addr;
2844   bits<4> Rt;
2845   let Inst{11-8}  = Rd;
2846   let Inst{19-16} = addr;
2847   let Inst{15-12} = Rt;
2848 }
2849 }
2850
2851 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
2852 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
2853                          (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_reg:$addr),
2854                          AddrModeNone, 4, NoItinerary,
2855                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
2856                          {?, ?, ?, ?}> {
2857   bits<4> Rt2;
2858   let Inst{11-8} = Rt2;
2859 }
2860
2861 // Clear-Exclusive is for disassembly only.
2862 def t2CLREX : T2XI<(outs), (ins), NoItinerary, "clrex",
2863                    [/* For disassembly only; pattern left blank */]>,
2864             Requires<[IsThumb2, HasV7]>  {
2865   let Inst{31-16} = 0xf3bf;
2866   let Inst{15-14} = 0b10;
2867   let Inst{13} = 0;
2868   let Inst{12} = 0;
2869   let Inst{11-8} = 0b1111;
2870   let Inst{7-4} = 0b0010;
2871   let Inst{3-0} = 0b1111;
2872 }
2873
2874 //===----------------------------------------------------------------------===//
2875 // SJLJ Exception handling intrinsics
2876 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2877 //   address and save #0 in R0 for the non-longjmp case.
2878 //   Since by its nature we may be coming from some other function to get
2879 //   here, and we're using the stack frame for the containing function to
2880 //   save/restore registers, we can't keep anything live in regs across
2881 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2882 //   when we get here from a longjmp(). We force everything out of registers
2883 //   except for our own input by listing the relevant registers in Defs. By
2884 //   doing so, we also cause the prologue/epilogue code to actively preserve
2885 //   all of the callee-saved resgisters, which is exactly what we want.
2886 //   $val is a scratch register for our use.
2887 let Defs =
2888   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
2889     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
2890   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2891   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2892                                AddrModeNone, 0, NoItinerary, "", "",
2893                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2894                              Requires<[IsThumb2, HasVFP2]>;
2895 }
2896
2897 let Defs =
2898   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
2899   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2900   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2901                                AddrModeNone, 0, NoItinerary, "", "",
2902                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2903                                   Requires<[IsThumb2, NoVFP]>;
2904 }
2905
2906
2907 //===----------------------------------------------------------------------===//
2908 // Control-Flow Instructions
2909 //
2910
2911 // FIXME: remove when we have a way to marking a MI with these properties.
2912 // FIXME: Should pc be an implicit operand like PICADD, etc?
2913 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2914     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2915 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2916                                                    reglist:$regs, variable_ops),
2917                               4, IIC_iLoad_mBr, [],
2918             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2919                          RegConstraint<"$Rn = $wb">;
2920
2921 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2922 let isPredicable = 1 in
2923 def t2B   : T2XI<(outs), (ins uncondbrtarget:$target), IIC_Br,
2924                  "b.w\t$target",
2925                  [(br bb:$target)]> {
2926   let Inst{31-27} = 0b11110;
2927   let Inst{15-14} = 0b10;
2928   let Inst{12} = 1;
2929
2930   bits<20> target;
2931   let Inst{26} = target{19};
2932   let Inst{11} = target{18};
2933   let Inst{13} = target{17};
2934   let Inst{21-16} = target{16-11};
2935   let Inst{10-0} = target{10-0};
2936 }
2937
2938 let isNotDuplicable = 1, isIndirectBranch = 1 in {
2939 def t2BR_JT : t2PseudoInst<(outs),
2940           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
2941            0, IIC_Br,
2942           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
2943
2944 // FIXME: Add a non-pc based case that can be predicated.
2945 def t2TBB_JT : t2PseudoInst<(outs),
2946         (ins GPR:$index, i32imm:$jt, i32imm:$id),
2947          0, IIC_Br, []>;
2948
2949 def t2TBH_JT : t2PseudoInst<(outs),
2950         (ins GPR:$index, i32imm:$jt, i32imm:$id),
2951          0, IIC_Br, []>;
2952
2953 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
2954                     "tbb", "\t[$Rn, $Rm]", []> {
2955   bits<4> Rn;
2956   bits<4> Rm;
2957   let Inst{31-20} = 0b111010001101;
2958   let Inst{19-16} = Rn;
2959   let Inst{15-5} = 0b11110000000;
2960   let Inst{4} = 0; // B form
2961   let Inst{3-0} = Rm;
2962 }
2963
2964 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
2965                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
2966   bits<4> Rn;
2967   bits<4> Rm;
2968   let Inst{31-20} = 0b111010001101;
2969   let Inst{19-16} = Rn;
2970   let Inst{15-5} = 0b11110000000;
2971   let Inst{4} = 1; // H form
2972   let Inst{3-0} = Rm;
2973 }
2974 } // isNotDuplicable, isIndirectBranch
2975
2976 } // isBranch, isTerminator, isBarrier
2977
2978 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2979 // a two-value operand where a dag node expects two operands. :(
2980 let isBranch = 1, isTerminator = 1 in
2981 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
2982                 "b", ".w\t$target",
2983                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
2984   let Inst{31-27} = 0b11110;
2985   let Inst{15-14} = 0b10;
2986   let Inst{12} = 0;
2987
2988   bits<4> p;
2989   let Inst{25-22} = p;
2990
2991   bits<21> target;
2992   let Inst{26} = target{20};
2993   let Inst{11} = target{19};
2994   let Inst{13} = target{18};
2995   let Inst{21-16} = target{17-12};
2996   let Inst{10-0} = target{11-1};
2997 }
2998
2999 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3000 // it goes here.
3001 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3002   // Darwin version.
3003   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3004       Uses = [SP] in
3005   def tTAILJMPd: tPseudoExpand<(outs), (ins uncondbrtarget:$dst, variable_ops),
3006                    4, IIC_Br, [],
3007                    (t2B uncondbrtarget:$dst)>,
3008                  Requires<[IsThumb2, IsDarwin]>;
3009 }
3010
3011 // IT block
3012 let Defs = [ITSTATE] in
3013 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3014                     AddrModeNone, 2,  IIC_iALUx,
3015                     "it$mask\t$cc", "", []> {
3016   // 16-bit instruction.
3017   let Inst{31-16} = 0x0000;
3018   let Inst{15-8} = 0b10111111;
3019
3020   bits<4> cc;
3021   bits<4> mask;
3022   let Inst{7-4} = cc;
3023   let Inst{3-0} = mask;
3024 }
3025
3026 // Branch and Exchange Jazelle -- for disassembly only
3027 // Rm = Inst{19-16}
3028 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func",
3029               [/* For disassembly only; pattern left blank */]> {
3030   let Inst{31-27} = 0b11110;
3031   let Inst{26} = 0;
3032   let Inst{25-20} = 0b111100;
3033   let Inst{15-14} = 0b10;
3034   let Inst{12} = 0;
3035
3036   bits<4> func;
3037   let Inst{19-16} = func;
3038 }
3039
3040 // Change Processor State is a system instruction -- for disassembly and
3041 // parsing only.
3042 // FIXME: Since the asm parser has currently no clean way to handle optional
3043 // operands, create 3 versions of the same instruction. Once there's a clean
3044 // framework to represent optional operands, change this behavior.
3045 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3046             !strconcat("cps", asm_op),
3047             [/* For disassembly only; pattern left blank */]> {
3048   bits<2> imod;
3049   bits<3> iflags;
3050   bits<5> mode;
3051   bit M;
3052
3053   let Inst{31-27} = 0b11110;
3054   let Inst{26}    = 0;
3055   let Inst{25-20} = 0b111010;
3056   let Inst{19-16} = 0b1111;
3057   let Inst{15-14} = 0b10;
3058   let Inst{12}    = 0;
3059   let Inst{10-9}  = imod;
3060   let Inst{8}     = M;
3061   let Inst{7-5}   = iflags;
3062   let Inst{4-0}   = mode;
3063 }
3064
3065 let M = 1 in
3066   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3067                       "$imod.w\t$iflags, $mode">;
3068 let mode = 0, M = 0 in
3069   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3070                       "$imod.w\t$iflags">;
3071 let imod = 0, iflags = 0, M = 1 in
3072   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3073
3074 // A6.3.4 Branches and miscellaneous control
3075 // Table A6-14 Change Processor State, and hint instructions
3076 // Helper class for disassembly only.
3077 class T2I_hint<bits<8> op7_0, string opc, string asm>
3078   : T2I<(outs), (ins), NoItinerary, opc, asm,
3079         [/* For disassembly only; pattern left blank */]> {
3080   let Inst{31-20} = 0xf3a;
3081   let Inst{19-16} = 0b1111;
3082   let Inst{15-14} = 0b10;
3083   let Inst{12} = 0;
3084   let Inst{10-8} = 0b000;
3085   let Inst{7-0} = op7_0;
3086 }
3087
3088 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3089 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3090 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3091 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3092 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3093
3094 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3095   let Inst{31-20} = 0xf3a;
3096   let Inst{15-14} = 0b10;
3097   let Inst{12} = 0;
3098   let Inst{10-8} = 0b000;
3099   let Inst{7-4} = 0b1111;
3100
3101   bits<4> opt;
3102   let Inst{3-0} = opt;
3103 }
3104
3105 // Secure Monitor Call is a system instruction -- for disassembly only
3106 // Option = Inst{19-16}
3107 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3108                 [/* For disassembly only; pattern left blank */]> {
3109   let Inst{31-27} = 0b11110;
3110   let Inst{26-20} = 0b1111111;
3111   let Inst{15-12} = 0b1000;
3112
3113   bits<4> opt;
3114   let Inst{19-16} = opt;
3115 }
3116
3117 class T2SRS<bits<12> op31_20,
3118            dag oops, dag iops, InstrItinClass itin,
3119           string opc, string asm, list<dag> pattern>
3120   : T2I<oops, iops, itin, opc, asm, pattern> {
3121   let Inst{31-20} = op31_20{11-0};
3122
3123   bits<5> mode;
3124   let Inst{4-0} = mode{4-0};
3125 }
3126
3127 // Store Return State is a system instruction -- for disassembly only
3128 def t2SRSDBW : T2SRS<0b111010000010,
3129                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3130                    [/* For disassembly only; pattern left blank */]>;
3131 def t2SRSDB  : T2SRS<0b111010000000,
3132                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3133                    [/* For disassembly only; pattern left blank */]>;
3134 def t2SRSIAW : T2SRS<0b111010011010,
3135                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3136                    [/* For disassembly only; pattern left blank */]>;
3137 def t2SRSIA  : T2SRS<0b111010011000,
3138                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3139                    [/* For disassembly only; pattern left blank */]>;
3140
3141 // Return From Exception is a system instruction -- for disassembly only
3142
3143 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3144           string opc, string asm, list<dag> pattern>
3145   : T2I<oops, iops, itin, opc, asm, pattern> {
3146   let Inst{31-20} = op31_20{11-0};
3147
3148   bits<4> Rn;
3149   let Inst{19-16} = Rn;
3150   let Inst{15-0} = 0xc000;
3151 }
3152
3153 def t2RFEDBW : T2RFE<0b111010000011,
3154                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3155                    [/* For disassembly only; pattern left blank */]>;
3156 def t2RFEDB  : T2RFE<0b111010000001,
3157                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3158                    [/* For disassembly only; pattern left blank */]>;
3159 def t2RFEIAW : T2RFE<0b111010011011,
3160                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3161                    [/* For disassembly only; pattern left blank */]>;
3162 def t2RFEIA  : T2RFE<0b111010011001,
3163                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3164                    [/* For disassembly only; pattern left blank */]>;
3165
3166 //===----------------------------------------------------------------------===//
3167 // Non-Instruction Patterns
3168 //
3169
3170 // 32-bit immediate using movw + movt.
3171 // This is a single pseudo instruction to make it re-materializable.
3172 // FIXME: Remove this when we can do generalized remat.
3173 let isReMaterializable = 1, isMoveImm = 1 in
3174 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3175                             [(set rGPR:$dst, (i32 imm:$src))]>,
3176                             Requires<[IsThumb, HasV6T2]>;
3177
3178 // Pseudo instruction that combines movw + movt + add pc (if pic).
3179 // It also makes it possible to rematerialize the instructions.
3180 // FIXME: Remove this when we can do generalized remat and when machine licm
3181 // can properly the instructions.
3182 let isReMaterializable = 1 in {
3183 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3184                                 IIC_iMOVix2addpc,
3185                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3186                           Requires<[IsThumb2, UseMovt]>;
3187
3188 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3189                               IIC_iMOVix2,
3190                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3191                           Requires<[IsThumb2, UseMovt]>;
3192 }
3193
3194 // ConstantPool, GlobalAddress, and JumpTable
3195 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3196            Requires<[IsThumb2, DontUseMovt]>;
3197 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3198 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3199            Requires<[IsThumb2, UseMovt]>;
3200
3201 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3202             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3203
3204 // Pseudo instruction that combines ldr from constpool and add pc. This should
3205 // be expanded into two instructions late to allow if-conversion and
3206 // scheduling.
3207 let canFoldAsLoad = 1, isReMaterializable = 1 in
3208 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3209                    IIC_iLoadiALU,
3210               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3211                                            imm:$cp))]>,
3212                Requires<[IsThumb2]>;
3213
3214 //===----------------------------------------------------------------------===//
3215 // Move between special register and ARM core register -- for disassembly only
3216 //
3217
3218 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3219           dag oops, dag iops, InstrItinClass itin,
3220           string opc, string asm, list<dag> pattern>
3221   : T2I<oops, iops, itin, opc, asm, pattern> {
3222   let Inst{31-20} = op31_20{11-0};
3223   let Inst{15-14} = op15_14{1-0};
3224   let Inst{12} = op12{0};
3225 }
3226
3227 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3228           dag oops, dag iops, InstrItinClass itin,
3229           string opc, string asm, list<dag> pattern>
3230   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3231   bits<4> Rd;
3232   let Inst{11-8} = Rd;
3233   let Inst{19-16} = 0b1111;
3234 }
3235
3236 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3237                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3238                 [/* For disassembly only; pattern left blank */]>;
3239 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3240                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3241                    [/* For disassembly only; pattern left blank */]>;
3242
3243 // Move from ARM core register to Special Register
3244 //
3245 // No need to have both system and application versions, the encodings are the
3246 // same and the assembly parser has no way to distinguish between them. The mask
3247 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3248 // the mask with the fields to be accessed in the special register.
3249 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3250                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3251                          NoItinerary, "msr", "\t$mask, $Rn",
3252                          [/* For disassembly only; pattern left blank */]> {
3253   bits<5> mask;
3254   bits<4> Rn;
3255   let Inst{19-16} = Rn;
3256   let Inst{20}    = mask{4}; // R Bit
3257   let Inst{13}    = 0b0;
3258   let Inst{11-8}  = mask{3-0};
3259 }
3260
3261 //===----------------------------------------------------------------------===//
3262 // Move between coprocessor and ARM core register
3263 //
3264
3265 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3266                   list<dag> pattern>
3267   : T2Cop<Op, oops, iops,
3268           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3269           pattern> {
3270   let Inst{27-24} = 0b1110;
3271   let Inst{20} = direction;
3272   let Inst{4} = 1;
3273
3274   bits<4> Rt;
3275   bits<4> cop;
3276   bits<3> opc1;
3277   bits<3> opc2;
3278   bits<4> CRm;
3279   bits<4> CRn;
3280
3281   let Inst{15-12} = Rt;
3282   let Inst{11-8}  = cop;
3283   let Inst{23-21} = opc1;
3284   let Inst{7-5}   = opc2;
3285   let Inst{3-0}   = CRm;
3286   let Inst{19-16} = CRn;
3287 }
3288
3289 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3290                    list<dag> pattern = []>
3291   : T2Cop<Op, (outs),
3292           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3293           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3294   let Inst{27-24} = 0b1100;
3295   let Inst{23-21} = 0b010;
3296   let Inst{20} = direction;
3297
3298   bits<4> Rt;
3299   bits<4> Rt2;
3300   bits<4> cop;
3301   bits<4> opc1;
3302   bits<4> CRm;
3303
3304   let Inst{15-12} = Rt;
3305   let Inst{19-16} = Rt2;
3306   let Inst{11-8}  = cop;
3307   let Inst{7-4}   = opc1;
3308   let Inst{3-0}   = CRm;
3309 }
3310
3311 /* from ARM core register to coprocessor */
3312 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3313            (outs),
3314            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3315                 c_imm:$CRm, imm0_7:$opc2),
3316            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3317                          imm:$CRm, imm:$opc2)]>;
3318 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3319              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3320                           c_imm:$CRm, imm0_7:$opc2),
3321              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3322                             imm:$CRm, imm:$opc2)]>;
3323
3324 /* from coprocessor to ARM core register */
3325 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3326              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3327                                   c_imm:$CRm, imm0_7:$opc2), []>;
3328
3329 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3330              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3331                                   c_imm:$CRm, imm0_7:$opc2), []>;
3332
3333 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3334               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3335
3336 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3337               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3338
3339
3340 /* from ARM core register to coprocessor */
3341 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3342                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3343                                        imm:$CRm)]>;
3344 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3345                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3346                                            GPR:$Rt2, imm:$CRm)]>;
3347 /* from coprocessor to ARM core register */
3348 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3349
3350 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3351
3352 //===----------------------------------------------------------------------===//
3353 // Other Coprocessor Instructions.
3354 //
3355
3356 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3357                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3358                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3359                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3360                                imm:$CRm, imm:$opc2)]> {
3361   let Inst{27-24} = 0b1110;
3362
3363   bits<4> opc1;
3364   bits<4> CRn;
3365   bits<4> CRd;
3366   bits<4> cop;
3367   bits<3> opc2;
3368   bits<4> CRm;
3369
3370   let Inst{3-0}   = CRm;
3371   let Inst{4}     = 0;
3372   let Inst{7-5}   = opc2;
3373   let Inst{11-8}  = cop;
3374   let Inst{15-12} = CRd;
3375   let Inst{19-16} = CRn;
3376   let Inst{23-20} = opc1;
3377 }
3378
3379 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3380                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3381                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3382                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3383                                   imm:$CRm, imm:$opc2)]> {
3384   let Inst{27-24} = 0b1110;
3385
3386   bits<4> opc1;
3387   bits<4> CRn;
3388   bits<4> CRd;
3389   bits<4> cop;
3390   bits<3> opc2;
3391   bits<4> CRm;
3392
3393   let Inst{3-0}   = CRm;
3394   let Inst{4}     = 0;
3395   let Inst{7-5}   = opc2;
3396   let Inst{11-8}  = cop;
3397   let Inst{15-12} = CRd;
3398   let Inst{19-16} = CRn;
3399   let Inst{23-20} = opc1;
3400 }
3401
3402
3403
3404 //===----------------------------------------------------------------------===//
3405 // Non-Instruction Patterns
3406 //
3407
3408 // SXT/UXT with no rotate
3409 let AddedComplexity = 16 in {
3410 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3411            Requires<[IsThumb2]>;
3412 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3413            Requires<[IsThumb2]>;
3414 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3415            Requires<[HasT2ExtractPack, IsThumb2]>;
3416 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3417             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3418            Requires<[HasT2ExtractPack, IsThumb2]>;
3419 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3420             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3421            Requires<[HasT2ExtractPack, IsThumb2]>;
3422 }
3423
3424 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3425            Requires<[IsThumb2]>;
3426 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3427            Requires<[IsThumb2]>;
3428 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3429             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3430            Requires<[HasT2ExtractPack, IsThumb2]>;
3431 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3432             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3433            Requires<[HasT2ExtractPack, IsThumb2]>;