lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred : Operand<i32> {
  16   let PrintMethod = "printMandatoryPredicateOperand";
  17 }
  18
  19 // IT block condition mask
  20 def it_mask : Operand<i32> {
  21   let PrintMethod = "printThumbITMask";
  22 }
  23
  24 // Table branch address
  25 def tb_addrmode : Operand<i32> {
  26   let PrintMethod = "printTBAddrMode";
  27 }
  28
  29 // Shifted operands. No register controlled shifts for Thumb2.
  30 // Note: We do not support rrx shifted operands yet.
  31 def t2_so_reg : Operand<i32>,    // reg imm
  32                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  33                                [shl,srl,sra,rotr]> {
  34   let EncoderMethod = "getT2SORegOpValue";
  35   let PrintMethod = "printT2SOOperand";
  36   let MIOperandInfo = (ops rGPR, i32imm);
  37 }
  38
  39 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  40 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  41   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  42 }]>;
  43
  44 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  45 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  46   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  47 }]>;
  48
  49 // t2_so_imm - Match a 32-bit immediate operand, which is an
  50 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  51 // immediate splatted into multiple bytes of the word. t2_so_imm values are
  52 // represented in the imm field in the same 12-bit form that they are encoded
  53 // into t2_so_imm instructions: the 8-bit immediate is the least significant
  54 // bits [bits 0-7], the 4-bit shift/splat amount is the next 4 bits [bits 8-11].
  55 def t2_so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_t2_so_imm(N); }]> {
  56   let EncoderMethod = "getT2SOImmOpValue";
  57 }
  58
  59 // t2_so_imm_not - Match an immediate that is a complement
  60 // of a t2_so_imm.
  61 def t2_so_imm_not : Operand<i32>,
  62                     PatLeaf<(imm), [{
  63   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  64 }], t2_so_imm_not_XFORM>;
  65
  66 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  67 def t2_so_imm_neg : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  70 }], t2_so_imm_neg_XFORM>;
  71
  72 // Break t2_so_imm's up into two pieces.  This handles immediates with up to 16
  73 // bits set in them.  This uses t2_so_imm2part to match and t2_so_imm2part_[12]
  74 // to get the first/second pieces.
  75 def t2_so_imm2part : Operand<i32>,
  76                   PatLeaf<(imm), [{
  77       return ARM_AM::isT2SOImmTwoPartVal((unsigned)N->getZExtValue());
  78     }]> {
  79 }
  80
  81 def t2_so_imm2part_1 : SDNodeXForm<imm, [{
  82   unsigned V = ARM_AM::getT2SOImmTwoPartFirst((unsigned)N->getZExtValue());
  83   return CurDAG->getTargetConstant(V, MVT::i32);
  84 }]>;
  85
  86 def t2_so_imm2part_2 : SDNodeXForm<imm, [{
  87   unsigned V = ARM_AM::getT2SOImmTwoPartSecond((unsigned)N->getZExtValue());
  88   return CurDAG->getTargetConstant(V, MVT::i32);
  89 }]>;
  90
  91 def t2_so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
  92       return ARM_AM::isT2SOImmTwoPartVal(-(int)N->getZExtValue());
  93     }]> {
  94 }
  95
  96 def t2_so_neg_imm2part_1 : SDNodeXForm<imm, [{
  97   unsigned V = ARM_AM::getT2SOImmTwoPartFirst(-(int)N->getZExtValue());
  98   return CurDAG->getTargetConstant(V, MVT::i32);
  99 }]>;
 100
 101 def t2_so_neg_imm2part_2 : SDNodeXForm<imm, [{
 102   unsigned V = ARM_AM::getT2SOImmTwoPartSecond(-(int)N->getZExtValue());
 103   return CurDAG->getTargetConstant(V, MVT::i32);
 104 }]>;
 105
 106 /// imm1_31 predicate - True if the 32-bit immediate is in the range [1,31].
 107 def imm1_31 : PatLeaf<(i32 imm), [{
 108   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 32;
 109 }]>;
 110
 111 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 112 def imm0_4095 : Operand<i32>,
 113                 PatLeaf<(i32 imm), [{
 114   return (uint32_t)N->getZExtValue() < 4096;
 115 }]>;
 116
 117 def imm0_4095_neg : PatLeaf<(i32 imm), [{
 118  return (uint32_t)(-N->getZExtValue()) < 4096;
 119 }], imm_neg_XFORM>;
 120
 121 def imm0_255_neg : PatLeaf<(i32 imm), [{
 122   return (uint32_t)(-N->getZExtValue()) < 255;
 123 }], imm_neg_XFORM>;
 124
 125 def imm0_255_not : PatLeaf<(i32 imm), [{
 126   return (uint32_t)(~N->getZExtValue()) < 255;
 127 }], imm_comp_XFORM>;
 128
 129 // Define Thumb2 specific addressing modes.
 130
 131 // t2addrmode_imm12  := reg + imm12
 132 def t2addrmode_imm12 : Operand<i32>,
 133                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 134   let PrintMethod = "printAddrModeImm12Operand";
 135   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 136 }
 137
 138 // t2addrmode_imm8  := reg +/- imm8
 139 def t2addrmode_imm8 : Operand<i32>,
 140                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 141   let PrintMethod = "printT2AddrModeImm8Operand";
 142   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 143 }
 144
 145 def t2am_imm8_offset : Operand<i32>,
 146                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 147                                       [], [SDNPWantRoot]> {
 148   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 149 }
 150
 151 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 152 def t2addrmode_imm8s4 : Operand<i32> {
 153   let PrintMethod = "printT2AddrModeImm8s4Operand";
 154   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 155 }
 156
 157 def t2am_imm8s4_offset : Operand<i32> {
 158   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 159 }
 160
 161 // t2addrmode_so_reg  := reg + (reg << imm2)
 162 def t2addrmode_so_reg : Operand<i32>,
 163                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 164   let PrintMethod = "printT2AddrModeSoRegOperand";
 165   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 166 }
 167
 168
 169 //===----------------------------------------------------------------------===//
 170 // Multiclass helpers...
 171 //
 172
 173
 174 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 175            string opc, string asm, list<dag> pattern>
 176   : T2I<oops, iops, itin, opc, asm, pattern> {
 177   bits<4> Rd;
 178   bits<12> imm;
 179
 180   let Inst{11-8}  = Rd{3-0};
 181   let Inst{26}    = imm{11};
 182   let Inst{14-12} = imm{10-8};
 183   let Inst{7-0}   = imm{7-0};
 184 }
 185
 186
 187 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 188            string opc, string asm, list<dag> pattern>
 189   : T2sI<oops, iops, itin, opc, asm, pattern> {
 190   bits<4> Rd;
 191   bits<4> Rn;
 192   bits<12> imm;
 193
 194   let Inst{11-8}  = Rd{3-0};
 195   let Inst{26}    = imm{11};
 196   let Inst{14-12} = imm{10-8};
 197   let Inst{7-0}   = imm{7-0};
 198 }
 199
 200 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 201            string opc, string asm, list<dag> pattern>
 202   : T2I<oops, iops, itin, opc, asm, pattern> {
 203   bits<4> Rn;
 204   bits<12> imm;
 205
 206   let Inst{19-16}  = Rn{3-0};
 207   let Inst{26}    = imm{11};
 208   let Inst{14-12} = imm{10-8};
 209   let Inst{7-0}   = imm{7-0};
 210 }
 211
 212
 213 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 214            string opc, string asm, list<dag> pattern>
 215   : T2I<oops, iops, itin, opc, asm, pattern> {
 216   bits<4> Rd;
 217   bits<12> ShiftedRm;
 218
 219   let Inst{11-8}  = Rd{3-0};
 220   let Inst{3-0}   = ShiftedRm{3-0};
 221   let Inst{5-4}   = ShiftedRm{6-5};
 222   let Inst{14-12} = ShiftedRm{11-9};
 223   let Inst{7-6}   = ShiftedRm{8-7};
 224 }
 225
 226 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 227            string opc, string asm, list<dag> pattern>
 228   : T2I<oops, iops, itin, opc, asm, pattern> {
 229   bits<4> Rd;
 230   bits<12> ShiftedRm;
 231
 232   let Inst{11-8}  = Rd{3-0};
 233   let Inst{3-0}   = ShiftedRm{3-0};
 234   let Inst{5-4}   = ShiftedRm{6-5};
 235   let Inst{14-12} = ShiftedRm{11-9};
 236   let Inst{7-6}   = ShiftedRm{8-7};
 237 }
 238
 239 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 240            string opc, string asm, list<dag> pattern>
 241   : T2I<oops, iops, itin, opc, asm, pattern> {
 242   bits<4> Rn;
 243   bits<12> ShiftedRm;
 244
 245   let Inst{19-16} = Rn{3-0};
 246   let Inst{3-0}   = ShiftedRm{3-0};
 247   let Inst{5-4}   = ShiftedRm{6-5};
 248   let Inst{14-12} = ShiftedRm{11-9};
 249   let Inst{7-6}   = ShiftedRm{8-7};
 250 }
 251
 252 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 253            string opc, string asm, list<dag> pattern>
 254   : T2I<oops, iops, itin, opc, asm, pattern> {
 255   bits<4> Rd;
 256   bits<4> Rm;
 257
 258   let Inst{11-8}  = Rd{3-0};
 259   let Inst{3-0}   = Rm{3-0};
 260 }
 261
 262 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 263            string opc, string asm, list<dag> pattern>
 264   : T2sI<oops, iops, itin, opc, asm, pattern> {
 265   bits<4> Rd;
 266   bits<4> Rm;
 267
 268   let Inst{11-8}  = Rd{3-0};
 269   let Inst{3-0}   = Rm{3-0};
 270 }
 271
 272 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 273            string opc, string asm, list<dag> pattern>
 274   : T2I<oops, iops, itin, opc, asm, pattern> {
 275   bits<4> Rn;
 276   bits<4> Rm;
 277
 278   let Inst{19-16} = Rn{3-0};
 279   let Inst{3-0}   = Rm{3-0};
 280 }
 281
 282
 283 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 284            string opc, string asm, list<dag> pattern>
 285   : T2I<oops, iops, itin, opc, asm, pattern> {
 286   bits<4> Rd;
 287   bits<4> Rm;
 288
 289   let Inst{11-8}  = Rd{3-0};
 290   let Inst{3-0}   = Rm{3-0};
 291 }
 292
 293 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 294            string opc, string asm, list<dag> pattern>
 295   : T2sI<oops, iops, itin, opc, asm, pattern> {
 296   bits<4> Rd;
 297   bits<4> Rn;
 298   bits<12> imm;
 299
 300   let Inst{11-8}  = Rd{3-0};
 301   let Inst{19-16} = Rn{3-0};
 302   let Inst{26}    = imm{11};
 303   let Inst{14-12} = imm{10-8};
 304   let Inst{7-0}   = imm{7-0};
 305 }
 306
 307 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 308            string opc, string asm, list<dag> pattern>
 309   : T2I<oops, iops, itin, opc, asm, pattern> {
 310   bits<4> Rd;
 311   bits<4> Rm;
 312   bits<5> imm;
 313
 314   let Inst{11-8}  = Rd{3-0};
 315   let Inst{3-0}   = Rm{3-0};
 316   let Inst{14-12} = imm{4-2};
 317   let Inst{7-6}   = imm{1-0};
 318 }
 319
 320 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 321            string opc, string asm, list<dag> pattern>
 322   : T2sI<oops, iops, itin, opc, asm, pattern> {
 323   bits<4> Rd;
 324   bits<4> Rm;
 325   bits<5> imm;
 326
 327   let Inst{11-8}  = Rd{3-0};
 328   let Inst{3-0}   = Rm{3-0};
 329   let Inst{14-12} = imm{4-2};
 330   let Inst{7-6}   = imm{1-0};
 331 }
 332
 333 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 334            string opc, string asm, list<dag> pattern>
 335   : T2I<oops, iops, itin, opc, asm, pattern> {
 336   bits<4> Rd;
 337   bits<4> Rn;
 338   bits<4> Rm;
 339
 340   let Inst{11-8}  = Rd{3-0};
 341   let Inst{19-16} = Rn{3-0};
 342   let Inst{3-0}   = Rm{3-0};
 343 }
 344
 345 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 346            string opc, string asm, list<dag> pattern>
 347   : T2sI<oops, iops, itin, opc, asm, pattern> {
 348   bits<4> Rd;
 349   bits<4> Rn;
 350   bits<4> Rm;
 351
 352   let Inst{11-8}  = Rd{3-0};
 353   let Inst{19-16} = Rn{3-0};
 354   let Inst{3-0}   = Rm{3-0};
 355 }
 356
 357 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 358            string opc, string asm, list<dag> pattern>
 359   : T2I<oops, iops, itin, opc, asm, pattern> {
 360   bits<4> Rd;
 361   bits<4> Rn;
 362   bits<12> ShiftedRm;
 363
 364   let Inst{11-8}  = Rd{3-0};
 365   let Inst{19-16} = Rn{3-0};
 366   let Inst{3-0}   = ShiftedRm{3-0};
 367   let Inst{5-4}   = ShiftedRm{6-5};
 368   let Inst{14-12} = ShiftedRm{11-9};
 369   let Inst{7-6}   = ShiftedRm{8-7};
 370 }
 371
 372 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 373            string opc, string asm, list<dag> pattern>
 374   : T2sI<oops, iops, itin, opc, asm, pattern> {
 375   bits<4> Rd;
 376   bits<4> Rn;
 377   bits<12> ShiftedRm;
 378
 379   let Inst{11-8}  = Rd{3-0};
 380   let Inst{19-16} = Rn{3-0};
 381   let Inst{3-0}   = ShiftedRm{3-0};
 382   let Inst{5-4}   = ShiftedRm{6-5};
 383   let Inst{14-12} = ShiftedRm{11-9};
 384   let Inst{7-6}   = ShiftedRm{8-7};
 385 }
 386
 387 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 388 /// unary operation that produces a value. These are predicable and can be
 389 /// changed to modify CPSR.
 390 multiclass T2I_un_irs<bits<4> opcod, string opc,
 391                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 392                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 393    // shifted imm
 394    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 395                 opc, "\t$Rd, $imm",
 396                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 397      let isAsCheapAsAMove = Cheap;
 398      let isReMaterializable = ReMat;
 399      let Inst{31-27} = 0b11110;
 400      let Inst{25} = 0;
 401      let Inst{24-21} = opcod;
 402      let Inst{20} = ?; // The S bit.
 403      let Inst{19-16} = 0b1111; // Rn
 404      let Inst{15} = 0;
 405    }
 406    // register
 407    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 408                 opc, ".w\t$Rd, $Rm",
 409                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 410      let Inst{31-27} = 0b11101;
 411      let Inst{26-25} = 0b01;
 412      let Inst{24-21} = opcod;
 413      let Inst{20} = ?; // The S bit.
 414      let Inst{19-16} = 0b1111; // Rn
 415      let Inst{14-12} = 0b000; // imm3
 416      let Inst{7-6} = 0b00; // imm2
 417      let Inst{5-4} = 0b00; // type
 418    }
 419    // shifted register
 420    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 421                 opc, ".w\t$Rd, $ShiftedRm",
 422                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 423      let Inst{31-27} = 0b11101;
 424      let Inst{26-25} = 0b01;
 425      let Inst{24-21} = opcod;
 426      let Inst{20} = ?; // The S bit.
 427      let Inst{19-16} = 0b1111; // Rn
 428    }
 429 }
 430
 431 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 432 /// binary operation that produces a value. These are predicable and can be
 433 /// changed to modify CPSR.
 434 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 435                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 436                        PatFrag opnode, bit Commutable = 0, string wide = ""> {
 437    // shifted imm
 438    def ri : T2sTwoRegImm<
 439                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 440                  opc, "\t$Rd, $Rn, $imm",
 441                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 442      let Inst{31-27} = 0b11110;
 443      let Inst{25} = 0;
 444      let Inst{24-21} = opcod;
 445      let Inst{20} = ?; // The S bit.
 446      let Inst{15} = 0;
 447    }
 448    // register
 449    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 450                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 451                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 452      let isCommutable = Commutable;
 453      let Inst{31-27} = 0b11101;
 454      let Inst{26-25} = 0b01;
 455      let Inst{24-21} = opcod;
 456      let Inst{20} = ?; // The S bit.
 457      let Inst{14-12} = 0b000; // imm3
 458      let Inst{7-6} = 0b00; // imm2
 459      let Inst{5-4} = 0b00; // type
 460    }
 461    // shifted register
 462    def rs : T2sTwoRegShiftedReg<
 463                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 464                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 465                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 466      let Inst{31-27} = 0b11101;
 467      let Inst{26-25} = 0b01;
 468      let Inst{24-21} = opcod;
 469      let Inst{20} = ?; // The S bit.
 470    }
 471 }
 472
 473 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 474 //  the ".w" prefix to indicate that they are wide.
 475 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 476                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 477                          PatFrag opnode, bit Commutable = 0> :
 478     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w">;
 479
 480 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 481 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 482 /// it is equivalent to the T2I_bin_irs counterpart.
 483 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 484    // shifted imm
 485    def ri : T2sTwoRegImm<
 486                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 487                  opc, ".w\t$Rd, $Rn, $imm",
 488                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 489      let Inst{31-27} = 0b11110;
 490      let Inst{25} = 0;
 491      let Inst{24-21} = opcod;
 492      let Inst{20} = ?; // The S bit.
 493      let Inst{15} = 0;
 494    }
 495    // register
 496    def rr : T2sThreeReg<
 497                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 498                  opc, "\t$Rd, $Rn, $Rm",
 499                  [/* For disassembly only; pattern left blank */]> {
 500      let Inst{31-27} = 0b11101;
 501      let Inst{26-25} = 0b01;
 502      let Inst{24-21} = opcod;
 503      let Inst{20} = ?; // The S bit.
 504      let Inst{14-12} = 0b000; // imm3
 505      let Inst{7-6} = 0b00; // imm2
 506      let Inst{5-4} = 0b00; // type
 507    }
 508    // shifted register
 509    def rs : T2sTwoRegShiftedReg<
 510                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 511                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 512                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 513      let Inst{31-27} = 0b11101;
 514      let Inst{26-25} = 0b01;
 515      let Inst{24-21} = opcod;
 516      let Inst{20} = ?; // The S bit.
 517    }
 518 }
 519
 520 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 521 /// instruction modifies the CPSR register.
 522 let Defs = [CPSR] in {
 523 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 524                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 525                          PatFrag opnode, bit Commutable = 0> {
 526    // shifted imm
 527    def ri : T2TwoRegImm<
 528                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 529                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 530                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 531      let Inst{31-27} = 0b11110;
 532      let Inst{25} = 0;
 533      let Inst{24-21} = opcod;
 534      let Inst{20} = 1; // The S bit.
 535      let Inst{15} = 0;
 536    }
 537    // register
 538    def rr : T2ThreeReg<
 539                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 540                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $Rm",
 541                 [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 542      let isCommutable = Commutable;
 543      let Inst{31-27} = 0b11101;
 544      let Inst{26-25} = 0b01;
 545      let Inst{24-21} = opcod;
 546      let Inst{20} = 1; // The S bit.
 547      let Inst{14-12} = 0b000; // imm3
 548      let Inst{7-6} = 0b00; // imm2
 549      let Inst{5-4} = 0b00; // type
 550    }
 551    // shifted register
 552    def rs : T2TwoRegShiftedReg<
 553                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 554                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $ShiftedRm",
 555                 [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 556      let Inst{31-27} = 0b11101;
 557      let Inst{26-25} = 0b01;
 558      let Inst{24-21} = opcod;
 559      let Inst{20} = 1; // The S bit.
 560    }
 561 }
 562 }
 563
 564 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 565 /// patterns for a binary operation that produces a value.
 566 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 567                           bit Commutable = 0> {
 568    // shifted imm
 569    // The register-immediate version is re-materializable. This is useful
 570    // in particular for taking the address of a local.
 571    let isReMaterializable = 1 in {
 572    def ri : T2sTwoRegImm<
 573                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 574                  opc, ".w\t$Rd, $Rn, $imm",
 575                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 576      let Inst{31-27} = 0b11110;
 577      let Inst{25} = 0;
 578      let Inst{24} = 1;
 579      let Inst{23-21} = op23_21;
 580      let Inst{20} = 0; // The S bit.
 581      let Inst{15} = 0;
 582    }
 583    }
 584    // 12-bit imm
 585    def ri12 : T2TwoRegImm<
 586                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 587                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 588                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 589      let Inst{31-27} = 0b11110;
 590      let Inst{25} = 1;
 591      let Inst{24} = 0;
 592      let Inst{23-21} = op23_21;
 593      let Inst{20} = 0; // The S bit.
 594      let Inst{15} = 0;
 595    }
 596    // register
 597    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), IIC_iALUr,
 598                  opc, ".w\t$Rd, $Rn, $Rm",
 599                  [(set rGPR:$Rd, (opnode GPR:$Rn, rGPR:$Rm))]> {
 600      let isCommutable = Commutable;
 601      let Inst{31-27} = 0b11101;
 602      let Inst{26-25} = 0b01;
 603      let Inst{24} = 1;
 604      let Inst{23-21} = op23_21;
 605      let Inst{20} = 0; // The S bit.
 606      let Inst{14-12} = 0b000; // imm3
 607      let Inst{7-6} = 0b00; // imm2
 608      let Inst{5-4} = 0b00; // type
 609    }
 610    // shifted register
 611    def rs : T2sTwoRegShiftedReg<
 612                  (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm),
 613                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 614                  [(set rGPR:$Rd, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 615      let Inst{31-27} = 0b11101;
 616      let Inst{26-25} = 0b01;
 617      let Inst{24} = 1;
 618      let Inst{23-21} = op23_21;
 619      let Inst{20} = 0; // The S bit.
 620    }
 621 }
 622
 623 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 624 /// for a binary operation that produces a value and use the carry
 625 /// bit. It's not predicable.
 626 let Uses = [CPSR] in {
 627 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 628                              bit Commutable = 0> {
 629    // shifted imm
 630    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 631                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 632                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 633                  Requires<[IsThumb2]> {
 634      let Inst{31-27} = 0b11110;
 635      let Inst{25} = 0;
 636      let Inst{24-21} = opcod;
 637      let Inst{20} = 0; // The S bit.
 638      let Inst{15} = 0;
 639    }
 640    // register
 641    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 642                  opc, ".w\t$Rd, $Rn, $Rm",
 643                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 644                  Requires<[IsThumb2]> {
 645      let isCommutable = Commutable;
 646      let Inst{31-27} = 0b11101;
 647      let Inst{26-25} = 0b01;
 648      let Inst{24-21} = opcod;
 649      let Inst{20} = 0; // The S bit.
 650      let Inst{14-12} = 0b000; // imm3
 651      let Inst{7-6} = 0b00; // imm2
 652      let Inst{5-4} = 0b00; // type
 653    }
 654    // shifted register
 655    def rs : T2sTwoRegShiftedReg<
 656                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 657                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 658                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 659                  Requires<[IsThumb2]> {
 660      let Inst{31-27} = 0b11101;
 661      let Inst{26-25} = 0b01;
 662      let Inst{24-21} = opcod;
 663      let Inst{20} = 0; // The S bit.
 664    }
 665 }
 666
 667 // Carry setting variants
 668 let Defs = [CPSR] in {
 669 multiclass T2I_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 670                                bit Commutable = 0> {
 671    // shifted imm
 672    def ri : T2sTwoRegImm<
 673                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 674                  opc, "\t$Rd, $Rn, $imm",
 675                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 676                  Requires<[IsThumb2]> {
 677      let Inst{31-27} = 0b11110;
 678      let Inst{25} = 0;
 679      let Inst{24-21} = opcod;
 680      let Inst{20} = 1; // The S bit.
 681      let Inst{15} = 0;
 682    }
 683    // register
 684    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 685                  opc, ".w\t$Rd, $Rn, $Rm",
 686                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 687                  Requires<[IsThumb2]> {
 688      let isCommutable = Commutable;
 689      let Inst{31-27} = 0b11101;
 690      let Inst{26-25} = 0b01;
 691      let Inst{24-21} = opcod;
 692      let Inst{20} = 1; // The S bit.
 693      let Inst{14-12} = 0b000; // imm3
 694      let Inst{7-6} = 0b00; // imm2
 695      let Inst{5-4} = 0b00; // type
 696    }
 697    // shifted register
 698    def rs : T2sTwoRegShiftedReg<
 699                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 700                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 701                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 702                  Requires<[IsThumb2]> {
 703      let Inst{31-27} = 0b11101;
 704      let Inst{26-25} = 0b01;
 705      let Inst{24-21} = opcod;
 706      let Inst{20} = 1; // The S bit.
 707    }
 708 }
 709 }
 710 }
 711
 712 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 713 /// version is not needed since this is only for codegen.
 714 let Defs = [CPSR] in {
 715 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 716    // shifted imm
 717    def ri : T2TwoRegImm<
 718                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 719                 !strconcat(opc, "s"), ".w\t$Rd, $Rn, $imm",
 720                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 721      let Inst{31-27} = 0b11110;
 722      let Inst{25} = 0;
 723      let Inst{24-21} = opcod;
 724      let Inst{20} = 1; // The S bit.
 725      let Inst{15} = 0;
 726    }
 727    // shifted register
 728    def rs : T2TwoRegShiftedReg<
 729                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 730                 IIC_iALUsi, !strconcat(opc, "s"), "\t$Rd, $Rn, $ShiftedRm",
 731                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 732      let Inst{31-27} = 0b11101;
 733      let Inst{26-25} = 0b01;
 734      let Inst{24-21} = opcod;
 735      let Inst{20} = 1; // The S bit.
 736    }
 737 }
 738 }
 739
 740 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 741 //  rotate operation that produces a value.
 742 multiclass T2I_sh_ir<bits<2> opcod, string opc, PatFrag opnode> {
 743    // 5-bit imm
 744    def ri : T2sTwoRegShiftImm<
 745                  (outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$imm), IIC_iMOVsi,
 746                  opc, ".w\t$Rd, $Rm, $imm",
 747                  [(set rGPR:$Rd, (opnode rGPR:$Rm, imm1_31:$imm))]> {
 748      let Inst{31-27} = 0b11101;
 749      let Inst{26-21} = 0b010010;
 750      let Inst{19-16} = 0b1111; // Rn
 751      let Inst{5-4} = opcod;
 752    }
 753    // register
 754    def rr : T2sThreeReg<
 755                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 756                  opc, ".w\t$Rd, $Rn, $Rm",
 757                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 758      let Inst{31-27} = 0b11111;
 759      let Inst{26-23} = 0b0100;
 760      let Inst{22-21} = opcod;
 761      let Inst{15-12} = 0b1111;
 762      let Inst{7-4} = 0b0000;
 763    }
 764 }
 765
 766 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 767 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 768 /// a explicit result, only implicitly set CPSR.
 769 let isCompare = 1, Defs = [CPSR] in {
 770 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 771                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 772                        PatFrag opnode> {
 773    // shifted imm
 774    def ri : T2OneRegCmpImm<
 775                 (outs), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 776                 opc, ".w\t$Rn, $imm",
 777                 [(opnode GPR:$Rn, t2_so_imm:$imm)]> {
 778      let Inst{31-27} = 0b11110;
 779      let Inst{25} = 0;
 780      let Inst{24-21} = opcod;
 781      let Inst{20} = 1; // The S bit.
 782      let Inst{15} = 0;
 783      let Inst{11-8} = 0b1111; // Rd
 784    }
 785    // register
 786    def rr : T2TwoRegCmp<
 787                 (outs), (ins GPR:$lhs, rGPR:$rhs), iir,
 788                 opc, ".w\t$lhs, $rhs",
 789                 [(opnode GPR:$lhs, rGPR:$rhs)]> {
 790      let Inst{31-27} = 0b11101;
 791      let Inst{26-25} = 0b01;
 792      let Inst{24-21} = opcod;
 793      let Inst{20} = 1; // The S bit.
 794      let Inst{14-12} = 0b000; // imm3
 795      let Inst{11-8} = 0b1111; // Rd
 796      let Inst{7-6} = 0b00; // imm2
 797      let Inst{5-4} = 0b00; // type
 798    }
 799    // shifted register
 800    def rs : T2OneRegCmpShiftedReg<
 801                 (outs), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 802                 opc, ".w\t$Rn, $ShiftedRm",
 803                 [(opnode GPR:$Rn, t2_so_reg:$ShiftedRm)]> {
 804      let Inst{31-27} = 0b11101;
 805      let Inst{26-25} = 0b01;
 806      let Inst{24-21} = opcod;
 807      let Inst{20} = 1; // The S bit.
 808      let Inst{11-8} = 0b1111; // Rd
 809    }
 810 }
 811 }
 812
 813 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 814 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 815                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 816   def i12 : T2Ii12<(outs GPR:$dst), (ins t2addrmode_imm12:$addr), iii,
 817                    opc, ".w\t$dst, $addr",
 818                    [(set GPR:$dst, (opnode t2addrmode_imm12:$addr))]> {
 819     let Inst{31-27} = 0b11111;
 820     let Inst{26-25} = 0b00;
 821     let Inst{24} = signed;
 822     let Inst{23} = 1;
 823     let Inst{22-21} = opcod;
 824     let Inst{20} = 1; // load
 825   }
 826   def i8  : T2Ii8 <(outs GPR:$dst), (ins t2addrmode_imm8:$addr), iii,
 827                    opc, "\t$dst, $addr",
 828                    [(set GPR:$dst, (opnode t2addrmode_imm8:$addr))]> {
 829     let Inst{31-27} = 0b11111;
 830     let Inst{26-25} = 0b00;
 831     let Inst{24} = signed;
 832     let Inst{23} = 0;
 833     let Inst{22-21} = opcod;
 834     let Inst{20} = 1; // load
 835     let Inst{11} = 1;
 836     // Offset: index==TRUE, wback==FALSE
 837     let Inst{10} = 1; // The P bit.
 838     let Inst{8} = 0; // The W bit.
 839   }
 840   def s   : T2Iso <(outs GPR:$dst), (ins t2addrmode_so_reg:$addr), iis,
 841                    opc, ".w\t$dst, $addr",
 842                    [(set GPR:$dst, (opnode t2addrmode_so_reg:$addr))]> {
 843     let Inst{31-27} = 0b11111;
 844     let Inst{26-25} = 0b00;
 845     let Inst{24} = signed;
 846     let Inst{23} = 0;
 847     let Inst{22-21} = opcod;
 848     let Inst{20} = 1; // load
 849     let Inst{11-6} = 0b000000;
 850   }
 851
 852   // FIXME: Is the pci variant actually needed?
 853   def pci : T2Ipc <(outs GPR:$dst), (ins i32imm:$addr), iii,
 854                    opc, ".w\t$dst, $addr",
 855                    [(set GPR:$dst, (opnode (ARMWrapper tconstpool:$addr)))]> {
 856     let isReMaterializable = 1;
 857     let Inst{31-27} = 0b11111;
 858     let Inst{26-25} = 0b00;
 859     let Inst{24} = signed;
 860     let Inst{23} = ?; // add = (U == '1')
 861     let Inst{22-21} = opcod;
 862     let Inst{20} = 1; // load
 863     let Inst{19-16} = 0b1111; // Rn
 864   }
 865 }
 866
 867 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 868 multiclass T2I_st<bits<2> opcod, string opc,
 869                   InstrItinClass iii, InstrItinClass iis, PatFrag opnode> {
 870   def i12 : T2Ii12<(outs), (ins GPR:$src, t2addrmode_imm12:$addr), iii,
 871                    opc, ".w\t$src, $addr",
 872                    [(opnode GPR:$src, t2addrmode_imm12:$addr)]> {
 873     let Inst{31-27} = 0b11111;
 874     let Inst{26-23} = 0b0001;
 875     let Inst{22-21} = opcod;
 876     let Inst{20} = 0; // !load
 877   }
 878   def i8  : T2Ii8 <(outs), (ins GPR:$src, t2addrmode_imm8:$addr), iii,
 879                    opc, "\t$src, $addr",
 880                    [(opnode GPR:$src, t2addrmode_imm8:$addr)]> {
 881     let Inst{31-27} = 0b11111;
 882     let Inst{26-23} = 0b0000;
 883     let Inst{22-21} = opcod;
 884     let Inst{20} = 0; // !load
 885     let Inst{11} = 1;
 886     // Offset: index==TRUE, wback==FALSE
 887     let Inst{10} = 1; // The P bit.
 888     let Inst{8} = 0; // The W bit.
 889   }
 890   def s   : T2Iso <(outs), (ins GPR:$src, t2addrmode_so_reg:$addr), iis,
 891                    opc, ".w\t$src, $addr",
 892                    [(opnode GPR:$src, t2addrmode_so_reg:$addr)]> {
 893     let Inst{31-27} = 0b11111;
 894     let Inst{26-23} = 0b0000;
 895     let Inst{22-21} = opcod;
 896     let Inst{20} = 0; // !load
 897     let Inst{11-6} = 0b000000;
 898   }
 899 }
 900
 901 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
 902 /// register and one whose operand is a register rotated by 8/16/24.
 903 multiclass T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 904   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
 905                   opc, ".w\t$Rd, $Rm",
 906                  [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 907      let Inst{31-27} = 0b11111;
 908      let Inst{26-23} = 0b0100;
 909      let Inst{22-20} = opcod;
 910      let Inst{19-16} = 0b1111; // Rn
 911      let Inst{15-12} = 0b1111;
 912      let Inst{7} = 1;
 913      let Inst{5-4} = 0b00; // rotate
 914    }
 915   def r_rot : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$rot), IIC_iEXTr,
 916                   opc, ".w\t$Rd, $Rm, ror $rot",
 917                  [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]> {
 918      let Inst{31-27} = 0b11111;
 919      let Inst{26-23} = 0b0100;
 920      let Inst{22-20} = opcod;
 921      let Inst{19-16} = 0b1111; // Rn
 922      let Inst{15-12} = 0b1111;
 923      let Inst{7} = 1;
 924
 925      bits<2> rot;
 926      let Inst{5-4} = rot{1-0}; // rotate
 927    }
 928 }
 929
 930 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
 931 multiclass T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode> {
 932   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
 933                   opc, "\t$Rd, $Rm",
 934                  [(set rGPR:$Rd, (opnode rGPR:$Rm))]>,
 935                  Requires<[HasT2ExtractPack, IsThumb2]> {
 936      let Inst{31-27} = 0b11111;
 937      let Inst{26-23} = 0b0100;
 938      let Inst{22-20} = opcod;
 939      let Inst{19-16} = 0b1111; // Rn
 940      let Inst{15-12} = 0b1111;
 941      let Inst{7} = 1;
 942      let Inst{5-4} = 0b00; // rotate
 943    }
 944   def r_rot : T2TwoReg<(outs rGPR:$dst), (ins rGPR:$Rm, i32imm:$rot), IIC_iEXTr,
 945                   opc, "\t$dst, $Rm, ror $rot",
 946                  [(set rGPR:$dst, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
 947                  Requires<[HasT2ExtractPack, IsThumb2]> {
 948      let Inst{31-27} = 0b11111;
 949      let Inst{26-23} = 0b0100;
 950      let Inst{22-20} = opcod;
 951      let Inst{19-16} = 0b1111; // Rn
 952      let Inst{15-12} = 0b1111;
 953      let Inst{7} = 1;
 954
 955      bits<2> rot;
 956      let Inst{5-4} = rot{1-0}; // rotate
 957    }
 958 }
 959
 960 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
 961 // supported yet.
 962 multiclass T2I_ext_rrot_sxtb16<bits<3> opcod, string opc> {
 963   def r     : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iEXTr,
 964                   opc, "\t$Rd, $Rm", []> {
 965      let Inst{31-27} = 0b11111;
 966      let Inst{26-23} = 0b0100;
 967      let Inst{22-20} = opcod;
 968      let Inst{19-16} = 0b1111; // Rn
 969      let Inst{15-12} = 0b1111;
 970      let Inst{7} = 1;
 971      let Inst{5-4} = 0b00; // rotate
 972    }
 973   def r_rot : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, i32imm:$rot), IIC_iEXTr,
 974                   opc, "\t$Rd, $Rm, ror $rot", []> {
 975      let Inst{31-27} = 0b11111;
 976      let Inst{26-23} = 0b0100;
 977      let Inst{22-20} = opcod;
 978      let Inst{19-16} = 0b1111; // Rn
 979      let Inst{15-12} = 0b1111;
 980      let Inst{7} = 1;
 981
 982       bits<2> rot;
 983       let Inst{5-4} = rot{1-0}; // rotate
 984    }
 985 }
 986
 987 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
 988 /// register and one whose operand is a register rotated by 8/16/24.
 989 multiclass T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode> {
 990   def rr     : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iEXTAr,
 991                   opc, "\t$Rd, $Rn, $Rm",
 992                   [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 993                   Requires<[HasT2ExtractPack, IsThumb2]> {
 994      let Inst{31-27} = 0b11111;
 995      let Inst{26-23} = 0b0100;
 996      let Inst{22-20} = opcod;
 997      let Inst{15-12} = 0b1111;
 998      let Inst{7} = 1;
 999      let Inst{5-4} = 0b00; // rotate
1000    }
1001   def rr_rot : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$rot),
1002                   IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1003                   [(set rGPR:$Rd, (opnode rGPR:$Rn,
1004                                           (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1005                   Requires<[HasT2ExtractPack, IsThumb2]> {
1006      let Inst{31-27} = 0b11111;
1007      let Inst{26-23} = 0b0100;
1008      let Inst{22-20} = opcod;
1009      let Inst{15-12} = 0b1111;
1010      let Inst{7} = 1;
1011
1012      bits<2> rot;
1013      let Inst{5-4} = rot{1-0}; // rotate
1014    }
1015 }
1016
1017 // DO variant - disassembly only, no pattern
1018
1019 multiclass T2I_exta_rrot_DO<bits<3> opcod, string opc> {
1020   def rr     : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iEXTAr,
1021                   opc, "\t$Rd, $Rn, $Rm", []> {
1022      let Inst{31-27} = 0b11111;
1023      let Inst{26-23} = 0b0100;
1024      let Inst{22-20} = opcod;
1025      let Inst{15-12} = 0b1111;
1026      let Inst{7} = 1;
1027      let Inst{5-4} = 0b00; // rotate
1028    }
1029   def rr_rot : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$rot),
1030                   IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm, ror $rot", []> {
1031      let Inst{31-27} = 0b11111;
1032      let Inst{26-23} = 0b0100;
1033      let Inst{22-20} = opcod;
1034      let Inst{15-12} = 0b1111;
1035      let Inst{7} = 1;
1036
1037      bits<2> rot;
1038      let Inst{5-4} = rot{1-0}; // rotate
1039    }
1040 }
1041
1042 //===----------------------------------------------------------------------===//
1043 // Instructions
1044 //===----------------------------------------------------------------------===//
1045
1046 //===----------------------------------------------------------------------===//
1047 //  Miscellaneous Instructions.
1048 //
1049
1050 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1051            string asm, list<dag> pattern>
1052   : T2XI<oops, iops, itin, asm, pattern> {
1053   bits<4> Rd;
1054   bits<12> label;
1055
1056   let Inst{11-8}  = Rd{3-0};
1057   let Inst{26}    = label{11};
1058   let Inst{14-12} = label{10-8};
1059   let Inst{7-0}   = label{7-0};
1060 }
1061
1062 // LEApcrel - Load a pc-relative address into a register without offending the
1063 // assembler.
1064 let neverHasSideEffects = 1 in {
1065 let isReMaterializable = 1 in
1066 def t2LEApcrel : T2PCOneRegImm<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1067                       "adr${p}.w\t$Rd, #$label", []> {
1068   let Inst{31-27} = 0b11110;
1069   let Inst{25-24} = 0b10;
1070   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1071   let Inst{22} = 0;
1072   let Inst{20} = 0;
1073   let Inst{19-16} = 0b1111; // Rn
1074   let Inst{15} = 0;
1075
1076
1077 }
1078 } // neverHasSideEffects
1079 def t2LEApcrelJT : T2PCOneRegImm<(outs rGPR:$Rd),
1080                         (ins i32imm:$label, nohash_imm:$id, pred:$p), IIC_iALUi,
1081                         "adr${p}.w\t$Rd, #${label}_${id}", []> {
1082   let Inst{31-27} = 0b11110;
1083   let Inst{25-24} = 0b10;
1084   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1085   let Inst{22} = 0;
1086   let Inst{20} = 0;
1087   let Inst{19-16} = 0b1111; // Rn
1088   let Inst{15} = 0;
1089 }
1090
1091 // ADD r, sp, {so_imm|i12}
1092 def t2ADDrSPi   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$sp, t2_so_imm:$imm),
1093                         IIC_iALUi, "add", ".w\t$Rd, $sp, $imm", []> {
1094   let Inst{31-27} = 0b11110;
1095   let Inst{25} = 0;
1096   let Inst{24-21} = 0b1000;
1097   let Inst{20} = ?; // The S bit.
1098   let Inst{19-16} = 0b1101; // Rn = sp
1099   let Inst{15} = 0;
1100 }
1101 def t2ADDrSPi12 : T2TwoRegImm<(outs GPR:$Rd), (ins GPR:$sp, imm0_4095:$imm),
1102                        IIC_iALUi, "addw", "\t$Rd, $sp, $imm", []> {
1103   let Inst{31-27} = 0b11110;
1104   let Inst{25} = 1;
1105   let Inst{24-21} = 0b0000;
1106   let Inst{20} = 0; // The S bit.
1107   let Inst{19-16} = 0b1101; // Rn = sp
1108   let Inst{15} = 0;
1109 }
1110
1111 // ADD r, sp, so_reg
1112 def t2ADDrSPs   : T2sTwoRegShiftedReg<
1113                         (outs GPR:$Rd), (ins GPR:$sp, t2_so_reg:$ShiftedRm),
1114                         IIC_iALUsi, "add", ".w\t$Rd, $sp, $ShiftedRm", []> {
1115   let Inst{31-27} = 0b11101;
1116   let Inst{26-25} = 0b01;
1117   let Inst{24-21} = 0b1000;
1118   let Inst{20} = ?; // The S bit.
1119   let Inst{19-16} = 0b1101; // Rn = sp
1120   let Inst{15} = 0;
1121 }
1122
1123 // SUB r, sp, {so_imm|i12}
1124 def t2SUBrSPi   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$sp, t2_so_imm:$imm),
1125                         IIC_iALUi, "sub", ".w\t$Rd, $sp, $imm", []> {
1126   let Inst{31-27} = 0b11110;
1127   let Inst{25} = 0;
1128   let Inst{24-21} = 0b1101;
1129   let Inst{20} = ?; // The S bit.
1130   let Inst{19-16} = 0b1101; // Rn = sp
1131   let Inst{15} = 0;
1132 }
1133 def t2SUBrSPi12 : T2TwoRegImm<(outs GPR:$Rd), (ins GPR:$sp, imm0_4095:$imm),
1134                        IIC_iALUi, "subw", "\t$Rd, $sp, $imm", []> {
1135   let Inst{31-27} = 0b11110;
1136   let Inst{25} = 1;
1137   let Inst{24-21} = 0b0101;
1138   let Inst{20} = 0; // The S bit.
1139   let Inst{19-16} = 0b1101; // Rn = sp
1140   let Inst{15} = 0;
1141 }
1142
1143 // SUB r, sp, so_reg
1144 def t2SUBrSPs   : T2sTwoRegImm<(outs GPR:$Rd), (ins GPR:$sp, t2_so_reg:$imm),
1145                        IIC_iALUsi,
1146                        "sub", "\t$Rd, $sp, $imm", []> {
1147   let Inst{31-27} = 0b11101;
1148   let Inst{26-25} = 0b01;
1149   let Inst{24-21} = 0b1101;
1150   let Inst{20} = ?; // The S bit.
1151   let Inst{19-16} = 0b1101; // Rn = sp
1152   let Inst{15} = 0;
1153 }
1154
1155 // Signed and unsigned division on v7-M
1156 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
1157                  "sdiv", "\t$Rd, $Rn, $Rm",
1158                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
1159                  Requires<[HasDivide]> {
1160   let Inst{31-27} = 0b11111;
1161   let Inst{26-21} = 0b011100;
1162   let Inst{20} = 0b1;
1163   let Inst{15-12} = 0b1111;
1164   let Inst{7-4} = 0b1111;
1165 }
1166
1167 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
1168                  "udiv", "\t$Rd, $Rn, $Rm",
1169                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
1170                  Requires<[HasDivide]> {
1171   let Inst{31-27} = 0b11111;
1172   let Inst{26-21} = 0b011101;
1173   let Inst{20} = 0b1;
1174   let Inst{15-12} = 0b1111;
1175   let Inst{7-4} = 0b1111;
1176 }
1177
1178 //===----------------------------------------------------------------------===//
1179 //  Load / store Instructions.
1180 //
1181
1182 // Load
1183 let canFoldAsLoad = 1, isReMaterializable = 1  in
1184 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si,
1185                       UnOpFrag<(load node:$Src)>>;
1186
1187 // Loads with zero extension
1188 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1189                       UnOpFrag<(zextloadi16 node:$Src)>>;
1190 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1191                       UnOpFrag<(zextloadi8  node:$Src)>>;
1192
1193 // Loads with sign extension
1194 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1195                       UnOpFrag<(sextloadi16 node:$Src)>>;
1196 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1197                       UnOpFrag<(sextloadi8  node:$Src)>>;
1198
1199 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1200     isCodeGenOnly = 1 in { // $dst doesn't exist in asmstring?
1201 // Load doubleword
1202 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$dst1, rGPR:$dst2),
1203                         (ins t2addrmode_imm8s4:$addr),
1204                         IIC_iLoad_d_i, "ldrd", "\t$dst1, $addr", []>;
1205 def t2LDRDpci : T2Ii8s4<1, 0, 1, (outs rGPR:$dst1, rGPR:$dst2),
1206                         (ins i32imm:$addr), IIC_iLoad_d_i,
1207                        "ldrd", "\t$dst1, $addr", []> {
1208   let Inst{19-16} = 0b1111; // Rn
1209 }
1210 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1211
1212 // zextload i1 -> zextload i8
1213 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1214             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1215 def : T2Pat<(zextloadi1 t2addrmode_imm8:$addr),
1216             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1217 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1218             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1219 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1220             (t2LDRBpci  tconstpool:$addr)>;
1221
1222 // extload -> zextload
1223 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1224 // earlier?
1225 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1226             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1227 def : T2Pat<(extloadi1  t2addrmode_imm8:$addr),
1228             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1229 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1230             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1231 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1232             (t2LDRBpci  tconstpool:$addr)>;
1233
1234 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1235             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1236 def : T2Pat<(extloadi8  t2addrmode_imm8:$addr),
1237             (t2LDRBi8   t2addrmode_imm8:$addr)>;
1238 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1239             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1240 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1241             (t2LDRBpci  tconstpool:$addr)>;
1242
1243 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1244             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1245 def : T2Pat<(extloadi16 t2addrmode_imm8:$addr),
1246             (t2LDRHi8   t2addrmode_imm8:$addr)>;
1247 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1248             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1249 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1250             (t2LDRHpci  tconstpool:$addr)>;
1251
1252 // FIXME: The destination register of the loads and stores can't be PC, but
1253 //        can be SP. We need another regclass (similar to rGPR) to represent
1254 //        that. Not a pressing issue since these are selected manually,
1255 //        not via pattern.
1256
1257 // Indexed loads
1258 let mayLoad = 1, neverHasSideEffects = 1 in {
1259 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1260                             (ins t2addrmode_imm8:$addr),
1261                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1262                             "ldr", "\t$dst, $addr!", "$addr.base = $base_wb",
1263                             []>;
1264
1265 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1266                             (ins GPR:$base, t2am_imm8_offset:$offset),
1267                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1268                           "ldr", "\t$dst, [$base], $offset", "$base = $base_wb",
1269                             []>;
1270
1271 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1272                             (ins t2addrmode_imm8:$addr),
1273                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1274                             "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb",
1275                             []>;
1276 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1277                             (ins GPR:$base, t2am_imm8_offset:$offset),
1278                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1279                          "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb",
1280                             []>;
1281
1282 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1283                             (ins t2addrmode_imm8:$addr),
1284                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1285                             "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb",
1286                             []>;
1287 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1288                             (ins GPR:$base, t2am_imm8_offset:$offset),
1289                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1290                          "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb",
1291                             []>;
1292
1293 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1294                             (ins t2addrmode_imm8:$addr),
1295                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1296                             "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb",
1297                             []>;
1298 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1299                             (ins GPR:$base, t2am_imm8_offset:$offset),
1300                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1301                         "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb",
1302                             []>;
1303
1304 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$dst, GPR:$base_wb),
1305                             (ins t2addrmode_imm8:$addr),
1306                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1307                             "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb",
1308                             []>;
1309 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1310                             (ins GPR:$base, t2am_imm8_offset:$offset),
1311                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1312                         "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb",
1313                             []>;
1314 } // mayLoad = 1, neverHasSideEffects = 1
1315
1316 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1317 // for disassembly only.
1318 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1319 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1320   : T2Ii8<(outs GPR:$dst), (ins t2addrmode_imm8:$addr), ii, opc,
1321           "\t$dst, $addr", []> {
1322   let Inst{31-27} = 0b11111;
1323   let Inst{26-25} = 0b00;
1324   let Inst{24} = signed;
1325   let Inst{23} = 0;
1326   let Inst{22-21} = type;
1327   let Inst{20} = 1; // load
1328   let Inst{11} = 1;
1329   let Inst{10-8} = 0b110; // PUW.
1330 }
1331
1332 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1333 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1334 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1335 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1336 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1337
1338 // Store
1339 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si,
1340                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1341 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1342                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1343 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1344                    BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1345
1346 // Store doubleword
1347 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1348     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1349 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1350                        (ins GPR:$src1, GPR:$src2, t2addrmode_imm8s4:$addr),
1351                IIC_iStore_d_r, "strd", "\t$src1, $addr", []>;
1352
1353 // Indexed stores
1354 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPR:$base_wb),
1355                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1356                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1357                          "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1358              [(set GPR:$base_wb,
1359                    (pre_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1360
1361 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPR:$base_wb),
1362                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1363                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1364                           "str", "\t$src, [$base], $offset", "$base = $base_wb",
1365              [(set GPR:$base_wb,
1366                   (post_store GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1367
1368 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPR:$base_wb),
1369                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1370                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1371                         "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1372         [(set GPR:$base_wb,
1373               (pre_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1374
1375 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPR:$base_wb),
1376                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1377                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1378                          "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1379        [(set GPR:$base_wb,
1380              (post_truncsti16 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1381
1382 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPR:$base_wb),
1383                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1384                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1385                         "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1386          [(set GPR:$base_wb,
1387                (pre_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1388
1389 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPR:$base_wb),
1390                             (ins GPR:$src, GPR:$base, t2am_imm8_offset:$offset),
1391                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1392                          "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1393         [(set GPR:$base_wb,
1394               (post_truncsti8 GPR:$src, GPR:$base, t2am_imm8_offset:$offset))]>;
1395
1396 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1397 // only.
1398 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1399 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1400   : T2Ii8<(outs GPR:$src), (ins t2addrmode_imm8:$addr), ii, opc,
1401           "\t$src, $addr", []> {
1402   let Inst{31-27} = 0b11111;
1403   let Inst{26-25} = 0b00;
1404   let Inst{24} = 0; // not signed
1405   let Inst{23} = 0;
1406   let Inst{22-21} = type;
1407   let Inst{20} = 0; // store
1408   let Inst{11} = 1;
1409   let Inst{10-8} = 0b110; // PUW
1410 }
1411
1412 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1413 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1414 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1415
1416 // ldrd / strd pre / post variants
1417 // For disassembly only.
1418
1419 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1420                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1421                  "ldrd", "\t$dst1, $dst2, [$base, $imm]!", []>;
1422
1423 def t2LDRD_POST : T2Ii8s4<0, 1, 1, (outs GPR:$dst1, GPR:$dst2),
1424                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1425                  "ldrd", "\t$dst1, $dst2, [$base], $imm", []>;
1426
1427 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs),
1428                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1429                  IIC_iStore_d_ru, "strd", "\t$src1, $src2, [$base, $imm]!", []>;
1430
1431 def t2STRD_POST : T2Ii8s4<0, 1, 0, (outs),
1432                  (ins GPR:$src1, GPR:$src2, GPR:$base, t2am_imm8s4_offset:$imm),
1433                  IIC_iStore_d_ru, "strd", "\t$src1, $src2, [$base], $imm", []>;
1434
1435 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1436 // data/instruction access.  These are for disassembly only.
1437 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1438 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1439 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1440
1441   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1442                 "\t$addr",
1443               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1444     let Inst{31-25} = 0b1111100;
1445     let Inst{24} = instr;
1446     let Inst{23} = 1; // U = 1
1447     let Inst{22} = 0;
1448     let Inst{21} = write;
1449     let Inst{20} = 1;
1450     let Inst{15-12} = 0b1111;
1451   }
1452
1453   def i8 : T2Ii8<(outs), (ins t2addrmode_imm8:$addr), IIC_Preload, opc,
1454                 "\t$addr",
1455                [(ARMPreload t2addrmode_imm8:$addr, (i32 write), (i32 instr))]> {
1456     let Inst{31-25} = 0b1111100;
1457     let Inst{24} = instr;
1458     let Inst{23} = 0; // U = 0
1459     let Inst{22} = 0;
1460     let Inst{21} = write;
1461     let Inst{20} = 1;
1462     let Inst{15-12} = 0b1111;
1463     let Inst{11-8} = 0b1100;
1464   }
1465
1466   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1467                "\t$addr",
1468              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1469     let Inst{31-25} = 0b1111100;
1470     let Inst{24} = instr;
1471     let Inst{23} = 0; // add = TRUE for T1
1472     let Inst{22} = 0;
1473     let Inst{21} = write;
1474     let Inst{20} = 1;
1475     let Inst{15-12} = 0b1111;
1476     let Inst{11-6} = 0000000;
1477   }
1478
1479   let isCodeGenOnly = 1 in
1480   def pci : T2Ipc<(outs), (ins i32imm:$addr), IIC_Preload, opc,
1481                 "\t$addr",
1482                []> {
1483     let Inst{31-25} = 0b1111100;
1484     let Inst{24} = write;
1485     let Inst{23} = ?; // add = (U == 1)
1486     let Inst{22} = 0;
1487     let Inst{21} = instr;
1488     let Inst{20} = 1;
1489     let Inst{19-16} = 0b1111; // Rn = 0b1111
1490     let Inst{15-12} = 0b1111;
1491   }
1492 }
1493
1494 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1495 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1496 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1497
1498 //===----------------------------------------------------------------------===//
1499 //  Load / store multiple Instructions.
1500 //
1501
1502 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1503                             InstrItinClass itin_upd, bit L_bit> {
1504   def IA :
1505     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1506          itin, !strconcat(asm, "ia${p}.w\t$Rn, $regs"), []> {
1507     bits<4>  Rn;
1508     bits<16> regs;
1509
1510     let Inst{31-27} = 0b11101;
1511     let Inst{26-25} = 0b00;
1512     let Inst{24-23} = 0b01;     // Increment After
1513     let Inst{22}    = 0;
1514     let Inst{21}    = 0;        // No writeback
1515     let Inst{20}    = L_bit;
1516     let Inst{19-16} = Rn;
1517     let Inst{15-0}  = regs;
1518   }
1519   def IA_UPD :
1520     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1521           itin_upd, !strconcat(asm, "ia${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1522     bits<4>  Rn;
1523     bits<16> regs;
1524
1525     let Inst{31-27} = 0b11101;
1526     let Inst{26-25} = 0b00;
1527     let Inst{24-23} = 0b01;     // Increment After
1528     let Inst{22}    = 0;
1529     let Inst{21}    = 1;        // Writeback
1530     let Inst{20}    = L_bit;
1531     let Inst{19-16} = Rn;
1532     let Inst{15-0}  = regs;
1533   }
1534   def DB :
1535     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1536          itin, !strconcat(asm, "db${p}.w\t$Rn, $regs"), []> {
1537     bits<4>  Rn;
1538     bits<16> regs;
1539
1540     let Inst{31-27} = 0b11101;
1541     let Inst{26-25} = 0b00;
1542     let Inst{24-23} = 0b10;     // Decrement Before
1543     let Inst{22}    = 0;
1544     let Inst{21}    = 0;        // No writeback
1545     let Inst{20}    = L_bit;
1546     let Inst{19-16} = Rn;
1547     let Inst{15-0}  = regs;
1548   }
1549   def DB_UPD :
1550     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1551           itin_upd, !strconcat(asm, "db${p}.w\t$Rn, $regs"), "$Rn = $wb", []> {
1552     bits<4>  Rn;
1553     bits<16> regs;
1554
1555     let Inst{31-27} = 0b11101;
1556     let Inst{26-25} = 0b00;
1557     let Inst{24-23} = 0b10;     // Decrement Before
1558     let Inst{22}    = 0;
1559     let Inst{21}    = 1;        // Writeback
1560     let Inst{20}    = L_bit;
1561     let Inst{19-16} = Rn;
1562     let Inst{15-0}  = regs;
1563   }
1564 }
1565
1566 let neverHasSideEffects = 1 in {
1567
1568 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1569 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1570
1571 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1572 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1573
1574 } // neverHasSideEffects
1575
1576
1577 //===----------------------------------------------------------------------===//
1578 //  Move Instructions.
1579 //
1580
1581 let neverHasSideEffects = 1 in
1582 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1583                    "mov", ".w\t$Rd, $Rm", []> {
1584   let Inst{31-27} = 0b11101;
1585   let Inst{26-25} = 0b01;
1586   let Inst{24-21} = 0b0010;
1587   let Inst{20} = ?; // The S bit.
1588   let Inst{19-16} = 0b1111; // Rn
1589   let Inst{14-12} = 0b000;
1590   let Inst{7-4} = 0b0000;
1591 }
1592
1593 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1594 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1595     AddedComplexity = 1 in
1596 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1597                    "mov", ".w\t$Rd, $imm",
1598                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1599   let Inst{31-27} = 0b11110;
1600   let Inst{25} = 0;
1601   let Inst{24-21} = 0b0010;
1602   let Inst{20} = ?; // The S bit.
1603   let Inst{19-16} = 0b1111; // Rn
1604   let Inst{15} = 0;
1605 }
1606
1607 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1608 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins i32imm:$imm), IIC_iMOVi,
1609                    "movw", "\t$Rd, $imm",
1610                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1611   let Inst{31-27} = 0b11110;
1612   let Inst{25} = 1;
1613   let Inst{24-21} = 0b0010;
1614   let Inst{20} = 0; // The S bit.
1615   let Inst{15} = 0;
1616
1617   bits<4> Rd;
1618   bits<16> imm;
1619
1620   let Inst{11-8}  = Rd{3-0};
1621   let Inst{19-16} = imm{15-12};
1622   let Inst{26}    = imm{11};
1623   let Inst{14-12} = imm{10-8};
1624   let Inst{7-0}   = imm{7-0};
1625 }
1626
1627 let Constraints = "$src = $Rd" in
1628 def t2MOVTi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$src, i32imm:$imm), IIC_iMOVi,
1629                     "movt", "\t$Rd, $imm",
1630                     [(set rGPR:$Rd,
1631                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1632   let Inst{31-27} = 0b11110;
1633   let Inst{25} = 1;
1634   let Inst{24-21} = 0b0110;
1635   let Inst{20} = 0; // The S bit.
1636   let Inst{15} = 0;
1637
1638   bits<4> Rd;
1639   bits<16> imm;
1640
1641   let Inst{11-8}  = Rd{3-0};
1642   let Inst{19-16} = imm{15-12};
1643   let Inst{26}    = imm{11};
1644   let Inst{14-12} = imm{10-8};
1645   let Inst{7-0}   = imm{7-0};
1646 }
1647
1648 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1649
1650 //===----------------------------------------------------------------------===//
1651 //  Extend Instructions.
1652 //
1653
1654 // Sign extenders
1655
1656 defm t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1657                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1658 defm t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1659                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1660 defm t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1661
1662 defm t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1663                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1664 defm t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1665                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1666 defm t2SXTAB16 : T2I_exta_rrot_DO<0b010, "sxtab16">;
1667
1668 // TODO: SXT(A){B|H}16 - done for disassembly only
1669
1670 // Zero extenders
1671
1672 let AddedComplexity = 16 in {
1673 defm t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1674                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1675 defm t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1676                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1677 defm t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1678                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1679
1680 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1681 //        The transformation should probably be done as a combiner action
1682 //        instead so we can include a check for masking back in the upper
1683 //        eight bits of the source into the lower eight bits of the result.
1684 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1685 //            (t2UXTB16r_rot rGPR:$Src, 24)>,
1686 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1687 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1688             (t2UXTB16r_rot rGPR:$Src, 8)>,
1689         Requires<[HasT2ExtractPack, IsThumb2]>;
1690
1691 defm t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1692                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1693 defm t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1694                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1695 defm t2UXTAB16 : T2I_exta_rrot_DO<0b011, "uxtab16">;
1696 }
1697
1698 //===----------------------------------------------------------------------===//
1699 //  Arithmetic Instructions.
1700 //
1701
1702 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1703                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1704 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1705                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1706
1707 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1708 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1709                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1710                              BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1711 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1712                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1713                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1714
1715 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1716                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1717 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1718                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1719 defm t2ADCS : T2I_adde_sube_s_irs<0b1010, "adc",
1720                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1721 defm t2SBCS : T2I_adde_sube_s_irs<0b1011, "sbc",
1722                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS)>>;
1723
1724 // RSB
1725 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1726                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1727 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1728                              BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1729
1730 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1731 // The assume-no-carry-in form uses the negation of the input since add/sub
1732 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1733 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1734 // details.
1735 // The AddedComplexity preferences the first variant over the others since
1736 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1737 let AddedComplexity = 1 in
1738 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1739             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1740 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1741             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1742 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1743             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1744 let AddedComplexity = 1 in
1745 def : T2Pat<(addc       rGPR:$src, imm0_255_neg:$imm),
1746             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1747 def : T2Pat<(addc       rGPR:$src, t2_so_imm_neg:$imm),
1748             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1749 // The with-carry-in form matches bitwise not instead of the negation.
1750 // Effectively, the inverse interpretation of the carry flag already accounts
1751 // for part of the negation.
1752 let AddedComplexity = 1 in
1753 def : T2Pat<(adde       rGPR:$src, imm0_255_not:$imm),
1754             (t2SBCSri   rGPR:$src, imm0_255_not:$imm)>;
1755 def : T2Pat<(adde       rGPR:$src, t2_so_imm_not:$imm),
1756             (t2SBCSri   rGPR:$src, t2_so_imm_not:$imm)>;
1757
1758 // Select Bytes -- for disassembly only
1759
1760 def t2SEL : T2I<(outs GPR:$dst), (ins GPR:$a, GPR:$b), NoItinerary, "sel",
1761                 "\t$dst, $a, $b", []> {
1762   let Inst{31-27} = 0b11111;
1763   let Inst{26-24} = 0b010;
1764   let Inst{23} = 0b1;
1765   let Inst{22-20} = 0b010;
1766   let Inst{15-12} = 0b1111;
1767   let Inst{7} = 0b1;
1768   let Inst{6-4} = 0b000;
1769 }
1770
1771 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1772 // And Miscellaneous operations -- for disassembly only
1773 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1774               list<dag> pat = [/* For disassembly only; pattern left blank */]>
1775   : T2I<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), NoItinerary, opc,
1776         "\t$Rd, $Rn, $Rm", pat> {
1777   let Inst{31-27} = 0b11111;
1778   let Inst{26-23} = 0b0101;
1779   let Inst{22-20} = op22_20;
1780   let Inst{15-12} = 0b1111;
1781   let Inst{7-4} = op7_4;
1782
1783   bits<4> Rd;
1784   bits<4> Rn;
1785   bits<4> Rm;
1786
1787   let Inst{11-8}  = Rd{3-0};
1788   let Inst{19-16} = Rn{3-0};
1789   let Inst{3-0}   = Rm{3-0};
1790 }
1791
1792 // Saturating add/subtract -- for disassembly only
1793
1794 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1795                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))]>;
1796 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1797 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1798 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1799 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd">;
1800 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub">;
1801 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1802 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1803                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))]>;
1804 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1805 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1806 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1807 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1808 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1809 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1810 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1811 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1812
1813 // Signed/Unsigned add/subtract -- for disassembly only
1814
1815 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1816 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1817 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1818 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1819 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1820 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1821 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1822 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1823 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1824 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1825 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1826 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1827
1828 // Signed/Unsigned halving add/subtract -- for disassembly only
1829
1830 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1831 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1832 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1833 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1834 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1835 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1836 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1837 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1838 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1839 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1840 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1841 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1842
1843 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1844
1845 def t2USAD8   : T2I_mac<0, 0b111, 0b0000, (outs rGPR:$dst),
1846                                            (ins rGPR:$a, rGPR:$b),
1847                         NoItinerary, "usad8", "\t$dst, $a, $b", []> {
1848   let Inst{15-12} = 0b1111;
1849 }
1850 def t2USADA8  : T2I_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1851                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1852                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []> {
1853    bits<4> Ra;
1854    let Inst{15-12} = Ra{3-0};
1855 }
1856
1857 // Signed/Unsigned saturate -- for disassembly only
1858
1859 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1860            string opc, string asm, list<dag> pattern>
1861   : T2I<oops, iops, itin, opc, asm, pattern> {
1862   bits<4> Rd;
1863   bits<4> Rn;
1864   bits<5> sat_imm;
1865   bits<7> sh;
1866
1867   let Inst{11-8}  = Rd{3-0};
1868   let Inst{19-16} = Rn{3-0};
1869   let Inst{4-0}   = sat_imm{4-0};
1870   let Inst{21}    = sh{6};
1871   let Inst{14-12} = sh{4-2};
1872   let Inst{7-6}   = sh{1-0};
1873 }
1874
1875 def t2SSAT: T2I<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1876                 NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1877                 [/* For disassembly only; pattern left blank */]> {
1878   let Inst{31-27} = 0b11110;
1879   let Inst{25-22} = 0b1100;
1880   let Inst{20} = 0;
1881   let Inst{15} = 0;
1882 }
1883
1884 def t2SSAT16: T2I<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn), NoItinerary,
1885                    "ssat16", "\t$Rd, $sat_imm, $Rn",
1886                    [/* For disassembly only; pattern left blank */]> {
1887   let Inst{31-27} = 0b11110;
1888   let Inst{25-22} = 0b1100;
1889   let Inst{20} = 0;
1890   let Inst{15} = 0;
1891   let Inst{21} = 1;        // sh = '1'
1892   let Inst{14-12} = 0b000; // imm3 = '000'
1893   let Inst{7-6} = 0b00;    // imm2 = '00'
1894 }
1895
1896 def t2USAT: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a, shift_imm:$sh),
1897                 NoItinerary, "usat", "\t$dst, $bit_pos, $a$sh",
1898                 [/* For disassembly only; pattern left blank */]> {
1899   let Inst{31-27} = 0b11110;
1900   let Inst{25-22} = 0b1110;
1901   let Inst{20} = 0;
1902   let Inst{15} = 0;
1903 }
1904
1905 def t2USAT16: T2I<(outs rGPR:$dst), (ins i32imm:$bit_pos, rGPR:$a), NoItinerary,
1906                    "usat16", "\t$dst, $bit_pos, $a",
1907                    [/* For disassembly only; pattern left blank */]> {
1908   let Inst{31-27} = 0b11110;
1909   let Inst{25-22} = 0b1110;
1910   let Inst{20} = 0;
1911   let Inst{15} = 0;
1912   let Inst{21} = 1;        // sh = '1'
1913   let Inst{14-12} = 0b000; // imm3 = '000'
1914   let Inst{7-6} = 0b00;    // imm2 = '00'
1915 }
1916
1917 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1918 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1919
1920 //===----------------------------------------------------------------------===//
1921 //  Shift and rotate Instructions.
1922 //
1923
1924 defm t2LSL  : T2I_sh_ir<0b00, "lsl", BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
1925 defm t2LSR  : T2I_sh_ir<0b01, "lsr", BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
1926 defm t2ASR  : T2I_sh_ir<0b10, "asr", BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
1927 defm t2ROR  : T2I_sh_ir<0b11, "ror", BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
1928
1929 let Uses = [CPSR] in {
1930 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1931                    "rrx", "\t$Rd, $Rm",
1932                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
1933   let Inst{31-27} = 0b11101;
1934   let Inst{26-25} = 0b01;
1935   let Inst{24-21} = 0b0010;
1936   let Inst{20} = ?; // The S bit.
1937   let Inst{19-16} = 0b1111; // Rn
1938   let Inst{14-12} = 0b000;
1939   let Inst{7-4} = 0b0011;
1940 }
1941 }
1942
1943 let Defs = [CPSR] in {
1944 def t2MOVsrl_flag : T2TwoRegShiftImm<
1945                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1946                         "lsrs", ".w\t$Rd, $Rm, #1",
1947                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
1948   let Inst{31-27} = 0b11101;
1949   let Inst{26-25} = 0b01;
1950   let Inst{24-21} = 0b0010;
1951   let Inst{20} = 1; // The S bit.
1952   let Inst{19-16} = 0b1111; // Rn
1953   let Inst{5-4} = 0b01; // Shift type.
1954   // Shift amount = Inst{14-12:7-6} = 1.
1955   let Inst{14-12} = 0b000;
1956   let Inst{7-6} = 0b01;
1957 }
1958 def t2MOVsra_flag : T2TwoRegShiftImm<
1959                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1960                         "asrs", ".w\t$Rd, $Rm, #1",
1961                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
1962   let Inst{31-27} = 0b11101;
1963   let Inst{26-25} = 0b01;
1964   let Inst{24-21} = 0b0010;
1965   let Inst{20} = 1; // The S bit.
1966   let Inst{19-16} = 0b1111; // Rn
1967   let Inst{5-4} = 0b10; // Shift type.
1968   // Shift amount = Inst{14-12:7-6} = 1.
1969   let Inst{14-12} = 0b000;
1970   let Inst{7-6} = 0b01;
1971 }
1972 }
1973
1974 //===----------------------------------------------------------------------===//
1975 //  Bitwise Instructions.
1976 //
1977
1978 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
1979                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1980                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1981 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
1982                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1983                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1984 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
1985                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1986                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1987
1988 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
1989                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
1990                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1991
1992 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
1993               string opc, string asm, list<dag> pattern>
1994     : T2I<oops, iops, itin, opc, asm, pattern> {
1995   bits<4> Rd;
1996   bits<5> msb;
1997   bits<5> lsb;
1998
1999   let Inst{11-8}  = Rd{3-0};
2000   let Inst{4-0}   = msb{4-0};
2001   let Inst{14-12} = lsb{4-2};
2002   let Inst{7-6}   = lsb{1-0};
2003 }
2004
2005 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2006               string opc, string asm, list<dag> pattern>
2007     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2008   bits<4> Rn;
2009
2010   let Inst{19-16} = Rn{3-0};
2011 }
2012
2013 let Constraints = "$src = $Rd" in
2014 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2015                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2016                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2017   let Inst{31-27} = 0b11110;
2018   let Inst{25} = 1;
2019   let Inst{24-20} = 0b10110;
2020   let Inst{19-16} = 0b1111; // Rn
2021   let Inst{15} = 0;
2022
2023   bits<10> imm;
2024   let msb{4-0} = imm{9-5};
2025   let lsb{4-0} = imm{4-0};
2026 }
2027
2028 def t2SBFX: T2TwoRegBitFI<
2029                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm0_31_m1:$msb),
2030                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2031   let Inst{31-27} = 0b11110;
2032   let Inst{25} = 1;
2033   let Inst{24-20} = 0b10100;
2034   let Inst{15} = 0;
2035 }
2036
2037 def t2UBFX: T2TwoRegBitFI<
2038                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm0_31_m1:$msb),
2039                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2040   let Inst{31-27} = 0b11110;
2041   let Inst{25} = 1;
2042   let Inst{24-20} = 0b11100;
2043   let Inst{15} = 0;
2044 }
2045
2046 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2047 let Constraints = "$src = $Rd" in
2048 def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2049                 (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2050                 IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2051                 [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2052                                  bf_inv_mask_imm:$imm))]> {
2053   let Inst{31-27} = 0b11110;
2054   let Inst{25} = 1;
2055   let Inst{24-20} = 0b10110;
2056   let Inst{15} = 0;
2057
2058   bits<10> imm;
2059   let msb{4-0} = imm{9-5};
2060   let lsb{4-0} = imm{4-0};
2061 }
2062
2063 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2064                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2065                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>, 0, "">;
2066
2067 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2068 let AddedComplexity = 1 in
2069 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2070                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2071                           UnOpFrag<(not node:$Src)>, 1, 1>;
2072
2073
2074 let AddedComplexity = 1 in
2075 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2076             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2077
2078 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2079 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2080             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2081             Requires<[IsThumb2]>;
2082
2083 def : T2Pat<(t2_so_imm_not:$src),
2084             (t2MVNi t2_so_imm_not:$src)>;
2085
2086 //===----------------------------------------------------------------------===//
2087 //  Multiply Instructions.
2088 //
2089 let isCommutable = 1 in
2090 def t2MUL: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
2091                 "mul", "\t$dst, $a, $b",
2092                 [(set rGPR:$dst, (mul rGPR:$a, rGPR:$b))]> {
2093   let Inst{31-27} = 0b11111;
2094   let Inst{26-23} = 0b0110;
2095   let Inst{22-20} = 0b000;
2096   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2097   let Inst{7-4} = 0b0000; // Multiply
2098 }
2099
2100 def t2MLA: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2101                 "mla", "\t$dst, $a, $b, $c",
2102                 [(set rGPR:$dst, (add (mul rGPR:$a, rGPR:$b), rGPR:$c))]> {
2103   let Inst{31-27} = 0b11111;
2104   let Inst{26-23} = 0b0110;
2105   let Inst{22-20} = 0b000;
2106   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2107   let Inst{7-4} = 0b0000; // Multiply
2108 }
2109
2110 def t2MLS: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2111                 "mls", "\t$dst, $a, $b, $c",
2112                 [(set rGPR:$dst, (sub rGPR:$c, (mul rGPR:$a, rGPR:$b)))]> {
2113   let Inst{31-27} = 0b11111;
2114   let Inst{26-23} = 0b0110;
2115   let Inst{22-20} = 0b000;
2116   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2117   let Inst{7-4} = 0b0001; // Multiply and Subtract
2118 }
2119
2120 // Extra precision multiplies with low / high results
2121 let neverHasSideEffects = 1 in {
2122 let isCommutable = 1 in {
2123 def t2SMULL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
2124                   (ins rGPR:$a, rGPR:$b), IIC_iMUL64,
2125                    "smull", "\t$ldst, $hdst, $a, $b", []> {
2126   let Inst{31-27} = 0b11111;
2127   let Inst{26-23} = 0b0111;
2128   let Inst{22-20} = 0b000;
2129   let Inst{7-4} = 0b0000;
2130 }
2131
2132 def t2UMULL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
2133                   (ins rGPR:$a, rGPR:$b), IIC_iMUL64,
2134                    "umull", "\t$ldst, $hdst, $a, $b", []> {
2135   let Inst{31-27} = 0b11111;
2136   let Inst{26-23} = 0b0111;
2137   let Inst{22-20} = 0b010;
2138   let Inst{7-4} = 0b0000;
2139 }
2140 } // isCommutable
2141
2142 // Multiply + accumulate
2143 def t2SMLAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
2144                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
2145                   "smlal", "\t$ldst, $hdst, $a, $b", []>{
2146   let Inst{31-27} = 0b11111;
2147   let Inst{26-23} = 0b0111;
2148   let Inst{22-20} = 0b100;
2149   let Inst{7-4} = 0b0000;
2150 }
2151
2152 def t2UMLAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
2153                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
2154                   "umlal", "\t$ldst, $hdst, $a, $b", []>{
2155   let Inst{31-27} = 0b11111;
2156   let Inst{26-23} = 0b0111;
2157   let Inst{22-20} = 0b110;
2158   let Inst{7-4} = 0b0000;
2159 }
2160
2161 def t2UMAAL : T2I<(outs rGPR:$ldst, rGPR:$hdst),
2162                   (ins rGPR:$a, rGPR:$b), IIC_iMAC64,
2163                   "umaal", "\t$ldst, $hdst, $a, $b", []>{
2164   let Inst{31-27} = 0b11111;
2165   let Inst{26-23} = 0b0111;
2166   let Inst{22-20} = 0b110;
2167   let Inst{7-4} = 0b0110;
2168 }
2169 } // neverHasSideEffects
2170
2171 // Rounding variants of the below included for disassembly only
2172
2173 // Most significant word multiply
2174 def t2SMMUL : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
2175                   "smmul", "\t$dst, $a, $b",
2176                   [(set rGPR:$dst, (mulhs rGPR:$a, rGPR:$b))]> {
2177   let Inst{31-27} = 0b11111;
2178   let Inst{26-23} = 0b0110;
2179   let Inst{22-20} = 0b101;
2180   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2181   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2182 }
2183
2184 def t2SMMULR : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL32,
2185                   "smmulr", "\t$dst, $a, $b", []> {
2186   let Inst{31-27} = 0b11111;
2187   let Inst{26-23} = 0b0110;
2188   let Inst{22-20} = 0b101;
2189   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2190   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2191 }
2192
2193 def t2SMMLA : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2194                   "smmla", "\t$dst, $a, $b, $c",
2195                   [(set rGPR:$dst, (add (mulhs rGPR:$a, rGPR:$b), rGPR:$c))]> {
2196   let Inst{31-27} = 0b11111;
2197   let Inst{26-23} = 0b0110;
2198   let Inst{22-20} = 0b101;
2199   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2200   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2201 }
2202
2203 def t2SMMLAR: T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2204                   "smmlar", "\t$dst, $a, $b, $c", []> {
2205   let Inst{31-27} = 0b11111;
2206   let Inst{26-23} = 0b0110;
2207   let Inst{22-20} = 0b101;
2208   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2209   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2210 }
2211
2212 def t2SMMLS: T2I <(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2213                    "smmls", "\t$dst, $a, $b, $c",
2214                    [(set rGPR:$dst, (sub rGPR:$c, (mulhs rGPR:$a, rGPR:$b)))]> {
2215   let Inst{31-27} = 0b11111;
2216   let Inst{26-23} = 0b0110;
2217   let Inst{22-20} = 0b110;
2218   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2219   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2220 }
2221
2222 def t2SMMLSR:T2I <(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$c), IIC_iMAC32,
2223                    "smmlsr", "\t$dst, $a, $b, $c", []> {
2224   let Inst{31-27} = 0b11111;
2225   let Inst{26-23} = 0b0110;
2226   let Inst{22-20} = 0b110;
2227   let Inst{15-12} = {?, ?, ?, ?}; // Ra
2228   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2229 }
2230
2231 multiclass T2I_smul<string opc, PatFrag opnode> {
2232   def BB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2233               !strconcat(opc, "bb"), "\t$dst, $a, $b",
2234               [(set rGPR:$dst, (opnode (sext_inreg rGPR:$a, i16),
2235                                       (sext_inreg rGPR:$b, i16)))]> {
2236     let Inst{31-27} = 0b11111;
2237     let Inst{26-23} = 0b0110;
2238     let Inst{22-20} = 0b001;
2239     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2240     let Inst{7-6} = 0b00;
2241     let Inst{5-4} = 0b00;
2242   }
2243
2244   def BT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2245               !strconcat(opc, "bt"), "\t$dst, $a, $b",
2246               [(set rGPR:$dst, (opnode (sext_inreg rGPR:$a, i16),
2247                                       (sra rGPR:$b, (i32 16))))]> {
2248     let Inst{31-27} = 0b11111;
2249     let Inst{26-23} = 0b0110;
2250     let Inst{22-20} = 0b001;
2251     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2252     let Inst{7-6} = 0b00;
2253     let Inst{5-4} = 0b01;
2254   }
2255
2256   def TB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2257               !strconcat(opc, "tb"), "\t$dst, $a, $b",
2258               [(set rGPR:$dst, (opnode (sra rGPR:$a, (i32 16)),
2259                                       (sext_inreg rGPR:$b, i16)))]> {
2260     let Inst{31-27} = 0b11111;
2261     let Inst{26-23} = 0b0110;
2262     let Inst{22-20} = 0b001;
2263     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2264     let Inst{7-6} = 0b00;
2265     let Inst{5-4} = 0b10;
2266   }
2267
2268   def TT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2269               !strconcat(opc, "tt"), "\t$dst, $a, $b",
2270               [(set rGPR:$dst, (opnode (sra rGPR:$a, (i32 16)),
2271                                       (sra rGPR:$b, (i32 16))))]> {
2272     let Inst{31-27} = 0b11111;
2273     let Inst{26-23} = 0b0110;
2274     let Inst{22-20} = 0b001;
2275     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2276     let Inst{7-6} = 0b00;
2277     let Inst{5-4} = 0b11;
2278   }
2279
2280   def WB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2281               !strconcat(opc, "wb"), "\t$dst, $a, $b",
2282               [(set rGPR:$dst, (sra (opnode rGPR:$a,
2283                                     (sext_inreg rGPR:$b, i16)), (i32 16)))]> {
2284     let Inst{31-27} = 0b11111;
2285     let Inst{26-23} = 0b0110;
2286     let Inst{22-20} = 0b011;
2287     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2288     let Inst{7-6} = 0b00;
2289     let Inst{5-4} = 0b00;
2290   }
2291
2292   def WT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b), IIC_iMUL16,
2293               !strconcat(opc, "wt"), "\t$dst, $a, $b",
2294               [(set rGPR:$dst, (sra (opnode rGPR:$a,
2295                                     (sra rGPR:$b, (i32 16))), (i32 16)))]> {
2296     let Inst{31-27} = 0b11111;
2297     let Inst{26-23} = 0b0110;
2298     let Inst{22-20} = 0b011;
2299     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2300     let Inst{7-6} = 0b00;
2301     let Inst{5-4} = 0b01;
2302   }
2303 }
2304
2305
2306 multiclass T2I_smla<string opc, PatFrag opnode> {
2307   def BB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2308               !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
2309               [(set rGPR:$dst, (add rGPR:$acc,
2310                                (opnode (sext_inreg rGPR:$a, i16),
2311                                        (sext_inreg rGPR:$b, i16))))]> {
2312     let Inst{31-27} = 0b11111;
2313     let Inst{26-23} = 0b0110;
2314     let Inst{22-20} = 0b001;
2315     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2316     let Inst{7-6} = 0b00;
2317     let Inst{5-4} = 0b00;
2318   }
2319
2320   def BT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2321              !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
2322              [(set rGPR:$dst, (add rGPR:$acc, (opnode (sext_inreg rGPR:$a, i16),
2323                                                   (sra rGPR:$b, (i32 16)))))]> {
2324     let Inst{31-27} = 0b11111;
2325     let Inst{26-23} = 0b0110;
2326     let Inst{22-20} = 0b001;
2327     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2328     let Inst{7-6} = 0b00;
2329     let Inst{5-4} = 0b01;
2330   }
2331
2332   def TB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2333               !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
2334               [(set rGPR:$dst, (add rGPR:$acc, (opnode (sra rGPR:$a, (i32 16)),
2335                                                 (sext_inreg rGPR:$b, i16))))]> {
2336     let Inst{31-27} = 0b11111;
2337     let Inst{26-23} = 0b0110;
2338     let Inst{22-20} = 0b001;
2339     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2340     let Inst{7-6} = 0b00;
2341     let Inst{5-4} = 0b10;
2342   }
2343
2344   def TT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2345               !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
2346              [(set rGPR:$dst, (add rGPR:$acc, (opnode (sra rGPR:$a, (i32 16)),
2347                                                   (sra rGPR:$b, (i32 16)))))]> {
2348     let Inst{31-27} = 0b11111;
2349     let Inst{26-23} = 0b0110;
2350     let Inst{22-20} = 0b001;
2351     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2352     let Inst{7-6} = 0b00;
2353     let Inst{5-4} = 0b11;
2354   }
2355
2356   def WB : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2357               !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
2358               [(set rGPR:$dst, (add rGPR:$acc, (sra (opnode rGPR:$a,
2359                                      (sext_inreg rGPR:$b, i16)), (i32 16))))]> {
2360     let Inst{31-27} = 0b11111;
2361     let Inst{26-23} = 0b0110;
2362     let Inst{22-20} = 0b011;
2363     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2364     let Inst{7-6} = 0b00;
2365     let Inst{5-4} = 0b00;
2366   }
2367
2368   def WT : T2I<(outs rGPR:$dst), (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC16,
2369               !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
2370               [(set rGPR:$dst, (add rGPR:$acc, (sra (opnode rGPR:$a,
2371                                        (sra rGPR:$b, (i32 16))), (i32 16))))]> {
2372     let Inst{31-27} = 0b11111;
2373     let Inst{26-23} = 0b0110;
2374     let Inst{22-20} = 0b011;
2375     let Inst{15-12} = {?, ?, ?, ?}; // Ra
2376     let Inst{7-6} = 0b00;
2377     let Inst{5-4} = 0b01;
2378   }
2379 }
2380
2381 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2382 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2383
2384 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2385 def t2SMLALBB : T2I_mac<1, 0b100, 0b1000, (outs rGPR:$ldst,rGPR:$hdst),
2386          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
2387            [/* For disassembly only; pattern left blank */]>;
2388 def t2SMLALBT : T2I_mac<1, 0b100, 0b1001, (outs rGPR:$ldst,rGPR:$hdst),
2389          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
2390            [/* For disassembly only; pattern left blank */]>;
2391 def t2SMLALTB : T2I_mac<1, 0b100, 0b1010, (outs rGPR:$ldst,rGPR:$hdst),
2392          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
2393            [/* For disassembly only; pattern left blank */]>;
2394 def t2SMLALTT : T2I_mac<1, 0b100, 0b1011, (outs rGPR:$ldst,rGPR:$hdst),
2395          (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
2396            [/* For disassembly only; pattern left blank */]>;
2397
2398 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2399 // These are for disassembly only.
2400
2401 def t2SMUAD: T2I_mac<0, 0b010, 0b0000, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2402                      IIC_iMAC32, "smuad", "\t$dst, $a, $b", []> {
2403   let Inst{15-12} = 0b1111;
2404 }
2405 def t2SMUADX:T2I_mac<0, 0b010, 0b0001, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2406                      IIC_iMAC32, "smuadx", "\t$dst, $a, $b", []> {
2407   let Inst{15-12} = 0b1111;
2408 }
2409 def t2SMUSD: T2I_mac<0, 0b100, 0b0000, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2410                      IIC_iMAC32, "smusd", "\t$dst, $a, $b", []> {
2411   let Inst{15-12} = 0b1111;
2412 }
2413 def t2SMUSDX:T2I_mac<0, 0b100, 0b0001, (outs rGPR:$dst), (ins rGPR:$a, rGPR:$b),
2414                      IIC_iMAC32, "smusdx", "\t$dst, $a, $b", []> {
2415   let Inst{15-12} = 0b1111;
2416 }
2417 def t2SMLAD   : T2I_mac<0, 0b010, 0b0000, (outs rGPR:$dst),
2418                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlad",
2419                         "\t$dst, $a, $b, $acc", []>;
2420 def t2SMLADX  : T2I_mac<0, 0b010, 0b0001, (outs rGPR:$dst),
2421                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smladx",
2422                         "\t$dst, $a, $b, $acc", []>;
2423 def t2SMLSD   : T2I_mac<0, 0b100, 0b0000, (outs rGPR:$dst),
2424                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlsd",
2425                         "\t$dst, $a, $b, $acc", []>;
2426 def t2SMLSDX  : T2I_mac<0, 0b100, 0b0001, (outs rGPR:$dst),
2427                         (ins rGPR:$a, rGPR:$b, rGPR:$acc), IIC_iMAC32, "smlsdx",
2428                         "\t$dst, $a, $b, $acc", []>;
2429 def t2SMLALD  : T2I_mac<1, 0b100, 0b1100, (outs rGPR:$ldst,rGPR:$hdst),
2430                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlald",
2431                         "\t$ldst, $hdst, $a, $b", []>;
2432 def t2SMLALDX : T2I_mac<1, 0b100, 0b1101, (outs rGPR:$ldst,rGPR:$hdst),
2433                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlaldx",
2434                         "\t$ldst, $hdst, $a, $b", []>;
2435 def t2SMLSLD  : T2I_mac<1, 0b101, 0b1100, (outs rGPR:$ldst,rGPR:$hdst),
2436                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlsld",
2437                         "\t$ldst, $hdst, $a, $b", []>;
2438 def t2SMLSLDX : T2I_mac<1, 0b101, 0b1101, (outs rGPR:$ldst,rGPR:$hdst),
2439                         (ins rGPR:$a,rGPR:$b), IIC_iMAC64, "smlsldx",
2440                         "\t$ldst, $hdst, $a, $b", []>;
2441
2442 //===----------------------------------------------------------------------===//
2443 //  Misc. Arithmetic Instructions.
2444 //
2445
2446 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2447       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2448   : T2I<oops, iops, itin, opc, asm, pattern> {
2449   let Inst{31-27} = 0b11111;
2450   let Inst{26-22} = 0b01010;
2451   let Inst{21-20} = op1;
2452   let Inst{15-12} = 0b1111;
2453   let Inst{7-6} = 0b10;
2454   let Inst{5-4} = op2;
2455 }
2456
2457 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2458                     "clz", "\t$dst, $src", [(set rGPR:$dst, (ctlz rGPR:$src))]>;
2459
2460 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2461                       "rbit", "\t$dst, $src",
2462                       [(set rGPR:$dst, (ARMrbit rGPR:$src))]>;
2463
2464 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2465                  "rev", ".w\t$dst, $src", [(set rGPR:$dst, (bswap rGPR:$src))]>;
2466
2467 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2468                        "rev16", ".w\t$dst, $src",
2469                 [(set rGPR:$dst,
2470                     (or (and (srl rGPR:$src, (i32 8)), 0xFF),
2471                         (or (and (shl rGPR:$src, (i32 8)), 0xFF00),
2472                             (or (and (srl rGPR:$src, (i32 8)), 0xFF0000),
2473                                (and (shl rGPR:$src, (i32 8)), 0xFF000000)))))]>;
2474
2475 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$dst), (ins rGPR:$src), IIC_iUNAr,
2476                        "revsh", ".w\t$dst, $src",
2477                  [(set rGPR:$dst,
2478                     (sext_inreg
2479                       (or (srl (and rGPR:$src, 0xFF00), (i32 8)),
2480                           (shl rGPR:$src, (i32 8))), i16))]>;
2481
2482 def t2PKHBT : T2I<(outs rGPR:$dst), (ins rGPR:$src1, rGPR:$src2, shift_imm:$sh),
2483                   IIC_iBITsi, "pkhbt", "\t$dst, $src1, $src2$sh",
2484                   [(set rGPR:$dst, (or (and rGPR:$src1, 0xFFFF),
2485                                       (and (shl rGPR:$src2, lsl_amt:$sh),
2486                                            0xFFFF0000)))]>,
2487                   Requires<[HasT2ExtractPack, IsThumb2]> {
2488   let Inst{31-27} = 0b11101;
2489   let Inst{26-25} = 0b01;
2490   let Inst{24-20} = 0b01100;
2491   let Inst{5} = 0; // BT form
2492   let Inst{4} = 0;
2493 }
2494
2495 // Alternate cases for PKHBT where identities eliminate some nodes.
2496 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2497             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2498             Requires<[HasT2ExtractPack, IsThumb2]>;
2499 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2500             (t2PKHBT rGPR:$src1, rGPR:$src2, (lsl_shift_imm imm16_31:$sh))>,
2501             Requires<[HasT2ExtractPack, IsThumb2]>;
2502
2503 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2504 // will match the pattern below.
2505 def t2PKHTB : T2I<(outs rGPR:$dst), (ins rGPR:$src1, rGPR:$src2, shift_imm:$sh),
2506                   IIC_iBITsi, "pkhtb", "\t$dst, $src1, $src2$sh",
2507                   [(set rGPR:$dst, (or (and rGPR:$src1, 0xFFFF0000),
2508                                        (and (sra rGPR:$src2, asr_amt:$sh),
2509                                             0xFFFF)))]>,
2510                   Requires<[HasT2ExtractPack, IsThumb2]> {
2511   let Inst{31-27} = 0b11101;
2512   let Inst{26-25} = 0b01;
2513   let Inst{24-20} = 0b01100;
2514   let Inst{5} = 1; // TB form
2515   let Inst{4} = 0;
2516 }
2517
2518 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2519 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2520 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2521             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm16_31:$sh))>,
2522             Requires<[HasT2ExtractPack, IsThumb2]>;
2523 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2524                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2525             (t2PKHTB rGPR:$src1, rGPR:$src2, (asr_shift_imm imm1_15:$sh))>,
2526             Requires<[HasT2ExtractPack, IsThumb2]>;
2527
2528 //===----------------------------------------------------------------------===//
2529 //  Comparison Instructions...
2530 //
2531 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2532                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2533                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2534 defm t2CMPz : T2I_cmp_irs<0b1101, "cmp",
2535                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2536                           BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2537
2538 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2539 //       Compare-to-zero still works out, just not the relationals
2540 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2541 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2542 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2543                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2544                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2545
2546 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2547 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2548
2549 def : T2Pat<(ARMcmpZ  GPR:$src, t2_so_imm_neg:$imm),
2550             (t2CMNzri GPR:$src, t2_so_imm_neg:$imm)>;
2551
2552 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2553                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2554                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2555 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2556                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2557                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2558
2559 // Conditional moves
2560 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2561 // a two-value operand where a dag node expects two operands. :(
2562 let neverHasSideEffects = 1 in {
2563 def t2MOVCCr : T2I<(outs rGPR:$dst), (ins rGPR:$false, rGPR:$true), IIC_iCMOVr,
2564                    "mov", ".w\t$dst, $true",
2565    [/*(set rGPR:$dst, (ARMcmov rGPR:$false, rGPR:$true, imm:$cc, CCR:$ccr))*/]>,
2566                 RegConstraint<"$false = $dst"> {
2567   let Inst{31-27} = 0b11101;
2568   let Inst{26-25} = 0b01;
2569   let Inst{24-21} = 0b0010;
2570   let Inst{20} = 0; // The S bit.
2571   let Inst{19-16} = 0b1111; // Rn
2572   let Inst{14-12} = 0b000;
2573   let Inst{7-4} = 0b0000;
2574 }
2575
2576 let isMoveImm = 1 in
2577 def t2MOVCCi : T2I<(outs rGPR:$dst), (ins rGPR:$false, t2_so_imm:$true),
2578                    IIC_iCMOVi, "mov", ".w\t$dst, $true",
2579 [/*(set rGPR:$dst,(ARMcmov rGPR:$false,t2_so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2580                    RegConstraint<"$false = $dst"> {
2581   let Inst{31-27} = 0b11110;
2582   let Inst{25} = 0;
2583   let Inst{24-21} = 0b0010;
2584   let Inst{20} = 0; // The S bit.
2585   let Inst{19-16} = 0b1111; // Rn
2586   let Inst{15} = 0;
2587 }
2588
2589 let isMoveImm = 1 in
2590 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, i32imm:$imm),
2591                       IIC_iCMOVi,
2592                       "movw", "\t$Rd, $imm", []>,
2593                       RegConstraint<"$false = $Rd"> {
2594   let Inst{31-27} = 0b11110;
2595   let Inst{25} = 1;
2596   let Inst{24-21} = 0b0010;
2597   let Inst{20} = 0; // The S bit.
2598   let Inst{15} = 0;
2599
2600   bits<4> Rd;
2601   bits<16> imm;
2602
2603   let Inst{11-8}  = Rd{3-0};
2604   let Inst{19-16} = imm{15-12};
2605   let Inst{26}    = imm{11};
2606   let Inst{14-12} = imm{10-8};
2607   let Inst{7-0}   = imm{7-0};
2608 }
2609
2610 let isMoveImm = 1 in
2611 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2612                                (ins rGPR:$false, i32imm:$src, pred:$p),
2613                     IIC_iCMOVix2, "", []>, RegConstraint<"$false = $dst">;
2614
2615 let isMoveImm = 1 in
2616 def t2MVNCCi : T2I<(outs rGPR:$dst), (ins rGPR:$false, t2_so_imm:$true),
2617                    IIC_iCMOVi, "mvn", ".w\t$dst, $true",
2618 [/*(set rGPR:$dst,(ARMcmov rGPR:$false,t2_so_imm_not:$true,
2619                    imm:$cc, CCR:$ccr))*/]>,
2620                    RegConstraint<"$false = $dst"> {
2621   let Inst{31-27} = 0b11110;
2622   let Inst{25} = 0;
2623   let Inst{24-21} = 0b0011;
2624   let Inst{20} = 0; // The S bit.
2625   let Inst{19-16} = 0b1111; // Rn
2626   let Inst{15} = 0;
2627 }
2628
2629 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2630                    string opc, string asm, list<dag> pattern>
2631   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2632   let Inst{31-27} = 0b11101;
2633   let Inst{26-25} = 0b01;
2634   let Inst{24-21} = 0b0010;
2635   let Inst{20} = 0; // The S bit.
2636   let Inst{19-16} = 0b1111; // Rn
2637   let Inst{5-4} = opcod; // Shift type.
2638 }
2639 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2640                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2641                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2642                  RegConstraint<"$false = $Rd">;
2643 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2644                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2645                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2646                  RegConstraint<"$false = $Rd">;
2647 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2648                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2649                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2650                  RegConstraint<"$false = $Rd">;
2651 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2652                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2653                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2654                  RegConstraint<"$false = $Rd">;
2655 } // neverHasSideEffects
2656
2657 //===----------------------------------------------------------------------===//
2658 // Atomic operations intrinsics
2659 //
2660
2661 // memory barriers protect the atomic sequences
2662 let hasSideEffects = 1 in {
2663 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2664                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2665                   Requires<[IsThumb, HasDB]> {
2666   bits<4> opt;
2667   let Inst{31-4} = 0xf3bf8f5;
2668   let Inst{3-0} = opt;
2669 }
2670 }
2671
2672 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2673                   "dsb", "\t$opt",
2674                   [/* For disassembly only; pattern left blank */]>,
2675                   Requires<[IsThumb, HasDB]> {
2676   bits<4> opt;
2677   let Inst{31-4} = 0xf3bf8f4;
2678   let Inst{3-0} = opt;
2679 }
2680
2681 // ISB has only full system option -- for disassembly only
2682 def t2ISB : T2I<(outs), (ins), NoItinerary, "isb", "",
2683                   [/* For disassembly only; pattern left blank */]>,
2684                   Requires<[IsThumb2, HasV7]> {
2685   let Inst{31-4} = 0xf3bf8f6;
2686   let Inst{3-0} = 0b1111;
2687 }
2688
2689 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2690                 InstrItinClass itin, string opc, string asm, string cstr,
2691                 list<dag> pattern, bits<4> rt2 = 0b1111>
2692   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2693   let Inst{31-27} = 0b11101;
2694   let Inst{26-20} = 0b0001101;
2695   let Inst{11-8} = rt2;
2696   let Inst{7-6} = 0b01;
2697   let Inst{5-4} = opcod;
2698   let Inst{3-0} = 0b1111;
2699 }
2700 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
2701                 InstrItinClass itin, string opc, string asm, string cstr,
2702                 list<dag> pattern, bits<4> rt2 = 0b1111>
2703   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2704   let Inst{31-27} = 0b11101;
2705   let Inst{26-20} = 0b0001100;
2706   let Inst{11-8} = rt2;
2707   let Inst{7-6} = 0b01;
2708   let Inst{5-4} = opcod;
2709 }
2710
2711 let mayLoad = 1 in {
2712 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2713                          Size4Bytes, NoItinerary, "ldrexb", "\t$dest, [$ptr]",
2714                          "", []>;
2715 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2716                          Size4Bytes, NoItinerary, "ldrexh", "\t$dest, [$ptr]",
2717                          "", []>;
2718 def t2LDREX  : Thumb2I<(outs rGPR:$dest), (ins rGPR:$ptr), AddrModeNone,
2719                        Size4Bytes, NoItinerary,
2720                        "ldrex", "\t$dest, [$ptr]", "",
2721                       []> {
2722   let Inst{31-27} = 0b11101;
2723   let Inst{26-20} = 0b0000101;
2724   let Inst{11-8} = 0b1111;
2725   let Inst{7-0} = 0b00000000; // imm8 = 0
2726 }
2727 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$dest, rGPR:$dest2), (ins rGPR:$ptr),
2728                          AddrModeNone, Size4Bytes, NoItinerary,
2729                          "ldrexd", "\t$dest, $dest2, [$ptr]", "",
2730                          [], {?, ?, ?, ?}>;
2731 }
2732
2733 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2734 def t2STREXB : T2I_strex<0b00, (outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2735                          AddrModeNone, Size4Bytes, NoItinerary,
2736                          "strexb", "\t$success, $src, [$ptr]", "", []>;
2737 def t2STREXH : T2I_strex<0b01, (outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2738                          AddrModeNone, Size4Bytes, NoItinerary,
2739                          "strexh", "\t$success, $src, [$ptr]", "", []>;
2740 def t2STREX  : Thumb2I<(outs rGPR:$success), (ins rGPR:$src, rGPR:$ptr),
2741                        AddrModeNone, Size4Bytes, NoItinerary,
2742                        "strex", "\t$success, $src, [$ptr]", "",
2743                       []> {
2744   let Inst{31-27} = 0b11101;
2745   let Inst{26-20} = 0b0000100;
2746   let Inst{7-0} = 0b00000000; // imm8 = 0
2747 }
2748 def t2STREXD : T2I_strex<0b11, (outs rGPR:$success),
2749                          (ins rGPR:$src, rGPR:$src2, rGPR:$ptr),
2750                          AddrModeNone, Size4Bytes, NoItinerary,
2751                          "strexd", "\t$success, $src, $src2, [$ptr]", "", [],
2752                          {?, ?, ?, ?}>;
2753 }
2754
2755 // Clear-Exclusive is for disassembly only.
2756 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "",
2757                   [/* For disassembly only; pattern left blank */]>,
2758             Requires<[IsARM, HasV7]>  {
2759   let Inst{31-20} = 0xf3b;
2760   let Inst{15-14} = 0b10;
2761   let Inst{12} = 0;
2762   let Inst{7-4} = 0b0010;
2763 }
2764
2765 //===----------------------------------------------------------------------===//
2766 // TLS Instructions
2767 //
2768
2769 // __aeabi_read_tp preserves the registers r1-r3.
2770 let isCall = 1,
2771   Defs = [R0, R12, LR, CPSR] in {
2772   def t2TPsoft : T2XI<(outs), (ins), IIC_Br,
2773                      "bl\t__aeabi_read_tp",
2774                      [(set R0, ARMthread_pointer)]> {
2775     let Inst{31-27} = 0b11110;
2776     let Inst{15-14} = 0b11;
2777     let Inst{12} = 1;
2778   }
2779 }
2780
2781 //===----------------------------------------------------------------------===//
2782 // SJLJ Exception handling intrinsics
2783 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2784 //   address and save #0 in R0 for the non-longjmp case.
2785 //   Since by its nature we may be coming from some other function to get
2786 //   here, and we're using the stack frame for the containing function to
2787 //   save/restore registers, we can't keep anything live in regs across
2788 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2789 //   when we get here from a longjmp(). We force everthing out of registers
2790 //   except for our own input by listing the relevant registers in Defs. By
2791 //   doing so, we also cause the prologue/epilogue code to actively preserve
2792 //   all of the callee-saved resgisters, which is exactly what we want.
2793 //   $val is a scratch register for our use.
2794 let Defs =
2795   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2796     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2797     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2798     D31 ], hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2799   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2800                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2801                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2802                              Requires<[IsThumb2, HasVFP2]>;
2803 }
2804
2805 let Defs =
2806   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
2807   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2808   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2809                                AddrModeNone, SizeSpecial, NoItinerary, "", "",
2810                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2811                                   Requires<[IsThumb2, NoVFP]>;
2812 }
2813
2814
2815 //===----------------------------------------------------------------------===//
2816 // Control-Flow Instructions
2817 //
2818
2819 // FIXME: remove when we have a way to marking a MI with these properties.
2820 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
2821 // operand list.
2822 // FIXME: Should pc be an implicit operand like PICADD, etc?
2823 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2824     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2825 def t2LDMIA_RET: T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2826                                         reglist:$regs, variable_ops),
2827                         IIC_iLoad_mBr,
2828                         "ldmia${p}.w\t$Rn!, $regs",
2829                         "$Rn = $wb", []> {
2830   bits<4>  Rn;
2831   bits<16> regs;
2832
2833   let Inst{31-27} = 0b11101;
2834   let Inst{26-25} = 0b00;
2835   let Inst{24-23} = 0b01;     // Increment After
2836   let Inst{22}    = 0;
2837   let Inst{21}    = 1;        // Writeback
2838   let Inst{20}    = 1;
2839   let Inst{19-16} = Rn;
2840   let Inst{15-0}  = regs;
2841 }
2842
2843 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2844 let isPredicable = 1 in
2845 def t2B   : T2XI<(outs), (ins brtarget:$target), IIC_Br,
2846                  "b.w\t$target",
2847                  [(br bb:$target)]> {
2848   let Inst{31-27} = 0b11110;
2849   let Inst{15-14} = 0b10;
2850   let Inst{12} = 1;
2851 }
2852
2853 let isNotDuplicable = 1, isIndirectBranch = 1,
2854     isCodeGenOnly = 1 in { // $id doesn't exist in asmstring, should be lowered.
2855 def t2BR_JT :
2856     T2JTI<(outs),
2857           (ins GPR:$target, GPR:$index, jt2block_operand:$jt, i32imm:$id),
2858            IIC_Br, "mov\tpc, $target$jt",
2859           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]> {
2860   let Inst{31-27} = 0b11101;
2861   let Inst{26-20} = 0b0100100;
2862   let Inst{19-16} = 0b1111;
2863   let Inst{14-12} = 0b000;
2864   let Inst{11-8} = 0b1111; // Rd = pc
2865   let Inst{7-4} = 0b0000;
2866 }
2867
2868 // FIXME: Add a non-pc based case that can be predicated.
2869 let isCodeGenOnly = 1 in  // $id doesn't exist in asm string, should be lowered.
2870 def t2TBB :
2871     T2JTI<(outs),
2872         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2873          IIC_Br, "tbb\t$index$jt", []> {
2874   let Inst{31-27} = 0b11101;
2875   let Inst{26-20} = 0b0001101;
2876   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2877   let Inst{15-8} = 0b11110000;
2878   let Inst{7-4} = 0b0000; // B form
2879 }
2880
2881 let isCodeGenOnly = 1 in  // $id doesn't exist in asm string, should be lowered.
2882 def t2TBH :
2883     T2JTI<(outs),
2884         (ins tb_addrmode:$index, jt2block_operand:$jt, i32imm:$id),
2885          IIC_Br, "tbh\t$index$jt", []> {
2886   let Inst{31-27} = 0b11101;
2887   let Inst{26-20} = 0b0001101;
2888   let Inst{19-16} = 0b1111; // Rn = pc (table follows this instruction)
2889   let Inst{15-8} = 0b11110000;
2890   let Inst{7-4} = 0b0001; // H form
2891 }
2892
2893 // Generic versions of the above two instructions, for disassembly only
2894
2895 def t2TBBgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2896                     "tbb", "\t[$a, $b]", []>{
2897   let Inst{31-27} = 0b11101;
2898   let Inst{26-20} = 0b0001101;
2899   let Inst{15-8} = 0b11110000;
2900   let Inst{7-4} = 0b0000; // B form
2901 }
2902
2903 def t2TBHgen : T2I<(outs), (ins GPR:$a, GPR:$b), IIC_Br,
2904                    "tbh", "\t[$a, $b, lsl #1]", []> {
2905   let Inst{31-27} = 0b11101;
2906   let Inst{26-20} = 0b0001101;
2907   let Inst{15-8} = 0b11110000;
2908   let Inst{7-4} = 0b0001; // H form
2909 }
2910 } // isNotDuplicable, isIndirectBranch
2911
2912 } // isBranch, isTerminator, isBarrier
2913
2914 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2915 // a two-value operand where a dag node expects two operands. :(
2916 let isBranch = 1, isTerminator = 1 in
2917 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
2918                 "b", ".w\t$target",
2919                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
2920   let Inst{31-27} = 0b11110;
2921   let Inst{15-14} = 0b10;
2922   let Inst{12} = 0;
2923 }
2924
2925
2926 // IT block
2927 let Defs = [ITSTATE] in
2928 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
2929                     AddrModeNone, Size2Bytes,  IIC_iALUx,
2930                     "it$mask\t$cc", "", []> {
2931   // 16-bit instruction.
2932   let Inst{31-16} = 0x0000;
2933   let Inst{15-8} = 0b10111111;
2934 }
2935
2936 // Branch and Exchange Jazelle -- for disassembly only
2937 // Rm = Inst{19-16}
2938 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func",
2939               [/* For disassembly only; pattern left blank */]> {
2940   let Inst{31-27} = 0b11110;
2941   let Inst{26} = 0;
2942   let Inst{25-20} = 0b111100;
2943   let Inst{15-14} = 0b10;
2944   let Inst{12} = 0;
2945 }
2946
2947 // Change Processor State is a system instruction -- for disassembly only.
2948 // The singleton $opt operand contains the following information:
2949 // opt{4-0} = mode from Inst{4-0}
2950 // opt{5} = changemode from Inst{17}
2951 // opt{8-6} = AIF from Inst{8-6}
2952 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
2953 def t2CPS : T2XI<(outs),(ins cps_opt:$opt), NoItinerary, "cps$opt",
2954                  [/* For disassembly only; pattern left blank */]> {
2955   let Inst{31-27} = 0b11110;
2956   let Inst{26} = 0;
2957   let Inst{25-20} = 0b111010;
2958   let Inst{15-14} = 0b10;
2959   let Inst{12} = 0;
2960 }
2961
2962 // A6.3.4 Branches and miscellaneous control
2963 // Table A6-14 Change Processor State, and hint instructions
2964 // Helper class for disassembly only.
2965 class T2I_hint<bits<8> op7_0, string opc, string asm>
2966   : T2I<(outs), (ins), NoItinerary, opc, asm,
2967         [/* For disassembly only; pattern left blank */]> {
2968   let Inst{31-20} = 0xf3a;
2969   let Inst{15-14} = 0b10;
2970   let Inst{12} = 0;
2971   let Inst{10-8} = 0b000;
2972   let Inst{7-0} = op7_0;
2973 }
2974
2975 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
2976 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
2977 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
2978 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
2979 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
2980
2981 def t2DBG : T2I<(outs),(ins i32imm:$opt), NoItinerary, "dbg", "\t$opt",
2982                 [/* For disassembly only; pattern left blank */]> {
2983   let Inst{31-20} = 0xf3a;
2984   let Inst{15-14} = 0b10;
2985   let Inst{12} = 0;
2986   let Inst{10-8} = 0b000;
2987   let Inst{7-4} = 0b1111;
2988 }
2989
2990 // Secure Monitor Call is a system instruction -- for disassembly only
2991 // Option = Inst{19-16}
2992 def t2SMC : T2I<(outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
2993                 [/* For disassembly only; pattern left blank */]> {
2994   let Inst{31-27} = 0b11110;
2995   let Inst{26-20} = 0b1111111;
2996   let Inst{15-12} = 0b1000;
2997 }
2998
2999 // Store Return State is a system instruction -- for disassembly only
3000 def t2SRSDBW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3001                    [/* For disassembly only; pattern left blank */]> {
3002   let Inst{31-27} = 0b11101;
3003   let Inst{26-20} = 0b0000010; // W = 1
3004 }
3005
3006 def t2SRSDB  : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3007                    [/* For disassembly only; pattern left blank */]> {
3008   let Inst{31-27} = 0b11101;
3009   let Inst{26-20} = 0b0000000; // W = 0
3010 }
3011
3012 def t2SRSIAW : T2I<(outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3013                    [/* For disassembly only; pattern left blank */]> {
3014   let Inst{31-27} = 0b11101;
3015   let Inst{26-20} = 0b0011010; // W = 1
3016 }
3017
3018 def t2SRSIA  : T2I<(outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3019                    [/* For disassembly only; pattern left blank */]> {
3020   let Inst{31-27} = 0b11101;
3021   let Inst{26-20} = 0b0011000; // W = 0
3022 }
3023
3024 // Return From Exception is a system instruction -- for disassembly only
3025 def t2RFEDBW : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfedb", "\t$base!",
3026                    [/* For disassembly only; pattern left blank */]> {
3027   let Inst{31-27} = 0b11101;
3028   let Inst{26-20} = 0b0000011; // W = 1
3029 }
3030
3031 def t2RFEDB  : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeab", "\t$base",
3032                    [/* For disassembly only; pattern left blank */]> {
3033   let Inst{31-27} = 0b11101;
3034   let Inst{26-20} = 0b0000001; // W = 0
3035 }
3036
3037 def t2RFEIAW : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeia", "\t$base!",
3038                    [/* For disassembly only; pattern left blank */]> {
3039   let Inst{31-27} = 0b11101;
3040   let Inst{26-20} = 0b0011011; // W = 1
3041 }
3042
3043 def t2RFEIA  : T2I<(outs), (ins rGPR:$base), NoItinerary, "rfeia", "\t$base",
3044                    [/* For disassembly only; pattern left blank */]> {
3045   let Inst{31-27} = 0b11101;
3046   let Inst{26-20} = 0b0011001; // W = 0
3047 }
3048
3049 //===----------------------------------------------------------------------===//
3050 // Non-Instruction Patterns
3051 //
3052
3053 // 32-bit immediate using movw + movt.
3054 // This is a single pseudo instruction to make it re-materializable.
3055 // FIXME: Remove this when we can do generalized remat.
3056 let isReMaterializable = 1, isMoveImm = 1 in
3057 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3058                             "", [(set rGPR:$dst, (i32 imm:$src))]>,
3059                             Requires<[IsThumb, HasV6T2]>;
3060
3061 // ConstantPool, GlobalAddress, and JumpTable
3062 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3063            Requires<[IsThumb2, DontUseMovt]>;
3064 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3065 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3066            Requires<[IsThumb2, UseMovt]>;
3067
3068 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3069             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3070
3071 // Pseudo instruction that combines ldr from constpool and add pc. This should
3072 // be expanded into two instructions late to allow if-conversion and
3073 // scheduling.
3074 let canFoldAsLoad = 1, isReMaterializable = 1 in
3075 def t2LDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3076                    IIC_iLoadiALU, "",
3077                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3078                                            imm:$cp))]>,
3079                Requires<[IsThumb2]>;
3080
3081 //===----------------------------------------------------------------------===//
3082 // Move between special register and ARM core register -- for disassembly only
3083 //
3084
3085 // Rd = Instr{11-8}
3086 def t2MRS : T2I<(outs rGPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, cpsr",
3087                 [/* For disassembly only; pattern left blank */]> {
3088   let Inst{31-27} = 0b11110;
3089   let Inst{26} = 0;
3090   let Inst{25-21} = 0b11111;
3091   let Inst{20} = 0; // The R bit.
3092   let Inst{15-14} = 0b10;
3093   let Inst{12} = 0;
3094 }
3095
3096 // Rd = Instr{11-8}
3097 def t2MRSsys : T2I<(outs rGPR:$dst), (ins), NoItinerary, "mrs", "\t$dst, spsr",
3098                    [/* For disassembly only; pattern left blank */]> {
3099   let Inst{31-27} = 0b11110;
3100   let Inst{26} = 0;
3101   let Inst{25-21} = 0b11111;
3102   let Inst{20} = 1; // The R bit.
3103   let Inst{15-14} = 0b10;
3104   let Inst{12} = 0;
3105 }
3106
3107 // Rn = Inst{19-16}
3108 def t2MSR : T2I<(outs), (ins rGPR:$src, msr_mask:$mask), NoItinerary, "msr",
3109                 "\tcpsr$mask, $src",
3110                 [/* For disassembly only; pattern left blank */]> {
3111   let Inst{31-27} = 0b11110;
3112   let Inst{26} = 0;
3113   let Inst{25-21} = 0b11100;
3114   let Inst{20} = 0; // The R bit.
3115   let Inst{15-14} = 0b10;
3116   let Inst{12} = 0;
3117 }
3118
3119 // Rn = Inst{19-16}
3120 def t2MSRsys : T2I<(outs), (ins rGPR:$src, msr_mask:$mask), NoItinerary, "msr",
3121                    "\tspsr$mask, $src",
3122                    [/* For disassembly only; pattern left blank */]> {
3123   let Inst{31-27} = 0b11110;
3124   let Inst{26} = 0;
3125   let Inst{25-21} = 0b11100;
3126   let Inst{20} = 1; // The R bit.
3127   let Inst{15-14} = 0b10;
3128   let Inst{12} = 0;
3129 }