lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // Shifted operands. No register controlled shifts for Thumb2.
  32 // Note: We do not support rrx shifted operands yet.
  33 def t2_so_reg : Operand<i32>,    // reg imm
  34                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  35                                [shl,srl,sra,rotr]> {
  36   let EncoderMethod = "getT2SORegOpValue";
  37   let PrintMethod = "printT2SOOperand";
  38   let DecoderMethod = "DecodeSORegImmOperand";
  39   let ParserMatchClass = ShiftedImmAsmOperand;
  40   let MIOperandInfo = (ops rGPR, i32imm);
  41 }
  42
  43 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  44 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  49 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  50   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  51 }]>;
  52
  53 // t2_so_imm - Match a 32-bit immediate operand, which is an
  54 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  55 // immediate splatted into multiple bytes of the word.
  56 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  57 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  58     return ARM_AM::getT2SOImmVal(Imm) != -1;
  59   }]> {
  60   let ParserMatchClass = t2_so_imm_asmoperand;
  61   let EncoderMethod = "getT2SOImmOpValue";
  62   let DecoderMethod = "DecodeT2SOImm";
  63 }
  64
  65 // t2_so_imm_not - Match an immediate that is a complement
  66 // of a t2_so_imm.
  67 def t2_so_imm_not : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  70 }], t2_so_imm_not_XFORM>;
  71
  72 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  73 def t2_so_imm_neg : Operand<i32>,
  74                     PatLeaf<(imm), [{
  75   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  76 }], t2_so_imm_neg_XFORM>;
  77
  78 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  79 def imm0_4095 : Operand<i32>,
  80                 ImmLeaf<i32, [{
  81   return Imm >= 0 && Imm < 4096;
  82 }]>;
  83
  84 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  85  return (uint32_t)(-N->getZExtValue()) < 4096;
  86 }], imm_neg_XFORM>;
  87
  88 def imm0_255_neg : PatLeaf<(i32 imm), [{
  89   return (uint32_t)(-N->getZExtValue()) < 255;
  90 }], imm_neg_XFORM>;
  91
  92 def imm0_255_not : PatLeaf<(i32 imm), [{
  93   return (uint32_t)(~N->getZExtValue()) < 255;
  94 }], imm_comp_XFORM>;
  95
  96 def lo5AllOne : PatLeaf<(i32 imm), [{
  97   // Returns true if all low 5-bits are 1.
  98   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  99 }]>;
 100
 101 // Define Thumb2 specific addressing modes.
 102
 103 // t2addrmode_imm12  := reg + imm12
 104 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 105 def t2addrmode_imm12 : Operand<i32>,
 106                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 107   let PrintMethod = "printAddrModeImm12Operand";
 108   let EncoderMethod = "getAddrModeImm12OpValue";
 109   let DecoderMethod = "DecodeT2AddrModeImm12";
 110   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 111   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 112 }
 113
 114 // t2ldrlabel  := imm12
 115 def t2ldrlabel : Operand<i32> {
 116   let EncoderMethod = "getAddrModeImm12OpValue";
 117 }
 118
 119
 120 // ADR instruction labels.
 121 def t2adrlabel : Operand<i32> {
 122   let EncoderMethod = "getT2AdrLabelOpValue";
 123 }
 124
 125
 126 // t2addrmode_posimm8  := reg + imm8
 127 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 128 def t2addrmode_posimm8 : Operand<i32> {
 129   let PrintMethod = "printT2AddrModeImm8Operand";
 130   let EncoderMethod = "getT2AddrModeImm8OpValue";
 131   let DecoderMethod = "DecodeT2AddrModeImm8";
 132   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 133   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 134 }
 135
 136 // t2addrmode_negimm8  := reg - imm8
 137 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 138 def t2addrmode_negimm8 : Operand<i32>,
 139                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 140   let PrintMethod = "printT2AddrModeImm8Operand";
 141   let EncoderMethod = "getT2AddrModeImm8OpValue";
 142   let DecoderMethod = "DecodeT2AddrModeImm8";
 143   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 144   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 145 }
 146
 147 // t2addrmode_imm8  := reg +/- imm8
 148 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 149 def t2addrmode_imm8 : Operand<i32>,
 150                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 151   let PrintMethod = "printT2AddrModeImm8Operand";
 152   let EncoderMethod = "getT2AddrModeImm8OpValue";
 153   let DecoderMethod = "DecodeT2AddrModeImm8";
 154   let ParserMatchClass = MemImm8OffsetAsmOperand;
 155   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 156 }
 157
 158 def t2am_imm8_offset : Operand<i32>,
 159                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 160                                       [], [SDNPWantRoot]> {
 161   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 162   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 163   let DecoderMethod = "DecodeT2Imm8";
 164 }
 165
 166 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 167 def t2addrmode_imm8s4 : Operand<i32> {
 168   let PrintMethod = "printT2AddrModeImm8s4Operand";
 169   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 170   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 171   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 172 }
 173
 174 def t2am_imm8s4_offset : Operand<i32> {
 175   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 176   let DecoderMethod = "DecodeT2Imm8S4";
 177 }
 178
 179 // t2addrmode_so_reg  := reg + (reg << imm2)
 180 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 181 def t2addrmode_so_reg : Operand<i32>,
 182                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 183   let PrintMethod = "printT2AddrModeSoRegOperand";
 184   let EncoderMethod = "getT2AddrModeSORegOpValue";
 185   let DecoderMethod = "DecodeT2AddrModeSOReg";
 186   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 187   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 188 }
 189
 190 // t2addrmode_reg := reg
 191 // Used by load/store exclusive instructions. Useful to enable right assembly
 192 // parsing and printing. Not used for any codegen matching.
 193 //
 194 def t2addrmode_reg : Operand<i32> {
 195   let PrintMethod = "printAddrMode7Operand";
 196   let DecoderMethod = "DecodeGPRRegisterClass";
 197   let MIOperandInfo = (ops GPR);
 198 }
 199
 200 //===----------------------------------------------------------------------===//
 201 // Multiclass helpers...
 202 //
 203
 204
 205 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 206            string opc, string asm, list<dag> pattern>
 207   : T2I<oops, iops, itin, opc, asm, pattern> {
 208   bits<4> Rd;
 209   bits<12> imm;
 210
 211   let Inst{11-8}  = Rd;
 212   let Inst{26}    = imm{11};
 213   let Inst{14-12} = imm{10-8};
 214   let Inst{7-0}   = imm{7-0};
 215 }
 216
 217
 218 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 219            string opc, string asm, list<dag> pattern>
 220   : T2sI<oops, iops, itin, opc, asm, pattern> {
 221   bits<4> Rd;
 222   bits<4> Rn;
 223   bits<12> imm;
 224
 225   let Inst{11-8}  = Rd;
 226   let Inst{26}    = imm{11};
 227   let Inst{14-12} = imm{10-8};
 228   let Inst{7-0}   = imm{7-0};
 229 }
 230
 231 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 232            string opc, string asm, list<dag> pattern>
 233   : T2I<oops, iops, itin, opc, asm, pattern> {
 234   bits<4> Rn;
 235   bits<12> imm;
 236
 237   let Inst{19-16}  = Rn;
 238   let Inst{26}    = imm{11};
 239   let Inst{14-12} = imm{10-8};
 240   let Inst{7-0}   = imm{7-0};
 241 }
 242
 243
 244 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 245            string opc, string asm, list<dag> pattern>
 246   : T2I<oops, iops, itin, opc, asm, pattern> {
 247   bits<4> Rd;
 248   bits<12> ShiftedRm;
 249
 250   let Inst{11-8}  = Rd;
 251   let Inst{3-0}   = ShiftedRm{3-0};
 252   let Inst{5-4}   = ShiftedRm{6-5};
 253   let Inst{14-12} = ShiftedRm{11-9};
 254   let Inst{7-6}   = ShiftedRm{8-7};
 255 }
 256
 257 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 258            string opc, string asm, list<dag> pattern>
 259   : T2sI<oops, iops, itin, opc, asm, pattern> {
 260   bits<4> Rd;
 261   bits<12> ShiftedRm;
 262
 263   let Inst{11-8}  = Rd;
 264   let Inst{3-0}   = ShiftedRm{3-0};
 265   let Inst{5-4}   = ShiftedRm{6-5};
 266   let Inst{14-12} = ShiftedRm{11-9};
 267   let Inst{7-6}   = ShiftedRm{8-7};
 268 }
 269
 270 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 271            string opc, string asm, list<dag> pattern>
 272   : T2I<oops, iops, itin, opc, asm, pattern> {
 273   bits<4> Rn;
 274   bits<12> ShiftedRm;
 275
 276   let Inst{19-16} = Rn;
 277   let Inst{3-0}   = ShiftedRm{3-0};
 278   let Inst{5-4}   = ShiftedRm{6-5};
 279   let Inst{14-12} = ShiftedRm{11-9};
 280   let Inst{7-6}   = ShiftedRm{8-7};
 281 }
 282
 283 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 284            string opc, string asm, list<dag> pattern>
 285   : T2I<oops, iops, itin, opc, asm, pattern> {
 286   bits<4> Rd;
 287   bits<4> Rm;
 288
 289   let Inst{11-8}  = Rd;
 290   let Inst{3-0}   = Rm;
 291 }
 292
 293 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 294            string opc, string asm, list<dag> pattern>
 295   : T2sI<oops, iops, itin, opc, asm, pattern> {
 296   bits<4> Rd;
 297   bits<4> Rm;
 298
 299   let Inst{11-8}  = Rd;
 300   let Inst{3-0}   = Rm;
 301 }
 302
 303 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 304            string opc, string asm, list<dag> pattern>
 305   : T2I<oops, iops, itin, opc, asm, pattern> {
 306   bits<4> Rn;
 307   bits<4> Rm;
 308
 309   let Inst{19-16} = Rn;
 310   let Inst{3-0}   = Rm;
 311 }
 312
 313
 314 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 315            string opc, string asm, list<dag> pattern>
 316   : T2I<oops, iops, itin, opc, asm, pattern> {
 317   bits<4> Rd;
 318   bits<4> Rn;
 319   bits<12> imm;
 320
 321   let Inst{11-8}  = Rd;
 322   let Inst{19-16} = Rn;
 323   let Inst{26}    = imm{11};
 324   let Inst{14-12} = imm{10-8};
 325   let Inst{7-0}   = imm{7-0};
 326 }
 327
 328 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 329            string opc, string asm, list<dag> pattern>
 330   : T2sI<oops, iops, itin, opc, asm, pattern> {
 331   bits<4> Rd;
 332   bits<4> Rn;
 333   bits<12> imm;
 334
 335   let Inst{11-8}  = Rd;
 336   let Inst{19-16} = Rn;
 337   let Inst{26}    = imm{11};
 338   let Inst{14-12} = imm{10-8};
 339   let Inst{7-0}   = imm{7-0};
 340 }
 341
 342 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 343            string opc, string asm, list<dag> pattern>
 344   : T2I<oops, iops, itin, opc, asm, pattern> {
 345   bits<4> Rd;
 346   bits<4> Rm;
 347   bits<5> imm;
 348
 349   let Inst{11-8}  = Rd;
 350   let Inst{3-0}   = Rm;
 351   let Inst{14-12} = imm{4-2};
 352   let Inst{7-6}   = imm{1-0};
 353 }
 354
 355 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 356            string opc, string asm, list<dag> pattern>
 357   : T2sI<oops, iops, itin, opc, asm, pattern> {
 358   bits<4> Rd;
 359   bits<4> Rm;
 360   bits<5> imm;
 361
 362   let Inst{11-8}  = Rd;
 363   let Inst{3-0}   = Rm;
 364   let Inst{14-12} = imm{4-2};
 365   let Inst{7-6}   = imm{1-0};
 366 }
 367
 368 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 369            string opc, string asm, list<dag> pattern>
 370   : T2I<oops, iops, itin, opc, asm, pattern> {
 371   bits<4> Rd;
 372   bits<4> Rn;
 373   bits<4> Rm;
 374
 375   let Inst{11-8}  = Rd;
 376   let Inst{19-16} = Rn;
 377   let Inst{3-0}   = Rm;
 378 }
 379
 380 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 381            string opc, string asm, list<dag> pattern>
 382   : T2sI<oops, iops, itin, opc, asm, pattern> {
 383   bits<4> Rd;
 384   bits<4> Rn;
 385   bits<4> Rm;
 386
 387   let Inst{11-8}  = Rd;
 388   let Inst{19-16} = Rn;
 389   let Inst{3-0}   = Rm;
 390 }
 391
 392 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 393            string opc, string asm, list<dag> pattern>
 394   : T2I<oops, iops, itin, opc, asm, pattern> {
 395   bits<4> Rd;
 396   bits<4> Rn;
 397   bits<12> ShiftedRm;
 398
 399   let Inst{11-8}  = Rd;
 400   let Inst{19-16} = Rn;
 401   let Inst{3-0}   = ShiftedRm{3-0};
 402   let Inst{5-4}   = ShiftedRm{6-5};
 403   let Inst{14-12} = ShiftedRm{11-9};
 404   let Inst{7-6}   = ShiftedRm{8-7};
 405 }
 406
 407 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 408            string opc, string asm, list<dag> pattern>
 409   : T2sI<oops, iops, itin, opc, asm, pattern> {
 410   bits<4> Rd;
 411   bits<4> Rn;
 412   bits<12> ShiftedRm;
 413
 414   let Inst{11-8}  = Rd;
 415   let Inst{19-16} = Rn;
 416   let Inst{3-0}   = ShiftedRm{3-0};
 417   let Inst{5-4}   = ShiftedRm{6-5};
 418   let Inst{14-12} = ShiftedRm{11-9};
 419   let Inst{7-6}   = ShiftedRm{8-7};
 420 }
 421
 422 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 423            string opc, string asm, list<dag> pattern>
 424   : T2I<oops, iops, itin, opc, asm, pattern> {
 425   bits<4> Rd;
 426   bits<4> Rn;
 427   bits<4> Rm;
 428   bits<4> Ra;
 429
 430   let Inst{19-16} = Rn;
 431   let Inst{15-12} = Ra;
 432   let Inst{11-8}  = Rd;
 433   let Inst{3-0}   = Rm;
 434 }
 435
 436 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 437                 dag oops, dag iops, InstrItinClass itin,
 438                 string opc, string asm, list<dag> pattern>
 439   : T2I<oops, iops, itin, opc, asm, pattern> {
 440   bits<4> RdLo;
 441   bits<4> RdHi;
 442   bits<4> Rn;
 443   bits<4> Rm;
 444
 445   let Inst{31-23} = 0b111110111;
 446   let Inst{22-20} = opc22_20;
 447   let Inst{19-16} = Rn;
 448   let Inst{15-12} = RdLo;
 449   let Inst{11-8}  = RdHi;
 450   let Inst{7-4}   = opc7_4;
 451   let Inst{3-0}   = Rm;
 452 }
 453
 454
 455 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 456 /// unary operation that produces a value. These are predicable and can be
 457 /// changed to modify CPSR.
 458 multiclass T2I_un_irs<bits<4> opcod, string opc,
 459                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 460                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 461    // shifted imm
 462    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 463                 opc, "\t$Rd, $imm",
 464                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 465      let isAsCheapAsAMove = Cheap;
 466      let isReMaterializable = ReMat;
 467      let Inst{31-27} = 0b11110;
 468      let Inst{25} = 0;
 469      let Inst{24-21} = opcod;
 470      let Inst{19-16} = 0b1111; // Rn
 471      let Inst{15} = 0;
 472    }
 473    // register
 474    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 475                 opc, ".w\t$Rd, $Rm",
 476                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 477      let Inst{31-27} = 0b11101;
 478      let Inst{26-25} = 0b01;
 479      let Inst{24-21} = opcod;
 480      let Inst{19-16} = 0b1111; // Rn
 481      let Inst{14-12} = 0b000; // imm3
 482      let Inst{7-6} = 0b00; // imm2
 483      let Inst{5-4} = 0b00; // type
 484    }
 485    // shifted register
 486    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 487                 opc, ".w\t$Rd, $ShiftedRm",
 488                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 489      let Inst{31-27} = 0b11101;
 490      let Inst{26-25} = 0b01;
 491      let Inst{24-21} = opcod;
 492      let Inst{19-16} = 0b1111; // Rn
 493    }
 494 }
 495
 496 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 497 /// binary operation that produces a value. These are predicable and can be
 498 /// changed to modify CPSR.
 499 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 500                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 501                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 502                        string wide = ""> {
 503    // shifted imm
 504    def ri : T2sTwoRegImm<
 505                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 506                  opc, "\t$Rd, $Rn, $imm",
 507                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 508      let Inst{31-27} = 0b11110;
 509      let Inst{25} = 0;
 510      let Inst{24-21} = opcod;
 511      let Inst{15} = 0;
 512    }
 513    // register
 514    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 515                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 516                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 517      let isCommutable = Commutable;
 518      let Inst{31-27} = 0b11101;
 519      let Inst{26-25} = 0b01;
 520      let Inst{24-21} = opcod;
 521      let Inst{14-12} = 0b000; // imm3
 522      let Inst{7-6} = 0b00; // imm2
 523      let Inst{5-4} = 0b00; // type
 524    }
 525    // shifted register
 526    def rs : T2sTwoRegShiftedReg<
 527                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 528                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 529                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 530      let Inst{31-27} = 0b11101;
 531      let Inst{26-25} = 0b01;
 532      let Inst{24-21} = opcod;
 533    }
 534   // Assembly aliases for optional destination operand when it's the same
 535   // as the source operand.
 536   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 537      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 538                                                     t2_so_imm:$imm, pred:$p,
 539                                                     cc_out:$s)>;
 540   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 541      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 542                                                     rGPR:$Rm, pred:$p,
 543                                                     cc_out:$s)>;
 544   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 545      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 546                                                     t2_so_reg:$shift, pred:$p,
 547                                                     cc_out:$s)>;
 548 }
 549
 550 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 551 //  the ".w" suffix to indicate that they are wide.
 552 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 553                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 554                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 555     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 556   // Assembler aliases w/o the ".w" suffix.
 557   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 558      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 559                                                     rGPR:$Rm, pred:$p,
 560                                                     cc_out:$s)>;
 561   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 562      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 563                                                     t2_so_reg:$shift, pred:$p,
 564                                                     cc_out:$s)>;
 565
 566   // and with the optional destination operand, too.
 567   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 568      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 569                                                     rGPR:$Rm, pred:$p,
 570                                                     cc_out:$s)>;
 571   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 572      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 573                                                     t2_so_reg:$shift, pred:$p,
 574                                                     cc_out:$s)>;
 575 }
 576
 577 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 578 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 579 /// it is equivalent to the T2I_bin_irs counterpart.
 580 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 581    // shifted imm
 582    def ri : T2sTwoRegImm<
 583                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 584                  opc, ".w\t$Rd, $Rn, $imm",
 585                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 586      let Inst{31-27} = 0b11110;
 587      let Inst{25} = 0;
 588      let Inst{24-21} = opcod;
 589      let Inst{15} = 0;
 590    }
 591    // register
 592    def rr : T2sThreeReg<
 593                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 594                  opc, "\t$Rd, $Rn, $Rm",
 595                  [/* For disassembly only; pattern left blank */]> {
 596      let Inst{31-27} = 0b11101;
 597      let Inst{26-25} = 0b01;
 598      let Inst{24-21} = opcod;
 599      let Inst{14-12} = 0b000; // imm3
 600      let Inst{7-6} = 0b00; // imm2
 601      let Inst{5-4} = 0b00; // type
 602    }
 603    // shifted register
 604    def rs : T2sTwoRegShiftedReg<
 605                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 606                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 607                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 608      let Inst{31-27} = 0b11101;
 609      let Inst{26-25} = 0b01;
 610      let Inst{24-21} = opcod;
 611    }
 612 }
 613
 614 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 615 /// instruction modifies the CPSR register.
 616 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 617 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 618                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 619                          PatFrag opnode, bit Commutable = 0> {
 620    // shifted imm
 621    def ri : T2sTwoRegImm<
 622                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 623                 opc, ".w\t$Rd, $Rn, $imm",
 624                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 625      let Inst{31-27} = 0b11110;
 626      let Inst{25} = 0;
 627      let Inst{24-21} = opcod;
 628      let Inst{15} = 0;
 629    }
 630    // register
 631    def rr : T2sThreeReg<
 632                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 633                 opc, ".w\t$Rd, $Rn, $Rm",
 634                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, rGPR:$Rm))]> {
 635      let isCommutable = Commutable;
 636      let Inst{31-27} = 0b11101;
 637      let Inst{26-25} = 0b01;
 638      let Inst{24-21} = opcod;
 639      let Inst{14-12} = 0b000; // imm3
 640      let Inst{7-6} = 0b00; // imm2
 641      let Inst{5-4} = 0b00; // type
 642    }
 643    // shifted register
 644    def rs : T2sTwoRegShiftedReg<
 645                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 646                 opc, ".w\t$Rd, $Rn, $ShiftedRm",
 647                [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 648      let Inst{31-27} = 0b11101;
 649      let Inst{26-25} = 0b01;
 650      let Inst{24-21} = opcod;
 651    }
 652 }
 653 }
 654
 655 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 656 /// patterns for a binary operation that produces a value.
 657 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 658                           bit Commutable = 0> {
 659    // shifted imm
 660    // The register-immediate version is re-materializable. This is useful
 661    // in particular for taking the address of a local.
 662    let isReMaterializable = 1 in {
 663    def ri : T2sTwoRegImm<
 664                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 665                  opc, ".w\t$Rd, $Rn, $imm",
 666                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 667      let Inst{31-27} = 0b11110;
 668      let Inst{25} = 0;
 669      let Inst{24} = 1;
 670      let Inst{23-21} = op23_21;
 671      let Inst{15} = 0;
 672    }
 673    }
 674    // 12-bit imm
 675    def ri12 : T2I<
 676                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 677                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 678                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 679      bits<4> Rd;
 680      bits<4> Rn;
 681      bits<12> imm;
 682      let Inst{31-27} = 0b11110;
 683      let Inst{26} = imm{11};
 684      let Inst{25-24} = 0b10;
 685      let Inst{23-21} = op23_21;
 686      let Inst{20} = 0; // The S bit.
 687      let Inst{19-16} = Rn;
 688      let Inst{15} = 0;
 689      let Inst{14-12} = imm{10-8};
 690      let Inst{11-8} = Rd;
 691      let Inst{7-0} = imm{7-0};
 692    }
 693    // register
 694    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iALUr,
 695                  opc, ".w\t$Rd, $Rn, $Rm",
 696                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 697      let isCommutable = Commutable;
 698      let Inst{31-27} = 0b11101;
 699      let Inst{26-25} = 0b01;
 700      let Inst{24} = 1;
 701      let Inst{23-21} = op23_21;
 702      let Inst{14-12} = 0b000; // imm3
 703      let Inst{7-6} = 0b00; // imm2
 704      let Inst{5-4} = 0b00; // type
 705    }
 706    // shifted register
 707    def rs : T2sTwoRegShiftedReg<
 708                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 709                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 710                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 711      let Inst{31-27} = 0b11101;
 712      let Inst{26-25} = 0b01;
 713      let Inst{24} = 1;
 714      let Inst{23-21} = op23_21;
 715    }
 716 }
 717
 718 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 719 /// for a binary operation that produces a value and use the carry
 720 /// bit. It's not predicable.
 721 let Defs = [CPSR], Uses = [CPSR] in {
 722 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 723                              bit Commutable = 0> {
 724    // shifted imm
 725    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 726                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 727                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 728                  Requires<[IsThumb2]> {
 729      let Inst{31-27} = 0b11110;
 730      let Inst{25} = 0;
 731      let Inst{24-21} = opcod;
 732      let Inst{15} = 0;
 733    }
 734    // register
 735    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 736                  opc, ".w\t$Rd, $Rn, $Rm",
 737                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 738                  Requires<[IsThumb2]> {
 739      let isCommutable = Commutable;
 740      let Inst{31-27} = 0b11101;
 741      let Inst{26-25} = 0b01;
 742      let Inst{24-21} = opcod;
 743      let Inst{14-12} = 0b000; // imm3
 744      let Inst{7-6} = 0b00; // imm2
 745      let Inst{5-4} = 0b00; // type
 746    }
 747    // shifted register
 748    def rs : T2sTwoRegShiftedReg<
 749                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 750                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 751          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 752                  Requires<[IsThumb2]> {
 753      let Inst{31-27} = 0b11101;
 754      let Inst{26-25} = 0b01;
 755      let Inst{24-21} = opcod;
 756    }
 757 }
 758 }
 759
 760 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 761 /// version is not needed since this is only for codegen.
 762 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 763 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 764    // shifted imm
 765    def ri : T2sTwoRegImm<
 766                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 767                 opc, ".w\t$Rd, $Rn, $imm",
 768                 [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 769      let Inst{31-27} = 0b11110;
 770      let Inst{25} = 0;
 771      let Inst{24-21} = opcod;
 772      let Inst{15} = 0;
 773    }
 774    // shifted register
 775    def rs : T2sTwoRegShiftedReg<
 776                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 777                 IIC_iALUsi, opc, "\t$Rd, $Rn, $ShiftedRm",
 778               [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 779      let Inst{31-27} = 0b11101;
 780      let Inst{26-25} = 0b01;
 781      let Inst{24-21} = opcod;
 782    }
 783 }
 784 }
 785
 786 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 787 //  rotate operation that produces a value.
 788 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 789                      string baseOpc> {
 790    // 5-bit imm
 791    def ri : T2sTwoRegShiftImm<
 792                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 793                  opc, ".w\t$Rd, $Rm, $imm",
 794                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 795      let Inst{31-27} = 0b11101;
 796      let Inst{26-21} = 0b010010;
 797      let Inst{19-16} = 0b1111; // Rn
 798      let Inst{5-4} = opcod;
 799    }
 800    // register
 801    def rr : T2sThreeReg<
 802                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 803                  opc, ".w\t$Rd, $Rn, $Rm",
 804                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 805      let Inst{31-27} = 0b11111;
 806      let Inst{26-23} = 0b0100;
 807      let Inst{22-21} = opcod;
 808      let Inst{15-12} = 0b1111;
 809      let Inst{7-4} = 0b0000;
 810    }
 811
 812   // Optional destination register
 813   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 814      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 815                                                     ty:$imm, pred:$p,
 816                                                     cc_out:$s)>;
 817   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 818      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 819                                                     rGPR:$Rm, pred:$p,
 820                                                     cc_out:$s)>;
 821
 822   // Assembler aliases w/o the ".w" suffix.
 823   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 824      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 825                                                     ty:$imm, pred:$p,
 826                                                    cc_out:$s)>;
 827   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 828      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 829                                                     rGPR:$Rm, pred:$p,
 830                                                     cc_out:$s)>;
 831
 832   // and with the optional destination operand, too.
 833   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 834      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 835                                                     ty:$imm, pred:$p,
 836                                                     cc_out:$s)>;
 837   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 839                                                     rGPR:$Rm, pred:$p,
 840                                                     cc_out:$s)>;
 841 }
 842
 843 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 844 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 845 /// a explicit result, only implicitly set CPSR.
 846 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 847                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 848                        PatFrag opnode, string baseOpc> {
 849 let isCompare = 1, Defs = [CPSR] in {
 850    // shifted imm
 851    def ri : T2OneRegCmpImm<
 852                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 853                 opc, ".w\t$Rn, $imm",
 854                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 855      let Inst{31-27} = 0b11110;
 856      let Inst{25} = 0;
 857      let Inst{24-21} = opcod;
 858      let Inst{20} = 1; // The S bit.
 859      let Inst{15} = 0;
 860      let Inst{11-8} = 0b1111; // Rd
 861    }
 862    // register
 863    def rr : T2TwoRegCmp<
 864                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 865                 opc, ".w\t$Rn, $Rm",
 866                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 867      let Inst{31-27} = 0b11101;
 868      let Inst{26-25} = 0b01;
 869      let Inst{24-21} = opcod;
 870      let Inst{20} = 1; // The S bit.
 871      let Inst{14-12} = 0b000; // imm3
 872      let Inst{11-8} = 0b1111; // Rd
 873      let Inst{7-6} = 0b00; // imm2
 874      let Inst{5-4} = 0b00; // type
 875    }
 876    // shifted register
 877    def rs : T2OneRegCmpShiftedReg<
 878                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 879                 opc, ".w\t$Rn, $ShiftedRm",
 880                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 881      let Inst{31-27} = 0b11101;
 882      let Inst{26-25} = 0b01;
 883      let Inst{24-21} = opcod;
 884      let Inst{20} = 1; // The S bit.
 885      let Inst{11-8} = 0b1111; // Rd
 886    }
 887 }
 888
 889   // Assembler aliases w/o the ".w" suffix.
 890   // No alias here for 'rr' version as not all instantiations of this
 891   // multiclass want one (CMP in particular, does not).
 892   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 893      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 894                                                     t2_so_imm:$imm, pred:$p)>;
 895   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 896      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 897                                                     t2_so_reg:$shift,
 898                                                     pred:$p)>;
 899 }
 900
 901 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 902 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 903                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 904                   PatFrag opnode> {
 905   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 906                    opc, ".w\t$Rt, $addr",
 907                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 908     bits<4> Rt;
 909     bits<17> addr;
 910     let Inst{31-25} = 0b1111100;
 911     let Inst{24} = signed;
 912     let Inst{23} = 1;
 913     let Inst{22-21} = opcod;
 914     let Inst{20} = 1; // load
 915     let Inst{19-16} = addr{16-13}; // Rn
 916     let Inst{15-12} = Rt;
 917     let Inst{11-0}  = addr{11-0};  // imm
 918   }
 919   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 920                    opc, "\t$Rt, $addr",
 921                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 922     bits<4> Rt;
 923     bits<13> addr;
 924     let Inst{31-27} = 0b11111;
 925     let Inst{26-25} = 0b00;
 926     let Inst{24} = signed;
 927     let Inst{23} = 0;
 928     let Inst{22-21} = opcod;
 929     let Inst{20} = 1; // load
 930     let Inst{19-16} = addr{12-9}; // Rn
 931     let Inst{15-12} = Rt;
 932     let Inst{11} = 1;
 933     // Offset: index==TRUE, wback==FALSE
 934     let Inst{10} = 1; // The P bit.
 935     let Inst{9}     = addr{8};    // U
 936     let Inst{8} = 0; // The W bit.
 937     let Inst{7-0}   = addr{7-0};  // imm
 938   }
 939   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 940                    opc, ".w\t$Rt, $addr",
 941                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 942     let Inst{31-27} = 0b11111;
 943     let Inst{26-25} = 0b00;
 944     let Inst{24} = signed;
 945     let Inst{23} = 0;
 946     let Inst{22-21} = opcod;
 947     let Inst{20} = 1; // load
 948     let Inst{11-6} = 0b000000;
 949
 950     bits<4> Rt;
 951     let Inst{15-12} = Rt;
 952
 953     bits<10> addr;
 954     let Inst{19-16} = addr{9-6}; // Rn
 955     let Inst{3-0}   = addr{5-2}; // Rm
 956     let Inst{5-4}   = addr{1-0}; // imm
 957
 958     let DecoderMethod = "DecodeT2LoadShift";
 959   }
 960
 961   // FIXME: Is the pci variant actually needed?
 962   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 963                    opc, ".w\t$Rt, $addr",
 964                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 965     let isReMaterializable = 1;
 966     let Inst{31-27} = 0b11111;
 967     let Inst{26-25} = 0b00;
 968     let Inst{24} = signed;
 969     let Inst{23} = ?; // add = (U == '1')
 970     let Inst{22-21} = opcod;
 971     let Inst{20} = 1; // load
 972     let Inst{19-16} = 0b1111; // Rn
 973     bits<4> Rt;
 974     bits<12> addr;
 975     let Inst{15-12} = Rt{3-0};
 976     let Inst{11-0}  = addr{11-0};
 977   }
 978 }
 979
 980 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 981 multiclass T2I_st<bits<2> opcod, string opc,
 982                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 983                   PatFrag opnode> {
 984   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 985                    opc, ".w\t$Rt, $addr",
 986                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 987     let Inst{31-27} = 0b11111;
 988     let Inst{26-23} = 0b0001;
 989     let Inst{22-21} = opcod;
 990     let Inst{20} = 0; // !load
 991
 992     bits<4> Rt;
 993     let Inst{15-12} = Rt;
 994
 995     bits<17> addr;
 996     let addr{12}    = 1;           // add = TRUE
 997     let Inst{19-16} = addr{16-13}; // Rn
 998     let Inst{23}    = addr{12};    // U
 999     let Inst{11-0}  = addr{11-0};  // imm
1000   }
1001   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1002                    opc, "\t$Rt, $addr",
1003                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1004     let Inst{31-27} = 0b11111;
1005     let Inst{26-23} = 0b0000;
1006     let Inst{22-21} = opcod;
1007     let Inst{20} = 0; // !load
1008     let Inst{11} = 1;
1009     // Offset: index==TRUE, wback==FALSE
1010     let Inst{10} = 1; // The P bit.
1011     let Inst{8} = 0; // The W bit.
1012
1013     bits<4> Rt;
1014     let Inst{15-12} = Rt;
1015
1016     bits<13> addr;
1017     let Inst{19-16} = addr{12-9}; // Rn
1018     let Inst{9}     = addr{8};    // U
1019     let Inst{7-0}   = addr{7-0};  // imm
1020   }
1021   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1022                    opc, ".w\t$Rt, $addr",
1023                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1024     let Inst{31-27} = 0b11111;
1025     let Inst{26-23} = 0b0000;
1026     let Inst{22-21} = opcod;
1027     let Inst{20} = 0; // !load
1028     let Inst{11-6} = 0b000000;
1029
1030     bits<4> Rt;
1031     let Inst{15-12} = Rt;
1032
1033     bits<10> addr;
1034     let Inst{19-16}   = addr{9-6}; // Rn
1035     let Inst{3-0} = addr{5-2}; // Rm
1036     let Inst{5-4}   = addr{1-0}; // imm
1037   }
1038 }
1039
1040 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1041 /// register and one whose operand is a register rotated by 8/16/24.
1042 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1043   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1044              opc, ".w\t$Rd, $Rm$rot",
1045              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1046              Requires<[IsThumb2]> {
1047    let Inst{31-27} = 0b11111;
1048    let Inst{26-23} = 0b0100;
1049    let Inst{22-20} = opcod;
1050    let Inst{19-16} = 0b1111; // Rn
1051    let Inst{15-12} = 0b1111;
1052    let Inst{7} = 1;
1053
1054    bits<2> rot;
1055    let Inst{5-4} = rot{1-0}; // rotate
1056 }
1057
1058 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1059 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1060   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1061              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1062             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1063           Requires<[HasT2ExtractPack, IsThumb2]> {
1064   bits<2> rot;
1065   let Inst{31-27} = 0b11111;
1066   let Inst{26-23} = 0b0100;
1067   let Inst{22-20} = opcod;
1068   let Inst{19-16} = 0b1111; // Rn
1069   let Inst{15-12} = 0b1111;
1070   let Inst{7} = 1;
1071   let Inst{5-4} = rot;
1072 }
1073
1074 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1075 // supported yet.
1076 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1077   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1078              opc, "\t$Rd, $Rm$rot", []>,
1079           Requires<[IsThumb2, HasT2ExtractPack]> {
1080   bits<2> rot;
1081   let Inst{31-27} = 0b11111;
1082   let Inst{26-23} = 0b0100;
1083   let Inst{22-20} = opcod;
1084   let Inst{19-16} = 0b1111; // Rn
1085   let Inst{15-12} = 0b1111;
1086   let Inst{7} = 1;
1087   let Inst{5-4} = rot;
1088 }
1089
1090 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1091 /// register and one whose operand is a register rotated by 8/16/24.
1092 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1093   : T2ThreeReg<(outs rGPR:$Rd),
1094                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1095                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1096              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1097            Requires<[HasT2ExtractPack, IsThumb2]> {
1098   bits<2> rot;
1099   let Inst{31-27} = 0b11111;
1100   let Inst{26-23} = 0b0100;
1101   let Inst{22-20} = opcod;
1102   let Inst{15-12} = 0b1111;
1103   let Inst{7} = 1;
1104   let Inst{5-4} = rot;
1105 }
1106
1107 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1108   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1109                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1110   bits<2> rot;
1111   let Inst{31-27} = 0b11111;
1112   let Inst{26-23} = 0b0100;
1113   let Inst{22-20} = opcod;
1114   let Inst{15-12} = 0b1111;
1115   let Inst{7} = 1;
1116   let Inst{5-4} = rot;
1117 }
1118
1119 //===----------------------------------------------------------------------===//
1120 // Instructions
1121 //===----------------------------------------------------------------------===//
1122
1123 //===----------------------------------------------------------------------===//
1124 //  Miscellaneous Instructions.
1125 //
1126
1127 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1128            string asm, list<dag> pattern>
1129   : T2XI<oops, iops, itin, asm, pattern> {
1130   bits<4> Rd;
1131   bits<12> label;
1132
1133   let Inst{11-8}  = Rd;
1134   let Inst{26}    = label{11};
1135   let Inst{14-12} = label{10-8};
1136   let Inst{7-0}   = label{7-0};
1137 }
1138
1139 // LEApcrel - Load a pc-relative address into a register without offending the
1140 // assembler.
1141 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1142               (ins t2adrlabel:$addr, pred:$p),
1143               IIC_iALUi, "adr{$p}.w\t$Rd, #$addr", []> {
1144   let Inst{31-27} = 0b11110;
1145   let Inst{25-24} = 0b10;
1146   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1147   let Inst{22} = 0;
1148   let Inst{20} = 0;
1149   let Inst{19-16} = 0b1111; // Rn
1150   let Inst{15} = 0;
1151
1152   bits<4> Rd;
1153   bits<13> addr;
1154   let Inst{11-8} = Rd;
1155   let Inst{23}    = addr{12};
1156   let Inst{21}    = addr{12};
1157   let Inst{26}    = addr{11};
1158   let Inst{14-12} = addr{10-8};
1159   let Inst{7-0}   = addr{7-0};
1160 }
1161
1162 let neverHasSideEffects = 1, isReMaterializable = 1 in
1163 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1164                                 4, IIC_iALUi, []>;
1165 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1166                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1167                                 4, IIC_iALUi,
1168                                 []>;
1169
1170
1171 //===----------------------------------------------------------------------===//
1172 //  Load / store Instructions.
1173 //
1174
1175 // Load
1176 let canFoldAsLoad = 1, isReMaterializable = 1  in
1177 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1178                       UnOpFrag<(load node:$Src)>>;
1179
1180 // Loads with zero extension
1181 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1182                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1183 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1184                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1185
1186 // Loads with sign extension
1187 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1188                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1189 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1190                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1191
1192 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1193 // Load doubleword
1194 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1195                         (ins t2addrmode_imm8s4:$addr),
1196                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", []>;
1197 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1198
1199 // zextload i1 -> zextload i8
1200 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1201             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1202 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1203             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1204 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1205             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1206 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1207             (t2LDRBpci  tconstpool:$addr)>;
1208
1209 // extload -> zextload
1210 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1211 // earlier?
1212 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1213             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1214 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1215             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1216 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1217             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1218 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1219             (t2LDRBpci  tconstpool:$addr)>;
1220
1221 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1222             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1223 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1224             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1225 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1226             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1227 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1228             (t2LDRBpci  tconstpool:$addr)>;
1229
1230 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1231             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1232 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1233             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1234 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1235             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1236 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1237             (t2LDRHpci  tconstpool:$addr)>;
1238
1239 // FIXME: The destination register of the loads and stores can't be PC, but
1240 //        can be SP. We need another regclass (similar to rGPR) to represent
1241 //        that. Not a pressing issue since these are selected manually,
1242 //        not via pattern.
1243
1244 // Indexed loads
1245
1246 let mayLoad = 1, neverHasSideEffects = 1 in {
1247 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1248                             (ins t2addrmode_imm8:$addr),
1249                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1250                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn",
1251                             []>;
1252
1253 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1254                             (ins GPR:$base, t2am_imm8_offset:$addr),
1255                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1256                           "ldr", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1257                             []>;
1258
1259 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1260                             (ins t2addrmode_imm8:$addr),
1261                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1262                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn",
1263                             []>;
1264 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1265                             (ins GPR:$base, t2am_imm8_offset:$addr),
1266                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1267                          "ldrb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1268                             []>;
1269
1270 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1271                             (ins t2addrmode_imm8:$addr),
1272                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1273                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn",
1274                             []>;
1275 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1276                             (ins GPR:$base, t2am_imm8_offset:$addr),
1277                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1278                          "ldrh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1279                             []>;
1280
1281 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1282                             (ins t2addrmode_imm8:$addr),
1283                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1284                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn",
1285                             []>;
1286 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1287                             (ins GPR:$base, t2am_imm8_offset:$addr),
1288                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1289                         "ldrsb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1290                             []>;
1291
1292 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1293                             (ins t2addrmode_imm8:$addr),
1294                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1295                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn",
1296                             []>;
1297 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1298                             (ins GPR:$base, t2am_imm8_offset:$addr),
1299                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1300                         "ldrsh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1301                             []>;
1302 } // mayLoad = 1, neverHasSideEffects = 1
1303
1304 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1305 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1306 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1307   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1308           "\t$Rt, $addr", []> {
1309   bits<4> Rt;
1310   bits<13> addr;
1311   let Inst{31-27} = 0b11111;
1312   let Inst{26-25} = 0b00;
1313   let Inst{24} = signed;
1314   let Inst{23} = 0;
1315   let Inst{22-21} = type;
1316   let Inst{20} = 1; // load
1317   let Inst{19-16} = addr{12-9};
1318   let Inst{15-12} = Rt;
1319   let Inst{11} = 1;
1320   let Inst{10-8} = 0b110; // PUW.
1321   let Inst{7-0} = addr{7-0};
1322 }
1323
1324 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1325 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1326 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1327 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1328 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1329
1330 // Store
1331 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1332                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1333 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1334                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1335 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1336                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1337
1338 // Store doubleword
1339 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1340 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1341                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1342                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>;
1343
1344 // Indexed stores
1345 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPRnopc:$base_wb),
1346                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1347                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1348                          "str", "\t$Rt, [$Rn, $addr]!",
1349                          "$Rn = $base_wb,@earlyclobber $base_wb",
1350              [(set GPRnopc:$base_wb,
1351                    (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1352
1353 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPRnopc:$base_wb),
1354                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1355                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1356                           "str", "\t$Rt, [$Rn], $addr",
1357                           "$Rn = $base_wb,@earlyclobber $base_wb",
1358              [(set GPRnopc:$base_wb,
1359                   (post_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1360
1361 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPRnopc:$base_wb),
1362                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1363                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1364                         "strh", "\t$Rt, [$Rn, $addr]!",
1365                         "$Rn = $base_wb,@earlyclobber $base_wb",
1366         [(set GPRnopc:$base_wb,
1367               (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1368
1369 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPRnopc:$base_wb),
1370                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1371                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1372                          "strh", "\t$Rt, [$Rn], $addr",
1373                          "$Rn = $base_wb,@earlyclobber $base_wb",
1374        [(set GPRnopc:$base_wb,
1375              (post_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1376
1377 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPRnopc:$base_wb),
1378                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1379                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1380                         "strb", "\t$Rt, [$Rn, $addr]!",
1381                         "$Rn = $base_wb,@earlyclobber $base_wb",
1382          [(set GPRnopc:$base_wb,
1383                (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1384
1385 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPRnopc:$base_wb),
1386                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1387                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1388                          "strb", "\t$Rt, [$Rn], $addr",
1389                          "$Rn = $base_wb,@earlyclobber $base_wb",
1390         [(set GPRnopc:$base_wb,
1391               (post_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1392
1393 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1394 // only.
1395 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1396 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1397   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1398           "\t$Rt, $addr", []> {
1399   let Inst{31-27} = 0b11111;
1400   let Inst{26-25} = 0b00;
1401   let Inst{24} = 0; // not signed
1402   let Inst{23} = 0;
1403   let Inst{22-21} = type;
1404   let Inst{20} = 0; // store
1405   let Inst{11} = 1;
1406   let Inst{10-8} = 0b110; // PUW
1407
1408   bits<4> Rt;
1409   bits<13> addr;
1410   let Inst{15-12} = Rt;
1411   let Inst{19-16} = addr{12-9};
1412   let Inst{7-0}   = addr{7-0};
1413 }
1414
1415 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1416 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1417 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1418
1419 // ldrd / strd pre / post variants
1420 // For disassembly only.
1421
1422 def t2LDRD_PRE  : T2Ii8s4Tied<1, 1, 1,
1423                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1424                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1425                  "ldrd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1426
1427 def t2LDRD_POST : T2Ii8s4Tied<0, 1, 1,
1428                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1429                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1430                  "ldrd", "\t$Rt, $Rt2, [$base], $imm", []>;
1431
1432 def t2STRD_PRE  : T2Ii8s4Tied<1, 1, 0, (outs GPR:$wb),
1433                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1434                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1435
1436 def t2STRD_POST : T2Ii8s4Tied<0, 1, 0, (outs GPR:$wb),
1437                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1438                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base], $imm", []>;
1439
1440 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1441 // data/instruction access.  These are for disassembly only.
1442 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1443 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1444 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1445
1446   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1447                 "\t$addr",
1448               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1449     let Inst{31-25} = 0b1111100;
1450     let Inst{24} = instr;
1451     let Inst{22} = 0;
1452     let Inst{21} = write;
1453     let Inst{20} = 1;
1454     let Inst{15-12} = 0b1111;
1455
1456     bits<17> addr;
1457     let addr{12}    = 1;           // add = TRUE
1458     let Inst{19-16} = addr{16-13}; // Rn
1459     let Inst{23}    = addr{12};    // U
1460     let Inst{11-0}  = addr{11-0};  // imm12
1461   }
1462
1463   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1464                 "\t$addr",
1465             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1466     let Inst{31-25} = 0b1111100;
1467     let Inst{24} = instr;
1468     let Inst{23} = 0; // U = 0
1469     let Inst{22} = 0;
1470     let Inst{21} = write;
1471     let Inst{20} = 1;
1472     let Inst{15-12} = 0b1111;
1473     let Inst{11-8} = 0b1100;
1474
1475     bits<13> addr;
1476     let Inst{19-16} = addr{12-9}; // Rn
1477     let Inst{7-0}   = addr{7-0};  // imm8
1478   }
1479
1480   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1481                "\t$addr",
1482              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1483     let Inst{31-25} = 0b1111100;
1484     let Inst{24} = instr;
1485     let Inst{23} = 0; // add = TRUE for T1
1486     let Inst{22} = 0;
1487     let Inst{21} = write;
1488     let Inst{20} = 1;
1489     let Inst{15-12} = 0b1111;
1490     let Inst{11-6} = 0000000;
1491
1492     bits<10> addr;
1493     let Inst{19-16} = addr{9-6}; // Rn
1494     let Inst{3-0}   = addr{5-2}; // Rm
1495     let Inst{5-4}   = addr{1-0}; // imm2
1496
1497     let DecoderMethod = "DecodeT2LoadShift";
1498   }
1499 }
1500
1501 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1502 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1503 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1504
1505 //===----------------------------------------------------------------------===//
1506 //  Load / store multiple Instructions.
1507 //
1508
1509 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1510                             InstrItinClass itin_upd, bit L_bit> {
1511   def IA :
1512     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1513          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1514     bits<4>  Rn;
1515     bits<16> regs;
1516
1517     let Inst{31-27} = 0b11101;
1518     let Inst{26-25} = 0b00;
1519     let Inst{24-23} = 0b01;     // Increment After
1520     let Inst{22}    = 0;
1521     let Inst{21}    = 0;        // No writeback
1522     let Inst{20}    = L_bit;
1523     let Inst{19-16} = Rn;
1524     let Inst{15-0}  = regs;
1525   }
1526   def IA_UPD :
1527     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1528           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1529     bits<4>  Rn;
1530     bits<16> regs;
1531
1532     let Inst{31-27} = 0b11101;
1533     let Inst{26-25} = 0b00;
1534     let Inst{24-23} = 0b01;     // Increment After
1535     let Inst{22}    = 0;
1536     let Inst{21}    = 1;        // Writeback
1537     let Inst{20}    = L_bit;
1538     let Inst{19-16} = Rn;
1539     let Inst{15-0}  = regs;
1540   }
1541   def DB :
1542     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1543          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1544     bits<4>  Rn;
1545     bits<16> regs;
1546
1547     let Inst{31-27} = 0b11101;
1548     let Inst{26-25} = 0b00;
1549     let Inst{24-23} = 0b10;     // Decrement Before
1550     let Inst{22}    = 0;
1551     let Inst{21}    = 0;        // No writeback
1552     let Inst{20}    = L_bit;
1553     let Inst{19-16} = Rn;
1554     let Inst{15-0}  = regs;
1555   }
1556   def DB_UPD :
1557     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1558           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1559     bits<4>  Rn;
1560     bits<16> regs;
1561
1562     let Inst{31-27} = 0b11101;
1563     let Inst{26-25} = 0b00;
1564     let Inst{24-23} = 0b10;     // Decrement Before
1565     let Inst{22}    = 0;
1566     let Inst{21}    = 1;        // Writeback
1567     let Inst{20}    = L_bit;
1568     let Inst{19-16} = Rn;
1569     let Inst{15-0}  = regs;
1570   }
1571 }
1572
1573 let neverHasSideEffects = 1 in {
1574
1575 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1576 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1577
1578 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1579 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1580
1581 } // neverHasSideEffects
1582
1583
1584 //===----------------------------------------------------------------------===//
1585 //  Move Instructions.
1586 //
1587
1588 let neverHasSideEffects = 1 in
1589 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1590                    "mov", ".w\t$Rd, $Rm", []> {
1591   let Inst{31-27} = 0b11101;
1592   let Inst{26-25} = 0b01;
1593   let Inst{24-21} = 0b0010;
1594   let Inst{19-16} = 0b1111; // Rn
1595   let Inst{14-12} = 0b000;
1596   let Inst{7-4} = 0b0000;
1597 }
1598
1599 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1600 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1601     AddedComplexity = 1 in
1602 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1603                    "mov", ".w\t$Rd, $imm",
1604                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1605   let Inst{31-27} = 0b11110;
1606   let Inst{25} = 0;
1607   let Inst{24-21} = 0b0010;
1608   let Inst{19-16} = 0b1111; // Rn
1609   let Inst{15} = 0;
1610 }
1611
1612 def : t2InstAlias<"mov${s}${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1613                                                    pred:$p, cc_out:$s)>;
1614
1615 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1616 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1617                    "movw", "\t$Rd, $imm",
1618                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1619   let Inst{31-27} = 0b11110;
1620   let Inst{25} = 1;
1621   let Inst{24-21} = 0b0010;
1622   let Inst{20} = 0; // The S bit.
1623   let Inst{15} = 0;
1624
1625   bits<4> Rd;
1626   bits<16> imm;
1627
1628   let Inst{11-8}  = Rd;
1629   let Inst{19-16} = imm{15-12};
1630   let Inst{26}    = imm{11};
1631   let Inst{14-12} = imm{10-8};
1632   let Inst{7-0}   = imm{7-0};
1633 }
1634
1635 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1636                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1637
1638 let Constraints = "$src = $Rd" in {
1639 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1640                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1641                     "movt", "\t$Rd, $imm",
1642                     [(set rGPR:$Rd,
1643                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1644   let Inst{31-27} = 0b11110;
1645   let Inst{25} = 1;
1646   let Inst{24-21} = 0b0110;
1647   let Inst{20} = 0; // The S bit.
1648   let Inst{15} = 0;
1649
1650   bits<4> Rd;
1651   bits<16> imm;
1652
1653   let Inst{11-8}  = Rd;
1654   let Inst{19-16} = imm{15-12};
1655   let Inst{26}    = imm{11};
1656   let Inst{14-12} = imm{10-8};
1657   let Inst{7-0}   = imm{7-0};
1658 }
1659
1660 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1661                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1662 } // Constraints
1663
1664 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1665
1666 //===----------------------------------------------------------------------===//
1667 //  Extend Instructions.
1668 //
1669
1670 // Sign extenders
1671
1672 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1673                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1674 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1675                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1676 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1677
1678 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1679                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1680 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1681                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1682 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1683
1684 // TODO: SXT(A){B|H}16
1685
1686 // Zero extenders
1687
1688 let AddedComplexity = 16 in {
1689 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1690                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1691 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1692                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1693 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1694                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1695
1696 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1697 //        The transformation should probably be done as a combiner action
1698 //        instead so we can include a check for masking back in the upper
1699 //        eight bits of the source into the lower eight bits of the result.
1700 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1701 //            (t2UXTB16 rGPR:$Src, 3)>,
1702 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1703 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1704             (t2UXTB16 rGPR:$Src, 1)>,
1705         Requires<[HasT2ExtractPack, IsThumb2]>;
1706
1707 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1708                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1709 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1710                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1711 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1712 }
1713
1714 //===----------------------------------------------------------------------===//
1715 //  Arithmetic Instructions.
1716 //
1717
1718 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1719                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1720 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1721                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1722
1723 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1724 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1725 // CPSR and the implicit def of CPSR is not needed.
1726 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1727                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1728                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1729 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1730                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1731                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1732
1733 let hasPostISelHook = 1 in {
1734 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1735               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1736 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1737               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1738 }
1739
1740 // RSB
1741 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1742                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1743
1744 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1745 // CPSR and the implicit def of CPSR is not needed.
1746 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1747                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1748
1749 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1750 // The assume-no-carry-in form uses the negation of the input since add/sub
1751 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1752 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1753 // details.
1754 // The AddedComplexity preferences the first variant over the others since
1755 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1756 let AddedComplexity = 1 in
1757 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1758             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1759 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1760             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1761 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1762             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1763 let AddedComplexity = 1 in
1764 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1765             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1766 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1767             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1768 // The with-carry-in form matches bitwise not instead of the negation.
1769 // Effectively, the inverse interpretation of the carry flag already accounts
1770 // for part of the negation.
1771 let AddedComplexity = 1 in
1772 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1773             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1774 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1775             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1776
1777 // Select Bytes -- for disassembly only
1778
1779 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1780                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1781           Requires<[IsThumb2, HasThumb2DSP]> {
1782   let Inst{31-27} = 0b11111;
1783   let Inst{26-24} = 0b010;
1784   let Inst{23} = 0b1;
1785   let Inst{22-20} = 0b010;
1786   let Inst{15-12} = 0b1111;
1787   let Inst{7} = 0b1;
1788   let Inst{6-4} = 0b000;
1789 }
1790
1791 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1792 // And Miscellaneous operations -- for disassembly only
1793 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1794               list<dag> pat = [/* For disassembly only; pattern left blank */],
1795               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1796               string asm = "\t$Rd, $Rn, $Rm">
1797   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1798     Requires<[IsThumb2, HasThumb2DSP]> {
1799   let Inst{31-27} = 0b11111;
1800   let Inst{26-23} = 0b0101;
1801   let Inst{22-20} = op22_20;
1802   let Inst{15-12} = 0b1111;
1803   let Inst{7-4} = op7_4;
1804
1805   bits<4> Rd;
1806   bits<4> Rn;
1807   bits<4> Rm;
1808
1809   let Inst{11-8}  = Rd;
1810   let Inst{19-16} = Rn;
1811   let Inst{3-0}   = Rm;
1812 }
1813
1814 // Saturating add/subtract -- for disassembly only
1815
1816 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1817                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1818                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1819 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1820 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1821 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1822 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1823                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1824 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1825                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1826 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1827 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1828                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1829                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1830 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1831 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1832 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1833 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1834 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1835 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1836 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1837 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1838
1839 // Signed/Unsigned add/subtract -- for disassembly only
1840
1841 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1842 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1843 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1844 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1845 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1846 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1847 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1848 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1849 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1850 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1851 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1852 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1853
1854 // Signed/Unsigned halving add/subtract -- for disassembly only
1855
1856 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1857 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1858 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1859 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1860 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1861 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1862 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1863 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1864 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1865 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1866 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1867 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1868
1869 // Helper class for disassembly only
1870 // A6.3.16 & A6.3.17
1871 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1872 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1873   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1874   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1875   let Inst{31-27} = 0b11111;
1876   let Inst{26-24} = 0b011;
1877   let Inst{23}    = long;
1878   let Inst{22-20} = op22_20;
1879   let Inst{7-4}   = op7_4;
1880 }
1881
1882 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1883   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1884   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
1885   let Inst{31-27} = 0b11111;
1886   let Inst{26-24} = 0b011;
1887   let Inst{23}    = long;
1888   let Inst{22-20} = op22_20;
1889   let Inst{7-4}   = op7_4;
1890 }
1891
1892 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1893
1894 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1895                                            (ins rGPR:$Rn, rGPR:$Rm),
1896                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
1897           Requires<[IsThumb2, HasThumb2DSP]> {
1898   let Inst{15-12} = 0b1111;
1899 }
1900 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1901                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1902                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
1903           Requires<[IsThumb2, HasThumb2DSP]>;
1904
1905 // Signed/Unsigned saturate -- for disassembly only
1906
1907 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1908            string opc, string asm, list<dag> pattern>
1909   : T2I<oops, iops, itin, opc, asm, pattern> {
1910   bits<4> Rd;
1911   bits<4> Rn;
1912   bits<5> sat_imm;
1913   bits<7> sh;
1914
1915   let Inst{11-8}  = Rd;
1916   let Inst{19-16} = Rn;
1917   let Inst{4-0}   = sat_imm;
1918   let Inst{21}    = sh{5};
1919   let Inst{14-12} = sh{4-2};
1920   let Inst{7-6}   = sh{1-0};
1921 }
1922
1923 def t2SSAT: T2SatI<
1924               (outs rGPR:$Rd), (ins imm1_32:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1925               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1926               [/* For disassembly only; pattern left blank */]> {
1927   let Inst{31-27} = 0b11110;
1928   let Inst{25-22} = 0b1100;
1929   let Inst{20} = 0;
1930   let Inst{15} = 0;
1931 }
1932
1933 def t2SSAT16: T2SatI<
1934                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
1935                 "ssat16", "\t$Rd, $sat_imm, $Rn",
1936                 [/* For disassembly only; pattern left blank */]>,
1937           Requires<[IsThumb2, HasThumb2DSP]> {
1938   let Inst{31-27} = 0b11110;
1939   let Inst{25-22} = 0b1100;
1940   let Inst{20} = 0;
1941   let Inst{15} = 0;
1942   let Inst{21} = 1;        // sh = '1'
1943   let Inst{14-12} = 0b000; // imm3 = '000'
1944   let Inst{7-6} = 0b00;    // imm2 = '00'
1945 }
1946
1947 def t2USAT: T2SatI<
1948                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1949                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
1950                 [/* For disassembly only; pattern left blank */]> {
1951   let Inst{31-27} = 0b11110;
1952   let Inst{25-22} = 0b1110;
1953   let Inst{20} = 0;
1954   let Inst{15} = 0;
1955 }
1956
1957 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn),
1958                      NoItinerary,
1959                      "usat16", "\t$Rd, $sat_imm, $Rn",
1960                      [/* For disassembly only; pattern left blank */]>,
1961           Requires<[IsThumb2, HasThumb2DSP]> {
1962   let Inst{31-27} = 0b11110;
1963   let Inst{25-22} = 0b1110;
1964   let Inst{20} = 0;
1965   let Inst{15} = 0;
1966   let Inst{21} = 1;        // sh = '1'
1967   let Inst{14-12} = 0b000; // imm3 = '000'
1968   let Inst{7-6} = 0b00;    // imm2 = '00'
1969 }
1970
1971 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1972 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1973
1974 //===----------------------------------------------------------------------===//
1975 //  Shift and rotate Instructions.
1976 //
1977
1978 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
1979                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
1980 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
1981                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
1982 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
1983                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
1984 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
1985                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
1986
1987 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
1988 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
1989           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
1990
1991 let Uses = [CPSR] in {
1992 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1993                    "rrx", "\t$Rd, $Rm",
1994                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
1995   let Inst{31-27} = 0b11101;
1996   let Inst{26-25} = 0b01;
1997   let Inst{24-21} = 0b0010;
1998   let Inst{19-16} = 0b1111; // Rn
1999   let Inst{14-12} = 0b000;
2000   let Inst{7-4} = 0b0011;
2001 }
2002 }
2003
2004 let isCodeGenOnly = 1, Defs = [CPSR] in {
2005 def t2MOVsrl_flag : T2TwoRegShiftImm<
2006                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2007                         "lsrs", ".w\t$Rd, $Rm, #1",
2008                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2009   let Inst{31-27} = 0b11101;
2010   let Inst{26-25} = 0b01;
2011   let Inst{24-21} = 0b0010;
2012   let Inst{20} = 1; // The S bit.
2013   let Inst{19-16} = 0b1111; // Rn
2014   let Inst{5-4} = 0b01; // Shift type.
2015   // Shift amount = Inst{14-12:7-6} = 1.
2016   let Inst{14-12} = 0b000;
2017   let Inst{7-6} = 0b01;
2018 }
2019 def t2MOVsra_flag : T2TwoRegShiftImm<
2020                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2021                         "asrs", ".w\t$Rd, $Rm, #1",
2022                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2023   let Inst{31-27} = 0b11101;
2024   let Inst{26-25} = 0b01;
2025   let Inst{24-21} = 0b0010;
2026   let Inst{20} = 1; // The S bit.
2027   let Inst{19-16} = 0b1111; // Rn
2028   let Inst{5-4} = 0b10; // Shift type.
2029   // Shift amount = Inst{14-12:7-6} = 1.
2030   let Inst{14-12} = 0b000;
2031   let Inst{7-6} = 0b01;
2032 }
2033 }
2034
2035 //===----------------------------------------------------------------------===//
2036 //  Bitwise Instructions.
2037 //
2038
2039 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2040                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2041                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2042 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2043                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2044                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2045 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2046                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2047                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2048
2049 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2050                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2051                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2052                             "t2BIC">;
2053
2054 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2055               string opc, string asm, list<dag> pattern>
2056     : T2I<oops, iops, itin, opc, asm, pattern> {
2057   bits<4> Rd;
2058   bits<5> msb;
2059   bits<5> lsb;
2060
2061   let Inst{11-8}  = Rd;
2062   let Inst{4-0}   = msb{4-0};
2063   let Inst{14-12} = lsb{4-2};
2064   let Inst{7-6}   = lsb{1-0};
2065 }
2066
2067 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2068               string opc, string asm, list<dag> pattern>
2069     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2070   bits<4> Rn;
2071
2072   let Inst{19-16} = Rn;
2073 }
2074
2075 let Constraints = "$src = $Rd" in
2076 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2077                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2078                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2079   let Inst{31-27} = 0b11110;
2080   let Inst{26} = 0; // should be 0.
2081   let Inst{25} = 1;
2082   let Inst{24-20} = 0b10110;
2083   let Inst{19-16} = 0b1111; // Rn
2084   let Inst{15} = 0;
2085   let Inst{5} = 0; // should be 0.
2086
2087   bits<10> imm;
2088   let msb{4-0} = imm{9-5};
2089   let lsb{4-0} = imm{4-0};
2090 }
2091
2092 def t2SBFX: T2TwoRegBitFI<
2093                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2094                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2095   let Inst{31-27} = 0b11110;
2096   let Inst{25} = 1;
2097   let Inst{24-20} = 0b10100;
2098   let Inst{15} = 0;
2099 }
2100
2101 def t2UBFX: T2TwoRegBitFI<
2102                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2103                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2104   let Inst{31-27} = 0b11110;
2105   let Inst{25} = 1;
2106   let Inst{24-20} = 0b11100;
2107   let Inst{15} = 0;
2108 }
2109
2110 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2111 let Constraints = "$src = $Rd" in {
2112   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2113                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2114                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2115                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2116                                    bf_inv_mask_imm:$imm))]> {
2117     let Inst{31-27} = 0b11110;
2118     let Inst{26} = 0; // should be 0.
2119     let Inst{25} = 1;
2120     let Inst{24-20} = 0b10110;
2121     let Inst{15} = 0;
2122     let Inst{5} = 0; // should be 0.
2123
2124     bits<10> imm;
2125     let msb{4-0} = imm{9-5};
2126     let lsb{4-0} = imm{4-0};
2127   }
2128
2129   // GNU as only supports this form of bfi (w/ 4 arguments)
2130   let isAsmParserOnly = 1 in
2131   def t2BFI4p : T2TwoRegBitFI<(outs rGPR:$Rd),
2132                   (ins rGPR:$src, rGPR:$Rn, lsb_pos_imm:$lsbit,
2133                        width_imm:$width),
2134                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $lsbit, $width",
2135                   []> {
2136     let Inst{31-27} = 0b11110;
2137     let Inst{26} = 0; // should be 0.
2138     let Inst{25} = 1;
2139     let Inst{24-20} = 0b10110;
2140     let Inst{15} = 0;
2141     let Inst{5} = 0; // should be 0.
2142
2143     bits<5> lsbit;
2144     bits<5> width;
2145     let msb{4-0} = width; // Custom encoder => lsb+width-1
2146     let lsb{4-0} = lsbit;
2147   }
2148 }
2149
2150 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2151                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2152                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2153                           "t2ORN", 0, "">;
2154
2155 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2156 let AddedComplexity = 1 in
2157 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2158                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2159                           UnOpFrag<(not node:$Src)>, 1, 1>;
2160
2161
2162 let AddedComplexity = 1 in
2163 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2164             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2165
2166 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2167 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2168             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2169             Requires<[IsThumb2]>;
2170
2171 def : T2Pat<(t2_so_imm_not:$src),
2172             (t2MVNi t2_so_imm_not:$src)>;
2173
2174 //===----------------------------------------------------------------------===//
2175 //  Multiply Instructions.
2176 //
2177 let isCommutable = 1 in
2178 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2179                 "mul", "\t$Rd, $Rn, $Rm",
2180                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2181   let Inst{31-27} = 0b11111;
2182   let Inst{26-23} = 0b0110;
2183   let Inst{22-20} = 0b000;
2184   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2185   let Inst{7-4} = 0b0000; // Multiply
2186 }
2187
2188 def t2MLA: T2FourReg<
2189                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2190                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2191                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2192   let Inst{31-27} = 0b11111;
2193   let Inst{26-23} = 0b0110;
2194   let Inst{22-20} = 0b000;
2195   let Inst{7-4} = 0b0000; // Multiply
2196 }
2197
2198 def t2MLS: T2FourReg<
2199                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2200                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2201                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2202   let Inst{31-27} = 0b11111;
2203   let Inst{26-23} = 0b0110;
2204   let Inst{22-20} = 0b000;
2205   let Inst{7-4} = 0b0001; // Multiply and Subtract
2206 }
2207
2208 // Extra precision multiplies with low / high results
2209 let neverHasSideEffects = 1 in {
2210 let isCommutable = 1 in {
2211 def t2SMULL : T2MulLong<0b000, 0b0000,
2212                   (outs rGPR:$RdLo, rGPR:$RdHi),
2213                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2214                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2215
2216 def t2UMULL : T2MulLong<0b010, 0b0000,
2217                   (outs rGPR:$RdLo, rGPR:$RdHi),
2218                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2219                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2220 } // isCommutable
2221
2222 // Multiply + accumulate
2223 def t2SMLAL : T2MulLong<0b100, 0b0000,
2224                   (outs rGPR:$RdLo, rGPR:$RdHi),
2225                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2226                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2227
2228 def t2UMLAL : T2MulLong<0b110, 0b0000,
2229                   (outs rGPR:$RdLo, rGPR:$RdHi),
2230                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2231                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2232
2233 def t2UMAAL : T2MulLong<0b110, 0b0110,
2234                   (outs rGPR:$RdLo, rGPR:$RdHi),
2235                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2236                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2237           Requires<[IsThumb2, HasThumb2DSP]>;
2238 } // neverHasSideEffects
2239
2240 // Rounding variants of the below included for disassembly only
2241
2242 // Most significant word multiply
2243 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2244                   "smmul", "\t$Rd, $Rn, $Rm",
2245                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2246           Requires<[IsThumb2, HasThumb2DSP]> {
2247   let Inst{31-27} = 0b11111;
2248   let Inst{26-23} = 0b0110;
2249   let Inst{22-20} = 0b101;
2250   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2251   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2252 }
2253
2254 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2255                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2256           Requires<[IsThumb2, HasThumb2DSP]> {
2257   let Inst{31-27} = 0b11111;
2258   let Inst{26-23} = 0b0110;
2259   let Inst{22-20} = 0b101;
2260   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2261   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2262 }
2263
2264 def t2SMMLA : T2FourReg<
2265         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2266                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2267                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2268           Requires<[IsThumb2, HasThumb2DSP]> {
2269   let Inst{31-27} = 0b11111;
2270   let Inst{26-23} = 0b0110;
2271   let Inst{22-20} = 0b101;
2272   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2273 }
2274
2275 def t2SMMLAR: T2FourReg<
2276         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2277                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2278           Requires<[IsThumb2, HasThumb2DSP]> {
2279   let Inst{31-27} = 0b11111;
2280   let Inst{26-23} = 0b0110;
2281   let Inst{22-20} = 0b101;
2282   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2283 }
2284
2285 def t2SMMLS: T2FourReg<
2286         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2287                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2288                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2289           Requires<[IsThumb2, HasThumb2DSP]> {
2290   let Inst{31-27} = 0b11111;
2291   let Inst{26-23} = 0b0110;
2292   let Inst{22-20} = 0b110;
2293   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2294 }
2295
2296 def t2SMMLSR:T2FourReg<
2297         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2298                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2299           Requires<[IsThumb2, HasThumb2DSP]> {
2300   let Inst{31-27} = 0b11111;
2301   let Inst{26-23} = 0b0110;
2302   let Inst{22-20} = 0b110;
2303   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2304 }
2305
2306 multiclass T2I_smul<string opc, PatFrag opnode> {
2307   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2308               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2309               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2310                                       (sext_inreg rGPR:$Rm, i16)))]>,
2311           Requires<[IsThumb2, HasThumb2DSP]> {
2312     let Inst{31-27} = 0b11111;
2313     let Inst{26-23} = 0b0110;
2314     let Inst{22-20} = 0b001;
2315     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2316     let Inst{7-6} = 0b00;
2317     let Inst{5-4} = 0b00;
2318   }
2319
2320   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2321               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2322               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2323                                       (sra rGPR:$Rm, (i32 16))))]>,
2324           Requires<[IsThumb2, HasThumb2DSP]> {
2325     let Inst{31-27} = 0b11111;
2326     let Inst{26-23} = 0b0110;
2327     let Inst{22-20} = 0b001;
2328     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2329     let Inst{7-6} = 0b00;
2330     let Inst{5-4} = 0b01;
2331   }
2332
2333   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2334               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2335               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2336                                       (sext_inreg rGPR:$Rm, i16)))]>,
2337           Requires<[IsThumb2, HasThumb2DSP]> {
2338     let Inst{31-27} = 0b11111;
2339     let Inst{26-23} = 0b0110;
2340     let Inst{22-20} = 0b001;
2341     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2342     let Inst{7-6} = 0b00;
2343     let Inst{5-4} = 0b10;
2344   }
2345
2346   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2347               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2348               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2349                                       (sra rGPR:$Rm, (i32 16))))]>,
2350           Requires<[IsThumb2, HasThumb2DSP]> {
2351     let Inst{31-27} = 0b11111;
2352     let Inst{26-23} = 0b0110;
2353     let Inst{22-20} = 0b001;
2354     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2355     let Inst{7-6} = 0b00;
2356     let Inst{5-4} = 0b11;
2357   }
2358
2359   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2360               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2361               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2362                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2363           Requires<[IsThumb2, HasThumb2DSP]> {
2364     let Inst{31-27} = 0b11111;
2365     let Inst{26-23} = 0b0110;
2366     let Inst{22-20} = 0b011;
2367     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2368     let Inst{7-6} = 0b00;
2369     let Inst{5-4} = 0b00;
2370   }
2371
2372   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2373               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2374               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2375                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2376           Requires<[IsThumb2, HasThumb2DSP]> {
2377     let Inst{31-27} = 0b11111;
2378     let Inst{26-23} = 0b0110;
2379     let Inst{22-20} = 0b011;
2380     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2381     let Inst{7-6} = 0b00;
2382     let Inst{5-4} = 0b01;
2383   }
2384 }
2385
2386
2387 multiclass T2I_smla<string opc, PatFrag opnode> {
2388   def BB : T2FourReg<
2389         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2390               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2391               [(set rGPR:$Rd, (add rGPR:$Ra,
2392                                (opnode (sext_inreg rGPR:$Rn, i16),
2393                                        (sext_inreg rGPR:$Rm, i16))))]>,
2394           Requires<[IsThumb2, HasThumb2DSP]> {
2395     let Inst{31-27} = 0b11111;
2396     let Inst{26-23} = 0b0110;
2397     let Inst{22-20} = 0b001;
2398     let Inst{7-6} = 0b00;
2399     let Inst{5-4} = 0b00;
2400   }
2401
2402   def BT : T2FourReg<
2403        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2404              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2405              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2406                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2407           Requires<[IsThumb2, HasThumb2DSP]> {
2408     let Inst{31-27} = 0b11111;
2409     let Inst{26-23} = 0b0110;
2410     let Inst{22-20} = 0b001;
2411     let Inst{7-6} = 0b00;
2412     let Inst{5-4} = 0b01;
2413   }
2414
2415   def TB : T2FourReg<
2416         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2417               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2418               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2419                                                (sext_inreg rGPR:$Rm, i16))))]>,
2420           Requires<[IsThumb2, HasThumb2DSP]> {
2421     let Inst{31-27} = 0b11111;
2422     let Inst{26-23} = 0b0110;
2423     let Inst{22-20} = 0b001;
2424     let Inst{7-6} = 0b00;
2425     let Inst{5-4} = 0b10;
2426   }
2427
2428   def TT : T2FourReg<
2429         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2430               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2431              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2432                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2433           Requires<[IsThumb2, HasThumb2DSP]> {
2434     let Inst{31-27} = 0b11111;
2435     let Inst{26-23} = 0b0110;
2436     let Inst{22-20} = 0b001;
2437     let Inst{7-6} = 0b00;
2438     let Inst{5-4} = 0b11;
2439   }
2440
2441   def WB : T2FourReg<
2442         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2443               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2444               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2445                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2446           Requires<[IsThumb2, HasThumb2DSP]> {
2447     let Inst{31-27} = 0b11111;
2448     let Inst{26-23} = 0b0110;
2449     let Inst{22-20} = 0b011;
2450     let Inst{7-6} = 0b00;
2451     let Inst{5-4} = 0b00;
2452   }
2453
2454   def WT : T2FourReg<
2455         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2456               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2457               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2458                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2459           Requires<[IsThumb2, HasThumb2DSP]> {
2460     let Inst{31-27} = 0b11111;
2461     let Inst{26-23} = 0b0110;
2462     let Inst{22-20} = 0b011;
2463     let Inst{7-6} = 0b00;
2464     let Inst{5-4} = 0b01;
2465   }
2466 }
2467
2468 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2469 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2470
2471 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2472 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2473          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2474            [/* For disassembly only; pattern left blank */]>,
2475           Requires<[IsThumb2, HasThumb2DSP]>;
2476 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2477          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2478            [/* For disassembly only; pattern left blank */]>,
2479           Requires<[IsThumb2, HasThumb2DSP]>;
2480 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2481          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2482            [/* For disassembly only; pattern left blank */]>,
2483           Requires<[IsThumb2, HasThumb2DSP]>;
2484 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2485          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2486            [/* For disassembly only; pattern left blank */]>,
2487           Requires<[IsThumb2, HasThumb2DSP]>;
2488
2489 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2490 // These are for disassembly only.
2491
2492 def t2SMUAD: T2ThreeReg_mac<
2493             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2494             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2495           Requires<[IsThumb2, HasThumb2DSP]> {
2496   let Inst{15-12} = 0b1111;
2497 }
2498 def t2SMUADX:T2ThreeReg_mac<
2499             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2500             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2501           Requires<[IsThumb2, HasThumb2DSP]> {
2502   let Inst{15-12} = 0b1111;
2503 }
2504 def t2SMUSD: T2ThreeReg_mac<
2505             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2506             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2507           Requires<[IsThumb2, HasThumb2DSP]> {
2508   let Inst{15-12} = 0b1111;
2509 }
2510 def t2SMUSDX:T2ThreeReg_mac<
2511             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2512             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2513           Requires<[IsThumb2, HasThumb2DSP]> {
2514   let Inst{15-12} = 0b1111;
2515 }
2516 def t2SMLAD   : T2FourReg_mac<
2517             0, 0b010, 0b0000, (outs rGPR:$Rd),
2518             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2519             "\t$Rd, $Rn, $Rm, $Ra", []>,
2520           Requires<[IsThumb2, HasThumb2DSP]>;
2521 def t2SMLADX  : T2FourReg_mac<
2522             0, 0b010, 0b0001, (outs rGPR:$Rd),
2523             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2524             "\t$Rd, $Rn, $Rm, $Ra", []>,
2525           Requires<[IsThumb2, HasThumb2DSP]>;
2526 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2527             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2528             "\t$Rd, $Rn, $Rm, $Ra", []>,
2529           Requires<[IsThumb2, HasThumb2DSP]>;
2530 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2531             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2532             "\t$Rd, $Rn, $Rm, $Ra", []>,
2533           Requires<[IsThumb2, HasThumb2DSP]>;
2534 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2535                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2536                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2537           Requires<[IsThumb2, HasThumb2DSP]>;
2538 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2539                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2540                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2541           Requires<[IsThumb2, HasThumb2DSP]>;
2542 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2543                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2544                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2545           Requires<[IsThumb2, HasThumb2DSP]>;
2546 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2547                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2548                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2549           Requires<[IsThumb2, HasThumb2DSP]>;
2550
2551 //===----------------------------------------------------------------------===//
2552 //  Division Instructions.
2553 //  Signed and unsigned division on v7-M
2554 //
2555 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2556                  "sdiv", "\t$Rd, $Rn, $Rm",
2557                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2558                  Requires<[HasDivide, IsThumb2]> {
2559   let Inst{31-27} = 0b11111;
2560   let Inst{26-21} = 0b011100;
2561   let Inst{20} = 0b1;
2562   let Inst{15-12} = 0b1111;
2563   let Inst{7-4} = 0b1111;
2564 }
2565
2566 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2567                  "udiv", "\t$Rd, $Rn, $Rm",
2568                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2569                  Requires<[HasDivide, IsThumb2]> {
2570   let Inst{31-27} = 0b11111;
2571   let Inst{26-21} = 0b011101;
2572   let Inst{20} = 0b1;
2573   let Inst{15-12} = 0b1111;
2574   let Inst{7-4} = 0b1111;
2575 }
2576
2577 //===----------------------------------------------------------------------===//
2578 //  Misc. Arithmetic Instructions.
2579 //
2580
2581 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2582       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2583   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2584   let Inst{31-27} = 0b11111;
2585   let Inst{26-22} = 0b01010;
2586   let Inst{21-20} = op1;
2587   let Inst{15-12} = 0b1111;
2588   let Inst{7-6} = 0b10;
2589   let Inst{5-4} = op2;
2590   let Rn{3-0} = Rm;
2591 }
2592
2593 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2594                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2595
2596 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2597                       "rbit", "\t$Rd, $Rm",
2598                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2599
2600 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2601                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2602
2603 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2604                        "rev16", ".w\t$Rd, $Rm",
2605                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2606
2607 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2608                        "revsh", ".w\t$Rd, $Rm",
2609                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2610
2611 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2612                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2613             (t2REVSH rGPR:$Rm)>;
2614
2615 def t2PKHBT : T2ThreeReg<
2616             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2617                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm, lsl $sh",
2618                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2619                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2620                                            0xFFFF0000)))]>,
2621                   Requires<[HasT2ExtractPack, IsThumb2]> {
2622   let Inst{31-27} = 0b11101;
2623   let Inst{26-25} = 0b01;
2624   let Inst{24-20} = 0b01100;
2625   let Inst{5} = 0; // BT form
2626   let Inst{4} = 0;
2627
2628   bits<5> sh;
2629   let Inst{14-12} = sh{4-2};
2630   let Inst{7-6}   = sh{1-0};
2631 }
2632
2633 // Alternate cases for PKHBT where identities eliminate some nodes.
2634 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2635             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2636             Requires<[HasT2ExtractPack, IsThumb2]>;
2637 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2638             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2639             Requires<[HasT2ExtractPack, IsThumb2]>;
2640
2641 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2642 // will match the pattern below.
2643 def t2PKHTB : T2ThreeReg<
2644                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2645                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm, asr $sh",
2646                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2647                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2648                                             0xFFFF)))]>,
2649                   Requires<[HasT2ExtractPack, IsThumb2]> {
2650   let Inst{31-27} = 0b11101;
2651   let Inst{26-25} = 0b01;
2652   let Inst{24-20} = 0b01100;
2653   let Inst{5} = 1; // TB form
2654   let Inst{4} = 0;
2655
2656   bits<5> sh;
2657   let Inst{14-12} = sh{4-2};
2658   let Inst{7-6}   = sh{1-0};
2659 }
2660
2661 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2662 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2663 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2664             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2665             Requires<[HasT2ExtractPack, IsThumb2]>;
2666 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2667                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2668             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2669             Requires<[HasT2ExtractPack, IsThumb2]>;
2670
2671 //===----------------------------------------------------------------------===//
2672 //  Comparison Instructions...
2673 //
2674 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2675                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2676                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2677
2678 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2679             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2680 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2681             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2682 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2683             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2684
2685 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2686 //       Compare-to-zero still works out, just not the relationals
2687 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2688 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2689 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2690                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2691                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2692                           "t2CMNz">;
2693
2694 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2695 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2696
2697 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2698             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2699
2700 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2701                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2702                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2703                           "t2TST">;
2704 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2705                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2706                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2707                           "t2TEQ">;
2708
2709 // Conditional moves
2710 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2711 // a two-value operand where a dag node expects two operands. :(
2712 let neverHasSideEffects = 1 in {
2713 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2714                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2715                             4, IIC_iCMOVr,
2716    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2717                 RegConstraint<"$false = $Rd">;
2718
2719 let isMoveImm = 1 in
2720 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2721                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2722                    4, IIC_iCMOVi,
2723 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2724                    RegConstraint<"$false = $Rd">;
2725
2726 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2727 let isCodeGenOnly = 1 in {
2728 let isMoveImm = 1 in
2729 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2730                       IIC_iCMOVi,
2731                       "movw", "\t$Rd, $imm", []>,
2732                       RegConstraint<"$false = $Rd"> {
2733   let Inst{31-27} = 0b11110;
2734   let Inst{25} = 1;
2735   let Inst{24-21} = 0b0010;
2736   let Inst{20} = 0; // The S bit.
2737   let Inst{15} = 0;
2738
2739   bits<4> Rd;
2740   bits<16> imm;
2741
2742   let Inst{11-8}  = Rd;
2743   let Inst{19-16} = imm{15-12};
2744   let Inst{26}    = imm{11};
2745   let Inst{14-12} = imm{10-8};
2746   let Inst{7-0}   = imm{7-0};
2747 }
2748
2749 let isMoveImm = 1 in
2750 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2751                                (ins rGPR:$false, i32imm:$src, pred:$p),
2752                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2753
2754 let isMoveImm = 1 in
2755 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2756                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2757 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2758                    imm:$cc, CCR:$ccr))*/]>,
2759                    RegConstraint<"$false = $Rd"> {
2760   let Inst{31-27} = 0b11110;
2761   let Inst{25} = 0;
2762   let Inst{24-21} = 0b0011;
2763   let Inst{20} = 0; // The S bit.
2764   let Inst{19-16} = 0b1111; // Rn
2765   let Inst{15} = 0;
2766 }
2767
2768 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2769                    string opc, string asm, list<dag> pattern>
2770   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2771   let Inst{31-27} = 0b11101;
2772   let Inst{26-25} = 0b01;
2773   let Inst{24-21} = 0b0010;
2774   let Inst{20} = 0; // The S bit.
2775   let Inst{19-16} = 0b1111; // Rn
2776   let Inst{5-4} = opcod; // Shift type.
2777 }
2778 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2779                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2780                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2781                  RegConstraint<"$false = $Rd">;
2782 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2783                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2784                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2785                  RegConstraint<"$false = $Rd">;
2786 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2787                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2788                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2789                  RegConstraint<"$false = $Rd">;
2790 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2791                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2792                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2793                  RegConstraint<"$false = $Rd">;
2794 } // isCodeGenOnly = 1
2795 } // neverHasSideEffects
2796
2797 //===----------------------------------------------------------------------===//
2798 // Atomic operations intrinsics
2799 //
2800
2801 // memory barriers protect the atomic sequences
2802 let hasSideEffects = 1 in {
2803 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2804                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2805                   Requires<[IsThumb, HasDB]> {
2806   bits<4> opt;
2807   let Inst{31-4} = 0xf3bf8f5;
2808   let Inst{3-0} = opt;
2809 }
2810 }
2811
2812 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2813                   "dsb", "\t$opt", []>,
2814                   Requires<[IsThumb, HasDB]> {
2815   bits<4> opt;
2816   let Inst{31-4} = 0xf3bf8f4;
2817   let Inst{3-0} = opt;
2818 }
2819
2820 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2821                   "isb", "\t$opt",
2822                   []>, Requires<[IsThumb2, HasDB]> {
2823   bits<4> opt;
2824   let Inst{31-4} = 0xf3bf8f6;
2825   let Inst{3-0} = opt;
2826 }
2827
2828 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2829                 InstrItinClass itin, string opc, string asm, string cstr,
2830                 list<dag> pattern, bits<4> rt2 = 0b1111>
2831   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2832   let Inst{31-27} = 0b11101;
2833   let Inst{26-20} = 0b0001101;
2834   let Inst{11-8} = rt2;
2835   let Inst{7-6} = 0b01;
2836   let Inst{5-4} = opcod;
2837   let Inst{3-0} = 0b1111;
2838
2839   bits<4> addr;
2840   bits<4> Rt;
2841   let Inst{19-16} = addr;
2842   let Inst{15-12} = Rt;
2843 }
2844 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2845                 InstrItinClass itin, string opc, string asm, string cstr,
2846                 list<dag> pattern, bits<4> rt2 = 0b1111>
2847   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2848   let Inst{31-27} = 0b11101;
2849   let Inst{26-20} = 0b0001100;
2850   let Inst{11-8} = rt2;
2851   let Inst{7-6} = 0b01;
2852   let Inst{5-4} = opcod;
2853
2854   bits<4> Rd;
2855   bits<4> addr;
2856   bits<4> Rt;
2857   let Inst{3-0}  = Rd;
2858   let Inst{19-16} = addr;
2859   let Inst{15-12} = Rt;
2860 }
2861
2862 let mayLoad = 1 in {
2863 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2864                          AddrModeNone, 4, NoItinerary,
2865                          "ldrexb", "\t$Rt, $addr", "", []>;
2866 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2867                          AddrModeNone, 4, NoItinerary,
2868                          "ldrexh", "\t$Rt, $addr", "", []>;
2869 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2870                        AddrModeNone, 4, NoItinerary,
2871                        "ldrex", "\t$Rt, $addr", "", []> {
2872   let Inst{31-27} = 0b11101;
2873   let Inst{26-20} = 0b0000101;
2874   let Inst{11-8} = 0b1111;
2875   let Inst{7-0} = 0b00000000; // imm8 = 0
2876
2877   bits<4> Rt;
2878   bits<4> addr;
2879   let Inst{19-16} = addr;
2880   let Inst{15-12} = Rt;
2881 }
2882 let hasExtraDefRegAllocReq = 1 in
2883 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2884                          (ins t2addrmode_reg:$addr),
2885                          AddrModeNone, 4, NoItinerary,
2886                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2887                          [], {?, ?, ?, ?}> {
2888   bits<4> Rt2;
2889   let Inst{11-8} = Rt2;
2890 }
2891 }
2892
2893 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2894 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2895                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2896                          AddrModeNone, 4, NoItinerary,
2897                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2898 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2899                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2900                          AddrModeNone, 4, NoItinerary,
2901                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2902 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt, t2addrmode_reg:$addr),
2903                   AddrModeNone, 4, NoItinerary,
2904                   "strex", "\t$Rd, $Rt, $addr", "",
2905                   []> {
2906   let Inst{31-27} = 0b11101;
2907   let Inst{26-20} = 0b0000100;
2908   let Inst{7-0} = 0b00000000; // imm8 = 0
2909
2910   bits<4> Rd;
2911   bits<4> addr;
2912   bits<4> Rt;
2913   let Inst{11-8}  = Rd;
2914   let Inst{19-16} = addr;
2915   let Inst{15-12} = Rt;
2916 }
2917 }
2918
2919 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
2920 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
2921                          (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_reg:$addr),
2922                          AddrModeNone, 4, NoItinerary,
2923                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
2924                          {?, ?, ?, ?}> {
2925   bits<4> Rt2;
2926   let Inst{11-8} = Rt2;
2927 }
2928
2929 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
2930             Requires<[IsThumb2, HasV7]>  {
2931   let Inst{31-16} = 0xf3bf;
2932   let Inst{15-14} = 0b10;
2933   let Inst{13} = 0;
2934   let Inst{12} = 0;
2935   let Inst{11-8} = 0b1111;
2936   let Inst{7-4} = 0b0010;
2937   let Inst{3-0} = 0b1111;
2938 }
2939
2940 //===----------------------------------------------------------------------===//
2941 // SJLJ Exception handling intrinsics
2942 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2943 //   address and save #0 in R0 for the non-longjmp case.
2944 //   Since by its nature we may be coming from some other function to get
2945 //   here, and we're using the stack frame for the containing function to
2946 //   save/restore registers, we can't keep anything live in regs across
2947 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2948 //   when we get here from a longjmp(). We force everything out of registers
2949 //   except for our own input by listing the relevant registers in Defs. By
2950 //   doing so, we also cause the prologue/epilogue code to actively preserve
2951 //   all of the callee-saved resgisters, which is exactly what we want.
2952 //   $val is a scratch register for our use.
2953 let Defs =
2954   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
2955     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
2956   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2957   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2958                                AddrModeNone, 0, NoItinerary, "", "",
2959                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2960                              Requires<[IsThumb2, HasVFP2]>;
2961 }
2962
2963 let Defs =
2964   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
2965   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2966   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2967                                AddrModeNone, 0, NoItinerary, "", "",
2968                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2969                                   Requires<[IsThumb2, NoVFP]>;
2970 }
2971
2972
2973 //===----------------------------------------------------------------------===//
2974 // Control-Flow Instructions
2975 //
2976
2977 // FIXME: remove when we have a way to marking a MI with these properties.
2978 // FIXME: Should pc be an implicit operand like PICADD, etc?
2979 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2980     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2981 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2982                                                    reglist:$regs, variable_ops),
2983                               4, IIC_iLoad_mBr, [],
2984             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2985                          RegConstraint<"$Rn = $wb">;
2986
2987 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2988 let isPredicable = 1 in
2989 def t2B   : T2XI<(outs), (ins uncondbrtarget:$target), IIC_Br,
2990                  "b.w\t$target",
2991                  [(br bb:$target)]> {
2992   let Inst{31-27} = 0b11110;
2993   let Inst{15-14} = 0b10;
2994   let Inst{12} = 1;
2995
2996   bits<20> target;
2997   let Inst{26} = target{19};
2998   let Inst{11} = target{18};
2999   let Inst{13} = target{17};
3000   let Inst{21-16} = target{16-11};
3001   let Inst{10-0} = target{10-0};
3002 }
3003
3004 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3005 def t2BR_JT : t2PseudoInst<(outs),
3006           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3007            0, IIC_Br,
3008           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3009
3010 // FIXME: Add a non-pc based case that can be predicated.
3011 def t2TBB_JT : t2PseudoInst<(outs),
3012         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3013          0, IIC_Br, []>;
3014
3015 def t2TBH_JT : t2PseudoInst<(outs),
3016         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3017          0, IIC_Br, []>;
3018
3019 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3020                     "tbb", "\t[$Rn, $Rm]", []> {
3021   bits<4> Rn;
3022   bits<4> Rm;
3023   let Inst{31-20} = 0b111010001101;
3024   let Inst{19-16} = Rn;
3025   let Inst{15-5} = 0b11110000000;
3026   let Inst{4} = 0; // B form
3027   let Inst{3-0} = Rm;
3028 }
3029
3030 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3031                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
3032   bits<4> Rn;
3033   bits<4> Rm;
3034   let Inst{31-20} = 0b111010001101;
3035   let Inst{19-16} = Rn;
3036   let Inst{15-5} = 0b11110000000;
3037   let Inst{4} = 1; // H form
3038   let Inst{3-0} = Rm;
3039 }
3040 } // isNotDuplicable, isIndirectBranch
3041
3042 } // isBranch, isTerminator, isBarrier
3043
3044 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3045 // a two-value operand where a dag node expects two operands. :(
3046 let isBranch = 1, isTerminator = 1 in
3047 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3048                 "b", ".w\t$target",
3049                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3050   let Inst{31-27} = 0b11110;
3051   let Inst{15-14} = 0b10;
3052   let Inst{12} = 0;
3053
3054   bits<4> p;
3055   let Inst{25-22} = p;
3056
3057   bits<21> target;
3058   let Inst{26} = target{20};
3059   let Inst{11} = target{19};
3060   let Inst{13} = target{18};
3061   let Inst{21-16} = target{17-12};
3062   let Inst{10-0} = target{11-1};
3063
3064   let DecoderMethod = "DecodeThumb2BCCInstruction";
3065 }
3066
3067 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3068 // it goes here.
3069 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3070   // Darwin version.
3071   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3072       Uses = [SP] in
3073   def tTAILJMPd: tPseudoExpand<(outs), (ins uncondbrtarget:$dst, variable_ops),
3074                    4, IIC_Br, [],
3075                    (t2B uncondbrtarget:$dst)>,
3076                  Requires<[IsThumb2, IsDarwin]>;
3077 }
3078
3079 // IT block
3080 let Defs = [ITSTATE] in
3081 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3082                     AddrModeNone, 2,  IIC_iALUx,
3083                     "it$mask\t$cc", "", []> {
3084   // 16-bit instruction.
3085   let Inst{31-16} = 0x0000;
3086   let Inst{15-8} = 0b10111111;
3087
3088   bits<4> cc;
3089   bits<4> mask;
3090   let Inst{7-4} = cc;
3091   let Inst{3-0} = mask;
3092
3093   let DecoderMethod = "DecodeIT";
3094 }
3095
3096 // Branch and Exchange Jazelle -- for disassembly only
3097 // Rm = Inst{19-16}
3098 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3099   bits<4> func;
3100   let Inst{31-27} = 0b11110;
3101   let Inst{26} = 0;
3102   let Inst{25-20} = 0b111100;
3103   let Inst{19-16} = func;
3104   let Inst{15-0} = 0b1000111100000000;
3105 }
3106
3107 // Compare and branch on zero / non-zero
3108 let isBranch = 1, isTerminator = 1 in {
3109   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3110                   "cbz\t$Rn, $target", []>,
3111               T1Misc<{0,0,?,1,?,?,?}>,
3112               Requires<[IsThumb2]> {
3113     // A8.6.27
3114     bits<6> target;
3115     bits<3> Rn;
3116     let Inst{9}   = target{5};
3117     let Inst{7-3} = target{4-0};
3118     let Inst{2-0} = Rn;
3119   }
3120
3121   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3122                   "cbnz\t$Rn, $target", []>,
3123               T1Misc<{1,0,?,1,?,?,?}>,
3124               Requires<[IsThumb2]> {
3125     // A8.6.27
3126     bits<6> target;
3127     bits<3> Rn;
3128     let Inst{9}   = target{5};
3129     let Inst{7-3} = target{4-0};
3130     let Inst{2-0} = Rn;
3131   }
3132 }
3133
3134
3135 // Change Processor State is a system instruction -- for disassembly and
3136 // parsing only.
3137 // FIXME: Since the asm parser has currently no clean way to handle optional
3138 // operands, create 3 versions of the same instruction. Once there's a clean
3139 // framework to represent optional operands, change this behavior.
3140 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3141             !strconcat("cps", asm_op),
3142             [/* For disassembly only; pattern left blank */]> {
3143   bits<2> imod;
3144   bits<3> iflags;
3145   bits<5> mode;
3146   bit M;
3147
3148   let Inst{31-27} = 0b11110;
3149   let Inst{26}    = 0;
3150   let Inst{25-20} = 0b111010;
3151   let Inst{19-16} = 0b1111;
3152   let Inst{15-14} = 0b10;
3153   let Inst{12}    = 0;
3154   let Inst{10-9}  = imod;
3155   let Inst{8}     = M;
3156   let Inst{7-5}   = iflags;
3157   let Inst{4-0}   = mode;
3158   let DecoderMethod = "DecodeT2CPSInstruction";
3159 }
3160
3161 let M = 1 in
3162   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3163                       "$imod.w\t$iflags, $mode">;
3164 let mode = 0, M = 0 in
3165   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3166                       "$imod.w\t$iflags">;
3167 let imod = 0, iflags = 0, M = 1 in
3168   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3169
3170 // A6.3.4 Branches and miscellaneous control
3171 // Table A6-14 Change Processor State, and hint instructions
3172 // Helper class for disassembly only.
3173 class T2I_hint<bits<8> op7_0, string opc, string asm>
3174   : T2I<(outs), (ins), NoItinerary, opc, asm,
3175         [/* For disassembly only; pattern left blank */]> {
3176   let Inst{31-20} = 0xf3a;
3177   let Inst{19-16} = 0b1111;
3178   let Inst{15-14} = 0b10;
3179   let Inst{12} = 0;
3180   let Inst{10-8} = 0b000;
3181   let Inst{7-0} = op7_0;
3182 }
3183
3184 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3185 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3186 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3187 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3188 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3189
3190 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3191   bits<4> opt;
3192   let Inst{31-20} = 0b111100111010;
3193   let Inst{19-16} = 0b1111;
3194   let Inst{15-8} = 0b10000000;
3195   let Inst{7-4} = 0b1111;
3196   let Inst{3-0} = opt;
3197 }
3198
3199 // Secure Monitor Call is a system instruction -- for disassembly only
3200 // Option = Inst{19-16}
3201 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3202                 [/* For disassembly only; pattern left blank */]> {
3203   let Inst{31-27} = 0b11110;
3204   let Inst{26-20} = 0b1111111;
3205   let Inst{15-12} = 0b1000;
3206
3207   bits<4> opt;
3208   let Inst{19-16} = opt;
3209 }
3210
3211 class T2SRS<bits<12> op31_20,
3212            dag oops, dag iops, InstrItinClass itin,
3213           string opc, string asm, list<dag> pattern>
3214   : T2I<oops, iops, itin, opc, asm, pattern> {
3215   let Inst{31-20} = op31_20{11-0};
3216
3217   bits<5> mode;
3218   let Inst{4-0} = mode{4-0};
3219 }
3220
3221 // Store Return State is a system instruction -- for disassembly only
3222 def t2SRSDBW : T2SRS<0b111010000010,
3223                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3224                    [/* For disassembly only; pattern left blank */]>;
3225 def t2SRSDB  : T2SRS<0b111010000000,
3226                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3227                    [/* For disassembly only; pattern left blank */]>;
3228 def t2SRSIAW : T2SRS<0b111010011010,
3229                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3230                    [/* For disassembly only; pattern left blank */]>;
3231 def t2SRSIA  : T2SRS<0b111010011000,
3232                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3233                    [/* For disassembly only; pattern left blank */]>;
3234
3235 // Return From Exception is a system instruction -- for disassembly only
3236
3237 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3238           string opc, string asm, list<dag> pattern>
3239   : T2I<oops, iops, itin, opc, asm, pattern> {
3240   let Inst{31-20} = op31_20{11-0};
3241
3242   bits<4> Rn;
3243   let Inst{19-16} = Rn;
3244   let Inst{15-0} = 0xc000;
3245 }
3246
3247 def t2RFEDBW : T2RFE<0b111010000011,
3248                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3249                    [/* For disassembly only; pattern left blank */]>;
3250 def t2RFEDB  : T2RFE<0b111010000001,
3251                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3252                    [/* For disassembly only; pattern left blank */]>;
3253 def t2RFEIAW : T2RFE<0b111010011011,
3254                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3255                    [/* For disassembly only; pattern left blank */]>;
3256 def t2RFEIA  : T2RFE<0b111010011001,
3257                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3258                    [/* For disassembly only; pattern left blank */]>;
3259
3260 //===----------------------------------------------------------------------===//
3261 // Non-Instruction Patterns
3262 //
3263
3264 // 32-bit immediate using movw + movt.
3265 // This is a single pseudo instruction to make it re-materializable.
3266 // FIXME: Remove this when we can do generalized remat.
3267 let isReMaterializable = 1, isMoveImm = 1 in
3268 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3269                             [(set rGPR:$dst, (i32 imm:$src))]>,
3270                             Requires<[IsThumb, HasV6T2]>;
3271
3272 // Pseudo instruction that combines movw + movt + add pc (if pic).
3273 // It also makes it possible to rematerialize the instructions.
3274 // FIXME: Remove this when we can do generalized remat and when machine licm
3275 // can properly the instructions.
3276 let isReMaterializable = 1 in {
3277 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3278                                 IIC_iMOVix2addpc,
3279                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3280                           Requires<[IsThumb2, UseMovt]>;
3281
3282 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3283                               IIC_iMOVix2,
3284                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3285                           Requires<[IsThumb2, UseMovt]>;
3286 }
3287
3288 // ConstantPool, GlobalAddress, and JumpTable
3289 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3290            Requires<[IsThumb2, DontUseMovt]>;
3291 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3292 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3293            Requires<[IsThumb2, UseMovt]>;
3294
3295 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3296             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3297
3298 // Pseudo instruction that combines ldr from constpool and add pc. This should
3299 // be expanded into two instructions late to allow if-conversion and
3300 // scheduling.
3301 let canFoldAsLoad = 1, isReMaterializable = 1 in
3302 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3303                    IIC_iLoadiALU,
3304               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3305                                            imm:$cp))]>,
3306                Requires<[IsThumb2]>;
3307 //===----------------------------------------------------------------------===//
3308 // Coprocessor load/store -- for disassembly only
3309 //
3310 class T2CI<dag oops, dag iops, string opc, string asm>
3311   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3312   let Inst{27-25} = 0b110;
3313 }
3314
3315 multiclass T2LdStCop<bits<4> op31_28, bit load, string opc> {
3316   def _OFFSET : T2CI<(outs),
3317       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3318       opc, "\tp$cop, cr$CRd, $addr"> {
3319     let Inst{31-28} = op31_28;
3320     let Inst{24} = 1; // P = 1
3321     let Inst{21} = 0; // W = 0
3322     let Inst{22} = 0; // D = 0
3323     let Inst{20} = load;
3324     let DecoderMethod = "DecodeCopMemInstruction";
3325   }
3326
3327   def _PRE : T2CI<(outs),
3328       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3329       opc, "\tp$cop, cr$CRd, $addr!"> {
3330     let Inst{31-28} = op31_28;
3331     let Inst{24} = 1; // P = 1
3332     let Inst{21} = 1; // W = 1
3333     let Inst{22} = 0; // D = 0
3334     let Inst{20} = load;
3335     let DecoderMethod = "DecodeCopMemInstruction";
3336   }
3337
3338   def _POST : T2CI<(outs),
3339       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3340       opc, "\tp$cop, cr$CRd, $addr"> {
3341     let Inst{31-28} = op31_28;
3342     let Inst{24} = 0; // P = 0
3343     let Inst{21} = 1; // W = 1
3344     let Inst{22} = 0; // D = 0
3345     let Inst{20} = load;
3346     let DecoderMethod = "DecodeCopMemInstruction";
3347   }
3348
3349   def _OPTION : T2CI<(outs),
3350       (ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3351       opc, "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3352     let Inst{31-28} = op31_28;
3353     let Inst{24} = 0; // P = 0
3354     let Inst{23} = 1; // U = 1
3355     let Inst{21} = 0; // W = 0
3356     let Inst{22} = 0; // D = 0
3357     let Inst{20} = load;
3358     let DecoderMethod = "DecodeCopMemInstruction";
3359   }
3360
3361   def L_OFFSET : T2CI<(outs),
3362       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3363       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3364     let Inst{31-28} = op31_28;
3365     let Inst{24} = 1; // P = 1
3366     let Inst{21} = 0; // W = 0
3367     let Inst{22} = 1; // D = 1
3368     let Inst{20} = load;
3369     let DecoderMethod = "DecodeCopMemInstruction";
3370   }
3371
3372   def L_PRE : T2CI<(outs),
3373       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3374       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3375     let Inst{31-28} = op31_28;
3376     let Inst{24} = 1; // P = 1
3377     let Inst{21} = 1; // W = 1
3378     let Inst{22} = 1; // D = 1
3379     let Inst{20} = load;
3380     let DecoderMethod = "DecodeCopMemInstruction";
3381   }
3382
3383   def L_POST : T2CI<(outs),
3384       (ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
3385             postidx_imm8s4:$offset),
3386       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr, $offset"> {
3387     let Inst{31-28} = op31_28;
3388     let Inst{24} = 0; // P = 0
3389     let Inst{21} = 1; // W = 1
3390     let Inst{22} = 1; // D = 1
3391     let Inst{20} = load;
3392     let DecoderMethod = "DecodeCopMemInstruction";
3393   }
3394
3395   def L_OPTION : T2CI<(outs),
3396       (ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3397       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3398     let Inst{31-28} = op31_28;
3399     let Inst{24} = 0; // P = 0
3400     let Inst{23} = 1; // U = 1
3401     let Inst{21} = 0; // W = 0
3402     let Inst{22} = 1; // D = 1
3403     let Inst{20} = load;
3404     let DecoderMethod = "DecodeCopMemInstruction";
3405   }
3406 }
3407
3408 defm t2LDC  : T2LdStCop<0b1111, 1, "ldc">;
3409 defm t2STC  : T2LdStCop<0b1111, 0, "stc">;
3410
3411
3412 //===----------------------------------------------------------------------===//
3413 // Move between special register and ARM core register -- for disassembly only
3414 //
3415
3416 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3417           dag oops, dag iops, InstrItinClass itin,
3418           string opc, string asm, list<dag> pattern>
3419   : T2I<oops, iops, itin, opc, asm, pattern> {
3420   let Inst{31-20} = op31_20{11-0};
3421   let Inst{15-14} = op15_14{1-0};
3422   let Inst{13}    = 0b0;
3423   let Inst{12} = op12{0};
3424   let Inst{7-0}   = 0;
3425 }
3426
3427 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3428           dag oops, dag iops, InstrItinClass itin,
3429           string opc, string asm, list<dag> pattern>
3430   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3431   bits<4> Rd;
3432   let Inst{11-8} = Rd;
3433   let Inst{19-16} = 0b1111;
3434 }
3435
3436 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3437                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3438                 [/* For disassembly only; pattern left blank */]>;
3439 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3440                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3441                    [/* For disassembly only; pattern left blank */]>;
3442
3443 // Move from ARM core register to Special Register
3444 //
3445 // No need to have both system and application versions, the encodings are the
3446 // same and the assembly parser has no way to distinguish between them. The mask
3447 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3448 // the mask with the fields to be accessed in the special register.
3449 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3450                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3451                          NoItinerary, "msr", "\t$mask, $Rn",
3452                          [/* For disassembly only; pattern left blank */]> {
3453   bits<5> mask;
3454   bits<4> Rn;
3455   let Inst{19-16} = Rn;
3456   let Inst{20}    = mask{4}; // R Bit
3457   let Inst{11-8}  = mask{3-0};
3458 }
3459
3460 //===----------------------------------------------------------------------===//
3461 // Move between coprocessor and ARM core register
3462 //
3463
3464 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3465                   list<dag> pattern>
3466   : T2Cop<Op, oops, iops,
3467           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3468           pattern> {
3469   let Inst{27-24} = 0b1110;
3470   let Inst{20} = direction;
3471   let Inst{4} = 1;
3472
3473   bits<4> Rt;
3474   bits<4> cop;
3475   bits<3> opc1;
3476   bits<3> opc2;
3477   bits<4> CRm;
3478   bits<4> CRn;
3479
3480   let Inst{15-12} = Rt;
3481   let Inst{11-8}  = cop;
3482   let Inst{23-21} = opc1;
3483   let Inst{7-5}   = opc2;
3484   let Inst{3-0}   = CRm;
3485   let Inst{19-16} = CRn;
3486 }
3487
3488 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3489                    list<dag> pattern = []>
3490   : T2Cop<Op, (outs),
3491           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3492           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3493   let Inst{27-24} = 0b1100;
3494   let Inst{23-21} = 0b010;
3495   let Inst{20} = direction;
3496
3497   bits<4> Rt;
3498   bits<4> Rt2;
3499   bits<4> cop;
3500   bits<4> opc1;
3501   bits<4> CRm;
3502
3503   let Inst{15-12} = Rt;
3504   let Inst{19-16} = Rt2;
3505   let Inst{11-8}  = cop;
3506   let Inst{7-4}   = opc1;
3507   let Inst{3-0}   = CRm;
3508 }
3509
3510 /* from ARM core register to coprocessor */
3511 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3512            (outs),
3513            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3514                 c_imm:$CRm, imm0_7:$opc2),
3515            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3516                          imm:$CRm, imm:$opc2)]>;
3517 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3518              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3519                           c_imm:$CRm, imm0_7:$opc2),
3520              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3521                             imm:$CRm, imm:$opc2)]>;
3522
3523 /* from coprocessor to ARM core register */
3524 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3525              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3526                                   c_imm:$CRm, imm0_7:$opc2), []>;
3527
3528 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3529              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3530                                   c_imm:$CRm, imm0_7:$opc2), []>;
3531
3532 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3533               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3534
3535 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3536               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3537
3538
3539 /* from ARM core register to coprocessor */
3540 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3541                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3542                                        imm:$CRm)]>;
3543 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3544                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3545                                            GPR:$Rt2, imm:$CRm)]>;
3546 /* from coprocessor to ARM core register */
3547 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3548
3549 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3550
3551 //===----------------------------------------------------------------------===//
3552 // Other Coprocessor Instructions.
3553 //
3554
3555 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3556                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3557                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3558                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3559                                imm:$CRm, imm:$opc2)]> {
3560   let Inst{27-24} = 0b1110;
3561
3562   bits<4> opc1;
3563   bits<4> CRn;
3564   bits<4> CRd;
3565   bits<4> cop;
3566   bits<3> opc2;
3567   bits<4> CRm;
3568
3569   let Inst{3-0}   = CRm;
3570   let Inst{4}     = 0;
3571   let Inst{7-5}   = opc2;
3572   let Inst{11-8}  = cop;
3573   let Inst{15-12} = CRd;
3574   let Inst{19-16} = CRn;
3575   let Inst{23-20} = opc1;
3576 }
3577
3578 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3579                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3580                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3581                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3582                                   imm:$CRm, imm:$opc2)]> {
3583   let Inst{27-24} = 0b1110;
3584
3585   bits<4> opc1;
3586   bits<4> CRn;
3587   bits<4> CRd;
3588   bits<4> cop;
3589   bits<3> opc2;
3590   bits<4> CRm;
3591
3592   let Inst{3-0}   = CRm;
3593   let Inst{4}     = 0;
3594   let Inst{7-5}   = opc2;
3595   let Inst{11-8}  = cop;
3596   let Inst{15-12} = CRd;
3597   let Inst{19-16} = CRn;
3598   let Inst{23-20} = opc1;
3599 }
3600
3601
3602
3603 //===----------------------------------------------------------------------===//
3604 // Non-Instruction Patterns
3605 //
3606
3607 // SXT/UXT with no rotate
3608 let AddedComplexity = 16 in {
3609 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3610            Requires<[IsThumb2]>;
3611 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3612            Requires<[IsThumb2]>;
3613 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3614            Requires<[HasT2ExtractPack, IsThumb2]>;
3615 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3616             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3617            Requires<[HasT2ExtractPack, IsThumb2]>;
3618 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3619             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3620            Requires<[HasT2ExtractPack, IsThumb2]>;
3621 }
3622
3623 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3624            Requires<[IsThumb2]>;
3625 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3626            Requires<[IsThumb2]>;
3627 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3628             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3629            Requires<[HasT2ExtractPack, IsThumb2]>;
3630 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3631             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3632            Requires<[HasT2ExtractPack, IsThumb2]>;
3633
3634 // Atomic load/store patterns
3635 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3636             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3637 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3638             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3639 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3640             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3641 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3642             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3643 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3644             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3645 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3646             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3647 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3648             (t2LDRi12   t2addrmode_imm12:$addr)>;
3649 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3650             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3651 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3652             (t2LDRs     t2addrmode_so_reg:$addr)>;
3653 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3654             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3655 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3656             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3657 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3658             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3659 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3660             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3661 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3662             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3663 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3664             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3665 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3666             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3667 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3668             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3669 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3670             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3671
3672
3673 //===----------------------------------------------------------------------===//
3674 // Assembler aliases
3675 //
3676
3677 // Aliases for ADC without the ".w" optional width specifier.
3678 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3679                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3680 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3681                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3682                            pred:$p, cc_out:$s)>;
3683
3684 // Aliases for SBC without the ".w" optional width specifier.
3685 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3686                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3687 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3688                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3689                            pred:$p, cc_out:$s)>;
3690
3691 // Aliases for ADD without the ".w" optional width specifier.
3692 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3693            (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3694 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3695            (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3696 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3697                  (t2ADDrr rGPR:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3698 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3699                   (t2ADDrs rGPR:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3700                            pred:$p, cc_out:$s)>;
3701
3702 // Alias for compares without the ".w" optional width specifier.
3703 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3704                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3705 def : t2InstAlias<"teq${p} $Rn, $Rm",
3706                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3707 def : t2InstAlias<"tst${p} $Rn, $Rm",
3708                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3709
3710 // Memory barriers
3711 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
3712 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
3713 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
3714
3715 // Alias for LDR, LDRB, LDRH without the ".w" optional width specifier.
3716 def : t2InstAlias<"ldr${p} $Rt, $addr",
3717                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3718 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3719                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3720 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3721                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3722 def : t2InstAlias<"ldr${p} $Rt, $addr",
3723                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3724 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3725                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3726 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3727                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;