lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 130              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 131             Requires<[IsThumb, IsThumb1Only]>;
 132
 133 def tADJCALLSTACKDOWN :
 134   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 135              [(ARMcallseq_start imm:$amt)]>,
 136             Requires<[IsThumb, IsThumb1Only]>;
 137 }
 138
 139 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 140                 [/* For disassembly only; pattern left blank */]>,
 141            T1Encoding<0b101111> {
 142   // A8.6.110
 143   let Inst{9-8} = 0b11;
 144   let Inst{7-0} = 0x00;
 145 }
 146
 147 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 148                   [/* For disassembly only; pattern left blank */]>,
 149              T1Encoding<0b101111> {
 150   // A8.6.410
 151   let Inst{9-8} = 0b11;
 152   let Inst{7-0} = 0x10;
 153 }
 154
 155 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 156                 [/* For disassembly only; pattern left blank */]>,
 157            T1Encoding<0b101111> {
 158   // A8.6.408
 159   let Inst{9-8} = 0b11;
 160   let Inst{7-0} = 0x20;
 161 }
 162
 163 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 164                 [/* For disassembly only; pattern left blank */]>,
 165            T1Encoding<0b101111> {
 166   // A8.6.409
 167   let Inst{9-8} = 0b11;
 168   let Inst{7-0} = 0x30;
 169 }
 170
 171 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Encoding<0b101111> {
 174   // A8.6.157
 175   let Inst{9-8} = 0b11;
 176   let Inst{7-0} = 0x40;
 177 }
 178
 179 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 180                     [/* For disassembly only; pattern left blank */]>,
 181                 T1Encoding<0b101101> {
 182   // A8.6.156
 183   let Inst{9-5} = 0b10010;
 184   let Inst{4}   = 1;
 185   let Inst{3}   = 1;            // Big-Endian
 186   let Inst{2-0} = 0b000;
 187 }
 188
 189 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 0;            // Little-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 // The i32imm operand $val can be used by a debugger to store more information
 200 // about the breakpoint.
 201 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 202                 [/* For disassembly only; pattern left blank */]>,
 203             T1Encoding<0b101111> {
 204   // A8.6.22
 205   bits<8> val;
 206   let Inst{9-8} = 0b10;
 207   let Inst{7-0} = val;
 208 }
 209
 210 // Change Processor State is a system instruction -- for disassembly only.
 211 // The singleton $opt operand contains the following information:
 212 // opt{4-0} = mode ==> don't care
 213 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 214 // opt{8-6} = AIF from Inst{2-0}
 215 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 216 //
 217 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 218 // CPS which has more options.
 219 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 220               [/* For disassembly only; pattern left blank */]>,
 221            T1Misc<0b0110011> {
 222   // A8.6.38 & B6.1.1
 223   let Inst{3} = 0;              // FIXME: Finish encoding.
 224 }
 225
 226 // For both thumb1 and thumb2.
 227 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 228 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 229                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 230               T1Special<{0,0,?,?}> {
 231   // A8.6.6 Rm = pc
 232   bits<3> dst;
 233   let Inst{6-3} = 0b1111;
 234   let Inst{2-0} = dst;
 235 }
 236
 237 // PC relative add.
 238 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 239                    "add\t$dst, pc, $rhs", []>,
 240                T1Encoding<{1,0,1,0,0,?}> {
 241   // A6.2 & A8.6.10
 242   bits<3> dst;
 243   bits<8> rhs;
 244   let Inst{10-8} = dst;
 245   let Inst{7-0}  = rhs;
 246 }
 247
 248 // ADD <Rd>, sp, #<imm8>
 249 // This is rematerializable, which is particularly useful for taking the
 250 // address of locals.
 251 let isReMaterializable = 1 in
 252 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 253                    "add\t$dst, $sp, $rhs", []>,
 254                T1Encoding<{1,0,1,0,1,?}> {
 255   // A6.2 & A8.6.8
 256   bits<3> dst;
 257   bits<8> rhs;
 258   let Inst{10-8} = dst;
 259   let Inst{7-0}  = rhs;
 260 }
 261
 262 // ADD sp, sp, #<imm7>
 263 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 264                   "add\t$dst, $rhs", []>,
 265               T1Misc<{0,0,0,0,0,?,?}> {
 266   // A6.2.5 & A8.6.8
 267   bits<7> rhs;
 268   let Inst{6-0} = rhs;
 269 }
 270
 271 // SUB sp, sp, #<imm7>
 272 // FIXME: The encoding and the ASM string don't match up.
 273 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 274                   "sub\t$dst, $rhs", []>,
 275               T1Misc<{0,0,0,0,1,?,?}> {
 276   // A6.2.5 & A8.6.214
 277   bits<7> rhs;
 278   let Inst{6-0} = rhs;
 279 }
 280
 281 // ADD <Rm>, sp
 282 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 283                   "add\t$dst, $rhs", []>,
 284               T1Special<{0,0,?,?}> {
 285   // A8.6.9 Encoding T1
 286   bits<4> dst;
 287   let Inst{7}   = dst{3};
 288   let Inst{6-3} = 0b1101;
 289   let Inst{2-0} = dst{2-0};
 290 }
 291
 292 // ADD sp, <Rm>
 293 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 294                   "add\t$dst, $rhs", []>,
 295               T1Special<{0,0,?,?}> {
 296   // A8.6.9 Encoding T2
 297   bits<4> dst;
 298   let Inst{7} = 1;
 299   let Inst{6-3} = dst;
 300   let Inst{2-0} = 0b101;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Control Flow Instructions.
 305 //
 306
 307 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 308   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 309                    [(ARMretflag)]>,
 310                 T1Special<{1,1,0,?}> {
 311     // A6.2.3 & A8.6.25
 312     let Inst{6-3} = 0b1110; // Rm = lr
 313     let Inst{2-0} = 0b000;
 314   }
 315
 316   // Alternative return instruction used by vararg functions.
 317   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 318                           IIC_Br, "bx\t$Rm",
 319                           []>,
 320                        T1Special<{1,1,0,?}> {
 321     // A6.2.3 & A8.6.25
 322     bits<4> Rm;
 323     let Inst{6-3} = Rm;
 324     let Inst{2-0} = 0b000;
 325   }
 326 }
 327
 328 // Indirect branches
 329 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 330   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 331                   [(brind GPR:$Rm)]>,
 332                T1Special<{1,0,?,?}> {
 333     // A8.6.97
 334     bits<4> Rm;
 335     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 336     let Inst{6-3} = Rm;
 337     let Inst{2-0} = 0b111;
 338   }
 339 }
 340
 341 // FIXME: remove when we have a way to marking a MI with these properties.
 342 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 343     hasExtraDefRegAllocReq = 1 in
 344 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 345                    IIC_iPop_Br,
 346                    "pop${p}\t$regs", []>,
 347                T1Misc<{1,1,0,?,?,?,?}> {
 348   // A8.6.121
 349   bits<16> regs;
 350   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 351   let Inst{7-0} = regs{7-0};
 352 }
 353
 354 let isCall = 1,
 355   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 356           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 357           D16, D17, D18, D19, D20, D21, D22, D23,
 358           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 359   // Also used for Thumb2
 360   def tBL  : TIx2<0b11110, 0b11, 1,
 361                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 362                   "bl\t$func",
 363                   [(ARMtcall tglobaladdr:$func)]>,
 364              Requires<[IsThumb, IsNotDarwin]>;
 365
 366   // ARMv5T and above, also used for Thumb2
 367   def tBLXi : TIx2<0b11110, 0b11, 0,
 368                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 369                    "blx\t$func",
 370                    [(ARMcall tglobaladdr:$func)]>,
 371               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 372
 373   // Also used for Thumb2
 374   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 375                   "blx\t$func",
 376                   [(ARMtcall GPR:$func)]>,
 377               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 378               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 379
 380   // ARMv4T
 381   let isCodeGenOnly = 1 in
 382   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 383                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 384                   "mov\tlr, pc\n\tbx\t$func",
 385                   [(ARMcall_nolink tGPR:$func)]>,
 386             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 387 }
 388
 389 // On Darwin R9 is call-clobbered.
 390 let isCall = 1,
 391   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 392           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 393           D16, D17, D18, D19, D20, D21, D22, D23,
 394           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 395   // Also used for Thumb2
 396   def tBLr9 : TIx2<0b11110, 0b11, 1,
 397                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 398                    "bl${p}\t$func",
 399                    [(ARMtcall tglobaladdr:$func)]>,
 400               Requires<[IsThumb, IsDarwin]>;
 401
 402   // ARMv5T and above, also used for Thumb2
 403   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 404                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 405                       "blx${p}\t$func",
 406                       [(ARMcall tglobaladdr:$func)]>,
 407                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 408
 409   // Also used for Thumb2
 410   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 411                     "blx${p}\t$func",
 412                     [(ARMtcall GPR:$func)]>,
 413                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 414                  T1Special<{1,1,1,?}> {
 415     // A6.2.3 & A8.6.24
 416     bits<4> func;
 417     let Inst{6-3} = func;
 418     let Inst{2-0} = 0b000;
 419   }
 420
 421   // ARMv4T
 422   let isCodeGenOnly = 1 in
 423   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 424                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 425                    "mov\tlr, pc\n\tbx\t$func",
 426                    [(ARMcall_nolink tGPR:$func)]>,
 427               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 428 }
 429
 430 let isBranch = 1, isTerminator = 1 in {
 431   let isBarrier = 1 in {
 432     let isPredicable = 1 in
 433     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 434                    "b\t$target", [(br bb:$target)]>,
 435                T1Encoding<{1,1,1,0,0,?}>;
 436
 437   // Far jump
 438   let Defs = [LR] in
 439   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 440                     "bl\t$target",[]>;
 441
 442   def tBR_JTr : tPseudoInst<(outs),
 443                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 444                       Size2Bytes, IIC_Br,
 445                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 446     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 447   }
 448   }
 449 }
 450
 451 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 452 // a two-value operand where a dag node expects two operands. :(
 453 let isBranch = 1, isTerminator = 1 in
 454   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 455                  "b$cc\t$target",
 456                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 457              T1Encoding<{1,1,0,1,?,?}>;
 458
 459 // Compare and branch on zero / non-zero
 460 let isBranch = 1, isTerminator = 1 in {
 461   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 462                   "cbz\t$Rn, $target", []>,
 463               T1Misc<{0,0,?,1,?,?,?}> {
 464     // A8.6.27
 465     bits<6> target;
 466     bits<3> Rn;
 467     let Inst{9}   = target{5};
 468     let Inst{7-3} = target{4-0};
 469     let Inst{2-0} = Rn;
 470   }
 471
 472   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 473                   "cbnz\t$cmp, $target", []>,
 474               T1Misc<{1,0,?,1,?,?,?}> {
 475     // A8.6.27
 476     bits<6> target;
 477     bits<3> Rn;
 478     let Inst{9}   = target{5};
 479     let Inst{7-3} = target{4-0};
 480     let Inst{2-0} = Rn;
 481   }
 482 }
 483
 484 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 485 // A8.6.16 B: Encoding T1
 486 // If Inst{11-8} == 0b1111 then SEE SVC
 487 let isCall = 1 in
 488 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 489                 "svc", "\t$imm", []>, Encoding16 {
 490   bits<8> imm;
 491   let Inst{15-12} = 0b1101;
 492   let Inst{11-8}  = 0b1111;
 493   let Inst{7-0}   = imm;
 494 }
 495
 496 // A8.6.16 B: Encoding T1
 497 // If Inst{11-8} == 0b1110 then UNDEFINED
 498 let isBarrier = 1, isTerminator = 1 in
 499 def tTRAP : TI<(outs), (ins), IIC_Br,
 500                "trap", [(trap)]>, Encoding16 {
 501   let Inst = 0xdefe;
 502 }
 503
 504 //===----------------------------------------------------------------------===//
 505 //  Load Store Instructions.
 506 //
 507
 508 let canFoldAsLoad = 1, isReMaterializable = 1 in
 509 def tLDR : T1pI4<(outs tGPR:$Rt), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 510                  "ldr", "\t$Rt, $addr",
 511                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>,
 512            T1LdSt<0b100>;
 513
 514 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 515                "ldr", "\t$dst, $addr",
 516                []>,
 517            T1LdSt4Imm<{1,?,?}>;
 518
 519 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 520                 "ldrb", "\t$dst, $addr",
 521                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 522             T1LdSt<0b110>;
 523 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 524                 "ldrb", "\t$dst, $addr",
 525                 []>,
 526             T1LdSt1Imm<{1,?,?}>;
 527
 528 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 529                 "ldrh", "\t$dst, $addr",
 530                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 531             T1LdSt<0b101>;
 532 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 533                 "ldrh", "\t$dst, $addr",
 534                 []>,
 535             T1LdSt2Imm<{1,?,?}>;
 536
 537 let AddedComplexity = 10 in
 538 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 539                  "ldrsb", "\t$dst, $addr",
 540                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 541              T1LdSt<0b011>;
 542
 543 let AddedComplexity = 10 in
 544 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 545                  "ldrsh", "\t$dst, $addr",
 546                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 547              T1LdSt<0b111>;
 548
 549 let canFoldAsLoad = 1 in
 550 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 551                   "ldr", "\t$dst, $addr",
 552                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 553               T1LdStSP<{1,?,?}>;
 554
 555 // Special instruction for restore. It cannot clobber condition register
 556 // when it's expanded by eliminateCallFramePseudoInstr().
 557 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 558 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 559                     "ldr", "\t$dst, $addr", []>,
 560                T1LdStSP<{1,?,?}>;
 561
 562 // Load tconstpool
 563 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 564 let canFoldAsLoad = 1, isReMaterializable = 1 in
 565 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 566                   "ldr", ".n\t$dst, $addr",
 567                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 568               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 569
 570 // Special LDR for loads from non-pc-relative constpools.
 571 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 572     isReMaterializable = 1 in
 573 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 574                   "ldr", "\t$dst, $addr", []>,
 575               T1LdStSP<{1,?,?}>;
 576
 577 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 578                "str", "\t$src, $addr",
 579                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 580            T1LdSt<0b000>;
 581 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 582                "str", "\t$src, $addr",
 583                []>,
 584            T1LdSt4Imm<{0,?,?}>;
 585
 586 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 587                  "strb", "\t$src, $addr",
 588                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 589             T1LdSt<0b010>;
 590 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 591                  "strb", "\t$src, $addr",
 592                  []>,
 593             T1LdSt1Imm<{0,?,?}>;
 594
 595 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 596                  "strh", "\t$src, $addr",
 597                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 598             T1LdSt<0b001>;
 599 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 600                  "strh", "\t$src, $addr",
 601                  []>,
 602             T1LdSt2Imm<{0,?,?}>;
 603
 604 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 605                    "str", "\t$src, $addr",
 606                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 607               T1LdStSP<{0,?,?}>;
 608
 609 let mayStore = 1, neverHasSideEffects = 1 in {
 610 // Special instruction for spill. It cannot clobber condition register
 611 // when it's expanded by eliminateCallFramePseudoInstr().
 612 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 613                   "str", "\t$src, $addr", []>,
 614              T1LdStSP<{0,?,?}>;
 615 }
 616
 617 //===----------------------------------------------------------------------===//
 618 //  Load / store multiple Instructions.
 619 //
 620
 621 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 622                            InstrItinClass itin_upd, bits<6> T1Enc,
 623                            bit L_bit> {
 624   def IA :
 625     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 626         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 627        T1Encoding<T1Enc> {
 628     bits<3> Rn;
 629     bits<8> regs;
 630     let Inst{10-8} = Rn;
 631     let Inst{7-0}  = regs;
 632   }
 633   def IA_UPD :
 634     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 635          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 636         T1Encoding<T1Enc> {
 637     bits<3> Rn;
 638     bits<8> regs;
 639     let Inst{10-8} = Rn;
 640     let Inst{7-0}  = regs;
 641   }
 642 }
 643
 644 // These require base address to be written back or one of the loaded regs.
 645 let neverHasSideEffects = 1 in {
 646
 647 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 648 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 649                             {1,1,0,0,1,?}, 1>;
 650
 651 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 652 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 653                             {1,1,0,0,0,?}, 0>;
 654
 655 } // neverHasSideEffects
 656
 657 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 658 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 659                IIC_iPop,
 660                "pop${p}\t$regs", []>,
 661            T1Misc<{1,1,0,?,?,?,?}> {
 662   bits<16> regs;
 663   let Inst{8}   = regs{15};
 664   let Inst{7-0} = regs{7-0};
 665 }
 666
 667 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 668 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 669                 IIC_iStore_m,
 670                 "push${p}\t$regs", []>,
 671             T1Misc<{0,1,0,?,?,?,?}> {
 672   bits<16> regs;
 673   let Inst{8}   = regs{14};
 674   let Inst{7-0} = regs{7-0};
 675 }
 676
 677 //===----------------------------------------------------------------------===//
 678 //  Arithmetic Instructions.
 679 //
 680
 681 // Add with carry register
 682 let isCommutable = 1, Uses = [CPSR] in
 683 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 684                  "adc", "\t$dst, $rhs",
 685                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 686            T1DataProcessing<0b0101> {
 687   // A8.6.2
 688   bits<3> lhs;
 689   bits<3> rhs;
 690   let Inst{5-3} = lhs;
 691   let Inst{2-0} = rhs;
 692 }
 693
 694 // Add immediate
 695 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 696                    "add", "\t$Rd, $Rn, $imm3",
 697                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 698              T1General<0b01110> {
 699   // A8.6.4 T1
 700   bits<3> Rd;
 701   bits<3> Rn;
 702   bits<3> imm3;
 703   let Inst{8-6} = imm3;
 704   let Inst{5-3} = Rn;
 705   let Inst{2-0} = Rd;
 706 }
 707
 708 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 709                    "add", "\t$dst, $rhs",
 710                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 711              T1General<{1,1,0,?,?}> {
 712   // A8.6.4 T2
 713   bits<3> lhs;
 714   bits<8> rhs;
 715   let Inst{10-8} = lhs;
 716   let Inst{7-0}  = rhs;
 717 }
 718
 719 // Add register
 720 let isCommutable = 1 in
 721 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 722                    "add", "\t$Rd, $Rn, $Rm",
 723                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 724              T1General<0b01100> {
 725   // A8.6.6 T1
 726   bits<3> Rm;
 727   bits<3> Rn;
 728   bits<3> Rd;
 729   let Inst{8-6} = Rm;
 730   let Inst{5-3} = Rn;
 731   let Inst{2-0} = Rd;
 732 }
 733
 734 let neverHasSideEffects = 1 in
 735 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 736                      "add", "\t$dst, $rhs", []>,
 737                T1Special<{0,0,?,?}> {
 738   // A8.6.6 T2
 739   bits<4> dst;
 740   bits<4> rhs;
 741   let Inst{6-3} = rhs;
 742   let Inst{7}   = dst{3};
 743   let Inst{2-0} = dst{2-0};
 744 }
 745
 746 // AND register
 747 let isCommutable = 1 in
 748 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 749                  "and", "\t$dst, $rhs",
 750                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 751            T1DataProcessing<0b0000> {
 752   // A8.6.12
 753   bits<3> rhs;
 754   bits<3> dst;
 755   let Inst{5-3} = rhs;
 756   let Inst{2-0} = dst;
 757 }
 758
 759 // ASR immediate
 760 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 761                   "asr", "\t$Rd, $Rm, $imm5",
 762                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 763              T1General<{0,1,0,?,?}> {
 764   // A8.6.14
 765   bits<3> Rd;
 766   bits<3> Rm;
 767   bits<5> imm5;
 768   let Inst{10-6} = imm5;
 769   let Inst{5-3}  = Rm;
 770   let Inst{2-0}  = Rd;
 771 }
 772
 773 // ASR register
 774 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 775                    "asr", "\t$dst, $rhs",
 776                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 777              T1DataProcessing<0b0100> {
 778   // A8.6.15
 779   bits<3> rhs;
 780   bits<3> dst;
 781   let Inst{5-3} = rhs;
 782   let Inst{2-0} = dst;
 783 }
 784
 785 // BIC register
 786 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 787                  "bic", "\t$dst, $rhs",
 788                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 789            T1DataProcessing<0b1110> {
 790   // A8.6.20
 791   bits<3> dst;
 792   bits<3> rhs;
 793   let Inst{5-3} = rhs;
 794   let Inst{2-0} = dst;
 795 }
 796
 797 // CMN register
 798 let isCompare = 1, Defs = [CPSR] in {
 799 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 800 //       Compare-to-zero still works out, just not the relationals
 801 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 802 //                "cmn", "\t$lhs, $rhs",
 803 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 804 //           T1DataProcessing<0b1011>;
 805 def tCMNz : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 806                  "cmn", "\t$Rn, $Rm",
 807                  [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>,
 808             T1DataProcessing<0b1011> {
 809   // A8.6.33
 810   bits<3> Rm;
 811   bits<3> Rn;
 812   let Inst{5-3} = Rm;
 813   let Inst{2-0} = Rn;
 814 }
 815 }
 816
 817 // CMP immediate
 818 let isCompare = 1, Defs = [CPSR] in {
 819 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 820                   "cmp", "\t$Rn, $imm8",
 821                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 822              T1General<{1,0,1,?,?}> {
 823   // A8.6.35
 824   bits<3> Rn;
 825   bits<8> imm8;
 826   let Inst{10-8} = Rn;
 827   let Inst{7-0}  = imm8;
 828 }
 829
 830 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 831                   "cmp", "\t$Rn, $imm8",
 832                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 833               T1General<{1,0,1,?,?}> {
 834   // A8.6.35
 835   bits<3> Rn;
 836   let Inst{10-8} = Rn;
 837   let Inst{7-0}  = 0x00;
 838 }
 839
 840 // CMP register
 841 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 842                  "cmp", "\t$Rn, $Rm",
 843                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 844             T1DataProcessing<0b1010> {
 845   // A8.6.36 T1
 846   bits<3> Rm;
 847   bits<3> Rn;
 848   let Inst{5-3} = Rm;
 849   let Inst{2-0} = Rn;
 850 }
 851 def tCMPzr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 852                   "cmp", "\t$Rn, $Rm",
 853                   [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>,
 854              T1DataProcessing<0b1010> {
 855   // A8.6.36 T1
 856   bits<3> Rm;
 857   bits<3> Rn;
 858   let Inst{5-3} = Rm;
 859   let Inst{2-0} = Rn;
 860 }
 861
 862 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 863                    "cmp", "\t$Rn, $Rm", []>,
 864               T1Special<{0,1,?,?}> {
 865   // A8.6.36 T2
 866   bits<4> Rm;
 867   bits<4> Rn;
 868   let Inst{7}   = Rn{3};
 869   let Inst{6-3} = Rm;
 870   let Inst{2-0} = Rn{2-0};
 871 }
 872 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 873                     "cmp", "\t$lhs, $rhs", []>,
 874                T1Special<{0,1,?,?}> {
 875   // A8.6.36 T2
 876   bits<4> Rm;
 877   bits<4> Rn;
 878   let Inst{7}   = Rn{3};
 879   let Inst{6-3} = Rm;
 880   let Inst{2-0} = Rn{2-0};
 881 }
 882
 883 } // isCompare = 1, Defs = [CPSR]
 884
 885
 886 // XOR register
 887 let isCommutable = 1 in
 888 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 889                  "eor", "\t$dst, $rhs",
 890                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 891            T1DataProcessing<0b0001> {
 892   // A8.6.45
 893   bits<3> dst;
 894   bits<3> rhs;
 895   let Inst{5-3} = rhs;
 896   let Inst{2-0} = dst;
 897 }
 898
 899 // LSL immediate
 900 def tLSLri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 901                   "lsl", "\t$Rd, $Rm, $imm5",
 902                   [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 903              T1General<{0,0,0,?,?}> {
 904   // A8.6.88
 905   bits<3> Rd;
 906   bits<3> Rm;
 907   bits<5> imm5;
 908   let Inst{10-6} = imm5;
 909   let Inst{5-3}  = Rm;
 910   let Inst{2-0}  = Rd;
 911 }
 912
 913 // LSL register
 914 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 915                    "lsl", "\t$dst, $rhs",
 916                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 917              T1DataProcessing<0b0010> {
 918   // A8.6.89
 919   bits<3> dst;
 920   bits<3> rhs;
 921   let Inst{5-3} = rhs;
 922   let Inst{2-0} = dst;
 923 }
 924
 925 // LSR immediate
 926 def tLSRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 927                   "lsr", "\t$Rd, $Rm, $imm5",
 928                   [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]>,
 929              T1General<{0,0,1,?,?}> {
 930   // A8.6.90
 931   bits<3> Rd;
 932   bits<3> Rm;
 933   bits<5> imm5;
 934   let Inst{10-6} = imm5;
 935   let Inst{5-3}  = Rm;
 936   let Inst{2-0}  = Rd;
 937 }
 938
 939 // LSR register
 940 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 941                    "lsr", "\t$dst, $rhs",
 942                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 943              T1DataProcessing<0b0011> {
 944   // A8.6.91
 945   bits<3> dst;
 946   bits<3> rhs;
 947   let Inst{5-3} = rhs;
 948   let Inst{2-0} = dst;
 949 }
 950
 951 // Move register
 952 let isMoveImm = 1 in
 953 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 954                   "mov", "\t$Rd, $imm8",
 955                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 956              T1General<{1,0,0,?,?}> {
 957   // A8.6.96
 958   bits<3> Rd;
 959   bits<8> imm8;
 960   let Inst{10-8} = Rd;
 961   let Inst{7-0}  = imm8;
 962 }
 963
 964 // TODO: A7-73: MOV(2) - mov setting flag.
 965
 966 let neverHasSideEffects = 1 in {
 967 // FIXME: Make this predicable.
 968 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 969                       "mov\t$dst, $src", []>,
 970                   T1Special<0b1000>;
 971 let Defs = [CPSR] in
 972 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 973                        "movs\t$dst, $src", []>, Encoding16 {
 974   let Inst{15-6} = 0b0000000000;
 975 }
 976
 977 // FIXME: Make these predicable.
 978 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 979                        "mov\t$dst, $src", []>,
 980                    T1Special<{1,0,0,?}>;
 981 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 982                        "mov\t$dst, $src", []>,
 983                    T1Special<{1,0,?,0}>;
 984 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 985                        "mov\t$dst, $src", []>,
 986                    T1Special<{1,0,?,?}>;
 987 } // neverHasSideEffects
 988
 989 // multiply register
 990 let isCommutable = 1 in
 991 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 992                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 993                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 994            T1DataProcessing<0b1101> {
 995   // A8.6.105
 996   bits<3> dst;
 997   bits<3> rhs;
 998   let Inst{5-3} = rhs;
 999   let Inst{2-0} = dst;
1000 }
1001
1002 // move inverse register
1003 def tMVN : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMVNr,
1004                 "mvn", "\t$Rd, $Rm",
1005                 [(set tGPR:$Rd, (not tGPR:$Rm))]>,
1006            T1DataProcessing<0b1111> {
1007   // A8.6.107
1008   bits<3> Rd;
1009   bits<3> Rm;
1010   let Inst{5-3} = Rm;
1011   let Inst{2-0} = Rd;
1012 }
1013
1014 // Bitwise or register
1015 let isCommutable = 1 in
1016 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
1017                  "orr", "\t$dst, $rhs",
1018                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
1019            T1DataProcessing<0b1100> {
1020   // A8.6.114
1021   bits<3> dst;
1022   bits<3> rhs;
1023   let Inst{5-3} = rhs;
1024   let Inst{2-0} = dst;
1025 }
1026
1027 // Swaps
1028 def tREV : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1029                 "rev", "\t$Rd, $Rm",
1030                 [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1031                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1032            T1Misc<{1,0,1,0,0,0,?}> {
1033   // A8.6.134
1034   bits<3> Rm;
1035   bits<3> Rd;
1036   let Inst{5-3} = Rm;
1037   let Inst{2-0} = Rd;
1038 }
1039
1040 def tREV16 : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1041                   "rev16", "\t$Rd, $Rm",
1042              [(set tGPR:$Rd,
1043                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1044                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1045                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1046                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1047                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1048              T1Misc<{1,0,1,0,0,1,?}> {
1049   // A8.6.135
1050   bits<3> Rm;
1051   bits<3> Rd;
1052   let Inst{5-3} = Rm;
1053   let Inst{2-0} = Rd;
1054 }
1055
1056 def tREVSH : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1057                   "revsh", "\t$Rd, $Rm",
1058                   [(set tGPR:$Rd,
1059                         (sext_inreg
1060                           (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1061                               (shl tGPR:$Rm, (i32 8))), i16))]>,
1062                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1063              T1Misc<{1,0,1,0,1,1,?}> {
1064   // A8.6.136
1065   bits<3> Rm;
1066   bits<3> Rd;
1067   let Inst{5-3} = Rm;
1068   let Inst{2-0} = Rd;
1069 }
1070
1071 // rotate right register
1072 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
1073                  "ror", "\t$dst, $rhs",
1074                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
1075            T1DataProcessing<0b0111> {
1076   // A8.6.139
1077   bits<3> rhs;
1078   bits<3> dst;
1079   let Inst{5-3} = rhs;
1080   let Inst{2-0} = dst;
1081 }
1082
1083 // negate register
1084 def tRSB : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iALUi,
1085                 "rsb", "\t$Rd, $Rn, #0",
1086                 [(set tGPR:$Rd, (ineg tGPR:$Rn))]>,
1087            T1DataProcessing<0b1001> {
1088   // A8.6.141
1089   bits<3> Rn;
1090   bits<3> Rd;
1091   let Inst{5-3} = Rn;
1092   let Inst{2-0} = Rd;
1093 }
1094
1095 // Subtract with carry register
1096 let Uses = [CPSR] in
1097 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
1098                  "sbc", "\t$dst, $rhs",
1099                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
1100            T1DataProcessing<0b0110> {
1101   // A8.6.151
1102   bits<3> rhs;
1103   bits<3> dst;
1104   let Inst{5-3} = rhs;
1105   let Inst{2-0} = dst;
1106 }
1107
1108 // Subtract immediate
1109 def tSUBi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
1110                   "sub", "\t$Rd, $Rn, $imm3",
1111                   [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7_neg:$imm3))]>,
1112              T1General<0b01111> {
1113   // A8.6.210 T1
1114   bits<3> imm3;
1115   bits<3> Rn;
1116   bits<3> Rd;
1117   let Inst{8-6} = imm3;
1118   let Inst{5-3} = Rn;
1119   let Inst{2-0} = Rd;
1120 }
1121
1122 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
1123                    "sub", "\t$dst, $rhs",
1124                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
1125              T1General<{1,1,1,?,?}> {
1126   // A8.6.210 T2
1127   bits<8> rhs;
1128   bits<3> dst;
1129   let Inst{10-8} = dst;
1130   let Inst{7-0} = rhs;
1131 }
1132
1133 // subtract register
1134 def tSUBrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
1135                   "sub", "\t$Rd, $Rn, $Rm",
1136                   [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1137              T1General<0b01101> {
1138   // A8.6.212
1139   bits<3> Rm;
1140   bits<3> Rn;
1141   bits<3> Rd;
1142   let Inst{8-6} = Rm;
1143   let Inst{5-3} = Rn;
1144   let Inst{2-0} = Rd;
1145 }
1146
1147 // TODO: A7-96: STMIA - store multiple.
1148
1149 // sign-extend byte
1150 def tSXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1151                   "sxtb", "\t$Rd, $Rm",
1152                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1153                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1154              T1Misc<{0,0,1,0,0,1,?}> {
1155   // A8.6.222
1156   bits<3> Rm;
1157   bits<3> Rd;
1158   let Inst{5-3} = Rm;
1159   let Inst{2-0} = Rd;
1160 }
1161
1162 // sign-extend short
1163 def tSXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1164                   "sxth", "\t$Rd, $Rm",
1165                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1166                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1167              T1Misc<{0,0,1,0,0,0,?}> {
1168   // A8.6.224
1169   bits<3> Rm;
1170   bits<3> Rd;
1171   let Inst{5-3} = Rm;
1172   let Inst{2-0} = Rd;
1173 }
1174
1175 // test
1176 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1177 def tTST  : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1178                  "tst", "\t$Rn, $Rm",
1179                  [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1180             T1DataProcessing<0b1000> {
1181   // A8.6.230
1182   bits<3> Rm;
1183   bits<3> Rn;
1184   let Inst{5-3} = Rm;
1185   let Inst{2-0} = Rn;
1186 }
1187
1188 // zero-extend byte
1189 def tUXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1190                   "uxtb", "\t$Rd, $Rm",
1191                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1192                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1193              T1Misc<{0,0,1,0,1,1,?}> {
1194   // A8.6.262
1195   bits<3> Rm;
1196   bits<3> Rd;
1197   let Inst{5-3} = Rm;
1198   let Inst{2-0} = Rd;
1199 }
1200
1201 // zero-extend short
1202 def tUXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1203                   "uxth", "\t$Rd, $Rm",
1204                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1205                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1206              T1Misc<{0,0,1,0,1,0,?}> {
1207   // A8.6.264
1208   bits<3> Rm;
1209   bits<3> Rd;
1210   let Inst{5-3} = Rm;
1211   let Inst{2-0} = Rd;
1212 }
1213
1214
1215 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1216 // Expanded after instruction selection into a branch sequence.
1217 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1218   def tMOVCCr_pseudo :
1219   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1220               NoItinerary,
1221              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1222
1223
1224 // 16-bit movcc in IT blocks for Thumb2.
1225 let neverHasSideEffects = 1 in {
1226 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1227                     "mov", "\t$dst, $rhs", []>,
1228               T1Special<{1,0,?,?}>;
1229
1230 let isMoveImm = 1 in
1231 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1232                     "mov", "\t$dst, $rhs", []>,
1233               T1General<{1,0,0,?,?}>;
1234 } // neverHasSideEffects
1235
1236 // tLEApcrel - Load a pc-relative address into a register without offending the
1237 // assembler.
1238 let neverHasSideEffects = 1 in {
1239 let isReMaterializable = 1 in
1240 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
1241                     "adr$p\t$dst, #$label", []>,
1242                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1243
1244 } // neverHasSideEffects
1245 def tLEApcrelJT : T1I<(outs tGPR:$dst),
1246                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1247                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
1248                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1249
1250 //===----------------------------------------------------------------------===//
1251 // TLS Instructions
1252 //
1253
1254 // __aeabi_read_tp preserves the registers r1-r3.
1255 let isCall = 1,
1256   Defs = [R0, LR] in {
1257   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1258                      "bl\t__aeabi_read_tp",
1259                      [(set R0, ARMthread_pointer)]>;
1260 }
1261
1262 // SJLJ Exception handling intrinsics
1263 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1264 //   address and save #0 in R0 for the non-longjmp case.
1265 //   Since by its nature we may be coming from some other function to get
1266 //   here, and we're using the stack frame for the containing function to
1267 //   save/restore registers, we can't keep anything live in regs across
1268 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1269 //   when we get here from a longjmp(). We force everthing out of registers
1270 //   except for our own input by listing the relevant registers in Defs. By
1271 //   doing so, we also cause the prologue/epilogue code to actively preserve
1272 //   all of the callee-saved resgisters, which is exactly what we want.
1273 //   $val is a scratch register for our use.
1274 let Defs =
1275   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
1276    isBarrier = 1, isCodeGenOnly = 1 in {
1277   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1278                               AddrModeNone, SizeSpecial, NoItinerary, "", "",
1279                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1280 }
1281
1282 // FIXME: Non-Darwin version(s)
1283 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1284     Defs = [ R7, LR, SP ] in {
1285 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1286                              AddrModeNone, SizeSpecial, IndexModeNone,
1287                              Pseudo, NoItinerary, "", "",
1288                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1289                                 Requires<[IsThumb, IsDarwin]>;
1290 }
1291
1292 //===----------------------------------------------------------------------===//
1293 // Non-Instruction Patterns
1294 //
1295
1296 // Add with carry
1297 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1298             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1299 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1300             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1301 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1302             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1303
1304 // Subtract with carry
1305 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1306             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1307 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1308             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1309 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1310             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1311
1312 // ConstantPool, GlobalAddress
1313 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1314 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1315
1316 // JumpTable
1317 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1318             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1319
1320 // Direct calls
1321 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1322       Requires<[IsThumb, IsNotDarwin]>;
1323 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1324       Requires<[IsThumb, IsDarwin]>;
1325
1326 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1327       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1328 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1329       Requires<[IsThumb, HasV5T, IsDarwin]>;
1330
1331 // Indirect calls to ARM routines
1332 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1333       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1334 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1335       Requires<[IsThumb, HasV5T, IsDarwin]>;
1336
1337 // zextload i1 -> zextload i8
1338 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1339             (tLDRB t_addrmode_s1:$addr)>;
1340
1341 // extload -> zextload
1342 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1343 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1344 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1345
1346 // If it's impossible to use [r,r] address mode for sextload, select to
1347 // ldr{b|h} + sxt{b|h} instead.
1348 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1349             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1350       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1351 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1352             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1353       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1354
1355 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1356             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1357 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1358             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1359
1360 // Large immediate handling.
1361
1362 // Two piece imms.
1363 def : T1Pat<(i32 thumb_immshifted:$src),
1364             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1365                     (thumb_immshifted_shamt imm:$src))>;
1366
1367 def : T1Pat<(i32 imm0_255_comp:$src),
1368             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1369
1370 // Pseudo instruction that combines ldr from constpool and add pc. This should
1371 // be expanded into two instructions late to allow if-conversion and
1372 // scheduling.
1373 let isReMaterializable = 1 in
1374 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1375                    NoItinerary,
1376                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1377                                            imm:$cp))]>,
1378                Requires<[IsThumb, IsThumb1Only]>;