lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  20
  21 def imm_neg_XFORM : SDNodeXForm<imm, [{
  22   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  23 }]>;
  24 def imm_comp_XFORM : SDNodeXForm<imm, [{
  25   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  26 }]>;
  27
  28
  29 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  30 def imm0_7 : PatLeaf<(i32 imm), [{
  31   return (uint32_t)N->getZExtValue() < 8;
  32 }]>;
  33 def imm0_7_neg : PatLeaf<(i32 imm), [{
  34   return (uint32_t)-N->getZExtValue() < 8;
  35 }], imm_neg_XFORM>;
  36
  37 def imm0_255 : PatLeaf<(i32 imm), [{
  38   return (uint32_t)N->getZExtValue() < 256;
  39 }]>;
  40 def imm0_255_comp : PatLeaf<(i32 imm), [{
  41   return ~((uint32_t)N->getZExtValue()) < 256;
  42 }]>;
  43
  44 def imm8_255 : PatLeaf<(i32 imm), [{
  45   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  46 }]>;
  47 def imm8_255_neg : PatLeaf<(i32 imm), [{
  48   unsigned Val = -N->getZExtValue();
  49   return Val >= 8 && Val < 256;
  50 }], imm_neg_XFORM>;
  51
  52 // Break imm's up into two pieces: an immediate + a left shift.
  53 // This uses thumb_immshifted to match and thumb_immshifted_val and
  54 // thumb_immshifted_shamt to get the val/shift pieces.
  55 def thumb_immshifted : PatLeaf<(imm), [{
  56   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  57 }]>;
  58
  59 def thumb_immshifted_val : SDNodeXForm<imm, [{
  60   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  61   return CurDAG->getTargetConstant(V, MVT::i32);
  62 }]>;
  63
  64 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  65   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  66   return CurDAG->getTargetConstant(V, MVT::i32);
  67 }]>;
  68
  69 // Scaled 4 immediate.
  70 def t_imm_s4 : Operand<i32> {
  71   let PrintMethod = "printThumbS4ImmOperand";
  72 }
  73
  74 // Define Thumb specific addressing modes.
  75
  76 // t_addrmode_rr := reg + reg
  77 //
  78 def t_addrmode_rr : Operand<i32>,
  79                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  80   let PrintMethod = "printThumbAddrModeRROperand";
  81   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  82 }
  83
  84 // t_addrmode_s4 := reg + reg
  85 //                  reg + imm5 * 4
  86 //
  87 def t_addrmode_s4 : Operand<i32>,
  88                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  89   let PrintMethod = "printThumbAddrModeS4Operand";
  90   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  91 }
  92
  93 // t_addrmode_s2 := reg + reg
  94 //                  reg + imm5 * 2
  95 //
  96 def t_addrmode_s2 : Operand<i32>,
  97                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  98   let PrintMethod = "printThumbAddrModeS2Operand";
  99   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 100 }
 101
 102 // t_addrmode_s1 := reg + reg
 103 //                  reg + imm5
 104 //
 105 def t_addrmode_s1 : Operand<i32>,
 106                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 107   let PrintMethod = "printThumbAddrModeS1Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109 }
 110
 111 // t_addrmode_sp := sp + imm8 * 4
 112 //
 113 def t_addrmode_sp : Operand<i32>,
 114                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 115   let PrintMethod = "printThumbAddrModeSPOperand";
 116   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Miscellaneous Instructions.
 121 //
 122
 123 let Defs = [SP], Uses = [SP] in {
 124 def tADJCALLSTACKUP :
 125 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 126            "@ tADJCALLSTACKUP $amt1",
 127            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>, Requires<[IsThumb1Only]>;
 128
 129 def tADJCALLSTACKDOWN :
 130 PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 131            "@ tADJCALLSTACKDOWN $amt",
 132            [(ARMcallseq_start imm:$amt)]>, Requires<[IsThumb1Only]>;
 133 }
 134
 135 // For both thumb1 and thumb2.
 136 let isNotDuplicable = 1 in
 137 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr,
 138                  "\n$cp:\n\tadd\t$dst, pc",
 139                  [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 140               T1Special<{0,0,?,?}> {
 141   let Inst{6-3} = 0b1111; // A8.6.6 Rm = pc
 142 }
 143
 144 // PC relative add.
 145 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 146                   "add\t$dst, pc, $rhs", []>,
 147                T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 148
 149 // ADD rd, sp, #imm8
 150 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 151                   "add\t$dst, $sp, $rhs", []>,
 152                T1Encoding<{1,0,1,0,1,?}>; // A6.2 & A8.6.8
 153
 154 // ADD sp, sp, #imm7
 155 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 156                   "add\t$dst, $rhs", []>,
 157               T1Misc<{0,0,0,0,0,?,?}>; // A6.2.5 & A8.6.8
 158
 159 // SUB sp, sp, #imm7
 160 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 161                   "sub\t$dst, $rhs", []>,
 162               T1Misc<{0,0,0,0,1,?,?}>; // A6.2.5 & A8.6.215
 163
 164 // ADD rm, sp
 165 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 166                   "add\t$dst, $rhs", []>,
 167               T1Special<{0,0,?,?}> {
 168   let Inst{6-3} = 0b1101; // A8.6.9 Encoding T1
 169 }
 170
 171 // ADD sp, rm
 172 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 173                   "add\t$dst, $rhs", []>,
 174               T1Special<{0,0,?,?}> {
 175   // A8.6.9 Encoding T2
 176   let Inst{7} = 1;
 177   let Inst{2-0} = 0b101;
 178 }
 179
 180 // Pseudo instruction that will expand into a tSUBspi + a copy.
 181 let usesCustomInserter = 1 in { // Expanded after instruction selection.
 182 def tSUBspi_ : PseudoInst<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs),
 183                NoItinerary, "@ sub\t$dst, $rhs", []>;
 184
 185 def tADDspr_ : PseudoInst<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 186                NoItinerary, "@ add\t$dst, $rhs", []>;
 187
 188 let Defs = [CPSR] in
 189 def tANDsp : PseudoInst<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 190              NoItinerary, "@ and\t$dst, $rhs", []>;
 191 } // usesCustomInserter
 192
 193 //===----------------------------------------------------------------------===//
 194 //  Control Flow Instructions.
 195 //
 196
 197 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 198   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr", [(ARMretflag)]>,
 199                 T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 200     let Inst{6-3} = 0b1110; // Rm = lr
 201   }
 202   // Alternative return instruction used by vararg functions.
 203   def tBX_RET_vararg : TI<(outs), (ins tGPR:$target), IIC_Br, "bx\t$target", []>,
 204                        T1Special<{1,1,0,?}>; // A6.2.3 & A8.6.25
 205 }
 206
 207 // Indirect branches
 208 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 209   def tBRIND : TI<(outs), (ins GPR:$dst), IIC_Br, "mov\tpc, $dst",
 210                   [(brind GPR:$dst)]>,
 211                T1Special<{1,0,?,?}> {
 212     // <Rd> = pc
 213     let Inst{7} = 1;
 214     let Inst{2-0} = 0b111;
 215   }
 216 }
 217
 218 // FIXME: remove when we have a way to marking a MI with these properties.
 219 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 220     hasExtraDefRegAllocReq = 1 in
 221 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$wb, variable_ops), IIC_Br,
 222                    "pop${p}\t$wb", []>,
 223                T1Misc<{1,1,0,?,?,?,?}>;
 224
 225 let isCall = 1,
 226   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 227           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 228           D16, D17, D18, D19, D20, D21, D22, D23,
 229           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 230   // Also used for Thumb2
 231   def tBL  : TIx2<0b11110, 0b11, 1,
 232                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 233                   "bl\t${func:call}",
 234                   [(ARMtcall tglobaladdr:$func)]>,
 235              Requires<[IsThumb, IsNotDarwin]>;
 236
 237   // ARMv5T and above, also used for Thumb2
 238   def tBLXi : TIx2<0b11110, 0b11, 0,
 239                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 240                    "blx\t${func:call}",
 241                    [(ARMcall tglobaladdr:$func)]>,
 242               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 243
 244   // Also used for Thumb2
 245   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 246                   "blx\t$func",
 247                   [(ARMtcall GPR:$func)]>,
 248               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 249               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 250
 251   // ARMv4T
 252   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 253                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 254                   "mov\tlr, pc\n\tbx\t$func",
 255                   [(ARMcall_nolink tGPR:$func)]>,
 256             Requires<[IsThumb1Only, IsNotDarwin]>;
 257 }
 258
 259 // On Darwin R9 is call-clobbered.
 260 let isCall = 1,
 261   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 262           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 263           D16, D17, D18, D19, D20, D21, D22, D23,
 264           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 265   // Also used for Thumb2
 266   def tBLr9 : TIx2<0b11110, 0b11, 1,
 267                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 268                    "bl\t${func:call}",
 269                    [(ARMtcall tglobaladdr:$func)]>,
 270               Requires<[IsThumb, IsDarwin]>;
 271
 272   // ARMv5T and above, also used for Thumb2
 273   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 274                       (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 275                       "blx\t${func:call}",
 276                       [(ARMcall tglobaladdr:$func)]>,
 277                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 278
 279   // Also used for Thumb2
 280   def tBLXr_r9 : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 281                     "blx\t$func",
 282                     [(ARMtcall GPR:$func)]>,
 283                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 284                  T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24
 285
 286   // ARMv4T
 287   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 288                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 289                    "mov\tlr, pc\n\tbx\t$func",
 290                    [(ARMcall_nolink tGPR:$func)]>,
 291               Requires<[IsThumb1Only, IsDarwin]>;
 292 }
 293
 294 let isBranch = 1, isTerminator = 1 in {
 295   let isBarrier = 1 in {
 296     let isPredicable = 1 in
 297     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 298                    "b\t$target", [(br bb:$target)]>,
 299                T1Encoding<{1,1,1,0,0,?}>;
 300
 301   // Far jump
 302   let Defs = [LR] in
 303   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 304                     "bl\t$target\t@ far jump",[]>;
 305
 306   def tBR_JTr : T1JTI<(outs),
 307                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 308                       IIC_Br, "mov\tpc, $target\n\t.align\t2\n$jt",
 309                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>;
 310   }
 311 }
 312
 313 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 314 // a two-value operand where a dag node expects two operands. :(
 315 let isBranch = 1, isTerminator = 1 in
 316   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 317                  "b$cc\t$target",
 318                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 319              T1Encoding<{1,1,0,1,?,?}>;
 320
 321 // Compare and branch on zero / non-zero
 322 let isBranch = 1, isTerminator = 1 in {
 323   def tCBZ  : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 324                   "cbz\t$cmp, $target", []>,
 325               T1Misc<{0,0,?,1,?,?,?}>;
 326
 327   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 328                   "cbnz\t$cmp, $target", []>,
 329               T1Misc<{1,0,?,1,?,?,?}>;
 330 }
 331
 332 //===----------------------------------------------------------------------===//
 333 //  Load Store Instructions.
 334 //
 335
 336 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 337 def tLDR : T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoadr,
 338                "ldr", "\t$dst, $addr",
 339                [(set tGPR:$dst, (load t_addrmode_s4:$addr))]>,
 340            T1LdSt<0b100>;
 341
 342 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoadr,
 343                 "ldrb", "\t$dst, $addr",
 344                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 345             T1LdSt<0b110>;
 346
 347 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoadr,
 348                 "ldrh", "\t$dst, $addr",
 349                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 350             T1LdSt<0b101>;
 351
 352 let AddedComplexity = 10 in
 353 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoadr,
 354                  "ldrsb", "\t$dst, $addr",
 355                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 356              T1LdSt<0b011>;
 357
 358 let AddedComplexity = 10 in
 359 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoadr,
 360                  "ldrsh", "\t$dst, $addr",
 361                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 362              T1LdSt<0b111>;
 363
 364 let canFoldAsLoad = 1 in
 365 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoadi,
 366                   "ldr", "\t$dst, $addr",
 367                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 368               T1LdStSP<{1,?,?}>;
 369
 370 // Special instruction for restore. It cannot clobber condition register
 371 // when it's expanded by eliminateCallFramePseudoInstr().
 372 let canFoldAsLoad = 1, mayLoad = 1 in
 373 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoadi,
 374                     "ldr", "\t$dst, $addr", []>,
 375                T1LdStSP<{1,?,?}>;
 376
 377 // Load tconstpool
 378 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 379 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1  in
 380 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoadi,
 381                   "ldr", ".n\t$dst, $addr",
 382                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 383               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 384
 385 // Special LDR for loads from non-pc-relative constpools.
 386 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
 387     mayHaveSideEffects = 1  in
 388 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoadi,
 389                   "ldr", "\t$dst, $addr", []>,
 390               T1LdStSP<{1,?,?}>;
 391
 392 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStorer,
 393                "str", "\t$src, $addr",
 394                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 395            T1LdSt<0b000>;
 396
 397 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStorer,
 398                  "strb", "\t$src, $addr",
 399                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 400             T1LdSt<0b010>;
 401
 402 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStorer,
 403                  "strh", "\t$src, $addr",
 404                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 405             T1LdSt<0b001>;
 406
 407 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStorei,
 408                    "str", "\t$src, $addr",
 409                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 410               T1LdStSP<{0,?,?}>;
 411
 412 let mayStore = 1 in {
 413 // Special instruction for spill. It cannot clobber condition register
 414 // when it's expanded by eliminateCallFramePseudoInstr().
 415 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStorei,
 416                   "str", "\t$src, $addr", []>,
 417              T1LdStSP<{0,?,?}>;
 418 }
 419
 420 //===----------------------------------------------------------------------===//
 421 //  Load / store multiple Instructions.
 422 //
 423
 424 // These requires base address to be written back or one of the loaded regs.
 425 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 426 def tLDM : T1I<(outs),
 427                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 428                IIC_iLoadm,
 429                "ldm${addr:submode}${p}\t$addr, $wb", []>,
 430            T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 431
 432 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 433 def tSTM : T1I<(outs),
 434                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 435                IIC_iStorem,
 436                "stm${addr:submode}${p}\t$addr, $wb", []>,
 437            T1Encoding<{1,1,0,0,0,?}>; // A6.2 & A8.6.189
 438
 439 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 440 def tPOP : T1I<(outs), (ins pred:$p, reglist:$wb, variable_ops), IIC_Br,
 441                "pop${p}\t$wb", []>,
 442            T1Misc<{1,1,0,?,?,?,?}>;
 443
 444 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 445 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$wb, variable_ops), IIC_Br,
 446                 "push${p}\t$wb", []>,
 447             T1Misc<{0,1,0,?,?,?,?}>;
 448
 449 //===----------------------------------------------------------------------===//
 450 //  Arithmetic Instructions.
 451 //
 452
 453 // Add with carry register
 454 let isCommutable = 1, Uses = [CPSR] in
 455 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 456                  "adc", "\t$dst, $rhs",
 457                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 458            T1DataProcessing<0b0101>;
 459
 460 // Add immediate
 461 def tADDi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 462                    "add", "\t$dst, $lhs, $rhs",
 463                    [(set tGPR:$dst, (add tGPR:$lhs, imm0_7:$rhs))]>,
 464              T1General<0b01110>;
 465
 466 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 467                    "add", "\t$dst, $rhs",
 468                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 469              T1General<{1,1,0,?,?}>;
 470
 471 // Add register
 472 let isCommutable = 1 in
 473 def tADDrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 474                    "add", "\t$dst, $lhs, $rhs",
 475                    [(set tGPR:$dst, (add tGPR:$lhs, tGPR:$rhs))]>,
 476              T1General<0b01100>;
 477
 478 let neverHasSideEffects = 1 in
 479 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 480                      "add", "\t$dst, $rhs", []>,
 481                T1Special<{0,0,?,?}>;
 482
 483 // And register
 484 let isCommutable = 1 in
 485 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 486                  "and", "\t$dst, $rhs",
 487                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 488            T1DataProcessing<0b0000>;
 489
 490 // ASR immediate
 491 def tASRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 492                   "asr", "\t$dst, $lhs, $rhs",
 493                   [(set tGPR:$dst, (sra tGPR:$lhs, (i32 imm:$rhs)))]>,
 494              T1General<{0,1,0,?,?}>;
 495
 496 // ASR register
 497 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 498                    "asr", "\t$dst, $rhs",
 499                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 500              T1DataProcessing<0b0100>;
 501
 502 // BIC register
 503 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 504                  "bic", "\t$dst, $rhs",
 505                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 506            T1DataProcessing<0b1110>;
 507
 508 // CMN register
 509 let Defs = [CPSR] in {
 510 def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 511                 "cmn", "\t$lhs, $rhs",
 512                 [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 513            T1DataProcessing<0b1011>;
 514 def tCMNZ : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 515                  "cmn", "\t$lhs, $rhs",
 516                  [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>,
 517             T1DataProcessing<0b1011>;
 518 }
 519
 520 // CMP immediate
 521 let Defs = [CPSR] in {
 522 def tCMPi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 523                   "cmp", "\t$lhs, $rhs",
 524                   [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>,
 525              T1General<{1,0,1,?,?}>;
 526 def tCMPzi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 527                   "cmp", "\t$lhs, $rhs",
 528                   [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>,
 529               T1General<{1,0,1,?,?}>;
 530 }
 531
 532 // CMP register
 533 let Defs = [CPSR] in {
 534 def tCMPr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 535                  "cmp", "\t$lhs, $rhs",
 536                  [(ARMcmp tGPR:$lhs, tGPR:$rhs)]>,
 537             T1DataProcessing<0b1010>;
 538 def tCMPzr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 539                   "cmp", "\t$lhs, $rhs",
 540                   [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>,
 541              T1DataProcessing<0b1010>;
 542
 543 def tCMPhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 544                    "cmp", "\t$lhs, $rhs", []>,
 545               T1Special<{0,1,?,?}>;
 546 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 547                     "cmp", "\t$lhs, $rhs", []>,
 548                T1Special<{0,1,?,?}>;
 549 }
 550
 551
 552 // XOR register
 553 let isCommutable = 1 in
 554 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 555                  "eor", "\t$dst, $rhs",
 556                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 557            T1DataProcessing<0b0001>;
 558
 559 // LSL immediate
 560 def tLSLri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 561                   "lsl", "\t$dst, $lhs, $rhs",
 562                   [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>,
 563              T1General<{0,0,0,?,?}>;
 564
 565 // LSL register
 566 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 567                    "lsl", "\t$dst, $rhs",
 568                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 569              T1DataProcessing<0b0010>;
 570
 571 // LSR immediate
 572 def tLSRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 573                   "lsr", "\t$dst, $lhs, $rhs",
 574                   [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>,
 575              T1General<{0,0,1,?,?}>;
 576
 577 // LSR register
 578 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 579                    "lsr", "\t$dst, $rhs",
 580                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 581              T1DataProcessing<0b0011>;
 582
 583 // move register
 584 def tMOVi8 : T1sI<(outs tGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
 585                   "mov", "\t$dst, $src",
 586                   [(set tGPR:$dst, imm0_255:$src)]>,
 587              T1General<{1,0,0,?,?}>;
 588
 589 // TODO: A7-73: MOV(2) - mov setting flag.
 590
 591
 592 let neverHasSideEffects = 1 in {
 593 // FIXME: Make this predicable.
 594 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 595                       "mov\t$dst, $src", []>,
 596                   T1Special<0b1000>;
 597 let Defs = [CPSR] in
 598 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 599                        "movs\t$dst, $src", []>, Encoding {
 600   let Inst{15-6} = 0b0000000000;
 601 }
 602
 603 // FIXME: Make these predicable.
 604 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 605                        "mov\t$dst, $src", []>,
 606                    T1Special<{1,0,0,1}>;
 607 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 608                        "mov\t$dst, $src", []>,
 609                    T1Special<{1,0,1,0}>;
 610 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 611                        "mov\t$dst, $src", []>,
 612                    T1Special<{1,0,1,1}>;
 613 } // neverHasSideEffects
 614
 615 // multiply register
 616 let isCommutable = 1 in
 617 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 618                  "mul", "\t$dst, $rhs",
 619                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 620            T1DataProcessing<0b1101>;
 621
 622 // move inverse register
 623 def tMVN : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 624                 "mvn", "\t$dst, $src",
 625                 [(set tGPR:$dst, (not tGPR:$src))]>,
 626            T1DataProcessing<0b1111>;
 627
 628 // bitwise or register
 629 let isCommutable = 1 in
 630 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iALUr,
 631                  "orr", "\t$dst, $rhs",
 632                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
 633            T1DataProcessing<0b1100>;
 634
 635 // swaps
 636 def tREV : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 637                 "rev", "\t$dst, $src",
 638                 [(set tGPR:$dst, (bswap tGPR:$src))]>,
 639                 Requires<[IsThumb1Only, HasV6]>,
 640            T1Misc<{1,0,1,0,0,0,?}>;
 641
 642 def tREV16 : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 643                   "rev16", "\t$dst, $src",
 644              [(set tGPR:$dst,
 645                    (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 646                        (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 647                            (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 648                                (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 649                 Requires<[IsThumb1Only, HasV6]>,
 650              T1Misc<{1,0,1,0,0,1,?}>;
 651
 652 def tREVSH : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 653                   "revsh", "\t$dst, $src",
 654                   [(set tGPR:$dst,
 655                         (sext_inreg
 656                           (or (srl (and tGPR:$src, 0xFF00), (i32 8)),
 657                               (shl tGPR:$src, (i32 8))), i16))]>,
 658                   Requires<[IsThumb1Only, HasV6]>,
 659              T1Misc<{1,0,1,0,1,1,?}>;
 660
 661 // rotate right register
 662 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 663                  "ror", "\t$dst, $rhs",
 664                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
 665            T1DataProcessing<0b0111>;
 666
 667 // negate register
 668 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
 669                 "rsb", "\t$dst, $src, #0",
 670                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
 671            T1DataProcessing<0b1001>;
 672
 673 // Subtract with carry register
 674 let Uses = [CPSR] in
 675 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 676                  "sbc", "\t$dst, $rhs",
 677                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
 678            T1DataProcessing<0b0110>;
 679
 680 // Subtract immediate
 681 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 682                   "sub", "\t$dst, $lhs, $rhs",
 683                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
 684              T1General<0b01111>;
 685
 686 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 687                    "sub", "\t$dst, $rhs",
 688                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
 689              T1General<{1,1,1,?,?}>;
 690
 691 // subtract register
 692 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 693                   "sub", "\t$dst, $lhs, $rhs",
 694                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
 695              T1General<0b01101>;
 696
 697 // TODO: A7-96: STMIA - store multiple.
 698
 699 // sign-extend byte
 700 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 701                   "sxtb", "\t$dst, $src",
 702                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 703                   Requires<[IsThumb1Only, HasV6]>,
 704              T1Misc<{0,0,1,0,0,1,?}>;
 705
 706 // sign-extend short
 707 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 708                   "sxth", "\t$dst, $src",
 709                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 710                   Requires<[IsThumb1Only, HasV6]>,
 711              T1Misc<{0,0,1,0,0,0,?}>;
 712
 713 // test
 714 let isCommutable = 1, Defs = [CPSR] in
 715 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 716                  "tst", "\t$lhs, $rhs",
 717                  [(ARMcmpZ (and tGPR:$lhs, tGPR:$rhs), 0)]>,
 718             T1DataProcessing<0b1000>;
 719
 720 // zero-extend byte
 721 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 722                   "uxtb", "\t$dst, $src",
 723                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 724                   Requires<[IsThumb1Only, HasV6]>,
 725              T1Misc<{0,0,1,0,1,1,?}>;
 726
 727 // zero-extend short
 728 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 729                   "uxth", "\t$dst, $src",
 730                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
 731                   Requires<[IsThumb1Only, HasV6]>,
 732              T1Misc<{0,0,1,0,1,0,?}>;
 733
 734
 735 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC DAG operation.
 736 // Expanded after instruction selection into a branch sequence.
 737 let usesCustomInserter = 1 in  // Expanded after instruction selection.
 738   def tMOVCCr_pseudo :
 739   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
 740               NoItinerary, "@ tMOVCCr $cc",
 741              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
 742
 743
 744 // 16-bit movcc in IT blocks for Thumb2.
 745 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
 746                     "mov", "\t$dst, $rhs", []>,
 747               T1Special<{1,0,?,?}>;
 748
 749 def tMOVCCi : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
 750                     "mov", "\t$dst, $rhs", []>,
 751               T1General<{1,0,0,?,?}>;
 752
 753 // tLEApcrel - Load a pc-relative address into a register without offending the
 754 // assembler.
 755 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 756                     "adr$p\t$dst, #$label", []>,
 757                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 758
 759 def tLEApcrelJT : T1I<(outs tGPR:$dst),
 760                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
 761                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
 762                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 763
 764 //===----------------------------------------------------------------------===//
 765 // TLS Instructions
 766 //
 767
 768 // __aeabi_read_tp preserves the registers r1-r3.
 769 let isCall = 1,
 770   Defs = [R0, LR] in {
 771   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
 772                      "bl\t__aeabi_read_tp",
 773                      [(set R0, ARMthread_pointer)]>;
 774 }
 775
 776 // SJLJ Exception handling intrinsics
 777 //   eh_sjlj_setjmp() is an instruction sequence to store the return
 778 //   address and save #0 in R0 for the non-longjmp case.
 779 //   Since by its nature we may be coming from some other function to get
 780 //   here, and we're using the stack frame for the containing function to
 781 //   save/restore registers, we can't keep anything live in regs across
 782 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
 783 //   when we get here from a longjmp(). We force everthing out of registers
 784 //   except for our own input by listing the relevant registers in Defs. By
 785 //   doing so, we also cause the prologue/epilogue code to actively preserve
 786 //   all of the callee-saved resgisters, which is exactly what we want.
 787 let Defs =
 788   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ] in {
 789   def tInt_eh_sjlj_setjmp : ThumbXI<(outs), (ins GPR:$src),
 790                               AddrModeNone, SizeSpecial, NoItinerary,
 791                               "mov\tr12, r1\t@ begin eh.setjmp\n"
 792                               "\tmov\tr1, sp\n"
 793                               "\tstr\tr1, [$src, #8]\n"
 794                               "\tadr\tr1, 0f\n"
 795                               "\tadds\tr1, #1\n"
 796                               "\tstr\tr1, [$src, #4]\n"
 797                               "\tmov\tr1, r12\n"
 798                               "\tmovs\tr0, #0\n"
 799                               "\tb\t1f\n"
 800                               ".align 2\n"
 801                               "0:\tmovs\tr0, #1\t@ end eh.setjmp\n"
 802                               "1:", "",
 803                               [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
 804 }
 805 //===----------------------------------------------------------------------===//
 806 // Non-Instruction Patterns
 807 //
 808
 809 // Add with carry
 810 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
 811             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
 812 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
 813             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
 814 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
 815             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
 816
 817 // Subtract with carry
 818 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
 819             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
 820 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
 821             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
 822 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
 823             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
 824
 825 // ConstantPool, GlobalAddress
 826 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 827 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 828
 829 // JumpTable
 830 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 831             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 832
 833 // Direct calls
 834 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
 835       Requires<[IsThumb, IsNotDarwin]>;
 836 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
 837       Requires<[IsThumb, IsDarwin]>;
 838
 839 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
 840       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 841 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
 842       Requires<[IsThumb, HasV5T, IsDarwin]>;
 843
 844 // Indirect calls to ARM routines
 845 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
 846       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 847 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
 848       Requires<[IsThumb, HasV5T, IsDarwin]>;
 849
 850 // zextload i1 -> zextload i8
 851 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
 852             (tLDRB t_addrmode_s1:$addr)>;
 853
 854 // extload -> zextload
 855 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 856 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 857 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 858
 859 // If it's impossible to use [r,r] address mode for sextload, select to
 860 // ldr{b|h} + sxt{b|h} instead.
 861 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
 862             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
 863       Requires<[IsThumb1Only, HasV6]>;
 864 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
 865             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
 866       Requires<[IsThumb1Only, HasV6]>;
 867
 868 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
 869             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
 870 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
 871             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
 872
 873 // Large immediate handling.
 874
 875 // Two piece imms.
 876 def : T1Pat<(i32 thumb_immshifted:$src),
 877             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
 878                     (thumb_immshifted_shamt imm:$src))>;
 879
 880 def : T1Pat<(i32 imm0_255_comp:$src),
 881             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
 882
 883 // Pseudo instruction that combines ldr from constpool and add pc. This should
 884 // be expanded into two instructions late to allow if-conversion and
 885 // scheduling.
 886 let isReMaterializable = 1 in
 887 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
 888                    NoItinerary, "@ ldr.n\t$dst, $addr\n$cp:\n\tadd\t$dst, pc",
 889                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
 890                                            imm:$cp))]>,
 891                Requires<[IsThumb1Only]>;