lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  30 def imm0_7 : ImmLeaf<i32, [{
  31   return Imm >= 0 && Imm < 8;
  32 }]>;
  33 def imm0_7_neg : PatLeaf<(i32 imm), [{
  34   return (uint32_t)-N->getZExtValue() < 8;
  35 }], imm_neg_XFORM>;
  36
  37 def imm0_255_asmoperand : AsmOperandClass { let Name = "Imm0_255"; }
  38 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
  39   let ParserMatchClass = imm0_255_asmoperand;
  40 }
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : ImmLeaf<i32, [{
  46   return Imm >= 8 && Imm < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // ADR instruction labels.
  71 def t_adrlabel : Operand<i32> {
  72   let EncoderMethod = "getThumbAdrLabelOpValue";
  73 }
  74
  75 // Scaled 4 immediate.
  76 def t_imm_s4 : Operand<i32> {
  77   let PrintMethod = "printThumbS4ImmOperand";
  78 }
  79
  80 // Define Thumb specific addressing modes.
  81
  82 def t_brtarget : Operand<OtherVT> {
  83   let EncoderMethod = "getThumbBRTargetOpValue";
  84 }
  85
  86 def t_bcctarget : Operand<i32> {
  87   let EncoderMethod = "getThumbBCCTargetOpValue";
  88 }
  89
  90 def t_cbtarget : Operand<i32> {
  91   let EncoderMethod = "getThumbCBTargetOpValue";
  92 }
  93
  94 def t_bltarget : Operand<i32> {
  95   let EncoderMethod = "getThumbBLTargetOpValue";
  96 }
  97
  98 def t_blxtarget : Operand<i32> {
  99   let EncoderMethod = "getThumbBLXTargetOpValue";
 100 }
 101
 102 def MemModeRegThumbAsmOperand : AsmOperandClass {
 103   let Name = "MemModeRegThumb";
 104   let SuperClasses = [];
 105 }
 106
 107 def MemModeImmThumbAsmOperand : AsmOperandClass {
 108   let Name = "MemModeImmThumb";
 109   let SuperClasses = [];
 110 }
 111
 112 // t_addrmode_rr := reg + reg
 113 //
 114 def t_addrmode_rr : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 116   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 117   let PrintMethod = "printThumbAddrModeRROperand";
 118   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 119 }
 120
 121 // t_addrmode_rrs := reg + reg
 122 //
 123 def t_addrmode_rrs1 : Operand<i32>,
 124                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 125   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 126   let PrintMethod = "printThumbAddrModeRROperand";
 127   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 128   let ParserMatchClass = MemModeRegThumbAsmOperand;
 129 }
 130 def t_addrmode_rrs2 : Operand<i32>,
 131                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 132   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 133   let PrintMethod = "printThumbAddrModeRROperand";
 134   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 135   let ParserMatchClass = MemModeRegThumbAsmOperand;
 136 }
 137 def t_addrmode_rrs4 : Operand<i32>,
 138                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 139   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 140   let PrintMethod = "printThumbAddrModeRROperand";
 141   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 142   let ParserMatchClass = MemModeRegThumbAsmOperand;
 143 }
 144
 145 // t_addrmode_is4 := reg + imm5 * 4
 146 //
 147 def t_addrmode_is4 : Operand<i32>,
 148                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 149   let EncoderMethod = "getAddrModeISOpValue";
 150   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 151   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 152   let ParserMatchClass = MemModeImmThumbAsmOperand;
 153 }
 154
 155 // t_addrmode_is2 := reg + imm5 * 2
 156 //
 157 def t_addrmode_is2 : Operand<i32>,
 158                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 159   let EncoderMethod = "getAddrModeISOpValue";
 160   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 161   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 162   let ParserMatchClass = MemModeImmThumbAsmOperand;
 163 }
 164
 165 // t_addrmode_is1 := reg + imm5
 166 //
 167 def t_addrmode_is1 : Operand<i32>,
 168                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 169   let EncoderMethod = "getAddrModeISOpValue";
 170   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 171   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 172   let ParserMatchClass = MemModeImmThumbAsmOperand;
 173 }
 174
 175 // t_addrmode_sp := sp + imm8 * 4
 176 //
 177 def t_addrmode_sp : Operand<i32>,
 178                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 179   let EncoderMethod = "getAddrModeThumbSPOpValue";
 180   let PrintMethod = "printThumbAddrModeSPOperand";
 181   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 182   let ParserMatchClass = MemModeImmThumbAsmOperand;
 183 }
 184
 185 // t_addrmode_pc := <label> => pc + imm8 * 4
 186 //
 187 def t_addrmode_pc : Operand<i32> {
 188   let EncoderMethod = "getAddrModePCOpValue";
 189   let ParserMatchClass = MemModeImmThumbAsmOperand;
 190 }
 191
 192 //===----------------------------------------------------------------------===//
 193 //  Miscellaneous Instructions.
 194 //
 195
 196 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 197 // from removing one half of the matched pairs. That breaks PEI, which assumes
 198 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 199 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 200 def tADJCALLSTACKUP :
 201   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 202              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 203             Requires<[IsThumb, IsThumb1Only]>;
 204
 205 def tADJCALLSTACKDOWN :
 206   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 207              [(ARMcallseq_start imm:$amt)]>,
 208             Requires<[IsThumb, IsThumb1Only]>;
 209 }
 210
 211 // T1Disassembly - A simple class to make encoding some disassembly patterns
 212 // easier and less verbose.
 213 class T1Disassembly<bits<2> op1, bits<8> op2>
 214   : T1Encoding<0b101111> {
 215   let Inst{9-8} = op1;
 216   let Inst{7-0} = op2;
 217 }
 218
 219 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 220                 [/* For disassembly only; pattern left blank */]>,
 221            T1Disassembly<0b11, 0x00>; // A8.6.110
 222
 223 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 224                   [/* For disassembly only; pattern left blank */]>,
 225            T1Disassembly<0b11, 0x10>; // A8.6.410
 226
 227 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 228                 [/* For disassembly only; pattern left blank */]>,
 229            T1Disassembly<0b11, 0x20>; // A8.6.408
 230
 231 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 232                 [/* For disassembly only; pattern left blank */]>,
 233            T1Disassembly<0b11, 0x30>; // A8.6.409
 234
 235 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 236                 [/* For disassembly only; pattern left blank */]>,
 237            T1Disassembly<0b11, 0x40>; // A8.6.157
 238
 239 // The i32imm operand $val can be used by a debugger to store more information
 240 // about the breakpoint.
 241 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 242                 [/* For disassembly only; pattern left blank */]>,
 243            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 244   // A8.6.22
 245   bits<8> val;
 246   let Inst{7-0} = val;
 247 }
 248
 249 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 250                     [/* For disassembly only; pattern left blank */]>,
 251                 T1Encoding<0b101101> {
 252   // A8.6.156
 253   let Inst{9-5} = 0b10010;
 254   let Inst{4}   = 1;
 255   let Inst{3}   = 1;            // Big-Endian
 256   let Inst{2-0} = 0b000;
 257 }
 258
 259 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 260                     [/* For disassembly only; pattern left blank */]>,
 261                 T1Encoding<0b101101> {
 262   // A8.6.156
 263   let Inst{9-5} = 0b10010;
 264   let Inst{4}   = 1;
 265   let Inst{3}   = 0;            // Little-Endian
 266   let Inst{2-0} = 0b000;
 267 }
 268
 269 // Change Processor State is a system instruction -- for disassembly only.
 270 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 271                 NoItinerary, "cps$imod $iflags",
 272                 [/* For disassembly only; pattern left blank */]>,
 273            T1Misc<0b0110011> {
 274   // A8.6.38 & B6.1.1
 275   bit imod;
 276   bits<3> iflags;
 277
 278   let Inst{4}   = imod;
 279   let Inst{3}   = 0;
 280   let Inst{2-0} = iflags;
 281 }
 282
 283 // For both thumb1 and thumb2.
 284 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 285 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 286                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 287               T1Special<{0,0,?,?}> {
 288   // A8.6.6
 289   bits<3> dst;
 290   let Inst{6-3} = 0b1111; // Rm = pc
 291   let Inst{2-0} = dst;
 292 }
 293
 294 // PC relative add (ADR).
 295 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 296                    "add\t$dst, pc, $rhs", []>,
 297                T1Encoding<{1,0,1,0,0,?}> {
 298   // A6.2 & A8.6.10
 299   bits<3> dst;
 300   bits<8> rhs;
 301   let Inst{10-8} = dst;
 302   let Inst{7-0}  = rhs;
 303 }
 304
 305 // ADD <Rd>, sp, #<imm8>
 306 // This is rematerializable, which is particularly useful for taking the
 307 // address of locals.
 308 let isReMaterializable = 1 in
 309 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 310                    "add\t$dst, $sp, $rhs", []>,
 311                T1Encoding<{1,0,1,0,1,?}> {
 312   // A6.2 & A8.6.8
 313   bits<3> dst;
 314   bits<8> rhs;
 315   let Inst{10-8} = dst;
 316   let Inst{7-0}  = rhs;
 317 }
 318
 319 // ADD sp, sp, #<imm7>
 320 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 321                   "add\t$dst, $rhs", []>,
 322               T1Misc<{0,0,0,0,0,?,?}> {
 323   // A6.2.5 & A8.6.8
 324   bits<7> rhs;
 325   let Inst{6-0} = rhs;
 326 }
 327
 328 // SUB sp, sp, #<imm7>
 329 // FIXME: The encoding and the ASM string don't match up.
 330 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 331                   "sub\t$dst, $rhs", []>,
 332               T1Misc<{0,0,0,0,1,?,?}> {
 333   // A6.2.5 & A8.6.214
 334   bits<7> rhs;
 335   let Inst{6-0} = rhs;
 336 }
 337
 338 // ADD <Rm>, sp
 339 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 340                   "add\t$dst, $rhs", []>,
 341               T1Special<{0,0,?,?}> {
 342   // A8.6.9 Encoding T1
 343   bits<4> dst;
 344   let Inst{7}   = dst{3};
 345   let Inst{6-3} = 0b1101;
 346   let Inst{2-0} = dst{2-0};
 347 }
 348
 349 // ADD sp, <Rm>
 350 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 351                   "add\t$dst, $rhs", []>,
 352               T1Special<{0,0,?,?}> {
 353   // A8.6.9 Encoding T2
 354   bits<4> dst;
 355   let Inst{7} = 1;
 356   let Inst{6-3} = dst;
 357   let Inst{2-0} = 0b101;
 358 }
 359
 360 //===----------------------------------------------------------------------===//
 361 //  Control Flow Instructions.
 362 //
 363
 364 // Indirect branches
 365 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 366   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 367             T1Special<{1,1,0,?}> {
 368     // A6.2.3 & A8.6.25
 369     bits<4> Rm;
 370     let Inst{6-3} = Rm;
 371     let Inst{2-0} = 0b000;
 372   }
 373 }
 374
 375 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 376   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), Size2Bytes, IIC_Br,
 377                    [(ARMretflag)], (tBX LR, pred:$p)>;
 378
 379   // Alternative return instruction used by vararg functions.
 380   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 381                    Size2Bytes, IIC_Br, [],
 382                    (tBX GPR:$Rm, pred:$p)>;
 383 }
 384
 385 // All calls clobber the non-callee saved registers. SP is marked as a use to
 386 // prevent stack-pointer assignments that appear immediately before calls from
 387 // potentially appearing dead.
 388 let isCall = 1,
 389   // On non-Darwin platforms R9 is callee-saved.
 390   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 391   Uses = [SP] in {
 392   // Also used for Thumb2
 393   def tBL  : TIx2<0b11110, 0b11, 1,
 394                   (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 395                   "bl\t$func",
 396                   [(ARMtcall tglobaladdr:$func)]>,
 397              Requires<[IsThumb, IsNotDarwin]> {
 398     bits<21> func;
 399     let Inst{25-16} = func{20-11};
 400     let Inst{13} = 1;
 401     let Inst{11} = 1;
 402     let Inst{10-0} = func{10-0};
 403   }
 404
 405   // ARMv5T and above, also used for Thumb2
 406   def tBLXi : TIx2<0b11110, 0b11, 0,
 407                    (outs), (ins t_blxtarget:$func, variable_ops), IIC_Br,
 408                    "blx\t$func",
 409                    [(ARMcall tglobaladdr:$func)]>,
 410               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 411     bits<21> func;
 412     let Inst{25-16} = func{20-11};
 413     let Inst{13} = 1;
 414     let Inst{11} = 1;
 415     let Inst{10-1} = func{10-1};
 416     let Inst{0} = 0; // func{0} is assumed zero
 417   }
 418
 419   // Also used for Thumb2
 420   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 421                   "blx\t$func",
 422                   [(ARMtcall GPR:$func)]>,
 423               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 424               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 425     bits<4> func;
 426     let Inst{6-3} = func;
 427     let Inst{2-0} = 0b000;
 428   }
 429
 430   // ARMv4T
 431   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 432                   Size4Bytes, IIC_Br,
 433                   [(ARMcall_nolink tGPR:$func)]>,
 434             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 435 }
 436
 437 let isCall = 1,
 438   // On Darwin R9 is call-clobbered.
 439   // R7 is marked as a use to prevent frame-pointer assignments from being
 440   // moved above / below calls.
 441   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 442   Uses = [R7, SP] in {
 443   // Also used for Thumb2
 444   def tBLr9 : TIx2<0b11110, 0b11, 1,
 445                    (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 446                    IIC_Br, "bl${p}\t$func",
 447                    [(ARMtcall tglobaladdr:$func)]>,
 448               Requires<[IsThumb, IsDarwin]> {
 449     bits<21> func;
 450     let Inst{25-16} = func{20-11};
 451     let Inst{13} = 1;
 452     let Inst{11} = 1;
 453     let Inst{10-0} = func{10-0};
 454   }
 455
 456   // ARMv5T and above, also used for Thumb2
 457   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 458                       (outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 459                       IIC_Br, "blx${p}\t$func",
 460                       [(ARMcall tglobaladdr:$func)]>,
 461                  Requires<[IsThumb, HasV5T, IsDarwin]> {
 462     bits<21> func;
 463     let Inst{25-16} = func{20-11};
 464     let Inst{13} = 1;
 465     let Inst{11} = 1;
 466     let Inst{10-1} = func{10-1};
 467     let Inst{0} = 0; // func{0} is assumed zero
 468   }
 469
 470   // Also used for Thumb2
 471   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 472                     "blx${p}\t$func",
 473                     [(ARMtcall GPR:$func)]>,
 474                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 475                  T1Special<{1,1,1,?}> {
 476     // A6.2.3 & A8.6.24
 477     bits<4> func;
 478     let Inst{6-3} = func;
 479     let Inst{2-0} = 0b000;
 480   }
 481
 482   // ARMv4T
 483   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 484                    Size4Bytes, IIC_Br,
 485                    [(ARMcall_nolink tGPR:$func)]>,
 486               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 487 }
 488
 489 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 490   let isPredicable = 1 in
 491   def tB   : T1I<(outs), (ins t_brtarget:$target), IIC_Br,
 492                  "b\t$target", [(br bb:$target)]>,
 493              T1Encoding<{1,1,1,0,0,?}> {
 494     bits<11> target;
 495     let Inst{10-0} = target;
 496   }
 497
 498   // Far jump
 499   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 500   // the clobber of LR.
 501   let Defs = [LR] in
 502   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target),
 503                           Size4Bytes, IIC_Br, [], (tBL t_bltarget:$target)>;
 504
 505   def tBR_JTr : tPseudoInst<(outs),
 506                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 507                       SizeSpecial, IIC_Br,
 508                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 509     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 510   }
 511 }
 512
 513 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 514 // a two-value operand where a dag node expects two operands. :(
 515 let isBranch = 1, isTerminator = 1 in
 516   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 517                  "b${p}\t$target",
 518                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 519              T1BranchCond<{1,1,0,1}> {
 520   bits<4> p;
 521   bits<8> target;
 522   let Inst{11-8} = p;
 523   let Inst{7-0} = target;
 524 }
 525
 526 // Compare and branch on zero / non-zero
 527 let isBranch = 1, isTerminator = 1 in {
 528   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
 529                   "cbz\t$Rn, $target", []>,
 530               T1Misc<{0,0,?,1,?,?,?}> {
 531     // A8.6.27
 532     bits<6> target;
 533     bits<3> Rn;
 534     let Inst{9}   = target{5};
 535     let Inst{7-3} = target{4-0};
 536     let Inst{2-0} = Rn;
 537   }
 538
 539   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, t_cbtarget:$target), IIC_Br,
 540                   "cbnz\t$cmp, $target", []>,
 541               T1Misc<{1,0,?,1,?,?,?}> {
 542     // A8.6.27
 543     bits<6> target;
 544     bits<3> Rn;
 545     let Inst{9}   = target{5};
 546     let Inst{7-3} = target{4-0};
 547     let Inst{2-0} = Rn;
 548   }
 549 }
 550
 551 // Tail calls
 552 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 553   // Darwin versions.
 554   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 555       Uses = [SP] in {
 556     // tTAILJMPd: Darwin version uses a Thumb2 branch (no Thumb1 tail calls
 557     // on Darwin), so it's in ARMInstrThumb2.td.
 558     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 559                      Size4Bytes, IIC_Br, [],
 560                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 561                      Requires<[IsThumb, IsDarwin]>;
 562   }
 563   // Non-Darwin versions (the difference is R9).
 564   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 565       Uses = [SP] in {
 566     def tTAILJMPdND : tPseudoExpand<(outs), (ins t_brtarget:$dst, variable_ops),
 567                    Size4Bytes, IIC_Br, [],
 568                    (tB t_brtarget:$dst)>,
 569                  Requires<[IsThumb, IsNotDarwin]>;
 570     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 571                      Size4Bytes, IIC_Br, [],
 572                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 573                      Requires<[IsThumb, IsNotDarwin]>;
 574   }
 575 }
 576
 577
 578 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 579 // A8.6.16 B: Encoding T1
 580 // If Inst{11-8} == 0b1111 then SEE SVC
 581 let isCall = 1, Uses = [SP] in
 582 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 583                 "svc", "\t$imm", []>, Encoding16 {
 584   bits<8> imm;
 585   let Inst{15-12} = 0b1101;
 586   let Inst{11-8}  = 0b1111;
 587   let Inst{7-0}   = imm;
 588 }
 589
 590 // The assembler uses 0xDEFE for a trap instruction.
 591 let isBarrier = 1, isTerminator = 1 in
 592 def tTRAP : TI<(outs), (ins), IIC_Br,
 593                "trap", [(trap)]>, Encoding16 {
 594   let Inst = 0xdefe;
 595 }
 596
 597 //===----------------------------------------------------------------------===//
 598 //  Load Store Instructions.
 599 //
 600
 601 // Loads: reg/reg and reg/imm5
 602 let canFoldAsLoad = 1, isReMaterializable = 1 in
 603 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 604                               Operand AddrMode_r, Operand AddrMode_i,
 605                               AddrMode am, InstrItinClass itin_r,
 606                               InstrItinClass itin_i, string asm,
 607                               PatFrag opnode> {
 608   def r : // reg/reg
 609     T1pILdStEncode<reg_opc,
 610                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 611                    am, itin_r, asm, "\t$Rt, $addr",
 612                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 613   def i : // reg/imm5
 614     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 615                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 616                       am, itin_i, asm, "\t$Rt, $addr",
 617                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 618 }
 619 // Stores: reg/reg and reg/imm5
 620 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 621                               Operand AddrMode_r, Operand AddrMode_i,
 622                               AddrMode am, InstrItinClass itin_r,
 623                               InstrItinClass itin_i, string asm,
 624                               PatFrag opnode> {
 625   def r : // reg/reg
 626     T1pILdStEncode<reg_opc,
 627                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 628                    am, itin_r, asm, "\t$Rt, $addr",
 629                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 630   def i : // reg/imm5
 631     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 632                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 633                       am, itin_i, asm, "\t$Rt, $addr",
 634                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 635 }
 636
 637 // A8.6.57 & A8.6.60
 638 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 639                                 t_addrmode_is4, AddrModeT1_4,
 640                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 641                                 UnOpFrag<(load node:$Src)>>;
 642
 643 // A8.6.64 & A8.6.61
 644 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 645                                 t_addrmode_is1, AddrModeT1_1,
 646                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 647                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 648
 649 // A8.6.76 & A8.6.73
 650 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 651                                 t_addrmode_is2, AddrModeT1_2,
 652                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 653                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 654
 655 let AddedComplexity = 10 in
 656 def tLDRSB :                    // A8.6.80
 657   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 658                  AddrModeT1_1, IIC_iLoad_bh_r,
 659                  "ldrsb", "\t$dst, $addr",
 660                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 661
 662 let AddedComplexity = 10 in
 663 def tLDRSH :                    // A8.6.84
 664   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 665                  AddrModeT1_2, IIC_iLoad_bh_r,
 666                  "ldrsh", "\t$dst, $addr",
 667                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 668
 669 let canFoldAsLoad = 1 in
 670 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 671                     "ldr", "\t$Rt, $addr",
 672                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 673               T1LdStSP<{1,?,?}> {
 674   bits<3> Rt;
 675   bits<8> addr;
 676   let Inst{10-8} = Rt;
 677   let Inst{7-0} = addr;
 678 }
 679
 680 // Load tconstpool
 681 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 682 let canFoldAsLoad = 1, isReMaterializable = 1 in
 683 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 684                   "ldr", ".n\t$Rt, $addr",
 685                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 686               T1Encoding<{0,1,0,0,1,?}> {
 687   // A6.2 & A8.6.59
 688   bits<3> Rt;
 689   bits<8> addr;
 690   let Inst{10-8} = Rt;
 691   let Inst{7-0}  = addr;
 692 }
 693
 694 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 695 // For disassembly use only.
 696 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 697                        "ldr", "\t$Rt, $addr",
 698                        [/* disassembly only */]>,
 699                  T1Encoding<{0,1,0,0,1,?}> {
 700   // A6.2 & A8.6.59
 701   bits<3> Rt;
 702   bits<8> addr;
 703   let Inst{10-8} = Rt;
 704   let Inst{7-0}  = addr;
 705 }
 706
 707 // A8.6.194 & A8.6.192
 708 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 709                                 t_addrmode_is4, AddrModeT1_4,
 710                                 IIC_iStore_r, IIC_iStore_i, "str",
 711                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 712
 713 // A8.6.197 & A8.6.195
 714 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 715                                 t_addrmode_is1, AddrModeT1_1,
 716                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 717                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 718
 719 // A8.6.207 & A8.6.205
 720 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 721                                t_addrmode_is2, AddrModeT1_2,
 722                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 723                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 724
 725
 726 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 727                     "str", "\t$Rt, $addr",
 728                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 729               T1LdStSP<{0,?,?}> {
 730   bits<3> Rt;
 731   bits<8> addr;
 732   let Inst{10-8} = Rt;
 733   let Inst{7-0} = addr;
 734 }
 735
 736 //===----------------------------------------------------------------------===//
 737 //  Load / store multiple Instructions.
 738 //
 739
 740 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 741                            InstrItinClass itin_upd, bits<6> T1Enc,
 742                            bit L_bit> {
 743   def IA :
 744     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 745         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 746        T1Encoding<T1Enc> {
 747     bits<3> Rn;
 748     bits<8> regs;
 749     let Inst{10-8} = Rn;
 750     let Inst{7-0}  = regs;
 751   }
 752   def IA_UPD :
 753     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 754          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 755         T1Encoding<T1Enc> {
 756     bits<3> Rn;
 757     bits<8> regs;
 758     let Inst{10-8} = Rn;
 759     let Inst{7-0}  = regs;
 760   }
 761 }
 762
 763 // These require base address to be written back or one of the loaded regs.
 764 let neverHasSideEffects = 1 in {
 765
 766 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 767 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 768                             {1,1,0,0,1,?}, 1>;
 769
 770 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 771 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 772                             {1,1,0,0,0,?}, 0>;
 773
 774 } // neverHasSideEffects
 775
 776 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 777 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 778                IIC_iPop,
 779                "pop${p}\t$regs", []>,
 780            T1Misc<{1,1,0,?,?,?,?}> {
 781   bits<16> regs;
 782   let Inst{8}   = regs{15};
 783   let Inst{7-0} = regs{7-0};
 784 }
 785
 786 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 787 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 788                 IIC_iStore_m,
 789                 "push${p}\t$regs", []>,
 790             T1Misc<{0,1,0,?,?,?,?}> {
 791   bits<16> regs;
 792   let Inst{8}   = regs{14};
 793   let Inst{7-0} = regs{7-0};
 794 }
 795
 796 //===----------------------------------------------------------------------===//
 797 //  Arithmetic Instructions.
 798 //
 799
 800 // Helper classes for encoding T1pI patterns:
 801 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 802                    string opc, string asm, list<dag> pattern>
 803     : T1pI<oops, iops, itin, opc, asm, pattern>,
 804       T1DataProcessing<opA> {
 805   bits<3> Rm;
 806   bits<3> Rn;
 807   let Inst{5-3} = Rm;
 808   let Inst{2-0} = Rn;
 809 }
 810 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 811                      string opc, string asm, list<dag> pattern>
 812     : T1pI<oops, iops, itin, opc, asm, pattern>,
 813       T1Misc<opA> {
 814   bits<3> Rm;
 815   bits<3> Rd;
 816   let Inst{5-3} = Rm;
 817   let Inst{2-0} = Rd;
 818 }
 819
 820 // Helper classes for encoding T1sI patterns:
 821 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 822                    string opc, string asm, list<dag> pattern>
 823     : T1sI<oops, iops, itin, opc, asm, pattern>,
 824       T1DataProcessing<opA> {
 825   bits<3> Rd;
 826   bits<3> Rn;
 827   let Inst{5-3} = Rn;
 828   let Inst{2-0} = Rd;
 829 }
 830 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 831                     string opc, string asm, list<dag> pattern>
 832     : T1sI<oops, iops, itin, opc, asm, pattern>,
 833       T1General<opA> {
 834   bits<3> Rm;
 835   bits<3> Rn;
 836   bits<3> Rd;
 837   let Inst{8-6} = Rm;
 838   let Inst{5-3} = Rn;
 839   let Inst{2-0} = Rd;
 840 }
 841 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 842                        string opc, string asm, list<dag> pattern>
 843     : T1sI<oops, iops, itin, opc, asm, pattern>,
 844       T1General<opA> {
 845   bits<3> Rd;
 846   bits<3> Rm;
 847   let Inst{5-3} = Rm;
 848   let Inst{2-0} = Rd;
 849 }
 850
 851 // Helper classes for encoding T1sIt patterns:
 852 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 853                     string opc, string asm, list<dag> pattern>
 854     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 855       T1DataProcessing<opA> {
 856   bits<3> Rdn;
 857   bits<3> Rm;
 858   let Inst{5-3} = Rm;
 859   let Inst{2-0} = Rdn;
 860 }
 861 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 862                         string opc, string asm, list<dag> pattern>
 863     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 864       T1General<opA> {
 865   bits<3> Rdn;
 866   bits<8> imm8;
 867   let Inst{10-8} = Rdn;
 868   let Inst{7-0}  = imm8;
 869 }
 870
 871 // Add with carry register
 872 let isCommutable = 1, Uses = [CPSR] in
 873 def tADC :                      // A8.6.2
 874   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 875                 "adc", "\t$Rdn, $Rm",
 876                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 877
 878 // Add immediate
 879 def tADDi3 :                    // A8.6.4 T1
 880   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
 881                    IIC_iALUi,
 882                    "add", "\t$Rd, $Rm, $imm3",
 883                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 884   bits<3> imm3;
 885   let Inst{8-6} = imm3;
 886 }
 887
 888 def tADDi8 :                    // A8.6.4 T2
 889   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 890                     IIC_iALUi,
 891                     "add", "\t$Rdn, $imm8",
 892                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 893
 894 // Add register
 895 let isCommutable = 1 in
 896 def tADDrr :                    // A8.6.6 T1
 897   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 898                 IIC_iALUr,
 899                 "add", "\t$Rd, $Rn, $Rm",
 900                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 901
 902 let neverHasSideEffects = 1 in
 903 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 904                      "add", "\t$Rdn, $Rm", []>,
 905                T1Special<{0,0,?,?}> {
 906   // A8.6.6 T2
 907   bits<4> Rdn;
 908   bits<4> Rm;
 909   let Inst{7}   = Rdn{3};
 910   let Inst{6-3} = Rm;
 911   let Inst{2-0} = Rdn{2-0};
 912 }
 913
 914 // AND register
 915 let isCommutable = 1 in
 916 def tAND :                      // A8.6.12
 917   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 918                 IIC_iBITr,
 919                 "and", "\t$Rdn, $Rm",
 920                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 921
 922 // ASR immediate
 923 def tASRri :                    // A8.6.14
 924   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 925                    IIC_iMOVsi,
 926                    "asr", "\t$Rd, $Rm, $imm5",
 927                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 928   bits<5> imm5;
 929   let Inst{10-6} = imm5;
 930 }
 931
 932 // ASR register
 933 def tASRrr :                    // A8.6.15
 934   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 935                 IIC_iMOVsr,
 936                 "asr", "\t$Rdn, $Rm",
 937                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 938
 939 // BIC register
 940 def tBIC :                      // A8.6.20
 941   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 942                 IIC_iBITr,
 943                 "bic", "\t$Rdn, $Rm",
 944                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 945
 946 // CMN register
 947 let isCompare = 1, Defs = [CPSR] in {
 948 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 949 //       Compare-to-zero still works out, just not the relationals
 950 //def tCMN :                     // A8.6.33
 951 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 952 //               IIC_iCMPr,
 953 //               "cmn", "\t$lhs, $rhs",
 954 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 955
 956 def tCMNz :                     // A8.6.33
 957   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 958                IIC_iCMPr,
 959                "cmn", "\t$Rn, $Rm",
 960                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 961
 962 } // isCompare = 1, Defs = [CPSR]
 963
 964 // CMP immediate
 965 let isCompare = 1, Defs = [CPSR] in {
 966 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 967                   "cmp", "\t$Rn, $imm8",
 968                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 969              T1General<{1,0,1,?,?}> {
 970   // A8.6.35
 971   bits<3> Rn;
 972   bits<8> imm8;
 973   let Inst{10-8} = Rn;
 974   let Inst{7-0}  = imm8;
 975 }
 976
 977 // CMP register
 978 def tCMPr :                     // A8.6.36 T1
 979   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 980                IIC_iCMPr,
 981                "cmp", "\t$Rn, $Rm",
 982                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 983
 984 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 985                    "cmp", "\t$Rn, $Rm", []>,
 986               T1Special<{0,1,?,?}> {
 987   // A8.6.36 T2
 988   bits<4> Rm;
 989   bits<4> Rn;
 990   let Inst{7}   = Rn{3};
 991   let Inst{6-3} = Rm;
 992   let Inst{2-0} = Rn{2-0};
 993 }
 994 } // isCompare = 1, Defs = [CPSR]
 995
 996
 997 // XOR register
 998 let isCommutable = 1 in
 999 def tEOR :                      // A8.6.45
1000   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1001                 IIC_iBITr,
1002                 "eor", "\t$Rdn, $Rm",
1003                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
1004
1005 // LSL immediate
1006 def tLSLri :                    // A8.6.88
1007   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
1008                    IIC_iMOVsi,
1009                    "lsl", "\t$Rd, $Rm, $imm5",
1010                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
1011   bits<5> imm5;
1012   let Inst{10-6} = imm5;
1013 }
1014
1015 // LSL register
1016 def tLSLrr :                    // A8.6.89
1017   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1018                 IIC_iMOVsr,
1019                 "lsl", "\t$Rdn, $Rm",
1020                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
1021
1022 // LSR immediate
1023 def tLSRri :                    // A8.6.90
1024   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
1025                    IIC_iMOVsi,
1026                    "lsr", "\t$Rd, $Rm, $imm5",
1027                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
1028   bits<5> imm5;
1029   let Inst{10-6} = imm5;
1030 }
1031
1032 // LSR register
1033 def tLSRrr :                    // A8.6.91
1034   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1035                 IIC_iMOVsr,
1036                 "lsr", "\t$Rdn, $Rm",
1037                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
1038
1039 // Move register
1040 let isMoveImm = 1 in
1041 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1042                   "mov", "\t$Rd, $imm8",
1043                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1044              T1General<{1,0,0,?,?}> {
1045   // A8.6.96
1046   bits<3> Rd;
1047   bits<8> imm8;
1048   let Inst{10-8} = Rd;
1049   let Inst{7-0}  = imm8;
1050 }
1051
1052 // A7-73: MOV(2) - mov setting flag.
1053
1054 let neverHasSideEffects = 1 in {
1055 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1056                       Size2Bytes, IIC_iMOVr,
1057                       "mov", "\t$Rd, $Rm", "", []>,
1058                   T1Special<{1,0,?,?}> {
1059   // A8.6.97
1060   bits<4> Rd;
1061   bits<4> Rm;
1062   let Inst{7}   = Rd{3};
1063   let Inst{6-3} = Rm;
1064   let Inst{2-0} = Rd{2-0};
1065 }
1066 let Defs = [CPSR] in
1067 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1068                       "movs\t$Rd, $Rm", []>, Encoding16 {
1069   // A8.6.97
1070   bits<3> Rd;
1071   bits<3> Rm;
1072   let Inst{15-6} = 0b0000000000;
1073   let Inst{5-3}  = Rm;
1074   let Inst{2-0}  = Rd;
1075 }
1076 } // neverHasSideEffects
1077
1078 // Multiply register
1079 let isCommutable = 1 in
1080 def tMUL :                      // A8.6.105 T1
1081   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1082                 IIC_iMUL32,
1083                 "mul", "\t$Rdn, $Rm, $Rdn",
1084                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1085
1086 // Move inverse register
1087 def tMVN :                      // A8.6.107
1088   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1089                "mvn", "\t$Rd, $Rn",
1090                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1091
1092 // Bitwise or register
1093 let isCommutable = 1 in
1094 def tORR :                      // A8.6.114
1095   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1096                 IIC_iBITr,
1097                 "orr", "\t$Rdn, $Rm",
1098                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1099
1100 // Swaps
1101 def tREV :                      // A8.6.134
1102   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1103                  IIC_iUNAr,
1104                  "rev", "\t$Rd, $Rm",
1105                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1106                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1107
1108 def tREV16 :                    // A8.6.135
1109   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1110                  IIC_iUNAr,
1111                  "rev16", "\t$Rd, $Rm",
1112              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1113                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1114
1115 def tREVSH :                    // A8.6.136
1116   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1117                  IIC_iUNAr,
1118                  "revsh", "\t$Rd, $Rm",
1119                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1120                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1121
1122 // Rotate right register
1123 def tROR :                      // A8.6.139
1124   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1125                 IIC_iMOVsr,
1126                 "ror", "\t$Rdn, $Rm",
1127                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1128
1129 // Negate register
1130 def tRSB :                      // A8.6.141
1131   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1132                IIC_iALUi,
1133                "rsb", "\t$Rd, $Rn, #0",
1134                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1135
1136 // Subtract with carry register
1137 let Uses = [CPSR] in
1138 def tSBC :                      // A8.6.151
1139   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1140                 IIC_iALUr,
1141                 "sbc", "\t$Rdn, $Rm",
1142                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1143
1144 // Subtract immediate
1145 def tSUBi3 :                    // A8.6.210 T1
1146   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1147                    IIC_iALUi,
1148                    "sub", "\t$Rd, $Rm, $imm3",
1149                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1150   bits<3> imm3;
1151   let Inst{8-6} = imm3;
1152 }
1153
1154 def tSUBi8 :                    // A8.6.210 T2
1155   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1156                     IIC_iALUi,
1157                     "sub", "\t$Rdn, $imm8",
1158                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1159
1160 // Subtract register
1161 def tSUBrr :                    // A8.6.212
1162   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1163                 IIC_iALUr,
1164                 "sub", "\t$Rd, $Rn, $Rm",
1165                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1166
1167 // TODO: A7-96: STMIA - store multiple.
1168
1169 // Sign-extend byte
1170 def tSXTB :                     // A8.6.222
1171   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1172                  IIC_iUNAr,
1173                  "sxtb", "\t$Rd, $Rm",
1174                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1175                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1176
1177 // Sign-extend short
1178 def tSXTH :                     // A8.6.224
1179   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1180                  IIC_iUNAr,
1181                  "sxth", "\t$Rd, $Rm",
1182                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1183                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1184
1185 // Test
1186 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1187 def tTST :                      // A8.6.230
1188   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1189                "tst", "\t$Rn, $Rm",
1190                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1191
1192 // Zero-extend byte
1193 def tUXTB :                     // A8.6.262
1194   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1195                  IIC_iUNAr,
1196                  "uxtb", "\t$Rd, $Rm",
1197                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1198                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1199
1200 // Zero-extend short
1201 def tUXTH :                     // A8.6.264
1202   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1203                  IIC_iUNAr,
1204                  "uxth", "\t$Rd, $Rm",
1205                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1206                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1207
1208 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1209 // Expanded after instruction selection into a branch sequence.
1210 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1211   def tMOVCCr_pseudo :
1212   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1213               NoItinerary,
1214              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1215
1216 // tLEApcrel - Load a pc-relative address into a register without offending the
1217 // assembler.
1218
1219 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1220                IIC_iALUi, "adr{$p}\t$Rd, #$addr", []>,
1221                T1Encoding<{1,0,1,0,0,?}> {
1222   bits<3> Rd;
1223   bits<8> addr;
1224   let Inst{10-8} = Rd;
1225   let Inst{7-0} = addr;
1226 }
1227
1228 let neverHasSideEffects = 1, isReMaterializable = 1 in
1229 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1230                               Size2Bytes, IIC_iALUi, []>;
1231
1232 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1233                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1234                               Size2Bytes, IIC_iALUi, []>;
1235
1236 //===----------------------------------------------------------------------===//
1237 // Move between coprocessor and ARM core register -- for disassembly only
1238 //
1239
1240 class tMovRCopro<string opc, bit direction, dag oops, dag iops,
1241                  list<dag> pattern>
1242   : T1Cop<oops, iops, !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
1243           pattern> {
1244   let Inst{27-24} = 0b1110;
1245   let Inst{20} = direction;
1246   let Inst{4} = 1;
1247
1248   bits<4> Rt;
1249   bits<4> cop;
1250   bits<3> opc1;
1251   bits<3> opc2;
1252   bits<4> CRm;
1253   bits<4> CRn;
1254
1255   let Inst{15-12} = Rt;
1256   let Inst{11-8}  = cop;
1257   let Inst{23-21} = opc1;
1258   let Inst{7-5}   = opc2;
1259   let Inst{3-0}   = CRm;
1260   let Inst{19-16} = CRn;
1261 }
1262
1263 def tMCR : tMovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
1264            (outs),
1265            (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
1266                 c_imm:$CRm, i32imm:$opc2),
1267            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
1268                          imm:$CRm, imm:$opc2)]>;
1269 def tMRC : tMovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
1270            (outs GPR:$Rt),
1271            (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
1272            []>;
1273
1274 def : Pat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
1275           (tMRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>,
1276           Requires<[IsThumb, HasV6T2]>;
1277
1278 class tMovRRCopro<string opc, bit direction,
1279                   list<dag> pattern = [/* For disassembly only */]>
1280   : T1Cop<(outs), (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
1281           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
1282   let Inst{27-24} = 0b1100;
1283   let Inst{23-21} = 0b010;
1284   let Inst{20} = direction;
1285
1286   bits<4> Rt;
1287   bits<4> Rt2;
1288   bits<4> cop;
1289   bits<4> opc1;
1290   bits<4> CRm;
1291
1292   let Inst{15-12} = Rt;
1293   let Inst{19-16} = Rt2;
1294   let Inst{11-8}  = cop;
1295   let Inst{7-4}   = opc1;
1296   let Inst{3-0}   = CRm;
1297 }
1298
1299 def tMCRR : tMovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
1300                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
1301                                        imm:$CRm)]>;
1302 def tMRRC : tMovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
1303
1304 //===----------------------------------------------------------------------===//
1305 // Other Coprocessor Instructions.  For disassembly only.
1306 //
1307 def tCDP : T1Cop<(outs), (ins p_imm:$cop, i32imm:$opc1,
1308                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
1309                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
1310                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
1311                                imm:$CRm, imm:$opc2)]> {
1312   let Inst{27-24} = 0b1110;
1313
1314   bits<4> opc1;
1315   bits<4> CRn;
1316   bits<4> CRd;
1317   bits<4> cop;
1318   bits<3> opc2;
1319   bits<4> CRm;
1320
1321   let Inst{3-0}   = CRm;
1322   let Inst{4}     = 0;
1323   let Inst{7-5}   = opc2;
1324   let Inst{11-8}  = cop;
1325   let Inst{15-12} = CRd;
1326   let Inst{19-16} = CRn;
1327   let Inst{23-20} = opc1;
1328 }
1329
1330 //===----------------------------------------------------------------------===//
1331 // TLS Instructions
1332 //
1333
1334 // __aeabi_read_tp preserves the registers r1-r3.
1335 // This is a pseudo inst so that we can get the encoding right,
1336 // complete with fixup for the aeabi_read_tp function.
1337 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1338 def tTPsoft : tPseudoInst<(outs), (ins), Size4Bytes, IIC_Br,
1339                           [(set R0, ARMthread_pointer)]>;
1340
1341 //===----------------------------------------------------------------------===//
1342 // SJLJ Exception handling intrinsics
1343 //
1344
1345 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1346 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1347 // from some other function to get here, and we're using the stack frame for the
1348 // containing function to save/restore registers, we can't keep anything live in
1349 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1350 // tromped upon when we get here from a longjmp(). We force everything out of
1351 // registers except for our own input by listing the relevant registers in
1352 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1353 // preserve all of the callee-saved resgisters, which is exactly what we want.
1354 // $val is a scratch register for our use.
1355 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1356     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1357 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1358                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1359                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1360
1361 // FIXME: Non-Darwin version(s)
1362 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1363     Defs = [ R7, LR, SP ] in
1364 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1365                               AddrModeNone, SizeSpecial, IndexModeNone,
1366                               Pseudo, NoItinerary, "", "",
1367                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1368                              Requires<[IsThumb, IsDarwin]>;
1369
1370 //===----------------------------------------------------------------------===//
1371 // Non-Instruction Patterns
1372 //
1373
1374 // Comparisons
1375 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1376             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1377 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1378             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1379
1380 // Add with carry
1381 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1382             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1383 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1384             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1385 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1386             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1387
1388 // Subtract with carry
1389 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1390             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1391 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1392             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1393 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1394             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1395
1396 // ConstantPool, GlobalAddress
1397 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1398 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1399
1400 // JumpTable
1401 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1402             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1403
1404 // Direct calls
1405 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1406       Requires<[IsThumb, IsNotDarwin]>;
1407 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1408       Requires<[IsThumb, IsDarwin]>;
1409
1410 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1411       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1412 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1413       Requires<[IsThumb, HasV5T, IsDarwin]>;
1414
1415 // Indirect calls to ARM routines
1416 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1417       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1418 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1419       Requires<[IsThumb, HasV5T, IsDarwin]>;
1420
1421 // zextload i1 -> zextload i8
1422 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1423             (tLDRBr t_addrmode_rrs1:$addr)>;
1424 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1425             (tLDRBi t_addrmode_is1:$addr)>;
1426
1427 // extload -> zextload
1428 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1429 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1430 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1431 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1432 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1433 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1434
1435 // If it's impossible to use [r,r] address mode for sextload, select to
1436 // ldr{b|h} + sxt{b|h} instead.
1437 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1438             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1439       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1440 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1441             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1442       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1443 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1444             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1445       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1446 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1447             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1448       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1449
1450 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1451             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1452 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1453             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1454 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1455             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1456 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1457             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1458
1459 // Large immediate handling.
1460
1461 // Two piece imms.
1462 def : T1Pat<(i32 thumb_immshifted:$src),
1463             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1464                     (thumb_immshifted_shamt imm:$src))>;
1465
1466 def : T1Pat<(i32 imm0_255_comp:$src),
1467             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1468
1469 // Pseudo instruction that combines ldr from constpool and add pc. This should
1470 // be expanded into two instructions late to allow if-conversion and
1471 // scheduling.
1472 let isReMaterializable = 1 in
1473 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1474                              NoItinerary,
1475                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1476                                            imm:$cp))]>,
1477                Requires<[IsThumb, IsThumb1Only]>;
1478
1479 // Pseudo-instruction for merged POP and return.
1480 // FIXME: remove when we have a way to marking a MI with these properties.
1481 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1482     hasExtraDefRegAllocReq = 1 in
1483 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1484                            Size2Bytes, IIC_iPop_Br, [],
1485                            (tPOP pred:$p, reglist:$regs)>;
1486
1487 // Indirect branch using "mov pc, $Rm"
1488 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1489   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm),
1490                   Size2Bytes, IIC_Br, [(brind GPR:$Rm)],
1491                   (tMOVr PC, GPR:$Rm, (ops 14, zero_reg))>;
1492 }