lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 130              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 131             Requires<[IsThumb, IsThumb1Only]>;
 132
 133 def tADJCALLSTACKDOWN :
 134   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 135              [(ARMcallseq_start imm:$amt)]>,
 136             Requires<[IsThumb, IsThumb1Only]>;
 137 }
 138
 139 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 140                 [/* For disassembly only; pattern left blank */]>,
 141            T1Encoding<0b101111> {
 142   let Inst{9-8} = 0b11;
 143   let Inst{7-0} = 0x00;
 144 }
 145
 146 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 147                   [/* For disassembly only; pattern left blank */]>,
 148              T1Encoding<0b101111> {
 149   let Inst{9-8} = 0b11;
 150   let Inst{7-0} = 0x10;
 151 }
 152
 153 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 154                 [/* For disassembly only; pattern left blank */]>,
 155            T1Encoding<0b101111> {
 156   let Inst{9-8} = 0b11;
 157   let Inst{7-0} = 0x20;
 158 }
 159
 160 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 161                 [/* For disassembly only; pattern left blank */]>,
 162            T1Encoding<0b101111> {
 163   let Inst{9-8} = 0b11;
 164   let Inst{7-0} = 0x30;
 165 }
 166
 167 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Encoding<0b101111> {
 170   let Inst{9-8} = 0b11;
 171   let Inst{7-0} = 0x40;
 172 }
 173
 174 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 175                     [/* For disassembly only; pattern left blank */]>,
 176                 T1Encoding<0b101101> {
 177   let Inst{9-5} = 0b10010;
 178   let Inst{4}   = 1;
 179   let Inst{3}   = 1;            // Big-Endian
 180   let Inst{2-0} = 0b000;
 181 }
 182
 183 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 184                     [/* For disassembly only; pattern left blank */]>,
 185                 T1Encoding<0b101101> {
 186   let Inst{9-5} = 0b10010;
 187   let Inst{4}   = 1;
 188   let Inst{3}   = 0;            // Little-Endian
 189   let Inst{2-0} = 0b000;
 190 }
 191
 192 // The i32imm operand $val can be used by a debugger to store more information
 193 // about the breakpoint.
 194 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 195                 [/* For disassembly only; pattern left blank */]>,
 196             T1Encoding<0b101111> {
 197   bits<8> val;
 198   let Inst{9-8} = 0b10;
 199   let Inst{7-0} = val;
 200 }
 201
 202 // Change Processor State is a system instruction -- for disassembly only.
 203 // The singleton $opt operand contains the following information:
 204 // opt{4-0} = mode ==> don't care
 205 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 206 // opt{8-6} = AIF from Inst{2-0}
 207 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 208 //
 209 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 210 // CPS which has more options.
 211 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 212               [/* For disassembly only; pattern left blank */]>,
 213            T1Misc<0b0110011>;
 214
 215 // For both thumb1 and thumb2.
 216 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 217 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 218                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 219               T1Special<{0,0,?,?}> {
 220   // A8.6.6 Rm = pc
 221   bits<3> dst;
 222   let Inst{6-3} = 0b1111;
 223   let Inst{2-0} = dst;
 224 }
 225
 226 // PC relative add.
 227 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 228                    "add\t$dst, pc, $rhs", []>,
 229                T1Encoding<{1,0,1,0,0,?}> {
 230   // A6.2 & A8.6.10
 231   bits<3> dst;
 232   bits<8> rhs;
 233   let Inst{10-8} = dst;
 234   let Inst{7-0}  = rhs;
 235 }
 236
 237 // ADD <Rd>, sp, #<imm8>
 238 // This is rematerializable, which is particularly useful for taking the
 239 // address of locals.
 240 let isReMaterializable = 1 in
 241 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 242                    "add\t$dst, $sp, $rhs", []>,
 243                T1Encoding<{1,0,1,0,1,?}> {
 244   // A6.2 & A8.6.8
 245   bits<3> dst;
 246   bits<8> rhs;
 247   let Inst{10-8} = dst;
 248   let Inst{7-0}  = rhs;
 249 }
 250
 251 // ADD sp, sp, #<imm7>
 252 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 253                   "add\t$dst, $rhs", []>,
 254               T1Misc<{0,0,0,0,0,?,?}> {
 255   // A6.2.5 & A8.6.8
 256   bits<7> rhs;
 257   let Inst{6-0} = rhs;
 258 }
 259
 260 // SUB sp, sp, #<imm7>
 261 // FIXME: The encoding and the ASM string don't match up.
 262 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 263                   "sub\t$dst, $rhs", []>,
 264               T1Misc<{0,0,0,0,1,?,?}> {
 265   // A6.2.5 & A8.6.214
 266   bits<7> rhs;
 267   let Inst{6-0} = rhs;
 268 }
 269
 270 // ADD <Rm>, sp
 271 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 272                   "add\t$dst, $rhs", []>,
 273               T1Special<{0,0,?,?}> {
 274   // A8.6.9 Encoding T1
 275   bits<4> dst;
 276   let Inst{7}   = dst{3};
 277   let Inst{6-3} = 0b1101;
 278   let Inst{2-0} = dst{2-0};
 279 }
 280
 281 // ADD sp, <Rm>
 282 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 283                   "add\t$dst, $rhs", []>,
 284               T1Special<{0,0,?,?}> {
 285   // A8.6.9 Encoding T2
 286   bits<4> dst;
 287   let Inst{7} = 1;
 288   let Inst{6-3} = dst;
 289   let Inst{2-0} = 0b101;
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 //  Control Flow Instructions.
 294 //
 295
 296 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 297   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 298                    [(ARMretflag)]>,
 299                 T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 300     let Inst{6-3} = 0b1110; // Rm = lr
 301     let Inst{2-0} = 0b000;
 302   }
 303
 304   // Alternative return instruction used by vararg functions.
 305   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 306                           IIC_Br, "bx\t$Rm",
 307                           []>,
 308                        T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 309     bits<4> Rm;
 310     let Inst{6-3} = Rm;
 311     let Inst{2-0} = 0b000;
 312   }
 313 }
 314
 315 // Indirect branches
 316 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 317   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 318                   [(brind GPR:$Rm)]>,
 319                T1Special<{1,0,?,?}> {
 320     bits<4> Rm;
 321     let Inst{6-3} = Rm;
 322     let Inst{7}   = 0b1;        // <Rd> = Inst{7:2-0} = pc
 323     let Inst{2-0} = 0b111;
 324   }
 325 }
 326
 327 // FIXME: remove when we have a way to marking a MI with these properties.
 328 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 329     hasExtraDefRegAllocReq = 1 in
 330 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 331                    IIC_iPop_Br,
 332                    "pop${p}\t$regs", []>,
 333                T1Misc<{1,1,0,?,?,?,?}> {
 334   bits<16> regs;
 335   let Inst{8}   = regs{15};
 336   let Inst{7-0} = regs{7-0};
 337 }
 338
 339 let isCall = 1,
 340   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 341           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 342           D16, D17, D18, D19, D20, D21, D22, D23,
 343           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 344   // Also used for Thumb2
 345   def tBL  : TIx2<0b11110, 0b11, 1,
 346                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 347                   "bl\t$func",
 348                   [(ARMtcall tglobaladdr:$func)]>,
 349              Requires<[IsThumb, IsNotDarwin]>;
 350
 351   // ARMv5T and above, also used for Thumb2
 352   def tBLXi : TIx2<0b11110, 0b11, 0,
 353                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 354                    "blx\t$func",
 355                    [(ARMcall tglobaladdr:$func)]>,
 356               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 357
 358   // Also used for Thumb2
 359   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 360                   "blx\t$func",
 361                   [(ARMtcall GPR:$func)]>,
 362               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 363               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 364
 365   // ARMv4T
 366   let isCodeGenOnly = 1 in
 367   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 368                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 369                   "mov\tlr, pc\n\tbx\t$func",
 370                   [(ARMcall_nolink tGPR:$func)]>,
 371             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 372 }
 373
 374 // On Darwin R9 is call-clobbered.
 375 let isCall = 1,
 376   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 377           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 378           D16, D17, D18, D19, D20, D21, D22, D23,
 379           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 380   // Also used for Thumb2
 381   def tBLr9 : TIx2<0b11110, 0b11, 1,
 382                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 383                    "bl\t$func",
 384                    [(ARMtcall tglobaladdr:$func)]>,
 385               Requires<[IsThumb, IsDarwin]>;
 386
 387   // ARMv5T and above, also used for Thumb2
 388   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 389                       (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 390                       "blx\t$func",
 391                       [(ARMcall tglobaladdr:$func)]>,
 392                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 393
 394   // Also used for Thumb2
 395   def tBLXr_r9 : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 396                     "blx\t$func",
 397                     [(ARMtcall GPR:$func)]>,
 398                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 399                  T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24
 400
 401   // ARMv4T
 402   let isCodeGenOnly = 1 in
 403   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 404                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 405                    "mov\tlr, pc\n\tbx\t$func",
 406                    [(ARMcall_nolink tGPR:$func)]>,
 407               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 408 }
 409
 410 let isBranch = 1, isTerminator = 1 in {
 411   let isBarrier = 1 in {
 412     let isPredicable = 1 in
 413     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 414                    "b\t$target", [(br bb:$target)]>,
 415                T1Encoding<{1,1,1,0,0,?}>;
 416
 417   // Far jump
 418   let Defs = [LR] in
 419   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 420                     "bl\t$target",[]>;
 421
 422   let isCodeGenOnly = 1 in
 423   def tBR_JTr : T1JTI<(outs),
 424                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 425                       IIC_Br, "mov\tpc, $target\n\t.align\t2$jt",
 426                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 427                 Encoding16 {
 428     let Inst{15-7} = 0b010001101;
 429     let Inst{2-0} = 0b111;
 430   }
 431   }
 432 }
 433
 434 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 435 // a two-value operand where a dag node expects two operands. :(
 436 let isBranch = 1, isTerminator = 1 in
 437   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 438                  "b$cc\t$target",
 439                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 440              T1Encoding<{1,1,0,1,?,?}>;
 441
 442 // Compare and branch on zero / non-zero
 443 let isBranch = 1, isTerminator = 1 in {
 444   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 445                   "cbz\t$Rn, $target", []>,
 446               T1Misc<{0,0,?,1,?,?,?}> {
 447     bits<6> target;
 448     bits<3> Rn;
 449     let Inst{9}   = target{5};
 450     let Inst{7-3} = target{4-0};
 451     let Inst{2-0} = Rn;
 452   }
 453
 454   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 455                   "cbnz\t$cmp, $target", []>,
 456               T1Misc<{1,0,?,1,?,?,?}> {
 457     bits<6> target;
 458     bits<3> Rn;
 459     let Inst{9}   = target{5};
 460     let Inst{7-3} = target{4-0};
 461     let Inst{2-0} = Rn;
 462   }
 463 }
 464
 465 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 466 // A8.6.16 B: Encoding T1
 467 // If Inst{11-8} == 0b1111 then SEE SVC
 468 let isCall = 1 in
 469 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 470                 "svc", "\t$imm", []>, Encoding16 {
 471   bits<8> imm;
 472   let Inst{15-12} = 0b1101;
 473   let Inst{11-8}  = 0b1111;
 474   let Inst{7-0}   = imm;
 475 }
 476
 477 // A8.6.16 B: Encoding T1
 478 // If Inst{11-8} == 0b1110 then UNDEFINED
 479 let isBarrier = 1, isTerminator = 1 in
 480 def tTRAP : TI<(outs), (ins), IIC_Br,
 481                "trap", [(trap)]>, Encoding16 {
 482   let Inst{15-12} = 0b1101;
 483   let Inst{11-8}  = 0b1110;
 484 }
 485
 486 //===----------------------------------------------------------------------===//
 487 //  Load Store Instructions.
 488 //
 489
 490 let canFoldAsLoad = 1, isReMaterializable = 1 in
 491 def tLDR : T1pI4<(outs tGPR:$Rt), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 492                "ldr", "\t$Rt, $addr",
 493                [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>,
 494            T1LdSt<0b100>;
 495
 496 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 497                "ldr", "\t$dst, $addr",
 498                []>,
 499            T1LdSt4Imm<{1,?,?}>;
 500
 501 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 502                 "ldrb", "\t$dst, $addr",
 503                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 504             T1LdSt<0b110>;
 505 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 506                 "ldrb", "\t$dst, $addr",
 507                 []>,
 508             T1LdSt1Imm<{1,?,?}>;
 509
 510 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 511                 "ldrh", "\t$dst, $addr",
 512                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 513             T1LdSt<0b101>;
 514 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 515                 "ldrh", "\t$dst, $addr",
 516                 []>,
 517             T1LdSt2Imm<{1,?,?}>;
 518
 519 let AddedComplexity = 10 in
 520 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 521                  "ldrsb", "\t$dst, $addr",
 522                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 523              T1LdSt<0b011>;
 524
 525 let AddedComplexity = 10 in
 526 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 527                  "ldrsh", "\t$dst, $addr",
 528                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 529              T1LdSt<0b111>;
 530
 531 let canFoldAsLoad = 1 in
 532 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 533                   "ldr", "\t$dst, $addr",
 534                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 535               T1LdStSP<{1,?,?}>;
 536
 537 // Special instruction for restore. It cannot clobber condition register
 538 // when it's expanded by eliminateCallFramePseudoInstr().
 539 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 540 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 541                     "ldr", "\t$dst, $addr", []>,
 542                T1LdStSP<{1,?,?}>;
 543
 544 // Load tconstpool
 545 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 546 let canFoldAsLoad = 1, isReMaterializable = 1 in
 547 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 548                   "ldr", ".n\t$dst, $addr",
 549                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 550               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 551
 552 // Special LDR for loads from non-pc-relative constpools.
 553 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 554     isReMaterializable = 1 in
 555 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 556                   "ldr", "\t$dst, $addr", []>,
 557               T1LdStSP<{1,?,?}>;
 558
 559 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 560                "str", "\t$src, $addr",
 561                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 562            T1LdSt<0b000>;
 563 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 564                "str", "\t$src, $addr",
 565                []>,
 566            T1LdSt4Imm<{0,?,?}>;
 567
 568 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 569                  "strb", "\t$src, $addr",
 570                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 571             T1LdSt<0b010>;
 572 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 573                  "strb", "\t$src, $addr",
 574                  []>,
 575             T1LdSt1Imm<{0,?,?}>;
 576
 577 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 578                  "strh", "\t$src, $addr",
 579                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 580             T1LdSt<0b001>;
 581 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 582                  "strh", "\t$src, $addr",
 583                  []>,
 584             T1LdSt2Imm<{0,?,?}>;
 585
 586 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 587                    "str", "\t$src, $addr",
 588                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 589               T1LdStSP<{0,?,?}>;
 590
 591 let mayStore = 1, neverHasSideEffects = 1 in {
 592 // Special instruction for spill. It cannot clobber condition register
 593 // when it's expanded by eliminateCallFramePseudoInstr().
 594 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 595                   "str", "\t$src, $addr", []>,
 596              T1LdStSP<{0,?,?}>;
 597 }
 598
 599 //===----------------------------------------------------------------------===//
 600 //  Load / store multiple Instructions.
 601 //
 602
 603 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 604                            InstrItinClass itin_upd, bits<6> T1Enc,
 605                            bit L_bit> {
 606   def IA :
 607     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 608         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 609        T1Encoding<T1Enc> {
 610     bits<3> Rn;
 611     bits<8> regs;
 612     let Inst{10-8} = Rn;
 613     let Inst{7-0}  = regs;
 614   }
 615   def IA_UPD :
 616     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 617          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 618         T1Encoding<T1Enc> {
 619     bits<3> Rn;
 620     bits<8> regs;
 621     let Inst{10-8} = Rn;
 622     let Inst{7-0}  = regs;
 623   }
 624 }
 625
 626 // These require base address to be written back or one of the loaded regs.
 627 let neverHasSideEffects = 1 in {
 628
 629 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 630 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 631                             {1,1,0,0,1,?}, 1>;
 632
 633 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 634 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 635                             {1,1,0,0,0,?}, 0>;
 636
 637 } // neverHasSideEffects
 638
 639 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 640 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 641                IIC_iPop,
 642                "pop${p}\t$regs", []>,
 643            T1Misc<{1,1,0,?,?,?,?}> {
 644   bits<16> regs;
 645   let Inst{8}   = regs{15};
 646   let Inst{7-0} = regs{7-0};
 647 }
 648
 649 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 650 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 651                 IIC_iStore_m,
 652                 "push${p}\t$regs", []>,
 653             T1Misc<{0,1,0,?,?,?,?}> {
 654   bits<16> regs;
 655   let Inst{8}   = regs{14};
 656   let Inst{7-0} = regs{7-0};
 657 }
 658
 659 //===----------------------------------------------------------------------===//
 660 //  Arithmetic Instructions.
 661 //
 662
 663 // Add with carry register
 664 let isCommutable = 1, Uses = [CPSR] in
 665 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 666                  "adc", "\t$dst, $rhs",
 667                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 668            T1DataProcessing<0b0101> {
 669   // A8.6.2
 670   bits<3> lhs;
 671   bits<3> rhs;
 672   let Inst{5-3} = lhs;
 673   let Inst{2-0} = rhs;
 674 }
 675
 676 // Add immediate
 677 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 678                    "add", "\t$Rd, $Rn, $imm3",
 679                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 680              T1General<0b01110> {
 681   // A8.6.4 T1
 682   bits<3> Rd;
 683   bits<3> Rn;
 684   bits<3> imm3;
 685   let Inst{8-6} = imm3;
 686   let Inst{5-3} = Rn;
 687   let Inst{2-0} = Rd;
 688 }
 689
 690 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 691                    "add", "\t$dst, $rhs",
 692                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 693              T1General<{1,1,0,?,?}> {
 694   // A8.6.4 T2
 695   bits<3> lhs;
 696   bits<8> rhs;
 697   let Inst{10-8} = lhs;
 698   let Inst{7-0}  = rhs;
 699 }
 700
 701 // Add register
 702 let isCommutable = 1 in
 703 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 704                    "add", "\t$Rd, $Rn, $Rm",
 705                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 706              T1General<0b01100> {
 707   // A8.6.6 T1
 708   bits<3> Rm;
 709   bits<3> Rn;
 710   bits<3> Rd;
 711   let Inst{8-6} = Rm;
 712   let Inst{5-3} = Rn;
 713   let Inst{2-0} = Rd;
 714 }
 715
 716 let neverHasSideEffects = 1 in
 717 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 718                      "add", "\t$dst, $rhs", []>,
 719                T1Special<{0,0,?,?}> {
 720   // A8.6.6 T2
 721   bits<4> dst;
 722   bits<4> rhs;
 723   let Inst{6-3} = rhs;
 724   let Inst{7}   = dst{3};
 725   let Inst{2-0} = dst{2-0};
 726 }
 727
 728 // AND register
 729 let isCommutable = 1 in
 730 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 731                  "and", "\t$dst, $rhs",
 732                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 733            T1DataProcessing<0b0000> {
 734   // A8.6.12
 735   bits<3> rhs;
 736   bits<3> dst;
 737   let Inst{5-3} = rhs;
 738   let Inst{2-0} = dst;
 739 }
 740
 741 // ASR immediate
 742 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 743                   "asr", "\t$Rd, $Rm, $imm5",
 744                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 745              T1General<{0,1,0,?,?}> {
 746   // A8.6.14
 747   bits<3> Rd;
 748   bits<3> Rm;
 749   bits<5> imm5;
 750   let Inst{10-6} = imm5;
 751   let Inst{5-3}  = Rm;
 752   let Inst{2-0}  = Rd;
 753 }
 754
 755 // ASR register
 756 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 757                    "asr", "\t$dst, $rhs",
 758                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 759              T1DataProcessing<0b0100> {
 760   // A8.6.15
 761   bits<3> rhs;
 762   bits<3> dst;
 763   let Inst{5-3} = rhs;
 764   let Inst{2-0} = dst;
 765 }
 766
 767 // BIC register
 768 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 769                  "bic", "\t$dst, $rhs",
 770                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 771            T1DataProcessing<0b1110>;
 772
 773 // CMN register
 774 let isCompare = 1, Defs = [CPSR] in {
 775 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 776 //       Compare-to-zero still works out, just not the relationals
 777 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 778 //                "cmn", "\t$lhs, $rhs",
 779 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 780 //           T1DataProcessing<0b1011>;
 781 def tCMNz : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 782                  "cmn", "\t$lhs, $rhs",
 783                  [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>,
 784             T1DataProcessing<0b1011>;
 785 }
 786
 787 // CMP immediate
 788 let isCompare = 1, Defs = [CPSR] in {
 789 def tCMPi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 790                   "cmp", "\t$lhs, $rhs",
 791                   [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>,
 792              T1General<{1,0,1,?,?}>;
 793 def tCMPzi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 794                   "cmp", "\t$lhs, $rhs",
 795                   [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>,
 796               T1General<{1,0,1,?,?}>;
 797 }
 798
 799 // CMP register
 800 let isCompare = 1, Defs = [CPSR] in {
 801 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 802                  "cmp", "\t$Rn, $Rm",
 803                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 804             T1DataProcessing<0b1010> {
 805   bits<3> Rm;
 806   bits<3> Rn;
 807
 808   let Inst{5-3} = Rm;
 809   let Inst{2-0} = Rn;
 810 }
 811
 812 def tCMPzr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 813                   "cmp", "\t$lhs, $rhs",
 814                   [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>,
 815              T1DataProcessing<0b1010>;
 816
 817 def tCMPhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 818                    "cmp", "\t$lhs, $rhs", []>,
 819               T1Special<{0,1,?,?}>;
 820 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 821                     "cmp", "\t$lhs, $rhs", []>,
 822                T1Special<{0,1,?,?}>;
 823 }
 824
 825
 826 // XOR register
 827 let isCommutable = 1 in
 828 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 829                  "eor", "\t$dst, $rhs",
 830                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 831            T1DataProcessing<0b0001>;
 832
 833 // LSL immediate
 834 def tLSLri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 835                   "lsl", "\t$dst, $lhs, $rhs",
 836                   [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>,
 837              T1General<{0,0,0,?,?}>;
 838
 839 // LSL register
 840 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 841                    "lsl", "\t$dst, $rhs",
 842                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 843              T1DataProcessing<0b0010>;
 844
 845 // LSR immediate
 846 def tLSRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 847                   "lsr", "\t$dst, $lhs, $rhs",
 848                   [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>,
 849              T1General<{0,0,1,?,?}>;
 850
 851 // LSR register
 852 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 853                    "lsr", "\t$dst, $rhs",
 854                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 855              T1DataProcessing<0b0011>;
 856
 857 // move register
 858 let isMoveImm = 1 in
 859 def tMOVi8 : T1sI<(outs tGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
 860                   "mov", "\t$dst, $src",
 861                   [(set tGPR:$dst, imm0_255:$src)]>,
 862              T1General<{1,0,0,?,?}>;
 863
 864 // TODO: A7-73: MOV(2) - mov setting flag.
 865
 866
 867 let neverHasSideEffects = 1 in {
 868 // FIXME: Make this predicable.
 869 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 870                       "mov\t$dst, $src", []>,
 871                   T1Special<0b1000>;
 872 let Defs = [CPSR] in
 873 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 874                        "movs\t$dst, $src", []>, Encoding16 {
 875   let Inst{15-6} = 0b0000000000;
 876 }
 877
 878 // FIXME: Make these predicable.
 879 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 880                        "mov\t$dst, $src", []>,
 881                    T1Special<{1,0,0,?}>;
 882 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 883                        "mov\t$dst, $src", []>,
 884                    T1Special<{1,0,?,0}>;
 885 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 886                        "mov\t$dst, $src", []>,
 887                    T1Special<{1,0,?,?}>;
 888 } // neverHasSideEffects
 889
 890 // multiply register
 891 let isCommutable = 1 in
 892 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 893                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 894                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 895            T1DataProcessing<0b1101>;
 896
 897 // move inverse register
 898 def tMVN : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMVNr,
 899                 "mvn", "\t$dst, $src",
 900                 [(set tGPR:$dst, (not tGPR:$src))]>,
 901            T1DataProcessing<0b1111>;
 902
 903 // bitwise or register
 904 let isCommutable = 1 in
 905 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
 906                  "orr", "\t$dst, $rhs",
 907                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
 908            T1DataProcessing<0b1100>;
 909
 910 // swaps
 911 def tREV : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 912                 "rev", "\t$dst, $src",
 913                 [(set tGPR:$dst, (bswap tGPR:$src))]>,
 914                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
 915            T1Misc<{1,0,1,0,0,0,?}>;
 916
 917 def tREV16 : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 918                   "rev16", "\t$dst, $src",
 919              [(set tGPR:$dst,
 920                    (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 921                        (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 922                            (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 923                                (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 924                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
 925              T1Misc<{1,0,1,0,0,1,?}>;
 926
 927 def tREVSH : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 928                   "revsh", "\t$dst, $src",
 929                   [(set tGPR:$dst,
 930                         (sext_inreg
 931                           (or (srl (and tGPR:$src, 0xFF00), (i32 8)),
 932                               (shl tGPR:$src, (i32 8))), i16))]>,
 933                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 934              T1Misc<{1,0,1,0,1,1,?}>;
 935
 936 // rotate right register
 937 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 938                  "ror", "\t$dst, $rhs",
 939                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
 940            T1DataProcessing<0b0111>;
 941
 942 // negate register
 943 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
 944                 "rsb", "\t$dst, $src, #0",
 945                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
 946            T1DataProcessing<0b1001>;
 947
 948 // Subtract with carry register
 949 let Uses = [CPSR] in
 950 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 951                  "sbc", "\t$dst, $rhs",
 952                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
 953            T1DataProcessing<0b0110>;
 954
 955 // Subtract immediate
 956 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 957                   "sub", "\t$dst, $lhs, $rhs",
 958                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
 959              T1General<0b01111>;
 960
 961 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 962                    "sub", "\t$dst, $rhs",
 963                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
 964              T1General<{1,1,1,?,?}>;
 965
 966 // subtract register
 967 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 968                   "sub", "\t$dst, $lhs, $rhs",
 969                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
 970              T1General<0b01101>;
 971
 972 // TODO: A7-96: STMIA - store multiple.
 973
 974 // sign-extend byte
 975 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 976                   "sxtb", "\t$dst, $src",
 977                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 978                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 979              T1Misc<{0,0,1,0,0,1,?}>;
 980
 981 // sign-extend short
 982 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 983                   "sxth", "\t$dst, $src",
 984                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 985                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
 986              T1Misc<{0,0,1,0,0,0,?}>;
 987
 988 // test
 989 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
 990 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iTSTr,
 991                  "tst", "\t$lhs, $rhs",
 992                  [(ARMcmpZ (and_su tGPR:$lhs, tGPR:$rhs), 0)]>,
 993             T1DataProcessing<0b1000>;
 994
 995 // zero-extend byte
 996 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 997                   "uxtb", "\t$dst, $src",
 998                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 999                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1000              T1Misc<{0,0,1,0,1,1,?}>;
1001
1002 // zero-extend short
1003 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
1004                   "uxth", "\t$dst, $src",
1005                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
1006                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1007              T1Misc<{0,0,1,0,1,0,?}>;
1008
1009
1010 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1011 // Expanded after instruction selection into a branch sequence.
1012 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1013   def tMOVCCr_pseudo :
1014   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1015               NoItinerary,
1016              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1017
1018
1019 // 16-bit movcc in IT blocks for Thumb2.
1020 let neverHasSideEffects = 1 in {
1021 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1022                     "mov", "\t$dst, $rhs", []>,
1023               T1Special<{1,0,?,?}>;
1024
1025 let isMoveImm = 1 in
1026 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1027                     "mov", "\t$dst, $rhs", []>,
1028               T1General<{1,0,0,?,?}>;
1029 } // neverHasSideEffects
1030
1031 // tLEApcrel - Load a pc-relative address into a register without offending the
1032 // assembler.
1033 let neverHasSideEffects = 1 in {
1034 let isReMaterializable = 1 in
1035 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
1036                     "adr$p\t$dst, #$label", []>,
1037                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1038
1039 } // neverHasSideEffects
1040 def tLEApcrelJT : T1I<(outs tGPR:$dst),
1041                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1042                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
1043                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1044
1045 //===----------------------------------------------------------------------===//
1046 // TLS Instructions
1047 //
1048
1049 // __aeabi_read_tp preserves the registers r1-r3.
1050 let isCall = 1,
1051   Defs = [R0, LR] in {
1052   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1053                      "bl\t__aeabi_read_tp",
1054                      [(set R0, ARMthread_pointer)]>;
1055 }
1056
1057 // SJLJ Exception handling intrinsics
1058 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1059 //   address and save #0 in R0 for the non-longjmp case.
1060 //   Since by its nature we may be coming from some other function to get
1061 //   here, and we're using the stack frame for the containing function to
1062 //   save/restore registers, we can't keep anything live in regs across
1063 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1064 //   when we get here from a longjmp(). We force everthing out of registers
1065 //   except for our own input by listing the relevant registers in Defs. By
1066 //   doing so, we also cause the prologue/epilogue code to actively preserve
1067 //   all of the callee-saved resgisters, which is exactly what we want.
1068 //   $val is a scratch register for our use.
1069 let Defs =
1070   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
1071    isBarrier = 1, isCodeGenOnly = 1 in {
1072   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1073                               AddrModeNone, SizeSpecial, NoItinerary, "", "",
1074                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1075 }
1076
1077 // FIXME: Non-Darwin version(s)
1078 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1079     Defs = [ R7, LR, SP ] in {
1080 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1081                              AddrModeNone, SizeSpecial, IndexModeNone,
1082                              Pseudo, NoItinerary, "", "",
1083                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1084                                 Requires<[IsThumb, IsDarwin]>;
1085 }
1086
1087 //===----------------------------------------------------------------------===//
1088 // Non-Instruction Patterns
1089 //
1090
1091 // Add with carry
1092 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1093             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1094 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1095             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1096 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1097             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1098
1099 // Subtract with carry
1100 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1101             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1102 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1103             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1104 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1105             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1106
1107 // ConstantPool, GlobalAddress
1108 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1109 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1110
1111 // JumpTable
1112 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1113             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1114
1115 // Direct calls
1116 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1117       Requires<[IsThumb, IsNotDarwin]>;
1118 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1119       Requires<[IsThumb, IsDarwin]>;
1120
1121 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1122       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1123 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1124       Requires<[IsThumb, HasV5T, IsDarwin]>;
1125
1126 // Indirect calls to ARM routines
1127 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1128       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1129 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1130       Requires<[IsThumb, HasV5T, IsDarwin]>;
1131
1132 // zextload i1 -> zextload i8
1133 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1134             (tLDRB t_addrmode_s1:$addr)>;
1135
1136 // extload -> zextload
1137 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1138 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1139 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1140
1141 // If it's impossible to use [r,r] address mode for sextload, select to
1142 // ldr{b|h} + sxt{b|h} instead.
1143 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1144             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1145       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1146 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1147             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1148       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1149
1150 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1151             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1152 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1153             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1154
1155 // Large immediate handling.
1156
1157 // Two piece imms.
1158 def : T1Pat<(i32 thumb_immshifted:$src),
1159             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1160                     (thumb_immshifted_shamt imm:$src))>;
1161
1162 def : T1Pat<(i32 imm0_255_comp:$src),
1163             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1164
1165 // Pseudo instruction that combines ldr from constpool and add pc. This should
1166 // be expanded into two instructions late to allow if-conversion and
1167 // scheduling.
1168 let isReMaterializable = 1 in
1169 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1170                    NoItinerary,
1171                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1172                                            imm:$cp))]>,
1173                Requires<[IsThumb, IsThumb1Only]>;