lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  20
  21 // TI - Thumb instruction.
  22
  23 // ThumbPat - Same as Pat<>, but requires that the compiler be in Thumb mode.
  24 class ThumbPat<dag pattern, dag result> : Pat<pattern, result> {
  25   list<Predicate> Predicates = [IsThumb];
  26 }
  27
  28 class ThumbV5Pat<dag pattern, dag result> : Pat<pattern, result> {
  29   list<Predicate> Predicates = [IsThumb, HasV5T];
  30 }
  31
  32 class ThumbI<dag ops, AddrMode am, SizeFlagVal sz,
  33              string asm, string cstr, list<dag> pattern>
  34   // FIXME: Set all opcodes to 0 for now.
  35   : InstARM<0, am, sz, IndexModeNone, cstr> {
  36   let clobbersPred = 1;
  37   let OperandList = ops;
  38   let AsmString   = asm;
  39   let Pattern = pattern;
  40   list<Predicate> Predicates = [IsThumb];
  41 }
  42
  43 class TI<dag ops, string asm, list<dag> pattern>
  44   : ThumbI<ops, AddrModeNone, Size2Bytes, asm, "", pattern>;
  45 class TI1<dag ops, string asm, list<dag> pattern>
  46   : ThumbI<ops, AddrModeT1, Size2Bytes, asm, "", pattern>;
  47 class TI2<dag ops, string asm, list<dag> pattern>
  48   : ThumbI<ops, AddrModeT2, Size2Bytes, asm, "", pattern>;
  49 class TI4<dag ops, string asm, list<dag> pattern>
  50   : ThumbI<ops, AddrModeT4, Size2Bytes, asm, "", pattern>;
  51 class TIs<dag ops, string asm, list<dag> pattern>
  52   : ThumbI<ops, AddrModeTs, Size2Bytes, asm, "", pattern>;
  53
  54 // Two-address instructions
  55 class TIt<dag ops, string asm, list<dag> pattern>
  56   : ThumbI<ops, AddrModeNone, Size2Bytes, asm, "$lhs = $dst", pattern>;
  57
  58 // BL, BLX(1) are translated by assembler into two instructions
  59 class TIx2<dag ops, string asm, list<dag> pattern>
  60   : ThumbI<ops, AddrModeNone, Size4Bytes, asm, "", pattern>;
  61
  62 // BR_JT instructions
  63 class TJTI<dag ops, string asm, list<dag> pattern>
  64   : ThumbI<ops, AddrModeNone, SizeSpecial, asm, "", pattern>;
  65
  66 def imm_neg_XFORM : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant(-(int)N->getValue(), MVT::i32);
  68 }]>;
  69 def imm_comp_XFORM : SDNodeXForm<imm, [{
  70   return CurDAG->getTargetConstant(~((uint32_t)N->getValue()), MVT::i32);
  71 }]>;
  72
  73
  74 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  75 def imm0_7 : PatLeaf<(i32 imm), [{
  76   return (uint32_t)N->getValue() < 8;
  77 }]>;
  78 def imm0_7_neg : PatLeaf<(i32 imm), [{
  79   return (uint32_t)-N->getValue() < 8;
  80 }], imm_neg_XFORM>;
  81
  82 def imm0_255 : PatLeaf<(i32 imm), [{
  83   return (uint32_t)N->getValue() < 256;
  84 }]>;
  85 def imm0_255_comp : PatLeaf<(i32 imm), [{
  86   return ~((uint32_t)N->getValue()) < 256;
  87 }]>;
  88
  89 def imm8_255 : PatLeaf<(i32 imm), [{
  90   return (uint32_t)N->getValue() >= 8 && (uint32_t)N->getValue() < 256;
  91 }]>;
  92 def imm8_255_neg : PatLeaf<(i32 imm), [{
  93   unsigned Val = -N->getValue();
  94   return Val >= 8 && Val < 256;
  95 }], imm_neg_XFORM>;
  96
  97 // Break imm's up into two pieces: an immediate + a left shift.
  98 // This uses thumb_immshifted to match and thumb_immshifted_val and
  99 // thumb_immshifted_shamt to get the val/shift pieces.
 100 def thumb_immshifted : PatLeaf<(imm), [{
 101   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getValue());
 102 }]>;
 103
 104 def thumb_immshifted_val : SDNodeXForm<imm, [{
 105   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getValue());
 106   return CurDAG->getTargetConstant(V, MVT::i32);
 107 }]>;
 108
 109 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
 110   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getValue());
 111   return CurDAG->getTargetConstant(V, MVT::i32);
 112 }]>;
 113
 114 // Define Thumb specific addressing modes.
 115
 116 // t_addrmode_rr := reg + reg
 117 //
 118 def t_addrmode_rr : Operand<i32>,
 119                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 120   let PrintMethod = "printThumbAddrModeRROperand";
 121   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg);
 122 }
 123
 124 // t_addrmode_s4 := reg + reg
 125 //                  reg + imm5 * 4
 126 //
 127 def t_addrmode_s4 : Operand<i32>,
 128                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
 129   let PrintMethod = "printThumbAddrModeS4Operand";
 130   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 131 }
 132
 133 // t_addrmode_s2 := reg + reg
 134 //                  reg + imm5 * 2
 135 //
 136 def t_addrmode_s2 : Operand<i32>,
 137                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 138   let PrintMethod = "printThumbAddrModeS2Operand";
 139   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 140 }
 141
 142 // t_addrmode_s1 := reg + reg
 143 //                  reg + imm5
 144 //
 145 def t_addrmode_s1 : Operand<i32>,
 146                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 147   let PrintMethod = "printThumbAddrModeS1Operand";
 148   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 149 }
 150
 151 // t_addrmode_sp := sp + imm8 * 4
 152 //
 153 def t_addrmode_sp : Operand<i32>,
 154                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 155   let PrintMethod = "printThumbAddrModeSPOperand";
 156   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 157 }
 158
 159 //===----------------------------------------------------------------------===//
 160 //  Miscellaneous Instructions.
 161 //
 162
 163 def tADJCALLSTACKUP :
 164 PseudoInst<(ops i32imm:$amt),
 165            "@ tADJCALLSTACKUP $amt",
 166            [(ARMcallseq_end imm:$amt)]>, Imp<[SP],[SP]>, Requires<[IsThumb]>;
 167
 168 def tADJCALLSTACKDOWN :
 169 PseudoInst<(ops i32imm:$amt),
 170            "@ tADJCALLSTACKDOWN $amt",
 171            [(ARMcallseq_start imm:$amt)]>, Imp<[SP],[SP]>, Requires<[IsThumb]>;
 172
 173 let isNotDuplicable = 1 in
 174 def tPICADD : TIt<(ops GPR:$dst, GPR:$lhs, pclabel:$cp),
 175                   "$cp:\n\tadd $dst, pc",
 176                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>;
 177
 178 //===----------------------------------------------------------------------===//
 179 //  Control Flow Instructions.
 180 //
 181
 182 let isReturn = 1, isTerminator = 1 in {
 183   def tBX_RET : TI<(ops), "bx lr", [(ARMretflag)]>;
 184   // Alternative return instruction used by vararg functions.
 185   def tBX_RET_vararg : TI<(ops GPR:$dst), "bx $dst", []>;
 186 }
 187
 188 // FIXME: remove when we have a way to marking a MI with these properties.
 189 let isLoad = 1, isReturn = 1, isTerminator = 1 in
 190 def tPOP_RET : TI<(ops reglist:$dst1, variable_ops),
 191                    "pop $dst1", []>;
 192
 193 let isCall = 1, noResults = 1,
 194   Defs = [R0, R1, R2, R3, LR,
 195           D0, D1, D2, D3, D4, D5, D6, D7] in {
 196   def tBL  : TIx2<(ops i32imm:$func, variable_ops),
 197                    "bl ${func:call}",
 198                    [(ARMtcall tglobaladdr:$func)]>;
 199   // ARMv5T and above
 200   def tBLXi : TIx2<(ops i32imm:$func, variable_ops),
 201                     "blx ${func:call}",
 202                     [(ARMcall tglobaladdr:$func)]>, Requires<[HasV5T]>;
 203   def tBLXr : TI<(ops GPR:$dst, variable_ops),
 204                   "blx $dst",
 205                   [(ARMtcall GPR:$dst)]>, Requires<[HasV5T]>;
 206   // ARMv4T
 207   def tBX : TIx2<(ops GPR:$dst, variable_ops),
 208                   "cpy lr, pc\n\tbx $dst",
 209                   [(ARMcall_nolink GPR:$dst)]>;
 210 }
 211
 212 let isBranch = 1, isTerminator = 1, noResults = 1 in {
 213   let isBarrier = 1 in {
 214     let isPredicable = 1 in
 215     def tB   : TI<(ops brtarget:$dst), "b $dst", [(br bb:$dst)]>;
 216
 217   // Far jump
 218   def tBfar  : TIx2<(ops brtarget:$dst), "bl $dst\t@ far jump", []>;
 219
 220   def tBR_JTr : TJTI<(ops GPR:$dst, jtblock_operand:$jt, i32imm:$id),
 221                      "cpy pc, $dst \n\t.align\t2\n$jt",
 222                      [(ARMbrjt GPR:$dst, tjumptable:$jt, imm:$id)]>;
 223   }
 224 }
 225
 226 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 227 // a two-value operand where a dag node expects two operands. :(
 228 let isBranch = 1, isTerminator = 1, noResults = 1 in
 229   def tBcc : TI<(ops brtarget:$dst, pred:$cc), "b$cc $dst",
 230                  [/*(ARMbrcond bb:$dst, imm:$cc)*/]>;
 231
 232 //===----------------------------------------------------------------------===//
 233 //  Load Store Instructions.
 234 //
 235
 236 let isLoad = 1 in {
 237 def tLDR : TI4<(ops GPR:$dst, t_addrmode_s4:$addr),
 238                "ldr $dst, $addr",
 239                [(set GPR:$dst, (load t_addrmode_s4:$addr))]>;
 240
 241 def tLDRB : TI1<(ops GPR:$dst, t_addrmode_s1:$addr),
 242                 "ldrb $dst, $addr",
 243                 [(set GPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>;
 244
 245 def tLDRH : TI2<(ops GPR:$dst, t_addrmode_s2:$addr),
 246                 "ldrh $dst, $addr",
 247                 [(set GPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 248
 249 def tLDRSB : TI1<(ops GPR:$dst, t_addrmode_rr:$addr),
 250                  "ldrsb $dst, $addr",
 251                  [(set GPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 252
 253 def tLDRSH : TI2<(ops GPR:$dst, t_addrmode_rr:$addr),
 254                  "ldrsh $dst, $addr",
 255                  [(set GPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 256
 257 def tLDRspi : TIs<(ops GPR:$dst, t_addrmode_sp:$addr),
 258                   "ldr $dst, $addr",
 259                   [(set GPR:$dst, (load t_addrmode_sp:$addr))]>;
 260
 261 // Special instruction for restore. It cannot clobber condition register
 262 // when it's expanded by eliminateCallFramePseudoInstr().
 263 def tRestore : TIs<(ops GPR:$dst, t_addrmode_sp:$addr),
 264                     "ldr $dst, $addr", []>;
 265
 266 // Load tconstpool
 267 def tLDRpci : TIs<(ops GPR:$dst, i32imm:$addr),
 268                   "ldr $dst, $addr",
 269                   [(set GPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>;
 270
 271 // Special LDR for loads from non-pc-relative constpools.
 272 let isReMaterializable = 1 in
 273 def tLDRcp  : TIs<(ops GPR:$dst, i32imm:$addr),
 274                   "ldr $dst, $addr", []>;
 275 } // isLoad
 276
 277 let isStore = 1 in {
 278 def tSTR : TI4<(ops GPR:$src, t_addrmode_s4:$addr),
 279                "str $src, $addr",
 280                [(store GPR:$src, t_addrmode_s4:$addr)]>;
 281
 282 def tSTRB : TI1<(ops GPR:$src, t_addrmode_s1:$addr),
 283                  "strb $src, $addr",
 284                  [(truncstorei8 GPR:$src, t_addrmode_s1:$addr)]>;
 285
 286 def tSTRH : TI2<(ops GPR:$src, t_addrmode_s2:$addr),
 287                  "strh $src, $addr",
 288                  [(truncstorei16 GPR:$src, t_addrmode_s2:$addr)]>;
 289
 290 def tSTRspi : TIs<(ops GPR:$src, t_addrmode_sp:$addr),
 291                    "str $src, $addr",
 292                    [(store GPR:$src, t_addrmode_sp:$addr)]>;
 293
 294 // Special instruction for spill. It cannot clobber condition register
 295 // when it's expanded by eliminateCallFramePseudoInstr().
 296 def tSpill : TIs<(ops GPR:$src, t_addrmode_sp:$addr),
 297                   "str $src, $addr", []>;
 298 }
 299
 300 //===----------------------------------------------------------------------===//
 301 //  Load / store multiple Instructions.
 302 //
 303
 304 // TODO: A7-44: LDMIA - load multiple
 305
 306 let isLoad = 1 in
 307 def tPOP : TI<(ops reglist:$dst1, variable_ops),
 308                "pop $dst1", []>;
 309
 310 let isStore = 1 in
 311 def tPUSH : TI<(ops reglist:$src1, variable_ops),
 312                 "push $src1", []>;
 313
 314 //===----------------------------------------------------------------------===//
 315 //  Arithmetic Instructions.
 316 //
 317
 318 // Add with carry
 319 def tADC : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 320                "adc $dst, $rhs",
 321                [(set GPR:$dst, (adde GPR:$lhs, GPR:$rhs))]>;
 322
 323 def tADDS : TI<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 324                "add $dst, $lhs, $rhs",
 325                [(set GPR:$dst, (addc GPR:$lhs, GPR:$rhs))]>;
 326
 327
 328 def tADDi3 : TI<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 329                 "add $dst, $lhs, $rhs",
 330                 [(set GPR:$dst, (add GPR:$lhs, imm0_7:$rhs))]>;
 331
 332 def tADDi8 : TIt<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 333                  "add $dst, $rhs",
 334                  [(set GPR:$dst, (add GPR:$lhs, imm8_255:$rhs))]>;
 335
 336 def tADDrr : TI<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 337                 "add $dst, $lhs, $rhs",
 338                 [(set GPR:$dst, (add GPR:$lhs, GPR:$rhs))]>;
 339
 340 def tADDhirr : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 341                    "add $dst, $rhs", []>;
 342
 343 def tADDrPCi : TI<(ops GPR:$dst, i32imm:$rhs),
 344                   "add $dst, pc, $rhs * 4", []>;
 345 def tADDrSPi : TI<(ops GPR:$dst, GPR:$sp, i32imm:$rhs),
 346                   "add $dst, $sp, $rhs * 4", []>;
 347 def tADDspi : TIt<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 348                   "add $dst, $rhs * 4", []>;
 349
 350 def tAND : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 351                 "and $dst, $rhs",
 352                 [(set GPR:$dst, (and GPR:$lhs, GPR:$rhs))]>;
 353
 354 def tASRri : TI<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 355                 "asr $dst, $lhs, $rhs",
 356                 [(set GPR:$dst, (sra GPR:$lhs, imm:$rhs))]>;
 357
 358 def tASRrr : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 359                  "asr $dst, $rhs",
 360                  [(set GPR:$dst, (sra GPR:$lhs, GPR:$rhs))]>;
 361
 362 def tBIC : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 363                "bic $dst, $rhs",
 364                [(set GPR:$dst, (and GPR:$lhs, (not GPR:$rhs)))]>;
 365
 366
 367 def tCMN : TI<(ops GPR:$lhs, GPR:$rhs),
 368               "cmn $lhs, $rhs",
 369               [(ARMcmp GPR:$lhs, (ineg GPR:$rhs))]>;
 370
 371 def tCMPi8 : TI<(ops GPR:$lhs, i32imm:$rhs),
 372                "cmp $lhs, $rhs",
 373                [(ARMcmp GPR:$lhs, imm0_255:$rhs)]>;
 374
 375 def tCMPr : TI<(ops GPR:$lhs, GPR:$rhs),
 376                "cmp $lhs, $rhs",
 377                [(ARMcmp GPR:$lhs, GPR:$rhs)]>;
 378
 379 def tTST  : TI<(ops GPR:$lhs, GPR:$rhs),
 380                "tst $lhs, $rhs",
 381                [(ARMcmpNZ (and GPR:$lhs, GPR:$rhs), 0)]>;
 382
 383 def tCMNNZ : TI<(ops GPR:$lhs, GPR:$rhs),
 384                 "cmn $lhs, $rhs",
 385                 [(ARMcmpNZ GPR:$lhs, (ineg GPR:$rhs))]>;
 386
 387 def tCMPNZi8 : TI<(ops GPR:$lhs, i32imm:$rhs),
 388                  "cmp $lhs, $rhs",
 389                  [(ARMcmpNZ GPR:$lhs, imm0_255:$rhs)]>;
 390
 391 def tCMPNZr : TI<(ops GPR:$lhs, GPR:$rhs),
 392                  "cmp $lhs, $rhs",
 393                  [(ARMcmpNZ GPR:$lhs, GPR:$rhs)]>;
 394
 395 // TODO: A7-37: CMP(3) - cmp hi regs
 396
 397 def tEOR : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 398                "eor $dst, $rhs",
 399                [(set GPR:$dst, (xor GPR:$lhs, GPR:$rhs))]>;
 400
 401 def tLSLri : TI<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 402                 "lsl $dst, $lhs, $rhs",
 403                 [(set GPR:$dst, (shl GPR:$lhs, imm:$rhs))]>;
 404
 405 def tLSLrr : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 406                  "lsl $dst, $rhs",
 407                  [(set GPR:$dst, (shl GPR:$lhs, GPR:$rhs))]>;
 408
 409 def tLSRri : TI<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 410                 "lsr $dst, $lhs, $rhs",
 411                 [(set GPR:$dst, (srl GPR:$lhs, imm:$rhs))]>;
 412
 413 def tLSRrr : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 414                  "lsr $dst, $rhs",
 415                  [(set GPR:$dst, (srl GPR:$lhs, GPR:$rhs))]>;
 416
 417 // FIXME: This is not rematerializable because mov changes the condition code.
 418 def tMOVi8 : TI<(ops GPR:$dst, i32imm:$src),
 419                  "mov $dst, $src",
 420                  [(set GPR:$dst, imm0_255:$src)]>;
 421
 422 // TODO: A7-73: MOV(2) - mov setting flag.
 423
 424
 425 // Note: MOV(2) of two low regs updates the flags, so we emit this as 'cpy',
 426 // which is MOV(3).  This also supports high registers.
 427 def tMOVr  : TI<(ops GPR:$dst, GPR:$src),
 428                  "cpy $dst, $src", []>;
 429
 430 def tMUL : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 431                "mul $dst, $rhs",
 432                [(set GPR:$dst, (mul GPR:$lhs, GPR:$rhs))]>;
 433
 434 def tMVN : TI<(ops GPR:$dst, GPR:$src),
 435               "mvn $dst, $src",
 436               [(set GPR:$dst, (not GPR:$src))]>;
 437
 438 def tNEG : TI<(ops GPR:$dst, GPR:$src),
 439               "neg $dst, $src",
 440               [(set GPR:$dst, (ineg GPR:$src))]>;
 441
 442 def tORR : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 443                "orr $dst, $rhs",
 444                [(set GPR:$dst, (or GPR:$lhs, GPR:$rhs))]>;
 445
 446
 447 def tREV : TI<(ops GPR:$dst, GPR:$src),
 448               "rev $dst, $src",
 449               [(set GPR:$dst, (bswap GPR:$src))]>,
 450               Requires<[IsThumb, HasV6]>;
 451
 452 def tREV16 : TI<(ops GPR:$dst, GPR:$src),
 453                 "rev16 $dst, $src",
 454                 [(set GPR:$dst,
 455                     (or (and (srl GPR:$src, 8), 0xFF),
 456                         (or (and (shl GPR:$src, 8), 0xFF00),
 457                             (or (and (srl GPR:$src, 8), 0xFF0000),
 458                                 (and (shl GPR:$src, 8), 0xFF000000)))))]>,
 459                 Requires<[IsThumb, HasV6]>;
 460
 461 def tREVSH : TI<(ops GPR:$dst, GPR:$src),
 462                 "revsh $dst, $src",
 463                 [(set GPR:$dst,
 464                    (sext_inreg
 465                      (or (srl (and GPR:$src, 0xFFFF), 8),
 466                          (shl GPR:$src, 8)), i16))]>,
 467                 Requires<[IsThumb, HasV6]>;
 468
 469 def tROR : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 470                 "ror $dst, $rhs",
 471                 [(set GPR:$dst, (rotr GPR:$lhs, GPR:$rhs))]>;
 472
 473
 474 // Subtract with carry
 475 def tSBC : TIt<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 476                 "sbc $dst, $rhs",
 477                 [(set GPR:$dst, (sube GPR:$lhs, GPR:$rhs))]>;
 478
 479 def tSUBS : TI<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 480                 "sub $dst, $lhs, $rhs",
 481                [(set GPR:$dst, (subc GPR:$lhs, GPR:$rhs))]>;
 482
 483
 484 // TODO: A7-96: STMIA - store multiple.
 485
 486 def tSUBi3 : TI<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 487                 "sub $dst, $lhs, $rhs",
 488                 [(set GPR:$dst, (add GPR:$lhs, imm0_7_neg:$rhs))]>;
 489
 490 def tSUBi8 : TIt<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 491                   "sub $dst, $rhs",
 492                   [(set GPR:$dst, (add GPR:$lhs, imm8_255_neg:$rhs))]>;
 493
 494 def tSUBrr : TI<(ops GPR:$dst, GPR:$lhs, GPR:$rhs),
 495                 "sub $dst, $lhs, $rhs",
 496                 [(set GPR:$dst, (sub GPR:$lhs, GPR:$rhs))]>;
 497
 498 def tSUBspi : TIt<(ops GPR:$dst, GPR:$lhs, i32imm:$rhs),
 499                   "sub $dst, $rhs * 4", []>;
 500
 501 def tSXTB  : TI<(ops GPR:$dst, GPR:$src),
 502                 "sxtb $dst, $src",
 503                 [(set GPR:$dst, (sext_inreg GPR:$src, i8))]>,
 504                 Requires<[IsThumb, HasV6]>;
 505 def tSXTH  : TI<(ops GPR:$dst, GPR:$src),
 506                 "sxth $dst, $src",
 507                 [(set GPR:$dst, (sext_inreg GPR:$src, i16))]>,
 508                 Requires<[IsThumb, HasV6]>;
 509
 510
 511 def tUXTB  : TI<(ops GPR:$dst, GPR:$src),
 512                 "uxtb $dst, $src",
 513                 [(set GPR:$dst, (and GPR:$src, 0xFF))]>,
 514                 Requires<[IsThumb, HasV6]>;
 515 def tUXTH  : TI<(ops GPR:$dst, GPR:$src),
 516                 "uxth $dst, $src",
 517                 [(set GPR:$dst, (and GPR:$src, 0xFFFF))]>,
 518                 Requires<[IsThumb, HasV6]>;
 519
 520
 521 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC DAG operation.
 522 // Expanded by the scheduler into a branch sequence.
 523 let usesCustomDAGSchedInserter = 1 in  // Expanded by the scheduler.
 524   def tMOVCCr :
 525   PseudoInst<(ops GPR:$dst, GPR:$false, GPR:$true, pred:$cc),
 526               "@ tMOVCCr $cc",
 527               [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc))*/]>;
 528
 529 // tLEApcrel - Load a pc-relative address into a register without offending the
 530 // assembler.
 531 def tLEApcrel : TIx2<(ops GPR:$dst, i32imm:$label),
 532                     !strconcat(!strconcat(".set PCRELV${:uid}, ($label-(",
 533                                           "${:private}PCRELL${:uid}+4))\n"),
 534                                !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 535                                   "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 536                     []>;
 537
 538 def tLEApcrelJT : TIx2<(ops GPR:$dst, i32imm:$label, i32imm:$id),
 539           !strconcat(!strconcat(".set PCRELV${:uid}, (${label}_${id:no_hash}-(",
 540                                          "${:private}PCRELL${:uid}+4))\n"),
 541                      !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 542                                 "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 543                     []>;
 544
 545 //===----------------------------------------------------------------------===//
 546 // TLS Instructions
 547 //
 548
 549 // __aeabi_read_tp preserves the registers r1-r3.
 550 let isCall = 1,
 551   Defs = [R0, LR] in {
 552   def tTPsoft  : TIx2<(ops),
 553                "bl __aeabi_read_tp",
 554                [(set R0, ARMthread_pointer)]>;
 555 }
 556
 557 //===----------------------------------------------------------------------===//
 558 // Non-Instruction Patterns
 559 //
 560
 561 // ConstantPool, GlobalAddress
 562 def : ThumbPat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 563 def : ThumbPat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 564
 565 // JumpTable
 566 def : ThumbPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 567                (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 568
 569 // Direct calls
 570 def : ThumbPat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>;
 571 def : ThumbV5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>;
 572
 573 // Indirect calls to ARM routines
 574 def : ThumbV5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>;
 575
 576 // zextload i1 -> zextload i8
 577 def : ThumbPat<(zextloadi1 t_addrmode_s1:$addr),
 578                (tLDRB t_addrmode_s1:$addr)>;
 579
 580 // extload -> zextload
 581 def : ThumbPat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 582 def : ThumbPat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 583 def : ThumbPat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 584
 585 // truncstore i1 -> truncstore i8
 586 def : ThumbPat<(truncstorei1 GPR:$src, t_addrmode_s1:$dst),
 587                (tSTRB GPR:$src, t_addrmode_s1:$dst)>;
 588
 589 // Large immediate handling.
 590
 591 // Two piece imms.
 592 def : ThumbPat<(i32 thumb_immshifted:$src),
 593                (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
 594                        (thumb_immshifted_shamt imm:$src))>;
 595
 596 def : ThumbPat<(i32 imm0_255_comp:$src),
 597                (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;