lib/Target/ARM/ARMInstrThumb.td

   1 //===-- ARMInstrThumb.td - Thumb support for ARM -----------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_sr_XFORM: SDNodeXForm<imm, [{
  23   unsigned Imm = N->getZExtValue();
  24   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), MVT::i32);
  25 }]>;
  26 def ThumbSRImmAsmOperand: AsmOperandClass { let Name = "ImmThumbSR"; }
  27 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  28   uint64_t Imm = N->getZExtValue();
  29   return Imm > 0 && Imm <= 32;
  30 }], imm_sr_XFORM> {
  31   let PrintMethod = "printThumbSRImm";
  32   let ParserMatchClass = ThumbSRImmAsmOperand;
  33 }
  34
  35 def imm_neg_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  37 }]>;
  38 def imm_comp_XFORM : SDNodeXForm<imm, [{
  39   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  40 }]>;
  41
  42 def imm0_7_neg : PatLeaf<(i32 imm), [{
  43   return (uint32_t)-N->getZExtValue() < 8;
  44 }], imm_neg_XFORM>;
  45
  46 def imm0_255_comp : PatLeaf<(i32 imm), [{
  47   return ~((uint32_t)N->getZExtValue()) < 256;
  48 }]>;
  49
  50 def imm8_255 : ImmLeaf<i32, [{
  51   return Imm >= 8 && Imm < 256;
  52 }]>;
  53 def imm8_255_neg : PatLeaf<(i32 imm), [{
  54   unsigned Val = -N->getZExtValue();
  55   return Val >= 8 && Val < 256;
  56 }], imm_neg_XFORM>;
  57
  58 // Break imm's up into two pieces: an immediate + a left shift. This uses
  59 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  60 // to get the val/shift pieces.
  61 def thumb_immshifted : PatLeaf<(imm), [{
  62   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  63 }]>;
  64
  65 def thumb_immshifted_val : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  71   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  72   return CurDAG->getTargetConstant(V, MVT::i32);
  73 }]>;
  74
  75 // ADR instruction labels.
  76 def t_adrlabel : Operand<i32> {
  77   let EncoderMethod = "getThumbAdrLabelOpValue";
  78 }
  79
  80 // Scaled 4 immediate.
  81 def t_imm0_1020s4_asmoperand: AsmOperandClass { let Name = "Imm0_1020s4"; }
  82 def t_imm0_1020s4 : Operand<i32> {
  83   let PrintMethod = "printThumbS4ImmOperand";
  84   let ParserMatchClass = t_imm0_1020s4_asmoperand;
  85   let OperandType = "OPERAND_IMMEDIATE";
  86 }
  87
  88 def t_imm0_508s4_asmoperand: AsmOperandClass { let Name = "Imm0_508s4"; }
  89 def t_imm0_508s4 : Operand<i32> {
  90   let PrintMethod = "printThumbS4ImmOperand";
  91   let ParserMatchClass = t_imm0_508s4_asmoperand;
  92   let OperandType = "OPERAND_IMMEDIATE";
  93 }
  94
  95 // Define Thumb specific addressing modes.
  96
  97 let OperandType = "OPERAND_PCREL" in {
  98 def t_brtarget : Operand<OtherVT> {
  99   let EncoderMethod = "getThumbBRTargetOpValue";
 100   let DecoderMethod = "DecodeThumbBROperand";
 101 }
 102
 103 def t_bcctarget : Operand<i32> {
 104   let EncoderMethod = "getThumbBCCTargetOpValue";
 105   let DecoderMethod = "DecodeThumbBCCTargetOperand";
 106 }
 107
 108 def t_cbtarget : Operand<i32> {
 109   let EncoderMethod = "getThumbCBTargetOpValue";
 110   let DecoderMethod = "DecodeThumbCmpBROperand";
 111 }
 112
 113 def t_bltarget : Operand<i32> {
 114   let EncoderMethod = "getThumbBLTargetOpValue";
 115   let DecoderMethod = "DecodeThumbBLTargetOperand";
 116 }
 117
 118 def t_blxtarget : Operand<i32> {
 119   let EncoderMethod = "getThumbBLXTargetOpValue";
 120   let DecoderMethod = "DecodeThumbBLXOffset";
 121 }
 122 }
 123
 124 // t_addrmode_rr := reg + reg
 125 //
 126 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 127 def t_addrmode_rr : Operand<i32>,
 128                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 129   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 130   let PrintMethod = "printThumbAddrModeRROperand";
 131   let DecoderMethod = "DecodeThumbAddrModeRR";
 132   let ParserMatchClass = t_addrmode_rr_asm_operand;
 133   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 134 }
 135
 136 // t_addrmode_rrs := reg + reg
 137 //
 138 // We use separate scaled versions because the Select* functions need
 139 // to explicitly check for a matching constant and return false here so that
 140 // the reg+imm forms will match instead. This is a horrible way to do that,
 141 // as it forces tight coupling between the methods, but it's how selectiondag
 142 // currently works.
 143 def t_addrmode_rrs1 : Operand<i32>,
 144                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 145   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 146   let PrintMethod = "printThumbAddrModeRROperand";
 147   let DecoderMethod = "DecodeThumbAddrModeRR";
 148   let ParserMatchClass = t_addrmode_rr_asm_operand;
 149   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 150 }
 151 def t_addrmode_rrs2 : Operand<i32>,
 152                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 153   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 154   let DecoderMethod = "DecodeThumbAddrModeRR";
 155   let PrintMethod = "printThumbAddrModeRROperand";
 156   let ParserMatchClass = t_addrmode_rr_asm_operand;
 157   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 158 }
 159 def t_addrmode_rrs4 : Operand<i32>,
 160                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 161   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 162   let DecoderMethod = "DecodeThumbAddrModeRR";
 163   let PrintMethod = "printThumbAddrModeRROperand";
 164   let ParserMatchClass = t_addrmode_rr_asm_operand;
 165   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 166 }
 167
 168 // t_addrmode_is4 := reg + imm5 * 4
 169 //
 170 def t_addrmode_is4_asm_operand : AsmOperandClass { let Name = "MemThumbRIs4"; }
 171 def t_addrmode_is4 : Operand<i32>,
 172                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 173   let EncoderMethod = "getAddrModeISOpValue";
 174   let DecoderMethod = "DecodeThumbAddrModeIS";
 175   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 176   let ParserMatchClass = t_addrmode_is4_asm_operand;
 177   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 178 }
 179
 180 // t_addrmode_is2 := reg + imm5 * 2
 181 //
 182 def t_addrmode_is2_asm_operand : AsmOperandClass { let Name = "MemThumbRIs2"; }
 183 def t_addrmode_is2 : Operand<i32>,
 184                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 185   let EncoderMethod = "getAddrModeISOpValue";
 186   let DecoderMethod = "DecodeThumbAddrModeIS";
 187   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 188   let ParserMatchClass = t_addrmode_is2_asm_operand;
 189   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 190 }
 191
 192 // t_addrmode_is1 := reg + imm5
 193 //
 194 def t_addrmode_is1_asm_operand : AsmOperandClass { let Name = "MemThumbRIs1"; }
 195 def t_addrmode_is1 : Operand<i32>,
 196                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 197   let EncoderMethod = "getAddrModeISOpValue";
 198   let DecoderMethod = "DecodeThumbAddrModeIS";
 199   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 200   let ParserMatchClass = t_addrmode_is1_asm_operand;
 201   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 202 }
 203
 204 // t_addrmode_sp := sp + imm8 * 4
 205 //
 206 // FIXME: This really shouldn't have an explicit SP operand at all. It should
 207 // be implicit, just like in the instruction encoding itself.
 208 def t_addrmode_sp_asm_operand : AsmOperandClass { let Name = "MemThumbSPI"; }
 209 def t_addrmode_sp : Operand<i32>,
 210                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 211   let EncoderMethod = "getAddrModeThumbSPOpValue";
 212   let DecoderMethod = "DecodeThumbAddrModeSP";
 213   let PrintMethod = "printThumbAddrModeSPOperand";
 214   let ParserMatchClass = t_addrmode_sp_asm_operand;
 215   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 216 }
 217
 218 // t_addrmode_pc := <label> => pc + imm8 * 4
 219 //
 220 def t_addrmode_pc : Operand<i32> {
 221   let EncoderMethod = "getAddrModePCOpValue";
 222   let DecoderMethod = "DecodeThumbAddrModePC";
 223 }
 224
 225 //===----------------------------------------------------------------------===//
 226 //  Miscellaneous Instructions.
 227 //
 228
 229 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 230 // from removing one half of the matched pairs. That breaks PEI, which assumes
 231 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 232 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 233 def tADJCALLSTACKUP :
 234   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 235              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 236             Requires<[IsThumb, IsThumb1Only]>;
 237
 238 def tADJCALLSTACKDOWN :
 239   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 240              [(ARMcallseq_start imm:$amt)]>,
 241             Requires<[IsThumb, IsThumb1Only]>;
 242 }
 243
 244 class T1SystemEncoding<bits<8> opc>
 245   : T1Encoding<0b101111> {
 246   let Inst{9-8} = 0b11;
 247   let Inst{7-0} = opc;
 248 }
 249
 250 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "", []>,
 251            T1SystemEncoding<0x00>, // A8.6.110
 252         Requires<[IsThumb2]>;
 253
 254 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "", []>,
 255            T1SystemEncoding<0x10>; // A8.6.410
 256
 257 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "", []>,
 258            T1SystemEncoding<0x20>; // A8.6.408
 259
 260 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "", []>,
 261            T1SystemEncoding<0x30>; // A8.6.409
 262
 263 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "", []>,
 264            T1SystemEncoding<0x40>; // A8.6.157
 265
 266 // The imm operand $val can be used by a debugger to store more information
 267 // about the breakpoint.
 268 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 269                 []>,
 270            T1Encoding<0b101111> {
 271   let Inst{9-8} = 0b10;
 272   // A8.6.22
 273   bits<8> val;
 274   let Inst{7-0} = val;
 275 }
 276
 277 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 278                   []>, T1Encoding<0b101101> {
 279   bits<1> end;
 280   // A8.6.156
 281   let Inst{9-5} = 0b10010;
 282   let Inst{4}   = 1;
 283   let Inst{3}   = end;
 284   let Inst{2-0} = 0b000;
 285 }
 286
 287 // Change Processor State is a system instruction -- for disassembly only.
 288 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 289                 NoItinerary, "cps$imod $iflags", []>,
 290            T1Misc<0b0110011> {
 291   // A8.6.38 & B6.1.1
 292   bit imod;
 293   bits<3> iflags;
 294
 295   let Inst{4}   = imod;
 296   let Inst{3}   = 0;
 297   let Inst{2-0} = iflags;
 298   let DecoderMethod = "DecodeThumbCPS";
 299 }
 300
 301 // For both thumb1 and thumb2.
 302 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 303 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 304                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 305               T1Special<{0,0,?,?}> {
 306   // A8.6.6
 307   bits<3> dst;
 308   let Inst{6-3} = 0b1111; // Rm = pc
 309   let Inst{2-0} = dst;
 310 }
 311
 312 // ADD <Rd>, sp, #<imm8>
 313 // FIXME: This should not be marked as having side effects, and it should be
 314 // rematerializable. Clearing the side effect bit causes miscompilations,
 315 // probably because the instruction can be moved around.
 316 def tADDrSPi : T1pI<(outs tGPR:$dst), (ins GPRsp:$sp, t_imm0_1020s4:$imm),
 317                     IIC_iALUi, "add", "\t$dst, $sp, $imm", []>,
 318                T1Encoding<{1,0,1,0,1,?}> {
 319   // A6.2 & A8.6.8
 320   bits<3> dst;
 321   bits<8> imm;
 322   let Inst{10-8} = dst;
 323   let Inst{7-0}  = imm;
 324   let DecoderMethod = "DecodeThumbAddSpecialReg";
 325 }
 326
 327 // ADD sp, sp, #<imm7>
 328 def tADDspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 329                      IIC_iALUi, "add", "\t$Rdn, $imm", []>,
 330               T1Misc<{0,0,0,0,0,?,?}> {
 331   // A6.2.5 & A8.6.8
 332   bits<7> imm;
 333   let Inst{6-0} = imm;
 334   let DecoderMethod = "DecodeThumbAddSPImm";
 335 }
 336
 337 // SUB sp, sp, #<imm7>
 338 // FIXME: The encoding and the ASM string don't match up.
 339 def tSUBspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 340                     IIC_iALUi, "sub", "\t$Rdn, $imm", []>,
 341               T1Misc<{0,0,0,0,1,?,?}> {
 342   // A6.2.5 & A8.6.214
 343   bits<7> imm;
 344   let Inst{6-0} = imm;
 345   let DecoderMethod = "DecodeThumbAddSPImm";
 346 }
 347
 348 // Can optionally specify SP as a three operand instruction.
 349 def : tInstAlias<"add${p} sp, sp, $imm",
 350                  (tADDspi SP, t_imm0_508s4:$imm, pred:$p)>;
 351 def : tInstAlias<"sub${p} sp, sp, $imm",
 352                  (tSUBspi SP, t_imm0_508s4:$imm, pred:$p)>;
 353
 354 // ADD <Rm>, sp
 355 def tADDrSP : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPRsp:$sp), IIC_iALUr,
 356                   "add", "\t$Rdn, $sp, $Rn", []>,
 357               T1Special<{0,0,?,?}> {
 358   // A8.6.9 Encoding T1
 359   bits<4> Rdn;
 360   let Inst{7}   = Rdn{3};
 361   let Inst{6-3} = 0b1101;
 362   let Inst{2-0} = Rdn{2-0};
 363   let DecoderMethod = "DecodeThumbAddSPReg";
 364 }
 365
 366 // ADD sp, <Rm>
 367 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
 368                   "add", "\t$Rdn, $Rm", []>,
 369               T1Special<{0,0,?,?}> {
 370   // A8.6.9 Encoding T2
 371   bits<4> Rm;
 372   let Inst{7} = 1;
 373   let Inst{6-3} = Rm;
 374   let Inst{2-0} = 0b101;
 375   let DecoderMethod = "DecodeThumbAddSPReg";
 376 }
 377
 378 //===----------------------------------------------------------------------===//
 379 //  Control Flow Instructions.
 380 //
 381
 382 // Indirect branches
 383 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 384   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 385             T1Special<{1,1,0,?}> {
 386     // A6.2.3 & A8.6.25
 387     bits<4> Rm;
 388     let Inst{6-3} = Rm;
 389     let Inst{2-0} = 0b000;
 390     let Unpredictable{2-0} = 0b111;
 391   }
 392 }
 393
 394 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 395   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 396                    [(ARMretflag)], (tBX LR, pred:$p)>;
 397
 398   // Alternative return instruction used by vararg functions.
 399   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 400                    2, IIC_Br, [],
 401                    (tBX GPR:$Rm, pred:$p)>;
 402 }
 403
 404 // All calls clobber the non-callee saved registers. SP is marked as a use to
 405 // prevent stack-pointer assignments that appear immediately before calls from
 406 // potentially appearing dead.
 407 let isCall = 1,
 408   // On non-IOS platforms R9 is callee-saved.
 409   Defs = [LR], Uses = [SP] in {
 410   // Also used for Thumb2
 411   def tBL  : TIx2<0b11110, 0b11, 1,
 412                   (outs), (ins pred:$p, t_bltarget:$func, variable_ops), IIC_Br,
 413                   "bl${p}\t$func",
 414                   [(ARMtcall tglobaladdr:$func)]>,
 415              Requires<[IsThumb, IsNotIOS]> {
 416     bits<22> func;
 417     let Inst{26} = func{21};
 418     let Inst{25-16} = func{20-11};
 419     let Inst{13} = 1;
 420     let Inst{11} = 1;
 421     let Inst{10-0} = func{10-0};
 422   }
 423
 424   // ARMv5T and above, also used for Thumb2
 425   def tBLXi : TIx2<0b11110, 0b11, 0,
 426                  (outs), (ins pred:$p, t_blxtarget:$func, variable_ops), IIC_Br,
 427                    "blx${p}\t$func",
 428                    [(ARMcall tglobaladdr:$func)]>,
 429               Requires<[IsThumb, HasV5T, IsNotIOS]> {
 430     bits<21> func;
 431     let Inst{25-16} = func{20-11};
 432     let Inst{13} = 1;
 433     let Inst{11} = 1;
 434     let Inst{10-1} = func{10-1};
 435     let Inst{0} = 0; // func{0} is assumed zero
 436   }
 437
 438   // Also used for Thumb2
 439   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 440                   "blx${p}\t$func",
 441                   [(ARMtcall GPR:$func)]>,
 442               Requires<[IsThumb, HasV5T, IsNotIOS]>,
 443               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 444     bits<4> func;
 445     let Inst{6-3} = func;
 446     let Inst{2-0} = 0b000;
 447   }
 448
 449   // ARMv4T
 450   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 451                   4, IIC_Br,
 452                   [(ARMcall_nolink tGPR:$func)]>,
 453             Requires<[IsThumb, IsThumb1Only, IsNotIOS]>;
 454 }
 455
 456 let isCall = 1,
 457   // On IOS R9 is call-clobbered.
 458   // R7 is marked as a use to prevent frame-pointer assignments from being
 459   // moved above / below calls.
 460   Defs = [LR], Uses = [R7, SP] in {
 461   // Also used for Thumb2
 462   def tBLr9 : tPseudoExpand<(outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 463                           4, IIC_Br, [(ARMtcall tglobaladdr:$func)],
 464                           (tBL pred:$p, t_bltarget:$func)>,
 465               Requires<[IsThumb, IsIOS]>;
 466
 467   // ARMv5T and above, also used for Thumb2
 468   def tBLXi_r9 : tPseudoExpand<(outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 469                       4, IIC_Br, [(ARMcall tglobaladdr:$func)],
 470                       (tBLXi pred:$p, t_blxtarget:$func)>,
 471                  Requires<[IsThumb, HasV5T, IsIOS]>;
 472
 473   // Also used for Thumb2
 474   def tBLXr_r9 : tPseudoExpand<(outs), (ins pred:$p, GPR:$func, variable_ops),
 475                     2, IIC_Br, [(ARMtcall GPR:$func)],
 476                     (tBLXr pred:$p, GPR:$func)>,
 477                  Requires<[IsThumb, HasV5T, IsIOS]>;
 478
 479   // ARMv4T
 480   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 481                    4, IIC_Br,
 482                    [(ARMcall_nolink tGPR:$func)]>,
 483               Requires<[IsThumb, IsThumb1Only, IsIOS]>;
 484 }
 485
 486 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 487   let isPredicable = 1 in
 488   def tB   : T1pI<(outs), (ins t_brtarget:$target), IIC_Br,
 489                  "b", "\t$target", [(br bb:$target)]>,
 490              T1Encoding<{1,1,1,0,0,?}> {
 491     bits<11> target;
 492     let Inst{10-0} = target;
 493   }
 494
 495   // Far jump
 496   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 497   // the clobber of LR.
 498   let Defs = [LR] in
 499   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 500                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>;
 501
 502   def tBR_JTr : tPseudoInst<(outs),
 503                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 504                       0, IIC_Br,
 505                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 506     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 507   }
 508 }
 509
 510 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 511 // a two-value operand where a dag node expects two operands. :(
 512 let isBranch = 1, isTerminator = 1 in
 513   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 514                  "b${p}\t$target",
 515                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 516              T1BranchCond<{1,1,0,1}> {
 517   bits<4> p;
 518   bits<8> target;
 519   let Inst{11-8} = p;
 520   let Inst{7-0} = target;
 521 }
 522
 523 // Tail calls
 524 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 525   // IOS versions.
 526   let Uses = [SP] in {
 527     // tTAILJMPd: IOS version uses a Thumb2 branch (no Thumb1 tail calls
 528     // on IOS), so it's in ARMInstrThumb2.td.
 529     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 530                      4, IIC_Br, [],
 531                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 532                      Requires<[IsThumb, IsIOS]>;
 533   }
 534   // Non-IOS versions (the difference is R9).
 535   let Uses = [SP] in {
 536     def tTAILJMPdND : tPseudoExpand<(outs),
 537                    (ins t_brtarget:$dst, pred:$p, variable_ops),
 538                    4, IIC_Br, [],
 539                    (tB t_brtarget:$dst, pred:$p)>,
 540                  Requires<[IsThumb, IsNotIOS]>;
 541     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 542                      4, IIC_Br, [],
 543                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 544                      Requires<[IsThumb, IsNotIOS]>;
 545   }
 546 }
 547
 548
 549 // A8.6.218 Supervisor Call (Software Interrupt)
 550 // A8.6.16 B: Encoding T1
 551 // If Inst{11-8} == 0b1111 then SEE SVC
 552 let isCall = 1, Uses = [SP] in
 553 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 554                 "svc", "\t$imm", []>, Encoding16 {
 555   bits<8> imm;
 556   let Inst{15-12} = 0b1101;
 557   let Inst{11-8}  = 0b1111;
 558   let Inst{7-0}   = imm;
 559 }
 560
 561 // The assembler uses 0xDEFE for a trap instruction.
 562 let isBarrier = 1, isTerminator = 1 in
 563 def tTRAP : TI<(outs), (ins), IIC_Br,
 564                "trap", [(trap)]>, Encoding16 {
 565   let Inst = 0xdefe;
 566 }
 567
 568 //===----------------------------------------------------------------------===//
 569 //  Load Store Instructions.
 570 //
 571
 572 // Loads: reg/reg and reg/imm5
 573 let canFoldAsLoad = 1, isReMaterializable = 1 in
 574 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 575                               Operand AddrMode_r, Operand AddrMode_i,
 576                               AddrMode am, InstrItinClass itin_r,
 577                               InstrItinClass itin_i, string asm,
 578                               PatFrag opnode> {
 579   def r : // reg/reg
 580     T1pILdStEncode<reg_opc,
 581                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 582                    am, itin_r, asm, "\t$Rt, $addr",
 583                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 584   def i : // reg/imm5
 585     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 586                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 587                       am, itin_i, asm, "\t$Rt, $addr",
 588                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 589 }
 590 // Stores: reg/reg and reg/imm5
 591 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 592                               Operand AddrMode_r, Operand AddrMode_i,
 593                               AddrMode am, InstrItinClass itin_r,
 594                               InstrItinClass itin_i, string asm,
 595                               PatFrag opnode> {
 596   def r : // reg/reg
 597     T1pILdStEncode<reg_opc,
 598                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 599                    am, itin_r, asm, "\t$Rt, $addr",
 600                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 601   def i : // reg/imm5
 602     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 603                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 604                       am, itin_i, asm, "\t$Rt, $addr",
 605                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 606 }
 607
 608 // A8.6.57 & A8.6.60
 609 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 610                                 t_addrmode_is4, AddrModeT1_4,
 611                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 612                                 UnOpFrag<(load node:$Src)>>;
 613
 614 // A8.6.64 & A8.6.61
 615 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 616                                 t_addrmode_is1, AddrModeT1_1,
 617                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 618                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 619
 620 // A8.6.76 & A8.6.73
 621 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 622                                 t_addrmode_is2, AddrModeT1_2,
 623                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 624                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 625
 626 let AddedComplexity = 10 in
 627 def tLDRSB :                    // A8.6.80
 628   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 629                  AddrModeT1_1, IIC_iLoad_bh_r,
 630                  "ldrsb", "\t$Rt, $addr",
 631                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr:$addr))]>;
 632
 633 let AddedComplexity = 10 in
 634 def tLDRSH :                    // A8.6.84
 635   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 636                  AddrModeT1_2, IIC_iLoad_bh_r,
 637                  "ldrsh", "\t$Rt, $addr",
 638                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr:$addr))]>;
 639
 640 let canFoldAsLoad = 1 in
 641 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 642                     "ldr", "\t$Rt, $addr",
 643                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 644               T1LdStSP<{1,?,?}> {
 645   bits<3> Rt;
 646   bits<8> addr;
 647   let Inst{10-8} = Rt;
 648   let Inst{7-0} = addr;
 649 }
 650
 651 // Load tconstpool
 652 // FIXME: Use ldr.n to work around a darwin assembler bug.
 653 let canFoldAsLoad = 1, isReMaterializable = 1, isCodeGenOnly = 1 in
 654 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 655                   "ldr", ".n\t$Rt, $addr",
 656                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 657               T1Encoding<{0,1,0,0,1,?}> {
 658   // A6.2 & A8.6.59
 659   bits<3> Rt;
 660   bits<8> addr;
 661   let Inst{10-8} = Rt;
 662   let Inst{7-0}  = addr;
 663 }
 664
 665 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 666 // For assembly/disassembly use only.
 667 def tLDRpciASM : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 668                        "ldr", "\t$Rt, $addr", []>,
 669                  T1Encoding<{0,1,0,0,1,?}> {
 670   // A6.2 & A8.6.59
 671   bits<3> Rt;
 672   bits<8> addr;
 673   let Inst{10-8} = Rt;
 674   let Inst{7-0}  = addr;
 675 }
 676
 677 // A8.6.194 & A8.6.192
 678 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 679                                 t_addrmode_is4, AddrModeT1_4,
 680                                 IIC_iStore_r, IIC_iStore_i, "str",
 681                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 682
 683 // A8.6.197 & A8.6.195
 684 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 685                                 t_addrmode_is1, AddrModeT1_1,
 686                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 687                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 688
 689 // A8.6.207 & A8.6.205
 690 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 691                                t_addrmode_is2, AddrModeT1_2,
 692                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 693                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 694
 695
 696 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 697                     "str", "\t$Rt, $addr",
 698                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 699               T1LdStSP<{0,?,?}> {
 700   bits<3> Rt;
 701   bits<8> addr;
 702   let Inst{10-8} = Rt;
 703   let Inst{7-0} = addr;
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 //  Load / store multiple Instructions.
 708 //
 709
 710 // These require base address to be written back or one of the loaded regs.
 711 let neverHasSideEffects = 1 in {
 712
 713 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 714 def tLDMIA : T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 715         IIC_iLoad_m, "ldm${p}\t$Rn, $regs", []>, T1Encoding<{1,1,0,0,1,?}> {
 716   bits<3> Rn;
 717   bits<8> regs;
 718   let Inst{10-8} = Rn;
 719   let Inst{7-0}  = regs;
 720 }
 721
 722 // Writeback version is just a pseudo, as there's no encoding difference.
 723 // Writeback happens iff the base register is not in the destination register
 724 // list.
 725 def tLDMIA_UPD :
 726     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 727                  "$Rn = $wb", IIC_iLoad_mu>,
 728     PseudoInstExpansion<(tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)> {
 729   let Size = 2;
 730   let OutOperandList = (outs GPR:$wb);
 731   let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 732   let Pattern = [];
 733   let isCodeGenOnly = 1;
 734   let isPseudo = 1;
 735   list<Predicate> Predicates = [IsThumb];
 736 }
 737
 738 // There is no non-writeback version of STM for Thumb.
 739 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 740 def tSTMIA_UPD : Thumb1I<(outs GPR:$wb),
 741                          (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 742                          AddrModeNone, 2, IIC_iStore_mu,
 743                          "stm${p}\t$Rn!, $regs", "$Rn = $wb", []>,
 744                      T1Encoding<{1,1,0,0,0,?}> {
 745   bits<3> Rn;
 746   bits<8> regs;
 747   let Inst{10-8} = Rn;
 748   let Inst{7-0}  = regs;
 749 }
 750
 751 } // neverHasSideEffects
 752
 753 def : InstAlias<"ldm${p} $Rn!, $regs",
 754                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)>,
 755         Requires<[IsThumb, IsThumb1Only]>;
 756
 757 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 758 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 759                IIC_iPop,
 760                "pop${p}\t$regs", []>,
 761            T1Misc<{1,1,0,?,?,?,?}> {
 762   bits<16> regs;
 763   let Inst{8}   = regs{15};
 764   let Inst{7-0} = regs{7-0};
 765 }
 766
 767 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 768 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 769                 IIC_iStore_m,
 770                 "push${p}\t$regs", []>,
 771             T1Misc<{0,1,0,?,?,?,?}> {
 772   bits<16> regs;
 773   let Inst{8}   = regs{14};
 774   let Inst{7-0} = regs{7-0};
 775 }
 776
 777 //===----------------------------------------------------------------------===//
 778 //  Arithmetic Instructions.
 779 //
 780
 781 // Helper classes for encoding T1pI patterns:
 782 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 783                    string opc, string asm, list<dag> pattern>
 784     : T1pI<oops, iops, itin, opc, asm, pattern>,
 785       T1DataProcessing<opA> {
 786   bits<3> Rm;
 787   bits<3> Rn;
 788   let Inst{5-3} = Rm;
 789   let Inst{2-0} = Rn;
 790 }
 791 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 792                      string opc, string asm, list<dag> pattern>
 793     : T1pI<oops, iops, itin, opc, asm, pattern>,
 794       T1Misc<opA> {
 795   bits<3> Rm;
 796   bits<3> Rd;
 797   let Inst{5-3} = Rm;
 798   let Inst{2-0} = Rd;
 799 }
 800
 801 // Helper classes for encoding T1sI patterns:
 802 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 803                    string opc, string asm, list<dag> pattern>
 804     : T1sI<oops, iops, itin, opc, asm, pattern>,
 805       T1DataProcessing<opA> {
 806   bits<3> Rd;
 807   bits<3> Rn;
 808   let Inst{5-3} = Rn;
 809   let Inst{2-0} = Rd;
 810 }
 811 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 812                     string opc, string asm, list<dag> pattern>
 813     : T1sI<oops, iops, itin, opc, asm, pattern>,
 814       T1General<opA> {
 815   bits<3> Rm;
 816   bits<3> Rn;
 817   bits<3> Rd;
 818   let Inst{8-6} = Rm;
 819   let Inst{5-3} = Rn;
 820   let Inst{2-0} = Rd;
 821 }
 822 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 823                        string opc, string asm, list<dag> pattern>
 824     : T1sI<oops, iops, itin, opc, asm, pattern>,
 825       T1General<opA> {
 826   bits<3> Rd;
 827   bits<3> Rm;
 828   let Inst{5-3} = Rm;
 829   let Inst{2-0} = Rd;
 830 }
 831
 832 // Helper classes for encoding T1sIt patterns:
 833 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 834                     string opc, string asm, list<dag> pattern>
 835     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 836       T1DataProcessing<opA> {
 837   bits<3> Rdn;
 838   bits<3> Rm;
 839   let Inst{5-3} = Rm;
 840   let Inst{2-0} = Rdn;
 841 }
 842 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 843                         string opc, string asm, list<dag> pattern>
 844     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 845       T1General<opA> {
 846   bits<3> Rdn;
 847   bits<8> imm8;
 848   let Inst{10-8} = Rdn;
 849   let Inst{7-0}  = imm8;
 850 }
 851
 852 // Add with carry register
 853 let isCommutable = 1, Uses = [CPSR] in
 854 def tADC :                      // A8.6.2
 855   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 856                 "adc", "\t$Rdn, $Rm",
 857                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 858
 859 // Add immediate
 860 def tADDi3 :                    // A8.6.4 T1
 861   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 862                    IIC_iALUi,
 863                    "add", "\t$Rd, $Rm, $imm3",
 864                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 865   bits<3> imm3;
 866   let Inst{8-6} = imm3;
 867 }
 868
 869 def tADDi8 :                    // A8.6.4 T2
 870   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 871                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 872                     "add", "\t$Rdn, $imm8",
 873                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 874
 875 // Add register
 876 let isCommutable = 1 in
 877 def tADDrr :                    // A8.6.6 T1
 878   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 879                 IIC_iALUr,
 880                 "add", "\t$Rd, $Rn, $Rm",
 881                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 882
 883 let neverHasSideEffects = 1 in
 884 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 885                      "add", "\t$Rdn, $Rm", []>,
 886                T1Special<{0,0,?,?}> {
 887   // A8.6.6 T2
 888   bits<4> Rdn;
 889   bits<4> Rm;
 890   let Inst{7}   = Rdn{3};
 891   let Inst{6-3} = Rm;
 892   let Inst{2-0} = Rdn{2-0};
 893 }
 894
 895 // AND register
 896 let isCommutable = 1 in
 897 def tAND :                      // A8.6.12
 898   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 899                 IIC_iBITr,
 900                 "and", "\t$Rdn, $Rm",
 901                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 902
 903 // ASR immediate
 904 def tASRri :                    // A8.6.14
 905   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 906                    IIC_iMOVsi,
 907                    "asr", "\t$Rd, $Rm, $imm5",
 908                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 909   bits<5> imm5;
 910   let Inst{10-6} = imm5;
 911 }
 912
 913 // ASR register
 914 def tASRrr :                    // A8.6.15
 915   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 916                 IIC_iMOVsr,
 917                 "asr", "\t$Rdn, $Rm",
 918                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 919
 920 // BIC register
 921 def tBIC :                      // A8.6.20
 922   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 923                 IIC_iBITr,
 924                 "bic", "\t$Rdn, $Rm",
 925                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 926
 927 // CMN register
 928 let isCompare = 1, Defs = [CPSR] in {
 929 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 930 //       Compare-to-zero still works out, just not the relationals
 931 //def tCMN :                     // A8.6.33
 932 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 933 //               IIC_iCMPr,
 934 //               "cmn", "\t$lhs, $rhs",
 935 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 936
 937 def tCMNz :                     // A8.6.33
 938   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 939                IIC_iCMPr,
 940                "cmn", "\t$Rn, $Rm",
 941                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 942
 943 } // isCompare = 1, Defs = [CPSR]
 944
 945 // CMP immediate
 946 let isCompare = 1, Defs = [CPSR] in {
 947 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
 948                   "cmp", "\t$Rn, $imm8",
 949                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 950              T1General<{1,0,1,?,?}> {
 951   // A8.6.35
 952   bits<3> Rn;
 953   bits<8> imm8;
 954   let Inst{10-8} = Rn;
 955   let Inst{7-0}  = imm8;
 956 }
 957
 958 // CMP register
 959 def tCMPr :                     // A8.6.36 T1
 960   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 961                IIC_iCMPr,
 962                "cmp", "\t$Rn, $Rm",
 963                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 964
 965 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 966                    "cmp", "\t$Rn, $Rm", []>,
 967               T1Special<{0,1,?,?}> {
 968   // A8.6.36 T2
 969   bits<4> Rm;
 970   bits<4> Rn;
 971   let Inst{7}   = Rn{3};
 972   let Inst{6-3} = Rm;
 973   let Inst{2-0} = Rn{2-0};
 974 }
 975 } // isCompare = 1, Defs = [CPSR]
 976
 977
 978 // XOR register
 979 let isCommutable = 1 in
 980 def tEOR :                      // A8.6.45
 981   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 982                 IIC_iBITr,
 983                 "eor", "\t$Rdn, $Rm",
 984                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 985
 986 // LSL immediate
 987 def tLSLri :                    // A8.6.88
 988   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_31:$imm5),
 989                    IIC_iMOVsi,
 990                    "lsl", "\t$Rd, $Rm, $imm5",
 991                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 992   bits<5> imm5;
 993   let Inst{10-6} = imm5;
 994 }
 995
 996 // LSL register
 997 def tLSLrr :                    // A8.6.89
 998   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 999                 IIC_iMOVsr,
1000                 "lsl", "\t$Rdn, $Rm",
1001                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
1002
1003 // LSR immediate
1004 def tLSRri :                    // A8.6.90
1005   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
1006                    IIC_iMOVsi,
1007                    "lsr", "\t$Rd, $Rm, $imm5",
1008                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
1009   bits<5> imm5;
1010   let Inst{10-6} = imm5;
1011 }
1012
1013 // LSR register
1014 def tLSRrr :                    // A8.6.91
1015   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1016                 IIC_iMOVsr,
1017                 "lsr", "\t$Rdn, $Rm",
1018                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
1019
1020 // Move register
1021 let isMoveImm = 1 in
1022 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1023                   "mov", "\t$Rd, $imm8",
1024                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1025              T1General<{1,0,0,?,?}> {
1026   // A8.6.96
1027   bits<3> Rd;
1028   bits<8> imm8;
1029   let Inst{10-8} = Rd;
1030   let Inst{7-0}  = imm8;
1031 }
1032 // Because we have an explicit tMOVSr below, we need an alias to handle
1033 // the immediate "movs" form here. Blech.
1034 def : tInstAlias <"movs $Rdn, $imm",
1035                  (tMOVi8 tGPR:$Rdn, CPSR, imm0_255:$imm, 14, 0)>;
1036
1037 // A7-73: MOV(2) - mov setting flag.
1038
1039 let neverHasSideEffects = 1 in {
1040 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1041                       2, IIC_iMOVr,
1042                       "mov", "\t$Rd, $Rm", "", []>,
1043                   T1Special<{1,0,?,?}> {
1044   // A8.6.97
1045   bits<4> Rd;
1046   bits<4> Rm;
1047   let Inst{7}   = Rd{3};
1048   let Inst{6-3} = Rm;
1049   let Inst{2-0} = Rd{2-0};
1050 }
1051 let Defs = [CPSR] in
1052 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1053                       "movs\t$Rd, $Rm", []>, Encoding16 {
1054   // A8.6.97
1055   bits<3> Rd;
1056   bits<3> Rm;
1057   let Inst{15-6} = 0b0000000000;
1058   let Inst{5-3}  = Rm;
1059   let Inst{2-0}  = Rd;
1060 }
1061 } // neverHasSideEffects
1062
1063 // Multiply register
1064 let isCommutable = 1 in
1065 def tMUL :                      // A8.6.105 T1
1066   Thumb1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), AddrModeNone, 2,
1067            IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm", "$Rm = $Rd",
1068            [(set tGPR:$Rd, (mul tGPR:$Rn, tGPR:$Rm))]>,
1069       T1DataProcessing<0b1101> {
1070   bits<3> Rd;
1071   bits<3> Rn;
1072   let Inst{5-3} = Rn;
1073   let Inst{2-0} = Rd;
1074   let AsmMatchConverter = "cvtThumbMultiply";
1075 }
1076
1077 def :tInstAlias<"mul${s}${p} $Rdm, $Rn", (tMUL tGPR:$Rdm, s_cc_out:$s, tGPR:$Rn,
1078                                                pred:$p)>;
1079
1080 // Move inverse register
1081 def tMVN :                      // A8.6.107
1082   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1083                "mvn", "\t$Rd, $Rn",
1084                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1085
1086 // Bitwise or register
1087 let isCommutable = 1 in
1088 def tORR :                      // A8.6.114
1089   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1090                 IIC_iBITr,
1091                 "orr", "\t$Rdn, $Rm",
1092                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1093
1094 // Swaps
1095 def tREV :                      // A8.6.134
1096   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1097                  IIC_iUNAr,
1098                  "rev", "\t$Rd, $Rm",
1099                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1100                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1101
1102 def tREV16 :                    // A8.6.135
1103   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1104                  IIC_iUNAr,
1105                  "rev16", "\t$Rd, $Rm",
1106              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1107                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1108
1109 def tREVSH :                    // A8.6.136
1110   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1111                  IIC_iUNAr,
1112                  "revsh", "\t$Rd, $Rm",
1113                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1114                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1115
1116 // Rotate right register
1117 def tROR :                      // A8.6.139
1118   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1119                 IIC_iMOVsr,
1120                 "ror", "\t$Rdn, $Rm",
1121                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1122
1123 // Negate register
1124 def tRSB :                      // A8.6.141
1125   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1126                IIC_iALUi,
1127                "rsb", "\t$Rd, $Rn, #0",
1128                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1129
1130 // Subtract with carry register
1131 let Uses = [CPSR] in
1132 def tSBC :                      // A8.6.151
1133   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1134                 IIC_iALUr,
1135                 "sbc", "\t$Rdn, $Rm",
1136                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1137
1138 // Subtract immediate
1139 def tSUBi3 :                    // A8.6.210 T1
1140   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1141                    IIC_iALUi,
1142                    "sub", "\t$Rd, $Rm, $imm3",
1143                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1144   bits<3> imm3;
1145   let Inst{8-6} = imm3;
1146 }
1147
1148 def tSUBi8 :                    // A8.6.210 T2
1149   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn),
1150                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
1151                     "sub", "\t$Rdn, $imm8",
1152                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1153
1154 // Subtract register
1155 def tSUBrr :                    // A8.6.212
1156   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1157                 IIC_iALUr,
1158                 "sub", "\t$Rd, $Rn, $Rm",
1159                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1160
1161 // Sign-extend byte
1162 def tSXTB :                     // A8.6.222
1163   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1164                  IIC_iUNAr,
1165                  "sxtb", "\t$Rd, $Rm",
1166                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1167                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1168
1169 // Sign-extend short
1170 def tSXTH :                     // A8.6.224
1171   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1172                  IIC_iUNAr,
1173                  "sxth", "\t$Rd, $Rm",
1174                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1175                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1176
1177 // Test
1178 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1179 def tTST :                      // A8.6.230
1180   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1181                "tst", "\t$Rn, $Rm",
1182                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1183
1184 // Zero-extend byte
1185 def tUXTB :                     // A8.6.262
1186   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1187                  IIC_iUNAr,
1188                  "uxtb", "\t$Rd, $Rm",
1189                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1190                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1191
1192 // Zero-extend short
1193 def tUXTH :                     // A8.6.264
1194   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1195                  IIC_iUNAr,
1196                  "uxth", "\t$Rd, $Rm",
1197                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1198                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1199
1200 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1201 // Expanded after instruction selection into a branch sequence.
1202 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1203   def tMOVCCr_pseudo :
1204   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1205               NoItinerary,
1206              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1207
1208 // tLEApcrel - Load a pc-relative address into a register without offending the
1209 // assembler.
1210
1211 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1212                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1213                T1Encoding<{1,0,1,0,0,?}> {
1214   bits<3> Rd;
1215   bits<8> addr;
1216   let Inst{10-8} = Rd;
1217   let Inst{7-0} = addr;
1218   let DecoderMethod = "DecodeThumbAddSpecialReg";
1219 }
1220
1221 let neverHasSideEffects = 1, isReMaterializable = 1 in
1222 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1223                               2, IIC_iALUi, []>;
1224
1225 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1226                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1227                               2, IIC_iALUi, []>;
1228
1229 //===----------------------------------------------------------------------===//
1230 // TLS Instructions
1231 //
1232
1233 // __aeabi_read_tp preserves the registers r1-r3.
1234 // This is a pseudo inst so that we can get the encoding right,
1235 // complete with fixup for the aeabi_read_tp function.
1236 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1237 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1238                           [(set R0, ARMthread_pointer)]>;
1239
1240 //===----------------------------------------------------------------------===//
1241 // SJLJ Exception handling intrinsics
1242 //
1243
1244 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1245 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1246 // from some other function to get here, and we're using the stack frame for the
1247 // containing function to save/restore registers, we can't keep anything live in
1248 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1249 // tromped upon when we get here from a longjmp(). We force everything out of
1250 // registers except for our own input by listing the relevant registers in
1251 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1252 // preserve all of the callee-saved resgisters, which is exactly what we want.
1253 // $val is a scratch register for our use.
1254 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1255     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
1256     usesCustomInserter = 1 in
1257 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1258                                   AddrModeNone, 0, NoItinerary, "","",
1259                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1260
1261 // FIXME: Non-IOS version(s)
1262 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1263     Defs = [ R7, LR, SP ] in
1264 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1265                               AddrModeNone, 0, IndexModeNone,
1266                               Pseudo, NoItinerary, "", "",
1267                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1268                              Requires<[IsThumb, IsIOS]>;
1269
1270 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1271     isBarrier = 1 in
1272 def tInt_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
1273
1274 //===----------------------------------------------------------------------===//
1275 // Non-Instruction Patterns
1276 //
1277
1278 // Comparisons
1279 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1280             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1281 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1282             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1283
1284 // Add with carry
1285 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1286             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1287 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1288             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1289 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1290             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1291
1292 // Subtract with carry
1293 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1294             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1295 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1296             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1297 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1298             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1299
1300 // ConstantPool, GlobalAddress
1301 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1302 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1303
1304 // JumpTable
1305 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1306             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1307
1308 // Direct calls
1309 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1310       Requires<[IsThumb, IsNotIOS]>;
1311 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1312       Requires<[IsThumb, IsIOS]>;
1313
1314 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1315       Requires<[IsThumb, HasV5T, IsNotIOS]>;
1316 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1317       Requires<[IsThumb, HasV5T, IsIOS]>;
1318
1319 // Indirect calls to ARM routines
1320 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1321       Requires<[IsThumb, HasV5T, IsNotIOS]>;
1322 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1323       Requires<[IsThumb, HasV5T, IsIOS]>;
1324
1325 // zextload i1 -> zextload i8
1326 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1327             (tLDRBr t_addrmode_rrs1:$addr)>;
1328 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1329             (tLDRBi t_addrmode_is1:$addr)>;
1330
1331 // extload -> zextload
1332 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1333 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1334 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1335 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1336 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1337 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1338
1339 // If it's impossible to use [r,r] address mode for sextload, select to
1340 // ldr{b|h} + sxt{b|h} instead.
1341 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1342             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1343       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1344 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1345             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1346       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1347 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1348             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1349       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1350 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1351             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1352       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1353
1354 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1355             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1356 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1357             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1358 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1359             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1360 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1361             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1362
1363 def : T1Pat<(atomic_load_8 t_addrmode_is1:$src),
1364              (tLDRBi t_addrmode_is1:$src)>;
1365 def : T1Pat<(atomic_load_8 t_addrmode_rrs1:$src),
1366              (tLDRBr t_addrmode_rrs1:$src)>;
1367 def : T1Pat<(atomic_load_16 t_addrmode_is2:$src),
1368              (tLDRHi t_addrmode_is2:$src)>;
1369 def : T1Pat<(atomic_load_16 t_addrmode_rrs2:$src),
1370              (tLDRHr t_addrmode_rrs2:$src)>;
1371 def : T1Pat<(atomic_load_32 t_addrmode_is4:$src),
1372              (tLDRi t_addrmode_is4:$src)>;
1373 def : T1Pat<(atomic_load_32 t_addrmode_rrs4:$src),
1374              (tLDRr t_addrmode_rrs4:$src)>;
1375 def : T1Pat<(atomic_store_8 t_addrmode_is1:$ptr, tGPR:$val),
1376              (tSTRBi tGPR:$val, t_addrmode_is1:$ptr)>;
1377 def : T1Pat<(atomic_store_8 t_addrmode_rrs1:$ptr, tGPR:$val),
1378              (tSTRBr tGPR:$val, t_addrmode_rrs1:$ptr)>;
1379 def : T1Pat<(atomic_store_16 t_addrmode_is2:$ptr, tGPR:$val),
1380              (tSTRHi tGPR:$val, t_addrmode_is2:$ptr)>;
1381 def : T1Pat<(atomic_store_16 t_addrmode_rrs2:$ptr, tGPR:$val),
1382              (tSTRHr tGPR:$val, t_addrmode_rrs2:$ptr)>;
1383 def : T1Pat<(atomic_store_32 t_addrmode_is4:$ptr, tGPR:$val),
1384              (tSTRi tGPR:$val, t_addrmode_is4:$ptr)>;
1385 def : T1Pat<(atomic_store_32 t_addrmode_rrs4:$ptr, tGPR:$val),
1386              (tSTRr tGPR:$val, t_addrmode_rrs4:$ptr)>;
1387
1388 // Large immediate handling.
1389
1390 // Two piece imms.
1391 def : T1Pat<(i32 thumb_immshifted:$src),
1392             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1393                     (thumb_immshifted_shamt imm:$src))>;
1394
1395 def : T1Pat<(i32 imm0_255_comp:$src),
1396             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1397
1398 // Pseudo instruction that combines ldr from constpool and add pc. This should
1399 // be expanded into two instructions late to allow if-conversion and
1400 // scheduling.
1401 let isReMaterializable = 1 in
1402 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1403                              NoItinerary,
1404                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1405                                            imm:$cp))]>,
1406                Requires<[IsThumb, IsThumb1Only]>;
1407
1408 // Pseudo-instruction for merged POP and return.
1409 // FIXME: remove when we have a way to marking a MI with these properties.
1410 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1411     hasExtraDefRegAllocReq = 1 in
1412 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1413                            2, IIC_iPop_Br, [],
1414                            (tPOP pred:$p, reglist:$regs)>;
1415
1416 // Indirect branch using "mov pc, $Rm"
1417 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1418   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1419                   2, IIC_Br, [(brind GPR:$Rm)],
1420                   (tMOVr PC, GPR:$Rm, pred:$p)>;
1421 }
1422
1423
1424 // In Thumb1, "nop" is encoded as a "mov r8, r8". Technically, the bf00
1425 // encoding is available on ARMv6K, but we don't differentiate that finely.
1426 def : InstAlias<"nop", (tMOVr R8, R8, 14, 0)>,Requires<[IsThumb, IsThumb1Only]>;
1427
1428
1429 // For round-trip assembly/disassembly, we have to handle a CPS instruction
1430 // without any iflags. That's not, strictly speaking, valid syntax, but it's
1431 // a useful extention and assembles to defined behaviour (the insn does
1432 // nothing).
1433 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1434 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1435
1436 // "neg" is and alias for "rsb rd, rn, #0"
1437 def : tInstAlias<"neg${s}${p} $Rd, $Rm",
1438                  (tRSB tGPR:$Rd, s_cc_out:$s, tGPR:$Rm, pred:$p)>;
1439