lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  30 def imm0_7 : ImmLeaf<i32, [{
  31   return Imm >= 0 && Imm < 8;
  32 }]>;
  33 def imm0_7_neg : PatLeaf<(i32 imm), [{
  34   return (uint32_t)-N->getZExtValue() < 8;
  35 }], imm_neg_XFORM>;
  36
  37 def imm0_255_asmoperand : AsmOperandClass { let Name = "Imm0_255"; }
  38 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
  39   let ParserMatchClass = imm0_255_asmoperand;
  40 }
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : ImmLeaf<i32, [{
  46   return Imm >= 8 && Imm < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift. This uses
  54 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  55 // to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // ADR instruction labels.
  71 def t_adrlabel : Operand<i32> {
  72   let EncoderMethod = "getThumbAdrLabelOpValue";
  73 }
  74
  75 // Scaled 4 immediate.
  76 def t_imm_s4 : Operand<i32> {
  77   let PrintMethod = "printThumbS4ImmOperand";
  78 }
  79
  80 // Define Thumb specific addressing modes.
  81
  82 def t_brtarget : Operand<OtherVT> {
  83   let EncoderMethod = "getThumbBRTargetOpValue";
  84 }
  85
  86 def t_bcctarget : Operand<i32> {
  87   let EncoderMethod = "getThumbBCCTargetOpValue";
  88 }
  89
  90 def t_cbtarget : Operand<i32> {
  91   let EncoderMethod = "getThumbCBTargetOpValue";
  92 }
  93
  94 def t_bltarget : Operand<i32> {
  95   let EncoderMethod = "getThumbBLTargetOpValue";
  96 }
  97
  98 def t_blxtarget : Operand<i32> {
  99   let EncoderMethod = "getThumbBLXTargetOpValue";
 100 }
 101
 102 def MemModeRegThumbAsmOperand : AsmOperandClass {
 103   let Name = "MemModeRegThumb";
 104   let SuperClasses = [];
 105 }
 106
 107 def MemModeImmThumbAsmOperand : AsmOperandClass {
 108   let Name = "MemModeImmThumb";
 109   let SuperClasses = [];
 110 }
 111
 112 // t_addrmode_rr := reg + reg
 113 //
 114 def t_addrmode_rr : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 116   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 117   let PrintMethod = "printThumbAddrModeRROperand";
 118   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 119 }
 120
 121 // t_addrmode_rrs := reg + reg
 122 //
 123 def t_addrmode_rrs1 : Operand<i32>,
 124                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 125   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 126   let PrintMethod = "printThumbAddrModeRROperand";
 127   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 128   let ParserMatchClass = MemModeRegThumbAsmOperand;
 129 }
 130 def t_addrmode_rrs2 : Operand<i32>,
 131                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 132   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 133   let PrintMethod = "printThumbAddrModeRROperand";
 134   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 135   let ParserMatchClass = MemModeRegThumbAsmOperand;
 136 }
 137 def t_addrmode_rrs4 : Operand<i32>,
 138                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 139   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 140   let PrintMethod = "printThumbAddrModeRROperand";
 141   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 142   let ParserMatchClass = MemModeRegThumbAsmOperand;
 143 }
 144
 145 // t_addrmode_is4 := reg + imm5 * 4
 146 //
 147 def t_addrmode_is4 : Operand<i32>,
 148                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 149   let EncoderMethod = "getAddrModeISOpValue";
 150   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 151   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 152   let ParserMatchClass = MemModeImmThumbAsmOperand;
 153 }
 154
 155 // t_addrmode_is2 := reg + imm5 * 2
 156 //
 157 def t_addrmode_is2 : Operand<i32>,
 158                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 159   let EncoderMethod = "getAddrModeISOpValue";
 160   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 161   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 162   let ParserMatchClass = MemModeImmThumbAsmOperand;
 163 }
 164
 165 // t_addrmode_is1 := reg + imm5
 166 //
 167 def t_addrmode_is1 : Operand<i32>,
 168                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 169   let EncoderMethod = "getAddrModeISOpValue";
 170   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 171   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 172   let ParserMatchClass = MemModeImmThumbAsmOperand;
 173 }
 174
 175 // t_addrmode_sp := sp + imm8 * 4
 176 //
 177 def t_addrmode_sp : Operand<i32>,
 178                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 179   let EncoderMethod = "getAddrModeThumbSPOpValue";
 180   let PrintMethod = "printThumbAddrModeSPOperand";
 181   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 182   let ParserMatchClass = MemModeImmThumbAsmOperand;
 183 }
 184
 185 // t_addrmode_pc := <label> => pc + imm8 * 4
 186 //
 187 def t_addrmode_pc : Operand<i32> {
 188   let EncoderMethod = "getAddrModePCOpValue";
 189   let ParserMatchClass = MemModeImmThumbAsmOperand;
 190 }
 191
 192 //===----------------------------------------------------------------------===//
 193 //  Miscellaneous Instructions.
 194 //
 195
 196 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 197 // from removing one half of the matched pairs. That breaks PEI, which assumes
 198 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 199 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 200 def tADJCALLSTACKUP :
 201   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 202              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 203             Requires<[IsThumb, IsThumb1Only]>;
 204
 205 def tADJCALLSTACKDOWN :
 206   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 207              [(ARMcallseq_start imm:$amt)]>,
 208             Requires<[IsThumb, IsThumb1Only]>;
 209 }
 210
 211 // T1Disassembly - A simple class to make encoding some disassembly patterns
 212 // easier and less verbose.
 213 class T1Disassembly<bits<2> op1, bits<8> op2>
 214   : T1Encoding<0b101111> {
 215   let Inst{9-8} = op1;
 216   let Inst{7-0} = op2;
 217 }
 218
 219 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 220                 [/* For disassembly only; pattern left blank */]>,
 221            T1Disassembly<0b11, 0x00>; // A8.6.110
 222
 223 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 224                   [/* For disassembly only; pattern left blank */]>,
 225            T1Disassembly<0b11, 0x10>; // A8.6.410
 226
 227 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 228                 [/* For disassembly only; pattern left blank */]>,
 229            T1Disassembly<0b11, 0x20>; // A8.6.408
 230
 231 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 232                 [/* For disassembly only; pattern left blank */]>,
 233            T1Disassembly<0b11, 0x30>; // A8.6.409
 234
 235 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 236                 [/* For disassembly only; pattern left blank */]>,
 237            T1Disassembly<0b11, 0x40>; // A8.6.157
 238
 239 // The i32imm operand $val can be used by a debugger to store more information
 240 // about the breakpoint.
 241 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 242                 [/* For disassembly only; pattern left blank */]>,
 243            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 244   // A8.6.22
 245   bits<8> val;
 246   let Inst{7-0} = val;
 247 }
 248
 249 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 250                     [/* For disassembly only; pattern left blank */]>,
 251                 T1Encoding<0b101101> {
 252   // A8.6.156
 253   let Inst{9-5} = 0b10010;
 254   let Inst{4}   = 1;
 255   let Inst{3}   = 1;            // Big-Endian
 256   let Inst{2-0} = 0b000;
 257 }
 258
 259 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 260                     [/* For disassembly only; pattern left blank */]>,
 261                 T1Encoding<0b101101> {
 262   // A8.6.156
 263   let Inst{9-5} = 0b10010;
 264   let Inst{4}   = 1;
 265   let Inst{3}   = 0;            // Little-Endian
 266   let Inst{2-0} = 0b000;
 267 }
 268
 269 // Change Processor State is a system instruction -- for disassembly only.
 270 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 271                 NoItinerary, "cps$imod $iflags",
 272                 [/* For disassembly only; pattern left blank */]>,
 273            T1Misc<0b0110011> {
 274   // A8.6.38 & B6.1.1
 275   bit imod;
 276   bits<3> iflags;
 277
 278   let Inst{4}   = imod;
 279   let Inst{3}   = 0;
 280   let Inst{2-0} = iflags;
 281 }
 282
 283 // For both thumb1 and thumb2.
 284 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 285 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 286                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 287               T1Special<{0,0,?,?}> {
 288   // A8.6.6
 289   bits<3> dst;
 290   let Inst{6-3} = 0b1111; // Rm = pc
 291   let Inst{2-0} = dst;
 292 }
 293
 294 // PC relative add (ADR).
 295 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 296                    "add\t$dst, pc, $rhs", []>,
 297                T1Encoding<{1,0,1,0,0,?}> {
 298   // A6.2 & A8.6.10
 299   bits<3> dst;
 300   bits<8> rhs;
 301   let Inst{10-8} = dst;
 302   let Inst{7-0}  = rhs;
 303 }
 304
 305 // ADD <Rd>, sp, #<imm8>
 306 // This is rematerializable, which is particularly useful for taking the
 307 // address of locals.
 308 let isReMaterializable = 1 in
 309 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 310                    "add\t$dst, $sp, $rhs", []>,
 311                T1Encoding<{1,0,1,0,1,?}> {
 312   // A6.2 & A8.6.8
 313   bits<3> dst;
 314   bits<8> rhs;
 315   let Inst{10-8} = dst;
 316   let Inst{7-0}  = rhs;
 317 }
 318
 319 // ADD sp, sp, #<imm7>
 320 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 321                   "add\t$dst, $rhs", []>,
 322               T1Misc<{0,0,0,0,0,?,?}> {
 323   // A6.2.5 & A8.6.8
 324   bits<7> rhs;
 325   let Inst{6-0} = rhs;
 326 }
 327
 328 // SUB sp, sp, #<imm7>
 329 // FIXME: The encoding and the ASM string don't match up.
 330 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 331                   "sub\t$dst, $rhs", []>,
 332               T1Misc<{0,0,0,0,1,?,?}> {
 333   // A6.2.5 & A8.6.214
 334   bits<7> rhs;
 335   let Inst{6-0} = rhs;
 336 }
 337
 338 // ADD <Rm>, sp
 339 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 340                   "add\t$dst, $rhs", []>,
 341               T1Special<{0,0,?,?}> {
 342   // A8.6.9 Encoding T1
 343   bits<4> dst;
 344   let Inst{7}   = dst{3};
 345   let Inst{6-3} = 0b1101;
 346   let Inst{2-0} = dst{2-0};
 347 }
 348
 349 // ADD sp, <Rm>
 350 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 351                   "add\t$dst, $rhs", []>,
 352               T1Special<{0,0,?,?}> {
 353   // A8.6.9 Encoding T2
 354   bits<4> dst;
 355   let Inst{7} = 1;
 356   let Inst{6-3} = dst;
 357   let Inst{2-0} = 0b101;
 358 }
 359
 360 //===----------------------------------------------------------------------===//
 361 //  Control Flow Instructions.
 362 //
 363
 364 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 365   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 366                    [(ARMretflag)]>,
 367                 T1Special<{1,1,0,?}> {
 368     // A6.2.3 & A8.6.25
 369     let Inst{6-3} = 0b1110; // Rm = lr
 370     let Inst{2-0} = 0b000;
 371   }
 372
 373   // Alternative return instruction used by vararg functions.
 374   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 375                           IIC_Br, "bx\t$Rm",
 376                           []>,
 377                        T1Special<{1,1,0,?}> {
 378     // A6.2.3 & A8.6.25
 379     bits<4> Rm;
 380     let Inst{6-3} = Rm;
 381     let Inst{2-0} = 0b000;
 382   }
 383 }
 384
 385 // Indirect branches
 386 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 387   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 388             T1Special<{1,1,0,?}> {
 389     // A6.2.3 & A8.6.25
 390     bits<4> Rm;
 391     let Inst{6-3} = Rm;
 392     let Inst{2-0} = 0b000;
 393   }
 394
 395   def tBRIND : TI<(outs), (ins GPR:$Rm),
 396                   IIC_Br,
 397                   "mov\tpc, $Rm",
 398                   [(brind GPR:$Rm)]>,
 399                T1Special<{1,0,?,?}> {
 400     // A8.6.97
 401     bits<4> Rm;
 402     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 403     let Inst{6-3} = Rm;
 404     let Inst{2-0} = 0b111;
 405   }
 406 }
 407
 408 // All calls clobber the non-callee saved registers. SP is marked as a use to
 409 // prevent stack-pointer assignments that appear immediately before calls from
 410 // potentially appearing dead.
 411 let isCall = 1,
 412   // On non-Darwin platforms R9 is callee-saved.
 413   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 414   Uses = [SP] in {
 415   // Also used for Thumb2
 416   def tBL  : TIx2<0b11110, 0b11, 1,
 417                   (outs), (ins t_bltarget:$func, variable_ops), IIC_Br,
 418                   "bl\t$func",
 419                   [(ARMtcall tglobaladdr:$func)]>,
 420              Requires<[IsThumb, IsNotDarwin]> {
 421     bits<21> func;
 422     let Inst{25-16} = func{20-11};
 423     let Inst{13} = 1;
 424     let Inst{11} = 1;
 425     let Inst{10-0} = func{10-0};
 426   }
 427
 428   // ARMv5T and above, also used for Thumb2
 429   def tBLXi : TIx2<0b11110, 0b11, 0,
 430                    (outs), (ins t_blxtarget:$func, variable_ops), IIC_Br,
 431                    "blx\t$func",
 432                    [(ARMcall tglobaladdr:$func)]>,
 433               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 434     bits<21> func;
 435     let Inst{25-16} = func{20-11};
 436     let Inst{13} = 1;
 437     let Inst{11} = 1;
 438     let Inst{10-1} = func{10-1};
 439     let Inst{0} = 0; // func{0} is assumed zero
 440   }
 441
 442   // Also used for Thumb2
 443   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 444                   "blx\t$func",
 445                   [(ARMtcall GPR:$func)]>,
 446               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 447               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 448     bits<4> func;
 449     let Inst{6-3} = func;
 450     let Inst{2-0} = 0b000;
 451   }
 452
 453   // ARMv4T
 454   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 455                   Size4Bytes, IIC_Br,
 456                   [(ARMcall_nolink tGPR:$func)]>,
 457             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 458 }
 459
 460 let isCall = 1,
 461   // On Darwin R9 is call-clobbered.
 462   // R7 is marked as a use to prevent frame-pointer assignments from being
 463   // moved above / below calls.
 464   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 465   Uses = [R7, SP] in {
 466   // Also used for Thumb2
 467   def tBLr9 : TIx2<0b11110, 0b11, 1,
 468                    (outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 469                    IIC_Br, "bl${p}\t$func",
 470                    [(ARMtcall tglobaladdr:$func)]>,
 471               Requires<[IsThumb, IsDarwin]> {
 472     bits<21> func;
 473     let Inst{25-16} = func{20-11};
 474     let Inst{13} = 1;
 475     let Inst{11} = 1;
 476     let Inst{10-0} = func{10-0};
 477   }
 478
 479   // ARMv5T and above, also used for Thumb2
 480   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 481                       (outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 482                       IIC_Br, "blx${p}\t$func",
 483                       [(ARMcall tglobaladdr:$func)]>,
 484                  Requires<[IsThumb, HasV5T, IsDarwin]> {
 485     bits<21> func;
 486     let Inst{25-16} = func{20-11};
 487     let Inst{13} = 1;
 488     let Inst{11} = 1;
 489     let Inst{10-1} = func{10-1};
 490     let Inst{0} = 0; // func{0} is assumed zero
 491   }
 492
 493   // Also used for Thumb2
 494   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 495                     "blx${p}\t$func",
 496                     [(ARMtcall GPR:$func)]>,
 497                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 498                  T1Special<{1,1,1,?}> {
 499     // A6.2.3 & A8.6.24
 500     bits<4> func;
 501     let Inst{6-3} = func;
 502     let Inst{2-0} = 0b000;
 503   }
 504
 505   // ARMv4T
 506   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 507                    Size4Bytes, IIC_Br,
 508                    [(ARMcall_nolink tGPR:$func)]>,
 509               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 510 }
 511
 512 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 513   let isPredicable = 1 in
 514   def tB   : T1I<(outs), (ins t_brtarget:$target), IIC_Br,
 515                  "b\t$target", [(br bb:$target)]>,
 516              T1Encoding<{1,1,1,0,0,?}> {
 517     bits<11> target;
 518     let Inst{10-0} = target;
 519   }
 520
 521   // Far jump
 522   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 523   // the clobber of LR.
 524   let Defs = [LR] in
 525   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target),
 526                           Size4Bytes, IIC_Br, [], (tBL t_bltarget:$target)>;
 527
 528   def tBR_JTr : tPseudoInst<(outs),
 529                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 530                       SizeSpecial, IIC_Br,
 531                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 532     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 533   }
 534 }
 535
 536 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 537 // a two-value operand where a dag node expects two operands. :(
 538 let isBranch = 1, isTerminator = 1 in
 539   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 540                  "b${p}\t$target",
 541                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 542              T1BranchCond<{1,1,0,1}> {
 543   bits<4> p;
 544   bits<8> target;
 545   let Inst{11-8} = p;
 546   let Inst{7-0} = target;
 547 }
 548
 549 // Compare and branch on zero / non-zero
 550 let isBranch = 1, isTerminator = 1 in {
 551   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
 552                   "cbz\t$Rn, $target", []>,
 553               T1Misc<{0,0,?,1,?,?,?}> {
 554     // A8.6.27
 555     bits<6> target;
 556     bits<3> Rn;
 557     let Inst{9}   = target{5};
 558     let Inst{7-3} = target{4-0};
 559     let Inst{2-0} = Rn;
 560   }
 561
 562   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, t_cbtarget:$target), IIC_Br,
 563                   "cbnz\t$cmp, $target", []>,
 564               T1Misc<{1,0,?,1,?,?,?}> {
 565     // A8.6.27
 566     bits<6> target;
 567     bits<3> Rn;
 568     let Inst{9}   = target{5};
 569     let Inst{7-3} = target{4-0};
 570     let Inst{2-0} = Rn;
 571   }
 572 }
 573
 574 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 575 // A8.6.16 B: Encoding T1
 576 // If Inst{11-8} == 0b1111 then SEE SVC
 577 let isCall = 1, Uses = [SP] in
 578 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 579                 "svc", "\t$imm", []>, Encoding16 {
 580   bits<8> imm;
 581   let Inst{15-12} = 0b1101;
 582   let Inst{11-8}  = 0b1111;
 583   let Inst{7-0}   = imm;
 584 }
 585
 586 // The assembler uses 0xDEFE for a trap instruction.
 587 let isBarrier = 1, isTerminator = 1 in
 588 def tTRAP : TI<(outs), (ins), IIC_Br,
 589                "trap", [(trap)]>, Encoding16 {
 590   let Inst = 0xdefe;
 591 }
 592
 593 //===----------------------------------------------------------------------===//
 594 //  Load Store Instructions.
 595 //
 596
 597 // Loads: reg/reg and reg/imm5
 598 let canFoldAsLoad = 1, isReMaterializable = 1 in
 599 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 600                               Operand AddrMode_r, Operand AddrMode_i,
 601                               AddrMode am, InstrItinClass itin_r,
 602                               InstrItinClass itin_i, string asm,
 603                               PatFrag opnode> {
 604   def r : // reg/reg
 605     T1pILdStEncode<reg_opc,
 606                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 607                    am, itin_r, asm, "\t$Rt, $addr",
 608                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 609   def i : // reg/imm5
 610     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 611                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 612                       am, itin_i, asm, "\t$Rt, $addr",
 613                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 614 }
 615 // Stores: reg/reg and reg/imm5
 616 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 617                               Operand AddrMode_r, Operand AddrMode_i,
 618                               AddrMode am, InstrItinClass itin_r,
 619                               InstrItinClass itin_i, string asm,
 620                               PatFrag opnode> {
 621   def r : // reg/reg
 622     T1pILdStEncode<reg_opc,
 623                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 624                    am, itin_r, asm, "\t$Rt, $addr",
 625                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 626   def i : // reg/imm5
 627     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 628                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 629                       am, itin_i, asm, "\t$Rt, $addr",
 630                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 631 }
 632
 633 // A8.6.57 & A8.6.60
 634 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 635                                 t_addrmode_is4, AddrModeT1_4,
 636                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 637                                 UnOpFrag<(load node:$Src)>>;
 638
 639 // A8.6.64 & A8.6.61
 640 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 641                                 t_addrmode_is1, AddrModeT1_1,
 642                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 643                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 644
 645 // A8.6.76 & A8.6.73
 646 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 647                                 t_addrmode_is2, AddrModeT1_2,
 648                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 649                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 650
 651 let AddedComplexity = 10 in
 652 def tLDRSB :                    // A8.6.80
 653   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 654                  AddrModeT1_1, IIC_iLoad_bh_r,
 655                  "ldrsb", "\t$dst, $addr",
 656                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 657
 658 let AddedComplexity = 10 in
 659 def tLDRSH :                    // A8.6.84
 660   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 661                  AddrModeT1_2, IIC_iLoad_bh_r,
 662                  "ldrsh", "\t$dst, $addr",
 663                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 664
 665 let canFoldAsLoad = 1 in
 666 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 667                     "ldr", "\t$Rt, $addr",
 668                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 669               T1LdStSP<{1,?,?}> {
 670   bits<3> Rt;
 671   bits<8> addr;
 672   let Inst{10-8} = Rt;
 673   let Inst{7-0} = addr;
 674 }
 675
 676 // Load tconstpool
 677 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 678 let canFoldAsLoad = 1, isReMaterializable = 1 in
 679 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 680                   "ldr", ".n\t$Rt, $addr",
 681                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 682               T1Encoding<{0,1,0,0,1,?}> {
 683   // A6.2 & A8.6.59
 684   bits<3> Rt;
 685   bits<8> addr;
 686   let Inst{10-8} = Rt;
 687   let Inst{7-0}  = addr;
 688 }
 689
 690 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 691 // For disassembly use only.
 692 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 693                        "ldr", "\t$Rt, $addr",
 694                        [/* disassembly only */]>,
 695                  T1Encoding<{0,1,0,0,1,?}> {
 696   // A6.2 & A8.6.59
 697   bits<3> Rt;
 698   bits<8> addr;
 699   let Inst{10-8} = Rt;
 700   let Inst{7-0}  = addr;
 701 }
 702
 703 // A8.6.194 & A8.6.192
 704 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 705                                 t_addrmode_is4, AddrModeT1_4,
 706                                 IIC_iStore_r, IIC_iStore_i, "str",
 707                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 708
 709 // A8.6.197 & A8.6.195
 710 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 711                                 t_addrmode_is1, AddrModeT1_1,
 712                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 713                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 714
 715 // A8.6.207 & A8.6.205
 716 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 717                                t_addrmode_is2, AddrModeT1_2,
 718                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 719                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 720
 721
 722 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 723                     "str", "\t$Rt, $addr",
 724                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 725               T1LdStSP<{0,?,?}> {
 726   bits<3> Rt;
 727   bits<8> addr;
 728   let Inst{10-8} = Rt;
 729   let Inst{7-0} = addr;
 730 }
 731
 732 //===----------------------------------------------------------------------===//
 733 //  Load / store multiple Instructions.
 734 //
 735
 736 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 737                            InstrItinClass itin_upd, bits<6> T1Enc,
 738                            bit L_bit> {
 739   def IA :
 740     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 741         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 742        T1Encoding<T1Enc> {
 743     bits<3> Rn;
 744     bits<8> regs;
 745     let Inst{10-8} = Rn;
 746     let Inst{7-0}  = regs;
 747   }
 748   def IA_UPD :
 749     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 750          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 751         T1Encoding<T1Enc> {
 752     bits<3> Rn;
 753     bits<8> regs;
 754     let Inst{10-8} = Rn;
 755     let Inst{7-0}  = regs;
 756   }
 757 }
 758
 759 // These require base address to be written back or one of the loaded regs.
 760 let neverHasSideEffects = 1 in {
 761
 762 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 763 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 764                             {1,1,0,0,1,?}, 1>;
 765
 766 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 767 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 768                             {1,1,0,0,0,?}, 0>;
 769
 770 } // neverHasSideEffects
 771
 772 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 773 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 774                IIC_iPop,
 775                "pop${p}\t$regs", []>,
 776            T1Misc<{1,1,0,?,?,?,?}> {
 777   bits<16> regs;
 778   let Inst{8}   = regs{15};
 779   let Inst{7-0} = regs{7-0};
 780 }
 781
 782 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 783 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 784                 IIC_iStore_m,
 785                 "push${p}\t$regs", []>,
 786             T1Misc<{0,1,0,?,?,?,?}> {
 787   bits<16> regs;
 788   let Inst{8}   = regs{14};
 789   let Inst{7-0} = regs{7-0};
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 //  Arithmetic Instructions.
 794 //
 795
 796 // Helper classes for encoding T1pI patterns:
 797 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 798                    string opc, string asm, list<dag> pattern>
 799     : T1pI<oops, iops, itin, opc, asm, pattern>,
 800       T1DataProcessing<opA> {
 801   bits<3> Rm;
 802   bits<3> Rn;
 803   let Inst{5-3} = Rm;
 804   let Inst{2-0} = Rn;
 805 }
 806 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 807                      string opc, string asm, list<dag> pattern>
 808     : T1pI<oops, iops, itin, opc, asm, pattern>,
 809       T1Misc<opA> {
 810   bits<3> Rm;
 811   bits<3> Rd;
 812   let Inst{5-3} = Rm;
 813   let Inst{2-0} = Rd;
 814 }
 815
 816 // Helper classes for encoding T1sI patterns:
 817 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 818                    string opc, string asm, list<dag> pattern>
 819     : T1sI<oops, iops, itin, opc, asm, pattern>,
 820       T1DataProcessing<opA> {
 821   bits<3> Rd;
 822   bits<3> Rn;
 823   let Inst{5-3} = Rn;
 824   let Inst{2-0} = Rd;
 825 }
 826 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 827                     string opc, string asm, list<dag> pattern>
 828     : T1sI<oops, iops, itin, opc, asm, pattern>,
 829       T1General<opA> {
 830   bits<3> Rm;
 831   bits<3> Rn;
 832   bits<3> Rd;
 833   let Inst{8-6} = Rm;
 834   let Inst{5-3} = Rn;
 835   let Inst{2-0} = Rd;
 836 }
 837 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 838                        string opc, string asm, list<dag> pattern>
 839     : T1sI<oops, iops, itin, opc, asm, pattern>,
 840       T1General<opA> {
 841   bits<3> Rd;
 842   bits<3> Rm;
 843   let Inst{5-3} = Rm;
 844   let Inst{2-0} = Rd;
 845 }
 846
 847 // Helper classes for encoding T1sIt patterns:
 848 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 849                     string opc, string asm, list<dag> pattern>
 850     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 851       T1DataProcessing<opA> {
 852   bits<3> Rdn;
 853   bits<3> Rm;
 854   let Inst{5-3} = Rm;
 855   let Inst{2-0} = Rdn;
 856 }
 857 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 858                         string opc, string asm, list<dag> pattern>
 859     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 860       T1General<opA> {
 861   bits<3> Rdn;
 862   bits<8> imm8;
 863   let Inst{10-8} = Rdn;
 864   let Inst{7-0}  = imm8;
 865 }
 866
 867 // Add with carry register
 868 let isCommutable = 1, Uses = [CPSR] in
 869 def tADC :                      // A8.6.2
 870   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 871                 "adc", "\t$Rdn, $Rm",
 872                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 873
 874 // Add immediate
 875 def tADDi3 :                    // A8.6.4 T1
 876   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
 877                    IIC_iALUi,
 878                    "add", "\t$Rd, $Rm, $imm3",
 879                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 880   bits<3> imm3;
 881   let Inst{8-6} = imm3;
 882 }
 883
 884 def tADDi8 :                    // A8.6.4 T2
 885   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 886                     IIC_iALUi,
 887                     "add", "\t$Rdn, $imm8",
 888                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 889
 890 // Add register
 891 let isCommutable = 1 in
 892 def tADDrr :                    // A8.6.6 T1
 893   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 894                 IIC_iALUr,
 895                 "add", "\t$Rd, $Rn, $Rm",
 896                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 897
 898 let neverHasSideEffects = 1 in
 899 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 900                      "add", "\t$Rdn, $Rm", []>,
 901                T1Special<{0,0,?,?}> {
 902   // A8.6.6 T2
 903   bits<4> Rdn;
 904   bits<4> Rm;
 905   let Inst{7}   = Rdn{3};
 906   let Inst{6-3} = Rm;
 907   let Inst{2-0} = Rdn{2-0};
 908 }
 909
 910 // AND register
 911 let isCommutable = 1 in
 912 def tAND :                      // A8.6.12
 913   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 914                 IIC_iBITr,
 915                 "and", "\t$Rdn, $Rm",
 916                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 917
 918 // ASR immediate
 919 def tASRri :                    // A8.6.14
 920   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 921                    IIC_iMOVsi,
 922                    "asr", "\t$Rd, $Rm, $imm5",
 923                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 924   bits<5> imm5;
 925   let Inst{10-6} = imm5;
 926 }
 927
 928 // ASR register
 929 def tASRrr :                    // A8.6.15
 930   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 931                 IIC_iMOVsr,
 932                 "asr", "\t$Rdn, $Rm",
 933                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 934
 935 // BIC register
 936 def tBIC :                      // A8.6.20
 937   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 938                 IIC_iBITr,
 939                 "bic", "\t$Rdn, $Rm",
 940                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 941
 942 // CMN register
 943 let isCompare = 1, Defs = [CPSR] in {
 944 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 945 //       Compare-to-zero still works out, just not the relationals
 946 //def tCMN :                     // A8.6.33
 947 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 948 //               IIC_iCMPr,
 949 //               "cmn", "\t$lhs, $rhs",
 950 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 951
 952 def tCMNz :                     // A8.6.33
 953   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 954                IIC_iCMPr,
 955                "cmn", "\t$Rn, $Rm",
 956                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 957
 958 } // isCompare = 1, Defs = [CPSR]
 959
 960 // CMP immediate
 961 let isCompare = 1, Defs = [CPSR] in {
 962 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 963                   "cmp", "\t$Rn, $imm8",
 964                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 965              T1General<{1,0,1,?,?}> {
 966   // A8.6.35
 967   bits<3> Rn;
 968   bits<8> imm8;
 969   let Inst{10-8} = Rn;
 970   let Inst{7-0}  = imm8;
 971 }
 972
 973 // CMP register
 974 def tCMPr :                     // A8.6.36 T1
 975   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 976                IIC_iCMPr,
 977                "cmp", "\t$Rn, $Rm",
 978                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 979
 980 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 981                    "cmp", "\t$Rn, $Rm", []>,
 982               T1Special<{0,1,?,?}> {
 983   // A8.6.36 T2
 984   bits<4> Rm;
 985   bits<4> Rn;
 986   let Inst{7}   = Rn{3};
 987   let Inst{6-3} = Rm;
 988   let Inst{2-0} = Rn{2-0};
 989 }
 990 } // isCompare = 1, Defs = [CPSR]
 991
 992
 993 // XOR register
 994 let isCommutable = 1 in
 995 def tEOR :                      // A8.6.45
 996   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 997                 IIC_iBITr,
 998                 "eor", "\t$Rdn, $Rm",
 999                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
1000
1001 // LSL immediate
1002 def tLSLri :                    // A8.6.88
1003   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
1004                    IIC_iMOVsi,
1005                    "lsl", "\t$Rd, $Rm, $imm5",
1006                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
1007   bits<5> imm5;
1008   let Inst{10-6} = imm5;
1009 }
1010
1011 // LSL register
1012 def tLSLrr :                    // A8.6.89
1013   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1014                 IIC_iMOVsr,
1015                 "lsl", "\t$Rdn, $Rm",
1016                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
1017
1018 // LSR immediate
1019 def tLSRri :                    // A8.6.90
1020   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
1021                    IIC_iMOVsi,
1022                    "lsr", "\t$Rd, $Rm, $imm5",
1023                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
1024   bits<5> imm5;
1025   let Inst{10-6} = imm5;
1026 }
1027
1028 // LSR register
1029 def tLSRrr :                    // A8.6.91
1030   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1031                 IIC_iMOVsr,
1032                 "lsr", "\t$Rdn, $Rm",
1033                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
1034
1035 // Move register
1036 let isMoveImm = 1 in
1037 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1038                   "mov", "\t$Rd, $imm8",
1039                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1040              T1General<{1,0,0,?,?}> {
1041   // A8.6.96
1042   bits<3> Rd;
1043   bits<8> imm8;
1044   let Inst{10-8} = Rd;
1045   let Inst{7-0}  = imm8;
1046 }
1047
1048 // A7-73: MOV(2) - mov setting flag.
1049
1050 let neverHasSideEffects = 1 in {
1051 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1052                       Size2Bytes, IIC_iMOVr,
1053                       "mov", "\t$Rd, $Rm", "", []>,
1054                   T1Special<{1,0,?,?}> {
1055   // A8.6.97
1056   bits<4> Rd;
1057   bits<4> Rm;
1058   let Inst{7}   = Rd{3};
1059   let Inst{6-3} = Rm;
1060   let Inst{2-0} = Rd{2-0};
1061 }
1062 let Defs = [CPSR] in
1063 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1064                       "movs\t$Rd, $Rm", []>, Encoding16 {
1065   // A8.6.97
1066   bits<3> Rd;
1067   bits<3> Rm;
1068   let Inst{15-6} = 0b0000000000;
1069   let Inst{5-3}  = Rm;
1070   let Inst{2-0}  = Rd;
1071 }
1072 } // neverHasSideEffects
1073
1074 // Multiply register
1075 let isCommutable = 1 in
1076 def tMUL :                      // A8.6.105 T1
1077   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1078                 IIC_iMUL32,
1079                 "mul", "\t$Rdn, $Rm, $Rdn",
1080                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1081
1082 // Move inverse register
1083 def tMVN :                      // A8.6.107
1084   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1085                "mvn", "\t$Rd, $Rn",
1086                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1087
1088 // Bitwise or register
1089 let isCommutable = 1 in
1090 def tORR :                      // A8.6.114
1091   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1092                 IIC_iBITr,
1093                 "orr", "\t$Rdn, $Rm",
1094                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1095
1096 // Swaps
1097 def tREV :                      // A8.6.134
1098   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1099                  IIC_iUNAr,
1100                  "rev", "\t$Rd, $Rm",
1101                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1102                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1103
1104 def tREV16 :                    // A8.6.135
1105   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1106                  IIC_iUNAr,
1107                  "rev16", "\t$Rd, $Rm",
1108              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1109                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1110
1111 def tREVSH :                    // A8.6.136
1112   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1113                  IIC_iUNAr,
1114                  "revsh", "\t$Rd, $Rm",
1115                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1116                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1117
1118 // Rotate right register
1119 def tROR :                      // A8.6.139
1120   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1121                 IIC_iMOVsr,
1122                 "ror", "\t$Rdn, $Rm",
1123                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1124
1125 // Negate register
1126 def tRSB :                      // A8.6.141
1127   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1128                IIC_iALUi,
1129                "rsb", "\t$Rd, $Rn, #0",
1130                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1131
1132 // Subtract with carry register
1133 let Uses = [CPSR] in
1134 def tSBC :                      // A8.6.151
1135   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1136                 IIC_iALUr,
1137                 "sbc", "\t$Rdn, $Rm",
1138                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1139
1140 // Subtract immediate
1141 def tSUBi3 :                    // A8.6.210 T1
1142   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1143                    IIC_iALUi,
1144                    "sub", "\t$Rd, $Rm, $imm3",
1145                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1146   bits<3> imm3;
1147   let Inst{8-6} = imm3;
1148 }
1149
1150 def tSUBi8 :                    // A8.6.210 T2
1151   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1152                     IIC_iALUi,
1153                     "sub", "\t$Rdn, $imm8",
1154                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1155
1156 // Subtract register
1157 def tSUBrr :                    // A8.6.212
1158   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1159                 IIC_iALUr,
1160                 "sub", "\t$Rd, $Rn, $Rm",
1161                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1162
1163 // TODO: A7-96: STMIA - store multiple.
1164
1165 // Sign-extend byte
1166 def tSXTB :                     // A8.6.222
1167   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1168                  IIC_iUNAr,
1169                  "sxtb", "\t$Rd, $Rm",
1170                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1171                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1172
1173 // Sign-extend short
1174 def tSXTH :                     // A8.6.224
1175   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1176                  IIC_iUNAr,
1177                  "sxth", "\t$Rd, $Rm",
1178                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1179                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1180
1181 // Test
1182 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1183 def tTST :                      // A8.6.230
1184   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1185                "tst", "\t$Rn, $Rm",
1186                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1187
1188 // Zero-extend byte
1189 def tUXTB :                     // A8.6.262
1190   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1191                  IIC_iUNAr,
1192                  "uxtb", "\t$Rd, $Rm",
1193                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1194                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1195
1196 // Zero-extend short
1197 def tUXTH :                     // A8.6.264
1198   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1199                  IIC_iUNAr,
1200                  "uxth", "\t$Rd, $Rm",
1201                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1202                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1203
1204 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1205 // Expanded after instruction selection into a branch sequence.
1206 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1207   def tMOVCCr_pseudo :
1208   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1209               NoItinerary,
1210              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1211
1212 // tLEApcrel - Load a pc-relative address into a register without offending the
1213 // assembler.
1214
1215 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1216                IIC_iALUi, "adr{$p}\t$Rd, #$addr", []>,
1217                T1Encoding<{1,0,1,0,0,?}> {
1218   bits<3> Rd;
1219   bits<8> addr;
1220   let Inst{10-8} = Rd;
1221   let Inst{7-0} = addr;
1222 }
1223
1224 let neverHasSideEffects = 1, isReMaterializable = 1 in
1225 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1226                               Size2Bytes, IIC_iALUi, []>;
1227
1228 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1229                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1230                               Size2Bytes, IIC_iALUi, []>;
1231
1232 //===----------------------------------------------------------------------===//
1233 // Move between coprocessor and ARM core register -- for disassembly only
1234 //
1235
1236 class tMovRCopro<string opc, bit direction, dag oops, dag iops,
1237                  list<dag> pattern>
1238   : T1Cop<oops, iops, !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
1239           pattern> {
1240   let Inst{27-24} = 0b1110;
1241   let Inst{20} = direction;
1242   let Inst{4} = 1;
1243
1244   bits<4> Rt;
1245   bits<4> cop;
1246   bits<3> opc1;
1247   bits<3> opc2;
1248   bits<4> CRm;
1249   bits<4> CRn;
1250
1251   let Inst{15-12} = Rt;
1252   let Inst{11-8}  = cop;
1253   let Inst{23-21} = opc1;
1254   let Inst{7-5}   = opc2;
1255   let Inst{3-0}   = CRm;
1256   let Inst{19-16} = CRn;
1257 }
1258
1259 def tMCR : tMovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
1260            (outs),
1261            (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
1262                 c_imm:$CRm, i32imm:$opc2),
1263            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
1264                          imm:$CRm, imm:$opc2)]>;
1265 def tMRC : tMovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
1266            (outs GPR:$Rt),
1267            (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
1268            []>;
1269
1270 def : Pat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
1271           (tMRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>,
1272           Requires<[IsThumb, HasV6T2]>;
1273
1274 class tMovRRCopro<string opc, bit direction,
1275                   list<dag> pattern = [/* For disassembly only */]>
1276   : T1Cop<(outs), (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
1277           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
1278   let Inst{27-24} = 0b1100;
1279   let Inst{23-21} = 0b010;
1280   let Inst{20} = direction;
1281
1282   bits<4> Rt;
1283   bits<4> Rt2;
1284   bits<4> cop;
1285   bits<4> opc1;
1286   bits<4> CRm;
1287
1288   let Inst{15-12} = Rt;
1289   let Inst{19-16} = Rt2;
1290   let Inst{11-8}  = cop;
1291   let Inst{7-4}   = opc1;
1292   let Inst{3-0}   = CRm;
1293 }
1294
1295 def tMCRR : tMovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
1296                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
1297                                        imm:$CRm)]>;
1298 def tMRRC : tMovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
1299
1300 //===----------------------------------------------------------------------===//
1301 // Other Coprocessor Instructions.  For disassembly only.
1302 //
1303 def tCDP : T1Cop<(outs), (ins p_imm:$cop, i32imm:$opc1,
1304                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
1305                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
1306                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
1307                                imm:$CRm, imm:$opc2)]> {
1308   let Inst{27-24} = 0b1110;
1309
1310   bits<4> opc1;
1311   bits<4> CRn;
1312   bits<4> CRd;
1313   bits<4> cop;
1314   bits<3> opc2;
1315   bits<4> CRm;
1316
1317   let Inst{3-0}   = CRm;
1318   let Inst{4}     = 0;
1319   let Inst{7-5}   = opc2;
1320   let Inst{11-8}  = cop;
1321   let Inst{15-12} = CRd;
1322   let Inst{19-16} = CRn;
1323   let Inst{23-20} = opc1;
1324 }
1325
1326 //===----------------------------------------------------------------------===//
1327 // TLS Instructions
1328 //
1329
1330 // __aeabi_read_tp preserves the registers r1-r3.
1331 // This is a pseudo inst so that we can get the encoding right,
1332 // complete with fixup for the aeabi_read_tp function.
1333 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1334 def tTPsoft : tPseudoInst<(outs), (ins), Size4Bytes, IIC_Br,
1335                           [(set R0, ARMthread_pointer)]>;
1336
1337 //===----------------------------------------------------------------------===//
1338 // SJLJ Exception handling intrinsics
1339 //
1340
1341 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1342 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1343 // from some other function to get here, and we're using the stack frame for the
1344 // containing function to save/restore registers, we can't keep anything live in
1345 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1346 // tromped upon when we get here from a longjmp(). We force everything out of
1347 // registers except for our own input by listing the relevant registers in
1348 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1349 // preserve all of the callee-saved resgisters, which is exactly what we want.
1350 // $val is a scratch register for our use.
1351 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1352     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1353 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1354                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1355                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1356
1357 // FIXME: Non-Darwin version(s)
1358 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1359     Defs = [ R7, LR, SP ] in
1360 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1361                               AddrModeNone, SizeSpecial, IndexModeNone,
1362                               Pseudo, NoItinerary, "", "",
1363                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1364                              Requires<[IsThumb, IsDarwin]>;
1365
1366 //===----------------------------------------------------------------------===//
1367 // Non-Instruction Patterns
1368 //
1369
1370 // Comparisons
1371 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1372             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1373 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1374             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1375
1376 // Add with carry
1377 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1378             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1379 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1380             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1381 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1382             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1383
1384 // Subtract with carry
1385 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1386             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1387 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1388             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1389 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1390             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1391
1392 // ConstantPool, GlobalAddress
1393 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1394 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1395
1396 // JumpTable
1397 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1398             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1399
1400 // Direct calls
1401 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1402       Requires<[IsThumb, IsNotDarwin]>;
1403 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1404       Requires<[IsThumb, IsDarwin]>;
1405
1406 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1407       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1408 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1409       Requires<[IsThumb, HasV5T, IsDarwin]>;
1410
1411 // Indirect calls to ARM routines
1412 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1413       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1414 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1415       Requires<[IsThumb, HasV5T, IsDarwin]>;
1416
1417 // zextload i1 -> zextload i8
1418 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1419             (tLDRBr t_addrmode_rrs1:$addr)>;
1420 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1421             (tLDRBi t_addrmode_is1:$addr)>;
1422
1423 // extload -> zextload
1424 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1425 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1426 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1427 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1428 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1429 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1430
1431 // If it's impossible to use [r,r] address mode for sextload, select to
1432 // ldr{b|h} + sxt{b|h} instead.
1433 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1434             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1435       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1436 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1437             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1438       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1439 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1440             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1441       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1442 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1443             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1444       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1445
1446 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1447             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1448 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1449             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1450 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1451             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1452 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1453             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1454
1455 // Large immediate handling.
1456
1457 // Two piece imms.
1458 def : T1Pat<(i32 thumb_immshifted:$src),
1459             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1460                     (thumb_immshifted_shamt imm:$src))>;
1461
1462 def : T1Pat<(i32 imm0_255_comp:$src),
1463             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1464
1465 // Pseudo instruction that combines ldr from constpool and add pc. This should
1466 // be expanded into two instructions late to allow if-conversion and
1467 // scheduling.
1468 let isReMaterializable = 1 in
1469 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1470                              NoItinerary,
1471                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1472                                            imm:$cp))]>,
1473                Requires<[IsThumb, IsThumb1Only]>;
1474
1475 // Pseudo-instruction for merged POP and return.
1476 // FIXME: remove when we have a way to marking a MI with these properties.
1477 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1478     hasExtraDefRegAllocReq = 1 in
1479 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1480                            Size2Bytes, IIC_iPop_Br, [],
1481                            (tPOP pred:$p, reglist:$regs)>;
1482