lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 def MemModeThumbAsmOperand : AsmOperandClass {
  78   let Name = "MemModeThumb";
  79   let SuperClasses = [];
  80 }
  81
  82 // t_addrmode_rr := reg + reg
  83 //
  84 def t_addrmode_rr : Operand<i32>,
  85                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  86   let PrintMethod = "printThumbAddrModeRROperand";
  87   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  88 }
  89
  90 // t_addrmode_s4 := reg + reg
  91 //                  reg + imm5 * 4
  92 //
  93 def t_addrmode_s4 : Operand<i32>,
  94                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  95   string EncoderMethod = "getAddrModeS4OpValue";
  96   let PrintMethod = "printThumbAddrModeS4Operand";
  97   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  98   let ParserMatchClass = MemModeThumbAsmOperand;
  99 }
 100
 101 // t_addrmode_s2 := reg + reg
 102 //                  reg + imm5 * 2
 103 //
 104 def t_addrmode_s2 : Operand<i32>,
 105                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 106   let PrintMethod = "printThumbAddrModeS2Operand";
 107   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 108 }
 109
 110 // t_addrmode_s1 := reg + reg
 111 //                  reg + imm5
 112 //
 113 def t_addrmode_s1 : Operand<i32>,
 114                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 115   let PrintMethod = "printThumbAddrModeS1Operand";
 116   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 117 }
 118
 119 // t_addrmode_sp := sp + imm8 * 4
 120 //
 121 def t_addrmode_sp : Operand<i32>,
 122                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 123   let PrintMethod = "printThumbAddrModeSPOperand";
 124   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 125 }
 126
 127 //===----------------------------------------------------------------------===//
 128 //  Miscellaneous Instructions.
 129 //
 130
 131 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 132 // from removing one half of the matched pairs. That breaks PEI, which assumes
 133 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 134 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 135 def tADJCALLSTACKUP :
 136   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 137              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 138             Requires<[IsThumb, IsThumb1Only]>;
 139
 140 def tADJCALLSTACKDOWN :
 141   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 142              [(ARMcallseq_start imm:$amt)]>,
 143             Requires<[IsThumb, IsThumb1Only]>;
 144 }
 145
 146 // T1Disassembly - A simple class to make encoding some disassembly patterns
 147 // easier and less verbose.
 148 class T1Disassembly<bits<2> op1, bits<8> op2>
 149   : T1Encoding<0b101111> {
 150   let Inst{9-8} = op1;
 151   let Inst{7-0} = op2;
 152 }
 153
 154 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 155                 [/* For disassembly only; pattern left blank */]>,
 156            T1Disassembly<0b11, 0x00>; // A8.6.110
 157
 158 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 159                   [/* For disassembly only; pattern left blank */]>,
 160            T1Disassembly<0b11, 0x10>; // A8.6.410
 161
 162 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 163                 [/* For disassembly only; pattern left blank */]>,
 164            T1Disassembly<0b11, 0x20>; // A8.6.408
 165
 166 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 167                 [/* For disassembly only; pattern left blank */]>,
 168            T1Disassembly<0b11, 0x30>; // A8.6.409
 169
 170 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 171                 [/* For disassembly only; pattern left blank */]>,
 172            T1Disassembly<0b11, 0x40>; // A8.6.157
 173
 174 // The i32imm operand $val can be used by a debugger to store more information
 175 // about the breakpoint.
 176 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 177                 [/* For disassembly only; pattern left blank */]>,
 178            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 179   // A8.6.22
 180   bits<8> val;
 181   let Inst{7-0} = val;
 182 }
 183
 184 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 185                     [/* For disassembly only; pattern left blank */]>,
 186                 T1Encoding<0b101101> {
 187   // A8.6.156
 188   let Inst{9-5} = 0b10010;
 189   let Inst{4}   = 1;
 190   let Inst{3}   = 1;            // Big-Endian
 191   let Inst{2-0} = 0b000;
 192 }
 193
 194 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 195                     [/* For disassembly only; pattern left blank */]>,
 196                 T1Encoding<0b101101> {
 197   // A8.6.156
 198   let Inst{9-5} = 0b10010;
 199   let Inst{4}   = 1;
 200   let Inst{3}   = 0;            // Little-Endian
 201   let Inst{2-0} = 0b000;
 202 }
 203
 204 // Change Processor State is a system instruction -- for disassembly only.
 205 // The singleton $opt operand contains the following information:
 206 // opt{4-0} = mode ==> don't care
 207 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 208 // opt{8-6} = AIF from Inst{2-0}
 209 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 210 //
 211 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 212 // CPS which has more options.
 213 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 214               [/* For disassembly only; pattern left blank */]>,
 215            T1Misc<0b0110011> {
 216   // A8.6.38 & B6.1.1
 217   let Inst{3} = 0;
 218   // FIXME: Finish encoding.
 219 }
 220
 221 // For both thumb1 and thumb2.
 222 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 223 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 224                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 225               T1Special<{0,0,?,?}> {
 226   // A8.6.6
 227   bits<3> dst;
 228   let Inst{6-3} = 0b1111; // Rm = pc
 229   let Inst{2-0} = dst;
 230 }
 231
 232 // PC relative add (ADR).
 233 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 234                    "add\t$dst, pc, $rhs", []>,
 235                T1Encoding<{1,0,1,0,0,?}> {
 236   // A6.2 & A8.6.10
 237   bits<3> dst;
 238   bits<8> rhs;
 239   let Inst{10-8} = dst;
 240   let Inst{7-0}  = rhs;
 241 }
 242
 243 // ADD <Rd>, sp, #<imm8>
 244 // This is rematerializable, which is particularly useful for taking the
 245 // address of locals.
 246 let isReMaterializable = 1 in
 247 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 248                    "add\t$dst, $sp, $rhs", []>,
 249                T1Encoding<{1,0,1,0,1,?}> {
 250   // A6.2 & A8.6.8
 251   bits<3> dst;
 252   bits<8> rhs;
 253   let Inst{10-8} = dst;
 254   let Inst{7-0}  = rhs;
 255 }
 256
 257 // ADD sp, sp, #<imm7>
 258 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 259                   "add\t$dst, $rhs", []>,
 260               T1Misc<{0,0,0,0,0,?,?}> {
 261   // A6.2.5 & A8.6.8
 262   bits<7> rhs;
 263   let Inst{6-0} = rhs;
 264 }
 265
 266 // SUB sp, sp, #<imm7>
 267 // FIXME: The encoding and the ASM string don't match up.
 268 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 269                   "sub\t$dst, $rhs", []>,
 270               T1Misc<{0,0,0,0,1,?,?}> {
 271   // A6.2.5 & A8.6.214
 272   bits<7> rhs;
 273   let Inst{6-0} = rhs;
 274 }
 275
 276 // ADD <Rm>, sp
 277 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 278                   "add\t$dst, $rhs", []>,
 279               T1Special<{0,0,?,?}> {
 280   // A8.6.9 Encoding T1
 281   bits<4> dst;
 282   let Inst{7}   = dst{3};
 283   let Inst{6-3} = 0b1101;
 284   let Inst{2-0} = dst{2-0};
 285 }
 286
 287 // ADD sp, <Rm>
 288 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 289                   "add\t$dst, $rhs", []>,
 290               T1Special<{0,0,?,?}> {
 291   // A8.6.9 Encoding T2
 292   bits<4> dst;
 293   let Inst{7} = 1;
 294   let Inst{6-3} = dst;
 295   let Inst{2-0} = 0b101;
 296 }
 297
 298 //===----------------------------------------------------------------------===//
 299 //  Control Flow Instructions.
 300 //
 301
 302 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 303   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 304                    [(ARMretflag)]>,
 305                 T1Special<{1,1,0,?}> {
 306     // A6.2.3 & A8.6.25
 307     let Inst{6-3} = 0b1110; // Rm = lr
 308     let Inst{2-0} = 0b000;
 309   }
 310
 311   // Alternative return instruction used by vararg functions.
 312   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 313                           IIC_Br, "bx\t$Rm",
 314                           []>,
 315                        T1Special<{1,1,0,?}> {
 316     // A6.2.3 & A8.6.25
 317     bits<4> Rm;
 318     let Inst{6-3} = Rm;
 319     let Inst{2-0} = 0b000;
 320   }
 321 }
 322
 323 // Indirect branches
 324 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 325   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 326                   [(brind GPR:$Rm)]>,
 327                T1Special<{1,0,?,?}> {
 328     // A8.6.97
 329     bits<4> Rm;
 330     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 331     let Inst{6-3} = Rm;
 332     let Inst{2-0} = 0b111;
 333   }
 334 }
 335
 336 // FIXME: remove when we have a way to marking a MI with these properties.
 337 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 338     hasExtraDefRegAllocReq = 1 in
 339 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 340                    IIC_iPop_Br,
 341                    "pop${p}\t$regs", []>,
 342                T1Misc<{1,1,0,?,?,?,?}> {
 343   // A8.6.121
 344   bits<16> regs;
 345   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 346   let Inst{7-0} = regs{7-0};
 347 }
 348
 349 // All calls clobber the non-callee saved registers. SP is marked as
 350 // a use to prevent stack-pointer assignments that appear immediately
 351 // before calls from potentially appearing dead.
 352 let isCall = 1,
 353   // On non-Darwin platforms R9 is callee-saved.
 354   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 355           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 356           D16, D17, D18, D19, D20, D21, D22, D23,
 357           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 358   Uses = [SP] in {
 359   // Also used for Thumb2
 360   def tBL  : TIx2<0b11110, 0b11, 1,
 361                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 362                   "bl\t$func",
 363                   [(ARMtcall tglobaladdr:$func)]>,
 364              Requires<[IsThumb, IsNotDarwin]>;
 365
 366   // ARMv5T and above, also used for Thumb2
 367   def tBLXi : TIx2<0b11110, 0b11, 0,
 368                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 369                    "blx\t$func",
 370                    [(ARMcall tglobaladdr:$func)]>,
 371               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 372
 373   // Also used for Thumb2
 374   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 375                   "blx\t$func",
 376                   [(ARMtcall GPR:$func)]>,
 377               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 378               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 379
 380   // ARMv4T
 381   let isCodeGenOnly = 1 in
 382   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 383                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 384                   "mov\tlr, pc\n\tbx\t$func",
 385                   [(ARMcall_nolink tGPR:$func)]>,
 386             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 387 }
 388
 389 let isCall = 1,
 390   // On Darwin R9 is call-clobbered.
 391   // R7 is marked as a use to prevent frame-pointer assignments from being
 392   // moved above / below calls.
 393   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 394           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 395           D16, D17, D18, D19, D20, D21, D22, D23,
 396           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
 397   Uses = [R7, SP] in {
 398   // Also used for Thumb2
 399   def tBLr9 : TIx2<0b11110, 0b11, 1,
 400                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 401                    "bl${p}\t$func",
 402                    [(ARMtcall tglobaladdr:$func)]>,
 403               Requires<[IsThumb, IsDarwin]>;
 404
 405   // ARMv5T and above, also used for Thumb2
 406   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 407                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 408                       "blx${p}\t$func",
 409                       [(ARMcall tglobaladdr:$func)]>,
 410                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 411
 412   // Also used for Thumb2
 413   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 414                     "blx${p}\t$func",
 415                     [(ARMtcall GPR:$func)]>,
 416                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 417                  T1Special<{1,1,1,?}> {
 418     // A6.2.3 & A8.6.24
 419     bits<4> func;
 420     let Inst{6-3} = func;
 421     let Inst{2-0} = 0b000;
 422   }
 423
 424   // ARMv4T
 425   let isCodeGenOnly = 1 in
 426   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 427                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 428                    "mov\tlr, pc\n\tbx\t$func",
 429                    [(ARMcall_nolink tGPR:$func)]>,
 430               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 431 }
 432
 433 let isBranch = 1, isTerminator = 1 in {
 434   let isBarrier = 1 in {
 435     let isPredicable = 1 in
 436     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 437                    "b\t$target", [(br bb:$target)]>,
 438                T1Encoding<{1,1,1,0,0,?}>;
 439
 440   // Far jump
 441   let Defs = [LR] in
 442   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 443                     "bl\t$target",[]>;
 444
 445   def tBR_JTr : tPseudoInst<(outs),
 446                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 447                       Size2Bytes, IIC_Br,
 448                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 449     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 450   }
 451   }
 452 }
 453
 454 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 455 // a two-value operand where a dag node expects two operands. :(
 456 let isBranch = 1, isTerminator = 1 in
 457   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 458                  "b$cc\t$target",
 459                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 460              T1Encoding<{1,1,0,1,?,?}>;
 461
 462 // Compare and branch on zero / non-zero
 463 let isBranch = 1, isTerminator = 1 in {
 464   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 465                   "cbz\t$Rn, $target", []>,
 466               T1Misc<{0,0,?,1,?,?,?}> {
 467     // A8.6.27
 468     bits<6> target;
 469     bits<3> Rn;
 470     let Inst{9}   = target{5};
 471     let Inst{7-3} = target{4-0};
 472     let Inst{2-0} = Rn;
 473   }
 474
 475   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 476                   "cbnz\t$cmp, $target", []>,
 477               T1Misc<{1,0,?,1,?,?,?}> {
 478     // A8.6.27
 479     bits<6> target;
 480     bits<3> Rn;
 481     let Inst{9}   = target{5};
 482     let Inst{7-3} = target{4-0};
 483     let Inst{2-0} = Rn;
 484   }
 485 }
 486
 487 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 488 // A8.6.16 B: Encoding T1
 489 // If Inst{11-8} == 0b1111 then SEE SVC
 490 let isCall = 1, Uses = [SP] in
 491 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 492                 "svc", "\t$imm", []>, Encoding16 {
 493   bits<8> imm;
 494   let Inst{15-12} = 0b1101;
 495   let Inst{11-8}  = 0b1111;
 496   let Inst{7-0}   = imm;
 497 }
 498
 499 // The assembler uses 0xDEFE for a trap instruction.
 500 let isBarrier = 1, isTerminator = 1 in
 501 def tTRAP : TI<(outs), (ins), IIC_Br,
 502                "trap", [(trap)]>, Encoding16 {
 503   let Inst = 0xdefe;
 504 }
 505
 506 //===----------------------------------------------------------------------===//
 507 //  Load Store Instructions.
 508 //
 509
 510 let canFoldAsLoad = 1, isReMaterializable = 1 in
 511 def tLDR : T1pI4<(outs tGPR:$Rt), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 512                  "ldr", "\t$Rt, $addr",
 513                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>,
 514            T1LdSt<0b100> {
 515   // A8.6.60
 516   bits<3> Rt;
 517   bits<8> addr;
 518   let Inst{8-6} = addr{5-3};    // Rm
 519   let Inst{5-3} = addr{2-0};    // Rn
 520   let Inst{2-0} = Rt;
 521 }
 522
 523 def tLDRi: T1pI4<(outs tGPR:$Rt), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 524                "ldr", "\t$Rt, $addr",
 525                []>,
 526            T1LdSt4Imm<{1,?,?}> {
 527   // A8.6.57
 528   bits<3> Rt;
 529   bits<8> addr;
 530   let Inst{10-6} = addr{7-3};   // imm5
 531   let Inst{5-3}  = addr{2-0};   // Rn
 532   let Inst{2-0}  = Rt;
 533 }
 534
 535 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 536                 "ldrb", "\t$dst, $addr",
 537                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 538             T1LdSt<0b110>;
 539 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 540                 "ldrb", "\t$dst, $addr",
 541                 []>,
 542             T1LdSt1Imm<{1,?,?}>;
 543
 544 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 545                 "ldrh", "\t$dst, $addr",
 546                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 547             T1LdSt<0b101>;
 548 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 549                 "ldrh", "\t$dst, $addr",
 550                 []>,
 551             T1LdSt2Imm<{1,?,?}>;
 552
 553 let AddedComplexity = 10 in
 554 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 555                  "ldrsb", "\t$dst, $addr",
 556                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 557              T1LdSt<0b011>;
 558
 559 let AddedComplexity = 10 in
 560 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 561                  "ldrsh", "\t$dst, $addr",
 562                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 563              T1LdSt<0b111>;
 564
 565 let canFoldAsLoad = 1 in
 566 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 567                   "ldr", "\t$dst, $addr",
 568                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 569               T1LdStSP<{1,?,?}>;
 570
 571 // Special instruction for restore. It cannot clobber condition register
 572 // when it's expanded by eliminateCallFramePseudoInstr().
 573 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 574 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 575                     "ldr", "\t$dst, $addr", []>,
 576                T1LdStSP<{1,?,?}>;
 577
 578 // Load tconstpool
 579 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 580 let canFoldAsLoad = 1, isReMaterializable = 1 in
 581 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 582                   "ldr", ".n\t$dst, $addr",
 583                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 584               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 585
 586 // Special LDR for loads from non-pc-relative constpools.
 587 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 588     isReMaterializable = 1 in
 589 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 590                   "ldr", "\t$dst, $addr", []>,
 591               T1LdStSP<{1,?,?}>;
 592
 593 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 594                "str", "\t$src, $addr",
 595                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 596            T1LdSt<0b000>;
 597 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 598                "str", "\t$src, $addr",
 599                []>,
 600            T1LdSt4Imm<{0,?,?}>;
 601
 602 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 603                  "strb", "\t$src, $addr",
 604                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 605             T1LdSt<0b010>;
 606 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 607                  "strb", "\t$src, $addr",
 608                  []>,
 609             T1LdSt1Imm<{0,?,?}>;
 610
 611 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 612                  "strh", "\t$src, $addr",
 613                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 614             T1LdSt<0b001>;
 615 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 616                  "strh", "\t$src, $addr",
 617                  []>,
 618             T1LdSt2Imm<{0,?,?}>;
 619
 620 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 621                    "str", "\t$src, $addr",
 622                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 623               T1LdStSP<{0,?,?}>;
 624
 625 let mayStore = 1, neverHasSideEffects = 1 in {
 626 // Special instruction for spill. It cannot clobber condition register
 627 // when it's expanded by eliminateCallFramePseudoInstr().
 628 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 629                   "str", "\t$src, $addr", []>,
 630              T1LdStSP<{0,?,?}>;
 631 }
 632
 633 //===----------------------------------------------------------------------===//
 634 //  Load / store multiple Instructions.
 635 //
 636
 637 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 638                            InstrItinClass itin_upd, bits<6> T1Enc,
 639                            bit L_bit> {
 640   def IA :
 641     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 642         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 643        T1Encoding<T1Enc> {
 644     bits<3> Rn;
 645     bits<8> regs;
 646     let Inst{10-8} = Rn;
 647     let Inst{7-0}  = regs;
 648   }
 649   def IA_UPD :
 650     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 651          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 652         T1Encoding<T1Enc> {
 653     bits<3> Rn;
 654     bits<8> regs;
 655     let Inst{10-8} = Rn;
 656     let Inst{7-0}  = regs;
 657   }
 658 }
 659
 660 // These require base address to be written back or one of the loaded regs.
 661 let neverHasSideEffects = 1 in {
 662
 663 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 664 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 665                             {1,1,0,0,1,?}, 1>;
 666
 667 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 668 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 669                             {1,1,0,0,0,?}, 0>;
 670
 671 } // neverHasSideEffects
 672
 673 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 674 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 675                IIC_iPop,
 676                "pop${p}\t$regs", []>,
 677            T1Misc<{1,1,0,?,?,?,?}> {
 678   bits<16> regs;
 679   let Inst{8}   = regs{15};
 680   let Inst{7-0} = regs{7-0};
 681 }
 682
 683 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 684 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 685                 IIC_iStore_m,
 686                 "push${p}\t$regs", []>,
 687             T1Misc<{0,1,0,?,?,?,?}> {
 688   bits<16> regs;
 689   let Inst{8}   = regs{14};
 690   let Inst{7-0} = regs{7-0};
 691 }
 692
 693 //===----------------------------------------------------------------------===//
 694 //  Arithmetic Instructions.
 695 //
 696
 697 // Add with carry register
 698 let isCommutable = 1, Uses = [CPSR] in
 699 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 700                  "adc", "\t$dst, $rhs",
 701                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 702            T1DataProcessing<0b0101> {
 703   // A8.6.2
 704   bits<3> lhs;
 705   bits<3> rhs;
 706   let Inst{5-3} = lhs;
 707   let Inst{2-0} = rhs;
 708 }
 709
 710 // Add immediate
 711 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 712                    "add", "\t$Rd, $Rn, $imm3",
 713                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 714              T1General<0b01110> {
 715   // A8.6.4 T1
 716   bits<3> Rd;
 717   bits<3> Rn;
 718   bits<3> imm3;
 719   let Inst{8-6} = imm3;
 720   let Inst{5-3} = Rn;
 721   let Inst{2-0} = Rd;
 722 }
 723
 724 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 725                    "add", "\t$dst, $rhs",
 726                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 727              T1General<{1,1,0,?,?}> {
 728   // A8.6.4 T2
 729   bits<3> lhs;
 730   bits<8> rhs;
 731   let Inst{10-8} = lhs;
 732   let Inst{7-0}  = rhs;
 733 }
 734
 735 // Add register
 736 let isCommutable = 1 in
 737 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 738                    "add", "\t$Rd, $Rn, $Rm",
 739                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 740              T1General<0b01100> {
 741   // A8.6.6 T1
 742   bits<3> Rm;
 743   bits<3> Rn;
 744   bits<3> Rd;
 745   let Inst{8-6} = Rm;
 746   let Inst{5-3} = Rn;
 747   let Inst{2-0} = Rd;
 748 }
 749
 750 let neverHasSideEffects = 1 in
 751 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 752                      "add", "\t$dst, $rhs", []>,
 753                T1Special<{0,0,?,?}> {
 754   // A8.6.6 T2
 755   bits<4> dst;
 756   bits<4> rhs;
 757   let Inst{6-3} = rhs;
 758   let Inst{7}   = dst{3};
 759   let Inst{2-0} = dst{2-0};
 760 }
 761
 762 // AND register
 763 let isCommutable = 1 in
 764 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 765                  "and", "\t$dst, $rhs",
 766                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 767            T1DataProcessing<0b0000> {
 768   // A8.6.12
 769   bits<3> rhs;
 770   bits<3> dst;
 771   let Inst{5-3} = rhs;
 772   let Inst{2-0} = dst;
 773 }
 774
 775 // ASR immediate
 776 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 777                   "asr", "\t$Rd, $Rm, $imm5",
 778                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 779              T1General<{0,1,0,?,?}> {
 780   // A8.6.14
 781   bits<3> Rd;
 782   bits<3> Rm;
 783   bits<5> imm5;
 784   let Inst{10-6} = imm5;
 785   let Inst{5-3}  = Rm;
 786   let Inst{2-0}  = Rd;
 787 }
 788
 789 // ASR register
 790 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 791                    "asr", "\t$dst, $rhs",
 792                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 793              T1DataProcessing<0b0100> {
 794   // A8.6.15
 795   bits<3> rhs;
 796   bits<3> dst;
 797   let Inst{5-3} = rhs;
 798   let Inst{2-0} = dst;
 799 }
 800
 801 // BIC register
 802 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 803                  "bic", "\t$dst, $rhs",
 804                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 805            T1DataProcessing<0b1110> {
 806   // A8.6.20
 807   bits<3> dst;
 808   bits<3> rhs;
 809   let Inst{5-3} = rhs;
 810   let Inst{2-0} = dst;
 811 }
 812
 813 // CMN register
 814 let isCompare = 1, Defs = [CPSR] in {
 815 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 816 //       Compare-to-zero still works out, just not the relationals
 817 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 818 //                "cmn", "\t$lhs, $rhs",
 819 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 820 //           T1DataProcessing<0b1011>;
 821 def tCMNz : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 822                  "cmn", "\t$Rn, $Rm",
 823                  [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>,
 824             T1DataProcessing<0b1011> {
 825   // A8.6.33
 826   bits<3> Rm;
 827   bits<3> Rn;
 828   let Inst{5-3} = Rm;
 829   let Inst{2-0} = Rn;
 830 }
 831 }
 832
 833 // CMP immediate
 834 let isCompare = 1, Defs = [CPSR] in {
 835 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 836                   "cmp", "\t$Rn, $imm8",
 837                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 838              T1General<{1,0,1,?,?}> {
 839   // A8.6.35
 840   bits<3> Rn;
 841   bits<8> imm8;
 842   let Inst{10-8} = Rn;
 843   let Inst{7-0}  = imm8;
 844 }
 845
 846 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 847                   "cmp", "\t$Rn, $imm8",
 848                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 849               T1General<{1,0,1,?,?}> {
 850   // A8.6.35
 851   bits<3> Rn;
 852   let Inst{10-8} = Rn;
 853   let Inst{7-0}  = 0x00;
 854 }
 855
 856 // CMP register
 857 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 858                  "cmp", "\t$Rn, $Rm",
 859                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 860             T1DataProcessing<0b1010> {
 861   // A8.6.36 T1
 862   bits<3> Rm;
 863   bits<3> Rn;
 864   let Inst{5-3} = Rm;
 865   let Inst{2-0} = Rn;
 866 }
 867 def tCMPzr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 868                   "cmp", "\t$Rn, $Rm",
 869                   [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>,
 870              T1DataProcessing<0b1010> {
 871   // A8.6.36 T1
 872   bits<3> Rm;
 873   bits<3> Rn;
 874   let Inst{5-3} = Rm;
 875   let Inst{2-0} = Rn;
 876 }
 877
 878 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 879                    "cmp", "\t$Rn, $Rm", []>,
 880               T1Special<{0,1,?,?}> {
 881   // A8.6.36 T2
 882   bits<4> Rm;
 883   bits<4> Rn;
 884   let Inst{7}   = Rn{3};
 885   let Inst{6-3} = Rm;
 886   let Inst{2-0} = Rn{2-0};
 887 }
 888 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 889                     "cmp", "\t$lhs, $rhs", []>,
 890                T1Special<{0,1,?,?}> {
 891   // A8.6.36 T2
 892   bits<4> Rm;
 893   bits<4> Rn;
 894   let Inst{7}   = Rn{3};
 895   let Inst{6-3} = Rm;
 896   let Inst{2-0} = Rn{2-0};
 897 }
 898
 899 } // isCompare = 1, Defs = [CPSR]
 900
 901
 902 // XOR register
 903 let isCommutable = 1 in
 904 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 905                  "eor", "\t$dst, $rhs",
 906                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 907            T1DataProcessing<0b0001> {
 908   // A8.6.45
 909   bits<3> dst;
 910   bits<3> rhs;
 911   let Inst{5-3} = rhs;
 912   let Inst{2-0} = dst;
 913 }
 914
 915 // LSL immediate
 916 def tLSLri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 917                   "lsl", "\t$Rd, $Rm, $imm5",
 918                   [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 919              T1General<{0,0,0,?,?}> {
 920   // A8.6.88
 921   bits<3> Rd;
 922   bits<3> Rm;
 923   bits<5> imm5;
 924   let Inst{10-6} = imm5;
 925   let Inst{5-3}  = Rm;
 926   let Inst{2-0}  = Rd;
 927 }
 928
 929 // LSL register
 930 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 931                    "lsl", "\t$dst, $rhs",
 932                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 933              T1DataProcessing<0b0010> {
 934   // A8.6.89
 935   bits<3> dst;
 936   bits<3> rhs;
 937   let Inst{5-3} = rhs;
 938   let Inst{2-0} = dst;
 939 }
 940
 941 // LSR immediate
 942 def tLSRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 943                   "lsr", "\t$Rd, $Rm, $imm5",
 944                   [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]>,
 945              T1General<{0,0,1,?,?}> {
 946   // A8.6.90
 947   bits<3> Rd;
 948   bits<3> Rm;
 949   bits<5> imm5;
 950   let Inst{10-6} = imm5;
 951   let Inst{5-3}  = Rm;
 952   let Inst{2-0}  = Rd;
 953 }
 954
 955 // LSR register
 956 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 957                    "lsr", "\t$dst, $rhs",
 958                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 959              T1DataProcessing<0b0011> {
 960   // A8.6.91
 961   bits<3> dst;
 962   bits<3> rhs;
 963   let Inst{5-3} = rhs;
 964   let Inst{2-0} = dst;
 965 }
 966
 967 // Move register
 968 let isMoveImm = 1 in
 969 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 970                   "mov", "\t$Rd, $imm8",
 971                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 972              T1General<{1,0,0,?,?}> {
 973   // A8.6.96
 974   bits<3> Rd;
 975   bits<8> imm8;
 976   let Inst{10-8} = Rd;
 977   let Inst{7-0}  = imm8;
 978 }
 979
 980 // TODO: A7-73: MOV(2) - mov setting flag.
 981
 982 let neverHasSideEffects = 1 in {
 983 // FIXME: Make this predicable.
 984 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 985                       "mov\t$dst, $src", []>,
 986                   T1Special<0b1000>;
 987 let Defs = [CPSR] in
 988 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 989                        "movs\t$dst, $src", []>, Encoding16 {
 990   let Inst{15-6} = 0b0000000000;
 991 }
 992
 993 // FIXME: Make these predicable.
 994 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 995                        "mov\t$dst, $src", []>,
 996                    T1Special<{1,0,0,?}>;
 997 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 998                        "mov\t$dst, $src", []>,
 999                    T1Special<{1,0,?,0}>;
1000 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
1001                        "mov\t$dst, $src", []>,
1002                    T1Special<{1,0,?,?}>;
1003 } // neverHasSideEffects
1004
1005 // multiply register
1006 let isCommutable = 1 in
1007 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
1008                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
1009                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
1010            T1DataProcessing<0b1101> {
1011   // A8.6.105
1012   bits<3> dst;
1013   bits<3> rhs;
1014   let Inst{5-3} = rhs;
1015   let Inst{2-0} = dst;
1016 }
1017
1018 // move inverse register
1019 def tMVN : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMVNr,
1020                 "mvn", "\t$Rd, $Rm",
1021                 [(set tGPR:$Rd, (not tGPR:$Rm))]>,
1022            T1DataProcessing<0b1111> {
1023   // A8.6.107
1024   bits<3> Rd;
1025   bits<3> Rm;
1026   let Inst{5-3} = Rm;
1027   let Inst{2-0} = Rd;
1028 }
1029
1030 // Bitwise or register
1031 let isCommutable = 1 in
1032 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
1033                  "orr", "\t$dst, $rhs",
1034                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
1035            T1DataProcessing<0b1100> {
1036   // A8.6.114
1037   bits<3> dst;
1038   bits<3> rhs;
1039   let Inst{5-3} = rhs;
1040   let Inst{2-0} = dst;
1041 }
1042
1043 // Swaps
1044 def tREV : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1045                 "rev", "\t$Rd, $Rm",
1046                 [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1047                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1048            T1Misc<{1,0,1,0,0,0,?}> {
1049   // A8.6.134
1050   bits<3> Rm;
1051   bits<3> Rd;
1052   let Inst{5-3} = Rm;
1053   let Inst{2-0} = Rd;
1054 }
1055
1056 def tREV16 : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1057                   "rev16", "\t$Rd, $Rm",
1058              [(set tGPR:$Rd,
1059                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1060                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1061                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1062                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1063                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1064              T1Misc<{1,0,1,0,0,1,?}> {
1065   // A8.6.135
1066   bits<3> Rm;
1067   bits<3> Rd;
1068   let Inst{5-3} = Rm;
1069   let Inst{2-0} = Rd;
1070 }
1071
1072 def tREVSH : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1073                   "revsh", "\t$Rd, $Rm",
1074                   [(set tGPR:$Rd,
1075                         (sext_inreg
1076                           (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1077                               (shl tGPR:$Rm, (i32 8))), i16))]>,
1078                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1079              T1Misc<{1,0,1,0,1,1,?}> {
1080   // A8.6.136
1081   bits<3> Rm;
1082   bits<3> Rd;
1083   let Inst{5-3} = Rm;
1084   let Inst{2-0} = Rd;
1085 }
1086
1087 // rotate right register
1088 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
1089                  "ror", "\t$dst, $rhs",
1090                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
1091            T1DataProcessing<0b0111> {
1092   // A8.6.139
1093   bits<3> rhs;
1094   bits<3> dst;
1095   let Inst{5-3} = rhs;
1096   let Inst{2-0} = dst;
1097 }
1098
1099 // negate register
1100 def tRSB : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iALUi,
1101                 "rsb", "\t$Rd, $Rn, #0",
1102                 [(set tGPR:$Rd, (ineg tGPR:$Rn))]>,
1103            T1DataProcessing<0b1001> {
1104   // A8.6.141
1105   bits<3> Rn;
1106   bits<3> Rd;
1107   let Inst{5-3} = Rn;
1108   let Inst{2-0} = Rd;
1109 }
1110
1111 // Subtract with carry register
1112 let Uses = [CPSR] in
1113 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
1114                  "sbc", "\t$dst, $rhs",
1115                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
1116            T1DataProcessing<0b0110> {
1117   // A8.6.151
1118   bits<3> rhs;
1119   bits<3> dst;
1120   let Inst{5-3} = rhs;
1121   let Inst{2-0} = dst;
1122 }
1123
1124 // Subtract immediate
1125 def tSUBi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
1126                   "sub", "\t$Rd, $Rn, $imm3",
1127                   [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7_neg:$imm3))]>,
1128              T1General<0b01111> {
1129   // A8.6.210 T1
1130   bits<3> imm3;
1131   bits<3> Rn;
1132   bits<3> Rd;
1133   let Inst{8-6} = imm3;
1134   let Inst{5-3} = Rn;
1135   let Inst{2-0} = Rd;
1136 }
1137
1138 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
1139                    "sub", "\t$dst, $rhs",
1140                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
1141              T1General<{1,1,1,?,?}> {
1142   // A8.6.210 T2
1143   bits<8> rhs;
1144   bits<3> dst;
1145   let Inst{10-8} = dst;
1146   let Inst{7-0} = rhs;
1147 }
1148
1149 // subtract register
1150 def tSUBrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
1151                   "sub", "\t$Rd, $Rn, $Rm",
1152                   [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1153              T1General<0b01101> {
1154   // A8.6.212
1155   bits<3> Rm;
1156   bits<3> Rn;
1157   bits<3> Rd;
1158   let Inst{8-6} = Rm;
1159   let Inst{5-3} = Rn;
1160   let Inst{2-0} = Rd;
1161 }
1162
1163 // TODO: A7-96: STMIA - store multiple.
1164
1165 // sign-extend byte
1166 def tSXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1167                   "sxtb", "\t$Rd, $Rm",
1168                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1169                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1170              T1Misc<{0,0,1,0,0,1,?}> {
1171   // A8.6.222
1172   bits<3> Rm;
1173   bits<3> Rd;
1174   let Inst{5-3} = Rm;
1175   let Inst{2-0} = Rd;
1176 }
1177
1178 // sign-extend short
1179 def tSXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1180                   "sxth", "\t$Rd, $Rm",
1181                   [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1182                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1183              T1Misc<{0,0,1,0,0,0,?}> {
1184   // A8.6.224
1185   bits<3> Rm;
1186   bits<3> Rd;
1187   let Inst{5-3} = Rm;
1188   let Inst{2-0} = Rd;
1189 }
1190
1191 // test
1192 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1193 def tTST  : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1194                  "tst", "\t$Rn, $Rm",
1195                  [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1196             T1DataProcessing<0b1000> {
1197   // A8.6.230
1198   bits<3> Rm;
1199   bits<3> Rn;
1200   let Inst{5-3} = Rm;
1201   let Inst{2-0} = Rn;
1202 }
1203
1204 // zero-extend byte
1205 def tUXTB  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1206                   "uxtb", "\t$Rd, $Rm",
1207                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1208                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1209              T1Misc<{0,0,1,0,1,1,?}> {
1210   // A8.6.262
1211   bits<3> Rm;
1212   bits<3> Rd;
1213   let Inst{5-3} = Rm;
1214   let Inst{2-0} = Rd;
1215 }
1216
1217 // zero-extend short
1218 def tUXTH  : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1219                   "uxth", "\t$Rd, $Rm",
1220                   [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1221                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1222              T1Misc<{0,0,1,0,1,0,?}> {
1223   // A8.6.264
1224   bits<3> Rm;
1225   bits<3> Rd;
1226   let Inst{5-3} = Rm;
1227   let Inst{2-0} = Rd;
1228 }
1229
1230
1231 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1232 // Expanded after instruction selection into a branch sequence.
1233 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1234   def tMOVCCr_pseudo :
1235   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1236               NoItinerary,
1237              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1238
1239
1240 // 16-bit movcc in IT blocks for Thumb2.
1241 let neverHasSideEffects = 1 in {
1242 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1243                     "mov", "\t$dst, $rhs", []>,
1244               T1Special<{1,0,?,?}> {
1245   bits<4> rhs;
1246   bits<4> dst;
1247   let Inst{7}   = dst{3};
1248   let Inst{6-3} = rhs;
1249   let Inst{2-0} = dst{2-0};
1250 }
1251
1252 let isMoveImm = 1 in
1253 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1254                     "mov", "\t$dst, $rhs", []>,
1255               T1General<{1,0,0,?,?}> {
1256   bits<8> rhs;
1257   bits<3> dst;
1258   let Inst{10-8} = dst;
1259   let Inst{7-0}  = rhs;
1260 }
1261
1262 } // neverHasSideEffects
1263
1264 // tLEApcrel - Load a pc-relative address into a register without offending the
1265 // assembler.
1266 let neverHasSideEffects = 1, isReMaterializable = 1 in
1267 def tLEApcrel : T1I<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p), IIC_iALUi,
1268                     "adr${p}\t$Rd, #$label", []>,
1269                 T1Encoding<{1,0,1,0,0,?}> {
1270   // A6.2 & A8.6.10
1271   bits<3> Rd;
1272   let Inst{10-8} = Rd;
1273   // FIXME: Add label encoding/fixup
1274 }
1275
1276 def tLEApcrelJT : T1I<(outs tGPR:$Rd),
1277                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1278                       IIC_iALUi, "adr${p}\t$Rd, #${label}_${id}", []>,
1279                   T1Encoding<{1,0,1,0,0,?}> {
1280   // A6.2 & A8.6.10
1281   bits<3> Rd;
1282   let Inst{10-8} = Rd;
1283   // FIXME: Add label encoding/fixup
1284 }
1285
1286 //===----------------------------------------------------------------------===//
1287 // TLS Instructions
1288 //
1289
1290 // __aeabi_read_tp preserves the registers r1-r3.
1291 let isCall = 1, Defs = [R0, LR], Uses = [SP] in
1292 def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1293                    "bl\t__aeabi_read_tp",
1294                    [(set R0, ARMthread_pointer)]> {
1295   // Encoding is 0xf7fffffe.
1296   let Inst = 0xf7fffffe;
1297 }
1298
1299 // SJLJ Exception handling intrinsics
1300 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1301 //   address and save #0 in R0 for the non-longjmp case.
1302 //   Since by its nature we may be coming from some other function to get
1303 //   here, and we're using the stack frame for the containing function to
1304 //   save/restore registers, we can't keep anything live in regs across
1305 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1306 //   when we get here from a longjmp(). We force everthing out of registers
1307 //   except for our own input by listing the relevant registers in Defs. By
1308 //   doing so, we also cause the prologue/epilogue code to actively preserve
1309 //   all of the callee-saved resgisters, which is exactly what we want.
1310 //   $val is a scratch register for our use.
1311 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ],
1312     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1313 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1314                                   AddrModeNone, SizeSpecial, NoItinerary, "","",
1315                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1316
1317 // FIXME: Non-Darwin version(s)
1318 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1319     Defs = [ R7, LR, SP ] in
1320 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1321                               AddrModeNone, SizeSpecial, IndexModeNone,
1322                               Pseudo, NoItinerary, "", "",
1323                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1324                              Requires<[IsThumb, IsDarwin]>;
1325
1326 //===----------------------------------------------------------------------===//
1327 // Non-Instruction Patterns
1328 //
1329
1330 // Add with carry
1331 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1332             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1333 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1334             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1335 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1336             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1337
1338 // Subtract with carry
1339 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1340             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1341 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1342             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1343 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1344             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1345
1346 // ConstantPool, GlobalAddress
1347 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1348 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1349
1350 // JumpTable
1351 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1352             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1353
1354 // Direct calls
1355 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1356       Requires<[IsThumb, IsNotDarwin]>;
1357 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1358       Requires<[IsThumb, IsDarwin]>;
1359
1360 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1361       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1362 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1363       Requires<[IsThumb, HasV5T, IsDarwin]>;
1364
1365 // Indirect calls to ARM routines
1366 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1367       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1368 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1369       Requires<[IsThumb, HasV5T, IsDarwin]>;
1370
1371 // zextload i1 -> zextload i8
1372 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1373             (tLDRB t_addrmode_s1:$addr)>;
1374
1375 // extload -> zextload
1376 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1377 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1378 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1379
1380 // If it's impossible to use [r,r] address mode for sextload, select to
1381 // ldr{b|h} + sxt{b|h} instead.
1382 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1383             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1384       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1385 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1386             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1387       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1388
1389 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1390             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1391 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1392             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1393
1394 // Large immediate handling.
1395
1396 // Two piece imms.
1397 def : T1Pat<(i32 thumb_immshifted:$src),
1398             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1399                     (thumb_immshifted_shamt imm:$src))>;
1400
1401 def : T1Pat<(i32 imm0_255_comp:$src),
1402             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1403
1404 // Pseudo instruction that combines ldr from constpool and add pc. This should
1405 // be expanded into two instructions late to allow if-conversion and
1406 // scheduling.
1407 let isReMaterializable = 1 in
1408 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1409                    NoItinerary,
1410                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1411                                            imm:$cp))]>,
1412                Requires<[IsThumb, IsThumb1Only]>;