lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 130            "${:comment} tADJCALLSTACKUP $amt1",
 131            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>, Requires<[IsThumb1Only]>;
 132
 133 def tADJCALLSTACKDOWN :
 134 PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 135            "${:comment} tADJCALLSTACKDOWN $amt",
 136            [(ARMcallseq_start imm:$amt)]>, Requires<[IsThumb1Only]>;
 137 }
 138
 139 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 140                 [/* For disassembly only; pattern left blank */]>,
 141            T1Encoding<0b101111> {
 142   let Inst{9-8} = 0b11;
 143   let Inst{7-0} = 0b00000000;
 144 }
 145
 146 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 147                   [/* For disassembly only; pattern left blank */]>,
 148              T1Encoding<0b101111> {
 149   let Inst{9-8} = 0b11;
 150   let Inst{7-0} = 0b00010000;
 151 }
 152
 153 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 154                 [/* For disassembly only; pattern left blank */]>,
 155            T1Encoding<0b101111> {
 156   let Inst{9-8} = 0b11;
 157   let Inst{7-0} = 0b00100000;
 158 }
 159
 160 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 161                 [/* For disassembly only; pattern left blank */]>,
 162            T1Encoding<0b101111> {
 163   let Inst{9-8} = 0b11;
 164   let Inst{7-0} = 0b00110000;
 165 }
 166
 167 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 168                 [/* For disassembly only; pattern left blank */]>,
 169            T1Encoding<0b101111> {
 170   let Inst{9-8} = 0b11;
 171   let Inst{7-0} = 0b01000000;
 172 }
 173
 174 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 175                     [/* For disassembly only; pattern left blank */]>,
 176                 T1Encoding<0b101101> {
 177   let Inst{9-5} = 0b10010;
 178   let Inst{3} = 1;
 179 }
 180
 181 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 182                     [/* For disassembly only; pattern left blank */]>,
 183                 T1Encoding<0b101101> {
 184   let Inst{9-5} = 0b10010;
 185   let Inst{3} = 0;
 186 }
 187
 188 // The i32imm operand $val can be used by a debugger to store more information
 189 // about the breakpoint.
 190 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 191                 [/* For disassembly only; pattern left blank */]>,
 192             T1Encoding<0b101111> {
 193   let Inst{9-8} = 0b10;
 194 }
 195
 196 // Change Processor State is a system instruction -- for disassembly only.
 197 // The singleton $opt operand contains the following information:
 198 // opt{4-0} = mode ==> don't care
 199 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 200 // opt{8-6} = AIF from Inst{2-0}
 201 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 202 //
 203 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 204 // CPS which has more options.
 205 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 206               [/* For disassembly only; pattern left blank */]>,
 207            T1Misc<0b0110011>;
 208
 209 // For both thumb1 and thumb2.
 210 let isNotDuplicable = 1 in
 211 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr,
 212                  "\n$cp:\n\tadd\t$dst, pc",
 213                  [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 214               T1Special<{0,0,?,?}> {
 215   let Inst{6-3} = 0b1111; // A8.6.6 Rm = pc
 216 }
 217
 218 // PC relative add.
 219 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 220                   "add\t$dst, pc, $rhs", []>,
 221                T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 222
 223 // ADD rd, sp, #imm8
 224 // This is rematerializable, which is particularly useful for taking the
 225 // address of locals.
 226 let isReMaterializable = 1 in {
 227 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 228                   "add\t$dst, $sp, $rhs", []>,
 229                T1Encoding<{1,0,1,0,1,?}>; // A6.2 & A8.6.8
 230 }
 231
 232 // ADD sp, sp, #imm7
 233 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 234                   "add\t$dst, $rhs", []>,
 235               T1Misc<{0,0,0,0,0,?,?}>; // A6.2.5 & A8.6.8
 236
 237 // SUB sp, sp, #imm7
 238 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 239                   "sub\t$dst, $rhs", []>,
 240               T1Misc<{0,0,0,0,1,?,?}>; // A6.2.5 & A8.6.215
 241
 242 // ADD rm, sp
 243 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 244                   "add\t$dst, $rhs", []>,
 245               T1Special<{0,0,?,?}> {
 246   let Inst{6-3} = 0b1101; // A8.6.9 Encoding T1
 247 }
 248
 249 // ADD sp, rm
 250 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 251                   "add\t$dst, $rhs", []>,
 252               T1Special<{0,0,?,?}> {
 253   // A8.6.9 Encoding T2
 254   let Inst{7} = 1;
 255   let Inst{2-0} = 0b101;
 256 }
 257
 258 //===----------------------------------------------------------------------===//
 259 //  Control Flow Instructions.
 260 //
 261
 262 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 263   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr", [(ARMretflag)]>,
 264                 T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 265     let Inst{6-3} = 0b1110; // Rm = lr
 266   }
 267   // Alternative return instruction used by vararg functions.
 268   def tBX_RET_vararg : TI<(outs), (ins tGPR:$target), IIC_Br, "bx\t$target",[]>,
 269                        T1Special<{1,1,0,?}>; // A6.2.3 & A8.6.25
 270 }
 271
 272 // Indirect branches
 273 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 274   def tBRIND : TI<(outs), (ins GPR:$dst), IIC_Br, "mov\tpc, $dst",
 275                   [(brind GPR:$dst)]>,
 276                T1Special<{1,0,1,?}> {
 277     // <Rd> = Inst{7:2-0} = pc
 278     let Inst{2-0} = 0b111;
 279   }
 280 }
 281
 282 // FIXME: remove when we have a way to marking a MI with these properties.
 283 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 284     hasExtraDefRegAllocReq = 1 in
 285 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops),
 286                    IIC_iLoadmBr,
 287                    "pop${p}\t$dsts", []>,
 288                T1Misc<{1,1,0,?,?,?,?}>;
 289
 290 let isCall = 1,
 291   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 292           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 293           D16, D17, D18, D19, D20, D21, D22, D23,
 294           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 295   // Also used for Thumb2
 296   def tBL  : TIx2<0b11110, 0b11, 1,
 297                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 298                   "bl\t${func:call}",
 299                   [(ARMtcall tglobaladdr:$func)]>,
 300              Requires<[IsThumb, IsNotDarwin]>;
 301
 302   // ARMv5T and above, also used for Thumb2
 303   def tBLXi : TIx2<0b11110, 0b11, 0,
 304                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 305                    "blx\t${func:call}",
 306                    [(ARMcall tglobaladdr:$func)]>,
 307               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 308
 309   // Also used for Thumb2
 310   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 311                   "blx\t$func",
 312                   [(ARMtcall GPR:$func)]>,
 313               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 314               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 315
 316   // ARMv4T
 317   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 318                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 319                   "mov\tlr, pc\n\tbx\t$func",
 320                   [(ARMcall_nolink tGPR:$func)]>,
 321             Requires<[IsThumb1Only, IsNotDarwin]>;
 322 }
 323
 324 // On Darwin R9 is call-clobbered.
 325 let isCall = 1,
 326   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 327           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 328           D16, D17, D18, D19, D20, D21, D22, D23,
 329           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 330   // Also used for Thumb2
 331   def tBLr9 : TIx2<0b11110, 0b11, 1,
 332                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 333                    "bl\t${func:call}",
 334                    [(ARMtcall tglobaladdr:$func)]>,
 335               Requires<[IsThumb, IsDarwin]>;
 336
 337   // ARMv5T and above, also used for Thumb2
 338   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 339                       (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 340                       "blx\t${func:call}",
 341                       [(ARMcall tglobaladdr:$func)]>,
 342                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 343
 344   // Also used for Thumb2
 345   def tBLXr_r9 : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 346                     "blx\t$func",
 347                     [(ARMtcall GPR:$func)]>,
 348                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 349                  T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24
 350
 351   // ARMv4T
 352   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 353                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 354                    "mov\tlr, pc\n\tbx\t$func",
 355                    [(ARMcall_nolink tGPR:$func)]>,
 356               Requires<[IsThumb1Only, IsDarwin]>;
 357 }
 358
 359 let isBranch = 1, isTerminator = 1 in {
 360   let isBarrier = 1 in {
 361     let isPredicable = 1 in
 362     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 363                    "b\t$target", [(br bb:$target)]>,
 364                T1Encoding<{1,1,1,0,0,?}>;
 365
 366   // Far jump
 367   let Defs = [LR] in
 368   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 369                     "bl\t$target\t${:comment} far jump",[]>;
 370
 371   def tBR_JTr : T1JTI<(outs),
 372                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 373                       IIC_Br, "mov\tpc, $target\n\t.align\t2$jt",
 374                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 375                 Encoding16 {
 376     let Inst{15-7} = 0b010001101;
 377     let Inst{2-0} = 0b111;
 378   }
 379   }
 380 }
 381
 382 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 383 // a two-value operand where a dag node expects two operands. :(
 384 let isBranch = 1, isTerminator = 1 in
 385   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 386                  "b$cc\t$target",
 387                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 388              T1Encoding<{1,1,0,1,?,?}>;
 389
 390 // Compare and branch on zero / non-zero
 391 let isBranch = 1, isTerminator = 1 in {
 392   def tCBZ  : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 393                   "cbz\t$cmp, $target", []>,
 394               T1Misc<{0,0,?,1,?,?,?}>;
 395
 396   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 397                   "cbnz\t$cmp, $target", []>,
 398               T1Misc<{1,0,?,1,?,?,?}>;
 399 }
 400
 401 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 402 // A8.6.16 B: Encoding T1
 403 // If Inst{11-8} == 0b1111 then SEE SVC
 404 let isCall = 1 in {
 405 def tSVC : T1pI<(outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc", []>,
 406            Encoding16 {
 407   let Inst{15-12} = 0b1101;
 408   let Inst{11-8} = 0b1111;
 409 }
 410 }
 411
 412 // A8.6.16 B: Encoding T1
 413 // If Inst{11-8} == 0b1110 then UNDEFINED
 414 // FIXME: Temporary emitted as raw bytes until this pseudo-op will be added to
 415 // binutils
 416 let isBarrier = 1, isTerminator = 1 in
 417 def tTRAP : TI<(outs), (ins), IIC_Br,
 418                ".short 0xdefe ${:comment} trap", [(trap)]>, Encoding16 {
 419   let Inst{15-12} = 0b1101;
 420   let Inst{11-8} = 0b1110;
 421 }
 422
 423 //===----------------------------------------------------------------------===//
 424 //  Load Store Instructions.
 425 //
 426
 427 let canFoldAsLoad = 1, isReMaterializable = 1 in
 428 def tLDR : T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoadr,
 429                "ldr", "\t$dst, $addr",
 430                [(set tGPR:$dst, (load t_addrmode_s4:$addr))]>,
 431            T1LdSt<0b100>;
 432 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoadr,
 433                "ldr", "\t$dst, $addr",
 434                []>,
 435            T1LdSt4Imm<{1,?,?}>;
 436
 437 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoadr,
 438                 "ldrb", "\t$dst, $addr",
 439                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 440             T1LdSt<0b110>;
 441 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoadr,
 442                 "ldrb", "\t$dst, $addr",
 443                 []>,
 444             T1LdSt1Imm<{1,?,?}>;
 445
 446 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoadr,
 447                 "ldrh", "\t$dst, $addr",
 448                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 449             T1LdSt<0b101>;
 450 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoadr,
 451                 "ldrh", "\t$dst, $addr",
 452                 []>,
 453             T1LdSt2Imm<{1,?,?}>;
 454
 455 let AddedComplexity = 10 in
 456 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoadr,
 457                  "ldrsb", "\t$dst, $addr",
 458                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 459              T1LdSt<0b011>;
 460
 461 let AddedComplexity = 10 in
 462 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoadr,
 463                  "ldrsh", "\t$dst, $addr",
 464                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 465              T1LdSt<0b111>;
 466
 467 let canFoldAsLoad = 1 in
 468 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoadi,
 469                   "ldr", "\t$dst, $addr",
 470                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 471               T1LdStSP<{1,?,?}>;
 472
 473 // Special instruction for restore. It cannot clobber condition register
 474 // when it's expanded by eliminateCallFramePseudoInstr().
 475 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 476 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoadi,
 477                     "ldr", "\t$dst, $addr", []>,
 478                T1LdStSP<{1,?,?}>;
 479
 480 // Load tconstpool
 481 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 482 let canFoldAsLoad = 1, isReMaterializable = 1 in
 483 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoadi,
 484                   "ldr", ".n\t$dst, $addr",
 485                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 486               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 487
 488 // Special LDR for loads from non-pc-relative constpools.
 489 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 490     isReMaterializable = 1 in
 491 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoadi,
 492                   "ldr", "\t$dst, $addr", []>,
 493               T1LdStSP<{1,?,?}>;
 494
 495 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStorer,
 496                "str", "\t$src, $addr",
 497                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 498            T1LdSt<0b000>;
 499 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStorer,
 500                "str", "\t$src, $addr",
 501                []>,
 502            T1LdSt4Imm<{0,?,?}>;
 503
 504 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStorer,
 505                  "strb", "\t$src, $addr",
 506                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 507             T1LdSt<0b010>;
 508 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStorer,
 509                  "strb", "\t$src, $addr",
 510                  []>,
 511             T1LdSt1Imm<{0,?,?}>;
 512
 513 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStorer,
 514                  "strh", "\t$src, $addr",
 515                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 516             T1LdSt<0b001>;
 517 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStorer,
 518                  "strh", "\t$src, $addr",
 519                  []>,
 520             T1LdSt2Imm<{0,?,?}>;
 521
 522 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStorei,
 523                    "str", "\t$src, $addr",
 524                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 525               T1LdStSP<{0,?,?}>;
 526
 527 let mayStore = 1, neverHasSideEffects = 1 in {
 528 // Special instruction for spill. It cannot clobber condition register
 529 // when it's expanded by eliminateCallFramePseudoInstr().
 530 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStorei,
 531                   "str", "\t$src, $addr", []>,
 532              T1LdStSP<{0,?,?}>;
 533 }
 534
 535 //===----------------------------------------------------------------------===//
 536 //  Load / store multiple Instructions.
 537 //
 538
 539 // These require base address to be written back or one of the loaded regs.
 540 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 541 def tLDM : T1I<(outs),
 542                (ins addrmode4:$addr, pred:$p, reglist:$dsts, variable_ops),
 543                IIC_iLoadm,
 544                "ldm${addr:submode}${p}\t$addr, $dsts", []>,
 545            T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 546
 547 def tLDM_UPD : T1It<(outs tGPR:$wb),
 548                     (ins addrmode4:$addr, pred:$p, reglist:$dsts, variable_ops),
 549                     IIC_iLoadm,
 550                     "ldm${addr:submode}${p}\t$addr!, $dsts",
 551                     "$addr.addr = $wb", []>,
 552                T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 553 } // mayLoad, neverHasSideEffects = 1, hasExtraDefRegAllocReq
 554
 555 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
 556 def tSTM_UPD : T1It<(outs tGPR:$wb),
 557                     (ins addrmode4:$addr, pred:$p, reglist:$srcs, variable_ops),
 558                     IIC_iStorem,
 559                     "stm${addr:submode}${p}\t$addr!, $srcs",
 560                     "$addr.addr = $wb", []>,
 561            T1Encoding<{1,1,0,0,0,?}>; // A6.2 & A8.6.189
 562
 563 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 564 def tPOP : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops), IIC_iLoadmBr,
 565                "pop${p}\t$dsts", []>,
 566            T1Misc<{1,1,0,?,?,?,?}>;
 567
 568 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 569 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$srcs, variable_ops), IIC_iStorem,
 570                 "push${p}\t$srcs", []>,
 571             T1Misc<{0,1,0,?,?,?,?}>;
 572
 573 //===----------------------------------------------------------------------===//
 574 //  Arithmetic Instructions.
 575 //
 576
 577 // Add with carry register
 578 let isCommutable = 1, Uses = [CPSR] in
 579 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 580                  "adc", "\t$dst, $rhs",
 581                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 582            T1DataProcessing<0b0101>;
 583
 584 // Add immediate
 585 def tADDi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 586                    "add", "\t$dst, $lhs, $rhs",
 587                    [(set tGPR:$dst, (add tGPR:$lhs, imm0_7:$rhs))]>,
 588              T1General<0b01110>;
 589
 590 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 591                    "add", "\t$dst, $rhs",
 592                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 593              T1General<{1,1,0,?,?}>;
 594
 595 // Add register
 596 let isCommutable = 1 in
 597 def tADDrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 598                    "add", "\t$dst, $lhs, $rhs",
 599                    [(set tGPR:$dst, (add tGPR:$lhs, tGPR:$rhs))]>,
 600              T1General<0b01100>;
 601
 602 let neverHasSideEffects = 1 in
 603 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 604                      "add", "\t$dst, $rhs", []>,
 605                T1Special<{0,0,?,?}>;
 606
 607 // And register
 608 let isCommutable = 1 in
 609 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 610                  "and", "\t$dst, $rhs",
 611                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 612            T1DataProcessing<0b0000>;
 613
 614 // ASR immediate
 615 def tASRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 616                   "asr", "\t$dst, $lhs, $rhs",
 617                   [(set tGPR:$dst, (sra tGPR:$lhs, (i32 imm:$rhs)))]>,
 618              T1General<{0,1,0,?,?}>;
 619
 620 // ASR register
 621 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 622                    "asr", "\t$dst, $rhs",
 623                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 624              T1DataProcessing<0b0100>;
 625
 626 // BIC register
 627 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 628                  "bic", "\t$dst, $rhs",
 629                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 630            T1DataProcessing<0b1110>;
 631
 632 // CMN register
 633 let Defs = [CPSR] in {
 634 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 635 //       Compare-to-zero still works out, just not the relationals
 636 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 637 //                "cmn", "\t$lhs, $rhs",
 638 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 639 //           T1DataProcessing<0b1011>;
 640 def tCMNz : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 641                  "cmn", "\t$lhs, $rhs",
 642                  [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>,
 643             T1DataProcessing<0b1011>;
 644 }
 645
 646 // CMP immediate
 647 let Defs = [CPSR] in {
 648 def tCMPi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 649                   "cmp", "\t$lhs, $rhs",
 650                   [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>,
 651              T1General<{1,0,1,?,?}>;
 652 def tCMPzi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 653                   "cmp", "\t$lhs, $rhs",
 654                   [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>,
 655               T1General<{1,0,1,?,?}>;
 656 }
 657
 658 // CMP register
 659 let Defs = [CPSR] in {
 660 def tCMPr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 661                  "cmp", "\t$lhs, $rhs",
 662                  [(ARMcmp tGPR:$lhs, tGPR:$rhs)]>,
 663             T1DataProcessing<0b1010>;
 664 def tCMPzr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 665                   "cmp", "\t$lhs, $rhs",
 666                   [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>,
 667              T1DataProcessing<0b1010>;
 668
 669 def tCMPhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 670                    "cmp", "\t$lhs, $rhs", []>,
 671               T1Special<{0,1,?,?}>;
 672 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 673                     "cmp", "\t$lhs, $rhs", []>,
 674                T1Special<{0,1,?,?}>;
 675 }
 676
 677
 678 // XOR register
 679 let isCommutable = 1 in
 680 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 681                  "eor", "\t$dst, $rhs",
 682                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 683            T1DataProcessing<0b0001>;
 684
 685 // LSL immediate
 686 def tLSLri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 687                   "lsl", "\t$dst, $lhs, $rhs",
 688                   [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>,
 689              T1General<{0,0,0,?,?}>;
 690
 691 // LSL register
 692 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 693                    "lsl", "\t$dst, $rhs",
 694                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 695              T1DataProcessing<0b0010>;
 696
 697 // LSR immediate
 698 def tLSRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 699                   "lsr", "\t$dst, $lhs, $rhs",
 700                   [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>,
 701              T1General<{0,0,1,?,?}>;
 702
 703 // LSR register
 704 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 705                    "lsr", "\t$dst, $rhs",
 706                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 707              T1DataProcessing<0b0011>;
 708
 709 // move register
 710 def tMOVi8 : T1sI<(outs tGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
 711                   "mov", "\t$dst, $src",
 712                   [(set tGPR:$dst, imm0_255:$src)]>,
 713              T1General<{1,0,0,?,?}>;
 714
 715 // TODO: A7-73: MOV(2) - mov setting flag.
 716
 717
 718 let neverHasSideEffects = 1 in {
 719 // FIXME: Make this predicable.
 720 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 721                       "mov\t$dst, $src", []>,
 722                   T1Special<0b1000>;
 723 let Defs = [CPSR] in
 724 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 725                        "movs\t$dst, $src", []>, Encoding16 {
 726   let Inst{15-6} = 0b0000000000;
 727 }
 728
 729 // FIXME: Make these predicable.
 730 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 731                        "mov\t$dst, $src", []>,
 732                    T1Special<{1,0,0,?}>;
 733 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 734                        "mov\t$dst, $src", []>,
 735                    T1Special<{1,0,?,0}>;
 736 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 737                        "mov\t$dst, $src", []>,
 738                    T1Special<{1,0,?,?}>;
 739 } // neverHasSideEffects
 740
 741 // multiply register
 742 let isCommutable = 1 in
 743 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 744                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 745                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 746            T1DataProcessing<0b1101>;
 747
 748 // move inverse register
 749 def tMVN : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 750                 "mvn", "\t$dst, $src",
 751                 [(set tGPR:$dst, (not tGPR:$src))]>,
 752            T1DataProcessing<0b1111>;
 753
 754 // bitwise or register
 755 let isCommutable = 1 in
 756 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iALUr,
 757                  "orr", "\t$dst, $rhs",
 758                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
 759            T1DataProcessing<0b1100>;
 760
 761 // swaps
 762 def tREV : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 763                 "rev", "\t$dst, $src",
 764                 [(set tGPR:$dst, (bswap tGPR:$src))]>,
 765                 Requires<[IsThumb1Only, HasV6]>,
 766            T1Misc<{1,0,1,0,0,0,?}>;
 767
 768 def tREV16 : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 769                   "rev16", "\t$dst, $src",
 770              [(set tGPR:$dst,
 771                    (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 772                        (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 773                            (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 774                                (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 775                 Requires<[IsThumb1Only, HasV6]>,
 776              T1Misc<{1,0,1,0,0,1,?}>;
 777
 778 def tREVSH : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 779                   "revsh", "\t$dst, $src",
 780                   [(set tGPR:$dst,
 781                         (sext_inreg
 782                           (or (srl (and tGPR:$src, 0xFF00), (i32 8)),
 783                               (shl tGPR:$src, (i32 8))), i16))]>,
 784                   Requires<[IsThumb1Only, HasV6]>,
 785              T1Misc<{1,0,1,0,1,1,?}>;
 786
 787 // rotate right register
 788 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 789                  "ror", "\t$dst, $rhs",
 790                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
 791            T1DataProcessing<0b0111>;
 792
 793 // negate register
 794 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
 795                 "rsb", "\t$dst, $src, #0",
 796                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
 797            T1DataProcessing<0b1001>;
 798
 799 // Subtract with carry register
 800 let Uses = [CPSR] in
 801 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 802                  "sbc", "\t$dst, $rhs",
 803                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
 804            T1DataProcessing<0b0110>;
 805
 806 // Subtract immediate
 807 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 808                   "sub", "\t$dst, $lhs, $rhs",
 809                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
 810              T1General<0b01111>;
 811
 812 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 813                    "sub", "\t$dst, $rhs",
 814                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
 815              T1General<{1,1,1,?,?}>;
 816
 817 // subtract register
 818 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 819                   "sub", "\t$dst, $lhs, $rhs",
 820                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
 821              T1General<0b01101>;
 822
 823 // TODO: A7-96: STMIA - store multiple.
 824
 825 // sign-extend byte
 826 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 827                   "sxtb", "\t$dst, $src",
 828                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 829                   Requires<[IsThumb1Only, HasV6]>,
 830              T1Misc<{0,0,1,0,0,1,?}>;
 831
 832 // sign-extend short
 833 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 834                   "sxth", "\t$dst, $src",
 835                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 836                   Requires<[IsThumb1Only, HasV6]>,
 837              T1Misc<{0,0,1,0,0,0,?}>;
 838
 839 // test
 840 let isCommutable = 1, Defs = [CPSR] in
 841 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 842                  "tst", "\t$lhs, $rhs",
 843                  [(ARMcmpZ (and tGPR:$lhs, tGPR:$rhs), 0)]>,
 844             T1DataProcessing<0b1000>;
 845
 846 // zero-extend byte
 847 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 848                   "uxtb", "\t$dst, $src",
 849                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 850                   Requires<[IsThumb1Only, HasV6]>,
 851              T1Misc<{0,0,1,0,1,1,?}>;
 852
 853 // zero-extend short
 854 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 855                   "uxth", "\t$dst, $src",
 856                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
 857                   Requires<[IsThumb1Only, HasV6]>,
 858              T1Misc<{0,0,1,0,1,0,?}>;
 859
 860
 861 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
 862 // Expanded after instruction selection into a branch sequence.
 863 let usesCustomInserter = 1 in  // Expanded after instruction selection.
 864   def tMOVCCr_pseudo :
 865   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
 866               NoItinerary, "${:comment} tMOVCCr $cc",
 867              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
 868
 869
 870 // 16-bit movcc in IT blocks for Thumb2.
 871 let neverHasSideEffects = 1 in {
 872 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
 873                     "mov", "\t$dst, $rhs", []>,
 874               T1Special<{1,0,?,?}>;
 875
 876 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
 877                     "mov", "\t$dst, $rhs", []>,
 878               T1General<{1,0,0,?,?}>;
 879 } // neverHasSideEffects
 880
 881 // tLEApcrel - Load a pc-relative address into a register without offending the
 882 // assembler.
 883 let neverHasSideEffects = 1 in {
 884 let isReMaterializable = 1 in
 885 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 886                     "adr$p\t$dst, #$label", []>,
 887                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 888
 889 } // neverHasSideEffects
 890 def tLEApcrelJT : T1I<(outs tGPR:$dst),
 891                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
 892                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
 893                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 894
 895 //===----------------------------------------------------------------------===//
 896 // TLS Instructions
 897 //
 898
 899 // __aeabi_read_tp preserves the registers r1-r3.
 900 let isCall = 1,
 901   Defs = [R0, LR] in {
 902   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
 903                      "bl\t__aeabi_read_tp",
 904                      [(set R0, ARMthread_pointer)]>;
 905 }
 906
 907 // SJLJ Exception handling intrinsics
 908 //   eh_sjlj_setjmp() is an instruction sequence to store the return
 909 //   address and save #0 in R0 for the non-longjmp case.
 910 //   Since by its nature we may be coming from some other function to get
 911 //   here, and we're using the stack frame for the containing function to
 912 //   save/restore registers, we can't keep anything live in regs across
 913 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
 914 //   when we get here from a longjmp(). We force everthing out of registers
 915 //   except for our own input by listing the relevant registers in Defs. By
 916 //   doing so, we also cause the prologue/epilogue code to actively preserve
 917 //   all of the callee-saved resgisters, which is exactly what we want.
 918 //   $val is a scratch register for our use.
 919 let Defs =
 920   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
 921    isBarrier = 1  in {
 922   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
 923                               AddrModeNone, SizeSpecial, NoItinerary,
 924                               "mov\t$val, pc\t${:comment} begin eh.setjmp\n\t"
 925                               "adds\t$val, #7\n\t"
 926                               "str\t$val, [$src, #4]\n\t"
 927                               "movs\tr0, #0\n\t"
 928                               "b\t1f\n\t"
 929                               "movs\tr0, #1\t${:comment} end eh.setjmp\n\t"
 930                               "1:", "",
 931                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
 932 }
 933
 934 // FIXME: Non-Darwin version(s)
 935 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
 936     Defs = [ R7, LR, SP ] in {
 937 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
 938                              AddrModeNone, SizeSpecial, IndexModeNone,
 939                              Pseudo, NoItinerary,
 940                              "ldr\t$scratch, [$src, #8]\n\t"
 941                              "mov\tsp, $scratch\n\t"
 942                              "ldr\t$scratch, [$src, #4]\n\t"
 943                              "ldr\tr7, [$src]\n\t"
 944                              "bx\t$scratch", "",
 945                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
 946                                 Requires<[IsThumb, IsDarwin]>;
 947 }
 948
 949 //===----------------------------------------------------------------------===//
 950 // Non-Instruction Patterns
 951 //
 952
 953 // Add with carry
 954 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
 955             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
 956 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
 957             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
 958 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
 959             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
 960
 961 // Subtract with carry
 962 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
 963             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
 964 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
 965             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
 966 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
 967             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
 968
 969 // ConstantPool, GlobalAddress
 970 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 971 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 972
 973 // JumpTable
 974 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 975             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 976
 977 // Direct calls
 978 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
 979       Requires<[IsThumb, IsNotDarwin]>;
 980 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
 981       Requires<[IsThumb, IsDarwin]>;
 982
 983 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
 984       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 985 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
 986       Requires<[IsThumb, HasV5T, IsDarwin]>;
 987
 988 // Indirect calls to ARM routines
 989 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
 990       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 991 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
 992       Requires<[IsThumb, HasV5T, IsDarwin]>;
 993
 994 // zextload i1 -> zextload i8
 995 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
 996             (tLDRB t_addrmode_s1:$addr)>;
 997
 998 // extload -> zextload
 999 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1000 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1001 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1002
1003 // If it's impossible to use [r,r] address mode for sextload, select to
1004 // ldr{b|h} + sxt{b|h} instead.
1005 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1006             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1007       Requires<[IsThumb1Only, HasV6]>;
1008 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1009             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1010       Requires<[IsThumb1Only, HasV6]>;
1011
1012 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1013             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1014 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1015             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1016
1017 // Large immediate handling.
1018
1019 // Two piece imms.
1020 def : T1Pat<(i32 thumb_immshifted:$src),
1021             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1022                     (thumb_immshifted_shamt imm:$src))>;
1023
1024 def : T1Pat<(i32 imm0_255_comp:$src),
1025             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1026
1027 // Pseudo instruction that combines ldr from constpool and add pc. This should
1028 // be expanded into two instructions late to allow if-conversion and
1029 // scheduling.
1030 let isReMaterializable = 1 in
1031 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1032                    NoItinerary,
1033                    "${:comment} ldr.n\t$dst, $addr\n$cp:\n\tadd\t$dst, pc",
1034                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1035                                            imm:$cp))]>,
1036                Requires<[IsThumb1Only]>;