lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 550
 551 // ...with address register writeback:
 552 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 553   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 554           (ins addrmode6:$Rn, am6offset:$Rm,
 555            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 556           "\\{$Vd[$lane]\\}, $Rn$Rm",
 557           "$src = $Vd, $Rn.addr = $wb", []>;
 558
 559 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 560   let Inst{7-5} = lane{2-0};
 561 }
 562 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 563   let Inst{7-6} = lane{1-0};
 564   let Inst{4}   = Rn{4};
 565 }
 566 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 567   let Inst{7} = lane{0};
 568   let Inst{5} = Rn{4};
 569   let Inst{4} = Rn{4};
 570 }
 571
 572 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 573 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 574 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 575
 576 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 577 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 578   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 579           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 580           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 581           "$src1 = $Vd, $src2 = $dst2", []> {
 582   let Rm = 0b1111;
 583   let Inst{4}   = Rn{4};
 584 }
 585
 586 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 587   let Inst{7-5} = lane{2-0};
 588 }
 589 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 590   let Inst{7-6} = lane{1-0};
 591 }
 592 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 593   let Inst{7} = lane{0};
 594 }
 595
 596 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 597 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 598 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 599
 600 // ...with double-spaced registers:
 601 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 602   let Inst{7-6} = lane{1-0};
 603 }
 604 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 605   let Inst{7} = lane{0};
 606 }
 607
 608 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 609 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 610
 611 // ...with address register writeback:
 612 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 613   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 614           (ins addrmode6:$Rn, am6offset:$Rm,
 615            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 616           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 617           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 618   let Inst{4}   = Rn{4};
 619 }
 620
 621 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 622   let Inst{7-5} = lane{2-0};
 623 }
 624 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 625   let Inst{7-6} = lane{1-0};
 626 }
 627 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 628   let Inst{7} = lane{0};
 629 }
 630
 631 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 632 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 633 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 634
 635 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 636   let Inst{7-6} = lane{1-0};
 637 }
 638 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 639   let Inst{7} = lane{0};
 640 }
 641
 642 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 643 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 644
 645 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 646 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 647   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 648           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 649           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 650           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 651           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 652   let Rm = 0b1111;
 653 }
 654
 655 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 656   let Inst{7-5} = lane{2-0};
 657 }
 658 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 659   let Inst{7-6} = lane{1-0};
 660 }
 661 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 662   let Inst{7}   = lane{0};
 663 }
 664
 665 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 666 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 667 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 668
 669 // ...with double-spaced registers:
 670 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 671   let Inst{7-6} = lane{1-0};
 672 }
 673 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 674   let Inst{7}   = lane{0};
 675 }
 676
 677 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 678 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 679
 680 // ...with address register writeback:
 681 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 682   : NLdStLn<1, 0b10, op11_8, op7_4,
 683           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 684           (ins addrmode6:$Rn, am6offset:$Rm,
 685            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 686           IIC_VLD3lnu, "vld3", Dt,
 687           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 688           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 689           []>;
 690
 691 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 692   let Inst{7-5} = lane{2-0};
 693 }
 694 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 695   let Inst{7-6} = lane{1-0};
 696 }
 697 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 698   let Inst{7}   = lane{0};
 699 }
 700
 701 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 702 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 703 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 704
 705 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 706   let Inst{7-6} = lane{1-0};
 707 }
 708 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 709   let Inst{7}   = lane{0};
 710 }
 711
 712 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 713 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 714
 715 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 716 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 717   : NLdStLn<1, 0b10, op11_8, op7_4,
 718           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 719           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 720           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 721           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 722           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 723   let Rm = 0b1111;
 724   let Inst{4}   = Rn{4};
 725 }
 726
 727 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 728   let Inst{7-5} = lane{2-0};
 729 }
 730 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 731   let Inst{7-6} = lane{1-0};
 732 }
 733 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 734   let Inst{7}   = lane{0};
 735   let Inst{5} = Rn{5};
 736 }
 737
 738 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 739 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 740 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 741
 742 // ...with double-spaced registers:
 743 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 744   let Inst{7-6} = lane{1-0};
 745 }
 746 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 747   let Inst{7}   = lane{0};
 748   let Inst{5} = Rn{5};
 749 }
 750
 751 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 752 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 753
 754 // ...with address register writeback:
 755 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 756   : NLdStLn<1, 0b10, op11_8, op7_4,
 757           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 758           (ins addrmode6:$Rn, am6offset:$Rm,
 759            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 760           IIC_VLD4ln, "vld4", Dt,
 761 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 762 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 763           []> {
 764   let Inst{4}   = Rn{4};
 765 }
 766
 767 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 768   let Inst{7-5} = lane{2-0};
 769 }
 770 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 771   let Inst{7-6} = lane{1-0};
 772 }
 773 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 774   let Inst{7}   = lane{0};
 775   let Inst{5} = Rn{5};
 776 }
 777
 778 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 779 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 780 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 781
 782 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 783   let Inst{7-6} = lane{1-0};
 784 }
 785 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 786   let Inst{7}   = lane{0};
 787   let Inst{5} = Rn{5};
 788 }
 789
 790 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 791 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 792
 793 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 794
 795 //   VLD1DUP  : Vector Load (single element to all lanes)
 796 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 797   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6:$Rn),
 798           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 799           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6:$Rn)))))]> {
 800   let Rm = 0b1111;
 801   let Inst{4} = Rn{4};
 802 }
 803 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 804   let Pattern = [(set QPR:$dst,
 805                       (Ty (NEONvdup (i32 (LoadOp addrmode6:$addr)))))];
 806 }
 807
 808 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 809 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 810 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 811
 812 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 813 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 814 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 815
 816 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 817
 818 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 819   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 820           (ins addrmode6:$Rn), IIC_VLD1dup,
 821           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 822   let Rm = 0b1111;
 823   let Inst{4} = Rn{4};
 824 }
 825
 826 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
 827 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
 828 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
 829
 830 // ...with address register writeback:
 831 class VLD1DUPWB<bits<4> op7_4, string Dt>
 832   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 833           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 834           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 835   let Inst{4} = Rn{4};
 836 }
 837 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 838   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 840           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 841   let Inst{4} = Rn{4};
 842 }
 843
 844 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 845 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 846 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 847
 848 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 849 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 850 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 851
 852 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 853 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 854 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 855
 856 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 857 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 858 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 859 //   FIXME: Not yet implemented.
 860 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 861
 862 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 863
 864 // Classes for VST* pseudo-instructions with multi-register operands.
 865 // These are expanded to real instructions after register allocation.
 866 class VSTQPseudo<InstrItinClass itin>
 867   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 868 class VSTQWBPseudo<InstrItinClass itin>
 869   : PseudoNLdSt<(outs GPR:$wb),
 870                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 871                 "$addr.addr = $wb">;
 872 class VSTQQPseudo<InstrItinClass itin>
 873   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 874 class VSTQQWBPseudo<InstrItinClass itin>
 875   : PseudoNLdSt<(outs GPR:$wb),
 876                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 877                 "$addr.addr = $wb">;
 878 class VSTQQQQWBPseudo<InstrItinClass itin>
 879   : PseudoNLdSt<(outs GPR:$wb),
 880                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 881                 "$addr.addr = $wb">;
 882
 883 //   VST1     : Vector Store (multiple single elements)
 884 class VST1D<bits<4> op7_4, string Dt>
 885   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 886           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 887   let Rm = 0b1111;
 888   let Inst{4} = Rn{4};
 889 }
 890 class VST1Q<bits<4> op7_4, string Dt>
 891   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 892           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 893           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 894   let Rm = 0b1111;
 895   let Inst{5-4} = Rn{5-4};
 896 }
 897
 898 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 899 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 900 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 901 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 902
 903 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 904 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 905 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 906 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 907
 908 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 909 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 910 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 911 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 912
 913 // ...with address register writeback:
 914 class VST1DWB<bits<4> op7_4, string Dt>
 915   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 916           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 917           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 918   let Inst{4} = Rn{4};
 919 }
 920 class VST1QWB<bits<4> op7_4, string Dt>
 921   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 922           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 923           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 924           "$Rn.addr = $wb", []> {
 925   let Inst{5-4} = Rn{5-4};
 926 }
 927
 928 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 929 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 930 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 931 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 932
 933 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 934 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 935 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 936 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 937
 938 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 939 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 940 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 941 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 942
 943 // ...with 3 registers (some of these are only for the disassembler):
 944 class VST1D3<bits<4> op7_4, string Dt>
 945   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 946           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 947           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 948   let Rm = 0b1111;
 949   let Inst{4} = Rn{4};
 950 }
 951 class VST1D3WB<bits<4> op7_4, string Dt>
 952   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 953           (ins addrmode6:$Rn, am6offset:$Rm,
 954            DPR:$Vd, DPR:$src2, DPR:$src3),
 955           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 956           "$Rn.addr = $wb", []> {
 957   let Inst{4} = Rn{4};
 958 }
 959
 960 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 961 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 962 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 963 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 964
 965 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 966 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 967 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 968 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 969
 970 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 971 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 972
 973 // ...with 4 registers (some of these are only for the disassembler):
 974 class VST1D4<bits<4> op7_4, string Dt>
 975   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 976           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 977           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 978           []> {
 979   let Rm = 0b1111;
 980   let Inst{5-4} = Rn{5-4};
 981 }
 982 class VST1D4WB<bits<4> op7_4, string Dt>
 983   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 984           (ins addrmode6:$Rn, am6offset:$Rm,
 985            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 986           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 987           "$Rn.addr = $wb", []> {
 988   let Inst{5-4} = Rn{5-4};
 989 }
 990
 991 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 992 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 993 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 994 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 995
 996 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 997 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 998 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 999 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1000
1001 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1002 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1003
1004 //   VST2     : Vector Store (multiple 2-element structures)
1005 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1006   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1007           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1008           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1009   let Rm = 0b1111;
1010   let Inst{5-4} = Rn{5-4};
1011 }
1012 class VST2Q<bits<4> op7_4, string Dt>
1013   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1014           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1015           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1016           "", []> {
1017   let Rm = 0b1111;
1018   let Inst{5-4} = Rn{5-4};
1019 }
1020
1021 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1022 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1023 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1024
1025 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1026 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1027 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1028
1029 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1030 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1031 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1032
1033 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1034 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1035 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1036
1037 // ...with address register writeback:
1038 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1039   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1040           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1041           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1042           "$Rn.addr = $wb", []> {
1043   let Inst{5-4} = Rn{5-4};
1044 }
1045 class VST2QWB<bits<4> op7_4, string Dt>
1046   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1047           (ins addrmode6:$Rn, am6offset:$Rm,
1048            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1049           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1050           "$Rn.addr = $wb", []> {
1051   let Inst{5-4} = Rn{5-4};
1052 }
1053
1054 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1055 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1056 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1057
1058 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1059 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1060 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1061
1062 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1063 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1064 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1065
1066 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1067 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1068 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1069
1070 // ...with double-spaced registers (for disassembly only):
1071 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1072 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1073 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1074 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1075 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1076 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1077
1078 //   VST3     : Vector Store (multiple 3-element structures)
1079 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1080   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1081           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1082           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1083   let Rm = 0b1111;
1084   let Inst{4} = Rn{4};
1085 }
1086
1087 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1088 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1089 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1090
1091 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1092 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1093 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1094
1095 // ...with address register writeback:
1096 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1097   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1098           (ins addrmode6:$Rn, am6offset:$Rm,
1099            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1100           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1101           "$Rn.addr = $wb", []> {
1102   let Inst{4} = Rn{4};
1103 }
1104
1105 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1106 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1107 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1108
1109 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1110 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1111 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1112
1113 // ...with double-spaced registers (non-updating versions for disassembly only):
1114 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1115 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1116 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1117 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1118 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1119 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1120
1121 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1122 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1123 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1124
1125 // ...alternate versions to be allocated odd register numbers:
1126 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1127 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1128 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1129
1130 //   VST4     : Vector Store (multiple 4-element structures)
1131 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1132   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1133           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1134           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1135           "", []> {
1136   let Rm = 0b1111;
1137   let Inst{5-4} = Rn{5-4};
1138 }
1139
1140 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1141 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1142 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1143
1144 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1145 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1146 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1147
1148 // ...with address register writeback:
1149 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1150   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1151           (ins addrmode6:$Rn, am6offset:$Rm,
1152            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1153            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1154           "$Rn.addr = $wb", []> {
1155   let Inst{5-4} = Rn{5-4};
1156 }
1157
1158 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1159 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1160 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1161
1162 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1163 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1164 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1165
1166 // ...with double-spaced registers (non-updating versions for disassembly only):
1167 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1168 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1169 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1170 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1171 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1172 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1173
1174 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1175 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1176 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1177
1178 // ...alternate versions to be allocated odd register numbers:
1179 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1180 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1181 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1182
1183 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1184
1185 // Classes for VST*LN pseudo-instructions with multi-register operands.
1186 // These are expanded to real instructions after register allocation.
1187 class VSTQLNPseudo<InstrItinClass itin>
1188   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1189                 itin, "">;
1190 class VSTQLNWBPseudo<InstrItinClass itin>
1191   : PseudoNLdSt<(outs GPR:$wb),
1192                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1193                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1194 class VSTQQLNPseudo<InstrItinClass itin>
1195   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1196                 itin, "">;
1197 class VSTQQLNWBPseudo<InstrItinClass itin>
1198   : PseudoNLdSt<(outs GPR:$wb),
1199                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1200                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1201 class VSTQQQQLNPseudo<InstrItinClass itin>
1202   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1203                 itin, "">;
1204 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1205   : PseudoNLdSt<(outs GPR:$wb),
1206                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1207                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1208
1209 //   VST1LN   : Vector Store (single element from one lane)
1210 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1211              PatFrag StoreOp, SDNode ExtractOp>
1212   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1213           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1214           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1215           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1216   let Rm = 0b1111;
1217 }
1218 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1219   : VSTQLNPseudo<IIC_VST1ln> {
1220   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1221                           addrmode6:$addr)];
1222 }
1223
1224 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1225                        NEONvgetlaneu> {
1226   let Inst{7-5} = lane{2-0};
1227 }
1228 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1229                        NEONvgetlaneu> {
1230   let Inst{7-6} = lane{1-0};
1231   let Inst{4}   = Rn{5};
1232 }
1233 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1234   let Inst{7}   = lane{0};
1235   let Inst{5-4} = Rn{5-4};
1236 }
1237
1238 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1239 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1240 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1241
1242 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1243
1244 // ...with address register writeback:
1245 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1246   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1247           (ins addrmode6:$Rn, am6offset:$Rm,
1248            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1249           "\\{$Vd[$lane]\\}, $Rn$Rm",
1250           "$Rn.addr = $wb", []>;
1251
1252 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1253   let Inst{7-5} = lane{2-0};
1254 }
1255 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1256   let Inst{7-6} = lane{1-0};
1257   let Inst{4}   = Rn{5};
1258 }
1259 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1260   let Inst{7}   = lane{0};
1261   let Inst{5-4} = Rn{5-4};
1262 }
1263
1264 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1265 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1266 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1267
1268 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1269 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1270   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1271           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1272           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1273           "", []> {
1274   let Rm = 0b1111;
1275   let Inst{4}   = Rn{4};
1276 }
1277
1278 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1279   let Inst{7-5} = lane{2-0};
1280 }
1281 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1282   let Inst{7-6} = lane{1-0};
1283 }
1284 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1285   let Inst{7}   = lane{0};
1286 }
1287
1288 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1289 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1290 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1291
1292 // ...with double-spaced registers:
1293 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1294   let Inst{7-6} = lane{1-0};
1295   let Inst{4}   = Rn{4};
1296 }
1297 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1298   let Inst{7}   = lane{0};
1299   let Inst{4}   = Rn{4};
1300 }
1301
1302 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1303 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1304
1305 // ...with address register writeback:
1306 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1307   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1308           (ins addrmode6:$addr, am6offset:$offset,
1309            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1310           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1311           "$addr.addr = $wb", []> {
1312   let Inst{4}   = Rn{4};
1313 }
1314
1315 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1316   let Inst{7-5} = lane{2-0};
1317 }
1318 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1319   let Inst{7-6} = lane{1-0};
1320 }
1321 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1322   let Inst{7}   = lane{0};
1323 }
1324
1325 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1326 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1327 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1328
1329 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1330   let Inst{7-6} = lane{1-0};
1331 }
1332 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1333   let Inst{7}   = lane{0};
1334 }
1335
1336 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1337 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1338
1339 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1340 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1341   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1342           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1343            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1344           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1345   let Rm = 0b1111;
1346 }
1347
1348 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1349   let Inst{7-5} = lane{2-0};
1350 }
1351 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1352   let Inst{7-6} = lane{1-0};
1353 }
1354 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1355   let Inst{7}   = lane{0};
1356 }
1357
1358 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1359 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1360 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1361
1362 // ...with double-spaced registers:
1363 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1364   let Inst{7-6} = lane{1-0};
1365 }
1366 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1367   let Inst{7}   = lane{0};
1368 }
1369
1370 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1371 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1372
1373 // ...with address register writeback:
1374 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1375   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1376           (ins addrmode6:$Rn, am6offset:$Rm,
1377            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1378           IIC_VST3lnu, "vst3", Dt,
1379           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1380           "$Rn.addr = $wb", []>;
1381
1382 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1383   let Inst{7-5} = lane{2-0};
1384 }
1385 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1386   let Inst{7-6} = lane{1-0};
1387 }
1388 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1389   let Inst{7}   = lane{0};
1390 }
1391
1392 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1393 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1394 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1395
1396 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1397   let Inst{7-6} = lane{1-0};
1398 }
1399 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1400   let Inst{7}   = lane{0};
1401 }
1402
1403 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1404 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1405
1406 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1407 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1408   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1409           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1410            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1411           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1412           "", []> {
1413   let Rm = 0b1111;
1414   let Inst{4} = Rn{4};
1415 }
1416
1417 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1418   let Inst{7-5} = lane{2-0};
1419 }
1420 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1421   let Inst{7-6} = lane{1-0};
1422 }
1423 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1424   let Inst{7}   = lane{0};
1425   let Inst{5} = Rn{5};
1426 }
1427
1428 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1429 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1430 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1431
1432 // ...with double-spaced registers:
1433 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1434   let Inst{7-6} = lane{1-0};
1435 }
1436 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1437   let Inst{7}   = lane{0};
1438   let Inst{5} = Rn{5};
1439 }
1440
1441 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1442 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1443
1444 // ...with address register writeback:
1445 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1446   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1447           (ins addrmode6:$Rn, am6offset:$Rm,
1448            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1449           IIC_VST4lnu, "vst4", Dt,
1450   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1451           "$Rn.addr = $wb", []> {
1452   let Inst{4} = Rn{4};
1453 }
1454
1455 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1456   let Inst{7-5} = lane{2-0};
1457 }
1458 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1459   let Inst{7-6} = lane{1-0};
1460 }
1461 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1462   let Inst{7}   = lane{0};
1463   let Inst{5} = Rn{5};
1464 }
1465
1466 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1467 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1468 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1469
1470 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1471   let Inst{7-6} = lane{1-0};
1472 }
1473 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1474   let Inst{7}   = lane{0};
1475   let Inst{5} = Rn{5};
1476 }
1477
1478 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1479 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1480
1481 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1482
1483
1484 //===----------------------------------------------------------------------===//
1485 // NEON pattern fragments
1486 //===----------------------------------------------------------------------===//
1487
1488 // Extract D sub-registers of Q registers.
1489 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1490   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1491   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1492 }]>;
1493 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1494   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1495   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1496 }]>;
1497 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1498   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1499   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1500 }]>;
1501 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1502   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1503   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1504 }]>;
1505
1506 // Extract S sub-registers of Q/D registers.
1507 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1508   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1509   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1510 }]>;
1511
1512 // Translate lane numbers from Q registers to D subregs.
1513 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1514   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1515 }]>;
1516 def SubReg_i16_lane : SDNodeXForm<imm, [{
1517   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1518 }]>;
1519 def SubReg_i32_lane : SDNodeXForm<imm, [{
1520   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1521 }]>;
1522
1523 //===----------------------------------------------------------------------===//
1524 // Instruction Classes
1525 //===----------------------------------------------------------------------===//
1526
1527 // Basic 2-register operations: single-, double- and quad-register.
1528 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1529            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1530            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1531   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1532         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1533         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1534 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1535            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1536            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1537   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1538         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1539         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1540 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1541            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1542            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1543   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1544         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1545         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1546
1547 // Basic 2-register intrinsics, both double- and quad-register.
1548 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1549               bits<2> op17_16, bits<5> op11_7, bit op4,
1550               InstrItinClass itin, string OpcodeStr, string Dt,
1551               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1552   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1553         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1554         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1555 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1556               bits<2> op17_16, bits<5> op11_7, bit op4,
1557               InstrItinClass itin, string OpcodeStr, string Dt,
1558               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1559   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1560         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1561         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1562
1563 // Narrow 2-register operations.
1564 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1565            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1566            InstrItinClass itin, string OpcodeStr, string Dt,
1567            ValueType TyD, ValueType TyQ, SDNode OpNode>
1568   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1569         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1570         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1571
1572 // Narrow 2-register intrinsics.
1573 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1574               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1575               InstrItinClass itin, string OpcodeStr, string Dt,
1576               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1577   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1578         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1579         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1580
1581 // Long 2-register operations (currently only used for VMOVL).
1582 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1583            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1584            InstrItinClass itin, string OpcodeStr, string Dt,
1585            ValueType TyQ, ValueType TyD, SDNode OpNode>
1586   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1587         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1588         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1589
1590 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1591 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1592   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1593         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1594         OpcodeStr, Dt, "$dst1, $dst2",
1595         "$src1 = $dst1, $src2 = $dst2", []>;
1596 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1597                   InstrItinClass itin, string OpcodeStr, string Dt>
1598   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1599         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1600         "$src1 = $dst1, $src2 = $dst2", []>;
1601
1602 // Basic 3-register operations: single-, double- and quad-register.
1603 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1604            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1605            SDNode OpNode, bit Commutable>
1606   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1607         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1608         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1609   let isCommutable = Commutable;
1610 }
1611
1612 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1613            InstrItinClass itin, string OpcodeStr, string Dt,
1614            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1615   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1616         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1617         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1618         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1619   let isCommutable = Commutable;
1620 }
1621 // Same as N3VD but no data type.
1622 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1623            InstrItinClass itin, string OpcodeStr,
1624            ValueType ResTy, ValueType OpTy,
1625            SDNode OpNode, bit Commutable>
1626   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1627          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1628          OpcodeStr, "$Vd, $Vn, $Vm", "",
1629          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1630   let isCommutable = Commutable;
1631 }
1632
1633 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1634              InstrItinClass itin, string OpcodeStr, string Dt,
1635              ValueType Ty, SDNode ShOp>
1636   : N3V<0, 1, op21_20, op11_8, 1, 0,
1637         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1638         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1639         [(set (Ty DPR:$dst),
1640               (Ty (ShOp (Ty DPR:$src1),
1641                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1642   let isCommutable = 0;
1643 }
1644 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1645                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1646   : N3V<0, 1, op21_20, op11_8, 1, 0,
1647         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1648         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1649         [(set (Ty DPR:$dst),
1650               (Ty (ShOp (Ty DPR:$src1),
1651                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1652   let isCommutable = 0;
1653 }
1654
1655 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1656            InstrItinClass itin, string OpcodeStr, string Dt,
1657            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1658   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1659         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1660         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1661         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1662   let isCommutable = Commutable;
1663 }
1664 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1665            InstrItinClass itin, string OpcodeStr,
1666            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1667   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1668          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1669          OpcodeStr, "$dst, $src1, $src2", "",
1670          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1671   let isCommutable = Commutable;
1672 }
1673 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1674              InstrItinClass itin, string OpcodeStr, string Dt,
1675              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1676   : N3V<1, 1, op21_20, op11_8, 1, 0,
1677         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1678         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1679         [(set (ResTy QPR:$dst),
1680               (ResTy (ShOp (ResTy QPR:$src1),
1681                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1682                                                 imm:$lane)))))]> {
1683   let isCommutable = 0;
1684 }
1685 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1686                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1687   : N3V<1, 1, op21_20, op11_8, 1, 0,
1688         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1689         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1690         [(set (ResTy QPR:$dst),
1691               (ResTy (ShOp (ResTy QPR:$src1),
1692                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1693                                                 imm:$lane)))))]> {
1694   let isCommutable = 0;
1695 }
1696
1697 // Basic 3-register intrinsics, both double- and quad-register.
1698 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1699               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1700               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1701   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1702         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1703         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1704         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1705   let isCommutable = Commutable;
1706 }
1707 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1708                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1709   : N3V<0, 1, op21_20, op11_8, 1, 0,
1710         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1711         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1712         [(set (Ty DPR:$dst),
1713               (Ty (IntOp (Ty DPR:$src1),
1714                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1715                                            imm:$lane)))))]> {
1716   let isCommutable = 0;
1717 }
1718 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1719                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1720   : N3V<0, 1, op21_20, op11_8, 1, 0,
1721         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1722         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1723         [(set (Ty DPR:$dst),
1724               (Ty (IntOp (Ty DPR:$src1),
1725                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1726   let isCommutable = 0;
1727 }
1728 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1729               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1730               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1731   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1732         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1733         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1734         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1735   let isCommutable = 0;
1736 }
1737
1738 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1739               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1740               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1741   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1742         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1743         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1744         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1745   let isCommutable = Commutable;
1746 }
1747 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1748                 string OpcodeStr, string Dt,
1749                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1750   : N3V<1, 1, op21_20, op11_8, 1, 0,
1751         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1752         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1753         [(set (ResTy QPR:$dst),
1754               (ResTy (IntOp (ResTy QPR:$src1),
1755                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1756                                                  imm:$lane)))))]> {
1757   let isCommutable = 0;
1758 }
1759 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1760                   string OpcodeStr, string Dt,
1761                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1762   : N3V<1, 1, op21_20, op11_8, 1, 0,
1763         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1764         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1765         [(set (ResTy QPR:$dst),
1766               (ResTy (IntOp (ResTy QPR:$src1),
1767                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1768                                                  imm:$lane)))))]> {
1769   let isCommutable = 0;
1770 }
1771 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1772               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1773               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1774   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1775         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1776         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1777         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1778   let isCommutable = 0;
1779 }
1780
1781 // Multiply-Add/Sub operations: single-, double- and quad-register.
1782 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1783                 InstrItinClass itin, string OpcodeStr, string Dt,
1784                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1785   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1786         (outs DPR_VFP2:$dst),
1787         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1788         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1789
1790 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1791                 InstrItinClass itin, string OpcodeStr, string Dt,
1792                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1793   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1794         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1795         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1796         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1797                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1798
1799 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1800                   string OpcodeStr, string Dt,
1801                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1802   : N3V<0, 1, op21_20, op11_8, 1, 0,
1803         (outs DPR:$dst),
1804         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1805         NVMulSLFrm, itin,
1806         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1807         [(set (Ty DPR:$dst),
1808               (Ty (ShOp (Ty DPR:$src1),
1809                         (Ty (MulOp DPR:$src2,
1810                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1811                                                      imm:$lane)))))))]>;
1812 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1813                     string OpcodeStr, string Dt,
1814                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1815   : N3V<0, 1, op21_20, op11_8, 1, 0,
1816         (outs DPR:$Vd),
1817         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1818         NVMulSLFrm, itin,
1819         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1820         [(set (Ty DPR:$Vd),
1821               (Ty (ShOp (Ty DPR:$src1),
1822                         (Ty (MulOp DPR:$Vn,
1823                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1824                                                      imm:$lane)))))))]>;
1825
1826 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1827                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1828                 SDNode MulOp, SDNode OpNode>
1829   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1830         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1831         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1832         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1833                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1834 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1835                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1836                   SDNode MulOp, SDNode ShOp>
1837   : N3V<1, 1, op21_20, op11_8, 1, 0,
1838         (outs QPR:$dst),
1839         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1840         NVMulSLFrm, itin,
1841         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1842         [(set (ResTy QPR:$dst),
1843               (ResTy (ShOp (ResTy QPR:$src1),
1844                            (ResTy (MulOp QPR:$src2,
1845                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1846                                                         imm:$lane)))))))]>;
1847 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1848                     string OpcodeStr, string Dt,
1849                     ValueType ResTy, ValueType OpTy,
1850                     SDNode MulOp, SDNode ShOp>
1851   : N3V<1, 1, op21_20, op11_8, 1, 0,
1852         (outs QPR:$dst),
1853         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1854         NVMulSLFrm, itin,
1855         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1856         [(set (ResTy QPR:$dst),
1857               (ResTy (ShOp (ResTy QPR:$src1),
1858                            (ResTy (MulOp QPR:$src2,
1859                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1860                                                         imm:$lane)))))))]>;
1861
1862 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1863 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1864                 InstrItinClass itin, string OpcodeStr, string Dt,
1865                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1866   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1867         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1868         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1869         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1870                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1871 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1872                 InstrItinClass itin, string OpcodeStr, string Dt,
1873                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1874   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1875         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1876         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1877         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1878                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1879
1880 // Neon 3-argument intrinsics, both double- and quad-register.
1881 // The destination register is also used as the first source operand register.
1882 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1883                InstrItinClass itin, string OpcodeStr, string Dt,
1884                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1885   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1886         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1887         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1888         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1889                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1890 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1891                InstrItinClass itin, string OpcodeStr, string Dt,
1892                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1893   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1894         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1895         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1896         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1897                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1898
1899 // Long Multiply-Add/Sub operations.
1900 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1901                 InstrItinClass itin, string OpcodeStr, string Dt,
1902                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1903   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1904         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1905         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1906         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1907                                 (TyQ (MulOp (TyD DPR:$Vn),
1908                                             (TyD DPR:$Vm)))))]>;
1909 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1910                   InstrItinClass itin, string OpcodeStr, string Dt,
1911                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1912   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1913         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1914         NVMulSLFrm, itin,
1915         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1916         [(set QPR:$dst,
1917           (OpNode (TyQ QPR:$src1),
1918                   (TyQ (MulOp (TyD DPR:$src2),
1919                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1920                                                  imm:$lane))))))]>;
1921 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1922                     InstrItinClass itin, string OpcodeStr, string Dt,
1923                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1924   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1925         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1926         NVMulSLFrm, itin,
1927         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1928         [(set QPR:$dst,
1929           (OpNode (TyQ QPR:$src1),
1930                   (TyQ (MulOp (TyD DPR:$src2),
1931                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1932                                                  imm:$lane))))))]>;
1933
1934 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1935 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1936                    InstrItinClass itin, string OpcodeStr, string Dt,
1937                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1938                    SDNode OpNode>
1939   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1940         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1941         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1942         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1943                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1944                                                         (TyD DPR:$Vm)))))))]>;
1945
1946 // Neon Long 3-argument intrinsic.  The destination register is
1947 // a quad-register and is also used as the first source operand register.
1948 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1949                InstrItinClass itin, string OpcodeStr, string Dt,
1950                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1951   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1952         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1953         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1954         [(set QPR:$Vd,
1955           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1956 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1957                  string OpcodeStr, string Dt,
1958                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1959   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1960         (outs QPR:$dst),
1961         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1962         NVMulSLFrm, itin,
1963         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1964         [(set (ResTy QPR:$dst),
1965               (ResTy (IntOp (ResTy QPR:$src1),
1966                             (OpTy DPR:$src2),
1967                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1968                                                 imm:$lane)))))]>;
1969 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1970                    InstrItinClass itin, string OpcodeStr, string Dt,
1971                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1972   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1973         (outs QPR:$dst),
1974         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1975         NVMulSLFrm, itin,
1976         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1977         [(set (ResTy QPR:$dst),
1978               (ResTy (IntOp (ResTy QPR:$src1),
1979                             (OpTy DPR:$src2),
1980                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1981                                                 imm:$lane)))))]>;
1982
1983 // Narrowing 3-register intrinsics.
1984 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1985               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1986               Intrinsic IntOp, bit Commutable>
1987   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1988         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1989         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1990         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1991   let isCommutable = Commutable;
1992 }
1993
1994 // Long 3-register operations.
1995 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1996            InstrItinClass itin, string OpcodeStr, string Dt,
1997            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1998   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1999         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2000         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2001         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2002   let isCommutable = Commutable;
2003 }
2004 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2005              InstrItinClass itin, string OpcodeStr, string Dt,
2006              ValueType TyQ, ValueType TyD, SDNode OpNode>
2007   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2008         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2009         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2010         [(set QPR:$dst,
2011           (TyQ (OpNode (TyD DPR:$src1),
2012                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
2013 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2014                InstrItinClass itin, string OpcodeStr, string Dt,
2015                ValueType TyQ, ValueType TyD, SDNode OpNode>
2016   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2017         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2018         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2019         [(set QPR:$dst,
2020           (TyQ (OpNode (TyD DPR:$src1),
2021                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
2022
2023 // Long 3-register operations with explicitly extended operands.
2024 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2025               InstrItinClass itin, string OpcodeStr, string Dt,
2026               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2027               bit Commutable>
2028   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2029         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
2030         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
2031         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
2032                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2033   let isCommutable = Commutable;
2034 }
2035
2036 // Long 3-register intrinsics with explicit extend (VABDL).
2037 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2038                  InstrItinClass itin, string OpcodeStr, string Dt,
2039                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2040                  bit Commutable>
2041   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2042         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2043         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2044         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
2045                                                 (TyD DPR:$src2))))))]> {
2046   let isCommutable = Commutable;
2047 }
2048
2049 // Long 3-register intrinsics.
2050 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2051               InstrItinClass itin, string OpcodeStr, string Dt,
2052               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2053   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2054         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2055         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2056         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2057   let isCommutable = Commutable;
2058 }
2059 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2060                 string OpcodeStr, string Dt,
2061                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2062   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2063         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2064         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2065         [(set (ResTy QPR:$dst),
2066               (ResTy (IntOp (OpTy DPR:$src1),
2067                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
2068                                                 imm:$lane)))))]>;
2069 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2070                   InstrItinClass itin, string OpcodeStr, string Dt,
2071                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2072   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2073         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2074         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2075         [(set (ResTy QPR:$dst),
2076               (ResTy (IntOp (OpTy DPR:$src1),
2077                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
2078                                                 imm:$lane)))))]>;
2079
2080 // Wide 3-register operations.
2081 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2082            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2083            SDNode OpNode, SDNode ExtOp, bit Commutable>
2084   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2085         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
2086         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
2087         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
2088                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2089   let isCommutable = Commutable;
2090 }
2091
2092 // Pairwise long 2-register intrinsics, both double- and quad-register.
2093 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2094                 bits<2> op17_16, bits<5> op11_7, bit op4,
2095                 string OpcodeStr, string Dt,
2096                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2097   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2098         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2099         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2100 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2101                 bits<2> op17_16, bits<5> op11_7, bit op4,
2102                 string OpcodeStr, string Dt,
2103                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2104   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2105         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2106         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2107
2108 // Pairwise long 2-register accumulate intrinsics,
2109 // both double- and quad-register.
2110 // The destination register is also used as the first source operand register.
2111 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2112                  bits<2> op17_16, bits<5> op11_7, bit op4,
2113                  string OpcodeStr, string Dt,
2114                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2115   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2116         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2117         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2118         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2119 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2120                  bits<2> op17_16, bits<5> op11_7, bit op4,
2121                  string OpcodeStr, string Dt,
2122                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2123   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2124         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2125         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2126         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2127
2128 // Shift by immediate,
2129 // both double- and quad-register.
2130 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2131              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2132              ValueType Ty, SDNode OpNode>
2133   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2134            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2135            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2136            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2137 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2138              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2139              ValueType Ty, SDNode OpNode>
2140   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2141            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2142            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2143            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2144
2145 // Long shift by immediate.
2146 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2147              string OpcodeStr, string Dt,
2148              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2149   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2150            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2151            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2152            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2153                                           (i32 imm:$SIMM))))]>;
2154
2155 // Narrow shift by immediate.
2156 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2157              InstrItinClass itin, string OpcodeStr, string Dt,
2158              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2159   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2160            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2161            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2162            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2163                                           (i32 imm:$SIMM))))]>;
2164
2165 // Shift right by immediate and accumulate,
2166 // both double- and quad-register.
2167 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2168                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2169   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2170            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2171            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2172            [(set DPR:$Vd, (Ty (add DPR:$src1,
2173                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2174 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2175                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2176   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2177            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2178            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2179            [(set QPR:$Vd, (Ty (add QPR:$src1,
2180                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2181
2182 // Shift by immediate and insert,
2183 // both double- and quad-register.
2184 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2185                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2186   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2187            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2188            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2189            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2190 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2191                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2192   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2193            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2194            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2195            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2196
2197 // Convert, with fractional bits immediate,
2198 // both double- and quad-register.
2199 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2200               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2201               Intrinsic IntOp>
2202   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2203            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2204            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2205            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2206 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2207               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2208               Intrinsic IntOp>
2209   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2210            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2211            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2212            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2213
2214 //===----------------------------------------------------------------------===//
2215 // Multiclasses
2216 //===----------------------------------------------------------------------===//
2217
2218 // Abbreviations used in multiclass suffixes:
2219 //   Q = quarter int (8 bit) elements
2220 //   H = half int (16 bit) elements
2221 //   S = single int (32 bit) elements
2222 //   D = double int (64 bit) elements
2223
2224 // Neon 2-register vector operations -- for disassembly only.
2225
2226 // First with only element sizes of 8, 16 and 32 bits:
2227 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2228                        bits<5> op11_7, bit op4, string opc, string Dt,
2229                        string asm, SDNode OpNode> {
2230   // 64-bit vector types.
2231   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2232                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2233                   opc, !strconcat(Dt, "8"), asm, "",
2234                   [(set DPR:$dst, (v8i8 (OpNode (v8i8 DPR:$src))))]>;
2235   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2236                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2237                   opc, !strconcat(Dt, "16"), asm, "",
2238                   [(set DPR:$dst, (v4i16 (OpNode (v4i16 DPR:$src))))]>;
2239   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2240                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2241                   opc, !strconcat(Dt, "32"), asm, "",
2242                   [(set DPR:$dst, (v2i32 (OpNode (v2i32 DPR:$src))))]>;
2243   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2244                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2245                   opc, "f32", asm, "",
2246                   [(set DPR:$dst, (v2f32 (OpNode (v2f32 DPR:$src))))]> {
2247     let Inst{10} = 1; // overwrite F = 1
2248   }
2249
2250   // 128-bit vector types.
2251   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2252                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2253                   opc, !strconcat(Dt, "8"), asm, "",
2254                   [(set QPR:$dst, (v16i8 (OpNode (v16i8 QPR:$src))))]>;
2255   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2256                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2257                   opc, !strconcat(Dt, "16"), asm, "",
2258                   [(set QPR:$dst, (v8i16 (OpNode (v8i16 QPR:$src))))]>;
2259   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2260                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2261                   opc, !strconcat(Dt, "32"), asm, "",
2262                   [(set QPR:$dst, (v4i32 (OpNode (v4i32 QPR:$src))))]>;
2263   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2264                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2265                   opc, "f32", asm, "",
2266                   [(set QPR:$dst, (v4f32 (OpNode (v4f32 QPR:$src))))]> {
2267     let Inst{10} = 1; // overwrite F = 1
2268   }
2269 }
2270
2271 // Neon 3-register vector operations.
2272
2273 // First with only element sizes of 8, 16 and 32 bits:
2274 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2275                    InstrItinClass itinD16, InstrItinClass itinD32,
2276                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2277                    string OpcodeStr, string Dt,
2278                    SDNode OpNode, bit Commutable = 0> {
2279   // 64-bit vector types.
2280   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2281                    OpcodeStr, !strconcat(Dt, "8"),
2282                    v8i8, v8i8, OpNode, Commutable>;
2283   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2284                    OpcodeStr, !strconcat(Dt, "16"),
2285                    v4i16, v4i16, OpNode, Commutable>;
2286   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2287                    OpcodeStr, !strconcat(Dt, "32"),
2288                    v2i32, v2i32, OpNode, Commutable>;
2289
2290   // 128-bit vector types.
2291   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2292                    OpcodeStr, !strconcat(Dt, "8"),
2293                    v16i8, v16i8, OpNode, Commutable>;
2294   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2295                    OpcodeStr, !strconcat(Dt, "16"),
2296                    v8i16, v8i16, OpNode, Commutable>;
2297   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2298                    OpcodeStr, !strconcat(Dt, "32"),
2299                    v4i32, v4i32, OpNode, Commutable>;
2300 }
2301
2302 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2303   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2304                        v4i16, ShOp>;
2305   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2306                      v2i32, ShOp>;
2307   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2308                        v8i16, v4i16, ShOp>;
2309   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2310                      v4i32, v2i32, ShOp>;
2311 }
2312
2313 // ....then also with element size 64 bits:
2314 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2315                     InstrItinClass itinD, InstrItinClass itinQ,
2316                     string OpcodeStr, string Dt,
2317                     SDNode OpNode, bit Commutable = 0>
2318   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2319             OpcodeStr, Dt, OpNode, Commutable> {
2320   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2321                    OpcodeStr, !strconcat(Dt, "64"),
2322                    v1i64, v1i64, OpNode, Commutable>;
2323   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2324                    OpcodeStr, !strconcat(Dt, "64"),
2325                    v2i64, v2i64, OpNode, Commutable>;
2326 }
2327
2328
2329 // Neon Narrowing 2-register vector operations,
2330 //   source operand element sizes of 16, 32 and 64 bits:
2331 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2332                     bits<5> op11_7, bit op6, bit op4,
2333                     InstrItinClass itin, string OpcodeStr, string Dt,
2334                     SDNode OpNode> {
2335   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2336                    itin, OpcodeStr, !strconcat(Dt, "16"),
2337                    v8i8, v8i16, OpNode>;
2338   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2339                    itin, OpcodeStr, !strconcat(Dt, "32"),
2340                    v4i16, v4i32, OpNode>;
2341   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2342                    itin, OpcodeStr, !strconcat(Dt, "64"),
2343                    v2i32, v2i64, OpNode>;
2344 }
2345
2346 // Neon Narrowing 2-register vector intrinsics,
2347 //   source operand element sizes of 16, 32 and 64 bits:
2348 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2349                        bits<5> op11_7, bit op6, bit op4,
2350                        InstrItinClass itin, string OpcodeStr, string Dt,
2351                        Intrinsic IntOp> {
2352   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2353                       itin, OpcodeStr, !strconcat(Dt, "16"),
2354                       v8i8, v8i16, IntOp>;
2355   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2356                       itin, OpcodeStr, !strconcat(Dt, "32"),
2357                       v4i16, v4i32, IntOp>;
2358   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2359                       itin, OpcodeStr, !strconcat(Dt, "64"),
2360                       v2i32, v2i64, IntOp>;
2361 }
2362
2363
2364 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2365 //   source operand element sizes of 16, 32 and 64 bits:
2366 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2367                     string OpcodeStr, string Dt, SDNode OpNode> {
2368   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2369                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2370   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2371                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2372   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2373                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2374 }
2375
2376
2377 // Neon 3-register vector intrinsics.
2378
2379 // First with only element sizes of 16 and 32 bits:
2380 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2381                      InstrItinClass itinD16, InstrItinClass itinD32,
2382                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2383                      string OpcodeStr, string Dt,
2384                      Intrinsic IntOp, bit Commutable = 0> {
2385   // 64-bit vector types.
2386   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2387                       OpcodeStr, !strconcat(Dt, "16"),
2388                       v4i16, v4i16, IntOp, Commutable>;
2389   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2390                       OpcodeStr, !strconcat(Dt, "32"),
2391                       v2i32, v2i32, IntOp, Commutable>;
2392
2393   // 128-bit vector types.
2394   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2395                       OpcodeStr, !strconcat(Dt, "16"),
2396                       v8i16, v8i16, IntOp, Commutable>;
2397   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2398                       OpcodeStr, !strconcat(Dt, "32"),
2399                       v4i32, v4i32, IntOp, Commutable>;
2400 }
2401 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2402                      InstrItinClass itinD16, InstrItinClass itinD32,
2403                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2404                      string OpcodeStr, string Dt,
2405                      Intrinsic IntOp> {
2406   // 64-bit vector types.
2407   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2408                       OpcodeStr, !strconcat(Dt, "16"),
2409                       v4i16, v4i16, IntOp>;
2410   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2411                       OpcodeStr, !strconcat(Dt, "32"),
2412                       v2i32, v2i32, IntOp>;
2413
2414   // 128-bit vector types.
2415   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2416                       OpcodeStr, !strconcat(Dt, "16"),
2417                       v8i16, v8i16, IntOp>;
2418   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2419                       OpcodeStr, !strconcat(Dt, "32"),
2420                       v4i32, v4i32, IntOp>;
2421 }
2422
2423 multiclass N3VIntSL_HS<bits<4> op11_8,
2424                        InstrItinClass itinD16, InstrItinClass itinD32,
2425                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2426                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2427   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2428                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2429   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2430                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2431   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2432                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2433   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2434                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2435 }
2436
2437 // ....then also with element size of 8 bits:
2438 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2439                       InstrItinClass itinD16, InstrItinClass itinD32,
2440                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2441                       string OpcodeStr, string Dt,
2442                       Intrinsic IntOp, bit Commutable = 0>
2443   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2444               OpcodeStr, Dt, IntOp, Commutable> {
2445   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2446                       OpcodeStr, !strconcat(Dt, "8"),
2447                       v8i8, v8i8, IntOp, Commutable>;
2448   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2449                       OpcodeStr, !strconcat(Dt, "8"),
2450                       v16i8, v16i8, IntOp, Commutable>;
2451 }
2452 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2453                       InstrItinClass itinD16, InstrItinClass itinD32,
2454                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2455                       string OpcodeStr, string Dt,
2456                       Intrinsic IntOp>
2457   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2458               OpcodeStr, Dt, IntOp> {
2459   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2460                       OpcodeStr, !strconcat(Dt, "8"),
2461                       v8i8, v8i8, IntOp>;
2462   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2463                       OpcodeStr, !strconcat(Dt, "8"),
2464                       v16i8, v16i8, IntOp>;
2465 }
2466
2467
2468 // ....then also with element size of 64 bits:
2469 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2470                        InstrItinClass itinD16, InstrItinClass itinD32,
2471                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2472                        string OpcodeStr, string Dt,
2473                        Intrinsic IntOp, bit Commutable = 0>
2474   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2475                OpcodeStr, Dt, IntOp, Commutable> {
2476   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2477                       OpcodeStr, !strconcat(Dt, "64"),
2478                       v1i64, v1i64, IntOp, Commutable>;
2479   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2480                       OpcodeStr, !strconcat(Dt, "64"),
2481                       v2i64, v2i64, IntOp, Commutable>;
2482 }
2483 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2484                        InstrItinClass itinD16, InstrItinClass itinD32,
2485                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2486                        string OpcodeStr, string Dt,
2487                        Intrinsic IntOp>
2488   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2489                OpcodeStr, Dt, IntOp> {
2490   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2491                       OpcodeStr, !strconcat(Dt, "64"),
2492                       v1i64, v1i64, IntOp>;
2493   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2494                       OpcodeStr, !strconcat(Dt, "64"),
2495                       v2i64, v2i64, IntOp>;
2496 }
2497
2498 // Neon Narrowing 3-register vector intrinsics,
2499 //   source operand element sizes of 16, 32 and 64 bits:
2500 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2501                        string OpcodeStr, string Dt,
2502                        Intrinsic IntOp, bit Commutable = 0> {
2503   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2504                       OpcodeStr, !strconcat(Dt, "16"),
2505                       v8i8, v8i16, IntOp, Commutable>;
2506   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2507                       OpcodeStr, !strconcat(Dt, "32"),
2508                       v4i16, v4i32, IntOp, Commutable>;
2509   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2510                       OpcodeStr, !strconcat(Dt, "64"),
2511                       v2i32, v2i64, IntOp, Commutable>;
2512 }
2513
2514
2515 // Neon Long 3-register vector operations.
2516
2517 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2518                     InstrItinClass itin16, InstrItinClass itin32,
2519                     string OpcodeStr, string Dt,
2520                     SDNode OpNode, bit Commutable = 0> {
2521   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2522                    OpcodeStr, !strconcat(Dt, "8"),
2523                    v8i16, v8i8, OpNode, Commutable>;
2524   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2525                    OpcodeStr, !strconcat(Dt, "16"),
2526                    v4i32, v4i16, OpNode, Commutable>;
2527   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2528                    OpcodeStr, !strconcat(Dt, "32"),
2529                    v2i64, v2i32, OpNode, Commutable>;
2530 }
2531
2532 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2533                      InstrItinClass itin, string OpcodeStr, string Dt,
2534                      SDNode OpNode> {
2535   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2536                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2537   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2538                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2539 }
2540
2541 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2542                        InstrItinClass itin16, InstrItinClass itin32,
2543                        string OpcodeStr, string Dt,
2544                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2545   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2546                       OpcodeStr, !strconcat(Dt, "8"),
2547                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2548   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2549                       OpcodeStr, !strconcat(Dt, "16"),
2550                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2551   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2552                       OpcodeStr, !strconcat(Dt, "32"),
2553                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2554 }
2555
2556 // Neon Long 3-register vector intrinsics.
2557
2558 // First with only element sizes of 16 and 32 bits:
2559 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2560                       InstrItinClass itin16, InstrItinClass itin32,
2561                       string OpcodeStr, string Dt,
2562                       Intrinsic IntOp, bit Commutable = 0> {
2563   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2564                       OpcodeStr, !strconcat(Dt, "16"),
2565                       v4i32, v4i16, IntOp, Commutable>;
2566   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2567                       OpcodeStr, !strconcat(Dt, "32"),
2568                       v2i64, v2i32, IntOp, Commutable>;
2569 }
2570
2571 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2572                         InstrItinClass itin, string OpcodeStr, string Dt,
2573                         Intrinsic IntOp> {
2574   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2575                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2576   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2577                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2578 }
2579
2580 // ....then also with element size of 8 bits:
2581 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2582                        InstrItinClass itin16, InstrItinClass itin32,
2583                        string OpcodeStr, string Dt,
2584                        Intrinsic IntOp, bit Commutable = 0>
2585   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2586                IntOp, Commutable> {
2587   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2588                       OpcodeStr, !strconcat(Dt, "8"),
2589                       v8i16, v8i8, IntOp, Commutable>;
2590 }
2591
2592 // ....with explicit extend (VABDL).
2593 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2594                        InstrItinClass itin, string OpcodeStr, string Dt,
2595                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2596   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2597                          OpcodeStr, !strconcat(Dt, "8"),
2598                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2599   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2600                          OpcodeStr, !strconcat(Dt, "16"),
2601                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2602   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2603                          OpcodeStr, !strconcat(Dt, "32"),
2604                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2605 }
2606
2607
2608 // Neon Wide 3-register vector intrinsics,
2609 //   source operand element sizes of 8, 16 and 32 bits:
2610 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2611                     string OpcodeStr, string Dt,
2612                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2613   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2614                    OpcodeStr, !strconcat(Dt, "8"),
2615                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2616   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2617                    OpcodeStr, !strconcat(Dt, "16"),
2618                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2619   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2620                    OpcodeStr, !strconcat(Dt, "32"),
2621                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2622 }
2623
2624
2625 // Neon Multiply-Op vector operations,
2626 //   element sizes of 8, 16 and 32 bits:
2627 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2628                         InstrItinClass itinD16, InstrItinClass itinD32,
2629                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2630                         string OpcodeStr, string Dt, SDNode OpNode> {
2631   // 64-bit vector types.
2632   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2633                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2634   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2635                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2636   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2637                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2638
2639   // 128-bit vector types.
2640   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2641                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2642   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2643                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2644   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2645                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2646 }
2647
2648 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2649                          InstrItinClass itinD16, InstrItinClass itinD32,
2650                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2651                          string OpcodeStr, string Dt, SDNode ShOp> {
2652   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2653                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2654   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2655                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2656   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2657                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2658                             mul, ShOp>;
2659   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2660                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2661                           mul, ShOp>;
2662 }
2663
2664 // Neon Intrinsic-Op vector operations,
2665 //   element sizes of 8, 16 and 32 bits:
2666 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2667                         InstrItinClass itinD, InstrItinClass itinQ,
2668                         string OpcodeStr, string Dt, Intrinsic IntOp,
2669                         SDNode OpNode> {
2670   // 64-bit vector types.
2671   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2672                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2673   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2674                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2675   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2676                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2677
2678   // 128-bit vector types.
2679   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2680                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2681   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2682                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2683   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2684                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2685 }
2686
2687 // Neon 3-argument intrinsics,
2688 //   element sizes of 8, 16 and 32 bits:
2689 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2690                        InstrItinClass itinD, InstrItinClass itinQ,
2691                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2692   // 64-bit vector types.
2693   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2694                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2695   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2696                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2697   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2698                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2699
2700   // 128-bit vector types.
2701   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2702                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2703   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2704                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2705   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2706                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2707 }
2708
2709
2710 // Neon Long Multiply-Op vector operations,
2711 //   element sizes of 8, 16 and 32 bits:
2712 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2713                          InstrItinClass itin16, InstrItinClass itin32,
2714                          string OpcodeStr, string Dt, SDNode MulOp,
2715                          SDNode OpNode> {
2716   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2717                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2718   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2719                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2720   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2721                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2722 }
2723
2724 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2725                           string Dt, SDNode MulOp, SDNode OpNode> {
2726   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2727                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2728   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2729                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2730 }
2731
2732
2733 // Neon Long 3-argument intrinsics.
2734
2735 // First with only element sizes of 16 and 32 bits:
2736 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2737                        InstrItinClass itin16, InstrItinClass itin32,
2738                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2739   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2740                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2741   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2742                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2743 }
2744
2745 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2746                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2747   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2748                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2749   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2750                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2751 }
2752
2753 // ....then also with element size of 8 bits:
2754 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2755                         InstrItinClass itin16, InstrItinClass itin32,
2756                         string OpcodeStr, string Dt, Intrinsic IntOp>
2757   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2758   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2759                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2760 }
2761
2762 // ....with explicit extend (VABAL).
2763 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2764                             InstrItinClass itin, string OpcodeStr, string Dt,
2765                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2766   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2767                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2768                            IntOp, ExtOp, OpNode>;
2769   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2770                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2771                            IntOp, ExtOp, OpNode>;
2772   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2773                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2774                            IntOp, ExtOp, OpNode>;
2775 }
2776
2777
2778 // Neon 2-register vector intrinsics,
2779 //   element sizes of 8, 16 and 32 bits:
2780 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2781                       bits<5> op11_7, bit op4,
2782                       InstrItinClass itinD, InstrItinClass itinQ,
2783                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2784   // 64-bit vector types.
2785   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2786                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2787   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2788                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2789   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2790                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2791
2792   // 128-bit vector types.
2793   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2794                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2795   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2796                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2797   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2798                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2799 }
2800
2801
2802 // Neon Pairwise long 2-register intrinsics,
2803 //   element sizes of 8, 16 and 32 bits:
2804 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2805                         bits<5> op11_7, bit op4,
2806                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2807   // 64-bit vector types.
2808   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2809                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2810   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2811                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2812   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2813                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2814
2815   // 128-bit vector types.
2816   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2817                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2818   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2819                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2820   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2821                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2822 }
2823
2824
2825 // Neon Pairwise long 2-register accumulate intrinsics,
2826 //   element sizes of 8, 16 and 32 bits:
2827 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2828                          bits<5> op11_7, bit op4,
2829                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2830   // 64-bit vector types.
2831   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2832                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2833   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2834                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2835   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2836                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2837
2838   // 128-bit vector types.
2839   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2840                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2841   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2842                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2843   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2844                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2845 }
2846
2847
2848 // Neon 2-register vector shift by immediate,
2849 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2850 //   element sizes of 8, 16, 32 and 64 bits:
2851 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2852                      InstrItinClass itin, string OpcodeStr, string Dt,
2853                      SDNode OpNode, Format f> {
2854   // 64-bit vector types.
2855   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2856                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2857     let Inst{21-19} = 0b001; // imm6 = 001xxx
2858   }
2859   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2860                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2861     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2862   }
2863   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2864                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2865     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2866   }
2867   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2868                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2869                              // imm6 = xxxxxx
2870
2871   // 128-bit vector types.
2872   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2873                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2874     let Inst{21-19} = 0b001; // imm6 = 001xxx
2875   }
2876   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2877                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2878     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2879   }
2880   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2881                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2882     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2883   }
2884   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2885                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2886                              // imm6 = xxxxxx
2887 }
2888
2889 // Neon Shift-Accumulate vector operations,
2890 //   element sizes of 8, 16, 32 and 64 bits:
2891 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2892                          string OpcodeStr, string Dt, SDNode ShOp> {
2893   // 64-bit vector types.
2894   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2895                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2896     let Inst{21-19} = 0b001; // imm6 = 001xxx
2897   }
2898   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2899                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2900     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2901   }
2902   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2903                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2904     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2905   }
2906   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2907                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2908                              // imm6 = xxxxxx
2909
2910   // 128-bit vector types.
2911   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2912                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2913     let Inst{21-19} = 0b001; // imm6 = 001xxx
2914   }
2915   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2916                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2917     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2918   }
2919   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2920                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2921     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2922   }
2923   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2924                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2925                              // imm6 = xxxxxx
2926 }
2927
2928
2929 // Neon Shift-Insert vector operations,
2930 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2931 //   element sizes of 8, 16, 32 and 64 bits:
2932 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2933                          string OpcodeStr, SDNode ShOp,
2934                          Format f> {
2935   // 64-bit vector types.
2936   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2937                         f, OpcodeStr, "8", v8i8, ShOp> {
2938     let Inst{21-19} = 0b001; // imm6 = 001xxx
2939   }
2940   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2941                         f, OpcodeStr, "16", v4i16, ShOp> {
2942     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2943   }
2944   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2945                         f, OpcodeStr, "32", v2i32, ShOp> {
2946     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2947   }
2948   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2949                         f, OpcodeStr, "64", v1i64, ShOp>;
2950                              // imm6 = xxxxxx
2951
2952   // 128-bit vector types.
2953   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2954                         f, OpcodeStr, "8", v16i8, ShOp> {
2955     let Inst{21-19} = 0b001; // imm6 = 001xxx
2956   }
2957   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2958                         f, OpcodeStr, "16", v8i16, ShOp> {
2959     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2960   }
2961   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2962                         f, OpcodeStr, "32", v4i32, ShOp> {
2963     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2964   }
2965   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2966                         f, OpcodeStr, "64", v2i64, ShOp>;
2967                              // imm6 = xxxxxx
2968 }
2969
2970 // Neon Shift Long operations,
2971 //   element sizes of 8, 16, 32 bits:
2972 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2973                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2974   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2975                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2976     let Inst{21-19} = 0b001; // imm6 = 001xxx
2977   }
2978   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2979                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2980     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2981   }
2982   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2983                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2984     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2985   }
2986 }
2987
2988 // Neon Shift Narrow operations,
2989 //   element sizes of 16, 32, 64 bits:
2990 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2991                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2992                       SDNode OpNode> {
2993   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2994                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2995     let Inst{21-19} = 0b001; // imm6 = 001xxx
2996   }
2997   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2998                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2999     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3000   }
3001   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3002                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3003     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3004   }
3005 }
3006
3007 //===----------------------------------------------------------------------===//
3008 // Instruction Definitions.
3009 //===----------------------------------------------------------------------===//
3010
3011 // Vector Add Operations.
3012
3013 //   VADD     : Vector Add (integer and floating-point)
3014 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3015                          add, 1>;
3016 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3017                      v2f32, v2f32, fadd, 1>;
3018 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3019                      v4f32, v4f32, fadd, 1>;
3020 //   VADDL    : Vector Add Long (Q = D + D)
3021 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3022                             "vaddl", "s", add, sext, 1>;
3023 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3024                             "vaddl", "u", add, zext, 1>;
3025 //   VADDW    : Vector Add Wide (Q = Q + D)
3026 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3027 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3028 //   VHADD    : Vector Halving Add
3029 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3030                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3031                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3032 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3033                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3034                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3035 //   VRHADD   : Vector Rounding Halving Add
3036 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3037                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3038                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3039 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3040                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3041                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3042 //   VQADD    : Vector Saturating Add
3043 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3044                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3045                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3046 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3047                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3048                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3049 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3050 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3051                             int_arm_neon_vaddhn, 1>;
3052 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3053 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3054                             int_arm_neon_vraddhn, 1>;
3055
3056 // Vector Multiply Operations.
3057
3058 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3059 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3060                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3061 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3062                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3063 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3064                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3065 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3066                      v2f32, v2f32, fmul, 1>;
3067 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3068                      v4f32, v4f32, fmul, 1>;
3069 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3070 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3071 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3072                        v2f32, fmul>;
3073
3074 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3075                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3076           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3077                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3078                                       (DSubReg_i16_reg imm:$lane))),
3079                               (SubReg_i16_lane imm:$lane)))>;
3080 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3081                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3082           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3083                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3084                                       (DSubReg_i32_reg imm:$lane))),
3085                               (SubReg_i32_lane imm:$lane)))>;
3086 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3087                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3088           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3089                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3090                                    (DSubReg_i32_reg imm:$lane))),
3091                            (SubReg_i32_lane imm:$lane)))>;
3092
3093 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3094 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3095                           IIC_VMULi16Q, IIC_VMULi32Q,
3096                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3097 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3098                             IIC_VMULi16Q, IIC_VMULi32Q,
3099                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3100 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3101                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3102                                                             imm:$lane)))),
3103           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3104                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3105                                          (DSubReg_i16_reg imm:$lane))),
3106                                  (SubReg_i16_lane imm:$lane)))>;
3107 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3108                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3109                                                             imm:$lane)))),
3110           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3111                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3112                                          (DSubReg_i32_reg imm:$lane))),
3113                                  (SubReg_i32_lane imm:$lane)))>;
3114
3115 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3116 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3117                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3118                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3119 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3120                               IIC_VMULi16Q, IIC_VMULi32Q,
3121                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3122 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3123                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3124                                                              imm:$lane)))),
3125           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3126                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3127                                           (DSubReg_i16_reg imm:$lane))),
3128                                   (SubReg_i16_lane imm:$lane)))>;
3129 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3130                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3131                                                              imm:$lane)))),
3132           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3133                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3134                                           (DSubReg_i32_reg imm:$lane))),
3135                                   (SubReg_i32_lane imm:$lane)))>;
3136
3137 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3138 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3139                          "vmull", "s", NEONvmulls, 1>;
3140 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3141                          "vmull", "u", NEONvmullu, 1>;
3142 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3143                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3144 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3145 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3146
3147 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3148 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3149                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3150 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3151                              "vqdmull", "s", int_arm_neon_vqdmull>;
3152
3153 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3154
3155 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3156 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3157                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3158 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3159                           v2f32, fmul, fadd>;
3160 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3161                           v4f32, fmul, fadd>;
3162 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3163                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3164 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3165                             v2f32, fmul, fadd>;
3166 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3167                             v4f32, v2f32, fmul, fadd>;
3168
3169 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3170                   (mul (v8i16 QPR:$src2),
3171                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3172           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3173                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3174                                       (DSubReg_i16_reg imm:$lane))),
3175                               (SubReg_i16_lane imm:$lane)))>;
3176
3177 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3178                   (mul (v4i32 QPR:$src2),
3179                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3180           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3181                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3182                                       (DSubReg_i32_reg imm:$lane))),
3183                               (SubReg_i32_lane imm:$lane)))>;
3184
3185 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3186                   (fmul (v4f32 QPR:$src2),
3187                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3188           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3189                            (v4f32 QPR:$src2),
3190                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3191                                    (DSubReg_i32_reg imm:$lane))),
3192                            (SubReg_i32_lane imm:$lane)))>;
3193
3194 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3195 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3196                               "vmlal", "s", NEONvmulls, add>;
3197 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3198                               "vmlal", "u", NEONvmullu, add>;
3199
3200 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3201 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3202
3203 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3204 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3205                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3206 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3207
3208 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3209 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3210                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3211 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3212                           v2f32, fmul, fsub>;
3213 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3214                           v4f32, fmul, fsub>;
3215 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3216                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3217 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3218                             v2f32, fmul, fsub>;
3219 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3220                             v4f32, v2f32, fmul, fsub>;
3221
3222 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3223                   (mul (v8i16 QPR:$src2),
3224                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3225           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3226                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3227                                       (DSubReg_i16_reg imm:$lane))),
3228                               (SubReg_i16_lane imm:$lane)))>;
3229
3230 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3231                   (mul (v4i32 QPR:$src2),
3232                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3233           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3234                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3235                                       (DSubReg_i32_reg imm:$lane))),
3236                               (SubReg_i32_lane imm:$lane)))>;
3237
3238 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3239                   (fmul (v4f32 QPR:$src2),
3240                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3241           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3242                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3243                                    (DSubReg_i32_reg imm:$lane))),
3244                            (SubReg_i32_lane imm:$lane)))>;
3245
3246 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3247 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3248                               "vmlsl", "s", NEONvmulls, sub>;
3249 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3250                               "vmlsl", "u", NEONvmullu, sub>;
3251
3252 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3253 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3254
3255 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3256 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3257                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3258 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3259
3260 // Vector Subtract Operations.
3261
3262 //   VSUB     : Vector Subtract (integer and floating-point)
3263 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3264                          "vsub", "i", sub, 0>;
3265 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3266                      v2f32, v2f32, fsub, 0>;
3267 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3268                      v4f32, v4f32, fsub, 0>;
3269 //   VSUBL    : Vector Subtract Long (Q = D - D)
3270 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3271                             "vsubl", "s", sub, sext, 0>;
3272 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3273                             "vsubl", "u", sub, zext, 0>;
3274 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3275 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3276 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3277 //   VHSUB    : Vector Halving Subtract
3278 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3279                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3280                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3281 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3282                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3283                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3284 //   VQSUB    : Vector Saturing Subtract
3285 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3286                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3287                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3288 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3289                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3290                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3291 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3292 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3293                             int_arm_neon_vsubhn, 0>;
3294 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3295 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3296                             int_arm_neon_vrsubhn, 0>;
3297
3298 // Vector Comparisons.
3299
3300 //   VCEQ     : Vector Compare Equal
3301 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3302                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3303 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3304                      NEONvceq, 1>;
3305 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3306                      NEONvceq, 1>;
3307
3308 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3309                             "$dst, $src, #0", NEONvceqz>;
3310
3311 //   VCGE     : Vector Compare Greater Than or Equal
3312 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3313                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3314 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3315                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3316 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3317                      NEONvcge, 0>;
3318 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3319                      NEONvcge, 0>;
3320
3321 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3322                             "$dst, $src, #0", NEONvcgez>;
3323 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3324                             "$dst, $src, #0", NEONvclez>;
3325
3326 //   VCGT     : Vector Compare Greater Than
3327 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3328                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3329 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3330                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3331 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3332                      NEONvcgt, 0>;
3333 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3334                      NEONvcgt, 0>;
3335
3336 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3337                             "$dst, $src, #0", NEONvcgtz>;
3338 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3339                             "$dst, $src, #0", NEONvcltz>;
3340
3341 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3342 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3343                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3344 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3345                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3346 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3347 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3348                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3349 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3350                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3351 //   VTST     : Vector Test Bits
3352 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3353                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3354
3355 // Vector Bitwise Operations.
3356
3357 def vnotd : PatFrag<(ops node:$in),
3358                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3359 def vnotq : PatFrag<(ops node:$in),
3360                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3361
3362
3363 //   VAND     : Vector Bitwise AND
3364 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3365                       v2i32, v2i32, and, 1>;
3366 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3367                       v4i32, v4i32, and, 1>;
3368
3369 //   VEOR     : Vector Bitwise Exclusive OR
3370 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3371                       v2i32, v2i32, xor, 1>;
3372 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3373                       v4i32, v4i32, xor, 1>;
3374
3375 //   VORR     : Vector Bitwise OR
3376 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3377                       v2i32, v2i32, or, 1>;
3378 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3379                       v4i32, v4i32, or, 1>;
3380
3381 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3382                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3383                           IIC_VMOVImm,
3384                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3385                           [(set DPR:$Vd,
3386                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3387   let Inst{9} = SIMM{9};
3388 }
3389
3390 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3391                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3392                           IIC_VMOVImm,
3393                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3394                           [(set DPR:$Vd,
3395                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3396   let Inst{10-9} = SIMM{10-9};
3397 }
3398
3399 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3400                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3401                           IIC_VMOVImm,
3402                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3403                           [(set QPR:$Vd,
3404                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3405   let Inst{9} = SIMM{9};
3406 }
3407
3408 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3409                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3410                           IIC_VMOVImm,
3411                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3412                           [(set QPR:$Vd,
3413                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3414   let Inst{10-9} = SIMM{10-9};
3415 }
3416
3417
3418 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3419 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3420                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3421                      "vbic", "$dst, $src1, $src2", "",
3422                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3423                                                  (vnotd DPR:$src2))))]>;
3424 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3425                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3426                      "vbic", "$dst, $src1, $src2", "",
3427                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3428                                                  (vnotq QPR:$src2))))]>;
3429
3430 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3431                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3432                           IIC_VMOVImm,
3433                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3434                           [(set DPR:$Vd,
3435                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3436   let Inst{9} = SIMM{9};
3437 }
3438
3439 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3440                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3441                           IIC_VMOVImm,
3442                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3443                           [(set DPR:$Vd,
3444                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3445   let Inst{10-9} = SIMM{10-9};
3446 }
3447
3448 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3449                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3450                           IIC_VMOVImm,
3451                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3452                           [(set QPR:$Vd,
3453                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3454   let Inst{9} = SIMM{9};
3455 }
3456
3457 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3458                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3459                           IIC_VMOVImm,
3460                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3461                           [(set QPR:$Vd,
3462                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3463   let Inst{10-9} = SIMM{10-9};
3464 }
3465
3466 //   VORN     : Vector Bitwise OR NOT
3467 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3468                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3469                      "vorn", "$dst, $src1, $src2", "",
3470                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3471                                                 (vnotd DPR:$src2))))]>;
3472 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3473                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3474                      "vorn", "$dst, $src1, $src2", "",
3475                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3476                                                 (vnotq QPR:$src2))))]>;
3477
3478 //   VMVN     : Vector Bitwise NOT (Immediate)
3479
3480 let isReMaterializable = 1 in {
3481
3482 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3483                          (ins nModImm:$SIMM), IIC_VMOVImm,
3484                          "vmvn", "i16", "$dst, $SIMM", "",
3485                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3486   let Inst{9} = SIMM{9};
3487 }
3488
3489 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3490                          (ins nModImm:$SIMM), IIC_VMOVImm,
3491                          "vmvn", "i16", "$dst, $SIMM", "",
3492                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3493   let Inst{9} = SIMM{9};
3494 }
3495
3496 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3497                          (ins nModImm:$SIMM), IIC_VMOVImm,
3498                          "vmvn", "i32", "$dst, $SIMM", "",
3499                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3500   let Inst{11-8} = SIMM{11-8};
3501 }
3502
3503 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3504                          (ins nModImm:$SIMM), IIC_VMOVImm,
3505                          "vmvn", "i32", "$dst, $SIMM", "",
3506                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3507   let Inst{11-8} = SIMM{11-8};
3508 }
3509 }
3510
3511 //   VMVN     : Vector Bitwise NOT
3512 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3513                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3514                      "vmvn", "$dst, $src", "",
3515                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3516 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3517                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3518                      "vmvn", "$dst, $src", "",
3519                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3520 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3521 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3522
3523 //   VBSL     : Vector Bitwise Select
3524 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3525                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3526                      N3RegFrm, IIC_VCNTiD,
3527                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3528                      [(set DPR:$Vd,
3529                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3530                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3531 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3532                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3533                      N3RegFrm, IIC_VCNTiQ,
3534                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3535                      [(set QPR:$Vd,
3536                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3537                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3538
3539 //   VBIF     : Vector Bitwise Insert if False
3540 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3541 // FIXME: This instruction's encoding MAY NOT BE correct.
3542 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3543                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3544                      N3RegFrm, IIC_VBINiD,
3545                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3546                      [/* For disassembly only; pattern left blank */]>;
3547 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3548                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3549                      N3RegFrm, IIC_VBINiQ,
3550                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3551                      [/* For disassembly only; pattern left blank */]>;
3552
3553 //   VBIT     : Vector Bitwise Insert if True
3554 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3555 // FIXME: This instruction's encoding MAY NOT BE correct.
3556 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3557                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3558                      N3RegFrm, IIC_VBINiD,
3559                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3560                      [/* For disassembly only; pattern left blank */]>;
3561 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3562                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3563                      N3RegFrm, IIC_VBINiQ,
3564                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3565                      [/* For disassembly only; pattern left blank */]>;
3566
3567 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3568 // for equivalent operations with different register constraints; it just
3569 // inserts copies.
3570
3571 // Vector Absolute Differences.
3572
3573 //   VABD     : Vector Absolute Difference
3574 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3575                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3576                            "vabd", "s", int_arm_neon_vabds, 1>;
3577 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3578                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3579                            "vabd", "u", int_arm_neon_vabdu, 1>;
3580 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3581                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3582 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3583                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3584
3585 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3586 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3587                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3588 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3589                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3590
3591 //   VABA     : Vector Absolute Difference and Accumulate
3592 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3593                              "vaba", "s", int_arm_neon_vabds, add>;
3594 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3595                              "vaba", "u", int_arm_neon_vabdu, add>;
3596
3597 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3598 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3599                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3600 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3601                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3602
3603 // Vector Maximum and Minimum.
3604
3605 //   VMAX     : Vector Maximum
3606 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3607                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3608                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3609 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3610                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3611                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3612 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3613                         "vmax", "f32",
3614                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3615 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3616                         "vmax", "f32",
3617                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3618
3619 //   VMIN     : Vector Minimum
3620 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3621                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3622                            "vmin", "s", int_arm_neon_vmins, 1>;
3623 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3624                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3625                            "vmin", "u", int_arm_neon_vminu, 1>;
3626 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3627                         "vmin", "f32",
3628                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3629 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3630                         "vmin", "f32",
3631                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3632
3633 // Vector Pairwise Operations.
3634
3635 //   VPADD    : Vector Pairwise Add
3636 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3637                         "vpadd", "i8",
3638                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3639 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3640                         "vpadd", "i16",
3641                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3642 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3643                         "vpadd", "i32",
3644                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3645 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3646                         IIC_VPBIND, "vpadd", "f32",
3647                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3648
3649 //   VPADDL   : Vector Pairwise Add Long
3650 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3651                              int_arm_neon_vpaddls>;
3652 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3653                              int_arm_neon_vpaddlu>;
3654
3655 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3656 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3657                               int_arm_neon_vpadals>;
3658 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3659                               int_arm_neon_vpadalu>;
3660
3661 //   VPMAX    : Vector Pairwise Maximum
3662 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3663                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3664 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3665                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3666 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3667                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3668 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3669                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3670 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3671                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3672 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3673                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3674 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3675                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3676
3677 //   VPMIN    : Vector Pairwise Minimum
3678 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3679                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3680 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3681                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3682 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3683                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3684 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3685                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3686 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3687                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3688 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3689                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3690 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3691                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3692
3693 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3694
3695 //   VRECPE   : Vector Reciprocal Estimate
3696 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3697                         IIC_VUNAD, "vrecpe", "u32",
3698                         v2i32, v2i32, int_arm_neon_vrecpe>;
3699 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3700                         IIC_VUNAQ, "vrecpe", "u32",
3701                         v4i32, v4i32, int_arm_neon_vrecpe>;
3702 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3703                         IIC_VUNAD, "vrecpe", "f32",
3704                         v2f32, v2f32, int_arm_neon_vrecpe>;
3705 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3706                         IIC_VUNAQ, "vrecpe", "f32",
3707                         v4f32, v4f32, int_arm_neon_vrecpe>;
3708
3709 //   VRECPS   : Vector Reciprocal Step
3710 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3711                         IIC_VRECSD, "vrecps", "f32",
3712                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3713 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3714                         IIC_VRECSQ, "vrecps", "f32",
3715                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3716
3717 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3718 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3719                          IIC_VUNAD, "vrsqrte", "u32",
3720                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3721 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3722                          IIC_VUNAQ, "vrsqrte", "u32",
3723                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3724 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3725                          IIC_VUNAD, "vrsqrte", "f32",
3726                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3727 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3728                          IIC_VUNAQ, "vrsqrte", "f32",
3729                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3730
3731 //   VRSQRTS  : Vector Reciprocal Square Root Step
3732 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3733                         IIC_VRECSD, "vrsqrts", "f32",
3734                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3735 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3736                         IIC_VRECSQ, "vrsqrts", "f32",
3737                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3738
3739 // Vector Shifts.
3740
3741 //   VSHL     : Vector Shift
3742 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3743                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3744                             "vshl", "s", int_arm_neon_vshifts>;
3745 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3746                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3747                             "vshl", "u", int_arm_neon_vshiftu>;
3748 //   VSHL     : Vector Shift Left (Immediate)
3749 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3750                            N2RegVShLFrm>;
3751 //   VSHR     : Vector Shift Right (Immediate)
3752 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3753                            N2RegVShRFrm>;
3754 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3755                            N2RegVShRFrm>;
3756
3757 //   VSHLL    : Vector Shift Left Long
3758 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3759 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3760
3761 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3762 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3763                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3764                 ValueType OpTy, SDNode OpNode>
3765   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3766            ResTy, OpTy, OpNode> {
3767   let Inst{21-16} = op21_16;
3768 }
3769 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3770                           v8i16, v8i8, NEONvshlli>;
3771 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3772                           v4i32, v4i16, NEONvshlli>;
3773 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3774                           v2i64, v2i32, NEONvshlli>;
3775
3776 //   VSHRN    : Vector Shift Right and Narrow
3777 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3778                            NEONvshrn>;
3779
3780 //   VRSHL    : Vector Rounding Shift
3781 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3782                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3783                             "vrshl", "s", int_arm_neon_vrshifts>;
3784 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3785                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3786                             "vrshl", "u", int_arm_neon_vrshiftu>;
3787 //   VRSHR    : Vector Rounding Shift Right
3788 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3789                            N2RegVShRFrm>;
3790 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3791                            N2RegVShRFrm>;
3792
3793 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3794 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3795                            NEONvrshrn>;
3796
3797 //   VQSHL    : Vector Saturating Shift
3798 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3799                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3800                             "vqshl", "s", int_arm_neon_vqshifts>;
3801 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3802                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3803                             "vqshl", "u", int_arm_neon_vqshiftu>;
3804 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3805 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3806                            N2RegVShLFrm>;
3807 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3808                            N2RegVShLFrm>;
3809 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3810 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3811                            N2RegVShLFrm>;
3812
3813 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3814 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3815                            NEONvqshrns>;
3816 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3817                            NEONvqshrnu>;
3818
3819 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3820 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3821                            NEONvqshrnsu>;
3822
3823 //   VQRSHL   : Vector Saturating Rounding Shift
3824 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3825                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3826                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3827 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3828                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3829                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3830
3831 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3832 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3833                            NEONvqrshrns>;
3834 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3835                            NEONvqrshrnu>;
3836
3837 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3838 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3839                            NEONvqrshrnsu>;
3840
3841 //   VSRA     : Vector Shift Right and Accumulate
3842 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3843 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3844 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3845 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3846 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3847
3848 //   VSLI     : Vector Shift Left and Insert
3849 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3850 //   VSRI     : Vector Shift Right and Insert
3851 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3852
3853 // Vector Absolute and Saturating Absolute.
3854
3855 //   VABS     : Vector Absolute Value
3856 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3857                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3858                            int_arm_neon_vabs>;
3859 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3860                         IIC_VUNAD, "vabs", "f32",
3861                         v2f32, v2f32, int_arm_neon_vabs>;
3862 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3863                         IIC_VUNAQ, "vabs", "f32",
3864                         v4f32, v4f32, int_arm_neon_vabs>;
3865
3866 //   VQABS    : Vector Saturating Absolute Value
3867 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3868                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3869                            int_arm_neon_vqabs>;
3870
3871 // Vector Negate.
3872
3873 def vnegd  : PatFrag<(ops node:$in),
3874                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3875 def vnegq  : PatFrag<(ops node:$in),
3876                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3877
3878 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3879   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3880         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3881         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3882 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3883   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3884         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3885         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3886
3887 //   VNEG     : Vector Negate (integer)
3888 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3889 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3890 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3891 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3892 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3893 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3894
3895 //   VNEG     : Vector Negate (floating-point)
3896 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3897                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3898                     "vneg", "f32", "$dst, $src", "",
3899                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3900 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3901                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3902                     "vneg", "f32", "$dst, $src", "",
3903                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3904
3905 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3906 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3907 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3908 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3909 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3910 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3911
3912 //   VQNEG    : Vector Saturating Negate
3913 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3914                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3915                            int_arm_neon_vqneg>;
3916
3917 // Vector Bit Counting Operations.
3918
3919 //   VCLS     : Vector Count Leading Sign Bits
3920 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3921                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3922                            int_arm_neon_vcls>;
3923 //   VCLZ     : Vector Count Leading Zeros
3924 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3925                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3926                            int_arm_neon_vclz>;
3927 //   VCNT     : Vector Count One Bits
3928 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3929                         IIC_VCNTiD, "vcnt", "8",
3930                         v8i8, v8i8, int_arm_neon_vcnt>;
3931 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3932                         IIC_VCNTiQ, "vcnt", "8",
3933                         v16i8, v16i8, int_arm_neon_vcnt>;
3934
3935 // Vector Swap -- for disassembly only.
3936 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3937                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3938                      "vswp", "$dst, $src", "", []>;
3939 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3940                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3941                      "vswp", "$dst, $src", "", []>;
3942
3943 // Vector Move Operations.
3944
3945 //   VMOV     : Vector Move (Register)
3946
3947 let neverHasSideEffects = 1 in {
3948 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
3949                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
3950   let Vn{4-0} = Vm{4-0};
3951 }
3952 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
3953                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
3954   let Vn{4-0} = Vm{4-0};
3955 }
3956
3957 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3958 // be expanded after register allocation is completed.
3959 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3960                 NoItinerary, []>;
3961
3962 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3963                 NoItinerary, []>;
3964 } // neverHasSideEffects
3965
3966 //   VMOV     : Vector Move (Immediate)
3967
3968 let isReMaterializable = 1 in {
3969 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3970                          (ins nModImm:$SIMM), IIC_VMOVImm,
3971                          "vmov", "i8", "$dst, $SIMM", "",
3972                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3973 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3974                          (ins nModImm:$SIMM), IIC_VMOVImm,
3975                          "vmov", "i8", "$dst, $SIMM", "",
3976                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3977
3978 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3979                          (ins nModImm:$SIMM), IIC_VMOVImm,
3980                          "vmov", "i16", "$dst, $SIMM", "",
3981                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3982   let Inst{9} = SIMM{9};
3983 }
3984
3985 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3986                          (ins nModImm:$SIMM), IIC_VMOVImm,
3987                          "vmov", "i16", "$dst, $SIMM", "",
3988                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3989  let Inst{9} = SIMM{9};
3990 }
3991
3992 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3993                          (ins nModImm:$SIMM), IIC_VMOVImm,
3994                          "vmov", "i32", "$dst, $SIMM", "",
3995                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3996   let Inst{11-8} = SIMM{11-8};
3997 }
3998
3999 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
4000                          (ins nModImm:$SIMM), IIC_VMOVImm,
4001                          "vmov", "i32", "$dst, $SIMM", "",
4002                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4003   let Inst{11-8} = SIMM{11-8};
4004 }
4005
4006 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
4007                          (ins nModImm:$SIMM), IIC_VMOVImm,
4008                          "vmov", "i64", "$dst, $SIMM", "",
4009                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4010 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
4011                          (ins nModImm:$SIMM), IIC_VMOVImm,
4012                          "vmov", "i64", "$dst, $SIMM", "",
4013                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4014 } // isReMaterializable
4015
4016 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4017
4018 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4019                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4020                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4021                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4022                                            imm:$lane))]> {
4023   let Inst{21}  = lane{2};
4024   let Inst{6-5} = lane{1-0};
4025 }
4026 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4027                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4028                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4029                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4030                                            imm:$lane))]> {
4031   let Inst{21} = lane{1};
4032   let Inst{6}  = lane{0};
4033 }
4034 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4035                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4036                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4037                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4038                                            imm:$lane))]> {
4039   let Inst{21}  = lane{2};
4040   let Inst{6-5} = lane{1-0};
4041 }
4042 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4043                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4044                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4045                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4046                                            imm:$lane))]> {
4047   let Inst{21} = lane{1};
4048   let Inst{6}  = lane{0};
4049 }
4050 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4051                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4052                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4053                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4054                                            imm:$lane))]> {
4055   let Inst{21} = lane{0};
4056 }
4057 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4058 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4059           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4060                            (DSubReg_i8_reg imm:$lane))),
4061                      (SubReg_i8_lane imm:$lane))>;
4062 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4063           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4064                              (DSubReg_i16_reg imm:$lane))),
4065                      (SubReg_i16_lane imm:$lane))>;
4066 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4067           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4068                            (DSubReg_i8_reg imm:$lane))),
4069                      (SubReg_i8_lane imm:$lane))>;
4070 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4071           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4072                              (DSubReg_i16_reg imm:$lane))),
4073                      (SubReg_i16_lane imm:$lane))>;
4074 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4075           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4076                              (DSubReg_i32_reg imm:$lane))),
4077                      (SubReg_i32_lane imm:$lane))>;
4078 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4079           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4080                           (SSubReg_f32_reg imm:$src2))>;
4081 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4082           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4083                           (SSubReg_f32_reg imm:$src2))>;
4084 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4085 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4086 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4087           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4088
4089
4090 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4091
4092 let Constraints = "$src1 = $V" in {
4093 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4094                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4095                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4096                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4097                                            GPR:$R, imm:$lane))]> {
4098   let Inst{21}  = lane{2};
4099   let Inst{6-5} = lane{1-0};
4100 }
4101 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4102                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4103                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4104                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4105                                            GPR:$R, imm:$lane))]> {
4106   let Inst{21} = lane{1};
4107   let Inst{6}  = lane{0};
4108 }
4109 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4110                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4111                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4112                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4113                                            GPR:$R, imm:$lane))]> {
4114   let Inst{21} = lane{0};
4115 }
4116 }
4117 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4118           (v16i8 (INSERT_SUBREG QPR:$src1,
4119                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4120                                    (DSubReg_i8_reg imm:$lane))),
4121                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4122                   (DSubReg_i8_reg imm:$lane)))>;
4123 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4124           (v8i16 (INSERT_SUBREG QPR:$src1,
4125                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4126                                      (DSubReg_i16_reg imm:$lane))),
4127                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4128                   (DSubReg_i16_reg imm:$lane)))>;
4129 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4130           (v4i32 (INSERT_SUBREG QPR:$src1,
4131                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4132                                      (DSubReg_i32_reg imm:$lane))),
4133                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4134                   (DSubReg_i32_reg imm:$lane)))>;
4135
4136 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4137           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4138                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4139 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4140           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4141                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4142
4143 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4144 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4145 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4146           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4147
4148 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4149           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4150 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4151           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4152 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4153           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4154
4155 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4156           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4157 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4158           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4159 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4160           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4161
4162 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4163           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4164                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4165                          dsub_0)>;
4166 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4167           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4168                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4169                          dsub_0)>;
4170 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4171           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4172                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4173                          dsub_0)>;
4174
4175 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4176
4177 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4178   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4179           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4180           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4181 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4182   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4183           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4184           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4185
4186 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4187 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4188 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4189 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4190 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4191 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4192
4193 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4194                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4195                       [(set DPR:$dst, (v2f32 (NEONvdup
4196                                               (f32 (bitconvert GPR:$src)))))]>;
4197 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4198                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4199                       [(set QPR:$dst, (v4f32 (NEONvdup
4200                                               (f32 (bitconvert GPR:$src)))))]>;
4201
4202 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4203
4204 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4205               ValueType Ty>
4206   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4207               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4208               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4209
4210 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4211               ValueType ResTy, ValueType OpTy>
4212   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4213               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4214               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4215                                       imm:$lane)))]>;
4216
4217 // Inst{19-16} is partially specified depending on the element size.
4218
4219 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4220   let Inst{19-17} = lane{2-0};
4221 }
4222 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4223   let Inst{19-18} = lane{1-0};
4224 }
4225 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4226   let Inst{19} = lane{0};
4227 }
4228 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4229   let Inst{19} = lane{0};
4230 }
4231 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4232   let Inst{19-17} = lane{2-0};
4233 }
4234 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4235   let Inst{19-18} = lane{1-0};
4236 }
4237 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4238   let Inst{19} = lane{0};
4239 }
4240 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4241   let Inst{19} = lane{0};
4242 }
4243
4244 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4245           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4246                                   (DSubReg_i8_reg imm:$lane))),
4247                            (SubReg_i8_lane imm:$lane)))>;
4248 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4249           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4250                                     (DSubReg_i16_reg imm:$lane))),
4251                             (SubReg_i16_lane imm:$lane)))>;
4252 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4253           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4254                                     (DSubReg_i32_reg imm:$lane))),
4255                             (SubReg_i32_lane imm:$lane)))>;
4256 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4257           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4258                                    (DSubReg_i32_reg imm:$lane))),
4259                            (SubReg_i32_lane imm:$lane)))>;
4260
4261 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4262                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4263 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4264                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4265
4266 //   VMOVN    : Vector Narrowing Move
4267 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4268                          "vmovn", "i", trunc>;
4269 //   VQMOVN   : Vector Saturating Narrowing Move
4270 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4271                             "vqmovn", "s", int_arm_neon_vqmovns>;
4272 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4273                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4274 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4275                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4276 //   VMOVL    : Vector Lengthening Move
4277 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4278 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4279
4280 // Vector Conversions.
4281
4282 //   VCVT     : Vector Convert Between Floating-Point and Integers
4283 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4284                      v2i32, v2f32, fp_to_sint>;
4285 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4286                      v2i32, v2f32, fp_to_uint>;
4287 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4288                      v2f32, v2i32, sint_to_fp>;
4289 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4290                      v2f32, v2i32, uint_to_fp>;
4291
4292 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4293                      v4i32, v4f32, fp_to_sint>;
4294 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4295                      v4i32, v4f32, fp_to_uint>;
4296 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4297                      v4f32, v4i32, sint_to_fp>;
4298 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4299                      v4f32, v4i32, uint_to_fp>;
4300
4301 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4302 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4303                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4304 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4305                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4306 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4307                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4308 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4309                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4310
4311 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4312                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4313 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4314                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4315 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4316                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4317 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4318                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4319
4320 // Vector Reverse.
4321
4322 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4323
4324 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4325   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4326         (ins DPR:$Vm), IIC_VMOVD,
4327         OpcodeStr, Dt, "$Vd, $Vm", "",
4328         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4329 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4330   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4331         (ins QPR:$Vm), IIC_VMOVQ,
4332         OpcodeStr, Dt, "$Vd, $Vm", "",
4333         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4334
4335 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4336 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4337 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4338 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4339
4340 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4341 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4342 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4343 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4344
4345 //   VREV32   : Vector Reverse elements within 32-bit words
4346
4347 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4348   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4349         (ins DPR:$Vm), IIC_VMOVD,
4350         OpcodeStr, Dt, "$Vd, $Vm", "",
4351         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4352 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4353   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4354         (ins QPR:$Vm), IIC_VMOVQ,
4355         OpcodeStr, Dt, "$Vd, $Vm", "",
4356         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4357
4358 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4359 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4360
4361 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4362 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4363
4364 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4365
4366 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4367   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4368         (ins DPR:$Vm), IIC_VMOVD,
4369         OpcodeStr, Dt, "$Vd, $Vm", "",
4370         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4371 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4372   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4373         (ins QPR:$Vm), IIC_VMOVQ,
4374         OpcodeStr, Dt, "$Vd, $Vm", "",
4375         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4376
4377 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4378 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4379
4380 // Other Vector Shuffles.
4381
4382 //   VEXT     : Vector Extract
4383
4384 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4385   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4386         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4387         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4388         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4389                                       (Ty DPR:$Vm), imm:$index)))]> {
4390   bits<4> index;
4391   let Inst{11-8} = index{3-0};
4392 }
4393
4394 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4395   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4396         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4397         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4398         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4399                                       (Ty QPR:$Vm), imm:$index)))]> {
4400   bits<4> index;
4401   let Inst{11-8} = index{3-0};
4402 }
4403
4404 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4405   let Inst{11-8} = index{3-0};
4406 }
4407 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4408   let Inst{11-9} = index{2-0};
4409   let Inst{8}    = 0b0;
4410 }
4411 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4412   let Inst{11-10} = index{1-0};
4413   let Inst{9-8}    = 0b00;
4414 }
4415 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4416   let Inst{11}    = index{0};
4417   let Inst{10-8}  = 0b000;
4418 }
4419
4420 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4421   let Inst{11-8} = index{3-0};
4422 }
4423 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4424   let Inst{11-9} = index{2-0};
4425   let Inst{8}    = 0b0;
4426 }
4427 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4428   let Inst{11-10} = index{1-0};
4429   let Inst{9-8}    = 0b00;
4430 }
4431 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4432   let Inst{11}    = index{0};
4433   let Inst{10-8}  = 0b000;
4434 }
4435
4436 //   VTRN     : Vector Transpose
4437
4438 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4439 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4440 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4441
4442 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4443 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4444 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4445
4446 //   VUZP     : Vector Unzip (Deinterleave)
4447
4448 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4449 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4450 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4451
4452 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4453 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4454 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4455
4456 //   VZIP     : Vector Zip (Interleave)
4457
4458 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4459 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4460 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4461
4462 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4463 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4464 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4465
4466 // Vector Table Lookup and Table Extension.
4467
4468 //   VTBL     : Vector Table Lookup
4469 def  VTBL1
4470   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4471         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4472         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4473         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4474 let hasExtraSrcRegAllocReq = 1 in {
4475 def  VTBL2
4476   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4477         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4478         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4479 def  VTBL3
4480   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4481         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4482         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4483 def  VTBL4
4484   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4485         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4486         NVTBLFrm, IIC_VTB4,
4487         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4488 } // hasExtraSrcRegAllocReq = 1
4489
4490 def  VTBL2Pseudo
4491   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4492 def  VTBL3Pseudo
4493   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4494 def  VTBL4Pseudo
4495   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4496
4497 //   VTBX     : Vector Table Extension
4498 def  VTBX1
4499   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4500         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4501         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4502         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4503                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4504 let hasExtraSrcRegAllocReq = 1 in {
4505 def  VTBX2
4506   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4507         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4508         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4509 def  VTBX3
4510   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4511         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4512         NVTBLFrm, IIC_VTBX3,
4513         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4514         "$orig = $Vd", []>;
4515 def  VTBX4
4516   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4517         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4518         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4519         "$orig = $Vd", []>;
4520 } // hasExtraSrcRegAllocReq = 1
4521
4522 def  VTBX2Pseudo
4523   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4524                 IIC_VTBX2, "$orig = $dst", []>;
4525 def  VTBX3Pseudo
4526   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4527                 IIC_VTBX3, "$orig = $dst", []>;
4528 def  VTBX4Pseudo
4529   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4530                 IIC_VTBX4, "$orig = $dst", []>;
4531
4532 //===----------------------------------------------------------------------===//
4533 // NEON instructions for single-precision FP math
4534 //===----------------------------------------------------------------------===//
4535
4536 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4537   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4538               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4539                                                        SPR:$a, ssub_0))),
4540                               ssub_0)>;
4541
4542 class N3VSPat<SDNode OpNode, NeonI Inst>
4543   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4544               (EXTRACT_SUBREG (v2f32
4545                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4546                                                       SPR:$a, ssub_0),
4547                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4548                                                       SPR:$b, ssub_0))),
4549                               ssub_0)>;
4550
4551 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4552   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4553               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4554                                                    SPR:$acc, ssub_0),
4555                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4556                                                    SPR:$a, ssub_0),
4557                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4558                                                    SPR:$b, ssub_0)),
4559                               ssub_0)>;
4560
4561 // These need separate instructions because they must use DPR_VFP2 register
4562 // class which have SPR sub-registers.
4563
4564 // Vector Add Operations used for single-precision FP
4565 let neverHasSideEffects = 1 in
4566 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4567 def : N3VSPat<fadd, VADDfd_sfp>;
4568
4569 // Vector Sub Operations used for single-precision FP
4570 let neverHasSideEffects = 1 in
4571 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4572 def : N3VSPat<fsub, VSUBfd_sfp>;
4573
4574 // Vector Multiply Operations used for single-precision FP
4575 let neverHasSideEffects = 1 in
4576 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4577 def : N3VSPat<fmul, VMULfd_sfp>;
4578
4579 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4580 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4581 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4582
4583 //let neverHasSideEffects = 1 in
4584 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4585 //                           v2f32, fmul, fadd>;
4586 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4587
4588 //let neverHasSideEffects = 1 in
4589 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4590 //                           v2f32, fmul, fsub>;
4591 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4592
4593 // Vector Absolute used for single-precision FP
4594 let neverHasSideEffects = 1 in
4595 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4596                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4597                       "vabs", "f32", "$dst, $src", "", []>;
4598 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4599
4600 // Vector Negate used for single-precision FP
4601 let neverHasSideEffects = 1 in
4602 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4603                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4604                       "vneg", "f32", "$dst, $src", "", []>;
4605 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4606
4607 // Vector Maximum used for single-precision FP
4608 let neverHasSideEffects = 1 in
4609 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4610                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4611                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4612 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4613
4614 // Vector Minimum used for single-precision FP
4615 let neverHasSideEffects = 1 in
4616 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4617                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4618                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4619 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4620
4621 // Vector Convert between single-precision FP and integer
4622 let neverHasSideEffects = 1 in
4623 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4624                          v2i32, v2f32, fp_to_sint>;
4625 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4626
4627 let neverHasSideEffects = 1 in
4628 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4629                          v2i32, v2f32, fp_to_uint>;
4630 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4631
4632 let neverHasSideEffects = 1 in
4633 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4634                          v2f32, v2i32, sint_to_fp>;
4635 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4636
4637 let neverHasSideEffects = 1 in
4638 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4639                          v2f32, v2i32, uint_to_fp>;
4640 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4641
4642 //===----------------------------------------------------------------------===//
4643 // Non-Instruction Patterns
4644 //===----------------------------------------------------------------------===//
4645
4646 // bit_convert
4647 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4648 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4649 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4650 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4651 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4652 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4653 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4654 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4655 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4656 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4657 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4658 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4659 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4660 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4661 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4662 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4663 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4664 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4665 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4666 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4667 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4668 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4669 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4670 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4671 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4672 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4673 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4674 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4675 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4676 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4677
4678 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4679 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4680 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4681 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4682 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4683 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4684 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4685 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4686 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4687 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4688 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4689 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4690 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4691 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4692 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4693 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4694 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4695 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4696 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4697 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4698 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4699 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4700 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4701 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4702 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4703 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4704 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4705 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4706 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4707 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;