lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 def VecListOneDAsmOperand : AsmOperandClass {
  78   let Name = "VecListOneD";
  79   let ParserMethod = "parseVectorList";
  80 }
  81 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  82   let ParserMatchClass = VecListOneDAsmOperand;
  83 }
  84 // Register list of two sequential D registers.
  85 def VecListTwoDAsmOperand : AsmOperandClass {
  86   let Name = "VecListTwoD";
  87   let ParserMethod = "parseVectorList";
  88 }
  89 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  90   let ParserMatchClass = VecListTwoDAsmOperand;
  91 }
  92 // Register list of three sequential D registers.
  93 def VecListThreeDAsmOperand : AsmOperandClass {
  94   let Name = "VecListThreeD";
  95   let ParserMethod = "parseVectorList";
  96 }
  97 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
  98   let ParserMatchClass = VecListThreeDAsmOperand;
  99 }
 100 // Register list of four sequential D registers.
 101 def VecListFourDAsmOperand : AsmOperandClass {
 102   let Name = "VecListFourD";
 103   let ParserMethod = "parseVectorList";
 104 }
 105 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 106   let ParserMatchClass = VecListFourDAsmOperand;
 107 }
 108 // Register list of two D registers spaced by 2 (two sequential Q registers).
 109 def VecListTwoQAsmOperand : AsmOperandClass {
 110   let Name = "VecListTwoQ";
 111   let ParserMethod = "parseVectorList";
 112 }
 113 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 114   let ParserMatchClass = VecListTwoQAsmOperand;
 115 }
 116
 117 //===----------------------------------------------------------------------===//
 118 // NEON-specific DAG Nodes.
 119 //===----------------------------------------------------------------------===//
 120
 121 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 122 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 123
 124 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 125 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 126 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 127 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 128 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 129 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 130 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 131 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 132 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 133 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 134 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 135
 136 // Types for vector shift by immediates.  The "SHX" version is for long and
 137 // narrow operations where the source and destination vectors have different
 138 // types.  The "SHINS" version is for shift and insert operations.
 139 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 140                                          SDTCisVT<2, i32>]>;
 141 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 142                                          SDTCisVT<2, i32>]>;
 143 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 144                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 145
 146 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 147 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 148 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 149 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 150 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 151 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 152 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 153
 154 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 155 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 156 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 157
 158 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 159 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 160 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 161 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 162 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 163 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 164
 165 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 166 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 167 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 168
 169 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 170 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 171
 172 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 173                                          SDTCisVT<2, i32>]>;
 174 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 175 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 176
 177 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 178 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 179 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 180 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 181
 182 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 183                                            SDTCisVT<2, i32>]>;
 184 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 185 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 186
 187 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 188                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 189                                                 SDTCisSameAs<0, 1>,
 190                                                 SDTCisSameAs<0, 2>,
 191                                                 SDTCisSameAs<0, 3>]>>;
 192
 193 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 194
 195 // VDUPLANE can produce a quad-register result from a double-register source,
 196 // so the result is not constrained to match the source.
 197 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 198                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 199                                                 SDTCisVT<2, i32>]>>;
 200
 201 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 202                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 203 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 204
 205 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 206 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 207 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 208 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 209
 210 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 211                                          SDTCisSameAs<0, 2>,
 212                                          SDTCisSameAs<0, 3>]>;
 213 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 214 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 215 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 216
 217 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 218                                          SDTCisSameAs<1, 2>]>;
 219 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 220 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 221
 222 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 223                                          SDTCisSameAs<0, 2>]>;
 224 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 225 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 226
 227 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 228   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 229   unsigned EltBits = 0;
 230   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 231   return (EltBits == 32 && EltVal == 0);
 232 }]>;
 233
 234 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 235   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 236   unsigned EltBits = 0;
 237   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 238   return (EltBits == 8 && EltVal == 0xff);
 239 }]>;
 240
 241 //===----------------------------------------------------------------------===//
 242 // NEON load / store instructions
 243 //===----------------------------------------------------------------------===//
 244
 245 // Use VLDM to load a Q register as a D register pair.
 246 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 247 def VLDMQIA
 248   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 249                     IIC_fpLoad_m, "",
 250                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 251
 252 // Use VSTM to store a Q register as a D register pair.
 253 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 254 def VSTMQIA
 255   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 256                     IIC_fpStore_m, "",
 257                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 258
 259 // Classes for VLD* pseudo-instructions with multi-register operands.
 260 // These are expanded to real instructions after register allocation.
 261 class VLDQPseudo<InstrItinClass itin>
 262   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 263 class VLDQWBPseudo<InstrItinClass itin>
 264   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 265                 (ins addrmode6:$addr, am6offset:$offset), itin,
 266                 "$addr.addr = $wb">;
 267 class VLDQWBfixedPseudo<InstrItinClass itin>
 268   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 269                 (ins addrmode6:$addr), itin,
 270                 "$addr.addr = $wb">;
 271 class VLDQWBregisterPseudo<InstrItinClass itin>
 272   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 273                 (ins addrmode6:$addr, rGPR:$offset), itin,
 274                 "$addr.addr = $wb">;
 275 class VLDQQPseudo<InstrItinClass itin>
 276   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 277 class VLDQQWBPseudo<InstrItinClass itin>
 278   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 279                 (ins addrmode6:$addr, am6offset:$offset), itin,
 280                 "$addr.addr = $wb">;
 281 class VLDQQQQPseudo<InstrItinClass itin>
 282   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 283                 "$src = $dst">;
 284 class VLDQQQQWBPseudo<InstrItinClass itin>
 285   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 286                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 287                 "$addr.addr = $wb, $src = $dst">;
 288
 289 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 290
 291 //   VLD1     : Vector Load (multiple single elements)
 292 class VLD1D<bits<4> op7_4, string Dt>
 293   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 294           (ins addrmode6:$Rn), IIC_VLD1,
 295           "vld1", Dt, "$Vd, $Rn", "", []> {
 296   let Rm = 0b1111;
 297   let Inst{4} = Rn{4};
 298   let DecoderMethod = "DecodeVLDInstruction";
 299 }
 300 class VLD1Q<bits<4> op7_4, string Dt>
 301   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 302           (ins addrmode6:$Rn), IIC_VLD1x2,
 303           "vld1", Dt, "$Vd, $Rn", "", []> {
 304   let Rm = 0b1111;
 305   let Inst{5-4} = Rn{5-4};
 306   let DecoderMethod = "DecodeVLDInstruction";
 307 }
 308
 309 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 310 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 311 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 312 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 313
 314 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 315 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 316 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 317 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 318
 319 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 320 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 321 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 322 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 323
 324 // ...with address register writeback:
 325 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 326   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 327                      (ins addrmode6:$Rn), IIC_VLD1u,
 328                      "vld1", Dt, "$Vd, $Rn!",
 329                      "$Rn.addr = $wb", []> {
 330     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 331     let Inst{4} = Rn{4};
 332     let DecoderMethod = "DecodeVLDInstruction";
 333     let AsmMatchConverter = "cvtVLDwbFixed";
 334   }
 335   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 336                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 337                         "vld1", Dt, "$Vd, $Rn, $Rm",
 338                         "$Rn.addr = $wb", []> {
 339     let Inst{4} = Rn{4};
 340     let DecoderMethod = "DecodeVLDInstruction";
 341     let AsmMatchConverter = "cvtVLDwbRegister";
 342   }
 343 }
 344 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 345   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 346                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 347                      "vld1", Dt, "$Vd, $Rn!",
 348                      "$Rn.addr = $wb", []> {
 349     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 350     let Inst{5-4} = Rn{5-4};
 351     let DecoderMethod = "DecodeVLDInstruction";
 352     let AsmMatchConverter = "cvtVLDwbFixed";
 353   }
 354   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 355                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 356                         "vld1", Dt, "$Vd, $Rn, $Rm",
 357                         "$Rn.addr = $wb", []> {
 358     let Inst{5-4} = Rn{5-4};
 359     let DecoderMethod = "DecodeVLDInstruction";
 360     let AsmMatchConverter = "cvtVLDwbRegister";
 361   }
 362 }
 363
 364 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 365 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 366 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 367 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 368 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 369 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 370 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 371 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 372
 373 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 374 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 375 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 376 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 377 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 378 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 379 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 380 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 381
 382 // ...with 3 registers
 383 class VLD1D3<bits<4> op7_4, string Dt>
 384   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 385           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 386           "$Vd, $Rn", "", []> {
 387   let Rm = 0b1111;
 388   let Inst{4} = Rn{4};
 389   let DecoderMethod = "DecodeVLDInstruction";
 390 }
 391 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 392   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 393                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 394                      "vld1", Dt, "$Vd, $Rn!",
 395                      "$Rn.addr = $wb", []> {
 396     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 397     let Inst{4} = Rn{4};
 398     let DecoderMethod = "DecodeVLDInstruction";
 399     let AsmMatchConverter = "cvtVLDwbFixed";
 400   }
 401   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 402                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 403                         "vld1", Dt, "$Vd, $Rn, $Rm",
 404                         "$Rn.addr = $wb", []> {
 405     let Inst{4} = Rn{4};
 406     let DecoderMethod = "DecodeVLDInstruction";
 407     let AsmMatchConverter = "cvtVLDwbRegister";
 408   }
 409 }
 410
 411 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 412 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 413 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 414 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 415
 416 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 417 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 418 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 419 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 420
 421 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 422
 423 // ...with 4 registers
 424 class VLD1D4<bits<4> op7_4, string Dt>
 425   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 426           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 427           "$Vd, $Rn", "", []> {
 428   let Rm = 0b1111;
 429   let Inst{5-4} = Rn{5-4};
 430   let DecoderMethod = "DecodeVLDInstruction";
 431 }
 432 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 433   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 434                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 435                      "vld1", Dt, "$Vd, $Rn!",
 436                      "$Rn.addr = $wb", []> {
 437     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 438     let Inst{5-4} = Rn{5-4};
 439     let DecoderMethod = "DecodeVLDInstruction";
 440     let AsmMatchConverter = "cvtVLDwbFixed";
 441   }
 442   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 443                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 444                         "vld1", Dt, "$Vd, $Rn, $Rm",
 445                         "$Rn.addr = $wb", []> {
 446     let Inst{5-4} = Rn{5-4};
 447     let DecoderMethod = "DecodeVLDInstruction";
 448     let AsmMatchConverter = "cvtVLDwbRegister";
 449   }
 450 }
 451
 452 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 453 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 454 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 455 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 456
 457 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 458 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 459 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 460 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 461
 462 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 463
 464 //   VLD2     : Vector Load (multiple 2-element structures)
 465 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 466   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 467           (ins addrmode6:$Rn), IIC_VLD2,
 468           "vld2", Dt, "$Vd, $Rn", "", []> {
 469   let Rm = 0b1111;
 470   let Inst{5-4} = Rn{5-4};
 471   let DecoderMethod = "DecodeVLDInstruction";
 472 }
 473 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 474   : NLdSt<0, 0b10, 0b0011, op7_4,
 475           (outs VdTy:$Vd),
 476           (ins addrmode6:$Rn), IIC_VLD2x2,
 477           "vld2", Dt, "$Vd, $Rn", "", []> {
 478   let Rm = 0b1111;
 479   let Inst{5-4} = Rn{5-4};
 480   let DecoderMethod = "DecodeVLDInstruction";
 481 }
 482
 483 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 484 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 485 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 486
 487 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 488 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 489 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 490
 491 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 492 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 493 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 494
 495 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 496 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 497 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 498
 499 // ...with address register writeback:
 500 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 501   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 502           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 503           "vld2", Dt, "$Vd, $Rn$Rm",
 504           "$Rn.addr = $wb", []> {
 505   let Inst{5-4} = Rn{5-4};
 506   let DecoderMethod = "DecodeVLDInstruction";
 507 }
 508 class VLD2QWB<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 509   : NLdSt<0, 0b10, 0b0011, op7_4,
 510           (outs VdTy:$Vd, GPR:$wb),
 511           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 512           "vld2", Dt, "$Vd, $Rn$Rm",
 513           "$Rn.addr = $wb", []> {
 514   let Inst{5-4} = Rn{5-4};
 515   let DecoderMethod = "DecodeVLDInstruction";
 516 }
 517
 518 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 519 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 520 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 521
 522 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8", VecListFourD>;
 523 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16", VecListFourD>;
 524 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32", VecListFourD>;
 525
 526 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 527 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 528 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 529
 530 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 531 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 532 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 533
 534 // ...with double-spaced registers
 535 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 536 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 537 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 538 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 539 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 540 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 541
 542 //   VLD3     : Vector Load (multiple 3-element structures)
 543 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 544   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 545           (ins addrmode6:$Rn), IIC_VLD3,
 546           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 547   let Rm = 0b1111;
 548   let Inst{4} = Rn{4};
 549   let DecoderMethod = "DecodeVLDInstruction";
 550 }
 551
 552 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 553 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 554 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 555
 556 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 557 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 558 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 559
 560 // ...with address register writeback:
 561 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 562   : NLdSt<0, 0b10, op11_8, op7_4,
 563           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 564           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 565           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 566           "$Rn.addr = $wb", []> {
 567   let Inst{4} = Rn{4};
 568   let DecoderMethod = "DecodeVLDInstruction";
 569 }
 570
 571 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 572 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 573 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 574
 575 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 576 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 577 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 578
 579 // ...with double-spaced registers:
 580 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 581 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 582 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 583 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 584 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 585 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 586
 587 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 588 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 589 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 590
 591 // ...alternate versions to be allocated odd register numbers:
 592 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 593 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 594 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 595
 596 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 597 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 598 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 599
 600 //   VLD4     : Vector Load (multiple 4-element structures)
 601 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 602   : NLdSt<0, 0b10, op11_8, op7_4,
 603           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 604           (ins addrmode6:$Rn), IIC_VLD4,
 605           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 606   let Rm = 0b1111;
 607   let Inst{5-4} = Rn{5-4};
 608   let DecoderMethod = "DecodeVLDInstruction";
 609 }
 610
 611 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 612 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 613 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 614
 615 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 616 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 617 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 618
 619 // ...with address register writeback:
 620 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 621   : NLdSt<0, 0b10, op11_8, op7_4,
 622           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 623           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 624           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 625           "$Rn.addr = $wb", []> {
 626   let Inst{5-4} = Rn{5-4};
 627   let DecoderMethod = "DecodeVLDInstruction";
 628 }
 629
 630 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 631 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 632 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 633
 634 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 635 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 636 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 637
 638 // ...with double-spaced registers:
 639 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 640 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 641 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 642 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 643 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 644 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 645
 646 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 647 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 648 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 649
 650 // ...alternate versions to be allocated odd register numbers:
 651 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 652 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 653 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 654
 655 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 656 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 657 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 658
 659 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 660
 661 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 662 // These are expanded to real instructions after register allocation.
 663 class VLDQLNPseudo<InstrItinClass itin>
 664   : PseudoNLdSt<(outs QPR:$dst),
 665                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 666                 itin, "$src = $dst">;
 667 class VLDQLNWBPseudo<InstrItinClass itin>
 668   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 669                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 670                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 671 class VLDQQLNPseudo<InstrItinClass itin>
 672   : PseudoNLdSt<(outs QQPR:$dst),
 673                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 674                 itin, "$src = $dst">;
 675 class VLDQQLNWBPseudo<InstrItinClass itin>
 676   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 677                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 678                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 679 class VLDQQQQLNPseudo<InstrItinClass itin>
 680   : PseudoNLdSt<(outs QQQQPR:$dst),
 681                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 682                 itin, "$src = $dst">;
 683 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 684   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 685                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 686                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 687
 688 //   VLD1LN   : Vector Load (single element to one lane)
 689 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 690              PatFrag LoadOp>
 691   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 692           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 693           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 694           "$src = $Vd",
 695           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 696                                          (i32 (LoadOp addrmode6:$Rn)),
 697                                          imm:$lane))]> {
 698   let Rm = 0b1111;
 699   let DecoderMethod = "DecodeVLD1LN";
 700 }
 701 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 702              PatFrag LoadOp>
 703   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 704           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 705           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 706           "$src = $Vd",
 707           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 708                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 709                                          imm:$lane))]> {
 710   let Rm = 0b1111;
 711   let DecoderMethod = "DecodeVLD1LN";
 712 }
 713 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 714   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 715                                                (i32 (LoadOp addrmode6:$addr)),
 716                                                imm:$lane))];
 717 }
 718
 719 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 720   let Inst{7-5} = lane{2-0};
 721 }
 722 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 723   let Inst{7-6} = lane{1-0};
 724   let Inst{4}   = Rn{4};
 725 }
 726 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 727   let Inst{7} = lane{0};
 728   let Inst{5} = Rn{4};
 729   let Inst{4} = Rn{4};
 730 }
 731
 732 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 733 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 734 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 735
 736 def : Pat<(vector_insert (v2f32 DPR:$src),
 737                          (f32 (load addrmode6:$addr)), imm:$lane),
 738           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 739 def : Pat<(vector_insert (v4f32 QPR:$src),
 740                          (f32 (load addrmode6:$addr)), imm:$lane),
 741           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 742
 743 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 744
 745 // ...with address register writeback:
 746 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 747   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 748           (ins addrmode6:$Rn, am6offset:$Rm,
 749            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 750           "\\{$Vd[$lane]\\}, $Rn$Rm",
 751           "$src = $Vd, $Rn.addr = $wb", []> {
 752   let DecoderMethod = "DecodeVLD1LN";
 753 }
 754
 755 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 756   let Inst{7-5} = lane{2-0};
 757 }
 758 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 759   let Inst{7-6} = lane{1-0};
 760   let Inst{4}   = Rn{4};
 761 }
 762 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 763   let Inst{7} = lane{0};
 764   let Inst{5} = Rn{4};
 765   let Inst{4} = Rn{4};
 766 }
 767
 768 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 769 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 770 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 771
 772 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 773 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 774   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 775           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 776           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 777           "$src1 = $Vd, $src2 = $dst2", []> {
 778   let Rm = 0b1111;
 779   let Inst{4}   = Rn{4};
 780   let DecoderMethod = "DecodeVLD2LN";
 781 }
 782
 783 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 784   let Inst{7-5} = lane{2-0};
 785 }
 786 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 787   let Inst{7-6} = lane{1-0};
 788 }
 789 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 790   let Inst{7} = lane{0};
 791 }
 792
 793 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 794 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 795 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 796
 797 // ...with double-spaced registers:
 798 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 799   let Inst{7-6} = lane{1-0};
 800 }
 801 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 802   let Inst{7} = lane{0};
 803 }
 804
 805 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 806 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 807
 808 // ...with address register writeback:
 809 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 810   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 811           (ins addrmode6:$Rn, am6offset:$Rm,
 812            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 813           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 814           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 815   let Inst{4}   = Rn{4};
 816   let DecoderMethod = "DecodeVLD2LN";
 817 }
 818
 819 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 820   let Inst{7-5} = lane{2-0};
 821 }
 822 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 823   let Inst{7-6} = lane{1-0};
 824 }
 825 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 826   let Inst{7} = lane{0};
 827 }
 828
 829 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 830 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 831 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 832
 833 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 834   let Inst{7-6} = lane{1-0};
 835 }
 836 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 837   let Inst{7} = lane{0};
 838 }
 839
 840 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 841 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 842
 843 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 844 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 845   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 846           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 847           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 848           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 849           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 850   let Rm = 0b1111;
 851   let DecoderMethod = "DecodeVLD3LN";
 852 }
 853
 854 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 855   let Inst{7-5} = lane{2-0};
 856 }
 857 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 858   let Inst{7-6} = lane{1-0};
 859 }
 860 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 861   let Inst{7}   = lane{0};
 862 }
 863
 864 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 865 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 866 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 867
 868 // ...with double-spaced registers:
 869 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 870   let Inst{7-6} = lane{1-0};
 871 }
 872 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 873   let Inst{7}   = lane{0};
 874 }
 875
 876 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 877 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 878
 879 // ...with address register writeback:
 880 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 881   : NLdStLn<1, 0b10, op11_8, op7_4,
 882           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 883           (ins addrmode6:$Rn, am6offset:$Rm,
 884            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 885           IIC_VLD3lnu, "vld3", Dt,
 886           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 887           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 888           []> {
 889   let DecoderMethod = "DecodeVLD3LN";
 890 }
 891
 892 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 893   let Inst{7-5} = lane{2-0};
 894 }
 895 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 896   let Inst{7-6} = lane{1-0};
 897 }
 898 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 899   let Inst{7}   = lane{0};
 900 }
 901
 902 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 903 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 904 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 905
 906 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 907   let Inst{7-6} = lane{1-0};
 908 }
 909 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 910   let Inst{7}   = lane{0};
 911 }
 912
 913 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 914 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 915
 916 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 917 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 918   : NLdStLn<1, 0b10, op11_8, op7_4,
 919           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 920           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 921           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 922           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 923           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 924   let Rm = 0b1111;
 925   let Inst{4}   = Rn{4};
 926   let DecoderMethod = "DecodeVLD4LN";
 927 }
 928
 929 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 930   let Inst{7-5} = lane{2-0};
 931 }
 932 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 933   let Inst{7-6} = lane{1-0};
 934 }
 935 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 936   let Inst{7}   = lane{0};
 937   let Inst{5} = Rn{5};
 938 }
 939
 940 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 941 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 942 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 943
 944 // ...with double-spaced registers:
 945 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 946   let Inst{7-6} = lane{1-0};
 947 }
 948 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 949   let Inst{7}   = lane{0};
 950   let Inst{5} = Rn{5};
 951 }
 952
 953 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 954 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 955
 956 // ...with address register writeback:
 957 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 958   : NLdStLn<1, 0b10, op11_8, op7_4,
 959           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 960           (ins addrmode6:$Rn, am6offset:$Rm,
 961            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 962           IIC_VLD4lnu, "vld4", Dt,
 963 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 964 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 965           []> {
 966   let Inst{4}   = Rn{4};
 967   let DecoderMethod = "DecodeVLD4LN"  ;
 968 }
 969
 970 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 971   let Inst{7-5} = lane{2-0};
 972 }
 973 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 974   let Inst{7-6} = lane{1-0};
 975 }
 976 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 977   let Inst{7}   = lane{0};
 978   let Inst{5} = Rn{5};
 979 }
 980
 981 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 982 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 983 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 984
 985 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 986   let Inst{7-6} = lane{1-0};
 987 }
 988 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 989   let Inst{7}   = lane{0};
 990   let Inst{5} = Rn{5};
 991 }
 992
 993 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 994 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 995
 996 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 997
 998 //   VLD1DUP  : Vector Load (single element to all lanes)
 999 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1000   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
1001           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
1002           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1003   let Rm = 0b1111;
1004   let Inst{4} = Rn{4};
1005   let DecoderMethod = "DecodeVLD1DupInstruction";
1006 }
1007 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1008   let Pattern = [(set QPR:$dst,
1009                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1010 }
1011
1012 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1013 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1014 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1015
1016 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1017 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1018 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1019
1020 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1021           (VLD1DUPd32 addrmode6:$addr)>;
1022 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1023           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1024
1025 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1026
1027 class VLD1QDUP<bits<4> op7_4, string Dt>
1028   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
1029           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1030           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1031   let Rm = 0b1111;
1032   let Inst{4} = Rn{4};
1033   let DecoderMethod = "DecodeVLD1DupInstruction";
1034 }
1035
1036 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1037 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1038 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1039
1040 // ...with address register writeback:
1041 class VLD1DUPWB<bits<4> op7_4, string Dt>
1042   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
1043           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1044           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1045   let Inst{4} = Rn{4};
1046   let DecoderMethod = "DecodeVLD1DupInstruction";
1047 }
1048 class VLD1QDUPWB<bits<4> op7_4, string Dt>
1049   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1050           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1051           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1052   let Inst{4} = Rn{4};
1053   let DecoderMethod = "DecodeVLD1DupInstruction";
1054 }
1055
1056 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
1057 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
1058 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
1059
1060 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
1061 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
1062 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
1063
1064 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
1065 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1066 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1067
1068 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1069 class VLD2DUP<bits<4> op7_4, string Dt>
1070   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1071           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1072           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1073   let Rm = 0b1111;
1074   let Inst{4} = Rn{4};
1075   let DecoderMethod = "DecodeVLD2DupInstruction";
1076 }
1077
1078 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1079 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1080 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1081
1082 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1083 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1084 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1085
1086 // ...with double-spaced registers (not used for codegen):
1087 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1088 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1089 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1090
1091 // ...with address register writeback:
1092 class VLD2DUPWB<bits<4> op7_4, string Dt>
1093   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1094           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1095           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1096   let Inst{4} = Rn{4};
1097   let DecoderMethod = "DecodeVLD2DupInstruction";
1098 }
1099
1100 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1101 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1102 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1103
1104 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1105 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1106 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1107
1108 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1109 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1110 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1111
1112 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1113 class VLD3DUP<bits<4> op7_4, string Dt>
1114   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1115           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1116           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1117   let Rm = 0b1111;
1118   let Inst{4} = 0;
1119   let DecoderMethod = "DecodeVLD3DupInstruction";
1120 }
1121
1122 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1123 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1124 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1125
1126 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1127 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1128 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1129
1130 // ...with double-spaced registers (not used for codegen):
1131 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1132 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1133 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1134
1135 // ...with address register writeback:
1136 class VLD3DUPWB<bits<4> op7_4, string Dt>
1137   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1138           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1139           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1140           "$Rn.addr = $wb", []> {
1141   let Inst{4} = 0;
1142   let DecoderMethod = "DecodeVLD3DupInstruction";
1143 }
1144
1145 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1146 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1147 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1148
1149 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1150 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1151 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1152
1153 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1154 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1155 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1156
1157 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1158 class VLD4DUP<bits<4> op7_4, string Dt>
1159   : NLdSt<1, 0b10, 0b1111, op7_4,
1160           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1161           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1162           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1163   let Rm = 0b1111;
1164   let Inst{4} = Rn{4};
1165   let DecoderMethod = "DecodeVLD4DupInstruction";
1166 }
1167
1168 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1169 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1170 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1171
1172 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1173 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1174 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1175
1176 // ...with double-spaced registers (not used for codegen):
1177 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1178 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1179 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1180
1181 // ...with address register writeback:
1182 class VLD4DUPWB<bits<4> op7_4, string Dt>
1183   : NLdSt<1, 0b10, 0b1111, op7_4,
1184           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1185           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1186           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1187           "$Rn.addr = $wb", []> {
1188   let Inst{4} = Rn{4};
1189   let DecoderMethod = "DecodeVLD4DupInstruction";
1190 }
1191
1192 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1193 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1194 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1195
1196 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1197 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1198 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1199
1200 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1201 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1202 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1203
1204 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1205
1206 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1207
1208 // Classes for VST* pseudo-instructions with multi-register operands.
1209 // These are expanded to real instructions after register allocation.
1210 class VSTQPseudo<InstrItinClass itin>
1211   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1212 class VSTQWBPseudo<InstrItinClass itin>
1213   : PseudoNLdSt<(outs GPR:$wb),
1214                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1215                 "$addr.addr = $wb">;
1216 class VSTQWBfixedPseudo<InstrItinClass itin>
1217   : PseudoNLdSt<(outs GPR:$wb),
1218                 (ins addrmode6:$addr, QPR:$src), itin,
1219                 "$addr.addr = $wb">;
1220 class VSTQWBregisterPseudo<InstrItinClass itin>
1221   : PseudoNLdSt<(outs GPR:$wb),
1222                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1223                 "$addr.addr = $wb">;
1224 class VSTQQPseudo<InstrItinClass itin>
1225   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1226 class VSTQQWBPseudo<InstrItinClass itin>
1227   : PseudoNLdSt<(outs GPR:$wb),
1228                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1229                 "$addr.addr = $wb">;
1230 class VSTQQQQPseudo<InstrItinClass itin>
1231   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1232 class VSTQQQQWBPseudo<InstrItinClass itin>
1233   : PseudoNLdSt<(outs GPR:$wb),
1234                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1235                 "$addr.addr = $wb">;
1236
1237 //   VST1     : Vector Store (multiple single elements)
1238 class VST1D<bits<4> op7_4, string Dt>
1239   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1240           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1241   let Rm = 0b1111;
1242   let Inst{4} = Rn{4};
1243   let DecoderMethod = "DecodeVSTInstruction";
1244 }
1245 class VST1Q<bits<4> op7_4, string Dt>
1246   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1247           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1248   let Rm = 0b1111;
1249   let Inst{5-4} = Rn{5-4};
1250   let DecoderMethod = "DecodeVSTInstruction";
1251 }
1252
1253 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1254 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1255 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1256 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1257
1258 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1259 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1260 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1261 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1262
1263 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1264 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1265 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1266 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1267
1268 // ...with address register writeback:
1269 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1270   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1271                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1272                      "vst1", Dt, "$Vd, $Rn!",
1273                      "$Rn.addr = $wb", []> {
1274     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1275     let Inst{4} = Rn{4};
1276     let DecoderMethod = "DecodeVSTInstruction";
1277     let AsmMatchConverter = "cvtVSTwbFixed";
1278   }
1279   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1280                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1281                         IIC_VLD1u,
1282                         "vst1", Dt, "$Vd, $Rn, $Rm",
1283                         "$Rn.addr = $wb", []> {
1284     let Inst{4} = Rn{4};
1285     let DecoderMethod = "DecodeVSTInstruction";
1286     let AsmMatchConverter = "cvtVSTwbRegister";
1287   }
1288 }
1289 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1290   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1291                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1292                      "vst1", Dt, "$Vd, $Rn!",
1293                      "$Rn.addr = $wb", []> {
1294     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1295     let Inst{5-4} = Rn{5-4};
1296     let DecoderMethod = "DecodeVSTInstruction";
1297     let AsmMatchConverter = "cvtVSTwbFixed";
1298   }
1299   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1300                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1301                         IIC_VLD1x2u,
1302                         "vst1", Dt, "$Vd, $Rn, $Rm",
1303                         "$Rn.addr = $wb", []> {
1304     let Inst{5-4} = Rn{5-4};
1305     let DecoderMethod = "DecodeVSTInstruction";
1306     let AsmMatchConverter = "cvtVSTwbRegister";
1307   }
1308 }
1309
1310 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1311 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1312 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1313 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1314
1315 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1316 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1317 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1318 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1319
1320 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1321 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1322 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1323 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1324 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1325 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1326 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1327 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1328
1329 // ...with 3 registers
1330 class VST1D3<bits<4> op7_4, string Dt>
1331   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1332           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1333           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1334   let Rm = 0b1111;
1335   let Inst{4} = Rn{4};
1336   let DecoderMethod = "DecodeVSTInstruction";
1337 }
1338 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1339   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1340                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1341                      "vst1", Dt, "$Vd, $Rn!",
1342                      "$Rn.addr = $wb", []> {
1343     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1344     let Inst{5-4} = Rn{5-4};
1345     let DecoderMethod = "DecodeVSTInstruction";
1346     let AsmMatchConverter = "cvtVSTwbFixed";
1347   }
1348   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1349                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1350                         IIC_VLD1x3u,
1351                         "vst1", Dt, "$Vd, $Rn, $Rm",
1352                         "$Rn.addr = $wb", []> {
1353     let Inst{5-4} = Rn{5-4};
1354     let DecoderMethod = "DecodeVSTInstruction";
1355     let AsmMatchConverter = "cvtVSTwbRegister";
1356   }
1357 }
1358
1359 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1360 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1361 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1362 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1363
1364 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1365 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1366 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1367 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1368
1369 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1370 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1371 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1372
1373 // ...with 4 registers
1374 class VST1D4<bits<4> op7_4, string Dt>
1375   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1376           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1377           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1378           []> {
1379   let Rm = 0b1111;
1380   let Inst{5-4} = Rn{5-4};
1381   let DecoderMethod = "DecodeVSTInstruction";
1382 }
1383 class VST1D4WB<bits<4> op7_4, string Dt>
1384   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1385           (ins addrmode6:$Rn, am6offset:$Rm,
1386            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1387           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1388           "$Rn.addr = $wb", []> {
1389   let Inst{5-4} = Rn{5-4};
1390   let DecoderMethod = "DecodeVSTInstruction";
1391 }
1392
1393 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1394 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1395 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1396 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1397
1398 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1399 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1400 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1401 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1402
1403 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1404 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1405
1406 //   VST2     : Vector Store (multiple 2-element structures)
1407 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1408   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1409           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1410           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1411   let Rm = 0b1111;
1412   let Inst{5-4} = Rn{5-4};
1413   let DecoderMethod = "DecodeVSTInstruction";
1414 }
1415 class VST2Q<bits<4> op7_4, string Dt>
1416   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1417           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1418           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1419           "", []> {
1420   let Rm = 0b1111;
1421   let Inst{5-4} = Rn{5-4};
1422   let DecoderMethod = "DecodeVSTInstruction";
1423 }
1424
1425 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1426 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1427 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1428
1429 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1430 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1431 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1432
1433 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1434 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1435 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1436
1437 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1438 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1439 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1440
1441 // ...with address register writeback:
1442 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1443   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1444           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1445           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1446           "$Rn.addr = $wb", []> {
1447   let Inst{5-4} = Rn{5-4};
1448   let DecoderMethod = "DecodeVSTInstruction";
1449 }
1450 class VST2QWB<bits<4> op7_4, string Dt>
1451   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1452           (ins addrmode6:$Rn, am6offset:$Rm,
1453            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1454           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1455           "$Rn.addr = $wb", []> {
1456   let Inst{5-4} = Rn{5-4};
1457   let DecoderMethod = "DecodeVSTInstruction";
1458 }
1459
1460 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1461 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1462 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1463
1464 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1465 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1466 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1467
1468 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1469 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1470 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1471
1472 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1473 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1474 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1475
1476 // ...with double-spaced registers
1477 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1478 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1479 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1480 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1481 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1482 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1483
1484 //   VST3     : Vector Store (multiple 3-element structures)
1485 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1486   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1487           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1488           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1489   let Rm = 0b1111;
1490   let Inst{4} = Rn{4};
1491   let DecoderMethod = "DecodeVSTInstruction";
1492 }
1493
1494 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1495 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1496 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1497
1498 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1499 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1500 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1501
1502 // ...with address register writeback:
1503 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1504   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1505           (ins addrmode6:$Rn, am6offset:$Rm,
1506            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1507           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1508           "$Rn.addr = $wb", []> {
1509   let Inst{4} = Rn{4};
1510   let DecoderMethod = "DecodeVSTInstruction";
1511 }
1512
1513 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1514 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1515 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1516
1517 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1518 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1519 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1520
1521 // ...with double-spaced registers:
1522 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1523 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1524 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1525 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1526 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1527 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1528
1529 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1530 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1531 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1532
1533 // ...alternate versions to be allocated odd register numbers:
1534 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1535 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1536 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1537
1538 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1539 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1540 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1541
1542 //   VST4     : Vector Store (multiple 4-element structures)
1543 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1544   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1545           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1546           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1547           "", []> {
1548   let Rm = 0b1111;
1549   let Inst{5-4} = Rn{5-4};
1550   let DecoderMethod = "DecodeVSTInstruction";
1551 }
1552
1553 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1554 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1555 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1556
1557 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1558 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1559 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1560
1561 // ...with address register writeback:
1562 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1563   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1564           (ins addrmode6:$Rn, am6offset:$Rm,
1565            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1566            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1567           "$Rn.addr = $wb", []> {
1568   let Inst{5-4} = Rn{5-4};
1569   let DecoderMethod = "DecodeVSTInstruction";
1570 }
1571
1572 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1573 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1574 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1575
1576 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1577 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1578 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1579
1580 // ...with double-spaced registers:
1581 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1582 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1583 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1584 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1585 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1586 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1587
1588 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1589 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1590 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1591
1592 // ...alternate versions to be allocated odd register numbers:
1593 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1594 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1595 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1596
1597 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1598 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1599 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1600
1601 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1602
1603 // Classes for VST*LN pseudo-instructions with multi-register operands.
1604 // These are expanded to real instructions after register allocation.
1605 class VSTQLNPseudo<InstrItinClass itin>
1606   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1607                 itin, "">;
1608 class VSTQLNWBPseudo<InstrItinClass itin>
1609   : PseudoNLdSt<(outs GPR:$wb),
1610                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1611                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1612 class VSTQQLNPseudo<InstrItinClass itin>
1613   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1614                 itin, "">;
1615 class VSTQQLNWBPseudo<InstrItinClass itin>
1616   : PseudoNLdSt<(outs GPR:$wb),
1617                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1618                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1619 class VSTQQQQLNPseudo<InstrItinClass itin>
1620   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1621                 itin, "">;
1622 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1623   : PseudoNLdSt<(outs GPR:$wb),
1624                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1625                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1626
1627 //   VST1LN   : Vector Store (single element from one lane)
1628 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1629              PatFrag StoreOp, SDNode ExtractOp>
1630   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1631           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1632           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1633           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1634   let Rm = 0b1111;
1635   let DecoderMethod = "DecodeVST1LN";
1636 }
1637 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1638              PatFrag StoreOp, SDNode ExtractOp>
1639   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1640           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1641           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1642           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1643   let Rm = 0b1111;
1644   let DecoderMethod = "DecodeVST1LN";
1645 }
1646 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1647   : VSTQLNPseudo<IIC_VST1ln> {
1648   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1649                           addrmode6:$addr)];
1650 }
1651
1652 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1653                        NEONvgetlaneu> {
1654   let Inst{7-5} = lane{2-0};
1655 }
1656 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1657                        NEONvgetlaneu> {
1658   let Inst{7-6} = lane{1-0};
1659   let Inst{4}   = Rn{5};
1660 }
1661
1662 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1663   let Inst{7}   = lane{0};
1664   let Inst{5-4} = Rn{5-4};
1665 }
1666
1667 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1668 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1669 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1670
1671 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1672           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1673 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1674           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1675
1676 // ...with address register writeback:
1677 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1678                PatFrag StoreOp, SDNode ExtractOp>
1679   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1680           (ins addrmode6:$Rn, am6offset:$Rm,
1681            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1682           "\\{$Vd[$lane]\\}, $Rn$Rm",
1683           "$Rn.addr = $wb",
1684           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1685                                   addrmode6:$Rn, am6offset:$Rm))]> {
1686   let DecoderMethod = "DecodeVST1LN";
1687 }
1688 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1689   : VSTQLNWBPseudo<IIC_VST1lnu> {
1690   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1691                                         addrmode6:$addr, am6offset:$offset))];
1692 }
1693
1694 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1695                              NEONvgetlaneu> {
1696   let Inst{7-5} = lane{2-0};
1697 }
1698 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1699                              NEONvgetlaneu> {
1700   let Inst{7-6} = lane{1-0};
1701   let Inst{4}   = Rn{5};
1702 }
1703 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1704                              extractelt> {
1705   let Inst{7}   = lane{0};
1706   let Inst{5-4} = Rn{5-4};
1707 }
1708
1709 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1710 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1711 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1712
1713 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1714
1715 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1716 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1717   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1718           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1719           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1720           "", []> {
1721   let Rm = 0b1111;
1722   let Inst{4}   = Rn{4};
1723   let DecoderMethod = "DecodeVST2LN";
1724 }
1725
1726 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1727   let Inst{7-5} = lane{2-0};
1728 }
1729 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1730   let Inst{7-6} = lane{1-0};
1731 }
1732 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1733   let Inst{7}   = lane{0};
1734 }
1735
1736 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1737 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1738 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1739
1740 // ...with double-spaced registers:
1741 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1742   let Inst{7-6} = lane{1-0};
1743   let Inst{4}   = Rn{4};
1744 }
1745 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1746   let Inst{7}   = lane{0};
1747   let Inst{4}   = Rn{4};
1748 }
1749
1750 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1751 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1752
1753 // ...with address register writeback:
1754 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1755   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1756           (ins addrmode6:$addr, am6offset:$offset,
1757            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1758           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1759           "$addr.addr = $wb", []> {
1760   let Inst{4}   = Rn{4};
1761   let DecoderMethod = "DecodeVST2LN";
1762 }
1763
1764 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1765   let Inst{7-5} = lane{2-0};
1766 }
1767 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1768   let Inst{7-6} = lane{1-0};
1769 }
1770 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1771   let Inst{7}   = lane{0};
1772 }
1773
1774 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1775 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1776 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1777
1778 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1779   let Inst{7-6} = lane{1-0};
1780 }
1781 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1782   let Inst{7}   = lane{0};
1783 }
1784
1785 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1786 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1787
1788 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1789 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1790   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1791           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1792            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1793           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1794   let Rm = 0b1111;
1795   let DecoderMethod = "DecodeVST3LN";
1796 }
1797
1798 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1799   let Inst{7-5} = lane{2-0};
1800 }
1801 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1802   let Inst{7-6} = lane{1-0};
1803 }
1804 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1805   let Inst{7}   = lane{0};
1806 }
1807
1808 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1809 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1810 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1811
1812 // ...with double-spaced registers:
1813 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1814   let Inst{7-6} = lane{1-0};
1815 }
1816 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1817   let Inst{7}   = lane{0};
1818 }
1819
1820 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1821 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1822
1823 // ...with address register writeback:
1824 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1825   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1826           (ins addrmode6:$Rn, am6offset:$Rm,
1827            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1828           IIC_VST3lnu, "vst3", Dt,
1829           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1830           "$Rn.addr = $wb", []> {
1831   let DecoderMethod = "DecodeVST3LN";
1832 }
1833
1834 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1835   let Inst{7-5} = lane{2-0};
1836 }
1837 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1838   let Inst{7-6} = lane{1-0};
1839 }
1840 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1841   let Inst{7}   = lane{0};
1842 }
1843
1844 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1845 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1846 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1847
1848 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1849   let Inst{7-6} = lane{1-0};
1850 }
1851 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1852   let Inst{7}   = lane{0};
1853 }
1854
1855 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1856 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1857
1858 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1859 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1860   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1861           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1862            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1863           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1864           "", []> {
1865   let Rm = 0b1111;
1866   let Inst{4} = Rn{4};
1867   let DecoderMethod = "DecodeVST4LN";
1868 }
1869
1870 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1871   let Inst{7-5} = lane{2-0};
1872 }
1873 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1874   let Inst{7-6} = lane{1-0};
1875 }
1876 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1877   let Inst{7}   = lane{0};
1878   let Inst{5} = Rn{5};
1879 }
1880
1881 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1882 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1883 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1884
1885 // ...with double-spaced registers:
1886 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1887   let Inst{7-6} = lane{1-0};
1888 }
1889 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1890   let Inst{7}   = lane{0};
1891   let Inst{5} = Rn{5};
1892 }
1893
1894 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1895 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1896
1897 // ...with address register writeback:
1898 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1899   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1900           (ins addrmode6:$Rn, am6offset:$Rm,
1901            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1902           IIC_VST4lnu, "vst4", Dt,
1903   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1904           "$Rn.addr = $wb", []> {
1905   let Inst{4} = Rn{4};
1906   let DecoderMethod = "DecodeVST4LN";
1907 }
1908
1909 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1910   let Inst{7-5} = lane{2-0};
1911 }
1912 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1913   let Inst{7-6} = lane{1-0};
1914 }
1915 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1916   let Inst{7}   = lane{0};
1917   let Inst{5} = Rn{5};
1918 }
1919
1920 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1921 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1922 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1923
1924 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1925   let Inst{7-6} = lane{1-0};
1926 }
1927 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1928   let Inst{7}   = lane{0};
1929   let Inst{5} = Rn{5};
1930 }
1931
1932 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1933 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1934
1935 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1936
1937
1938 //===----------------------------------------------------------------------===//
1939 // NEON pattern fragments
1940 //===----------------------------------------------------------------------===//
1941
1942 // Extract D sub-registers of Q registers.
1943 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1944   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1945   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1946 }]>;
1947 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1948   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1949   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1950 }]>;
1951 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1952   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1953   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1954 }]>;
1955 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1956   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1957   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1958 }]>;
1959
1960 // Extract S sub-registers of Q/D registers.
1961 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1962   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1963   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1964 }]>;
1965
1966 // Translate lane numbers from Q registers to D subregs.
1967 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1968   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1969 }]>;
1970 def SubReg_i16_lane : SDNodeXForm<imm, [{
1971   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1972 }]>;
1973 def SubReg_i32_lane : SDNodeXForm<imm, [{
1974   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1975 }]>;
1976
1977 //===----------------------------------------------------------------------===//
1978 // Instruction Classes
1979 //===----------------------------------------------------------------------===//
1980
1981 // Basic 2-register operations: double- and quad-register.
1982 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1983            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1984            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1985   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1986         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1987         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1988 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1989            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1990            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1991   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1992         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1993         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1994
1995 // Basic 2-register intrinsics, both double- and quad-register.
1996 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1997               bits<2> op17_16, bits<5> op11_7, bit op4,
1998               InstrItinClass itin, string OpcodeStr, string Dt,
1999               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2000   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2001         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2002         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2003 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2004               bits<2> op17_16, bits<5> op11_7, bit op4,
2005               InstrItinClass itin, string OpcodeStr, string Dt,
2006               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2007   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2008         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2009         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2010
2011 // Narrow 2-register operations.
2012 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2013            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2014            InstrItinClass itin, string OpcodeStr, string Dt,
2015            ValueType TyD, ValueType TyQ, SDNode OpNode>
2016   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2017         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2018         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2019
2020 // Narrow 2-register intrinsics.
2021 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2022               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2023               InstrItinClass itin, string OpcodeStr, string Dt,
2024               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2025   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2026         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2027         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2028
2029 // Long 2-register operations (currently only used for VMOVL).
2030 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2031            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2032            InstrItinClass itin, string OpcodeStr, string Dt,
2033            ValueType TyQ, ValueType TyD, SDNode OpNode>
2034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2035         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2036         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2037
2038 // Long 2-register intrinsics.
2039 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2040               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2041               InstrItinClass itin, string OpcodeStr, string Dt,
2042               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2043   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2044         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2045         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2046
2047 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2048 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2049   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2050         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2051         OpcodeStr, Dt, "$Vd, $Vm",
2052         "$src1 = $Vd, $src2 = $Vm", []>;
2053 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2054                   InstrItinClass itin, string OpcodeStr, string Dt>
2055   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2056         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2057         "$src1 = $Vd, $src2 = $Vm", []>;
2058
2059 // Basic 3-register operations: double- and quad-register.
2060 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2061            InstrItinClass itin, string OpcodeStr, string Dt,
2062            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2063   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2064         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2065         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2066         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2067   let isCommutable = Commutable;
2068 }
2069 // Same as N3VD but no data type.
2070 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2071            InstrItinClass itin, string OpcodeStr,
2072            ValueType ResTy, ValueType OpTy,
2073            SDNode OpNode, bit Commutable>
2074   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2075          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2076          OpcodeStr, "$Vd, $Vn, $Vm", "",
2077          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2078   let isCommutable = Commutable;
2079 }
2080
2081 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2082              InstrItinClass itin, string OpcodeStr, string Dt,
2083              ValueType Ty, SDNode ShOp>
2084   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2085         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2086         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2087         [(set (Ty DPR:$Vd),
2088               (Ty (ShOp (Ty DPR:$Vn),
2089                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2090   let isCommutable = 0;
2091 }
2092 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2093                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2094   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2095         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2096         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2097         [(set (Ty DPR:$Vd),
2098               (Ty (ShOp (Ty DPR:$Vn),
2099                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2100   let isCommutable = 0;
2101 }
2102
2103 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2104            InstrItinClass itin, string OpcodeStr, string Dt,
2105            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2106   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2107         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2108         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2109         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2110   let isCommutable = Commutable;
2111 }
2112 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2113            InstrItinClass itin, string OpcodeStr,
2114            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2115   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2116          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2117          OpcodeStr, "$Vd, $Vn, $Vm", "",
2118          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2119   let isCommutable = Commutable;
2120 }
2121 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2122              InstrItinClass itin, string OpcodeStr, string Dt,
2123              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2124   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2125         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2126         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2127         [(set (ResTy QPR:$Vd),
2128               (ResTy (ShOp (ResTy QPR:$Vn),
2129                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2130                                                 imm:$lane)))))]> {
2131   let isCommutable = 0;
2132 }
2133 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2134                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2135   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2136         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2137         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2138         [(set (ResTy QPR:$Vd),
2139               (ResTy (ShOp (ResTy QPR:$Vn),
2140                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2141                                                 imm:$lane)))))]> {
2142   let isCommutable = 0;
2143 }
2144
2145 // Basic 3-register intrinsics, both double- and quad-register.
2146 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2147               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2148               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2149   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2150         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2151         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2152         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2153   let isCommutable = Commutable;
2154 }
2155 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2156                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2157   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2158         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2159         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2160         [(set (Ty DPR:$Vd),
2161               (Ty (IntOp (Ty DPR:$Vn),
2162                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2163                                            imm:$lane)))))]> {
2164   let isCommutable = 0;
2165 }
2166 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2167                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2168   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2169         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2170         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2171         [(set (Ty DPR:$Vd),
2172               (Ty (IntOp (Ty DPR:$Vn),
2173                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2174   let isCommutable = 0;
2175 }
2176 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2177               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2178               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2179   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2180         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2181         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2182         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2183   let isCommutable = 0;
2184 }
2185
2186 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2187               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2188               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2189   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2190         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2191         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2192         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2193   let isCommutable = Commutable;
2194 }
2195 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2196                 string OpcodeStr, string Dt,
2197                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2198   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2199         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2200         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2201         [(set (ResTy QPR:$Vd),
2202               (ResTy (IntOp (ResTy QPR:$Vn),
2203                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2204                                                  imm:$lane)))))]> {
2205   let isCommutable = 0;
2206 }
2207 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2208                   string OpcodeStr, string Dt,
2209                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2210   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2211         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2212         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2213         [(set (ResTy QPR:$Vd),
2214               (ResTy (IntOp (ResTy QPR:$Vn),
2215                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2216                                                  imm:$lane)))))]> {
2217   let isCommutable = 0;
2218 }
2219 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2220               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2221               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2222   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2223         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2224         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2225         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2226   let isCommutable = 0;
2227 }
2228
2229 // Multiply-Add/Sub operations: double- and quad-register.
2230 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2231                 InstrItinClass itin, string OpcodeStr, string Dt,
2232                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2233   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2234         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2235         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2236         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2237                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2238
2239 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2240                   string OpcodeStr, string Dt,
2241                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2242   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2243         (outs DPR:$Vd),
2244         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2245         NVMulSLFrm, itin,
2246         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2247         [(set (Ty DPR:$Vd),
2248               (Ty (ShOp (Ty DPR:$src1),
2249                         (Ty (MulOp DPR:$Vn,
2250                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2251                                                      imm:$lane)))))))]>;
2252 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2253                     string OpcodeStr, string Dt,
2254                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2255   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2256         (outs DPR:$Vd),
2257         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2258         NVMulSLFrm, itin,
2259         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2260         [(set (Ty DPR:$Vd),
2261               (Ty (ShOp (Ty DPR:$src1),
2262                         (Ty (MulOp DPR:$Vn,
2263                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2264                                                      imm:$lane)))))))]>;
2265
2266 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2267                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2268                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2269   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2270         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2271         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2272         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2273                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2274 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2275                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2276                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2277   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2278         (outs QPR:$Vd),
2279         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2280         NVMulSLFrm, itin,
2281         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2282         [(set (ResTy QPR:$Vd),
2283               (ResTy (ShOp (ResTy QPR:$src1),
2284                            (ResTy (MulOp QPR:$Vn,
2285                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2286                                                         imm:$lane)))))))]>;
2287 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2288                     string OpcodeStr, string Dt,
2289                     ValueType ResTy, ValueType OpTy,
2290                     SDNode MulOp, SDNode ShOp>
2291   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2292         (outs QPR:$Vd),
2293         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2294         NVMulSLFrm, itin,
2295         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2296         [(set (ResTy QPR:$Vd),
2297               (ResTy (ShOp (ResTy QPR:$src1),
2298                            (ResTy (MulOp QPR:$Vn,
2299                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2300                                                         imm:$lane)))))))]>;
2301
2302 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2303 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2304                 InstrItinClass itin, string OpcodeStr, string Dt,
2305                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2306   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2307         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2308         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2309         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2310                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2311 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2312                 InstrItinClass itin, string OpcodeStr, string Dt,
2313                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2314   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2315         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2316         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2317         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2318                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2319
2320 // Neon 3-argument intrinsics, both double- and quad-register.
2321 // The destination register is also used as the first source operand register.
2322 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2323                InstrItinClass itin, string OpcodeStr, string Dt,
2324                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2325   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2326         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2327         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2328         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2329                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2330 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2331                InstrItinClass itin, string OpcodeStr, string Dt,
2332                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2333   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2334         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2335         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2336         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2337                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2338
2339 // Long Multiply-Add/Sub operations.
2340 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2341                 InstrItinClass itin, string OpcodeStr, string Dt,
2342                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2343   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2344         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2345         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2346         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2347                                 (TyQ (MulOp (TyD DPR:$Vn),
2348                                             (TyD DPR:$Vm)))))]>;
2349 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2350                   InstrItinClass itin, string OpcodeStr, string Dt,
2351                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2352   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2353         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2354         NVMulSLFrm, itin,
2355         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2356         [(set QPR:$Vd,
2357           (OpNode (TyQ QPR:$src1),
2358                   (TyQ (MulOp (TyD DPR:$Vn),
2359                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2360                                                  imm:$lane))))))]>;
2361 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2362                     InstrItinClass itin, string OpcodeStr, string Dt,
2363                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2364   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2365         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2366         NVMulSLFrm, itin,
2367         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2368         [(set QPR:$Vd,
2369           (OpNode (TyQ QPR:$src1),
2370                   (TyQ (MulOp (TyD DPR:$Vn),
2371                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2372                                                  imm:$lane))))))]>;
2373
2374 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2375 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2376                    InstrItinClass itin, string OpcodeStr, string Dt,
2377                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2378                    SDNode OpNode>
2379   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2380         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2381         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2382         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2383                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2384                                                         (TyD DPR:$Vm)))))))]>;
2385
2386 // Neon Long 3-argument intrinsic.  The destination register is
2387 // a quad-register and is also used as the first source operand register.
2388 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2389                InstrItinClass itin, string OpcodeStr, string Dt,
2390                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2391   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2392         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2393         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2394         [(set QPR:$Vd,
2395           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2396 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2397                  string OpcodeStr, string Dt,
2398                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2399   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2400         (outs QPR:$Vd),
2401         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2402         NVMulSLFrm, itin,
2403         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2404         [(set (ResTy QPR:$Vd),
2405               (ResTy (IntOp (ResTy QPR:$src1),
2406                             (OpTy DPR:$Vn),
2407                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2408                                                 imm:$lane)))))]>;
2409 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2410                    InstrItinClass itin, string OpcodeStr, string Dt,
2411                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2412   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2413         (outs QPR:$Vd),
2414         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2415         NVMulSLFrm, itin,
2416         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2417         [(set (ResTy QPR:$Vd),
2418               (ResTy (IntOp (ResTy QPR:$src1),
2419                             (OpTy DPR:$Vn),
2420                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2421                                                 imm:$lane)))))]>;
2422
2423 // Narrowing 3-register intrinsics.
2424 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2425               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2426               Intrinsic IntOp, bit Commutable>
2427   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2428         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2429         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2430         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2431   let isCommutable = Commutable;
2432 }
2433
2434 // Long 3-register operations.
2435 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2436            InstrItinClass itin, string OpcodeStr, string Dt,
2437            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2438   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2439         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2440         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2441         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2442   let isCommutable = Commutable;
2443 }
2444 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2445              InstrItinClass itin, string OpcodeStr, string Dt,
2446              ValueType TyQ, ValueType TyD, SDNode OpNode>
2447   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2448         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2449         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2450         [(set QPR:$Vd,
2451           (TyQ (OpNode (TyD DPR:$Vn),
2452                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2453 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2454                InstrItinClass itin, string OpcodeStr, string Dt,
2455                ValueType TyQ, ValueType TyD, SDNode OpNode>
2456   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2457         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2458         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2459         [(set QPR:$Vd,
2460           (TyQ (OpNode (TyD DPR:$Vn),
2461                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2462
2463 // Long 3-register operations with explicitly extended operands.
2464 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2465               InstrItinClass itin, string OpcodeStr, string Dt,
2466               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2467               bit Commutable>
2468   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2469         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2470         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2471         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2472                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2473   let isCommutable = Commutable;
2474 }
2475
2476 // Long 3-register intrinsics with explicit extend (VABDL).
2477 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2478                  InstrItinClass itin, string OpcodeStr, string Dt,
2479                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2480                  bit Commutable>
2481   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2482         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2483         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2484         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2485                                                 (TyD DPR:$Vm))))))]> {
2486   let isCommutable = Commutable;
2487 }
2488
2489 // Long 3-register intrinsics.
2490 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2491               InstrItinClass itin, string OpcodeStr, string Dt,
2492               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2493   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2494         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2495         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2496         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2497   let isCommutable = Commutable;
2498 }
2499 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2500                 string OpcodeStr, string Dt,
2501                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2502   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2503         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2504         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2505         [(set (ResTy QPR:$Vd),
2506               (ResTy (IntOp (OpTy DPR:$Vn),
2507                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2508                                                 imm:$lane)))))]>;
2509 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2510                   InstrItinClass itin, string OpcodeStr, string Dt,
2511                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2512   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2513         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2514         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2515         [(set (ResTy QPR:$Vd),
2516               (ResTy (IntOp (OpTy DPR:$Vn),
2517                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2518                                                 imm:$lane)))))]>;
2519
2520 // Wide 3-register operations.
2521 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2522            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2523            SDNode OpNode, SDNode ExtOp, bit Commutable>
2524   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2525         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2526         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2527         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2528                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2529   let isCommutable = Commutable;
2530 }
2531
2532 // Pairwise long 2-register intrinsics, both double- and quad-register.
2533 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2534                 bits<2> op17_16, bits<5> op11_7, bit op4,
2535                 string OpcodeStr, string Dt,
2536                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2537   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2538         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2539         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2540 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2541                 bits<2> op17_16, bits<5> op11_7, bit op4,
2542                 string OpcodeStr, string Dt,
2543                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2544   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2545         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2546         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2547
2548 // Pairwise long 2-register accumulate intrinsics,
2549 // both double- and quad-register.
2550 // The destination register is also used as the first source operand register.
2551 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2552                  bits<2> op17_16, bits<5> op11_7, bit op4,
2553                  string OpcodeStr, string Dt,
2554                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2555   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2556         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2557         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2558         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2559 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2560                  bits<2> op17_16, bits<5> op11_7, bit op4,
2561                  string OpcodeStr, string Dt,
2562                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2563   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2564         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2565         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2566         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2567
2568 // Shift by immediate,
2569 // both double- and quad-register.
2570 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2571              Format f, InstrItinClass itin, Operand ImmTy,
2572              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2573   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2574            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2575            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2576            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2577 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2578              Format f, InstrItinClass itin, Operand ImmTy,
2579              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2580   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2581            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2582            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2583            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2584
2585 // Long shift by immediate.
2586 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2587              string OpcodeStr, string Dt,
2588              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2589   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2590            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2591            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2592            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2593                                           (i32 imm:$SIMM))))]>;
2594
2595 // Narrow shift by immediate.
2596 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2597              InstrItinClass itin, string OpcodeStr, string Dt,
2598              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2599   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2600            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2601            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2602            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2603                                           (i32 imm:$SIMM))))]>;
2604
2605 // Shift right by immediate and accumulate,
2606 // both double- and quad-register.
2607 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2608                 Operand ImmTy, string OpcodeStr, string Dt,
2609                 ValueType Ty, SDNode ShOp>
2610   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2611            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2612            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2613            [(set DPR:$Vd, (Ty (add DPR:$src1,
2614                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2615 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2616                 Operand ImmTy, string OpcodeStr, string Dt,
2617                 ValueType Ty, SDNode ShOp>
2618   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2619            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2620            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2621            [(set QPR:$Vd, (Ty (add QPR:$src1,
2622                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2623
2624 // Shift by immediate and insert,
2625 // both double- and quad-register.
2626 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2627                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2628                 ValueType Ty,SDNode ShOp>
2629   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2630            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2631            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2632            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2633 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2634                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2635                 ValueType Ty,SDNode ShOp>
2636   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2637            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2638            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2639            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2640
2641 // Convert, with fractional bits immediate,
2642 // both double- and quad-register.
2643 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2644               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2645               Intrinsic IntOp>
2646   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2647            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2648            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2649            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2650 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2651               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2652               Intrinsic IntOp>
2653   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2654            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2655            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2656            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2657
2658 //===----------------------------------------------------------------------===//
2659 // Multiclasses
2660 //===----------------------------------------------------------------------===//
2661
2662 // Abbreviations used in multiclass suffixes:
2663 //   Q = quarter int (8 bit) elements
2664 //   H = half int (16 bit) elements
2665 //   S = single int (32 bit) elements
2666 //   D = double int (64 bit) elements
2667
2668 // Neon 2-register vector operations and intrinsics.
2669
2670 // Neon 2-register comparisons.
2671 //   source operand element sizes of 8, 16 and 32 bits:
2672 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2673                        bits<5> op11_7, bit op4, string opc, string Dt,
2674                        string asm, SDNode OpNode> {
2675   // 64-bit vector types.
2676   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2677                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2678                   opc, !strconcat(Dt, "8"), asm, "",
2679                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2680   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2681                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2682                   opc, !strconcat(Dt, "16"), asm, "",
2683                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2684   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2685                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2686                   opc, !strconcat(Dt, "32"), asm, "",
2687                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2688   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2689                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2690                   opc, "f32", asm, "",
2691                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2692     let Inst{10} = 1; // overwrite F = 1
2693   }
2694
2695   // 128-bit vector types.
2696   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2697                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2698                   opc, !strconcat(Dt, "8"), asm, "",
2699                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2700   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2701                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2702                   opc, !strconcat(Dt, "16"), asm, "",
2703                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2704   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2705                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2706                   opc, !strconcat(Dt, "32"), asm, "",
2707                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2708   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2709                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2710                   opc, "f32", asm, "",
2711                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2712     let Inst{10} = 1; // overwrite F = 1
2713   }
2714 }
2715
2716
2717 // Neon 2-register vector intrinsics,
2718 //   element sizes of 8, 16 and 32 bits:
2719 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2720                       bits<5> op11_7, bit op4,
2721                       InstrItinClass itinD, InstrItinClass itinQ,
2722                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2723   // 64-bit vector types.
2724   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2725                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2726   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2727                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2728   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2729                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2730
2731   // 128-bit vector types.
2732   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2733                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2734   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2735                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2736   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2737                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2738 }
2739
2740
2741 // Neon Narrowing 2-register vector operations,
2742 //   source operand element sizes of 16, 32 and 64 bits:
2743 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2744                     bits<5> op11_7, bit op6, bit op4,
2745                     InstrItinClass itin, string OpcodeStr, string Dt,
2746                     SDNode OpNode> {
2747   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2748                    itin, OpcodeStr, !strconcat(Dt, "16"),
2749                    v8i8, v8i16, OpNode>;
2750   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2751                    itin, OpcodeStr, !strconcat(Dt, "32"),
2752                    v4i16, v4i32, OpNode>;
2753   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2754                    itin, OpcodeStr, !strconcat(Dt, "64"),
2755                    v2i32, v2i64, OpNode>;
2756 }
2757
2758 // Neon Narrowing 2-register vector intrinsics,
2759 //   source operand element sizes of 16, 32 and 64 bits:
2760 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2761                        bits<5> op11_7, bit op6, bit op4,
2762                        InstrItinClass itin, string OpcodeStr, string Dt,
2763                        Intrinsic IntOp> {
2764   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2765                       itin, OpcodeStr, !strconcat(Dt, "16"),
2766                       v8i8, v8i16, IntOp>;
2767   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2768                       itin, OpcodeStr, !strconcat(Dt, "32"),
2769                       v4i16, v4i32, IntOp>;
2770   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2771                       itin, OpcodeStr, !strconcat(Dt, "64"),
2772                       v2i32, v2i64, IntOp>;
2773 }
2774
2775
2776 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2777 //   source operand element sizes of 16, 32 and 64 bits:
2778 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2779                     string OpcodeStr, string Dt, SDNode OpNode> {
2780   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2781                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2782   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2783                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2784   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2785                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2786 }
2787
2788
2789 // Neon 3-register vector operations.
2790
2791 // First with only element sizes of 8, 16 and 32 bits:
2792 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2793                    InstrItinClass itinD16, InstrItinClass itinD32,
2794                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2795                    string OpcodeStr, string Dt,
2796                    SDNode OpNode, bit Commutable = 0> {
2797   // 64-bit vector types.
2798   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2799                    OpcodeStr, !strconcat(Dt, "8"),
2800                    v8i8, v8i8, OpNode, Commutable>;
2801   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2802                    OpcodeStr, !strconcat(Dt, "16"),
2803                    v4i16, v4i16, OpNode, Commutable>;
2804   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2805                    OpcodeStr, !strconcat(Dt, "32"),
2806                    v2i32, v2i32, OpNode, Commutable>;
2807
2808   // 128-bit vector types.
2809   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2810                    OpcodeStr, !strconcat(Dt, "8"),
2811                    v16i8, v16i8, OpNode, Commutable>;
2812   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2813                    OpcodeStr, !strconcat(Dt, "16"),
2814                    v8i16, v8i16, OpNode, Commutable>;
2815   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2816                    OpcodeStr, !strconcat(Dt, "32"),
2817                    v4i32, v4i32, OpNode, Commutable>;
2818 }
2819
2820 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2821   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2822                        v4i16, ShOp>;
2823   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2824                      v2i32, ShOp>;
2825   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2826                        v8i16, v4i16, ShOp>;
2827   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2828                      v4i32, v2i32, ShOp>;
2829 }
2830
2831 // ....then also with element size 64 bits:
2832 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2833                     InstrItinClass itinD, InstrItinClass itinQ,
2834                     string OpcodeStr, string Dt,
2835                     SDNode OpNode, bit Commutable = 0>
2836   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2837             OpcodeStr, Dt, OpNode, Commutable> {
2838   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2839                    OpcodeStr, !strconcat(Dt, "64"),
2840                    v1i64, v1i64, OpNode, Commutable>;
2841   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2842                    OpcodeStr, !strconcat(Dt, "64"),
2843                    v2i64, v2i64, OpNode, Commutable>;
2844 }
2845
2846
2847 // Neon 3-register vector intrinsics.
2848
2849 // First with only element sizes of 16 and 32 bits:
2850 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2851                      InstrItinClass itinD16, InstrItinClass itinD32,
2852                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2853                      string OpcodeStr, string Dt,
2854                      Intrinsic IntOp, bit Commutable = 0> {
2855   // 64-bit vector types.
2856   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2857                       OpcodeStr, !strconcat(Dt, "16"),
2858                       v4i16, v4i16, IntOp, Commutable>;
2859   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2860                       OpcodeStr, !strconcat(Dt, "32"),
2861                       v2i32, v2i32, IntOp, Commutable>;
2862
2863   // 128-bit vector types.
2864   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2865                       OpcodeStr, !strconcat(Dt, "16"),
2866                       v8i16, v8i16, IntOp, Commutable>;
2867   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2868                       OpcodeStr, !strconcat(Dt, "32"),
2869                       v4i32, v4i32, IntOp, Commutable>;
2870 }
2871 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2872                      InstrItinClass itinD16, InstrItinClass itinD32,
2873                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2874                      string OpcodeStr, string Dt,
2875                      Intrinsic IntOp> {
2876   // 64-bit vector types.
2877   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2878                       OpcodeStr, !strconcat(Dt, "16"),
2879                       v4i16, v4i16, IntOp>;
2880   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2881                       OpcodeStr, !strconcat(Dt, "32"),
2882                       v2i32, v2i32, IntOp>;
2883
2884   // 128-bit vector types.
2885   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2886                       OpcodeStr, !strconcat(Dt, "16"),
2887                       v8i16, v8i16, IntOp>;
2888   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2889                       OpcodeStr, !strconcat(Dt, "32"),
2890                       v4i32, v4i32, IntOp>;
2891 }
2892
2893 multiclass N3VIntSL_HS<bits<4> op11_8,
2894                        InstrItinClass itinD16, InstrItinClass itinD32,
2895                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2896                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2897   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2898                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2899   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2900                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2901   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2902                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2903   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2904                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2905 }
2906
2907 // ....then also with element size of 8 bits:
2908 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2909                       InstrItinClass itinD16, InstrItinClass itinD32,
2910                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2911                       string OpcodeStr, string Dt,
2912                       Intrinsic IntOp, bit Commutable = 0>
2913   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2914               OpcodeStr, Dt, IntOp, Commutable> {
2915   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2916                       OpcodeStr, !strconcat(Dt, "8"),
2917                       v8i8, v8i8, IntOp, Commutable>;
2918   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2919                       OpcodeStr, !strconcat(Dt, "8"),
2920                       v16i8, v16i8, IntOp, Commutable>;
2921 }
2922 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2923                       InstrItinClass itinD16, InstrItinClass itinD32,
2924                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2925                       string OpcodeStr, string Dt,
2926                       Intrinsic IntOp>
2927   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2928               OpcodeStr, Dt, IntOp> {
2929   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2930                       OpcodeStr, !strconcat(Dt, "8"),
2931                       v8i8, v8i8, IntOp>;
2932   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2933                       OpcodeStr, !strconcat(Dt, "8"),
2934                       v16i8, v16i8, IntOp>;
2935 }
2936
2937
2938 // ....then also with element size of 64 bits:
2939 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2940                        InstrItinClass itinD16, InstrItinClass itinD32,
2941                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2942                        string OpcodeStr, string Dt,
2943                        Intrinsic IntOp, bit Commutable = 0>
2944   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2945                OpcodeStr, Dt, IntOp, Commutable> {
2946   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2947                       OpcodeStr, !strconcat(Dt, "64"),
2948                       v1i64, v1i64, IntOp, Commutable>;
2949   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2950                       OpcodeStr, !strconcat(Dt, "64"),
2951                       v2i64, v2i64, IntOp, Commutable>;
2952 }
2953 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2954                        InstrItinClass itinD16, InstrItinClass itinD32,
2955                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2956                        string OpcodeStr, string Dt,
2957                        Intrinsic IntOp>
2958   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2959                OpcodeStr, Dt, IntOp> {
2960   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2961                       OpcodeStr, !strconcat(Dt, "64"),
2962                       v1i64, v1i64, IntOp>;
2963   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2964                       OpcodeStr, !strconcat(Dt, "64"),
2965                       v2i64, v2i64, IntOp>;
2966 }
2967
2968 // Neon Narrowing 3-register vector intrinsics,
2969 //   source operand element sizes of 16, 32 and 64 bits:
2970 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2971                        string OpcodeStr, string Dt,
2972                        Intrinsic IntOp, bit Commutable = 0> {
2973   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2974                       OpcodeStr, !strconcat(Dt, "16"),
2975                       v8i8, v8i16, IntOp, Commutable>;
2976   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2977                       OpcodeStr, !strconcat(Dt, "32"),
2978                       v4i16, v4i32, IntOp, Commutable>;
2979   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2980                       OpcodeStr, !strconcat(Dt, "64"),
2981                       v2i32, v2i64, IntOp, Commutable>;
2982 }
2983
2984
2985 // Neon Long 3-register vector operations.
2986
2987 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2988                     InstrItinClass itin16, InstrItinClass itin32,
2989                     string OpcodeStr, string Dt,
2990                     SDNode OpNode, bit Commutable = 0> {
2991   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2992                    OpcodeStr, !strconcat(Dt, "8"),
2993                    v8i16, v8i8, OpNode, Commutable>;
2994   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2995                    OpcodeStr, !strconcat(Dt, "16"),
2996                    v4i32, v4i16, OpNode, Commutable>;
2997   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2998                    OpcodeStr, !strconcat(Dt, "32"),
2999                    v2i64, v2i32, OpNode, Commutable>;
3000 }
3001
3002 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3003                      InstrItinClass itin, string OpcodeStr, string Dt,
3004                      SDNode OpNode> {
3005   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3006                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3007   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3008                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3009 }
3010
3011 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3012                        InstrItinClass itin16, InstrItinClass itin32,
3013                        string OpcodeStr, string Dt,
3014                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3015   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3016                       OpcodeStr, !strconcat(Dt, "8"),
3017                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3018   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3019                       OpcodeStr, !strconcat(Dt, "16"),
3020                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3021   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3022                       OpcodeStr, !strconcat(Dt, "32"),
3023                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3024 }
3025
3026 // Neon Long 3-register vector intrinsics.
3027
3028 // First with only element sizes of 16 and 32 bits:
3029 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3030                       InstrItinClass itin16, InstrItinClass itin32,
3031                       string OpcodeStr, string Dt,
3032                       Intrinsic IntOp, bit Commutable = 0> {
3033   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3034                       OpcodeStr, !strconcat(Dt, "16"),
3035                       v4i32, v4i16, IntOp, Commutable>;
3036   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3037                       OpcodeStr, !strconcat(Dt, "32"),
3038                       v2i64, v2i32, IntOp, Commutable>;
3039 }
3040
3041 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3042                         InstrItinClass itin, string OpcodeStr, string Dt,
3043                         Intrinsic IntOp> {
3044   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3045                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3046   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3047                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3048 }
3049
3050 // ....then also with element size of 8 bits:
3051 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3052                        InstrItinClass itin16, InstrItinClass itin32,
3053                        string OpcodeStr, string Dt,
3054                        Intrinsic IntOp, bit Commutable = 0>
3055   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3056                IntOp, Commutable> {
3057   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3058                       OpcodeStr, !strconcat(Dt, "8"),
3059                       v8i16, v8i8, IntOp, Commutable>;
3060 }
3061
3062 // ....with explicit extend (VABDL).
3063 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3064                        InstrItinClass itin, string OpcodeStr, string Dt,
3065                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3066   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3067                          OpcodeStr, !strconcat(Dt, "8"),
3068                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3069   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3070                          OpcodeStr, !strconcat(Dt, "16"),
3071                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3072   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3073                          OpcodeStr, !strconcat(Dt, "32"),
3074                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3075 }
3076
3077
3078 // Neon Wide 3-register vector intrinsics,
3079 //   source operand element sizes of 8, 16 and 32 bits:
3080 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3081                     string OpcodeStr, string Dt,
3082                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3083   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3084                    OpcodeStr, !strconcat(Dt, "8"),
3085                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3086   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3087                    OpcodeStr, !strconcat(Dt, "16"),
3088                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3089   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3090                    OpcodeStr, !strconcat(Dt, "32"),
3091                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3092 }
3093
3094
3095 // Neon Multiply-Op vector operations,
3096 //   element sizes of 8, 16 and 32 bits:
3097 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3098                         InstrItinClass itinD16, InstrItinClass itinD32,
3099                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3100                         string OpcodeStr, string Dt, SDNode OpNode> {
3101   // 64-bit vector types.
3102   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3103                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3104   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3105                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3106   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3107                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3108
3109   // 128-bit vector types.
3110   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3111                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3112   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3113                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3114   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3115                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3116 }
3117
3118 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3119                          InstrItinClass itinD16, InstrItinClass itinD32,
3120                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3121                          string OpcodeStr, string Dt, SDNode ShOp> {
3122   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3123                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3124   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3125                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3126   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3127                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3128                             mul, ShOp>;
3129   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3130                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3131                           mul, ShOp>;
3132 }
3133
3134 // Neon Intrinsic-Op vector operations,
3135 //   element sizes of 8, 16 and 32 bits:
3136 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3137                         InstrItinClass itinD, InstrItinClass itinQ,
3138                         string OpcodeStr, string Dt, Intrinsic IntOp,
3139                         SDNode OpNode> {
3140   // 64-bit vector types.
3141   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3142                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3143   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3144                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3145   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3146                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3147
3148   // 128-bit vector types.
3149   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3150                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3151   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3152                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3153   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3154                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3155 }
3156
3157 // Neon 3-argument intrinsics,
3158 //   element sizes of 8, 16 and 32 bits:
3159 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3160                        InstrItinClass itinD, InstrItinClass itinQ,
3161                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3162   // 64-bit vector types.
3163   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3164                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3165   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3166                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3167   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3168                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3169
3170   // 128-bit vector types.
3171   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3172                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3173   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3174                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3175   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3176                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3177 }
3178
3179
3180 // Neon Long Multiply-Op vector operations,
3181 //   element sizes of 8, 16 and 32 bits:
3182 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3183                          InstrItinClass itin16, InstrItinClass itin32,
3184                          string OpcodeStr, string Dt, SDNode MulOp,
3185                          SDNode OpNode> {
3186   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3187                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3188   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3189                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3190   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3191                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3192 }
3193
3194 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3195                           string Dt, SDNode MulOp, SDNode OpNode> {
3196   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3197                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3198   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3199                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3200 }
3201
3202
3203 // Neon Long 3-argument intrinsics.
3204
3205 // First with only element sizes of 16 and 32 bits:
3206 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3207                        InstrItinClass itin16, InstrItinClass itin32,
3208                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3209   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3210                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3211   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3212                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3213 }
3214
3215 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3216                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3217   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3218                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3219   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3220                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3221 }
3222
3223 // ....then also with element size of 8 bits:
3224 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3225                         InstrItinClass itin16, InstrItinClass itin32,
3226                         string OpcodeStr, string Dt, Intrinsic IntOp>
3227   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3228   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3229                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3230 }
3231
3232 // ....with explicit extend (VABAL).
3233 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3234                             InstrItinClass itin, string OpcodeStr, string Dt,
3235                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3236   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3237                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3238                            IntOp, ExtOp, OpNode>;
3239   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3240                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3241                            IntOp, ExtOp, OpNode>;
3242   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3243                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3244                            IntOp, ExtOp, OpNode>;
3245 }
3246
3247
3248 // Neon Pairwise long 2-register intrinsics,
3249 //   element sizes of 8, 16 and 32 bits:
3250 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3251                         bits<5> op11_7, bit op4,
3252                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3253   // 64-bit vector types.
3254   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3255                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3256   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3257                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3258   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3259                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3260
3261   // 128-bit vector types.
3262   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3263                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3264   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3265                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3266   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3267                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3268 }
3269
3270
3271 // Neon Pairwise long 2-register accumulate intrinsics,
3272 //   element sizes of 8, 16 and 32 bits:
3273 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3274                          bits<5> op11_7, bit op4,
3275                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3276   // 64-bit vector types.
3277   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3278                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3279   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3280                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3281   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3282                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3283
3284   // 128-bit vector types.
3285   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3286                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3287   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3288                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3289   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3290                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3291 }
3292
3293
3294 // Neon 2-register vector shift by immediate,
3295 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3296 //   element sizes of 8, 16, 32 and 64 bits:
3297 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3298                        InstrItinClass itin, string OpcodeStr, string Dt,
3299                        SDNode OpNode> {
3300   // 64-bit vector types.
3301   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3302                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3303     let Inst{21-19} = 0b001; // imm6 = 001xxx
3304   }
3305   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3306                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3307     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3308   }
3309   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3310                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3311     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3312   }
3313   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3314                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3315                              // imm6 = xxxxxx
3316
3317   // 128-bit vector types.
3318   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3319                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3320     let Inst{21-19} = 0b001; // imm6 = 001xxx
3321   }
3322   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3323                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3324     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3325   }
3326   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3327                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3328     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3329   }
3330   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3331                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3332                              // imm6 = xxxxxx
3333 }
3334 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3335                        InstrItinClass itin, string OpcodeStr, string Dt,
3336                        SDNode OpNode> {
3337   // 64-bit vector types.
3338   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3339                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3340     let Inst{21-19} = 0b001; // imm6 = 001xxx
3341   }
3342   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3343                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3344     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3345   }
3346   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3347                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3348     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3349   }
3350   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3351                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3352                              // imm6 = xxxxxx
3353
3354   // 128-bit vector types.
3355   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3356                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3357     let Inst{21-19} = 0b001; // imm6 = 001xxx
3358   }
3359   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3360                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3361     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3362   }
3363   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3364                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3365     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3366   }
3367   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3368                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3369                              // imm6 = xxxxxx
3370 }
3371
3372 // Neon Shift-Accumulate vector operations,
3373 //   element sizes of 8, 16, 32 and 64 bits:
3374 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3375                          string OpcodeStr, string Dt, SDNode ShOp> {
3376   // 64-bit vector types.
3377   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3378                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3379     let Inst{21-19} = 0b001; // imm6 = 001xxx
3380   }
3381   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3382                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3383     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3384   }
3385   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3386                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3387     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3388   }
3389   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3390                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3391                              // imm6 = xxxxxx
3392
3393   // 128-bit vector types.
3394   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3395                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3396     let Inst{21-19} = 0b001; // imm6 = 001xxx
3397   }
3398   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3399                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3400     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3401   }
3402   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3403                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3404     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3405   }
3406   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3407                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3408                              // imm6 = xxxxxx
3409 }
3410
3411 // Neon Shift-Insert vector operations,
3412 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3413 //   element sizes of 8, 16, 32 and 64 bits:
3414 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3415                           string OpcodeStr> {
3416   // 64-bit vector types.
3417   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3418                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3419     let Inst{21-19} = 0b001; // imm6 = 001xxx
3420   }
3421   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3422                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3423     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3424   }
3425   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3426                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3427     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3428   }
3429   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3430                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3431                              // imm6 = xxxxxx
3432
3433   // 128-bit vector types.
3434   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3435                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3436     let Inst{21-19} = 0b001; // imm6 = 001xxx
3437   }
3438   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3439                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3440     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3441   }
3442   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3443                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3444     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3445   }
3446   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3447                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3448                              // imm6 = xxxxxx
3449 }
3450 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3451                           string OpcodeStr> {
3452   // 64-bit vector types.
3453   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3454                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3455     let Inst{21-19} = 0b001; // imm6 = 001xxx
3456   }
3457   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3458                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3459     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3460   }
3461   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3462                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3463     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3464   }
3465   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3466                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3467                              // imm6 = xxxxxx
3468
3469   // 128-bit vector types.
3470   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3471                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3472     let Inst{21-19} = 0b001; // imm6 = 001xxx
3473   }
3474   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3475                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3476     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3477   }
3478   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3479                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3480     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3481   }
3482   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3483                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3484                              // imm6 = xxxxxx
3485 }
3486
3487 // Neon Shift Long operations,
3488 //   element sizes of 8, 16, 32 bits:
3489 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3490                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3491   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3492                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3493     let Inst{21-19} = 0b001; // imm6 = 001xxx
3494   }
3495   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3496                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3497     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3498   }
3499   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3500                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3501     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3502   }
3503 }
3504
3505 // Neon Shift Narrow operations,
3506 //   element sizes of 16, 32, 64 bits:
3507 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3508                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3509                       SDNode OpNode> {
3510   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3511                     OpcodeStr, !strconcat(Dt, "16"),
3512                     v8i8, v8i16, shr_imm8, OpNode> {
3513     let Inst{21-19} = 0b001; // imm6 = 001xxx
3514   }
3515   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3516                      OpcodeStr, !strconcat(Dt, "32"),
3517                      v4i16, v4i32, shr_imm16, OpNode> {
3518     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3519   }
3520   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3521                      OpcodeStr, !strconcat(Dt, "64"),
3522                      v2i32, v2i64, shr_imm32, OpNode> {
3523     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3524   }
3525 }
3526
3527 //===----------------------------------------------------------------------===//
3528 // Instruction Definitions.
3529 //===----------------------------------------------------------------------===//
3530
3531 // Vector Add Operations.
3532
3533 //   VADD     : Vector Add (integer and floating-point)
3534 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3535                          add, 1>;
3536 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3537                      v2f32, v2f32, fadd, 1>;
3538 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3539                      v4f32, v4f32, fadd, 1>;
3540 //   VADDL    : Vector Add Long (Q = D + D)
3541 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3542                             "vaddl", "s", add, sext, 1>;
3543 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3544                             "vaddl", "u", add, zext, 1>;
3545 //   VADDW    : Vector Add Wide (Q = Q + D)
3546 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3547 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3548 //   VHADD    : Vector Halving Add
3549 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3550                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3551                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3552 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3553                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3554                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3555 //   VRHADD   : Vector Rounding Halving Add
3556 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3557                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3558                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3559 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3560                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3561                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3562 //   VQADD    : Vector Saturating Add
3563 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3564                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3565                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3566 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3567                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3568                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3569 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3570 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3571                             int_arm_neon_vaddhn, 1>;
3572 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3573 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3574                             int_arm_neon_vraddhn, 1>;
3575
3576 // Vector Multiply Operations.
3577
3578 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3579 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3580                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3581 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3582                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3583 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3584                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3585 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3586                      v2f32, v2f32, fmul, 1>;
3587 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3588                      v4f32, v4f32, fmul, 1>;
3589 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3590 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3591 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3592                        v2f32, fmul>;
3593
3594 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3595                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3596           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3597                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3598                                       (DSubReg_i16_reg imm:$lane))),
3599                               (SubReg_i16_lane imm:$lane)))>;
3600 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3601                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3602           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3603                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3604                                       (DSubReg_i32_reg imm:$lane))),
3605                               (SubReg_i32_lane imm:$lane)))>;
3606 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3607                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3608           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3609                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3610                                    (DSubReg_i32_reg imm:$lane))),
3611                            (SubReg_i32_lane imm:$lane)))>;
3612
3613 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3614 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3615                           IIC_VMULi16Q, IIC_VMULi32Q,
3616                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3617 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3618                             IIC_VMULi16Q, IIC_VMULi32Q,
3619                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3620 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3621                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3622                                                             imm:$lane)))),
3623           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3624                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3625                                          (DSubReg_i16_reg imm:$lane))),
3626                                  (SubReg_i16_lane imm:$lane)))>;
3627 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3628                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3629                                                             imm:$lane)))),
3630           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3631                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3632                                          (DSubReg_i32_reg imm:$lane))),
3633                                  (SubReg_i32_lane imm:$lane)))>;
3634
3635 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3636 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3637                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3638                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3639 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3640                               IIC_VMULi16Q, IIC_VMULi32Q,
3641                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3642 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3643                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3644                                                              imm:$lane)))),
3645           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3646                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3647                                           (DSubReg_i16_reg imm:$lane))),
3648                                   (SubReg_i16_lane imm:$lane)))>;
3649 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3650                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3651                                                              imm:$lane)))),
3652           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3653                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3654                                           (DSubReg_i32_reg imm:$lane))),
3655                                   (SubReg_i32_lane imm:$lane)))>;
3656
3657 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3658 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3659                          "vmull", "s", NEONvmulls, 1>;
3660 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3661                          "vmull", "u", NEONvmullu, 1>;
3662 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3663                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3664 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3665 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3666
3667 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3668 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3669                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3670 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3671                              "vqdmull", "s", int_arm_neon_vqdmull>;
3672
3673 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3674
3675 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3676 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3677                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3678 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3679                           v2f32, fmul_su, fadd_mlx>,
3680                 Requires<[HasNEON, UseFPVMLx]>;
3681 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3682                           v4f32, fmul_su, fadd_mlx>,
3683                 Requires<[HasNEON, UseFPVMLx]>;
3684 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3685                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3686 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3687                             v2f32, fmul_su, fadd_mlx>,
3688                 Requires<[HasNEON, UseFPVMLx]>;
3689 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3690                             v4f32, v2f32, fmul_su, fadd_mlx>,
3691                 Requires<[HasNEON, UseFPVMLx]>;
3692
3693 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3694                   (mul (v8i16 QPR:$src2),
3695                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3696           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3697                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3698                                       (DSubReg_i16_reg imm:$lane))),
3699                               (SubReg_i16_lane imm:$lane)))>;
3700
3701 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3702                   (mul (v4i32 QPR:$src2),
3703                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3704           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3705                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3706                                       (DSubReg_i32_reg imm:$lane))),
3707                               (SubReg_i32_lane imm:$lane)))>;
3708
3709 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3710                   (fmul_su (v4f32 QPR:$src2),
3711                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3712           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3713                            (v4f32 QPR:$src2),
3714                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3715                                    (DSubReg_i32_reg imm:$lane))),
3716                            (SubReg_i32_lane imm:$lane)))>,
3717           Requires<[HasNEON, UseFPVMLx]>;
3718
3719 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3720 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3721                               "vmlal", "s", NEONvmulls, add>;
3722 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3723                               "vmlal", "u", NEONvmullu, add>;
3724
3725 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3726 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3727
3728 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3729 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3730                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3731 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3732
3733 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3734 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3735                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3736 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3737                           v2f32, fmul_su, fsub_mlx>,
3738                 Requires<[HasNEON, UseFPVMLx]>;
3739 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3740                           v4f32, fmul_su, fsub_mlx>,
3741                 Requires<[HasNEON, UseFPVMLx]>;
3742 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3743                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3744 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3745                             v2f32, fmul_su, fsub_mlx>,
3746                 Requires<[HasNEON, UseFPVMLx]>;
3747 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3748                             v4f32, v2f32, fmul_su, fsub_mlx>,
3749                 Requires<[HasNEON, UseFPVMLx]>;
3750
3751 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3752                   (mul (v8i16 QPR:$src2),
3753                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3754           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3755                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3756                                       (DSubReg_i16_reg imm:$lane))),
3757                               (SubReg_i16_lane imm:$lane)))>;
3758
3759 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3760                   (mul (v4i32 QPR:$src2),
3761                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3762           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3763                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3764                                       (DSubReg_i32_reg imm:$lane))),
3765                               (SubReg_i32_lane imm:$lane)))>;
3766
3767 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3768                   (fmul_su (v4f32 QPR:$src2),
3769                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3770           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3771                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3772                                    (DSubReg_i32_reg imm:$lane))),
3773                            (SubReg_i32_lane imm:$lane)))>,
3774           Requires<[HasNEON, UseFPVMLx]>;
3775
3776 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3777 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3778                               "vmlsl", "s", NEONvmulls, sub>;
3779 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3780                               "vmlsl", "u", NEONvmullu, sub>;
3781
3782 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3783 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3784
3785 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3786 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3787                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3788 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3789
3790 // Vector Subtract Operations.
3791
3792 //   VSUB     : Vector Subtract (integer and floating-point)
3793 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3794                          "vsub", "i", sub, 0>;
3795 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3796                      v2f32, v2f32, fsub, 0>;
3797 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3798                      v4f32, v4f32, fsub, 0>;
3799 //   VSUBL    : Vector Subtract Long (Q = D - D)
3800 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3801                             "vsubl", "s", sub, sext, 0>;
3802 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3803                             "vsubl", "u", sub, zext, 0>;
3804 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3805 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3806 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3807 //   VHSUB    : Vector Halving Subtract
3808 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3809                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3810                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3811 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3812                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3813                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3814 //   VQSUB    : Vector Saturing Subtract
3815 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3816                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3817                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3818 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3819                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3820                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3821 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3822 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3823                             int_arm_neon_vsubhn, 0>;
3824 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3825 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3826                             int_arm_neon_vrsubhn, 0>;
3827
3828 // Vector Comparisons.
3829
3830 //   VCEQ     : Vector Compare Equal
3831 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3832                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3833 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3834                      NEONvceq, 1>;
3835 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3836                      NEONvceq, 1>;
3837
3838 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3839                             "$Vd, $Vm, #0", NEONvceqz>;
3840
3841 //   VCGE     : Vector Compare Greater Than or Equal
3842 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3843                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3844 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3845                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3846 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3847                      NEONvcge, 0>;
3848 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3849                      NEONvcge, 0>;
3850
3851 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3852                             "$Vd, $Vm, #0", NEONvcgez>;
3853 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3854                             "$Vd, $Vm, #0", NEONvclez>;
3855
3856 //   VCGT     : Vector Compare Greater Than
3857 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3858                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3859 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3860                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3861 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3862                      NEONvcgt, 0>;
3863 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3864                      NEONvcgt, 0>;
3865
3866 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3867                             "$Vd, $Vm, #0", NEONvcgtz>;
3868 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3869                             "$Vd, $Vm, #0", NEONvcltz>;
3870
3871 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3872 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3873                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3874 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3875                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3876 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3877 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3878                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3879 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3880                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3881 //   VTST     : Vector Test Bits
3882 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3883                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3884
3885 // Vector Bitwise Operations.
3886
3887 def vnotd : PatFrag<(ops node:$in),
3888                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3889 def vnotq : PatFrag<(ops node:$in),
3890                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3891
3892
3893 //   VAND     : Vector Bitwise AND
3894 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3895                       v2i32, v2i32, and, 1>;
3896 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3897                       v4i32, v4i32, and, 1>;
3898
3899 //   VEOR     : Vector Bitwise Exclusive OR
3900 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3901                       v2i32, v2i32, xor, 1>;
3902 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3903                       v4i32, v4i32, xor, 1>;
3904
3905 //   VORR     : Vector Bitwise OR
3906 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3907                       v2i32, v2i32, or, 1>;
3908 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3909                       v4i32, v4i32, or, 1>;
3910
3911 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3912                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3913                           IIC_VMOVImm,
3914                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3915                           [(set DPR:$Vd,
3916                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3917   let Inst{9} = SIMM{9};
3918 }
3919
3920 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3921                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3922                           IIC_VMOVImm,
3923                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3924                           [(set DPR:$Vd,
3925                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3926   let Inst{10-9} = SIMM{10-9};
3927 }
3928
3929 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3930                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3931                           IIC_VMOVImm,
3932                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3933                           [(set QPR:$Vd,
3934                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3935   let Inst{9} = SIMM{9};
3936 }
3937
3938 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3939                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3940                           IIC_VMOVImm,
3941                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3942                           [(set QPR:$Vd,
3943                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3944   let Inst{10-9} = SIMM{10-9};
3945 }
3946
3947
3948 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3949 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3950                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3951                      "vbic", "$Vd, $Vn, $Vm", "",
3952                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3953                                                  (vnotd DPR:$Vm))))]>;
3954 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3955                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3956                      "vbic", "$Vd, $Vn, $Vm", "",
3957                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3958                                                  (vnotq QPR:$Vm))))]>;
3959
3960 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3961                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3962                           IIC_VMOVImm,
3963                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3964                           [(set DPR:$Vd,
3965                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3966   let Inst{9} = SIMM{9};
3967 }
3968
3969 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3970                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3971                           IIC_VMOVImm,
3972                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3973                           [(set DPR:$Vd,
3974                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3975   let Inst{10-9} = SIMM{10-9};
3976 }
3977
3978 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3979                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3980                           IIC_VMOVImm,
3981                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3982                           [(set QPR:$Vd,
3983                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3984   let Inst{9} = SIMM{9};
3985 }
3986
3987 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3988                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3989                           IIC_VMOVImm,
3990                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3991                           [(set QPR:$Vd,
3992                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3993   let Inst{10-9} = SIMM{10-9};
3994 }
3995
3996 //   VORN     : Vector Bitwise OR NOT
3997 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3998                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3999                      "vorn", "$Vd, $Vn, $Vm", "",
4000                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4001                                                 (vnotd DPR:$Vm))))]>;
4002 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4003                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4004                      "vorn", "$Vd, $Vn, $Vm", "",
4005                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4006                                                 (vnotq QPR:$Vm))))]>;
4007
4008 //   VMVN     : Vector Bitwise NOT (Immediate)
4009
4010 let isReMaterializable = 1 in {
4011
4012 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4013                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4014                          "vmvn", "i16", "$Vd, $SIMM", "",
4015                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4016   let Inst{9} = SIMM{9};
4017 }
4018
4019 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4020                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4021                          "vmvn", "i16", "$Vd, $SIMM", "",
4022                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4023   let Inst{9} = SIMM{9};
4024 }
4025
4026 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4027                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4028                          "vmvn", "i32", "$Vd, $SIMM", "",
4029                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4030   let Inst{11-8} = SIMM{11-8};
4031 }
4032
4033 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4034                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4035                          "vmvn", "i32", "$Vd, $SIMM", "",
4036                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4037   let Inst{11-8} = SIMM{11-8};
4038 }
4039 }
4040
4041 //   VMVN     : Vector Bitwise NOT
4042 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4043                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4044                      "vmvn", "$Vd, $Vm", "",
4045                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4046 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4047                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4048                      "vmvn", "$Vd, $Vm", "",
4049                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4050 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4051 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4052
4053 //   VBSL     : Vector Bitwise Select
4054 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4055                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4056                      N3RegFrm, IIC_VCNTiD,
4057                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4058                      [(set DPR:$Vd,
4059                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4060
4061 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4062                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4063           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4064
4065 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4066                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4067                      N3RegFrm, IIC_VCNTiQ,
4068                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4069                      [(set QPR:$Vd,
4070                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4071
4072 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4073                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4074           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4075
4076 //   VBIF     : Vector Bitwise Insert if False
4077 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4078 // FIXME: This instruction's encoding MAY NOT BE correct.
4079 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4080                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4081                      N3RegFrm, IIC_VBINiD,
4082                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4083                      []>;
4084 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4085                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4086                      N3RegFrm, IIC_VBINiQ,
4087                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4088                      []>;
4089
4090 //   VBIT     : Vector Bitwise Insert if True
4091 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4092 // FIXME: This instruction's encoding MAY NOT BE correct.
4093 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4094                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4095                      N3RegFrm, IIC_VBINiD,
4096                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4097                      []>;
4098 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4099                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4100                      N3RegFrm, IIC_VBINiQ,
4101                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4102                      []>;
4103
4104 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4105 // for equivalent operations with different register constraints; it just
4106 // inserts copies.
4107
4108 // Vector Absolute Differences.
4109
4110 //   VABD     : Vector Absolute Difference
4111 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4112                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4113                            "vabd", "s", int_arm_neon_vabds, 1>;
4114 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4115                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4116                            "vabd", "u", int_arm_neon_vabdu, 1>;
4117 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4118                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4119 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4120                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4121
4122 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4123 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4124                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4125 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4126                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4127
4128 //   VABA     : Vector Absolute Difference and Accumulate
4129 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4130                              "vaba", "s", int_arm_neon_vabds, add>;
4131 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4132                              "vaba", "u", int_arm_neon_vabdu, add>;
4133
4134 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4135 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4136                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4137 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4138                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4139
4140 // Vector Maximum and Minimum.
4141
4142 //   VMAX     : Vector Maximum
4143 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4144                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4145                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4146 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4147                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4148                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4149 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4150                         "vmax", "f32",
4151                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4152 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4153                         "vmax", "f32",
4154                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4155
4156 //   VMIN     : Vector Minimum
4157 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4158                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4159                            "vmin", "s", int_arm_neon_vmins, 1>;
4160 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4161                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4162                            "vmin", "u", int_arm_neon_vminu, 1>;
4163 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4164                         "vmin", "f32",
4165                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4166 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4167                         "vmin", "f32",
4168                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4169
4170 // Vector Pairwise Operations.
4171
4172 //   VPADD    : Vector Pairwise Add
4173 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4174                         "vpadd", "i8",
4175                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4176 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4177                         "vpadd", "i16",
4178                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4179 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4180                         "vpadd", "i32",
4181                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4182 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4183                         IIC_VPBIND, "vpadd", "f32",
4184                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4185
4186 //   VPADDL   : Vector Pairwise Add Long
4187 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4188                              int_arm_neon_vpaddls>;
4189 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4190                              int_arm_neon_vpaddlu>;
4191
4192 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4193 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4194                               int_arm_neon_vpadals>;
4195 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4196                               int_arm_neon_vpadalu>;
4197
4198 //   VPMAX    : Vector Pairwise Maximum
4199 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4200                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4201 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4202                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4203 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4204                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4205 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4206                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4207 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4208                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4209 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4210                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4211 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4212                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4213
4214 //   VPMIN    : Vector Pairwise Minimum
4215 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4216                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4217 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4218                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4219 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4220                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4221 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4222                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4223 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4224                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4225 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4226                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4227 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4228                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4229
4230 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4231
4232 //   VRECPE   : Vector Reciprocal Estimate
4233 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4234                         IIC_VUNAD, "vrecpe", "u32",
4235                         v2i32, v2i32, int_arm_neon_vrecpe>;
4236 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4237                         IIC_VUNAQ, "vrecpe", "u32",
4238                         v4i32, v4i32, int_arm_neon_vrecpe>;
4239 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4240                         IIC_VUNAD, "vrecpe", "f32",
4241                         v2f32, v2f32, int_arm_neon_vrecpe>;
4242 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4243                         IIC_VUNAQ, "vrecpe", "f32",
4244                         v4f32, v4f32, int_arm_neon_vrecpe>;
4245
4246 //   VRECPS   : Vector Reciprocal Step
4247 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4248                         IIC_VRECSD, "vrecps", "f32",
4249                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4250 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4251                         IIC_VRECSQ, "vrecps", "f32",
4252                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4253
4254 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4255 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4256                          IIC_VUNAD, "vrsqrte", "u32",
4257                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4258 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4259                          IIC_VUNAQ, "vrsqrte", "u32",
4260                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4261 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4262                          IIC_VUNAD, "vrsqrte", "f32",
4263                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4264 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4265                          IIC_VUNAQ, "vrsqrte", "f32",
4266                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4267
4268 //   VRSQRTS  : Vector Reciprocal Square Root Step
4269 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4270                         IIC_VRECSD, "vrsqrts", "f32",
4271                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4272 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4273                         IIC_VRECSQ, "vrsqrts", "f32",
4274                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4275
4276 // Vector Shifts.
4277
4278 //   VSHL     : Vector Shift
4279 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4280                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4281                             "vshl", "s", int_arm_neon_vshifts>;
4282 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4283                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4284                             "vshl", "u", int_arm_neon_vshiftu>;
4285
4286 //   VSHL     : Vector Shift Left (Immediate)
4287 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4288
4289 //   VSHR     : Vector Shift Right (Immediate)
4290 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4291 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4292
4293 //   VSHLL    : Vector Shift Left Long
4294 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4295 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4296
4297 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4298 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4299                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4300                 ValueType OpTy, SDNode OpNode>
4301   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4302            ResTy, OpTy, OpNode> {
4303   let Inst{21-16} = op21_16;
4304   let DecoderMethod = "DecodeVSHLMaxInstruction";
4305 }
4306 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4307                           v8i16, v8i8, NEONvshlli>;
4308 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4309                           v4i32, v4i16, NEONvshlli>;
4310 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4311                           v2i64, v2i32, NEONvshlli>;
4312
4313 //   VSHRN    : Vector Shift Right and Narrow
4314 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4315                            NEONvshrn>;
4316
4317 //   VRSHL    : Vector Rounding Shift
4318 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4319                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4320                             "vrshl", "s", int_arm_neon_vrshifts>;
4321 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4322                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4323                             "vrshl", "u", int_arm_neon_vrshiftu>;
4324 //   VRSHR    : Vector Rounding Shift Right
4325 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4326 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4327
4328 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4329 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4330                            NEONvrshrn>;
4331
4332 //   VQSHL    : Vector Saturating Shift
4333 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4334                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4335                             "vqshl", "s", int_arm_neon_vqshifts>;
4336 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4337                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4338                             "vqshl", "u", int_arm_neon_vqshiftu>;
4339 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4340 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4341 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4342
4343 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4344 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4345
4346 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4347 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4348                            NEONvqshrns>;
4349 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4350                            NEONvqshrnu>;
4351
4352 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4353 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4354                            NEONvqshrnsu>;
4355
4356 //   VQRSHL   : Vector Saturating Rounding Shift
4357 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4358                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4359                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4360 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4361                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4362                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4363
4364 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4365 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4366                            NEONvqrshrns>;
4367 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4368                            NEONvqrshrnu>;
4369
4370 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4371 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4372                            NEONvqrshrnsu>;
4373
4374 //   VSRA     : Vector Shift Right and Accumulate
4375 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4376 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4377 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4378 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4379 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4380
4381 //   VSLI     : Vector Shift Left and Insert
4382 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4383
4384 //   VSRI     : Vector Shift Right and Insert
4385 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4386
4387 // Vector Absolute and Saturating Absolute.
4388
4389 //   VABS     : Vector Absolute Value
4390 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4391                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4392                            int_arm_neon_vabs>;
4393 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4394                         IIC_VUNAD, "vabs", "f32",
4395                         v2f32, v2f32, int_arm_neon_vabs>;
4396 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4397                         IIC_VUNAQ, "vabs", "f32",
4398                         v4f32, v4f32, int_arm_neon_vabs>;
4399
4400 //   VQABS    : Vector Saturating Absolute Value
4401 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4402                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4403                            int_arm_neon_vqabs>;
4404
4405 // Vector Negate.
4406
4407 def vnegd  : PatFrag<(ops node:$in),
4408                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4409 def vnegq  : PatFrag<(ops node:$in),
4410                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4411
4412 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4413   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4414         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4415         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4416 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4417   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4418         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4419         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4420
4421 //   VNEG     : Vector Negate (integer)
4422 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4423 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4424 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4425 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4426 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4427 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4428
4429 //   VNEG     : Vector Negate (floating-point)
4430 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4431                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4432                     "vneg", "f32", "$Vd, $Vm", "",
4433                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4434 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4435                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4436                     "vneg", "f32", "$Vd, $Vm", "",
4437                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4438
4439 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4440 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4441 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4442 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4443 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4444 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4445
4446 //   VQNEG    : Vector Saturating Negate
4447 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4448                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4449                            int_arm_neon_vqneg>;
4450
4451 // Vector Bit Counting Operations.
4452
4453 //   VCLS     : Vector Count Leading Sign Bits
4454 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4455                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4456                            int_arm_neon_vcls>;
4457 //   VCLZ     : Vector Count Leading Zeros
4458 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4459                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4460                            int_arm_neon_vclz>;
4461 //   VCNT     : Vector Count One Bits
4462 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4463                         IIC_VCNTiD, "vcnt", "8",
4464                         v8i8, v8i8, int_arm_neon_vcnt>;
4465 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4466                         IIC_VCNTiQ, "vcnt", "8",
4467                         v16i8, v16i8, int_arm_neon_vcnt>;
4468
4469 // Vector Swap
4470 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4471                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4472                      "vswp", "$Vd, $Vm", "", []>;
4473 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4474                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4475                      "vswp", "$Vd, $Vm", "", []>;
4476
4477 // Vector Move Operations.
4478
4479 //   VMOV     : Vector Move (Register)
4480 def : InstAlias<"vmov${p} $Vd, $Vm",
4481                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4482 def : InstAlias<"vmov${p} $Vd, $Vm",
4483                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4484 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4485                               (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4486 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4487                               (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4488
4489 //   VMOV     : Vector Move (Immediate)
4490
4491 let isReMaterializable = 1 in {
4492 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4493                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4494                          "vmov", "i8", "$Vd, $SIMM", "",
4495                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4496 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4497                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4498                          "vmov", "i8", "$Vd, $SIMM", "",
4499                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4500
4501 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4502                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4503                          "vmov", "i16", "$Vd, $SIMM", "",
4504                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4505   let Inst{9} = SIMM{9};
4506 }
4507
4508 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4509                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4510                          "vmov", "i16", "$Vd, $SIMM", "",
4511                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4512  let Inst{9} = SIMM{9};
4513 }
4514
4515 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4516                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4517                          "vmov", "i32", "$Vd, $SIMM", "",
4518                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4519   let Inst{11-8} = SIMM{11-8};
4520 }
4521
4522 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4523                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4524                          "vmov", "i32", "$Vd, $SIMM", "",
4525                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4526   let Inst{11-8} = SIMM{11-8};
4527 }
4528
4529 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4530                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4531                          "vmov", "i64", "$Vd, $SIMM", "",
4532                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4533 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4534                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4535                          "vmov", "i64", "$Vd, $SIMM", "",
4536                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4537
4538 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4539                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4540                          "vmov", "f32", "$Vd, $SIMM", "",
4541                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4542 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4543                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4544                          "vmov", "f32", "$Vd, $SIMM", "",
4545                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4546 } // isReMaterializable
4547
4548 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4549
4550 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4551                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4552                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4553                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4554                                            imm:$lane))]> {
4555   let Inst{21}  = lane{2};
4556   let Inst{6-5} = lane{1-0};
4557 }
4558 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4559                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4560                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4561                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4562                                            imm:$lane))]> {
4563   let Inst{21} = lane{1};
4564   let Inst{6}  = lane{0};
4565 }
4566 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4567                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4568                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4569                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4570                                            imm:$lane))]> {
4571   let Inst{21}  = lane{2};
4572   let Inst{6-5} = lane{1-0};
4573 }
4574 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4575                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4576                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4577                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4578                                            imm:$lane))]> {
4579   let Inst{21} = lane{1};
4580   let Inst{6}  = lane{0};
4581 }
4582 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4583                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4584                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4585                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4586                                            imm:$lane))]> {
4587   let Inst{21} = lane{0};
4588 }
4589 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4590 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4591           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4592                            (DSubReg_i8_reg imm:$lane))),
4593                      (SubReg_i8_lane imm:$lane))>;
4594 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4595           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4596                              (DSubReg_i16_reg imm:$lane))),
4597                      (SubReg_i16_lane imm:$lane))>;
4598 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4599           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4600                            (DSubReg_i8_reg imm:$lane))),
4601                      (SubReg_i8_lane imm:$lane))>;
4602 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4603           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4604                              (DSubReg_i16_reg imm:$lane))),
4605                      (SubReg_i16_lane imm:$lane))>;
4606 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4607           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4608                              (DSubReg_i32_reg imm:$lane))),
4609                      (SubReg_i32_lane imm:$lane))>;
4610 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4611           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4612                           (SSubReg_f32_reg imm:$src2))>;
4613 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4614           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4615                           (SSubReg_f32_reg imm:$src2))>;
4616 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4617 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4618 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4619           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4620
4621
4622 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4623
4624 let Constraints = "$src1 = $V" in {
4625 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4626                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4627                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4628                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4629                                            GPR:$R, imm:$lane))]> {
4630   let Inst{21}  = lane{2};
4631   let Inst{6-5} = lane{1-0};
4632 }
4633 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4634                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4635                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4636                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4637                                            GPR:$R, imm:$lane))]> {
4638   let Inst{21} = lane{1};
4639   let Inst{6}  = lane{0};
4640 }
4641 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4642                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4643                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4644                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4645                                            GPR:$R, imm:$lane))]> {
4646   let Inst{21} = lane{0};
4647 }
4648 }
4649 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4650           (v16i8 (INSERT_SUBREG QPR:$src1,
4651                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4652                                    (DSubReg_i8_reg imm:$lane))),
4653                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4654                   (DSubReg_i8_reg imm:$lane)))>;
4655 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4656           (v8i16 (INSERT_SUBREG QPR:$src1,
4657                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4658                                      (DSubReg_i16_reg imm:$lane))),
4659                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4660                   (DSubReg_i16_reg imm:$lane)))>;
4661 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4662           (v4i32 (INSERT_SUBREG QPR:$src1,
4663                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4664                                      (DSubReg_i32_reg imm:$lane))),
4665                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4666                   (DSubReg_i32_reg imm:$lane)))>;
4667
4668 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4669           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4670                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4671 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4672           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4673                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4674
4675 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4676 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4677 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4678           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4679
4680 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4681           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4682 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4683           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4684 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4685           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4686
4687 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4688           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4689 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4690           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4691 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4692           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4693
4694 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4695           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4696                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4697                          dsub_0)>;
4698 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4699           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4700                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4701                          dsub_0)>;
4702 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4703           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4704                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4705                          dsub_0)>;
4706
4707 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4708
4709 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4710   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4711           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4712           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4713 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4714   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4715           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4716           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4717
4718 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4719 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4720 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4721 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4722 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4723 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4724
4725 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4726 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4727
4728 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4729
4730 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4731               ValueType Ty, Operand IdxTy>
4732   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4733               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4734               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4735
4736 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4737               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4738   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4739               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4740               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4741                                       VectorIndex32:$lane)))]>;
4742
4743 // Inst{19-16} is partially specified depending on the element size.
4744
4745 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4746   bits<3> lane;
4747   let Inst{19-17} = lane{2-0};
4748 }
4749 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4750   bits<2> lane;
4751   let Inst{19-18} = lane{1-0};
4752 }
4753 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4754   bits<1> lane;
4755   let Inst{19} = lane{0};
4756 }
4757 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4758   bits<3> lane;
4759   let Inst{19-17} = lane{2-0};
4760 }
4761 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4762   bits<2> lane;
4763   let Inst{19-18} = lane{1-0};
4764 }
4765 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4766   bits<1> lane;
4767   let Inst{19} = lane{0};
4768 }
4769
4770 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4771           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4772
4773 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4774           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4775
4776 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4777           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4778                                   (DSubReg_i8_reg imm:$lane))),
4779                            (SubReg_i8_lane imm:$lane)))>;
4780 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4781           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4782                                     (DSubReg_i16_reg imm:$lane))),
4783                             (SubReg_i16_lane imm:$lane)))>;
4784 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4785           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4786                                     (DSubReg_i32_reg imm:$lane))),
4787                             (SubReg_i32_lane imm:$lane)))>;
4788 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4789           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4790                                    (DSubReg_i32_reg imm:$lane))),
4791                            (SubReg_i32_lane imm:$lane)))>;
4792
4793 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4794                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4795 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4796                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4797
4798 //   VMOVN    : Vector Narrowing Move
4799 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4800                          "vmovn", "i", trunc>;
4801 //   VQMOVN   : Vector Saturating Narrowing Move
4802 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4803                             "vqmovn", "s", int_arm_neon_vqmovns>;
4804 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4805                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4806 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4807                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4808 //   VMOVL    : Vector Lengthening Move
4809 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4810 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4811
4812 // Vector Conversions.
4813
4814 //   VCVT     : Vector Convert Between Floating-Point and Integers
4815 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4816                      v2i32, v2f32, fp_to_sint>;
4817 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4818                      v2i32, v2f32, fp_to_uint>;
4819 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4820                      v2f32, v2i32, sint_to_fp>;
4821 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4822                      v2f32, v2i32, uint_to_fp>;
4823
4824 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4825                      v4i32, v4f32, fp_to_sint>;
4826 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4827                      v4i32, v4f32, fp_to_uint>;
4828 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4829                      v4f32, v4i32, sint_to_fp>;
4830 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4831                      v4f32, v4i32, uint_to_fp>;
4832
4833 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4834 let DecoderMethod = "DecodeVCVTD" in {
4835 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4836                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4837 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4838                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4839 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4840                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4841 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4842                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4843 }
4844
4845 let DecoderMethod = "DecodeVCVTQ" in {
4846 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4847                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4848 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4849                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4850 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4851                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4852 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4853                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4854 }
4855
4856 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4857 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4858                         IIC_VUNAQ, "vcvt", "f16.f32",
4859                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4860                 Requires<[HasNEON, HasFP16]>;
4861 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4862                         IIC_VUNAQ, "vcvt", "f32.f16",
4863                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4864                 Requires<[HasNEON, HasFP16]>;
4865
4866 // Vector Reverse.
4867
4868 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4869
4870 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4871   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4872         (ins DPR:$Vm), IIC_VMOVD,
4873         OpcodeStr, Dt, "$Vd, $Vm", "",
4874         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4875 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4876   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4877         (ins QPR:$Vm), IIC_VMOVQ,
4878         OpcodeStr, Dt, "$Vd, $Vm", "",
4879         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4880
4881 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4882 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4883 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4884 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4885
4886 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4887 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4888 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4889 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4890
4891 //   VREV32   : Vector Reverse elements within 32-bit words
4892
4893 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4894   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4895         (ins DPR:$Vm), IIC_VMOVD,
4896         OpcodeStr, Dt, "$Vd, $Vm", "",
4897         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4898 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4899   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4900         (ins QPR:$Vm), IIC_VMOVQ,
4901         OpcodeStr, Dt, "$Vd, $Vm", "",
4902         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4903
4904 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4905 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4906
4907 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4908 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4909
4910 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4911
4912 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4913   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4914         (ins DPR:$Vm), IIC_VMOVD,
4915         OpcodeStr, Dt, "$Vd, $Vm", "",
4916         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4917 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4918   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4919         (ins QPR:$Vm), IIC_VMOVQ,
4920         OpcodeStr, Dt, "$Vd, $Vm", "",
4921         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4922
4923 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4924 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4925
4926 // Other Vector Shuffles.
4927
4928 //  Aligned extractions: really just dropping registers
4929
4930 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4931       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4932              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4933
4934 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4935
4936 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4937
4938 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4939
4940 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4941
4942 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4943
4944
4945 //   VEXT     : Vector Extract
4946
4947 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4948   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4949         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4950         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4951         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4952                                       (Ty DPR:$Vm), imm:$index)))]> {
4953   bits<4> index;
4954   let Inst{11-8} = index{3-0};
4955 }
4956
4957 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4958   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4959         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4960         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4961         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4962                                       (Ty QPR:$Vm), imm:$index)))]> {
4963   bits<4> index;
4964   let Inst{11-8} = index{3-0};
4965 }
4966
4967 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4968   let Inst{11-8} = index{3-0};
4969 }
4970 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4971   let Inst{11-9} = index{2-0};
4972   let Inst{8}    = 0b0;
4973 }
4974 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4975   let Inst{11-10} = index{1-0};
4976   let Inst{9-8}    = 0b00;
4977 }
4978 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4979                            (v2f32 DPR:$Vm),
4980                            (i32 imm:$index))),
4981           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
4982
4983 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4984   let Inst{11-8} = index{3-0};
4985 }
4986 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4987   let Inst{11-9} = index{2-0};
4988   let Inst{8}    = 0b0;
4989 }
4990 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4991   let Inst{11-10} = index{1-0};
4992   let Inst{9-8}    = 0b00;
4993 }
4994 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
4995                            (v4f32 QPR:$Vm),
4996                            (i32 imm:$index))),
4997           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
4998
4999 //   VTRN     : Vector Transpose
5000
5001 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5002 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5003 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5004
5005 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5006 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5007 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5008
5009 //   VUZP     : Vector Unzip (Deinterleave)
5010
5011 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5012 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5013 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5014
5015 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5016 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5017 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5018
5019 //   VZIP     : Vector Zip (Interleave)
5020
5021 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5022 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5023 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5024
5025 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5026 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5027 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5028
5029 // Vector Table Lookup and Table Extension.
5030
5031 //   VTBL     : Vector Table Lookup
5032 let DecoderMethod = "DecodeTBLInstruction" in {
5033 def  VTBL1
5034   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5035         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5036         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5037         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5038 let hasExtraSrcRegAllocReq = 1 in {
5039 def  VTBL2
5040   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5041         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5042         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5043 def  VTBL3
5044   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5045         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5046         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5047 def  VTBL4
5048   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5049         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5050         NVTBLFrm, IIC_VTB4,
5051         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5052 } // hasExtraSrcRegAllocReq = 1
5053
5054 def  VTBL2Pseudo
5055   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5056 def  VTBL3Pseudo
5057   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5058 def  VTBL4Pseudo
5059   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5060
5061 //   VTBX     : Vector Table Extension
5062 def  VTBX1
5063   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5064         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5065         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5066         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5067                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5068 let hasExtraSrcRegAllocReq = 1 in {
5069 def  VTBX2
5070   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5071         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5072         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5073 def  VTBX3
5074   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5075         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5076         NVTBLFrm, IIC_VTBX3,
5077         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5078         "$orig = $Vd", []>;
5079 def  VTBX4
5080   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5081         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5082         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5083         "$orig = $Vd", []>;
5084 } // hasExtraSrcRegAllocReq = 1
5085
5086 def  VTBX2Pseudo
5087   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5088                 IIC_VTBX2, "$orig = $dst", []>;
5089 def  VTBX3Pseudo
5090   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5091                 IIC_VTBX3, "$orig = $dst", []>;
5092 def  VTBX4Pseudo
5093   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5094                 IIC_VTBX4, "$orig = $dst", []>;
5095 } // DecoderMethod = "DecodeTBLInstruction"
5096
5097 //===----------------------------------------------------------------------===//
5098 // NEON instructions for single-precision FP math
5099 //===----------------------------------------------------------------------===//
5100
5101 class N2VSPat<SDNode OpNode, NeonI Inst>
5102   : NEONFPPat<(f32 (OpNode SPR:$a)),
5103               (EXTRACT_SUBREG
5104                (v2f32 (COPY_TO_REGCLASS (Inst
5105                 (INSERT_SUBREG
5106                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5107                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5108
5109 class N3VSPat<SDNode OpNode, NeonI Inst>
5110   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5111               (EXTRACT_SUBREG
5112                (v2f32 (COPY_TO_REGCLASS (Inst
5113                 (INSERT_SUBREG
5114                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5115                  SPR:$a, ssub_0),
5116                 (INSERT_SUBREG
5117                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5118                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5119
5120 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5121   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5122               (EXTRACT_SUBREG
5123                (v2f32 (COPY_TO_REGCLASS (Inst
5124                 (INSERT_SUBREG
5125                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5126                  SPR:$acc, ssub_0),
5127                 (INSERT_SUBREG
5128                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5129                  SPR:$a, ssub_0),
5130                 (INSERT_SUBREG
5131                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5132                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5133
5134 def : N3VSPat<fadd, VADDfd>;
5135 def : N3VSPat<fsub, VSUBfd>;
5136 def : N3VSPat<fmul, VMULfd>;
5137 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5138       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5139 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5140       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5141 def : N2VSPat<fabs, VABSfd>;
5142 def : N2VSPat<fneg, VNEGfd>;
5143 def : N3VSPat<NEONfmax, VMAXfd>;
5144 def : N3VSPat<NEONfmin, VMINfd>;
5145 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5146 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5147 def : N2VSPat<arm_sitof, VCVTs2fd>;
5148 def : N2VSPat<arm_uitof, VCVTu2fd>;
5149
5150 //===----------------------------------------------------------------------===//
5151 // Non-Instruction Patterns
5152 //===----------------------------------------------------------------------===//
5153
5154 // bit_convert
5155 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5156 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5157 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5158 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5159 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5160 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5161 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5162 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5163 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5164 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5165 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5166 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5167 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5168 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5169 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5170 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5171 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5172 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5173 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5174 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5175 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5176 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5177 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5178 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5179 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5180 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5181 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5182 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5183 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5184 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5185
5186 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5187 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5188 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5189 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5190 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5191 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5192 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5193 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5194 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5195 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5196 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5197 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5198 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5199 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5200 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5201 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5202 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5203 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5204 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5205 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5206 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5207 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5208 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5209 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5210 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5211 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5212 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5213 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5214 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5215 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5216
5217
5218 //===----------------------------------------------------------------------===//
5219 // Assembler aliases
5220 //
5221
5222 // VAND/VEOR/VORR accept but do not require a type suffix.
5223 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5224                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5225 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5226                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5227 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5228                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5229 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5230                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5231 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5232                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5233 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5234                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5235
5236 // VLD1 requires a size suffix, but also accepts type specific variants.
5237 // Load one D register.
5238 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5239                           (VLD1d8 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5240 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5241                           (VLD1d16 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5242 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5243                           (VLD1d32 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5244 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5245                           (VLD1d64 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5246 //        with writeback, fixed stride
5247 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5248           (VLD1d8wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5249 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5250           (VLD1d16wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5251 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5252           (VLD1d32wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5253 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5254           (VLD1d64wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5255 //        with writeback, register stride
5256 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5257           (VLD1d8wb_register  VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5258                               rGPR:$Rm, pred:$p)>;
5259 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5260           (VLD1d16wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5261                               rGPR:$Rm, pred:$p)>;
5262 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5263           (VLD1d32wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5264                               rGPR:$Rm, pred:$p)>;
5265 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5266           (VLD1d64wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5267                               rGPR:$Rm, pred:$p)>;
5268
5269 // Load two D registers.
5270 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5271                           (VLD1q8 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5272 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5273                           (VLD1q16 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5274 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5275                           (VLD1q32 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5276 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5277                           (VLD1q64 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5278 //        with writeback, fixed stride
5279 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5280           (VLD1q8wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5281 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5282           (VLD1q16wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5283 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5284           (VLD1q32wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5285 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5286           (VLD1q64wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5287 //        with writeback, register stride
5288 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5289           (VLD1q8wb_register  VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5290                               rGPR:$Rm, pred:$p)>;
5291 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5292           (VLD1q16wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5293                               rGPR:$Rm, pred:$p)>;
5294 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5295           (VLD1q32wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5296                               rGPR:$Rm, pred:$p)>;
5297 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5298           (VLD1q64wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5299                               rGPR:$Rm, pred:$p)>;
5300
5301 // Load three D registers.
5302 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5303                           (VLD1d8T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5304 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5305                           (VLD1d16T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5306 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5307                           (VLD1d32T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5308 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5309                           (VLD1d64T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5310 //        with writeback, fixed stride
5311 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5312                           (VLD1d8Twb_fixed VecListThreeD:$Vd, zero_reg,
5313                                            addrmode6:$Rn, pred:$p)>;
5314 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5315                           (VLD1d16Twb_fixed VecListThreeD:$Vd, zero_reg,
5316                                             addrmode6:$Rn, pred:$p)>;
5317 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5318                           (VLD1d32Twb_fixed VecListThreeD:$Vd, zero_reg,
5319                                             addrmode6:$Rn, pred:$p)>;
5320 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5321                           (VLD1d64Twb_fixed VecListThreeD:$Vd, zero_reg,
5322                                             addrmode6:$Rn, pred:$p)>;
5323 //        with writeback, register stride
5324 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5325                         (VLD1d8Twb_register VecListThreeD:$Vd, zero_reg,
5326                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5327 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5328                         (VLD1d16Twb_register VecListThreeD:$Vd, zero_reg,
5329                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5330 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5331                         (VLD1d32Twb_register VecListThreeD:$Vd, zero_reg,
5332                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5333 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5334                         (VLD1d64Twb_register VecListThreeD:$Vd, zero_reg,
5335                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5336
5337
5338 // Load four D registers.
5339 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5340                           (VLD1d8Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5341 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5342                           (VLD1d16Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5343 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5344                           (VLD1d32Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5345 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5346                           (VLD1d64Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5347 //        with writeback, fixed stride
5348 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5349                           (VLD1d8Qwb_fixed VecListFourD:$Vd, zero_reg,
5350                                            addrmode6:$Rn, pred:$p)>;
5351 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5352                           (VLD1d16Qwb_fixed VecListFourD:$Vd, zero_reg,
5353                                             addrmode6:$Rn, pred:$p)>;
5354 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5355                           (VLD1d32Qwb_fixed VecListFourD:$Vd, zero_reg,
5356                                             addrmode6:$Rn, pred:$p)>;
5357 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5358                           (VLD1d64Qwb_fixed VecListFourD:$Vd, zero_reg,
5359                                             addrmode6:$Rn, pred:$p)>;
5360 //        with writeback, register stride
5361 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5362                        (VLD1d8Qwb_register VecListFourD:$Vd, zero_reg,
5363                                            addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5364 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5365                        (VLD1d16Qwb_register VecListFourD:$Vd, zero_reg,
5366                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5367 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5368                        (VLD1d32Qwb_register VecListFourD:$Vd, zero_reg,
5369                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5370 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5371                        (VLD1d64Qwb_register VecListFourD:$Vd, zero_reg,
5372                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5373
5374 // VST1 requires a size suffix, but also accepts type specific variants.
5375 // Store one D register.
5376 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5377                           (VST1d8 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5378 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5379                           (VST1d16 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5380 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5381                           (VST1d32 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5382 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5383                           (VST1d64 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5384 //        with writeback, fixed stride
5385 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5386           (VST1d8wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5387 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5388           (VST1d16wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5389 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5390           (VST1d32wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5391 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5392           (VST1d64wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5393 //        with writeback, register stride
5394 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5395           (VST1d8wb_register  zero_reg, addrmode6:$Rn, rGPR:$Rm,
5396                               VecListOneD:$Vd, pred:$p)>;
5397 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5398           (VST1d16wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5399                               VecListOneD:$Vd, pred:$p)>;
5400 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5401           (VST1d32wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5402                               VecListOneD:$Vd, pred:$p)>;
5403 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5404           (VST1d64wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5405                               VecListOneD:$Vd, pred:$p)>;
5406
5407 // Store two D registers.
5408 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5409                           (VST1q8 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5410 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5411                           (VST1q16 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5412 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5413                           (VST1q32 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5414 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5415                           (VST1q64 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5416 //        with writeback, fixed stride
5417 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5418           (VST1q8wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5419 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5420           (VST1q16wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5421 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5422           (VST1q32wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5423 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5424           (VST1q64wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5425 //        with writeback, register stride
5426 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5427           (VST1q8wb_register  zero_reg, addrmode6:$Rn,
5428                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5429 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5430           (VST1q16wb_register zero_reg, addrmode6:$Rn,
5431                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5432 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5433           (VST1q32wb_register zero_reg, addrmode6:$Rn,
5434                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5435 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5436           (VST1q64wb_register zero_reg, addrmode6:$Rn,
5437                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5438
5439 // FIXME: The three and four register VST1 instructions haven't been moved
5440 // to the VecList* encoding yet, so we can't do assembly parsing support
5441 // for them. Uncomment these when that happens.
5442 // Load three D registers.
5443 //defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5444 //                          (VST1d8T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5445 //defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5446 //                          (VST1d16T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5447 //defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5448 //                          (VST1d32T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5449 //defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5450 //                          (VST1d64T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5451
5452 // Load four D registers.
5453 //defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5454 //                          (VST1d8Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5455 //defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5456 //                          (VST1d16Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5457 //defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5458 //                          (VST1d32Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5459 //defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5460 //                          (VST1d64Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5461
5462
5463 // VTRN instructions data type suffix aliases for more-specific types.
5464 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Dd, $Dm",
5465                           (VTRNd8 DPR:$Dd, DPR:$Dm, pred:$p)>;
5466 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5467                           (VTRNd16 DPR:$Dd, DPR:$Dm, pred:$p)>;
5468 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5469                           (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5470
5471 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Qd, $Qm",
5472                           (VTRNq8 QPR:$Qd, QPR:$Qm, pred:$p)>;
5473 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5474                           (VTRNq16 QPR:$Qd, QPR:$Qm, pred:$p)>;
5475 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5476                           (VTRNq32 QPR:$Qd, QPR:$Qm, pred:$p)>;