lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  43 def nImmSplatI64 : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmSplatI64AsmOperand;
  46 }
  47
  48 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  49 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  50 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  51 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  52   return ((uint64_t)Imm) < 8;
  53 }]> {
  54   let ParserMatchClass = VectorIndex8Operand;
  55   let PrintMethod = "printVectorIndex";
  56   let MIOperandInfo = (ops i32imm);
  57 }
  58 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  59   return ((uint64_t)Imm) < 4;
  60 }]> {
  61   let ParserMatchClass = VectorIndex16Operand;
  62   let PrintMethod = "printVectorIndex";
  63   let MIOperandInfo = (ops i32imm);
  64 }
  65 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  66   return ((uint64_t)Imm) < 2;
  67 }]> {
  68   let ParserMatchClass = VectorIndex32Operand;
  69   let PrintMethod = "printVectorIndex";
  70   let MIOperandInfo = (ops i32imm);
  71 }
  72
  73 def VecListOneDAsmOperand : AsmOperandClass {
  74   let Name = "VecListOneD";
  75   let ParserMethod = "parseVectorList";
  76 }
  77 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  78   let ParserMatchClass = VecListOneDAsmOperand;
  79 }
  80 // Register list of two sequential D registers.
  81 def VecListTwoDAsmOperand : AsmOperandClass {
  82   let Name = "VecListTwoD";
  83   let ParserMethod = "parseVectorList";
  84 }
  85 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  86   let ParserMatchClass = VecListTwoDAsmOperand;
  87 }
  88 // Register list of three sequential D registers.
  89 def VecListThreeDAsmOperand : AsmOperandClass {
  90   let Name = "VecListThreeD";
  91   let ParserMethod = "parseVectorList";
  92 }
  93 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
  94   let ParserMatchClass = VecListThreeDAsmOperand;
  95 }
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON-specific DAG Nodes.
  99 //===----------------------------------------------------------------------===//
 100
 101 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 102 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 103
 104 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 105 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 106 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 107 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 108 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 109 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 110 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 111 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 112 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 113 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 114 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 115
 116 // Types for vector shift by immediates.  The "SHX" version is for long and
 117 // narrow operations where the source and destination vectors have different
 118 // types.  The "SHINS" version is for shift and insert operations.
 119 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 120                                          SDTCisVT<2, i32>]>;
 121 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 122                                          SDTCisVT<2, i32>]>;
 123 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 124                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 125
 126 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 127 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 128 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 129 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 130 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 131 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 132 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 133
 134 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 135 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 136 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 137
 138 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 139 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 140 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 141 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 142 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 143 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 144
 145 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 146 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 147 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 148
 149 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 150 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 151
 152 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 153                                          SDTCisVT<2, i32>]>;
 154 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 155 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 156
 157 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 158 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 159 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 160
 161 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 162                                            SDTCisVT<2, i32>]>;
 163 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 164 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 165
 166 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 167                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 168                                                 SDTCisSameAs<0, 1>,
 169                                                 SDTCisSameAs<0, 2>,
 170                                                 SDTCisSameAs<0, 3>]>>;
 171
 172 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 173
 174 // VDUPLANE can produce a quad-register result from a double-register source,
 175 // so the result is not constrained to match the source.
 176 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 177                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 178                                                 SDTCisVT<2, i32>]>>;
 179
 180 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 181                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 182 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 183
 184 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 185 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 186 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 187 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 188
 189 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 190                                          SDTCisSameAs<0, 2>,
 191                                          SDTCisSameAs<0, 3>]>;
 192 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 193 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 194 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 195
 196 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 197                                          SDTCisSameAs<1, 2>]>;
 198 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 199 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 200
 201 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 202                                          SDTCisSameAs<0, 2>]>;
 203 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 204 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 205
 206 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 207   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 208   unsigned EltBits = 0;
 209   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 210   return (EltBits == 32 && EltVal == 0);
 211 }]>;
 212
 213 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 214   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 215   unsigned EltBits = 0;
 216   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 217   return (EltBits == 8 && EltVal == 0xff);
 218 }]>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // NEON load / store instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // Use VLDM to load a Q register as a D register pair.
 225 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 226 def VLDMQIA
 227   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 228                     IIC_fpLoad_m, "",
 229                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 230
 231 // Use VSTM to store a Q register as a D register pair.
 232 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 233 def VSTMQIA
 234   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 235                     IIC_fpStore_m, "",
 236                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 237
 238 // Classes for VLD* pseudo-instructions with multi-register operands.
 239 // These are expanded to real instructions after register allocation.
 240 class VLDQPseudo<InstrItinClass itin>
 241   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 242 class VLDQWBPseudo<InstrItinClass itin>
 243   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 244                 (ins addrmode6:$addr, am6offset:$offset), itin,
 245                 "$addr.addr = $wb">;
 246 class VLDQQPseudo<InstrItinClass itin>
 247   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 248 class VLDQQWBPseudo<InstrItinClass itin>
 249   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 250                 (ins addrmode6:$addr, am6offset:$offset), itin,
 251                 "$addr.addr = $wb">;
 252 class VLDQQQQPseudo<InstrItinClass itin>
 253   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 254                 "$src = $dst">;
 255 class VLDQQQQWBPseudo<InstrItinClass itin>
 256   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 257                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 258                 "$addr.addr = $wb, $src = $dst">;
 259
 260 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 261
 262 //   VLD1     : Vector Load (multiple single elements)
 263 class VLD1D<bits<4> op7_4, string Dt>
 264   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 265           (ins addrmode6:$Rn), IIC_VLD1,
 266           "vld1", Dt, "$Vd, $Rn", "", []> {
 267   let Rm = 0b1111;
 268   let Inst{4} = Rn{4};
 269   let DecoderMethod = "DecodeVLDInstruction";
 270 }
 271 class VLD1Q<bits<4> op7_4, string Dt>
 272   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 273           (ins addrmode6:$Rn), IIC_VLD1x2,
 274           "vld1", Dt, "$Vd, $Rn", "", []> {
 275   let Rm = 0b1111;
 276   let Inst{5-4} = Rn{5-4};
 277   let DecoderMethod = "DecodeVLDInstruction";
 278 }
 279
 280 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 281 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 282 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 283 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 284
 285 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 286 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 287 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 288 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 289
 290 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 291 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 292 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 293 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 294
 295 // ...with address register writeback:
 296 class VLD1DWB<bits<4> op7_4, string Dt>
 297   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 298           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 299           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 300           "$Rn.addr = $wb", []> {
 301   let Inst{4} = Rn{4};
 302   let DecoderMethod = "DecodeVLDInstruction";
 303 }
 304 class VLD1QWB<bits<4> op7_4, string Dt>
 305   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 306           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 307           "vld1", Dt, "$Vd, $Rn$Rm",
 308           "$Rn.addr = $wb", []> {
 309   let Inst{5-4} = Rn{5-4};
 310   let DecoderMethod = "DecodeVLDInstruction";
 311 }
 312
 313 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 314 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 315 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 316 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 317
 318 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 319 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 320 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 321 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 322
 323 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 324 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 325 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 326 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 327
 328 // ...with 3 registers
 329 class VLD1D3<bits<4> op7_4, string Dt>
 330   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 331           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 332           "$Vd, $Rn", "", []> {
 333   let Rm = 0b1111;
 334   let Inst{4} = Rn{4};
 335   let DecoderMethod = "DecodeVLDInstruction";
 336 }
 337 class VLD1D3WB<bits<4> op7_4, string Dt>
 338   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 339           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 340           "$Vd, $Rn$Rm", "$Rn.addr = $wb", []> {
 341   let Inst{4} = Rn{4};
 342   let DecoderMethod = "DecodeVLDInstruction";
 343 }
 344
 345 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 346 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 347 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 348 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 349
 350 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 351 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 352 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 353 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 354
 355 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 356 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 357
 358 // ...with 4 registers
 359 class VLD1D4<bits<4> op7_4, string Dt>
 360   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 361           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 362           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 363   let Rm = 0b1111;
 364   let Inst{5-4} = Rn{5-4};
 365   let DecoderMethod = "DecodeVLDInstruction";
 366 }
 367 class VLD1D4WB<bits<4> op7_4, string Dt>
 368   : NLdSt<0,0b10,0b0010,op7_4,
 369           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 370           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x4u, "vld1", Dt,
 371           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 372           []> {
 373   let Inst{5-4} = Rn{5-4};
 374   let DecoderMethod = "DecodeVLDInstruction";
 375 }
 376
 377 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 378 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 379 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 380 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 381
 382 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 383 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 384 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 385 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 386
 387 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 388 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 389
 390 //   VLD2     : Vector Load (multiple 2-element structures)
 391 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 392   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 393           (ins addrmode6:$Rn), IIC_VLD2,
 394           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 395   let Rm = 0b1111;
 396   let Inst{5-4} = Rn{5-4};
 397   let DecoderMethod = "DecodeVLDInstruction";
 398 }
 399 class VLD2Q<bits<4> op7_4, string Dt>
 400   : NLdSt<0, 0b10, 0b0011, op7_4,
 401           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 402           (ins addrmode6:$Rn), IIC_VLD2x2,
 403           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 404   let Rm = 0b1111;
 405   let Inst{5-4} = Rn{5-4};
 406   let DecoderMethod = "DecodeVLDInstruction";
 407 }
 408
 409 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 410 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 411 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 412
 413 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 414 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 415 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 416
 417 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 418 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 419 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 420
 421 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 422 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 423 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 424
 425 // ...with address register writeback:
 426 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 427   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 428           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 429           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 430           "$Rn.addr = $wb", []> {
 431   let Inst{5-4} = Rn{5-4};
 432   let DecoderMethod = "DecodeVLDInstruction";
 433 }
 434 class VLD2QWB<bits<4> op7_4, string Dt>
 435   : NLdSt<0, 0b10, 0b0011, op7_4,
 436           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 437           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 438           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 439           "$Rn.addr = $wb", []> {
 440   let Inst{5-4} = Rn{5-4};
 441   let DecoderMethod = "DecodeVLDInstruction";
 442 }
 443
 444 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 445 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 446 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 447
 448 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 449 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 450 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 451
 452 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 453 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 454 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 455
 456 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 457 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 458 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 459
 460 // ...with double-spaced registers
 461 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 462 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 463 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 464 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 465 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 466 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 467
 468 //   VLD3     : Vector Load (multiple 3-element structures)
 469 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 470   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 471           (ins addrmode6:$Rn), IIC_VLD3,
 472           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 473   let Rm = 0b1111;
 474   let Inst{4} = Rn{4};
 475   let DecoderMethod = "DecodeVLDInstruction";
 476 }
 477
 478 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 479 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 480 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 481
 482 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 483 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 484 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 485
 486 // ...with address register writeback:
 487 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 488   : NLdSt<0, 0b10, op11_8, op7_4,
 489           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 490           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 491           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 492           "$Rn.addr = $wb", []> {
 493   let Inst{4} = Rn{4};
 494   let DecoderMethod = "DecodeVLDInstruction";
 495 }
 496
 497 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 498 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 499 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 500
 501 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 502 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 503 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 504
 505 // ...with double-spaced registers:
 506 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 507 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 508 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 509 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 510 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 511 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 512
 513 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 514 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 515 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 516
 517 // ...alternate versions to be allocated odd register numbers:
 518 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 519 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 520 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 521
 522 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 523 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 524 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 525
 526 //   VLD4     : Vector Load (multiple 4-element structures)
 527 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 528   : NLdSt<0, 0b10, op11_8, op7_4,
 529           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 530           (ins addrmode6:$Rn), IIC_VLD4,
 531           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 532   let Rm = 0b1111;
 533   let Inst{5-4} = Rn{5-4};
 534   let DecoderMethod = "DecodeVLDInstruction";
 535 }
 536
 537 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 538 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 539 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 540
 541 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 542 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 543 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 544
 545 // ...with address register writeback:
 546 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 547   : NLdSt<0, 0b10, op11_8, op7_4,
 548           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 549           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 550           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 551           "$Rn.addr = $wb", []> {
 552   let Inst{5-4} = Rn{5-4};
 553   let DecoderMethod = "DecodeVLDInstruction";
 554 }
 555
 556 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 557 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 558 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 559
 560 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 561 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 562 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 563
 564 // ...with double-spaced registers:
 565 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 566 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 567 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 568 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 569 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 570 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 571
 572 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 573 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 574 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 575
 576 // ...alternate versions to be allocated odd register numbers:
 577 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 578 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 579 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 580
 581 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 582 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 583 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 584
 585 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 586
 587 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 588 // These are expanded to real instructions after register allocation.
 589 class VLDQLNPseudo<InstrItinClass itin>
 590   : PseudoNLdSt<(outs QPR:$dst),
 591                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 592                 itin, "$src = $dst">;
 593 class VLDQLNWBPseudo<InstrItinClass itin>
 594   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 595                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 596                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 597 class VLDQQLNPseudo<InstrItinClass itin>
 598   : PseudoNLdSt<(outs QQPR:$dst),
 599                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 600                 itin, "$src = $dst">;
 601 class VLDQQLNWBPseudo<InstrItinClass itin>
 602   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 603                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 604                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 605 class VLDQQQQLNPseudo<InstrItinClass itin>
 606   : PseudoNLdSt<(outs QQQQPR:$dst),
 607                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 608                 itin, "$src = $dst">;
 609 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 610   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 611                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 612                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 613
 614 //   VLD1LN   : Vector Load (single element to one lane)
 615 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 616              PatFrag LoadOp>
 617   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 618           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 619           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 620           "$src = $Vd",
 621           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 622                                          (i32 (LoadOp addrmode6:$Rn)),
 623                                          imm:$lane))]> {
 624   let Rm = 0b1111;
 625   let DecoderMethod = "DecodeVLD1LN";
 626 }
 627 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 628              PatFrag LoadOp>
 629   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 630           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 631           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 632           "$src = $Vd",
 633           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 634                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 635                                          imm:$lane))]> {
 636   let Rm = 0b1111;
 637   let DecoderMethod = "DecodeVLD1LN";
 638 }
 639 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 640   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 641                                                (i32 (LoadOp addrmode6:$addr)),
 642                                                imm:$lane))];
 643 }
 644
 645 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 646   let Inst{7-5} = lane{2-0};
 647 }
 648 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 649   let Inst{7-6} = lane{1-0};
 650   let Inst{4}   = Rn{4};
 651 }
 652 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 653   let Inst{7} = lane{0};
 654   let Inst{5} = Rn{4};
 655   let Inst{4} = Rn{4};
 656 }
 657
 658 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 659 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 660 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 661
 662 def : Pat<(vector_insert (v2f32 DPR:$src),
 663                          (f32 (load addrmode6:$addr)), imm:$lane),
 664           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 665 def : Pat<(vector_insert (v4f32 QPR:$src),
 666                          (f32 (load addrmode6:$addr)), imm:$lane),
 667           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 668
 669 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 670
 671 // ...with address register writeback:
 672 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 673   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 674           (ins addrmode6:$Rn, am6offset:$Rm,
 675            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 676           "\\{$Vd[$lane]\\}, $Rn$Rm",
 677           "$src = $Vd, $Rn.addr = $wb", []> {
 678   let DecoderMethod = "DecodeVLD1LN";
 679 }
 680
 681 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 682   let Inst{7-5} = lane{2-0};
 683 }
 684 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 685   let Inst{7-6} = lane{1-0};
 686   let Inst{4}   = Rn{4};
 687 }
 688 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 689   let Inst{7} = lane{0};
 690   let Inst{5} = Rn{4};
 691   let Inst{4} = Rn{4};
 692 }
 693
 694 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 695 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 696 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 697
 698 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 699 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 700   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 701           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 702           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 703           "$src1 = $Vd, $src2 = $dst2", []> {
 704   let Rm = 0b1111;
 705   let Inst{4}   = Rn{4};
 706   let DecoderMethod = "DecodeVLD2LN";
 707 }
 708
 709 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 710   let Inst{7-5} = lane{2-0};
 711 }
 712 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 713   let Inst{7-6} = lane{1-0};
 714 }
 715 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 716   let Inst{7} = lane{0};
 717 }
 718
 719 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 720 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 721 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 722
 723 // ...with double-spaced registers:
 724 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 725   let Inst{7-6} = lane{1-0};
 726 }
 727 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 728   let Inst{7} = lane{0};
 729 }
 730
 731 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 732 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 733
 734 // ...with address register writeback:
 735 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 736   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 737           (ins addrmode6:$Rn, am6offset:$Rm,
 738            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 739           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 740           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 741   let Inst{4}   = Rn{4};
 742   let DecoderMethod = "DecodeVLD2LN";
 743 }
 744
 745 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 746   let Inst{7-5} = lane{2-0};
 747 }
 748 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 749   let Inst{7-6} = lane{1-0};
 750 }
 751 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 752   let Inst{7} = lane{0};
 753 }
 754
 755 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 756 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 757 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 758
 759 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 760   let Inst{7-6} = lane{1-0};
 761 }
 762 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 763   let Inst{7} = lane{0};
 764 }
 765
 766 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 767 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 768
 769 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 770 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 771   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 772           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 773           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 774           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 775           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 776   let Rm = 0b1111;
 777   let DecoderMethod = "DecodeVLD3LN";
 778 }
 779
 780 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 781   let Inst{7-5} = lane{2-0};
 782 }
 783 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 784   let Inst{7-6} = lane{1-0};
 785 }
 786 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 787   let Inst{7}   = lane{0};
 788 }
 789
 790 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 791 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 792 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 793
 794 // ...with double-spaced registers:
 795 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 796   let Inst{7-6} = lane{1-0};
 797 }
 798 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 799   let Inst{7}   = lane{0};
 800 }
 801
 802 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 803 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 804
 805 // ...with address register writeback:
 806 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 807   : NLdStLn<1, 0b10, op11_8, op7_4,
 808           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 809           (ins addrmode6:$Rn, am6offset:$Rm,
 810            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 811           IIC_VLD3lnu, "vld3", Dt,
 812           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 813           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 814           []> {
 815   let DecoderMethod = "DecodeVLD3LN";
 816 }
 817
 818 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 819   let Inst{7-5} = lane{2-0};
 820 }
 821 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 822   let Inst{7-6} = lane{1-0};
 823 }
 824 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 825   let Inst{7}   = lane{0};
 826 }
 827
 828 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 829 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 830 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 831
 832 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 833   let Inst{7-6} = lane{1-0};
 834 }
 835 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 836   let Inst{7}   = lane{0};
 837 }
 838
 839 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 840 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 841
 842 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 843 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 844   : NLdStLn<1, 0b10, op11_8, op7_4,
 845           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 846           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 847           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 848           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 849           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 850   let Rm = 0b1111;
 851   let Inst{4}   = Rn{4};
 852   let DecoderMethod = "DecodeVLD4LN";
 853 }
 854
 855 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 856   let Inst{7-5} = lane{2-0};
 857 }
 858 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 859   let Inst{7-6} = lane{1-0};
 860 }
 861 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 862   let Inst{7}   = lane{0};
 863   let Inst{5} = Rn{5};
 864 }
 865
 866 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 867 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 868 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 869
 870 // ...with double-spaced registers:
 871 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 872   let Inst{7-6} = lane{1-0};
 873 }
 874 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 875   let Inst{7}   = lane{0};
 876   let Inst{5} = Rn{5};
 877 }
 878
 879 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 880 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 881
 882 // ...with address register writeback:
 883 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 884   : NLdStLn<1, 0b10, op11_8, op7_4,
 885           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 886           (ins addrmode6:$Rn, am6offset:$Rm,
 887            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 888           IIC_VLD4lnu, "vld4", Dt,
 889 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 890 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 891           []> {
 892   let Inst{4}   = Rn{4};
 893   let DecoderMethod = "DecodeVLD4LN"  ;
 894 }
 895
 896 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 897   let Inst{7-5} = lane{2-0};
 898 }
 899 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 900   let Inst{7-6} = lane{1-0};
 901 }
 902 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 903   let Inst{7}   = lane{0};
 904   let Inst{5} = Rn{5};
 905 }
 906
 907 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 908 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 909 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 910
 911 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 912   let Inst{7-6} = lane{1-0};
 913 }
 914 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 915   let Inst{7}   = lane{0};
 916   let Inst{5} = Rn{5};
 917 }
 918
 919 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 920 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 921
 922 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 923
 924 //   VLD1DUP  : Vector Load (single element to all lanes)
 925 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 926   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 927           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 928           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 929   let Rm = 0b1111;
 930   let Inst{4} = Rn{4};
 931   let DecoderMethod = "DecodeVLD1DupInstruction";
 932 }
 933 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 934   let Pattern = [(set QPR:$dst,
 935                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 936 }
 937
 938 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 939 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 940 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 941
 942 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 943 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 944 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 945
 946 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 947           (VLD1DUPd32 addrmode6:$addr)>;
 948 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 949           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 950
 951 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 952
 953 class VLD1QDUP<bits<4> op7_4, string Dt>
 954   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 955           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 956           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 957   let Rm = 0b1111;
 958   let Inst{4} = Rn{4};
 959   let DecoderMethod = "DecodeVLD1DupInstruction";
 960 }
 961
 962 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 963 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 964 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 965
 966 // ...with address register writeback:
 967 class VLD1DUPWB<bits<4> op7_4, string Dt>
 968   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 969           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 970           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 971   let Inst{4} = Rn{4};
 972   let DecoderMethod = "DecodeVLD1DupInstruction";
 973 }
 974 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 975   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 976           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 977           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 978   let Inst{4} = Rn{4};
 979   let DecoderMethod = "DecodeVLD1DupInstruction";
 980 }
 981
 982 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 983 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 984 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 985
 986 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 987 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 988 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 989
 990 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 991 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 992 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 993
 994 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 995 class VLD2DUP<bits<4> op7_4, string Dt>
 996   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 997           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 998           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 999   let Rm = 0b1111;
1000   let Inst{4} = Rn{4};
1001   let DecoderMethod = "DecodeVLD2DupInstruction";
1002 }
1003
1004 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1005 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1006 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1007
1008 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1009 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1010 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1011
1012 // ...with double-spaced registers (not used for codegen):
1013 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1014 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1015 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1016
1017 // ...with address register writeback:
1018 class VLD2DUPWB<bits<4> op7_4, string Dt>
1019   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1020           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1021           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1022   let Inst{4} = Rn{4};
1023   let DecoderMethod = "DecodeVLD2DupInstruction";
1024 }
1025
1026 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1027 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1028 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1029
1030 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1031 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1032 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1033
1034 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1035 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1036 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1037
1038 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1039 class VLD3DUP<bits<4> op7_4, string Dt>
1040   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1041           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1042           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1043   let Rm = 0b1111;
1044   let Inst{4} = 0;
1045   let DecoderMethod = "DecodeVLD3DupInstruction";
1046 }
1047
1048 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1049 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1050 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1051
1052 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1053 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1054 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1055
1056 // ...with double-spaced registers (not used for codegen):
1057 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1058 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1059 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1060
1061 // ...with address register writeback:
1062 class VLD3DUPWB<bits<4> op7_4, string Dt>
1063   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1064           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1065           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1066           "$Rn.addr = $wb", []> {
1067   let Inst{4} = 0;
1068   let DecoderMethod = "DecodeVLD3DupInstruction";
1069 }
1070
1071 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1072 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1073 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1074
1075 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1076 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1077 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1078
1079 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1080 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1081 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1082
1083 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1084 class VLD4DUP<bits<4> op7_4, string Dt>
1085   : NLdSt<1, 0b10, 0b1111, op7_4,
1086           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1087           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1088           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1089   let Rm = 0b1111;
1090   let Inst{4} = Rn{4};
1091   let DecoderMethod = "DecodeVLD4DupInstruction";
1092 }
1093
1094 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1095 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1096 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1097
1098 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1099 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1100 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1101
1102 // ...with double-spaced registers (not used for codegen):
1103 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1104 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1105 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1106
1107 // ...with address register writeback:
1108 class VLD4DUPWB<bits<4> op7_4, string Dt>
1109   : NLdSt<1, 0b10, 0b1111, op7_4,
1110           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1111           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1112           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1113           "$Rn.addr = $wb", []> {
1114   let Inst{4} = Rn{4};
1115   let DecoderMethod = "DecodeVLD4DupInstruction";
1116 }
1117
1118 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1119 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1120 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1121
1122 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1123 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1124 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1125
1126 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1127 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1128 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1129
1130 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1131
1132 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1133
1134 // Classes for VST* pseudo-instructions with multi-register operands.
1135 // These are expanded to real instructions after register allocation.
1136 class VSTQPseudo<InstrItinClass itin>
1137   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1138 class VSTQWBPseudo<InstrItinClass itin>
1139   : PseudoNLdSt<(outs GPR:$wb),
1140                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1141                 "$addr.addr = $wb">;
1142 class VSTQQPseudo<InstrItinClass itin>
1143   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1144 class VSTQQWBPseudo<InstrItinClass itin>
1145   : PseudoNLdSt<(outs GPR:$wb),
1146                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1147                 "$addr.addr = $wb">;
1148 class VSTQQQQPseudo<InstrItinClass itin>
1149   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1150 class VSTQQQQWBPseudo<InstrItinClass itin>
1151   : PseudoNLdSt<(outs GPR:$wb),
1152                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1153                 "$addr.addr = $wb">;
1154
1155 //   VST1     : Vector Store (multiple single elements)
1156 class VST1D<bits<4> op7_4, string Dt>
1157   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1158           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1159   let Rm = 0b1111;
1160   let Inst{4} = Rn{4};
1161   let DecoderMethod = "DecodeVSTInstruction";
1162 }
1163 class VST1Q<bits<4> op7_4, string Dt>
1164   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1165           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1166           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1167   let Rm = 0b1111;
1168   let Inst{5-4} = Rn{5-4};
1169   let DecoderMethod = "DecodeVSTInstruction";
1170 }
1171
1172 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1173 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1174 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1175 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1176
1177 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1178 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1179 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1180 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1181
1182 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1183 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1184 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1185 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1186
1187 // ...with address register writeback:
1188 class VST1DWB<bits<4> op7_4, string Dt>
1189   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1190           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1191           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1192   let Inst{4} = Rn{4};
1193   let DecoderMethod = "DecodeVSTInstruction";
1194 }
1195 class VST1QWB<bits<4> op7_4, string Dt>
1196   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1197           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1198           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1199           "$Rn.addr = $wb", []> {
1200   let Inst{5-4} = Rn{5-4};
1201   let DecoderMethod = "DecodeVSTInstruction";
1202 }
1203
1204 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1205 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1206 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1207 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1208
1209 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1210 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1211 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1212 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1213
1214 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1215 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1216 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1217 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1218
1219 // ...with 3 registers
1220 class VST1D3<bits<4> op7_4, string Dt>
1221   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1222           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1223           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1224   let Rm = 0b1111;
1225   let Inst{4} = Rn{4};
1226   let DecoderMethod = "DecodeVSTInstruction";
1227 }
1228 class VST1D3WB<bits<4> op7_4, string Dt>
1229   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1230           (ins addrmode6:$Rn, am6offset:$Rm,
1231            DPR:$Vd, DPR:$src2, DPR:$src3),
1232           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1233           "$Rn.addr = $wb", []> {
1234   let Inst{4} = Rn{4};
1235   let DecoderMethod = "DecodeVSTInstruction";
1236 }
1237
1238 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1239 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1240 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1241 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1242
1243 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1244 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1245 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1246 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1247
1248 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1249 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1250
1251 // ...with 4 registers
1252 class VST1D4<bits<4> op7_4, string Dt>
1253   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1254           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1255           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1256           []> {
1257   let Rm = 0b1111;
1258   let Inst{5-4} = Rn{5-4};
1259   let DecoderMethod = "DecodeVSTInstruction";
1260 }
1261 class VST1D4WB<bits<4> op7_4, string Dt>
1262   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1263           (ins addrmode6:$Rn, am6offset:$Rm,
1264            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1265           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1266           "$Rn.addr = $wb", []> {
1267   let Inst{5-4} = Rn{5-4};
1268   let DecoderMethod = "DecodeVSTInstruction";
1269 }
1270
1271 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1272 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1273 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1274 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1275
1276 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1277 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1278 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1279 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1280
1281 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1282 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1283
1284 //   VST2     : Vector Store (multiple 2-element structures)
1285 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1286   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1287           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1288           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1289   let Rm = 0b1111;
1290   let Inst{5-4} = Rn{5-4};
1291   let DecoderMethod = "DecodeVSTInstruction";
1292 }
1293 class VST2Q<bits<4> op7_4, string Dt>
1294   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1295           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1296           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1297           "", []> {
1298   let Rm = 0b1111;
1299   let Inst{5-4} = Rn{5-4};
1300   let DecoderMethod = "DecodeVSTInstruction";
1301 }
1302
1303 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1304 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1305 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1306
1307 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1308 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1309 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1310
1311 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1312 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1313 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1314
1315 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1316 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1317 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1318
1319 // ...with address register writeback:
1320 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1321   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1322           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1323           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1324           "$Rn.addr = $wb", []> {
1325   let Inst{5-4} = Rn{5-4};
1326   let DecoderMethod = "DecodeVSTInstruction";
1327 }
1328 class VST2QWB<bits<4> op7_4, string Dt>
1329   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1330           (ins addrmode6:$Rn, am6offset:$Rm,
1331            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1332           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1333           "$Rn.addr = $wb", []> {
1334   let Inst{5-4} = Rn{5-4};
1335   let DecoderMethod = "DecodeVSTInstruction";
1336 }
1337
1338 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1339 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1340 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1341
1342 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1343 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1344 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1345
1346 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1347 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1348 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1349
1350 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1351 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1352 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1353
1354 // ...with double-spaced registers
1355 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1356 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1357 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1358 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1359 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1360 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1361
1362 //   VST3     : Vector Store (multiple 3-element structures)
1363 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1364   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1365           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1366           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1367   let Rm = 0b1111;
1368   let Inst{4} = Rn{4};
1369   let DecoderMethod = "DecodeVSTInstruction";
1370 }
1371
1372 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1373 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1374 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1375
1376 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1377 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1378 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1379
1380 // ...with address register writeback:
1381 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1382   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1383           (ins addrmode6:$Rn, am6offset:$Rm,
1384            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1385           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1386           "$Rn.addr = $wb", []> {
1387   let Inst{4} = Rn{4};
1388   let DecoderMethod = "DecodeVSTInstruction";
1389 }
1390
1391 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1392 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1393 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1394
1395 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1396 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1397 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1398
1399 // ...with double-spaced registers:
1400 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1401 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1402 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1403 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1404 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1405 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1406
1407 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1408 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1409 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1410
1411 // ...alternate versions to be allocated odd register numbers:
1412 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1413 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1414 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1415
1416 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1417 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1418 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1419
1420 //   VST4     : Vector Store (multiple 4-element structures)
1421 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1422   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1423           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1424           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1425           "", []> {
1426   let Rm = 0b1111;
1427   let Inst{5-4} = Rn{5-4};
1428   let DecoderMethod = "DecodeVSTInstruction";
1429 }
1430
1431 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1432 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1433 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1434
1435 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1436 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1437 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1438
1439 // ...with address register writeback:
1440 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1441   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1442           (ins addrmode6:$Rn, am6offset:$Rm,
1443            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1444            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1445           "$Rn.addr = $wb", []> {
1446   let Inst{5-4} = Rn{5-4};
1447   let DecoderMethod = "DecodeVSTInstruction";
1448 }
1449
1450 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1451 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1452 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1453
1454 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1455 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1456 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1457
1458 // ...with double-spaced registers:
1459 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1460 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1461 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1462 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1463 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1464 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1465
1466 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1467 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1468 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1469
1470 // ...alternate versions to be allocated odd register numbers:
1471 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1472 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1473 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1474
1475 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1476 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1477 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1478
1479 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1480
1481 // Classes for VST*LN pseudo-instructions with multi-register operands.
1482 // These are expanded to real instructions after register allocation.
1483 class VSTQLNPseudo<InstrItinClass itin>
1484   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1485                 itin, "">;
1486 class VSTQLNWBPseudo<InstrItinClass itin>
1487   : PseudoNLdSt<(outs GPR:$wb),
1488                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1489                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1490 class VSTQQLNPseudo<InstrItinClass itin>
1491   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1492                 itin, "">;
1493 class VSTQQLNWBPseudo<InstrItinClass itin>
1494   : PseudoNLdSt<(outs GPR:$wb),
1495                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1496                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1497 class VSTQQQQLNPseudo<InstrItinClass itin>
1498   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1499                 itin, "">;
1500 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1501   : PseudoNLdSt<(outs GPR:$wb),
1502                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1503                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1504
1505 //   VST1LN   : Vector Store (single element from one lane)
1506 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1507              PatFrag StoreOp, SDNode ExtractOp>
1508   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1509           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1510           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1511           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1512   let Rm = 0b1111;
1513   let DecoderMethod = "DecodeVST1LN";
1514 }
1515 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1516              PatFrag StoreOp, SDNode ExtractOp>
1517   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1518           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1519           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1520           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1521   let Rm = 0b1111;
1522   let DecoderMethod = "DecodeVST1LN";
1523 }
1524 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1525   : VSTQLNPseudo<IIC_VST1ln> {
1526   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1527                           addrmode6:$addr)];
1528 }
1529
1530 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1531                        NEONvgetlaneu> {
1532   let Inst{7-5} = lane{2-0};
1533 }
1534 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1535                        NEONvgetlaneu> {
1536   let Inst{7-6} = lane{1-0};
1537   let Inst{4}   = Rn{5};
1538 }
1539
1540 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1541   let Inst{7}   = lane{0};
1542   let Inst{5-4} = Rn{5-4};
1543 }
1544
1545 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1546 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1547 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1548
1549 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1550           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1551 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1552           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1553
1554 // ...with address register writeback:
1555 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1556                PatFrag StoreOp, SDNode ExtractOp>
1557   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1558           (ins addrmode6:$Rn, am6offset:$Rm,
1559            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1560           "\\{$Vd[$lane]\\}, $Rn$Rm",
1561           "$Rn.addr = $wb",
1562           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1563                                   addrmode6:$Rn, am6offset:$Rm))]> {
1564   let DecoderMethod = "DecodeVST1LN";
1565 }
1566 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1567   : VSTQLNWBPseudo<IIC_VST1lnu> {
1568   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1569                                         addrmode6:$addr, am6offset:$offset))];
1570 }
1571
1572 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1573                              NEONvgetlaneu> {
1574   let Inst{7-5} = lane{2-0};
1575 }
1576 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1577                              NEONvgetlaneu> {
1578   let Inst{7-6} = lane{1-0};
1579   let Inst{4}   = Rn{5};
1580 }
1581 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1582                              extractelt> {
1583   let Inst{7}   = lane{0};
1584   let Inst{5-4} = Rn{5-4};
1585 }
1586
1587 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1588 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1589 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1590
1591 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1592
1593 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1594 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1595   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1596           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1597           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1598           "", []> {
1599   let Rm = 0b1111;
1600   let Inst{4}   = Rn{4};
1601   let DecoderMethod = "DecodeVST2LN";
1602 }
1603
1604 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1605   let Inst{7-5} = lane{2-0};
1606 }
1607 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1608   let Inst{7-6} = lane{1-0};
1609 }
1610 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1611   let Inst{7}   = lane{0};
1612 }
1613
1614 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1615 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1616 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1617
1618 // ...with double-spaced registers:
1619 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1620   let Inst{7-6} = lane{1-0};
1621   let Inst{4}   = Rn{4};
1622 }
1623 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1624   let Inst{7}   = lane{0};
1625   let Inst{4}   = Rn{4};
1626 }
1627
1628 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1629 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1630
1631 // ...with address register writeback:
1632 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1633   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1634           (ins addrmode6:$addr, am6offset:$offset,
1635            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1636           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1637           "$addr.addr = $wb", []> {
1638   let Inst{4}   = Rn{4};
1639   let DecoderMethod = "DecodeVST2LN";
1640 }
1641
1642 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1643   let Inst{7-5} = lane{2-0};
1644 }
1645 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1646   let Inst{7-6} = lane{1-0};
1647 }
1648 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1649   let Inst{7}   = lane{0};
1650 }
1651
1652 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1653 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1654 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1655
1656 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1657   let Inst{7-6} = lane{1-0};
1658 }
1659 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1660   let Inst{7}   = lane{0};
1661 }
1662
1663 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1664 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1665
1666 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1667 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1668   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1669           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1670            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1671           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1672   let Rm = 0b1111;
1673   let DecoderMethod = "DecodeVST3LN";
1674 }
1675
1676 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1677   let Inst{7-5} = lane{2-0};
1678 }
1679 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1680   let Inst{7-6} = lane{1-0};
1681 }
1682 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1683   let Inst{7}   = lane{0};
1684 }
1685
1686 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1687 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1688 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1689
1690 // ...with double-spaced registers:
1691 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1692   let Inst{7-6} = lane{1-0};
1693 }
1694 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1695   let Inst{7}   = lane{0};
1696 }
1697
1698 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1699 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1700
1701 // ...with address register writeback:
1702 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1703   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1704           (ins addrmode6:$Rn, am6offset:$Rm,
1705            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1706           IIC_VST3lnu, "vst3", Dt,
1707           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1708           "$Rn.addr = $wb", []> {
1709   let DecoderMethod = "DecodeVST3LN";
1710 }
1711
1712 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1713   let Inst{7-5} = lane{2-0};
1714 }
1715 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1716   let Inst{7-6} = lane{1-0};
1717 }
1718 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1719   let Inst{7}   = lane{0};
1720 }
1721
1722 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1723 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1724 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1725
1726 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1727   let Inst{7-6} = lane{1-0};
1728 }
1729 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1730   let Inst{7}   = lane{0};
1731 }
1732
1733 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1734 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1735
1736 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1737 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1738   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1739           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1740            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1741           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1742           "", []> {
1743   let Rm = 0b1111;
1744   let Inst{4} = Rn{4};
1745   let DecoderMethod = "DecodeVST4LN";
1746 }
1747
1748 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1749   let Inst{7-5} = lane{2-0};
1750 }
1751 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1752   let Inst{7-6} = lane{1-0};
1753 }
1754 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1755   let Inst{7}   = lane{0};
1756   let Inst{5} = Rn{5};
1757 }
1758
1759 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1760 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1761 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1762
1763 // ...with double-spaced registers:
1764 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1765   let Inst{7-6} = lane{1-0};
1766 }
1767 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1768   let Inst{7}   = lane{0};
1769   let Inst{5} = Rn{5};
1770 }
1771
1772 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1773 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1774
1775 // ...with address register writeback:
1776 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1777   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1778           (ins addrmode6:$Rn, am6offset:$Rm,
1779            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1780           IIC_VST4lnu, "vst4", Dt,
1781   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1782           "$Rn.addr = $wb", []> {
1783   let Inst{4} = Rn{4};
1784   let DecoderMethod = "DecodeVST4LN";
1785 }
1786
1787 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1788   let Inst{7-5} = lane{2-0};
1789 }
1790 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1791   let Inst{7-6} = lane{1-0};
1792 }
1793 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1794   let Inst{7}   = lane{0};
1795   let Inst{5} = Rn{5};
1796 }
1797
1798 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1799 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1800 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1801
1802 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1803   let Inst{7-6} = lane{1-0};
1804 }
1805 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1806   let Inst{7}   = lane{0};
1807   let Inst{5} = Rn{5};
1808 }
1809
1810 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1811 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1812
1813 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1814
1815
1816 //===----------------------------------------------------------------------===//
1817 // NEON pattern fragments
1818 //===----------------------------------------------------------------------===//
1819
1820 // Extract D sub-registers of Q registers.
1821 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1822   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1823   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1824 }]>;
1825 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1826   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1827   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1828 }]>;
1829 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1830   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1831   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1832 }]>;
1833 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1834   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1835   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1836 }]>;
1837
1838 // Extract S sub-registers of Q/D registers.
1839 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1840   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1841   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1842 }]>;
1843
1844 // Translate lane numbers from Q registers to D subregs.
1845 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1846   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1847 }]>;
1848 def SubReg_i16_lane : SDNodeXForm<imm, [{
1849   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1850 }]>;
1851 def SubReg_i32_lane : SDNodeXForm<imm, [{
1852   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1853 }]>;
1854
1855 //===----------------------------------------------------------------------===//
1856 // Instruction Classes
1857 //===----------------------------------------------------------------------===//
1858
1859 // Basic 2-register operations: double- and quad-register.
1860 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1861            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1862            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1863   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1864         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1865         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1866 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1867            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1868            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1869   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1870         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1871         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1872
1873 // Basic 2-register intrinsics, both double- and quad-register.
1874 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1875               bits<2> op17_16, bits<5> op11_7, bit op4,
1876               InstrItinClass itin, string OpcodeStr, string Dt,
1877               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1878   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1879         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1880         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1881 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1882               bits<2> op17_16, bits<5> op11_7, bit op4,
1883               InstrItinClass itin, string OpcodeStr, string Dt,
1884               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1885   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1886         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1887         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1888
1889 // Narrow 2-register operations.
1890 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1891            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1892            InstrItinClass itin, string OpcodeStr, string Dt,
1893            ValueType TyD, ValueType TyQ, SDNode OpNode>
1894   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1895         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1896         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1897
1898 // Narrow 2-register intrinsics.
1899 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1900               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1901               InstrItinClass itin, string OpcodeStr, string Dt,
1902               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1903   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1904         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1905         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1906
1907 // Long 2-register operations (currently only used for VMOVL).
1908 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1909            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1910            InstrItinClass itin, string OpcodeStr, string Dt,
1911            ValueType TyQ, ValueType TyD, SDNode OpNode>
1912   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1913         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1914         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1915
1916 // Long 2-register intrinsics.
1917 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1918               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1919               InstrItinClass itin, string OpcodeStr, string Dt,
1920               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1921   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1922         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1923         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
1924
1925 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1926 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1927   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1928         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1929         OpcodeStr, Dt, "$Vd, $Vm",
1930         "$src1 = $Vd, $src2 = $Vm", []>;
1931 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1932                   InstrItinClass itin, string OpcodeStr, string Dt>
1933   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1934         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1935         "$src1 = $Vd, $src2 = $Vm", []>;
1936
1937 // Basic 3-register operations: double- and quad-register.
1938 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1939            InstrItinClass itin, string OpcodeStr, string Dt,
1940            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1941   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1942         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1943         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1944         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1945   let isCommutable = Commutable;
1946 }
1947 // Same as N3VD but no data type.
1948 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1949            InstrItinClass itin, string OpcodeStr,
1950            ValueType ResTy, ValueType OpTy,
1951            SDNode OpNode, bit Commutable>
1952   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1953          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1954          OpcodeStr, "$Vd, $Vn, $Vm", "",
1955          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1956   let isCommutable = Commutable;
1957 }
1958
1959 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1960              InstrItinClass itin, string OpcodeStr, string Dt,
1961              ValueType Ty, SDNode ShOp>
1962   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
1963         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
1964         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
1965         [(set (Ty DPR:$Vd),
1966               (Ty (ShOp (Ty DPR:$Vn),
1967                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1968   let isCommutable = 0;
1969 }
1970 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1971                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1972   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
1973         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
1974         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
1975         [(set (Ty DPR:$Vd),
1976               (Ty (ShOp (Ty DPR:$Vn),
1977                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1978   let isCommutable = 0;
1979 }
1980
1981 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1982            InstrItinClass itin, string OpcodeStr, string Dt,
1983            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1984   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1985         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1986         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1987         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1988   let isCommutable = Commutable;
1989 }
1990 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1991            InstrItinClass itin, string OpcodeStr,
1992            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1993   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1994          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1995          OpcodeStr, "$Vd, $Vn, $Vm", "",
1996          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1997   let isCommutable = Commutable;
1998 }
1999 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2000              InstrItinClass itin, string OpcodeStr, string Dt,
2001              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2002   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2003         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2004         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2005         [(set (ResTy QPR:$Vd),
2006               (ResTy (ShOp (ResTy QPR:$Vn),
2007                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2008                                                 imm:$lane)))))]> {
2009   let isCommutable = 0;
2010 }
2011 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2012                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2013   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2014         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2015         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2016         [(set (ResTy QPR:$Vd),
2017               (ResTy (ShOp (ResTy QPR:$Vn),
2018                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2019                                                 imm:$lane)))))]> {
2020   let isCommutable = 0;
2021 }
2022
2023 // Basic 3-register intrinsics, both double- and quad-register.
2024 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2025               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2026               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2027   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2028         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2029         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2030         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2031   let isCommutable = Commutable;
2032 }
2033 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2034                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2035   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2036         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2037         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2038         [(set (Ty DPR:$Vd),
2039               (Ty (IntOp (Ty DPR:$Vn),
2040                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2041                                            imm:$lane)))))]> {
2042   let isCommutable = 0;
2043 }
2044 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2045                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2046   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2047         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2048         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2049         [(set (Ty DPR:$Vd),
2050               (Ty (IntOp (Ty DPR:$Vn),
2051                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2052   let isCommutable = 0;
2053 }
2054 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2055               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2056               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2057   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2058         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2059         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2060         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2061   let isCommutable = 0;
2062 }
2063
2064 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2065               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2066               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2067   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2068         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2069         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2070         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2071   let isCommutable = Commutable;
2072 }
2073 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2074                 string OpcodeStr, string Dt,
2075                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2076   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2077         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2078         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2079         [(set (ResTy QPR:$Vd),
2080               (ResTy (IntOp (ResTy QPR:$Vn),
2081                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2082                                                  imm:$lane)))))]> {
2083   let isCommutable = 0;
2084 }
2085 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2086                   string OpcodeStr, string Dt,
2087                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2088   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2089         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2090         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2091         [(set (ResTy QPR:$Vd),
2092               (ResTy (IntOp (ResTy QPR:$Vn),
2093                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2094                                                  imm:$lane)))))]> {
2095   let isCommutable = 0;
2096 }
2097 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2098               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2099               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2100   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2101         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2102         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2103         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2104   let isCommutable = 0;
2105 }
2106
2107 // Multiply-Add/Sub operations: double- and quad-register.
2108 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2109                 InstrItinClass itin, string OpcodeStr, string Dt,
2110                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2111   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2112         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2113         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2114         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2115                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2116
2117 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2118                   string OpcodeStr, string Dt,
2119                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2120   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2121         (outs DPR:$Vd),
2122         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2123         NVMulSLFrm, itin,
2124         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2125         [(set (Ty DPR:$Vd),
2126               (Ty (ShOp (Ty DPR:$src1),
2127                         (Ty (MulOp DPR:$Vn,
2128                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2129                                                      imm:$lane)))))))]>;
2130 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2131                     string OpcodeStr, string Dt,
2132                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2133   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2134         (outs DPR:$Vd),
2135         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2136         NVMulSLFrm, itin,
2137         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2138         [(set (Ty DPR:$Vd),
2139               (Ty (ShOp (Ty DPR:$src1),
2140                         (Ty (MulOp DPR:$Vn,
2141                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2142                                                      imm:$lane)))))))]>;
2143
2144 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2145                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2146                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2147   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2148         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2149         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2150         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2151                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2152 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2153                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2154                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2155   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2156         (outs QPR:$Vd),
2157         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2158         NVMulSLFrm, itin,
2159         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2160         [(set (ResTy QPR:$Vd),
2161               (ResTy (ShOp (ResTy QPR:$src1),
2162                            (ResTy (MulOp QPR:$Vn,
2163                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2164                                                         imm:$lane)))))))]>;
2165 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2166                     string OpcodeStr, string Dt,
2167                     ValueType ResTy, ValueType OpTy,
2168                     SDNode MulOp, SDNode ShOp>
2169   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2170         (outs QPR:$Vd),
2171         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2172         NVMulSLFrm, itin,
2173         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2174         [(set (ResTy QPR:$Vd),
2175               (ResTy (ShOp (ResTy QPR:$src1),
2176                            (ResTy (MulOp QPR:$Vn,
2177                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2178                                                         imm:$lane)))))))]>;
2179
2180 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2181 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2182                 InstrItinClass itin, string OpcodeStr, string Dt,
2183                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2184   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2185         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2186         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2187         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2188                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2189 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2190                 InstrItinClass itin, string OpcodeStr, string Dt,
2191                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2192   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2193         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2194         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2195         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2196                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2197
2198 // Neon 3-argument intrinsics, both double- and quad-register.
2199 // The destination register is also used as the first source operand register.
2200 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2201                InstrItinClass itin, string OpcodeStr, string Dt,
2202                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2203   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2204         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2205         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2206         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2207                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2208 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2209                InstrItinClass itin, string OpcodeStr, string Dt,
2210                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2211   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2212         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2213         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2214         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2215                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2216
2217 // Long Multiply-Add/Sub operations.
2218 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2219                 InstrItinClass itin, string OpcodeStr, string Dt,
2220                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2221   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2222         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2223         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2224         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2225                                 (TyQ (MulOp (TyD DPR:$Vn),
2226                                             (TyD DPR:$Vm)))))]>;
2227 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2228                   InstrItinClass itin, string OpcodeStr, string Dt,
2229                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2230   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2231         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2232         NVMulSLFrm, itin,
2233         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2234         [(set QPR:$Vd,
2235           (OpNode (TyQ QPR:$src1),
2236                   (TyQ (MulOp (TyD DPR:$Vn),
2237                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2238                                                  imm:$lane))))))]>;
2239 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2240                     InstrItinClass itin, string OpcodeStr, string Dt,
2241                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2242   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2243         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2244         NVMulSLFrm, itin,
2245         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2246         [(set QPR:$Vd,
2247           (OpNode (TyQ QPR:$src1),
2248                   (TyQ (MulOp (TyD DPR:$Vn),
2249                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2250                                                  imm:$lane))))))]>;
2251
2252 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2253 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2254                    InstrItinClass itin, string OpcodeStr, string Dt,
2255                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2256                    SDNode OpNode>
2257   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2258         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2259         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2260         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2261                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2262                                                         (TyD DPR:$Vm)))))))]>;
2263
2264 // Neon Long 3-argument intrinsic.  The destination register is
2265 // a quad-register and is also used as the first source operand register.
2266 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2267                InstrItinClass itin, string OpcodeStr, string Dt,
2268                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2269   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2270         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2271         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2272         [(set QPR:$Vd,
2273           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2274 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2275                  string OpcodeStr, string Dt,
2276                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2277   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2278         (outs QPR:$Vd),
2279         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2280         NVMulSLFrm, itin,
2281         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2282         [(set (ResTy QPR:$Vd),
2283               (ResTy (IntOp (ResTy QPR:$src1),
2284                             (OpTy DPR:$Vn),
2285                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2286                                                 imm:$lane)))))]>;
2287 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2288                    InstrItinClass itin, string OpcodeStr, string Dt,
2289                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2290   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2291         (outs QPR:$Vd),
2292         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2293         NVMulSLFrm, itin,
2294         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2295         [(set (ResTy QPR:$Vd),
2296               (ResTy (IntOp (ResTy QPR:$src1),
2297                             (OpTy DPR:$Vn),
2298                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2299                                                 imm:$lane)))))]>;
2300
2301 // Narrowing 3-register intrinsics.
2302 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2303               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2304               Intrinsic IntOp, bit Commutable>
2305   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2306         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2307         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2308         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2309   let isCommutable = Commutable;
2310 }
2311
2312 // Long 3-register operations.
2313 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2314            InstrItinClass itin, string OpcodeStr, string Dt,
2315            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2316   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2317         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2318         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2319         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2320   let isCommutable = Commutable;
2321 }
2322 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2323              InstrItinClass itin, string OpcodeStr, string Dt,
2324              ValueType TyQ, ValueType TyD, SDNode OpNode>
2325   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2326         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2327         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2328         [(set QPR:$Vd,
2329           (TyQ (OpNode (TyD DPR:$Vn),
2330                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2331 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2332                InstrItinClass itin, string OpcodeStr, string Dt,
2333                ValueType TyQ, ValueType TyD, SDNode OpNode>
2334   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2335         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2336         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2337         [(set QPR:$Vd,
2338           (TyQ (OpNode (TyD DPR:$Vn),
2339                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2340
2341 // Long 3-register operations with explicitly extended operands.
2342 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2343               InstrItinClass itin, string OpcodeStr, string Dt,
2344               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2345               bit Commutable>
2346   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2347         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2348         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2349         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2350                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2351   let isCommutable = Commutable;
2352 }
2353
2354 // Long 3-register intrinsics with explicit extend (VABDL).
2355 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2356                  InstrItinClass itin, string OpcodeStr, string Dt,
2357                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2358                  bit Commutable>
2359   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2360         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2361         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2362         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2363                                                 (TyD DPR:$Vm))))))]> {
2364   let isCommutable = Commutable;
2365 }
2366
2367 // Long 3-register intrinsics.
2368 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2369               InstrItinClass itin, string OpcodeStr, string Dt,
2370               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2371   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2372         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2373         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2374         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2375   let isCommutable = Commutable;
2376 }
2377 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2378                 string OpcodeStr, string Dt,
2379                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2380   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2381         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2382         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2383         [(set (ResTy QPR:$Vd),
2384               (ResTy (IntOp (OpTy DPR:$Vn),
2385                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2386                                                 imm:$lane)))))]>;
2387 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2388                   InstrItinClass itin, string OpcodeStr, string Dt,
2389                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2390   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2391         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2392         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2393         [(set (ResTy QPR:$Vd),
2394               (ResTy (IntOp (OpTy DPR:$Vn),
2395                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2396                                                 imm:$lane)))))]>;
2397
2398 // Wide 3-register operations.
2399 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2400            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2401            SDNode OpNode, SDNode ExtOp, bit Commutable>
2402   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2403         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2404         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2405         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2406                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2407   let isCommutable = Commutable;
2408 }
2409
2410 // Pairwise long 2-register intrinsics, both double- and quad-register.
2411 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2412                 bits<2> op17_16, bits<5> op11_7, bit op4,
2413                 string OpcodeStr, string Dt,
2414                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2415   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2416         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2417         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2418 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2419                 bits<2> op17_16, bits<5> op11_7, bit op4,
2420                 string OpcodeStr, string Dt,
2421                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2422   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2423         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2424         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2425
2426 // Pairwise long 2-register accumulate intrinsics,
2427 // both double- and quad-register.
2428 // The destination register is also used as the first source operand register.
2429 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2430                  bits<2> op17_16, bits<5> op11_7, bit op4,
2431                  string OpcodeStr, string Dt,
2432                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2433   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2434         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2435         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2436         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2437 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2438                  bits<2> op17_16, bits<5> op11_7, bit op4,
2439                  string OpcodeStr, string Dt,
2440                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2441   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2442         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2443         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2444         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2445
2446 // Shift by immediate,
2447 // both double- and quad-register.
2448 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2449              Format f, InstrItinClass itin, Operand ImmTy,
2450              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2451   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2452            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2453            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2454            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2455 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2456              Format f, InstrItinClass itin, Operand ImmTy,
2457              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2458   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2459            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2460            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2461            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2462
2463 // Long shift by immediate.
2464 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2465              string OpcodeStr, string Dt,
2466              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2467   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2468            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2469            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2470            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2471                                           (i32 imm:$SIMM))))]>;
2472
2473 // Narrow shift by immediate.
2474 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2475              InstrItinClass itin, string OpcodeStr, string Dt,
2476              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2477   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2478            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2479            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2480            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2481                                           (i32 imm:$SIMM))))]>;
2482
2483 // Shift right by immediate and accumulate,
2484 // both double- and quad-register.
2485 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2486                 Operand ImmTy, string OpcodeStr, string Dt,
2487                 ValueType Ty, SDNode ShOp>
2488   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2489            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2490            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2491            [(set DPR:$Vd, (Ty (add DPR:$src1,
2492                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2493 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2494                 Operand ImmTy, string OpcodeStr, string Dt,
2495                 ValueType Ty, SDNode ShOp>
2496   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2497            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2498            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2499            [(set QPR:$Vd, (Ty (add QPR:$src1,
2500                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2501
2502 // Shift by immediate and insert,
2503 // both double- and quad-register.
2504 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2505                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2506                 ValueType Ty,SDNode ShOp>
2507   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2508            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2509            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2510            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2511 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2512                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2513                 ValueType Ty,SDNode ShOp>
2514   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2515            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2516            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2517            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2518
2519 // Convert, with fractional bits immediate,
2520 // both double- and quad-register.
2521 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2522               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2523               Intrinsic IntOp>
2524   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2525            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2526            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2527            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2528 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2529               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2530               Intrinsic IntOp>
2531   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2532            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2533            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2534            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2535
2536 //===----------------------------------------------------------------------===//
2537 // Multiclasses
2538 //===----------------------------------------------------------------------===//
2539
2540 // Abbreviations used in multiclass suffixes:
2541 //   Q = quarter int (8 bit) elements
2542 //   H = half int (16 bit) elements
2543 //   S = single int (32 bit) elements
2544 //   D = double int (64 bit) elements
2545
2546 // Neon 2-register vector operations and intrinsics.
2547
2548 // Neon 2-register comparisons.
2549 //   source operand element sizes of 8, 16 and 32 bits:
2550 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2551                        bits<5> op11_7, bit op4, string opc, string Dt,
2552                        string asm, SDNode OpNode> {
2553   // 64-bit vector types.
2554   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2555                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2556                   opc, !strconcat(Dt, "8"), asm, "",
2557                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2558   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2559                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2560                   opc, !strconcat(Dt, "16"), asm, "",
2561                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2562   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2563                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2564                   opc, !strconcat(Dt, "32"), asm, "",
2565                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2566   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2567                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2568                   opc, "f32", asm, "",
2569                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2570     let Inst{10} = 1; // overwrite F = 1
2571   }
2572
2573   // 128-bit vector types.
2574   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2575                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2576                   opc, !strconcat(Dt, "8"), asm, "",
2577                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2578   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2579                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2580                   opc, !strconcat(Dt, "16"), asm, "",
2581                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2582   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2583                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2584                   opc, !strconcat(Dt, "32"), asm, "",
2585                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2586   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2587                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2588                   opc, "f32", asm, "",
2589                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2590     let Inst{10} = 1; // overwrite F = 1
2591   }
2592 }
2593
2594
2595 // Neon 2-register vector intrinsics,
2596 //   element sizes of 8, 16 and 32 bits:
2597 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2598                       bits<5> op11_7, bit op4,
2599                       InstrItinClass itinD, InstrItinClass itinQ,
2600                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2601   // 64-bit vector types.
2602   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2603                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2604   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2605                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2606   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2607                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2608
2609   // 128-bit vector types.
2610   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2611                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2612   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2613                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2614   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2615                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2616 }
2617
2618
2619 // Neon Narrowing 2-register vector operations,
2620 //   source operand element sizes of 16, 32 and 64 bits:
2621 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2622                     bits<5> op11_7, bit op6, bit op4,
2623                     InstrItinClass itin, string OpcodeStr, string Dt,
2624                     SDNode OpNode> {
2625   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2626                    itin, OpcodeStr, !strconcat(Dt, "16"),
2627                    v8i8, v8i16, OpNode>;
2628   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2629                    itin, OpcodeStr, !strconcat(Dt, "32"),
2630                    v4i16, v4i32, OpNode>;
2631   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2632                    itin, OpcodeStr, !strconcat(Dt, "64"),
2633                    v2i32, v2i64, OpNode>;
2634 }
2635
2636 // Neon Narrowing 2-register vector intrinsics,
2637 //   source operand element sizes of 16, 32 and 64 bits:
2638 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2639                        bits<5> op11_7, bit op6, bit op4,
2640                        InstrItinClass itin, string OpcodeStr, string Dt,
2641                        Intrinsic IntOp> {
2642   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2643                       itin, OpcodeStr, !strconcat(Dt, "16"),
2644                       v8i8, v8i16, IntOp>;
2645   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2646                       itin, OpcodeStr, !strconcat(Dt, "32"),
2647                       v4i16, v4i32, IntOp>;
2648   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2649                       itin, OpcodeStr, !strconcat(Dt, "64"),
2650                       v2i32, v2i64, IntOp>;
2651 }
2652
2653
2654 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2655 //   source operand element sizes of 16, 32 and 64 bits:
2656 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2657                     string OpcodeStr, string Dt, SDNode OpNode> {
2658   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2659                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2660   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2661                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2662   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2663                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2664 }
2665
2666
2667 // Neon 3-register vector operations.
2668
2669 // First with only element sizes of 8, 16 and 32 bits:
2670 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2671                    InstrItinClass itinD16, InstrItinClass itinD32,
2672                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2673                    string OpcodeStr, string Dt,
2674                    SDNode OpNode, bit Commutable = 0> {
2675   // 64-bit vector types.
2676   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2677                    OpcodeStr, !strconcat(Dt, "8"),
2678                    v8i8, v8i8, OpNode, Commutable>;
2679   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2680                    OpcodeStr, !strconcat(Dt, "16"),
2681                    v4i16, v4i16, OpNode, Commutable>;
2682   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2683                    OpcodeStr, !strconcat(Dt, "32"),
2684                    v2i32, v2i32, OpNode, Commutable>;
2685
2686   // 128-bit vector types.
2687   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2688                    OpcodeStr, !strconcat(Dt, "8"),
2689                    v16i8, v16i8, OpNode, Commutable>;
2690   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2691                    OpcodeStr, !strconcat(Dt, "16"),
2692                    v8i16, v8i16, OpNode, Commutable>;
2693   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2694                    OpcodeStr, !strconcat(Dt, "32"),
2695                    v4i32, v4i32, OpNode, Commutable>;
2696 }
2697
2698 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2699   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2700                        v4i16, ShOp>;
2701   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2702                      v2i32, ShOp>;
2703   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2704                        v8i16, v4i16, ShOp>;
2705   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2706                      v4i32, v2i32, ShOp>;
2707 }
2708
2709 // ....then also with element size 64 bits:
2710 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2711                     InstrItinClass itinD, InstrItinClass itinQ,
2712                     string OpcodeStr, string Dt,
2713                     SDNode OpNode, bit Commutable = 0>
2714   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2715             OpcodeStr, Dt, OpNode, Commutable> {
2716   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2717                    OpcodeStr, !strconcat(Dt, "64"),
2718                    v1i64, v1i64, OpNode, Commutable>;
2719   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2720                    OpcodeStr, !strconcat(Dt, "64"),
2721                    v2i64, v2i64, OpNode, Commutable>;
2722 }
2723
2724
2725 // Neon 3-register vector intrinsics.
2726
2727 // First with only element sizes of 16 and 32 bits:
2728 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2729                      InstrItinClass itinD16, InstrItinClass itinD32,
2730                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2731                      string OpcodeStr, string Dt,
2732                      Intrinsic IntOp, bit Commutable = 0> {
2733   // 64-bit vector types.
2734   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2735                       OpcodeStr, !strconcat(Dt, "16"),
2736                       v4i16, v4i16, IntOp, Commutable>;
2737   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2738                       OpcodeStr, !strconcat(Dt, "32"),
2739                       v2i32, v2i32, IntOp, Commutable>;
2740
2741   // 128-bit vector types.
2742   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2743                       OpcodeStr, !strconcat(Dt, "16"),
2744                       v8i16, v8i16, IntOp, Commutable>;
2745   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2746                       OpcodeStr, !strconcat(Dt, "32"),
2747                       v4i32, v4i32, IntOp, Commutable>;
2748 }
2749 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2750                      InstrItinClass itinD16, InstrItinClass itinD32,
2751                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2752                      string OpcodeStr, string Dt,
2753                      Intrinsic IntOp> {
2754   // 64-bit vector types.
2755   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2756                       OpcodeStr, !strconcat(Dt, "16"),
2757                       v4i16, v4i16, IntOp>;
2758   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2759                       OpcodeStr, !strconcat(Dt, "32"),
2760                       v2i32, v2i32, IntOp>;
2761
2762   // 128-bit vector types.
2763   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2764                       OpcodeStr, !strconcat(Dt, "16"),
2765                       v8i16, v8i16, IntOp>;
2766   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2767                       OpcodeStr, !strconcat(Dt, "32"),
2768                       v4i32, v4i32, IntOp>;
2769 }
2770
2771 multiclass N3VIntSL_HS<bits<4> op11_8,
2772                        InstrItinClass itinD16, InstrItinClass itinD32,
2773                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2774                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2775   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2776                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2777   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2778                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2779   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2780                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2781   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2782                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2783 }
2784
2785 // ....then also with element size of 8 bits:
2786 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2787                       InstrItinClass itinD16, InstrItinClass itinD32,
2788                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2789                       string OpcodeStr, string Dt,
2790                       Intrinsic IntOp, bit Commutable = 0>
2791   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2792               OpcodeStr, Dt, IntOp, Commutable> {
2793   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2794                       OpcodeStr, !strconcat(Dt, "8"),
2795                       v8i8, v8i8, IntOp, Commutable>;
2796   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2797                       OpcodeStr, !strconcat(Dt, "8"),
2798                       v16i8, v16i8, IntOp, Commutable>;
2799 }
2800 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2801                       InstrItinClass itinD16, InstrItinClass itinD32,
2802                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2803                       string OpcodeStr, string Dt,
2804                       Intrinsic IntOp>
2805   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2806               OpcodeStr, Dt, IntOp> {
2807   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2808                       OpcodeStr, !strconcat(Dt, "8"),
2809                       v8i8, v8i8, IntOp>;
2810   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2811                       OpcodeStr, !strconcat(Dt, "8"),
2812                       v16i8, v16i8, IntOp>;
2813 }
2814
2815
2816 // ....then also with element size of 64 bits:
2817 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2818                        InstrItinClass itinD16, InstrItinClass itinD32,
2819                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2820                        string OpcodeStr, string Dt,
2821                        Intrinsic IntOp, bit Commutable = 0>
2822   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2823                OpcodeStr, Dt, IntOp, Commutable> {
2824   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2825                       OpcodeStr, !strconcat(Dt, "64"),
2826                       v1i64, v1i64, IntOp, Commutable>;
2827   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2828                       OpcodeStr, !strconcat(Dt, "64"),
2829                       v2i64, v2i64, IntOp, Commutable>;
2830 }
2831 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2832                        InstrItinClass itinD16, InstrItinClass itinD32,
2833                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2834                        string OpcodeStr, string Dt,
2835                        Intrinsic IntOp>
2836   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2837                OpcodeStr, Dt, IntOp> {
2838   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2839                       OpcodeStr, !strconcat(Dt, "64"),
2840                       v1i64, v1i64, IntOp>;
2841   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2842                       OpcodeStr, !strconcat(Dt, "64"),
2843                       v2i64, v2i64, IntOp>;
2844 }
2845
2846 // Neon Narrowing 3-register vector intrinsics,
2847 //   source operand element sizes of 16, 32 and 64 bits:
2848 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2849                        string OpcodeStr, string Dt,
2850                        Intrinsic IntOp, bit Commutable = 0> {
2851   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2852                       OpcodeStr, !strconcat(Dt, "16"),
2853                       v8i8, v8i16, IntOp, Commutable>;
2854   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2855                       OpcodeStr, !strconcat(Dt, "32"),
2856                       v4i16, v4i32, IntOp, Commutable>;
2857   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2858                       OpcodeStr, !strconcat(Dt, "64"),
2859                       v2i32, v2i64, IntOp, Commutable>;
2860 }
2861
2862
2863 // Neon Long 3-register vector operations.
2864
2865 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2866                     InstrItinClass itin16, InstrItinClass itin32,
2867                     string OpcodeStr, string Dt,
2868                     SDNode OpNode, bit Commutable = 0> {
2869   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2870                    OpcodeStr, !strconcat(Dt, "8"),
2871                    v8i16, v8i8, OpNode, Commutable>;
2872   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2873                    OpcodeStr, !strconcat(Dt, "16"),
2874                    v4i32, v4i16, OpNode, Commutable>;
2875   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2876                    OpcodeStr, !strconcat(Dt, "32"),
2877                    v2i64, v2i32, OpNode, Commutable>;
2878 }
2879
2880 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2881                      InstrItinClass itin, string OpcodeStr, string Dt,
2882                      SDNode OpNode> {
2883   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2884                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2885   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2886                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2887 }
2888
2889 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2890                        InstrItinClass itin16, InstrItinClass itin32,
2891                        string OpcodeStr, string Dt,
2892                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2893   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2894                       OpcodeStr, !strconcat(Dt, "8"),
2895                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2896   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2897                       OpcodeStr, !strconcat(Dt, "16"),
2898                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2899   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2900                       OpcodeStr, !strconcat(Dt, "32"),
2901                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2902 }
2903
2904 // Neon Long 3-register vector intrinsics.
2905
2906 // First with only element sizes of 16 and 32 bits:
2907 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2908                       InstrItinClass itin16, InstrItinClass itin32,
2909                       string OpcodeStr, string Dt,
2910                       Intrinsic IntOp, bit Commutable = 0> {
2911   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2912                       OpcodeStr, !strconcat(Dt, "16"),
2913                       v4i32, v4i16, IntOp, Commutable>;
2914   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2915                       OpcodeStr, !strconcat(Dt, "32"),
2916                       v2i64, v2i32, IntOp, Commutable>;
2917 }
2918
2919 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2920                         InstrItinClass itin, string OpcodeStr, string Dt,
2921                         Intrinsic IntOp> {
2922   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2923                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2924   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2925                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2926 }
2927
2928 // ....then also with element size of 8 bits:
2929 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2930                        InstrItinClass itin16, InstrItinClass itin32,
2931                        string OpcodeStr, string Dt,
2932                        Intrinsic IntOp, bit Commutable = 0>
2933   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2934                IntOp, Commutable> {
2935   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2936                       OpcodeStr, !strconcat(Dt, "8"),
2937                       v8i16, v8i8, IntOp, Commutable>;
2938 }
2939
2940 // ....with explicit extend (VABDL).
2941 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2942                        InstrItinClass itin, string OpcodeStr, string Dt,
2943                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2944   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2945                          OpcodeStr, !strconcat(Dt, "8"),
2946                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2947   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2948                          OpcodeStr, !strconcat(Dt, "16"),
2949                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2950   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2951                          OpcodeStr, !strconcat(Dt, "32"),
2952                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2953 }
2954
2955
2956 // Neon Wide 3-register vector intrinsics,
2957 //   source operand element sizes of 8, 16 and 32 bits:
2958 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2959                     string OpcodeStr, string Dt,
2960                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2961   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2962                    OpcodeStr, !strconcat(Dt, "8"),
2963                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2964   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2965                    OpcodeStr, !strconcat(Dt, "16"),
2966                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2967   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2968                    OpcodeStr, !strconcat(Dt, "32"),
2969                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2970 }
2971
2972
2973 // Neon Multiply-Op vector operations,
2974 //   element sizes of 8, 16 and 32 bits:
2975 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2976                         InstrItinClass itinD16, InstrItinClass itinD32,
2977                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2978                         string OpcodeStr, string Dt, SDNode OpNode> {
2979   // 64-bit vector types.
2980   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2981                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2982   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2983                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2984   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2985                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2986
2987   // 128-bit vector types.
2988   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2989                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2990   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2991                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2992   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2993                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2994 }
2995
2996 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2997                          InstrItinClass itinD16, InstrItinClass itinD32,
2998                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2999                          string OpcodeStr, string Dt, SDNode ShOp> {
3000   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3001                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3002   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3003                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3004   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3005                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3006                             mul, ShOp>;
3007   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3008                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3009                           mul, ShOp>;
3010 }
3011
3012 // Neon Intrinsic-Op vector operations,
3013 //   element sizes of 8, 16 and 32 bits:
3014 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3015                         InstrItinClass itinD, InstrItinClass itinQ,
3016                         string OpcodeStr, string Dt, Intrinsic IntOp,
3017                         SDNode OpNode> {
3018   // 64-bit vector types.
3019   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3020                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3021   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3022                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3023   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3024                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3025
3026   // 128-bit vector types.
3027   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3028                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3029   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3030                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3031   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3032                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3033 }
3034
3035 // Neon 3-argument intrinsics,
3036 //   element sizes of 8, 16 and 32 bits:
3037 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3038                        InstrItinClass itinD, InstrItinClass itinQ,
3039                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3040   // 64-bit vector types.
3041   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3042                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3043   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3044                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3045   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3046                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3047
3048   // 128-bit vector types.
3049   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3050                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3051   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3052                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3053   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3054                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3055 }
3056
3057
3058 // Neon Long Multiply-Op vector operations,
3059 //   element sizes of 8, 16 and 32 bits:
3060 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3061                          InstrItinClass itin16, InstrItinClass itin32,
3062                          string OpcodeStr, string Dt, SDNode MulOp,
3063                          SDNode OpNode> {
3064   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3065                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3066   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3067                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3068   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3069                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3070 }
3071
3072 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3073                           string Dt, SDNode MulOp, SDNode OpNode> {
3074   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3075                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3076   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3077                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3078 }
3079
3080
3081 // Neon Long 3-argument intrinsics.
3082
3083 // First with only element sizes of 16 and 32 bits:
3084 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3085                        InstrItinClass itin16, InstrItinClass itin32,
3086                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3087   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3088                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3089   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3090                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3091 }
3092
3093 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3094                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3095   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3096                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3097   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3098                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3099 }
3100
3101 // ....then also with element size of 8 bits:
3102 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3103                         InstrItinClass itin16, InstrItinClass itin32,
3104                         string OpcodeStr, string Dt, Intrinsic IntOp>
3105   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3106   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3107                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3108 }
3109
3110 // ....with explicit extend (VABAL).
3111 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3112                             InstrItinClass itin, string OpcodeStr, string Dt,
3113                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3114   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3115                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3116                            IntOp, ExtOp, OpNode>;
3117   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3118                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3119                            IntOp, ExtOp, OpNode>;
3120   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3121                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3122                            IntOp, ExtOp, OpNode>;
3123 }
3124
3125
3126 // Neon Pairwise long 2-register intrinsics,
3127 //   element sizes of 8, 16 and 32 bits:
3128 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3129                         bits<5> op11_7, bit op4,
3130                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3131   // 64-bit vector types.
3132   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3133                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3134   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3135                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3136   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3137                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3138
3139   // 128-bit vector types.
3140   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3141                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3142   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3143                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3144   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3145                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3146 }
3147
3148
3149 // Neon Pairwise long 2-register accumulate intrinsics,
3150 //   element sizes of 8, 16 and 32 bits:
3151 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3152                          bits<5> op11_7, bit op4,
3153                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3154   // 64-bit vector types.
3155   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3156                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3157   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3158                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3159   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3160                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3161
3162   // 128-bit vector types.
3163   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3164                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3165   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3166                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3167   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3168                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3169 }
3170
3171
3172 // Neon 2-register vector shift by immediate,
3173 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3174 //   element sizes of 8, 16, 32 and 64 bits:
3175 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3176                        InstrItinClass itin, string OpcodeStr, string Dt,
3177                        SDNode OpNode> {
3178   // 64-bit vector types.
3179   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3180                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3181     let Inst{21-19} = 0b001; // imm6 = 001xxx
3182   }
3183   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3184                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3185     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3186   }
3187   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3188                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3189     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3190   }
3191   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3192                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3193                              // imm6 = xxxxxx
3194
3195   // 128-bit vector types.
3196   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3197                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3198     let Inst{21-19} = 0b001; // imm6 = 001xxx
3199   }
3200   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3201                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3202     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3203   }
3204   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3205                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3206     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3207   }
3208   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3209                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3210                              // imm6 = xxxxxx
3211 }
3212 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3213                        InstrItinClass itin, string OpcodeStr, string Dt,
3214                        SDNode OpNode> {
3215   // 64-bit vector types.
3216   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3217                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3218     let Inst{21-19} = 0b001; // imm6 = 001xxx
3219   }
3220   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3221                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3222     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3223   }
3224   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3225                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3226     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3227   }
3228   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3229                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3230                              // imm6 = xxxxxx
3231
3232   // 128-bit vector types.
3233   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3234                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3235     let Inst{21-19} = 0b001; // imm6 = 001xxx
3236   }
3237   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3238                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3239     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3240   }
3241   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3242                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3243     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3244   }
3245   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3246                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3247                              // imm6 = xxxxxx
3248 }
3249
3250 // Neon Shift-Accumulate vector operations,
3251 //   element sizes of 8, 16, 32 and 64 bits:
3252 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3253                          string OpcodeStr, string Dt, SDNode ShOp> {
3254   // 64-bit vector types.
3255   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3256                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3257     let Inst{21-19} = 0b001; // imm6 = 001xxx
3258   }
3259   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3260                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3261     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3262   }
3263   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3264                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3265     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3266   }
3267   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3268                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3269                              // imm6 = xxxxxx
3270
3271   // 128-bit vector types.
3272   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3273                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3274     let Inst{21-19} = 0b001; // imm6 = 001xxx
3275   }
3276   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3277                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3278     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3279   }
3280   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3281                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3282     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3283   }
3284   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3285                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3286                              // imm6 = xxxxxx
3287 }
3288
3289 // Neon Shift-Insert vector operations,
3290 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3291 //   element sizes of 8, 16, 32 and 64 bits:
3292 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3293                           string OpcodeStr> {
3294   // 64-bit vector types.
3295   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3296                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3297     let Inst{21-19} = 0b001; // imm6 = 001xxx
3298   }
3299   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3300                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3301     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3302   }
3303   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3304                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3305     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3306   }
3307   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3308                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3309                              // imm6 = xxxxxx
3310
3311   // 128-bit vector types.
3312   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3313                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3314     let Inst{21-19} = 0b001; // imm6 = 001xxx
3315   }
3316   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3317                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3318     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3319   }
3320   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3321                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3322     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3323   }
3324   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3325                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3326                              // imm6 = xxxxxx
3327 }
3328 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3329                           string OpcodeStr> {
3330   // 64-bit vector types.
3331   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3332                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3333     let Inst{21-19} = 0b001; // imm6 = 001xxx
3334   }
3335   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3336                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3337     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3338   }
3339   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3340                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3341     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3342   }
3343   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3344                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3345                              // imm6 = xxxxxx
3346
3347   // 128-bit vector types.
3348   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3349                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3350     let Inst{21-19} = 0b001; // imm6 = 001xxx
3351   }
3352   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3353                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3354     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3355   }
3356   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3357                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3358     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3359   }
3360   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3361                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3362                              // imm6 = xxxxxx
3363 }
3364
3365 // Neon Shift Long operations,
3366 //   element sizes of 8, 16, 32 bits:
3367 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3368                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3369   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3370                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3371     let Inst{21-19} = 0b001; // imm6 = 001xxx
3372   }
3373   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3374                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3375     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3376   }
3377   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3378                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3379     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3380   }
3381 }
3382
3383 // Neon Shift Narrow operations,
3384 //   element sizes of 16, 32, 64 bits:
3385 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3386                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3387                       SDNode OpNode> {
3388   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3389                     OpcodeStr, !strconcat(Dt, "16"),
3390                     v8i8, v8i16, shr_imm8, OpNode> {
3391     let Inst{21-19} = 0b001; // imm6 = 001xxx
3392   }
3393   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3394                      OpcodeStr, !strconcat(Dt, "32"),
3395                      v4i16, v4i32, shr_imm16, OpNode> {
3396     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3397   }
3398   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3399                      OpcodeStr, !strconcat(Dt, "64"),
3400                      v2i32, v2i64, shr_imm32, OpNode> {
3401     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3402   }
3403 }
3404
3405 //===----------------------------------------------------------------------===//
3406 // Instruction Definitions.
3407 //===----------------------------------------------------------------------===//
3408
3409 // Vector Add Operations.
3410
3411 //   VADD     : Vector Add (integer and floating-point)
3412 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3413                          add, 1>;
3414 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3415                      v2f32, v2f32, fadd, 1>;
3416 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3417                      v4f32, v4f32, fadd, 1>;
3418 //   VADDL    : Vector Add Long (Q = D + D)
3419 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3420                             "vaddl", "s", add, sext, 1>;
3421 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3422                             "vaddl", "u", add, zext, 1>;
3423 //   VADDW    : Vector Add Wide (Q = Q + D)
3424 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3425 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3426 //   VHADD    : Vector Halving Add
3427 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3428                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3429                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3430 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3431                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3432                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3433 //   VRHADD   : Vector Rounding Halving Add
3434 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3435                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3436                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3437 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3438                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3439                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3440 //   VQADD    : Vector Saturating Add
3441 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3442                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3443                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3444 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3445                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3446                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3447 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3448 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3449                             int_arm_neon_vaddhn, 1>;
3450 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3451 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3452                             int_arm_neon_vraddhn, 1>;
3453
3454 // Vector Multiply Operations.
3455
3456 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3457 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3458                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3459 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3460                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3461 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3462                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3463 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3464                      v2f32, v2f32, fmul, 1>;
3465 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3466                      v4f32, v4f32, fmul, 1>;
3467 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3468 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3469 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3470                        v2f32, fmul>;
3471
3472 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3473                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3474           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3475                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3476                                       (DSubReg_i16_reg imm:$lane))),
3477                               (SubReg_i16_lane imm:$lane)))>;
3478 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3479                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3480           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3481                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3482                                       (DSubReg_i32_reg imm:$lane))),
3483                               (SubReg_i32_lane imm:$lane)))>;
3484 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3485                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3486           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3487                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3488                                    (DSubReg_i32_reg imm:$lane))),
3489                            (SubReg_i32_lane imm:$lane)))>;
3490
3491 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3492 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3493                           IIC_VMULi16Q, IIC_VMULi32Q,
3494                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3495 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3496                             IIC_VMULi16Q, IIC_VMULi32Q,
3497                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3498 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3499                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3500                                                             imm:$lane)))),
3501           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3502                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3503                                          (DSubReg_i16_reg imm:$lane))),
3504                                  (SubReg_i16_lane imm:$lane)))>;
3505 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3506                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3507                                                             imm:$lane)))),
3508           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3509                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3510                                          (DSubReg_i32_reg imm:$lane))),
3511                                  (SubReg_i32_lane imm:$lane)))>;
3512
3513 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3514 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3515                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3516                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3517 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3518                               IIC_VMULi16Q, IIC_VMULi32Q,
3519                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3520 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3521                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3522                                                              imm:$lane)))),
3523           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3524                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3525                                           (DSubReg_i16_reg imm:$lane))),
3526                                   (SubReg_i16_lane imm:$lane)))>;
3527 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3528                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3529                                                              imm:$lane)))),
3530           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3531                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3532                                           (DSubReg_i32_reg imm:$lane))),
3533                                   (SubReg_i32_lane imm:$lane)))>;
3534
3535 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3536 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3537                          "vmull", "s", NEONvmulls, 1>;
3538 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3539                          "vmull", "u", NEONvmullu, 1>;
3540 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3541                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3542 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3543 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3544
3545 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3546 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3547                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3548 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3549                              "vqdmull", "s", int_arm_neon_vqdmull>;
3550
3551 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3552
3553 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3554 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3555                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3556 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3557                           v2f32, fmul_su, fadd_mlx>,
3558                 Requires<[HasNEON, UseFPVMLx]>;
3559 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3560                           v4f32, fmul_su, fadd_mlx>,
3561                 Requires<[HasNEON, UseFPVMLx]>;
3562 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3563                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3564 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3565                             v2f32, fmul_su, fadd_mlx>,
3566                 Requires<[HasNEON, UseFPVMLx]>;
3567 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3568                             v4f32, v2f32, fmul_su, fadd_mlx>,
3569                 Requires<[HasNEON, UseFPVMLx]>;
3570
3571 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3572                   (mul (v8i16 QPR:$src2),
3573                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3574           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3575                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3576                                       (DSubReg_i16_reg imm:$lane))),
3577                               (SubReg_i16_lane imm:$lane)))>;
3578
3579 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3580                   (mul (v4i32 QPR:$src2),
3581                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3582           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3583                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3584                                       (DSubReg_i32_reg imm:$lane))),
3585                               (SubReg_i32_lane imm:$lane)))>;
3586
3587 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3588                   (fmul_su (v4f32 QPR:$src2),
3589                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3590           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3591                            (v4f32 QPR:$src2),
3592                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3593                                    (DSubReg_i32_reg imm:$lane))),
3594                            (SubReg_i32_lane imm:$lane)))>,
3595           Requires<[HasNEON, UseFPVMLx]>;
3596
3597 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3598 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3599                               "vmlal", "s", NEONvmulls, add>;
3600 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3601                               "vmlal", "u", NEONvmullu, add>;
3602
3603 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3604 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3605
3606 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3607 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3608                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3609 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3610
3611 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3612 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3613                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3614 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3615                           v2f32, fmul_su, fsub_mlx>,
3616                 Requires<[HasNEON, UseFPVMLx]>;
3617 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3618                           v4f32, fmul_su, fsub_mlx>,
3619                 Requires<[HasNEON, UseFPVMLx]>;
3620 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3621                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3622 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3623                             v2f32, fmul_su, fsub_mlx>,
3624                 Requires<[HasNEON, UseFPVMLx]>;
3625 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3626                             v4f32, v2f32, fmul_su, fsub_mlx>,
3627                 Requires<[HasNEON, UseFPVMLx]>;
3628
3629 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3630                   (mul (v8i16 QPR:$src2),
3631                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3632           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3633                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3634                                       (DSubReg_i16_reg imm:$lane))),
3635                               (SubReg_i16_lane imm:$lane)))>;
3636
3637 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3638                   (mul (v4i32 QPR:$src2),
3639                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3640           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3641                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3642                                       (DSubReg_i32_reg imm:$lane))),
3643                               (SubReg_i32_lane imm:$lane)))>;
3644
3645 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3646                   (fmul_su (v4f32 QPR:$src2),
3647                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3648           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3649                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3650                                    (DSubReg_i32_reg imm:$lane))),
3651                            (SubReg_i32_lane imm:$lane)))>,
3652           Requires<[HasNEON, UseFPVMLx]>;
3653
3654 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3655 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3656                               "vmlsl", "s", NEONvmulls, sub>;
3657 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3658                               "vmlsl", "u", NEONvmullu, sub>;
3659
3660 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3661 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3662
3663 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3664 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3665                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3666 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3667
3668 // Vector Subtract Operations.
3669
3670 //   VSUB     : Vector Subtract (integer and floating-point)
3671 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3672                          "vsub", "i", sub, 0>;
3673 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3674                      v2f32, v2f32, fsub, 0>;
3675 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3676                      v4f32, v4f32, fsub, 0>;
3677 //   VSUBL    : Vector Subtract Long (Q = D - D)
3678 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3679                             "vsubl", "s", sub, sext, 0>;
3680 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3681                             "vsubl", "u", sub, zext, 0>;
3682 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3683 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3684 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3685 //   VHSUB    : Vector Halving Subtract
3686 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3687                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3688                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3689 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3690                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3691                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3692 //   VQSUB    : Vector Saturing Subtract
3693 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3694                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3695                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3696 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3697                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3698                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3699 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3700 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3701                             int_arm_neon_vsubhn, 0>;
3702 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3703 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3704                             int_arm_neon_vrsubhn, 0>;
3705
3706 // Vector Comparisons.
3707
3708 //   VCEQ     : Vector Compare Equal
3709 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3710                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3711 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3712                      NEONvceq, 1>;
3713 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3714                      NEONvceq, 1>;
3715
3716 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3717                             "$Vd, $Vm, #0", NEONvceqz>;
3718
3719 //   VCGE     : Vector Compare Greater Than or Equal
3720 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3721                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3722 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3723                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3724 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3725                      NEONvcge, 0>;
3726 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3727                      NEONvcge, 0>;
3728
3729 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3730                             "$Vd, $Vm, #0", NEONvcgez>;
3731 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3732                             "$Vd, $Vm, #0", NEONvclez>;
3733
3734 //   VCGT     : Vector Compare Greater Than
3735 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3736                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3737 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3738                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3739 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3740                      NEONvcgt, 0>;
3741 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3742                      NEONvcgt, 0>;
3743
3744 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3745                             "$Vd, $Vm, #0", NEONvcgtz>;
3746 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3747                             "$Vd, $Vm, #0", NEONvcltz>;
3748
3749 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3750 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3751                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3752 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3753                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3754 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3755 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3756                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3757 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3758                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3759 //   VTST     : Vector Test Bits
3760 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3761                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3762
3763 // Vector Bitwise Operations.
3764
3765 def vnotd : PatFrag<(ops node:$in),
3766                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3767 def vnotq : PatFrag<(ops node:$in),
3768                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3769
3770
3771 //   VAND     : Vector Bitwise AND
3772 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3773                       v2i32, v2i32, and, 1>;
3774 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3775                       v4i32, v4i32, and, 1>;
3776
3777 //   VEOR     : Vector Bitwise Exclusive OR
3778 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3779                       v2i32, v2i32, xor, 1>;
3780 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3781                       v4i32, v4i32, xor, 1>;
3782
3783 //   VORR     : Vector Bitwise OR
3784 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3785                       v2i32, v2i32, or, 1>;
3786 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3787                       v4i32, v4i32, or, 1>;
3788
3789 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3790                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3791                           IIC_VMOVImm,
3792                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3793                           [(set DPR:$Vd,
3794                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3795   let Inst{9} = SIMM{9};
3796 }
3797
3798 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3799                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3800                           IIC_VMOVImm,
3801                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3802                           [(set DPR:$Vd,
3803                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3804   let Inst{10-9} = SIMM{10-9};
3805 }
3806
3807 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3808                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3809                           IIC_VMOVImm,
3810                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3811                           [(set QPR:$Vd,
3812                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3813   let Inst{9} = SIMM{9};
3814 }
3815
3816 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3817                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3818                           IIC_VMOVImm,
3819                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3820                           [(set QPR:$Vd,
3821                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3822   let Inst{10-9} = SIMM{10-9};
3823 }
3824
3825
3826 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3827 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3828                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3829                      "vbic", "$Vd, $Vn, $Vm", "",
3830                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3831                                                  (vnotd DPR:$Vm))))]>;
3832 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3833                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3834                      "vbic", "$Vd, $Vn, $Vm", "",
3835                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3836                                                  (vnotq QPR:$Vm))))]>;
3837
3838 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3839                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3840                           IIC_VMOVImm,
3841                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3842                           [(set DPR:$Vd,
3843                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3844   let Inst{9} = SIMM{9};
3845 }
3846
3847 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3848                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3849                           IIC_VMOVImm,
3850                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3851                           [(set DPR:$Vd,
3852                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3853   let Inst{10-9} = SIMM{10-9};
3854 }
3855
3856 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3857                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3858                           IIC_VMOVImm,
3859                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3860                           [(set QPR:$Vd,
3861                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3862   let Inst{9} = SIMM{9};
3863 }
3864
3865 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3866                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3867                           IIC_VMOVImm,
3868                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3869                           [(set QPR:$Vd,
3870                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3871   let Inst{10-9} = SIMM{10-9};
3872 }
3873
3874 //   VORN     : Vector Bitwise OR NOT
3875 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3876                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3877                      "vorn", "$Vd, $Vn, $Vm", "",
3878                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3879                                                 (vnotd DPR:$Vm))))]>;
3880 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3881                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3882                      "vorn", "$Vd, $Vn, $Vm", "",
3883                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3884                                                 (vnotq QPR:$Vm))))]>;
3885
3886 //   VMVN     : Vector Bitwise NOT (Immediate)
3887
3888 let isReMaterializable = 1 in {
3889
3890 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3891                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
3892                          "vmvn", "i16", "$Vd, $SIMM", "",
3893                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3894   let Inst{9} = SIMM{9};
3895 }
3896
3897 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3898                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
3899                          "vmvn", "i16", "$Vd, $SIMM", "",
3900                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3901   let Inst{9} = SIMM{9};
3902 }
3903
3904 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3905                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
3906                          "vmvn", "i32", "$Vd, $SIMM", "",
3907                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3908   let Inst{11-8} = SIMM{11-8};
3909 }
3910
3911 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3912                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
3913                          "vmvn", "i32", "$Vd, $SIMM", "",
3914                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3915   let Inst{11-8} = SIMM{11-8};
3916 }
3917 }
3918
3919 //   VMVN     : Vector Bitwise NOT
3920 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3921                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3922                      "vmvn", "$Vd, $Vm", "",
3923                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3924 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3925                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3926                      "vmvn", "$Vd, $Vm", "",
3927                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3928 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3929 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3930
3931 //   VBSL     : Vector Bitwise Select
3932 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3933                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3934                      N3RegFrm, IIC_VCNTiD,
3935                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3936                      [(set DPR:$Vd,
3937                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
3938
3939 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
3940                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
3941           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
3942
3943 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3944                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3945                      N3RegFrm, IIC_VCNTiQ,
3946                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3947                      [(set QPR:$Vd,
3948                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
3949
3950 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
3951                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
3952           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
3953
3954 //   VBIF     : Vector Bitwise Insert if False
3955 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3956 // FIXME: This instruction's encoding MAY NOT BE correct.
3957 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3958                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3959                      N3RegFrm, IIC_VBINiD,
3960                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3961                      []>;
3962 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3963                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3964                      N3RegFrm, IIC_VBINiQ,
3965                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3966                      []>;
3967
3968 //   VBIT     : Vector Bitwise Insert if True
3969 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3970 // FIXME: This instruction's encoding MAY NOT BE correct.
3971 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3972                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3973                      N3RegFrm, IIC_VBINiD,
3974                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3975                      []>;
3976 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3977                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3978                      N3RegFrm, IIC_VBINiQ,
3979                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3980                      []>;
3981
3982 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3983 // for equivalent operations with different register constraints; it just
3984 // inserts copies.
3985
3986 // Vector Absolute Differences.
3987
3988 //   VABD     : Vector Absolute Difference
3989 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3990                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3991                            "vabd", "s", int_arm_neon_vabds, 1>;
3992 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3993                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3994                            "vabd", "u", int_arm_neon_vabdu, 1>;
3995 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3996                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3997 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3998                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3999
4000 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4001 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4002                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4003 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4004                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4005
4006 //   VABA     : Vector Absolute Difference and Accumulate
4007 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4008                              "vaba", "s", int_arm_neon_vabds, add>;
4009 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4010                              "vaba", "u", int_arm_neon_vabdu, add>;
4011
4012 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4013 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4014                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4015 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4016                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4017
4018 // Vector Maximum and Minimum.
4019
4020 //   VMAX     : Vector Maximum
4021 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4022                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4023                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4024 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4025                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4026                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4027 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4028                         "vmax", "f32",
4029                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4030 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4031                         "vmax", "f32",
4032                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4033
4034 //   VMIN     : Vector Minimum
4035 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4036                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4037                            "vmin", "s", int_arm_neon_vmins, 1>;
4038 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4039                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4040                            "vmin", "u", int_arm_neon_vminu, 1>;
4041 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4042                         "vmin", "f32",
4043                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4044 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4045                         "vmin", "f32",
4046                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4047
4048 // Vector Pairwise Operations.
4049
4050 //   VPADD    : Vector Pairwise Add
4051 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4052                         "vpadd", "i8",
4053                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4054 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4055                         "vpadd", "i16",
4056                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4057 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4058                         "vpadd", "i32",
4059                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4060 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4061                         IIC_VPBIND, "vpadd", "f32",
4062                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4063
4064 //   VPADDL   : Vector Pairwise Add Long
4065 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4066                              int_arm_neon_vpaddls>;
4067 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4068                              int_arm_neon_vpaddlu>;
4069
4070 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4071 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4072                               int_arm_neon_vpadals>;
4073 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4074                               int_arm_neon_vpadalu>;
4075
4076 //   VPMAX    : Vector Pairwise Maximum
4077 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4078                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4079 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4080                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4081 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4082                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4083 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4084                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4085 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4086                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4087 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4088                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4089 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4090                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4091
4092 //   VPMIN    : Vector Pairwise Minimum
4093 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4094                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4095 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4096                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4097 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4098                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4099 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4100                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4101 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4102                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4103 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4104                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4105 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4106                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4107
4108 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4109
4110 //   VRECPE   : Vector Reciprocal Estimate
4111 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4112                         IIC_VUNAD, "vrecpe", "u32",
4113                         v2i32, v2i32, int_arm_neon_vrecpe>;
4114 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4115                         IIC_VUNAQ, "vrecpe", "u32",
4116                         v4i32, v4i32, int_arm_neon_vrecpe>;
4117 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4118                         IIC_VUNAD, "vrecpe", "f32",
4119                         v2f32, v2f32, int_arm_neon_vrecpe>;
4120 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4121                         IIC_VUNAQ, "vrecpe", "f32",
4122                         v4f32, v4f32, int_arm_neon_vrecpe>;
4123
4124 //   VRECPS   : Vector Reciprocal Step
4125 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4126                         IIC_VRECSD, "vrecps", "f32",
4127                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4128 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4129                         IIC_VRECSQ, "vrecps", "f32",
4130                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4131
4132 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4133 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4134                          IIC_VUNAD, "vrsqrte", "u32",
4135                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4136 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4137                          IIC_VUNAQ, "vrsqrte", "u32",
4138                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4139 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4140                          IIC_VUNAD, "vrsqrte", "f32",
4141                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4142 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4143                          IIC_VUNAQ, "vrsqrte", "f32",
4144                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4145
4146 //   VRSQRTS  : Vector Reciprocal Square Root Step
4147 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4148                         IIC_VRECSD, "vrsqrts", "f32",
4149                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4150 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4151                         IIC_VRECSQ, "vrsqrts", "f32",
4152                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4153
4154 // Vector Shifts.
4155
4156 //   VSHL     : Vector Shift
4157 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4158                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4159                             "vshl", "s", int_arm_neon_vshifts>;
4160 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4161                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4162                             "vshl", "u", int_arm_neon_vshiftu>;
4163
4164 //   VSHL     : Vector Shift Left (Immediate)
4165 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4166
4167 //   VSHR     : Vector Shift Right (Immediate)
4168 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4169 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4170
4171 //   VSHLL    : Vector Shift Left Long
4172 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4173 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4174
4175 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4176 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4177                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4178                 ValueType OpTy, SDNode OpNode>
4179   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4180            ResTy, OpTy, OpNode> {
4181   let Inst{21-16} = op21_16;
4182   let DecoderMethod = "DecodeVSHLMaxInstruction";
4183 }
4184 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4185                           v8i16, v8i8, NEONvshlli>;
4186 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4187                           v4i32, v4i16, NEONvshlli>;
4188 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4189                           v2i64, v2i32, NEONvshlli>;
4190
4191 //   VSHRN    : Vector Shift Right and Narrow
4192 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4193                            NEONvshrn>;
4194
4195 //   VRSHL    : Vector Rounding Shift
4196 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4197                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4198                             "vrshl", "s", int_arm_neon_vrshifts>;
4199 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4200                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4201                             "vrshl", "u", int_arm_neon_vrshiftu>;
4202 //   VRSHR    : Vector Rounding Shift Right
4203 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4204 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4205
4206 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4207 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4208                            NEONvrshrn>;
4209
4210 //   VQSHL    : Vector Saturating Shift
4211 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4212                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4213                             "vqshl", "s", int_arm_neon_vqshifts>;
4214 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4215                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4216                             "vqshl", "u", int_arm_neon_vqshiftu>;
4217 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4218 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4219 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4220
4221 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4222 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4223
4224 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4225 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4226                            NEONvqshrns>;
4227 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4228                            NEONvqshrnu>;
4229
4230 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4231 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4232                            NEONvqshrnsu>;
4233
4234 //   VQRSHL   : Vector Saturating Rounding Shift
4235 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4236                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4237                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4238 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4239                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4240                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4241
4242 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4243 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4244                            NEONvqrshrns>;
4245 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4246                            NEONvqrshrnu>;
4247
4248 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4249 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4250                            NEONvqrshrnsu>;
4251
4252 //   VSRA     : Vector Shift Right and Accumulate
4253 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4254 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4255 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4256 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4257 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4258
4259 //   VSLI     : Vector Shift Left and Insert
4260 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4261
4262 //   VSRI     : Vector Shift Right and Insert
4263 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4264
4265 // Vector Absolute and Saturating Absolute.
4266
4267 //   VABS     : Vector Absolute Value
4268 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4269                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4270                            int_arm_neon_vabs>;
4271 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4272                         IIC_VUNAD, "vabs", "f32",
4273                         v2f32, v2f32, int_arm_neon_vabs>;
4274 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4275                         IIC_VUNAQ, "vabs", "f32",
4276                         v4f32, v4f32, int_arm_neon_vabs>;
4277
4278 //   VQABS    : Vector Saturating Absolute Value
4279 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4280                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4281                            int_arm_neon_vqabs>;
4282
4283 // Vector Negate.
4284
4285 def vnegd  : PatFrag<(ops node:$in),
4286                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4287 def vnegq  : PatFrag<(ops node:$in),
4288                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4289
4290 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4291   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4292         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4293         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4294 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4295   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4296         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4297         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4298
4299 //   VNEG     : Vector Negate (integer)
4300 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4301 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4302 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4303 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4304 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4305 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4306
4307 //   VNEG     : Vector Negate (floating-point)
4308 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4309                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4310                     "vneg", "f32", "$Vd, $Vm", "",
4311                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4312 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4313                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4314                     "vneg", "f32", "$Vd, $Vm", "",
4315                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4316
4317 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4318 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4319 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4320 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4321 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4322 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4323
4324 //   VQNEG    : Vector Saturating Negate
4325 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4326                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4327                            int_arm_neon_vqneg>;
4328
4329 // Vector Bit Counting Operations.
4330
4331 //   VCLS     : Vector Count Leading Sign Bits
4332 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4333                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4334                            int_arm_neon_vcls>;
4335 //   VCLZ     : Vector Count Leading Zeros
4336 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4337                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4338                            int_arm_neon_vclz>;
4339 //   VCNT     : Vector Count One Bits
4340 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4341                         IIC_VCNTiD, "vcnt", "8",
4342                         v8i8, v8i8, int_arm_neon_vcnt>;
4343 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4344                         IIC_VCNTiQ, "vcnt", "8",
4345                         v16i8, v16i8, int_arm_neon_vcnt>;
4346
4347 // Vector Swap
4348 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4349                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4350                      "vswp", "$Vd, $Vm", "", []>;
4351 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4352                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4353                      "vswp", "$Vd, $Vm", "", []>;
4354
4355 // Vector Move Operations.
4356
4357 //   VMOV     : Vector Move (Register)
4358 def : InstAlias<"vmov${p} $Vd, $Vm",
4359                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4360 def : InstAlias<"vmov${p} $Vd, $Vm",
4361                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4362
4363 //   VMOV     : Vector Move (Immediate)
4364
4365 let isReMaterializable = 1 in {
4366 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4367                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4368                          "vmov", "i8", "$Vd, $SIMM", "",
4369                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4370 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4371                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4372                          "vmov", "i8", "$Vd, $SIMM", "",
4373                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4374
4375 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4376                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4377                          "vmov", "i16", "$Vd, $SIMM", "",
4378                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4379   let Inst{9} = SIMM{9};
4380 }
4381
4382 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4383                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4384                          "vmov", "i16", "$Vd, $SIMM", "",
4385                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4386  let Inst{9} = SIMM{9};
4387 }
4388
4389 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4390                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4391                          "vmov", "i32", "$Vd, $SIMM", "",
4392                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4393   let Inst{11-8} = SIMM{11-8};
4394 }
4395
4396 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4397                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4398                          "vmov", "i32", "$Vd, $SIMM", "",
4399                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4400   let Inst{11-8} = SIMM{11-8};
4401 }
4402
4403 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4404                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4405                          "vmov", "i64", "$Vd, $SIMM", "",
4406                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4407 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4408                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4409                          "vmov", "i64", "$Vd, $SIMM", "",
4410                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4411 } // isReMaterializable
4412
4413 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4414
4415 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4416                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4417                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4418                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4419                                            imm:$lane))]> {
4420   let Inst{21}  = lane{2};
4421   let Inst{6-5} = lane{1-0};
4422 }
4423 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4424                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4425                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4426                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4427                                            imm:$lane))]> {
4428   let Inst{21} = lane{1};
4429   let Inst{6}  = lane{0};
4430 }
4431 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4432                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4433                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4434                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4435                                            imm:$lane))]> {
4436   let Inst{21}  = lane{2};
4437   let Inst{6-5} = lane{1-0};
4438 }
4439 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4440                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4441                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4442                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4443                                            imm:$lane))]> {
4444   let Inst{21} = lane{1};
4445   let Inst{6}  = lane{0};
4446 }
4447 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4448                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4449                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4450                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4451                                            imm:$lane))]> {
4452   let Inst{21} = lane{0};
4453 }
4454 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4455 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4456           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4457                            (DSubReg_i8_reg imm:$lane))),
4458                      (SubReg_i8_lane imm:$lane))>;
4459 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4460           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4461                              (DSubReg_i16_reg imm:$lane))),
4462                      (SubReg_i16_lane imm:$lane))>;
4463 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4464           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4465                            (DSubReg_i8_reg imm:$lane))),
4466                      (SubReg_i8_lane imm:$lane))>;
4467 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4468           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4469                              (DSubReg_i16_reg imm:$lane))),
4470                      (SubReg_i16_lane imm:$lane))>;
4471 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4472           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4473                              (DSubReg_i32_reg imm:$lane))),
4474                      (SubReg_i32_lane imm:$lane))>;
4475 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4476           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4477                           (SSubReg_f32_reg imm:$src2))>;
4478 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4479           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4480                           (SSubReg_f32_reg imm:$src2))>;
4481 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4482 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4483 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4484           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4485
4486
4487 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4488
4489 let Constraints = "$src1 = $V" in {
4490 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4491                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4492                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4493                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4494                                            GPR:$R, imm:$lane))]> {
4495   let Inst{21}  = lane{2};
4496   let Inst{6-5} = lane{1-0};
4497 }
4498 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4499                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4500                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4501                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4502                                            GPR:$R, imm:$lane))]> {
4503   let Inst{21} = lane{1};
4504   let Inst{6}  = lane{0};
4505 }
4506 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4507                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4508                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4509                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4510                                            GPR:$R, imm:$lane))]> {
4511   let Inst{21} = lane{0};
4512 }
4513 }
4514 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4515           (v16i8 (INSERT_SUBREG QPR:$src1,
4516                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4517                                    (DSubReg_i8_reg imm:$lane))),
4518                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4519                   (DSubReg_i8_reg imm:$lane)))>;
4520 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4521           (v8i16 (INSERT_SUBREG QPR:$src1,
4522                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4523                                      (DSubReg_i16_reg imm:$lane))),
4524                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4525                   (DSubReg_i16_reg imm:$lane)))>;
4526 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4527           (v4i32 (INSERT_SUBREG QPR:$src1,
4528                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4529                                      (DSubReg_i32_reg imm:$lane))),
4530                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4531                   (DSubReg_i32_reg imm:$lane)))>;
4532
4533 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4534           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4535                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4536 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4537           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4538                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4539
4540 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4541 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4542 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4543           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4544
4545 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4546           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4547 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4548           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4549 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4550           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4551
4552 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4553           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4554 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4555           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4556 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4557           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4558
4559 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4560           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4561                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4562                          dsub_0)>;
4563 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4564           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4565                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4566                          dsub_0)>;
4567 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4568           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4569                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4570                          dsub_0)>;
4571
4572 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4573
4574 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4575   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4576           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4577           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4578 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4579   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4580           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4581           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4582
4583 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4584 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4585 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4586 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4587 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4588 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4589
4590 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4591 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4592
4593 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4594
4595 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4596               ValueType Ty, Operand IdxTy>
4597   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4598               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4599               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4600
4601 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4602               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4603   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4604               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4605               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4606                                       VectorIndex32:$lane)))]>;
4607
4608 // Inst{19-16} is partially specified depending on the element size.
4609
4610 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4611   bits<3> lane;
4612   let Inst{19-17} = lane{2-0};
4613 }
4614 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4615   bits<2> lane;
4616   let Inst{19-18} = lane{1-0};
4617 }
4618 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4619   bits<1> lane;
4620   let Inst{19} = lane{0};
4621 }
4622 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4623   bits<3> lane;
4624   let Inst{19-17} = lane{2-0};
4625 }
4626 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4627   bits<2> lane;
4628   let Inst{19-18} = lane{1-0};
4629 }
4630 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4631   bits<1> lane;
4632   let Inst{19} = lane{0};
4633 }
4634
4635 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4636           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4637
4638 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4639           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4640
4641 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4642           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4643                                   (DSubReg_i8_reg imm:$lane))),
4644                            (SubReg_i8_lane imm:$lane)))>;
4645 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4646           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4647                                     (DSubReg_i16_reg imm:$lane))),
4648                             (SubReg_i16_lane imm:$lane)))>;
4649 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4650           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4651                                     (DSubReg_i32_reg imm:$lane))),
4652                             (SubReg_i32_lane imm:$lane)))>;
4653 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4654           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4655                                    (DSubReg_i32_reg imm:$lane))),
4656                            (SubReg_i32_lane imm:$lane)))>;
4657
4658 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4659                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4660 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4661                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4662
4663 //   VMOVN    : Vector Narrowing Move
4664 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4665                          "vmovn", "i", trunc>;
4666 //   VQMOVN   : Vector Saturating Narrowing Move
4667 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4668                             "vqmovn", "s", int_arm_neon_vqmovns>;
4669 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4670                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4671 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4672                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4673 //   VMOVL    : Vector Lengthening Move
4674 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4675 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4676
4677 // Vector Conversions.
4678
4679 //   VCVT     : Vector Convert Between Floating-Point and Integers
4680 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4681                      v2i32, v2f32, fp_to_sint>;
4682 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4683                      v2i32, v2f32, fp_to_uint>;
4684 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4685                      v2f32, v2i32, sint_to_fp>;
4686 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4687                      v2f32, v2i32, uint_to_fp>;
4688
4689 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4690                      v4i32, v4f32, fp_to_sint>;
4691 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4692                      v4i32, v4f32, fp_to_uint>;
4693 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4694                      v4f32, v4i32, sint_to_fp>;
4695 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4696                      v4f32, v4i32, uint_to_fp>;
4697
4698 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4699 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4700                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4701 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4702                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4703 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4704                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4705 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4706                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4707
4708 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4709                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4710 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4711                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4712 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4713                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4714 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4715                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4716
4717 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4718 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4719                         IIC_VUNAQ, "vcvt", "f16.f32",
4720                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4721                 Requires<[HasNEON, HasFP16]>;
4722 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4723                         IIC_VUNAQ, "vcvt", "f32.f16",
4724                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4725                 Requires<[HasNEON, HasFP16]>;
4726
4727 // Vector Reverse.
4728
4729 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4730
4731 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4732   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4733         (ins DPR:$Vm), IIC_VMOVD,
4734         OpcodeStr, Dt, "$Vd, $Vm", "",
4735         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4736 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4737   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4738         (ins QPR:$Vm), IIC_VMOVQ,
4739         OpcodeStr, Dt, "$Vd, $Vm", "",
4740         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4741
4742 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4743 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4744 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4745 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4746
4747 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4748 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4749 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4750 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4751
4752 //   VREV32   : Vector Reverse elements within 32-bit words
4753
4754 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4755   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4756         (ins DPR:$Vm), IIC_VMOVD,
4757         OpcodeStr, Dt, "$Vd, $Vm", "",
4758         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4759 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4760   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4761         (ins QPR:$Vm), IIC_VMOVQ,
4762         OpcodeStr, Dt, "$Vd, $Vm", "",
4763         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4764
4765 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4766 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4767
4768 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4769 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4770
4771 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4772
4773 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4774   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4775         (ins DPR:$Vm), IIC_VMOVD,
4776         OpcodeStr, Dt, "$Vd, $Vm", "",
4777         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4778 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4779   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4780         (ins QPR:$Vm), IIC_VMOVQ,
4781         OpcodeStr, Dt, "$Vd, $Vm", "",
4782         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4783
4784 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4785 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4786
4787 // Other Vector Shuffles.
4788
4789 //  Aligned extractions: really just dropping registers
4790
4791 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4792       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4793              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4794
4795 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4796
4797 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4798
4799 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4800
4801 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4802
4803 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4804
4805
4806 //   VEXT     : Vector Extract
4807
4808 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4809   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4810         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4811         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4812         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4813                                       (Ty DPR:$Vm), imm:$index)))]> {
4814   bits<4> index;
4815   let Inst{11-8} = index{3-0};
4816 }
4817
4818 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4819   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4820         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4821         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4822         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4823                                       (Ty QPR:$Vm), imm:$index)))]> {
4824   bits<4> index;
4825   let Inst{11-8} = index{3-0};
4826 }
4827
4828 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4829   let Inst{11-8} = index{3-0};
4830 }
4831 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4832   let Inst{11-9} = index{2-0};
4833   let Inst{8}    = 0b0;
4834 }
4835 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4836   let Inst{11-10} = index{1-0};
4837   let Inst{9-8}    = 0b00;
4838 }
4839 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4840                            (v2f32 DPR:$Vm),
4841                            (i32 imm:$index))),
4842           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
4843
4844 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4845   let Inst{11-8} = index{3-0};
4846 }
4847 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4848   let Inst{11-9} = index{2-0};
4849   let Inst{8}    = 0b0;
4850 }
4851 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4852   let Inst{11-10} = index{1-0};
4853   let Inst{9-8}    = 0b00;
4854 }
4855 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
4856                            (v4f32 QPR:$Vm),
4857                            (i32 imm:$index))),
4858           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
4859
4860 //   VTRN     : Vector Transpose
4861
4862 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4863 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4864 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4865
4866 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4867 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4868 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4869
4870 //   VUZP     : Vector Unzip (Deinterleave)
4871
4872 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4873 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4874 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4875
4876 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4877 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4878 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4879
4880 //   VZIP     : Vector Zip (Interleave)
4881
4882 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4883 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4884 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4885
4886 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4887 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4888 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4889
4890 // Vector Table Lookup and Table Extension.
4891
4892 //   VTBL     : Vector Table Lookup
4893 let DecoderMethod = "DecodeTBLInstruction" in {
4894 def  VTBL1
4895   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4896         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4897         "vtbl", "8", "$Vd, $Vn, $Vm", "",
4898         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
4899 let hasExtraSrcRegAllocReq = 1 in {
4900 def  VTBL2
4901   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4902         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4903         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4904 def  VTBL3
4905   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4906         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4907         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4908 def  VTBL4
4909   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4910         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4911         NVTBLFrm, IIC_VTB4,
4912         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4913 } // hasExtraSrcRegAllocReq = 1
4914
4915 def  VTBL2Pseudo
4916   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4917 def  VTBL3Pseudo
4918   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4919 def  VTBL4Pseudo
4920   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4921
4922 //   VTBX     : Vector Table Extension
4923 def  VTBX1
4924   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4925         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4926         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
4927         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4928                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
4929 let hasExtraSrcRegAllocReq = 1 in {
4930 def  VTBX2
4931   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4932         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4933         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4934 def  VTBX3
4935   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4936         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4937         NVTBLFrm, IIC_VTBX3,
4938         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4939         "$orig = $Vd", []>;
4940 def  VTBX4
4941   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4942         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4943         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4944         "$orig = $Vd", []>;
4945 } // hasExtraSrcRegAllocReq = 1
4946
4947 def  VTBX2Pseudo
4948   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4949                 IIC_VTBX2, "$orig = $dst", []>;
4950 def  VTBX3Pseudo
4951   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4952                 IIC_VTBX3, "$orig = $dst", []>;
4953 def  VTBX4Pseudo
4954   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4955                 IIC_VTBX4, "$orig = $dst", []>;
4956 } // DecoderMethod = "DecodeTBLInstruction"
4957
4958 //===----------------------------------------------------------------------===//
4959 // NEON instructions for single-precision FP math
4960 //===----------------------------------------------------------------------===//
4961
4962 class N2VSPat<SDNode OpNode, NeonI Inst>
4963   : NEONFPPat<(f32 (OpNode SPR:$a)),
4964               (EXTRACT_SUBREG
4965                (v2f32 (COPY_TO_REGCLASS (Inst
4966                 (INSERT_SUBREG
4967                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4968                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
4969
4970 class N3VSPat<SDNode OpNode, NeonI Inst>
4971   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4972               (EXTRACT_SUBREG
4973                (v2f32 (COPY_TO_REGCLASS (Inst
4974                 (INSERT_SUBREG
4975                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4976                  SPR:$a, ssub_0),
4977                 (INSERT_SUBREG
4978                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4979                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4980
4981 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4982   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4983               (EXTRACT_SUBREG
4984                (v2f32 (COPY_TO_REGCLASS (Inst
4985                 (INSERT_SUBREG
4986                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4987                  SPR:$acc, ssub_0),
4988                 (INSERT_SUBREG
4989                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4990                  SPR:$a, ssub_0),
4991                 (INSERT_SUBREG
4992                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4993                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4994
4995 def : N3VSPat<fadd, VADDfd>;
4996 def : N3VSPat<fsub, VSUBfd>;
4997 def : N3VSPat<fmul, VMULfd>;
4998 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
4999       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5000 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5001       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5002 def : N2VSPat<fabs, VABSfd>;
5003 def : N2VSPat<fneg, VNEGfd>;
5004 def : N3VSPat<NEONfmax, VMAXfd>;
5005 def : N3VSPat<NEONfmin, VMINfd>;
5006 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5007 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5008 def : N2VSPat<arm_sitof, VCVTs2fd>;
5009 def : N2VSPat<arm_uitof, VCVTu2fd>;
5010
5011 //===----------------------------------------------------------------------===//
5012 // Non-Instruction Patterns
5013 //===----------------------------------------------------------------------===//
5014
5015 // bit_convert
5016 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5017 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5018 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5019 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5020 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5021 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5022 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5023 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5024 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5025 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5026 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5027 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5028 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5029 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5030 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5031 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5032 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5033 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5034 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5035 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5036 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5037 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5038 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5039 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5040 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5041 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5042 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5043 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5044 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5045 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5046
5047 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5048 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5049 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5050 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5051 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5052 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5053 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5054 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5055 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5056 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5057 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5058 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5059 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5060 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5061 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5062 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
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