lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM",
  69                            SDTypeProfile<1, 1, [SDTCisVec<0>,
  70                                                 SDTCisVT<1, i32>]>>;
  71 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  72
  73 // VDUPLANE can produce a quad-register result from a double-register source,
  74 // so the result is not constrained to match the source.
  75 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  76                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  77                                                 SDTCisVT<2, i32>]>>;
  78
  79 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  80                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  81 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  82
  83 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  84 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  85 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  86 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  87
  88 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  89                                          SDTCisSameAs<0, 2>,
  90                                          SDTCisSameAs<0, 3>]>;
  91 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  92 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  93 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  94
  95 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  96                                          SDTCisSameAs<0, 2>]>;
  97 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  98 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  99
 100 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 101   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 102   unsigned EltBits;
 103   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 104   return (EltBits == 32 && EltVal == 0);
 105 }]>;
 106
 107 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 108   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 109   unsigned EltBits;
 110   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 111   return (EltBits == 8 && EltVal == 0xff);
 112 }]>;
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON operand definitions
 116 //===----------------------------------------------------------------------===//
 117
 118 def nModImm : Operand<i32> {
 119   let PrintMethod = "printNEONModImmOperand";
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 // NEON load / store instructions
 124 //===----------------------------------------------------------------------===//
 125
 126 let mayLoad = 1, neverHasSideEffects = 1 in {
 127 // Use vldmia to load a Q register as a D register pair.
 128 // This is equivalent to VLDMD except that it has a Q register operand
 129 // instead of a pair of D registers.
 130 def VLDMQ
 131   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 132           IndexModeNone, IIC_fpLoadm,
 133           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 134
 135 // Use vld1 to load a Q register as a D register pair.
 136 // This alternative to VLDMQ allows an alignment to be specified.
 137 // This is equivalent to VLD1q64 except that it has a Q register operand.
 138 def VLD1q
 139   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 140           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 141 } // mayLoad = 1, neverHasSideEffects = 1
 142
 143 let mayStore = 1, neverHasSideEffects = 1 in {
 144 // Use vstmia to store a Q register as a D register pair.
 145 // This is equivalent to VSTMD except that it has a Q register operand
 146 // instead of a pair of D registers.
 147 def VSTMQ
 148   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 149           IndexModeNone, IIC_fpStorem,
 150           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 151
 152 // Use vst1 to store a Q register as a D register pair.
 153 // This alternative to VSTMQ allows an alignment to be specified.
 154 // This is equivalent to VST1q64 except that it has a Q register operand.
 155 def VST1q
 156   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 157           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 158 } // mayStore = 1, neverHasSideEffects = 1
 159
 160 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 161
 162 //   VLD1     : Vector Load (multiple single elements)
 163 class VLD1D<bits<4> op7_4, string Dt>
 164   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 165           (ins addrmode6:$addr), IIC_VLD1,
 166           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 167 class VLD1Q<bits<4> op7_4, string Dt>
 168   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 169           (ins addrmode6:$addr), IIC_VLD1,
 170           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 171
 172 def  VLD1d8   : VLD1D<0b0000, "8">;
 173 def  VLD1d16  : VLD1D<0b0100, "16">;
 174 def  VLD1d32  : VLD1D<0b1000, "32">;
 175 def  VLD1d64  : VLD1D<0b1100, "64">;
 176
 177 def  VLD1q8   : VLD1Q<0b0000, "8">;
 178 def  VLD1q16  : VLD1Q<0b0100, "16">;
 179 def  VLD1q32  : VLD1Q<0b1000, "32">;
 180 def  VLD1q64  : VLD1Q<0b1100, "64">;
 181
 182 // ...with address register writeback:
 183 class VLD1DWB<bits<4> op7_4, string Dt>
 184   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 185           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 186           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 187           "$addr.addr = $wb", []>;
 188 class VLD1QWB<bits<4> op7_4, string Dt>
 189   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 190           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 191           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 192           "$addr.addr = $wb", []>;
 193
 194 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 195 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 196 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 197 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 198
 199 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 200 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 201 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 202 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 203
 204 // ...with 3 registers (some of these are only for the disassembler):
 205 class VLD1D3<bits<4> op7_4, string Dt>
 206   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 207           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 208           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 209 class VLD1D3WB<bits<4> op7_4, string Dt>
 210   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 211           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 212           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 213
 214 def VLD1d8T      : VLD1D3<0b0000, "8">;
 215 def VLD1d16T     : VLD1D3<0b0100, "16">;
 216 def VLD1d32T     : VLD1D3<0b1000, "32">;
 217 def VLD1d64T     : VLD1D3<0b1100, "64">;
 218
 219 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 220 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 221 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 222 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 223
 224 // ...with 4 registers (some of these are only for the disassembler):
 225 class VLD1D4<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 227           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 228           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 229 class VLD1D4WB<bits<4> op7_4, string Dt>
 230   : NLdSt<0,0b10,0b0010,op7_4,
 231           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 232           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 233           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 234           []>;
 235
 236 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 237 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 238 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 239 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 240
 241 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 242 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 243 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 244 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 245
 246 //   VLD2     : Vector Load (multiple 2-element structures)
 247 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 248   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 249           (ins addrmode6:$addr), IIC_VLD2,
 250           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 251 class VLD2Q<bits<4> op7_4, string Dt>
 252   : NLdSt<0, 0b10, 0b0011, op7_4,
 253           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 254           (ins addrmode6:$addr), IIC_VLD2,
 255           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 256
 257 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 258 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 259 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 260
 261 def  VLD2q8   : VLD2Q<0b0000, "8">;
 262 def  VLD2q16  : VLD2Q<0b0100, "16">;
 263 def  VLD2q32  : VLD2Q<0b1000, "32">;
 264
 265 // ...with address register writeback:
 266 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 267   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 268           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 269           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 270           "$addr.addr = $wb", []>;
 271 class VLD2QWB<bits<4> op7_4, string Dt>
 272   : NLdSt<0, 0b10, 0b0011, op7_4,
 273           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 274           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 275           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 276           "$addr.addr = $wb", []>;
 277
 278 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 279 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 280 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 281
 282 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 283 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 284 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 285
 286 // ...with double-spaced registers (for disassembly only):
 287 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 288 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 289 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 290 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 291 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 292 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 293
 294 //   VLD3     : Vector Load (multiple 3-element structures)
 295 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 296   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 297           (ins addrmode6:$addr), IIC_VLD3,
 298           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 299
 300 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 301 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 302 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 303
 304 // ...with address register writeback:
 305 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 306   : NLdSt<0, 0b10, op11_8, op7_4,
 307           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 308           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 310           "$addr.addr = $wb", []>;
 311
 312 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 313 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 314 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 315
 316 // ...with double-spaced registers (non-updating versions for disassembly only):
 317 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 318 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 319 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 320 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 321 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 322 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 323
 324 // ...alternate versions to be allocated odd register numbers:
 325 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 326 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 327 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 328
 329 //   VLD4     : Vector Load (multiple 4-element structures)
 330 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 331   : NLdSt<0, 0b10, op11_8, op7_4,
 332           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 333           (ins addrmode6:$addr), IIC_VLD4,
 334           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 335
 336 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 337 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 338 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 339
 340 // ...with address register writeback:
 341 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 342   : NLdSt<0, 0b10, op11_8, op7_4,
 343           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 344           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 345           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 346           "$addr.addr = $wb", []>;
 347
 348 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 349 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 350 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 351
 352 // ...with double-spaced registers (non-updating versions for disassembly only):
 353 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 354 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 355 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 356 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 357 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 358 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 359
 360 // ...alternate versions to be allocated odd register numbers:
 361 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 362 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 363 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 364
 365 //   VLD1LN   : Vector Load (single element to one lane)
 366 //   FIXME: Not yet implemented.
 367
 368 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 369 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 370   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 371           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 372           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 373           "$src1 = $dst1, $src2 = $dst2", []>;
 374
 375 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 376 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 377 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 378
 379 // ...with double-spaced registers:
 380 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 381 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 382
 383 // ...alternate versions to be allocated odd register numbers:
 384 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 385 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 386
 387 // ...with address register writeback:
 388 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 389   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 390           (ins addrmode6:$addr, am6offset:$offset,
 391            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 392           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 393           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 394
 395 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 396 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 397 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 398
 399 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 400 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 401
 402 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 403 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 404   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 405           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 406           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 407           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 408           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 409
 410 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 411 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 412 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 413
 414 // ...with double-spaced registers:
 415 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 416 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 417
 418 // ...alternate versions to be allocated odd register numbers:
 419 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 420 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 421
 422 // ...with address register writeback:
 423 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 424   : NLdSt<1, 0b10, op11_8, op7_4,
 425           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 426           (ins addrmode6:$addr, am6offset:$offset,
 427            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 428           IIC_VLD3, "vld3", Dt,
 429           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 430           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 431           []>;
 432
 433 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 434 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 435 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 436
 437 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 438 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 439
 440 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 441 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 442   : NLdSt<1, 0b10, op11_8, op7_4,
 443           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 444           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 445           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 446           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 447           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 448
 449 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 450 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 451 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 452
 453 // ...with double-spaced registers:
 454 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 455 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 456
 457 // ...alternate versions to be allocated odd register numbers:
 458 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 459 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 460
 461 // ...with address register writeback:
 462 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 463   : NLdSt<1, 0b10, op11_8, op7_4,
 464           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 465           (ins addrmode6:$addr, am6offset:$offset,
 466            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 467           IIC_VLD4, "vld4", Dt,
 468 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 469 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 470           []>;
 471
 472 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 473 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 474 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 475
 476 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 477 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 478
 479 //   VLD1DUP  : Vector Load (single element to all lanes)
 480 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 481 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 482 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 483 //   FIXME: Not yet implemented.
 484 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 485
 486 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 487
 488 //   VST1     : Vector Store (multiple single elements)
 489 class VST1D<bits<4> op7_4, string Dt>
 490   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 491           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 492 class VST1Q<bits<4> op7_4, string Dt>
 493   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 494           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 495           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 496
 497 def  VST1d8   : VST1D<0b0000, "8">;
 498 def  VST1d16  : VST1D<0b0100, "16">;
 499 def  VST1d32  : VST1D<0b1000, "32">;
 500 def  VST1d64  : VST1D<0b1100, "64">;
 501
 502 def  VST1q8   : VST1Q<0b0000, "8">;
 503 def  VST1q16  : VST1Q<0b0100, "16">;
 504 def  VST1q32  : VST1Q<0b1000, "32">;
 505 def  VST1q64  : VST1Q<0b1100, "64">;
 506
 507 // ...with address register writeback:
 508 class VST1DWB<bits<4> op7_4, string Dt>
 509   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 510           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 511           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 512 class VST1QWB<bits<4> op7_4, string Dt>
 513   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 514           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 515           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 516
 517 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 518 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 519 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 520 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 521
 522 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 523 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 524 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 525 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 526
 527 // ...with 3 registers (some of these are only for the disassembler):
 528 class VST1D3<bits<4> op7_4, string Dt>
 529   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 530           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 531           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 532 class VST1D3WB<bits<4> op7_4, string Dt>
 533   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 534           (ins addrmode6:$addr, am6offset:$offset,
 535            DPR:$src1, DPR:$src2, DPR:$src3),
 536           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 537           "$addr.addr = $wb", []>;
 538
 539 def VST1d8T      : VST1D3<0b0000, "8">;
 540 def VST1d16T     : VST1D3<0b0100, "16">;
 541 def VST1d32T     : VST1D3<0b1000, "32">;
 542 def VST1d64T     : VST1D3<0b1100, "64">;
 543
 544 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 545 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 546 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 547 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 548
 549 // ...with 4 registers (some of these are only for the disassembler):
 550 class VST1D4<bits<4> op7_4, string Dt>
 551   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 552           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 553           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 554           []>;
 555 class VST1D4WB<bits<4> op7_4, string Dt>
 556   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 557           (ins addrmode6:$addr, am6offset:$offset,
 558            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 559           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 560           "$addr.addr = $wb", []>;
 561
 562 def VST1d8Q      : VST1D4<0b0000, "8">;
 563 def VST1d16Q     : VST1D4<0b0100, "16">;
 564 def VST1d32Q     : VST1D4<0b1000, "32">;
 565 def VST1d64Q     : VST1D4<0b1100, "64">;
 566
 567 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 568 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 569 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 570 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 571
 572 //   VST2     : Vector Store (multiple 2-element structures)
 573 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 574   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 575           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 576           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 577 class VST2Q<bits<4> op7_4, string Dt>
 578   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 579           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 580           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 581           "", []>;
 582
 583 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 584 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 585 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 586
 587 def  VST2q8   : VST2Q<0b0000, "8">;
 588 def  VST2q16  : VST2Q<0b0100, "16">;
 589 def  VST2q32  : VST2Q<0b1000, "32">;
 590
 591 // ...with address register writeback:
 592 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 593   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 594           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 595           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 596           "$addr.addr = $wb", []>;
 597 class VST2QWB<bits<4> op7_4, string Dt>
 598   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 599           (ins addrmode6:$addr, am6offset:$offset,
 600            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 601           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 602           "$addr.addr = $wb", []>;
 603
 604 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 605 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 606 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 607
 608 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 609 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 610 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 611
 612 // ...with double-spaced registers (for disassembly only):
 613 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 614 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 615 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 616 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 617 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 618 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 619
 620 //   VST3     : Vector Store (multiple 3-element structures)
 621 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 622   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 623           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 624           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 625
 626 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 627 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 628 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 629
 630 // ...with address register writeback:
 631 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 632   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 633           (ins addrmode6:$addr, am6offset:$offset,
 634            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 635           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 636           "$addr.addr = $wb", []>;
 637
 638 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 639 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 640 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 641
 642 // ...with double-spaced registers (non-updating versions for disassembly only):
 643 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 644 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 645 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 646 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 647 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 648 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 649
 650 // ...alternate versions to be allocated odd register numbers:
 651 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 652 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 653 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 654
 655 //   VST4     : Vector Store (multiple 4-element structures)
 656 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 657   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 658           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 659           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 660           "", []>;
 661
 662 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 663 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 664 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 665
 666 // ...with address register writeback:
 667 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 669           (ins addrmode6:$addr, am6offset:$offset,
 670            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 671            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 672           "$addr.addr = $wb", []>;
 673
 674 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 675 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 676 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 677
 678 // ...with double-spaced registers (non-updating versions for disassembly only):
 679 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 680 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 681 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 682 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 683 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 684 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 685
 686 // ...alternate versions to be allocated odd register numbers:
 687 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 688 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 689 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 690
 691 //   VST1LN   : Vector Store (single element from one lane)
 692 //   FIXME: Not yet implemented.
 693
 694 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 695 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 696   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 697           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 698           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 699           "", []>;
 700
 701 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 702 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 703 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 704
 705 // ...with double-spaced registers:
 706 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 707 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 708
 709 // ...alternate versions to be allocated odd register numbers:
 710 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 711 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 712
 713 // ...with address register writeback:
 714 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 715   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 716           (ins addrmode6:$addr, am6offset:$offset,
 717            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 718           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 719           "$addr.addr = $wb", []>;
 720
 721 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 722 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 723 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 724
 725 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 726 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 727
 728 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 729 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 730   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 731           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 732            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 733           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 734
 735 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 736 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 737 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 738
 739 // ...with double-spaced registers:
 740 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 741 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 742
 743 // ...alternate versions to be allocated odd register numbers:
 744 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 745 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 746
 747 // ...with address register writeback:
 748 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 749   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 750           (ins addrmode6:$addr, am6offset:$offset,
 751            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 752           IIC_VST, "vst3", Dt,
 753           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 754           "$addr.addr = $wb", []>;
 755
 756 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 757 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 758 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 759
 760 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 761 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 762
 763 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 764 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 765   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 766           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 767            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 768           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 769           "", []>;
 770
 771 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 772 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 773 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 774
 775 // ...with double-spaced registers:
 776 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 777 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 778
 779 // ...alternate versions to be allocated odd register numbers:
 780 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 781 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 782
 783 // ...with address register writeback:
 784 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 785   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 786           (ins addrmode6:$addr, am6offset:$offset,
 787            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 788           IIC_VST, "vst4", Dt,
 789   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 790           "$addr.addr = $wb", []>;
 791
 792 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 793 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 794 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 795
 796 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 797 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 798
 799 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
 800
 801
 802 //===----------------------------------------------------------------------===//
 803 // NEON pattern fragments
 804 //===----------------------------------------------------------------------===//
 805
 806 // Extract D sub-registers of Q registers.
 807 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 808   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 809   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
 810 }]>;
 811 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 812   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 813   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
 814 }]>;
 815 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 816   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 817   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
 818 }]>;
 819 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 820   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 821   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
 822 }]>;
 823
 824 // Extract S sub-registers of Q/D registers.
 825 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 826   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
 827   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
 828 }]>;
 829
 830 // Translate lane numbers from Q registers to D subregs.
 831 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 832   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 833 }]>;
 834 def SubReg_i16_lane : SDNodeXForm<imm, [{
 835   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 836 }]>;
 837 def SubReg_i32_lane : SDNodeXForm<imm, [{
 838   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 839 }]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // Instruction Classes
 843 //===----------------------------------------------------------------------===//
 844
 845 // Basic 2-register operations: single-, double- and quad-register.
 846 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 847            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 848            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 849   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 850         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 851         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 852 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 853            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 854            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 855   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 856         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 857         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 858 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 859            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 860            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 861   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 862         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 863         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 864
 865 // Basic 2-register intrinsics, both double- and quad-register.
 866 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 867               bits<2> op17_16, bits<5> op11_7, bit op4,
 868               InstrItinClass itin, string OpcodeStr, string Dt,
 869               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 870   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 871         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 872         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 873 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 874               bits<2> op17_16, bits<5> op11_7, bit op4,
 875               InstrItinClass itin, string OpcodeStr, string Dt,
 876               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 877   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 878         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 879         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 880
 881 // Narrow 2-register intrinsics.
 882 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 883               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 884               InstrItinClass itin, string OpcodeStr, string Dt,
 885               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 886   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 887         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 888         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 889
 890 // Long 2-register intrinsics (currently only used for VMOVL).
 891 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 892               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 893               InstrItinClass itin, string OpcodeStr, string Dt,
 894               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 895   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 896         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 897         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 898
 899 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 900 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 901   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 902         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 903         OpcodeStr, Dt, "$dst1, $dst2",
 904         "$src1 = $dst1, $src2 = $dst2", []>;
 905 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 906                   InstrItinClass itin, string OpcodeStr, string Dt>
 907   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 908         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 909         "$src1 = $dst1, $src2 = $dst2", []>;
 910
 911 // Basic 3-register operations: single-, double- and quad-register.
 912 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 913            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 914            SDNode OpNode, bit Commutable>
 915   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 916         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
 917         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 918   let isCommutable = Commutable;
 919 }
 920
 921 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 922            InstrItinClass itin, string OpcodeStr, string Dt,
 923            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 924   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 925         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 926         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 927         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 928   let isCommutable = Commutable;
 929 }
 930 // Same as N3VD but no data type.
 931 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 932            InstrItinClass itin, string OpcodeStr,
 933            ValueType ResTy, ValueType OpTy,
 934            SDNode OpNode, bit Commutable>
 935   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 936          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 937          OpcodeStr, "$dst, $src1, $src2", "",
 938          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 939   let isCommutable = Commutable;
 940 }
 941
 942 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 943              InstrItinClass itin, string OpcodeStr, string Dt,
 944              ValueType Ty, SDNode ShOp>
 945   : N3V<0, 1, op21_20, op11_8, 1, 0,
 946         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 947         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 948         [(set (Ty DPR:$dst),
 949               (Ty (ShOp (Ty DPR:$src1),
 950                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
 951   let isCommutable = 0;
 952 }
 953 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 954                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 955   : N3V<0, 1, op21_20, op11_8, 1, 0,
 956         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 957         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 958         [(set (Ty DPR:$dst),
 959               (Ty (ShOp (Ty DPR:$src1),
 960                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 961   let isCommutable = 0;
 962 }
 963
 964 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 965            InstrItinClass itin, string OpcodeStr, string Dt,
 966            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 967   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 968         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 969         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 970         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 971   let isCommutable = Commutable;
 972 }
 973 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 974            InstrItinClass itin, string OpcodeStr,
 975            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 976   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 977          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 978          OpcodeStr, "$dst, $src1, $src2", "",
 979          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 980   let isCommutable = Commutable;
 981 }
 982 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 983              InstrItinClass itin, string OpcodeStr, string Dt,
 984              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 985   : N3V<1, 1, op21_20, op11_8, 1, 0,
 986         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 987         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 988         [(set (ResTy QPR:$dst),
 989               (ResTy (ShOp (ResTy QPR:$src1),
 990                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 991                                                 imm:$lane)))))]> {
 992   let isCommutable = 0;
 993 }
 994 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 995                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 996   : N3V<1, 1, op21_20, op11_8, 1, 0,
 997         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 998         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 999         [(set (ResTy QPR:$dst),
1000               (ResTy (ShOp (ResTy QPR:$src1),
1001                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1002                                                 imm:$lane)))))]> {
1003   let isCommutable = 0;
1004 }
1005
1006 // Basic 3-register intrinsics, both double- and quad-register.
1007 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1008               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1009               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1010   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1011         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1012         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1013         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1014   let isCommutable = Commutable;
1015 }
1016 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1017                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1018   : N3V<0, 1, op21_20, op11_8, 1, 0,
1019         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1020         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1021         [(set (Ty DPR:$dst),
1022               (Ty (IntOp (Ty DPR:$src1),
1023                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1024                                            imm:$lane)))))]> {
1025   let isCommutable = 0;
1026 }
1027 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1028                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1029   : N3V<0, 1, op21_20, op11_8, 1, 0,
1030         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1031         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1032         [(set (Ty DPR:$dst),
1033               (Ty (IntOp (Ty DPR:$src1),
1034                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1035   let isCommutable = 0;
1036 }
1037
1038 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1039               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1040               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1041   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1042         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1043         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1044         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1045   let isCommutable = Commutable;
1046 }
1047 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1048                 string OpcodeStr, string Dt,
1049                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1050   : N3V<1, 1, op21_20, op11_8, 1, 0,
1051         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1052         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1053         [(set (ResTy QPR:$dst),
1054               (ResTy (IntOp (ResTy QPR:$src1),
1055                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1056                                                  imm:$lane)))))]> {
1057   let isCommutable = 0;
1058 }
1059 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1060                   string OpcodeStr, string Dt,
1061                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1062   : N3V<1, 1, op21_20, op11_8, 1, 0,
1063         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1064         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1065         [(set (ResTy QPR:$dst),
1066               (ResTy (IntOp (ResTy QPR:$src1),
1067                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1068                                                  imm:$lane)))))]> {
1069   let isCommutable = 0;
1070 }
1071
1072 // Multiply-Add/Sub operations: single-, double- and quad-register.
1073 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1074                 InstrItinClass itin, string OpcodeStr, string Dt,
1075                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1076   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1077         (outs DPR_VFP2:$dst),
1078         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1079         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1080
1081 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1082                 InstrItinClass itin, string OpcodeStr, string Dt,
1083                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1084   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1085         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1086         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1087         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1088                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1089 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1090                   string OpcodeStr, string Dt,
1091                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1092   : N3V<0, 1, op21_20, op11_8, 1, 0,
1093         (outs DPR:$dst),
1094         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1095         NVMulSLFrm, itin,
1096         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1097         [(set (Ty DPR:$dst),
1098               (Ty (ShOp (Ty DPR:$src1),
1099                         (Ty (MulOp DPR:$src2,
1100                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1101                                                      imm:$lane)))))))]>;
1102 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1103                     string OpcodeStr, string Dt,
1104                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1105   : N3V<0, 1, op21_20, op11_8, 1, 0,
1106         (outs DPR:$dst),
1107         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1108         NVMulSLFrm, itin,
1109         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1110         [(set (Ty DPR:$dst),
1111               (Ty (ShOp (Ty DPR:$src1),
1112                         (Ty (MulOp DPR:$src2,
1113                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1114                                                      imm:$lane)))))))]>;
1115
1116 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1117                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1118                 SDNode MulOp, SDNode OpNode>
1119   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1120         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1121         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1122         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1123                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1124 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1125                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1126                   SDNode MulOp, SDNode ShOp>
1127   : N3V<1, 1, op21_20, op11_8, 1, 0,
1128         (outs QPR:$dst),
1129         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1130         NVMulSLFrm, itin,
1131         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1132         [(set (ResTy QPR:$dst),
1133               (ResTy (ShOp (ResTy QPR:$src1),
1134                            (ResTy (MulOp QPR:$src2,
1135                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1136                                                         imm:$lane)))))))]>;
1137 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1138                     string OpcodeStr, string Dt,
1139                     ValueType ResTy, ValueType OpTy,
1140                     SDNode MulOp, SDNode ShOp>
1141   : N3V<1, 1, op21_20, op11_8, 1, 0,
1142         (outs QPR:$dst),
1143         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1144         NVMulSLFrm, itin,
1145         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1146         [(set (ResTy QPR:$dst),
1147               (ResTy (ShOp (ResTy QPR:$src1),
1148                            (ResTy (MulOp QPR:$src2,
1149                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1150                                                         imm:$lane)))))))]>;
1151
1152 // Neon 3-argument intrinsics, both double- and quad-register.
1153 // The destination register is also used as the first source operand register.
1154 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1155                InstrItinClass itin, string OpcodeStr, string Dt,
1156                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1157   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1158         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1159         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1160         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1161                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1162 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1163                InstrItinClass itin, string OpcodeStr, string Dt,
1164                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1165   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1166         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1167         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1168         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1169                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1170
1171 // Neon Long 3-argument intrinsic.  The destination register is
1172 // a quad-register and is also used as the first source operand register.
1173 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1174                InstrItinClass itin, string OpcodeStr, string Dt,
1175                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1176   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1177         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1178         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1179         [(set QPR:$dst,
1180           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1181 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1182                  string OpcodeStr, string Dt,
1183                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1184   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1185         (outs QPR:$dst),
1186         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1187         NVMulSLFrm, itin,
1188         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1189         [(set (ResTy QPR:$dst),
1190               (ResTy (IntOp (ResTy QPR:$src1),
1191                             (OpTy DPR:$src2),
1192                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1193                                                 imm:$lane)))))]>;
1194 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1195                    InstrItinClass itin, string OpcodeStr, string Dt,
1196                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1197   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1198         (outs QPR:$dst),
1199         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1200         NVMulSLFrm, itin,
1201         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1202         [(set (ResTy QPR:$dst),
1203               (ResTy (IntOp (ResTy QPR:$src1),
1204                             (OpTy DPR:$src2),
1205                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1206                                                 imm:$lane)))))]>;
1207
1208 // Narrowing 3-register intrinsics.
1209 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1210               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1211               Intrinsic IntOp, bit Commutable>
1212   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1213         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1214         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1215         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1216   let isCommutable = Commutable;
1217 }
1218
1219 // Long 3-register intrinsics.
1220 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1221               InstrItinClass itin, string OpcodeStr, string Dt,
1222               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1223   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1224         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1225         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1226         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1227   let isCommutable = Commutable;
1228 }
1229 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1230                 string OpcodeStr, string Dt,
1231                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1232   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1233         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1234         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1235         [(set (ResTy QPR:$dst),
1236               (ResTy (IntOp (OpTy DPR:$src1),
1237                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1238                                                 imm:$lane)))))]>;
1239 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1240                   InstrItinClass itin, string OpcodeStr, string Dt,
1241                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1242   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1243         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1244         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1245         [(set (ResTy QPR:$dst),
1246               (ResTy (IntOp (OpTy DPR:$src1),
1247                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1248                                                 imm:$lane)))))]>;
1249
1250 // Wide 3-register intrinsics.
1251 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1252               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1253               Intrinsic IntOp, bit Commutable>
1254   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1255         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1256         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1257         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1258   let isCommutable = Commutable;
1259 }
1260
1261 // Pairwise long 2-register intrinsics, both double- and quad-register.
1262 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1263                 bits<2> op17_16, bits<5> op11_7, bit op4,
1264                 string OpcodeStr, string Dt,
1265                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1266   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1267         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1268         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1269 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1270                 bits<2> op17_16, bits<5> op11_7, bit op4,
1271                 string OpcodeStr, string Dt,
1272                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1273   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1274         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1275         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1276
1277 // Pairwise long 2-register accumulate intrinsics,
1278 // both double- and quad-register.
1279 // The destination register is also used as the first source operand register.
1280 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1281                  bits<2> op17_16, bits<5> op11_7, bit op4,
1282                  string OpcodeStr, string Dt,
1283                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1284   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1285         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1286         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1287         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1288 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1289                  bits<2> op17_16, bits<5> op11_7, bit op4,
1290                  string OpcodeStr, string Dt,
1291                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1292   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1293         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1294         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1295         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1296
1297 // Shift by immediate,
1298 // both double- and quad-register.
1299 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1300              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1301              ValueType Ty, SDNode OpNode>
1302   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1303            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1304            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1305            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1306 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1307              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1308              ValueType Ty, SDNode OpNode>
1309   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1310            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1311            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1312            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1313
1314 // Long shift by immediate.
1315 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1316              string OpcodeStr, string Dt,
1317              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1318   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1319            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1320            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1321            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1322                                           (i32 imm:$SIMM))))]>;
1323
1324 // Narrow shift by immediate.
1325 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1326              InstrItinClass itin, string OpcodeStr, string Dt,
1327              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1328   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1329            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1330            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1331            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1332                                           (i32 imm:$SIMM))))]>;
1333
1334 // Shift right by immediate and accumulate,
1335 // both double- and quad-register.
1336 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1337                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1338   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1339            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1340            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1341            [(set DPR:$dst, (Ty (add DPR:$src1,
1342                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1343 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1344                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1345   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1346            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1347            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1348            [(set QPR:$dst, (Ty (add QPR:$src1,
1349                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1350
1351 // Shift by immediate and insert,
1352 // both double- and quad-register.
1353 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1354                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1355   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1356            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1357            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1358            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1359 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1360                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1361   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1362            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1363            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1364            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1365
1366 // Convert, with fractional bits immediate,
1367 // both double- and quad-register.
1368 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1369               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1370               Intrinsic IntOp>
1371   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1372            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1373            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1374            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1375 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1376               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1377               Intrinsic IntOp>
1378   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1379            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1380            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1381            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1382
1383 //===----------------------------------------------------------------------===//
1384 // Multiclasses
1385 //===----------------------------------------------------------------------===//
1386
1387 // Abbreviations used in multiclass suffixes:
1388 //   Q = quarter int (8 bit) elements
1389 //   H = half int (16 bit) elements
1390 //   S = single int (32 bit) elements
1391 //   D = double int (64 bit) elements
1392
1393 // Neon 2-register vector operations -- for disassembly only.
1394
1395 // First with only element sizes of 8, 16 and 32 bits:
1396 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1397                        bits<5> op11_7, bit op4, string opc, string Dt,
1398                        string asm> {
1399   // 64-bit vector types.
1400   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1401                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1402                   opc, !strconcat(Dt, "8"), asm, "", []>;
1403   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1404                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1405                   opc, !strconcat(Dt, "16"), asm, "", []>;
1406   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1407                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1408                   opc, !strconcat(Dt, "32"), asm, "", []>;
1409   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1410                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1411                   opc, "f32", asm, "", []> {
1412     let Inst{10} = 1; // overwrite F = 1
1413   }
1414
1415   // 128-bit vector types.
1416   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1417                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1418                   opc, !strconcat(Dt, "8"), asm, "", []>;
1419   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1420                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1421                   opc, !strconcat(Dt, "16"), asm, "", []>;
1422   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1423                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1424                   opc, !strconcat(Dt, "32"), asm, "", []>;
1425   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1426                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1427                   opc, "f32", asm, "", []> {
1428     let Inst{10} = 1; // overwrite F = 1
1429   }
1430 }
1431
1432 // Neon 3-register vector operations.
1433
1434 // First with only element sizes of 8, 16 and 32 bits:
1435 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1436                    InstrItinClass itinD16, InstrItinClass itinD32,
1437                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1438                    string OpcodeStr, string Dt,
1439                    SDNode OpNode, bit Commutable = 0> {
1440   // 64-bit vector types.
1441   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1442                    OpcodeStr, !strconcat(Dt, "8"),
1443                    v8i8, v8i8, OpNode, Commutable>;
1444   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1445                    OpcodeStr, !strconcat(Dt, "16"),
1446                    v4i16, v4i16, OpNode, Commutable>;
1447   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1448                    OpcodeStr, !strconcat(Dt, "32"),
1449                    v2i32, v2i32, OpNode, Commutable>;
1450
1451   // 128-bit vector types.
1452   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1453                    OpcodeStr, !strconcat(Dt, "8"),
1454                    v16i8, v16i8, OpNode, Commutable>;
1455   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1456                    OpcodeStr, !strconcat(Dt, "16"),
1457                    v8i16, v8i16, OpNode, Commutable>;
1458   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1459                    OpcodeStr, !strconcat(Dt, "32"),
1460                    v4i32, v4i32, OpNode, Commutable>;
1461 }
1462
1463 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1464   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1465                        v4i16, ShOp>;
1466   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1467                      v2i32, ShOp>;
1468   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1469                        v8i16, v4i16, ShOp>;
1470   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1471                      v4i32, v2i32, ShOp>;
1472 }
1473
1474 // ....then also with element size 64 bits:
1475 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1476                     InstrItinClass itinD, InstrItinClass itinQ,
1477                     string OpcodeStr, string Dt,
1478                     SDNode OpNode, bit Commutable = 0>
1479   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1480             OpcodeStr, Dt, OpNode, Commutable> {
1481   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1482                    OpcodeStr, !strconcat(Dt, "64"),
1483                    v1i64, v1i64, OpNode, Commutable>;
1484   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1485                    OpcodeStr, !strconcat(Dt, "64"),
1486                    v2i64, v2i64, OpNode, Commutable>;
1487 }
1488
1489
1490 // Neon Narrowing 2-register vector intrinsics,
1491 //   source operand element sizes of 16, 32 and 64 bits:
1492 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1493                        bits<5> op11_7, bit op6, bit op4,
1494                        InstrItinClass itin, string OpcodeStr, string Dt,
1495                        Intrinsic IntOp> {
1496   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1497                       itin, OpcodeStr, !strconcat(Dt, "16"),
1498                       v8i8, v8i16, IntOp>;
1499   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1500                       itin, OpcodeStr, !strconcat(Dt, "32"),
1501                       v4i16, v4i32, IntOp>;
1502   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1503                       itin, OpcodeStr, !strconcat(Dt, "64"),
1504                       v2i32, v2i64, IntOp>;
1505 }
1506
1507
1508 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1509 //   source operand element sizes of 16, 32 and 64 bits:
1510 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1511                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1512   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1513                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1514   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1515                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1516   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1517                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1518 }
1519
1520
1521 // Neon 3-register vector intrinsics.
1522
1523 // First with only element sizes of 16 and 32 bits:
1524 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1525                      InstrItinClass itinD16, InstrItinClass itinD32,
1526                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1527                      string OpcodeStr, string Dt,
1528                      Intrinsic IntOp, bit Commutable = 0> {
1529   // 64-bit vector types.
1530   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1531                       OpcodeStr, !strconcat(Dt, "16"),
1532                       v4i16, v4i16, IntOp, Commutable>;
1533   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1534                       OpcodeStr, !strconcat(Dt, "32"),
1535                       v2i32, v2i32, IntOp, Commutable>;
1536
1537   // 128-bit vector types.
1538   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1539                       OpcodeStr, !strconcat(Dt, "16"),
1540                       v8i16, v8i16, IntOp, Commutable>;
1541   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1542                       OpcodeStr, !strconcat(Dt, "32"),
1543                       v4i32, v4i32, IntOp, Commutable>;
1544 }
1545
1546 multiclass N3VIntSL_HS<bits<4> op11_8,
1547                        InstrItinClass itinD16, InstrItinClass itinD32,
1548                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1549                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1550   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1551                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1552   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1553                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1554   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1555                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1556   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1557                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1558 }
1559
1560 // ....then also with element size of 8 bits:
1561 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1562                       InstrItinClass itinD16, InstrItinClass itinD32,
1563                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1564                       string OpcodeStr, string Dt,
1565                       Intrinsic IntOp, bit Commutable = 0>
1566   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1567               OpcodeStr, Dt, IntOp, Commutable> {
1568   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1569                       OpcodeStr, !strconcat(Dt, "8"),
1570                       v8i8, v8i8, IntOp, Commutable>;
1571   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1572                       OpcodeStr, !strconcat(Dt, "8"),
1573                       v16i8, v16i8, IntOp, Commutable>;
1574 }
1575
1576 // ....then also with element size of 64 bits:
1577 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1578                        InstrItinClass itinD16, InstrItinClass itinD32,
1579                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1580                        string OpcodeStr, string Dt,
1581                        Intrinsic IntOp, bit Commutable = 0>
1582   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1583                OpcodeStr, Dt, IntOp, Commutable> {
1584   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1585                       OpcodeStr, !strconcat(Dt, "64"),
1586                       v1i64, v1i64, IntOp, Commutable>;
1587   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1588                       OpcodeStr, !strconcat(Dt, "64"),
1589                       v2i64, v2i64, IntOp, Commutable>;
1590 }
1591
1592 // Neon Narrowing 3-register vector intrinsics,
1593 //   source operand element sizes of 16, 32 and 64 bits:
1594 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1595                        string OpcodeStr, string Dt,
1596                        Intrinsic IntOp, bit Commutable = 0> {
1597   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1598                       OpcodeStr, !strconcat(Dt, "16"),
1599                       v8i8, v8i16, IntOp, Commutable>;
1600   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1601                       OpcodeStr, !strconcat(Dt, "32"),
1602                       v4i16, v4i32, IntOp, Commutable>;
1603   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1604                       OpcodeStr, !strconcat(Dt, "64"),
1605                       v2i32, v2i64, IntOp, Commutable>;
1606 }
1607
1608
1609 // Neon Long 3-register vector intrinsics.
1610
1611 // First with only element sizes of 16 and 32 bits:
1612 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1613                       InstrItinClass itin16, InstrItinClass itin32,
1614                       string OpcodeStr, string Dt,
1615                       Intrinsic IntOp, bit Commutable = 0> {
1616   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1617                       OpcodeStr, !strconcat(Dt, "16"),
1618                       v4i32, v4i16, IntOp, Commutable>;
1619   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1620                       OpcodeStr, !strconcat(Dt, "32"),
1621                       v2i64, v2i32, IntOp, Commutable>;
1622 }
1623
1624 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1625                         InstrItinClass itin, string OpcodeStr, string Dt,
1626                         Intrinsic IntOp> {
1627   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1628                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1629   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1630                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1631 }
1632
1633 // ....then also with element size of 8 bits:
1634 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1635                        InstrItinClass itin16, InstrItinClass itin32,
1636                        string OpcodeStr, string Dt,
1637                        Intrinsic IntOp, bit Commutable = 0>
1638   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1639                IntOp, Commutable> {
1640   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1641                       OpcodeStr, !strconcat(Dt, "8"),
1642                       v8i16, v8i8, IntOp, Commutable>;
1643 }
1644
1645
1646 // Neon Wide 3-register vector intrinsics,
1647 //   source operand element sizes of 8, 16 and 32 bits:
1648 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1649                        string OpcodeStr, string Dt,
1650                        Intrinsic IntOp, bit Commutable = 0> {
1651   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1652                       OpcodeStr, !strconcat(Dt, "8"),
1653                       v8i16, v8i8, IntOp, Commutable>;
1654   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1655                       OpcodeStr, !strconcat(Dt, "16"),
1656                       v4i32, v4i16, IntOp, Commutable>;
1657   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1658                       OpcodeStr, !strconcat(Dt, "32"),
1659                       v2i64, v2i32, IntOp, Commutable>;
1660 }
1661
1662
1663 // Neon Multiply-Op vector operations,
1664 //   element sizes of 8, 16 and 32 bits:
1665 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1666                         InstrItinClass itinD16, InstrItinClass itinD32,
1667                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1668                         string OpcodeStr, string Dt, SDNode OpNode> {
1669   // 64-bit vector types.
1670   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1671                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1672   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1673                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1674   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1675                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1676
1677   // 128-bit vector types.
1678   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1679                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1680   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1681                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1682   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1683                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1684 }
1685
1686 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1687                          InstrItinClass itinD16, InstrItinClass itinD32,
1688                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1689                          string OpcodeStr, string Dt, SDNode ShOp> {
1690   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1691                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1692   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1693                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1694   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1695                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1696                             mul, ShOp>;
1697   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1698                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1699                           mul, ShOp>;
1700 }
1701
1702 // Neon 3-argument intrinsics,
1703 //   element sizes of 8, 16 and 32 bits:
1704 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1705                        InstrItinClass itinD, InstrItinClass itinQ,
1706                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1707   // 64-bit vector types.
1708   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
1709                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1710   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
1711                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1712   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
1713                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1714
1715   // 128-bit vector types.
1716   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
1717                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1718   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
1719                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1720   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
1721                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1722 }
1723
1724
1725 // Neon Long 3-argument intrinsics.
1726
1727 // First with only element sizes of 16 and 32 bits:
1728 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1729                        InstrItinClass itin16, InstrItinClass itin32,
1730                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1731   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
1732                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1733   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
1734                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1735 }
1736
1737 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1738                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1739   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1740                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1741   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1742                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1743 }
1744
1745 // ....then also with element size of 8 bits:
1746 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1747                         InstrItinClass itin16, InstrItinClass itin32,
1748                         string OpcodeStr, string Dt, Intrinsic IntOp>
1749   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
1750   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
1751                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1752 }
1753
1754
1755 // Neon 2-register vector intrinsics,
1756 //   element sizes of 8, 16 and 32 bits:
1757 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1758                       bits<5> op11_7, bit op4,
1759                       InstrItinClass itinD, InstrItinClass itinQ,
1760                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1761   // 64-bit vector types.
1762   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1763                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1764   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1765                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1766   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1767                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1768
1769   // 128-bit vector types.
1770   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1771                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1772   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1773                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1774   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1775                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1776 }
1777
1778
1779 // Neon Pairwise long 2-register intrinsics,
1780 //   element sizes of 8, 16 and 32 bits:
1781 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1782                         bits<5> op11_7, bit op4,
1783                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1784   // 64-bit vector types.
1785   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1786                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1787   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1788                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1789   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1790                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1791
1792   // 128-bit vector types.
1793   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1794                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1795   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1796                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1797   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1798                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1799 }
1800
1801
1802 // Neon Pairwise long 2-register accumulate intrinsics,
1803 //   element sizes of 8, 16 and 32 bits:
1804 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1805                          bits<5> op11_7, bit op4,
1806                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1807   // 64-bit vector types.
1808   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1809                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1810   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1811                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1812   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1813                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1814
1815   // 128-bit vector types.
1816   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1817                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1818   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1819                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1820   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1821                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1822 }
1823
1824
1825 // Neon 2-register vector shift by immediate,
1826 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1827 //   element sizes of 8, 16, 32 and 64 bits:
1828 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1829                      InstrItinClass itin, string OpcodeStr, string Dt,
1830                      SDNode OpNode, Format f> {
1831   // 64-bit vector types.
1832   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1833                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1834     let Inst{21-19} = 0b001; // imm6 = 001xxx
1835   }
1836   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1837                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1838     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1839   }
1840   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1841                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1842     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1843   }
1844   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1845                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1846                              // imm6 = xxxxxx
1847
1848   // 128-bit vector types.
1849   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1850                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1851     let Inst{21-19} = 0b001; // imm6 = 001xxx
1852   }
1853   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1854                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1855     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1856   }
1857   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1858                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1859     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1860   }
1861   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1862                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1863                              // imm6 = xxxxxx
1864 }
1865
1866 // Neon Shift-Accumulate vector operations,
1867 //   element sizes of 8, 16, 32 and 64 bits:
1868 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1869                          string OpcodeStr, string Dt, SDNode ShOp> {
1870   // 64-bit vector types.
1871   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1872                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1873     let Inst{21-19} = 0b001; // imm6 = 001xxx
1874   }
1875   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1876                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1877     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1878   }
1879   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1880                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1881     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1882   }
1883   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1884                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1885                              // imm6 = xxxxxx
1886
1887   // 128-bit vector types.
1888   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1889                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1890     let Inst{21-19} = 0b001; // imm6 = 001xxx
1891   }
1892   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1893                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1894     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1895   }
1896   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1897                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1898     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1899   }
1900   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1901                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1902                              // imm6 = xxxxxx
1903 }
1904
1905
1906 // Neon Shift-Insert vector operations,
1907 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1908 //   element sizes of 8, 16, 32 and 64 bits:
1909 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1910                          string OpcodeStr, SDNode ShOp,
1911                          Format f> {
1912   // 64-bit vector types.
1913   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1914                         f, OpcodeStr, "8", v8i8, ShOp> {
1915     let Inst{21-19} = 0b001; // imm6 = 001xxx
1916   }
1917   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1918                         f, OpcodeStr, "16", v4i16, ShOp> {
1919     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1920   }
1921   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1922                         f, OpcodeStr, "32", v2i32, ShOp> {
1923     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1924   }
1925   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1926                         f, OpcodeStr, "64", v1i64, ShOp>;
1927                              // imm6 = xxxxxx
1928
1929   // 128-bit vector types.
1930   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1931                         f, OpcodeStr, "8", v16i8, ShOp> {
1932     let Inst{21-19} = 0b001; // imm6 = 001xxx
1933   }
1934   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1935                         f, OpcodeStr, "16", v8i16, ShOp> {
1936     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1937   }
1938   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1939                         f, OpcodeStr, "32", v4i32, ShOp> {
1940     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1941   }
1942   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1943                         f, OpcodeStr, "64", v2i64, ShOp>;
1944                              // imm6 = xxxxxx
1945 }
1946
1947 // Neon Shift Long operations,
1948 //   element sizes of 8, 16, 32 bits:
1949 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1950                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1951   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1952                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1953     let Inst{21-19} = 0b001; // imm6 = 001xxx
1954   }
1955   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1956                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1957     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1958   }
1959   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1960                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1961     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1962   }
1963 }
1964
1965 // Neon Shift Narrow operations,
1966 //   element sizes of 16, 32, 64 bits:
1967 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1968                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1969                       SDNode OpNode> {
1970   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1971                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1972     let Inst{21-19} = 0b001; // imm6 = 001xxx
1973   }
1974   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1975                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1976     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1977   }
1978   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1979                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1980     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1981   }
1982 }
1983
1984 //===----------------------------------------------------------------------===//
1985 // Instruction Definitions.
1986 //===----------------------------------------------------------------------===//
1987
1988 // Vector Add Operations.
1989
1990 //   VADD     : Vector Add (integer and floating-point)
1991 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1992                          add, 1>;
1993 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1994                      v2f32, v2f32, fadd, 1>;
1995 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1996                      v4f32, v4f32, fadd, 1>;
1997 //   VADDL    : Vector Add Long (Q = D + D)
1998 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
1999                             "vaddl", "s", int_arm_neon_vaddls, 1>;
2000 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2001                             "vaddl", "u", int_arm_neon_vaddlu, 1>;
2002 //   VADDW    : Vector Add Wide (Q = Q + D)
2003 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2004 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2005 //   VHADD    : Vector Halving Add
2006 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2007                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2008                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2009 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2010                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2011                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2012 //   VRHADD   : Vector Rounding Halving Add
2013 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2014                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2015                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2016 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2017                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2018                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2019 //   VQADD    : Vector Saturating Add
2020 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2021                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2022                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2023 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2024                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2025                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2026 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2027 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2028                             int_arm_neon_vaddhn, 1>;
2029 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2030 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2031                             int_arm_neon_vraddhn, 1>;
2032
2033 // Vector Multiply Operations.
2034
2035 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2036 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2037                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2038 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2039                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2040 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2041                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2042 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2043                      v2f32, v2f32, fmul, 1>;
2044 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2045                      v4f32, v4f32, fmul, 1>;
2046 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2047 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2048 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2049                        v2f32, fmul>;
2050
2051 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2052                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2053           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2054                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2055                                       (DSubReg_i16_reg imm:$lane))),
2056                               (SubReg_i16_lane imm:$lane)))>;
2057 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2058                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2059           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2060                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2061                                       (DSubReg_i32_reg imm:$lane))),
2062                               (SubReg_i32_lane imm:$lane)))>;
2063 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2064                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2065           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2066                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2067                                    (DSubReg_i32_reg imm:$lane))),
2068                            (SubReg_i32_lane imm:$lane)))>;
2069
2070 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2071 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2072                           IIC_VMULi16Q, IIC_VMULi32Q,
2073                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2074 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2075                             IIC_VMULi16Q, IIC_VMULi32Q,
2076                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2077 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2078                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2079                                                             imm:$lane)))),
2080           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2081                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2082                                          (DSubReg_i16_reg imm:$lane))),
2083                                  (SubReg_i16_lane imm:$lane)))>;
2084 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2085                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2086                                                             imm:$lane)))),
2087           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2088                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2089                                          (DSubReg_i32_reg imm:$lane))),
2090                                  (SubReg_i32_lane imm:$lane)))>;
2091
2092 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2093 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2094                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2095                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2096 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2097                               IIC_VMULi16Q, IIC_VMULi32Q,
2098                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2099 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2100                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2101                                                              imm:$lane)))),
2102           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2103                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2104                                           (DSubReg_i16_reg imm:$lane))),
2105                                   (SubReg_i16_lane imm:$lane)))>;
2106 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2107                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2108                                                              imm:$lane)))),
2109           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2110                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2111                                           (DSubReg_i32_reg imm:$lane))),
2112                                   (SubReg_i32_lane imm:$lane)))>;
2113
2114 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2115 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2116                             "vmull", "s", int_arm_neon_vmulls, 1>;
2117 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2118                             "vmull", "u", int_arm_neon_vmullu, 1>;
2119 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2120                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2121 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2122                              int_arm_neon_vmulls>;
2123 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2124                              int_arm_neon_vmullu>;
2125
2126 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2127 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2128                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2129 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2130                              "vqdmull", "s", int_arm_neon_vqdmull>;
2131
2132 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2133
2134 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2135 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2136                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2137 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2138                           v2f32, fmul, fadd>;
2139 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2140                           v4f32, fmul, fadd>;
2141 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2142                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2143 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2144                             v2f32, fmul, fadd>;
2145 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2146                             v4f32, v2f32, fmul, fadd>;
2147
2148 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2149                   (mul (v8i16 QPR:$src2),
2150                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2151           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2152                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2153                                       (DSubReg_i16_reg imm:$lane))),
2154                               (SubReg_i16_lane imm:$lane)))>;
2155
2156 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2157                   (mul (v4i32 QPR:$src2),
2158                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2159           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2160                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2161                                       (DSubReg_i32_reg imm:$lane))),
2162                               (SubReg_i32_lane imm:$lane)))>;
2163
2164 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2165                   (fmul (v4f32 QPR:$src2),
2166                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2167           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2168                            (v4f32 QPR:$src2),
2169                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2170                                    (DSubReg_i32_reg imm:$lane))),
2171                            (SubReg_i32_lane imm:$lane)))>;
2172
2173 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2174 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2175                              "vmlal", "s", int_arm_neon_vmlals>;
2176 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2177                              "vmlal", "u", int_arm_neon_vmlalu>;
2178
2179 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2180 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2181
2182 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2183 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2184                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2185 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2186
2187 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2188 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2189                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2190 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2191                           v2f32, fmul, fsub>;
2192 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2193                           v4f32, fmul, fsub>;
2194 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2195                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2196 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2197                             v2f32, fmul, fsub>;
2198 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2199                             v4f32, v2f32, fmul, fsub>;
2200
2201 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2202                   (mul (v8i16 QPR:$src2),
2203                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2204           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2205                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2206                                       (DSubReg_i16_reg imm:$lane))),
2207                               (SubReg_i16_lane imm:$lane)))>;
2208
2209 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2210                   (mul (v4i32 QPR:$src2),
2211                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2212           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2213                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2214                                       (DSubReg_i32_reg imm:$lane))),
2215                               (SubReg_i32_lane imm:$lane)))>;
2216
2217 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2218                   (fmul (v4f32 QPR:$src2),
2219                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2220           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2221                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2222                                    (DSubReg_i32_reg imm:$lane))),
2223                            (SubReg_i32_lane imm:$lane)))>;
2224
2225 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2226 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2227                              "vmlsl", "s", int_arm_neon_vmlsls>;
2228 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2229                              "vmlsl", "u", int_arm_neon_vmlslu>;
2230
2231 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2232 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2233
2234 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2235 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2236                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2237 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2238
2239 // Vector Subtract Operations.
2240
2241 //   VSUB     : Vector Subtract (integer and floating-point)
2242 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2243                          "vsub", "i", sub, 0>;
2244 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2245                      v2f32, v2f32, fsub, 0>;
2246 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2247                      v4f32, v4f32, fsub, 0>;
2248 //   VSUBL    : Vector Subtract Long (Q = D - D)
2249 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2250                             "vsubl", "s", int_arm_neon_vsubls, 1>;
2251 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2252                             "vsubl", "u", int_arm_neon_vsublu, 1>;
2253 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2254 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2255 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2256 //   VHSUB    : Vector Halving Subtract
2257 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2258                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2259                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2260 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2261                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2262                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2263 //   VQSUB    : Vector Saturing Subtract
2264 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2265                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2266                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2267 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2268                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2269                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2270 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2271 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2272                             int_arm_neon_vsubhn, 0>;
2273 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2274 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2275                             int_arm_neon_vrsubhn, 0>;
2276
2277 // Vector Comparisons.
2278
2279 //   VCEQ     : Vector Compare Equal
2280 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2281                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2282 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2283                      NEONvceq, 1>;
2284 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2285                      NEONvceq, 1>;
2286 // For disassembly only.
2287 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2288                             "$dst, $src, #0">;
2289
2290 //   VCGE     : Vector Compare Greater Than or Equal
2291 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2292                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2293 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2294                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2295 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2296                      NEONvcge, 0>;
2297 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2298                      NEONvcge, 0>;
2299 // For disassembly only.
2300 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2301                             "$dst, $src, #0">;
2302 // For disassembly only.
2303 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2304                             "$dst, $src, #0">;
2305
2306 //   VCGT     : Vector Compare Greater Than
2307 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2308                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2309 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2310                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2311 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2312                      NEONvcgt, 0>;
2313 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2314                      NEONvcgt, 0>;
2315 // For disassembly only.
2316 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2317                             "$dst, $src, #0">;
2318 // For disassembly only.
2319 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2320                             "$dst, $src, #0">;
2321
2322 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2323 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2324                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2325 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2326                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2327 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2328 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2329                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2330 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2331                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2332 //   VTST     : Vector Test Bits
2333 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2334                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2335
2336 // Vector Bitwise Operations.
2337
2338 def vnotd : PatFrag<(ops node:$in),
2339                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2340 def vnotq : PatFrag<(ops node:$in),
2341                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2342
2343
2344 //   VAND     : Vector Bitwise AND
2345 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2346                       v2i32, v2i32, and, 1>;
2347 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2348                       v4i32, v4i32, and, 1>;
2349
2350 //   VEOR     : Vector Bitwise Exclusive OR
2351 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2352                       v2i32, v2i32, xor, 1>;
2353 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2354                       v4i32, v4i32, xor, 1>;
2355
2356 //   VORR     : Vector Bitwise OR
2357 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2358                       v2i32, v2i32, or, 1>;
2359 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2360                       v4i32, v4i32, or, 1>;
2361
2362 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2363 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2364                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2365                      "vbic", "$dst, $src1, $src2", "",
2366                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2367                                                  (vnotd DPR:$src2))))]>;
2368 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2369                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2370                      "vbic", "$dst, $src1, $src2", "",
2371                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2372                                                  (vnotq QPR:$src2))))]>;
2373
2374 //   VORN     : Vector Bitwise OR NOT
2375 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2376                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2377                      "vorn", "$dst, $src1, $src2", "",
2378                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2379                                                 (vnotd DPR:$src2))))]>;
2380 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2381                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2382                      "vorn", "$dst, $src1, $src2", "",
2383                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2384                                                 (vnotq QPR:$src2))))]>;
2385
2386 //   VMVN     : Vector Bitwise NOT
2387 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2388                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2389                      "vmvn", "$dst, $src", "",
2390                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2391 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2392                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2393                      "vmvn", "$dst, $src", "",
2394                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2395 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2396 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2397
2398 //   VBSL     : Vector Bitwise Select
2399 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2400                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2401                      N3RegFrm, IIC_VCNTiD,
2402                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2403                      [(set DPR:$dst,
2404                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2405                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2406 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2407                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2408                      N3RegFrm, IIC_VCNTiQ,
2409                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2410                      [(set QPR:$dst,
2411                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2412                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2413
2414 //   VBIF     : Vector Bitwise Insert if False
2415 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2416 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2417                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2418                      N3RegFrm, IIC_VBINiD,
2419                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2420                      [/* For disassembly only; pattern left blank */]>;
2421 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2422                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2423                      N3RegFrm, IIC_VBINiQ,
2424                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2425                      [/* For disassembly only; pattern left blank */]>;
2426
2427 //   VBIT     : Vector Bitwise Insert if True
2428 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2429 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2430                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2431                      N3RegFrm, IIC_VBINiD,
2432                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2433                      [/* For disassembly only; pattern left blank */]>;
2434 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2435                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2436                      N3RegFrm, IIC_VBINiQ,
2437                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2438                      [/* For disassembly only; pattern left blank */]>;
2439
2440 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2441 // for equivalent operations with different register constraints; it just
2442 // inserts copies.
2443
2444 // Vector Absolute Differences.
2445
2446 //   VABD     : Vector Absolute Difference
2447 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2448                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2449                            "vabd", "s", int_arm_neon_vabds, 0>;
2450 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2451                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2452                            "vabd", "u", int_arm_neon_vabdu, 0>;
2453 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2454                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2455 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2456                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2457
2458 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2459 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2460                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2461 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2462                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2463
2464 //   VABA     : Vector Absolute Difference and Accumulate
2465 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2466                             "vaba", "s", int_arm_neon_vabas>;
2467 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2468                             "vaba", "u", int_arm_neon_vabau>;
2469
2470 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2471 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2472                              "vabal", "s", int_arm_neon_vabals>;
2473 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2474                              "vabal", "u", int_arm_neon_vabalu>;
2475
2476 // Vector Maximum and Minimum.
2477
2478 //   VMAX     : Vector Maximum
2479 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2480                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2481                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2482 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2483                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2484                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2485 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2486                         "vmax", "f32",
2487                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2488 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2489                         "vmax", "f32",
2490                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2491
2492 //   VMIN     : Vector Minimum
2493 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2494                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2495                            "vmin", "s", int_arm_neon_vmins, 1>;
2496 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2497                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2498                            "vmin", "u", int_arm_neon_vminu, 1>;
2499 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2500                         "vmin", "f32",
2501                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2502 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2503                         "vmin", "f32",
2504                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2505
2506 // Vector Pairwise Operations.
2507
2508 //   VPADD    : Vector Pairwise Add
2509 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2510                         "vpadd", "i8",
2511                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2512 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2513                         "vpadd", "i16",
2514                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2515 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2516                         "vpadd", "i32",
2517                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2518 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2519                         IIC_VBIND, "vpadd", "f32",
2520                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2521
2522 //   VPADDL   : Vector Pairwise Add Long
2523 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2524                              int_arm_neon_vpaddls>;
2525 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2526                              int_arm_neon_vpaddlu>;
2527
2528 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2529 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2530                               int_arm_neon_vpadals>;
2531 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2532                               int_arm_neon_vpadalu>;
2533
2534 //   VPMAX    : Vector Pairwise Maximum
2535 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2536                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2537 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2538                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2539 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2540                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2541 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2542                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2543 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2544                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2545 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2546                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2547 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2548                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2549
2550 //   VPMIN    : Vector Pairwise Minimum
2551 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2552                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2553 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2554                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2555 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2556                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2557 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2558                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2559 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2560                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2561 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2562                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2563 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2564                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2565
2566 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2567
2568 //   VRECPE   : Vector Reciprocal Estimate
2569 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2570                         IIC_VUNAD, "vrecpe", "u32",
2571                         v2i32, v2i32, int_arm_neon_vrecpe>;
2572 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2573                         IIC_VUNAQ, "vrecpe", "u32",
2574                         v4i32, v4i32, int_arm_neon_vrecpe>;
2575 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2576                         IIC_VUNAD, "vrecpe", "f32",
2577                         v2f32, v2f32, int_arm_neon_vrecpe>;
2578 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2579                         IIC_VUNAQ, "vrecpe", "f32",
2580                         v4f32, v4f32, int_arm_neon_vrecpe>;
2581
2582 //   VRECPS   : Vector Reciprocal Step
2583 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2584                         IIC_VRECSD, "vrecps", "f32",
2585                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2586 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2587                         IIC_VRECSQ, "vrecps", "f32",
2588                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2589
2590 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2591 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2592                          IIC_VUNAD, "vrsqrte", "u32",
2593                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2594 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2595                          IIC_VUNAQ, "vrsqrte", "u32",
2596                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2597 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2598                          IIC_VUNAD, "vrsqrte", "f32",
2599                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2600 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2601                          IIC_VUNAQ, "vrsqrte", "f32",
2602                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2603
2604 //   VRSQRTS  : Vector Reciprocal Square Root Step
2605 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2606                         IIC_VRECSD, "vrsqrts", "f32",
2607                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2608 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2609                         IIC_VRECSQ, "vrsqrts", "f32",
2610                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2611
2612 // Vector Shifts.
2613
2614 //   VSHL     : Vector Shift
2615 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2616                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2617                             "vshl", "s", int_arm_neon_vshifts, 0>;
2618 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2619                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2620                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2621 //   VSHL     : Vector Shift Left (Immediate)
2622 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2623                            N2RegVShLFrm>;
2624 //   VSHR     : Vector Shift Right (Immediate)
2625 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2626                            N2RegVShRFrm>;
2627 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2628                            N2RegVShRFrm>;
2629
2630 //   VSHLL    : Vector Shift Left Long
2631 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2632 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2633
2634 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2635 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2636                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2637                 ValueType OpTy, SDNode OpNode>
2638   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2639            ResTy, OpTy, OpNode> {
2640   let Inst{21-16} = op21_16;
2641 }
2642 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2643                           v8i16, v8i8, NEONvshlli>;
2644 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2645                           v4i32, v4i16, NEONvshlli>;
2646 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2647                           v2i64, v2i32, NEONvshlli>;
2648
2649 //   VSHRN    : Vector Shift Right and Narrow
2650 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2651                            NEONvshrn>;
2652
2653 //   VRSHL    : Vector Rounding Shift
2654 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2655                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2656                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2657 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2658                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2659                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2660 //   VRSHR    : Vector Rounding Shift Right
2661 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2662                            N2RegVShRFrm>;
2663 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2664                            N2RegVShRFrm>;
2665
2666 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2667 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2668                            NEONvrshrn>;
2669
2670 //   VQSHL    : Vector Saturating Shift
2671 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2672                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2673                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2674 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2675                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2676                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2677 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2678 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2679                            N2RegVShLFrm>;
2680 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2681                            N2RegVShLFrm>;
2682 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2683 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2684                            N2RegVShLFrm>;
2685
2686 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2687 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2688                            NEONvqshrns>;
2689 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2690                            NEONvqshrnu>;
2691
2692 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2693 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2694                            NEONvqshrnsu>;
2695
2696 //   VQRSHL   : Vector Saturating Rounding Shift
2697 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
2698                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2699                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
2700 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
2701                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2702                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
2703
2704 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2705 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2706                            NEONvqrshrns>;
2707 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2708                            NEONvqrshrnu>;
2709
2710 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2711 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2712                            NEONvqrshrnsu>;
2713
2714 //   VSRA     : Vector Shift Right and Accumulate
2715 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2716 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2717 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2718 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2719 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2720
2721 //   VSLI     : Vector Shift Left and Insert
2722 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2723 //   VSRI     : Vector Shift Right and Insert
2724 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2725
2726 // Vector Absolute and Saturating Absolute.
2727
2728 //   VABS     : Vector Absolute Value
2729 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2730                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2731                            int_arm_neon_vabs>;
2732 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2733                         IIC_VUNAD, "vabs", "f32",
2734                         v2f32, v2f32, int_arm_neon_vabs>;
2735 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2736                         IIC_VUNAQ, "vabs", "f32",
2737                         v4f32, v4f32, int_arm_neon_vabs>;
2738
2739 //   VQABS    : Vector Saturating Absolute Value
2740 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2741                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2742                            int_arm_neon_vqabs>;
2743
2744 // Vector Negate.
2745
2746 def vnegd  : PatFrag<(ops node:$in),
2747                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
2748 def vnegq  : PatFrag<(ops node:$in),
2749                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
2750
2751 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2752   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2753         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2754         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
2755 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2756   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2757         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2758         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
2759
2760 //   VNEG     : Vector Negate (integer)
2761 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2762 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2763 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2764 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2765 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2766 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2767
2768 //   VNEG     : Vector Negate (floating-point)
2769 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2770                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2771                     "vneg", "f32", "$dst, $src", "",
2772                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2773 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2774                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2775                     "vneg", "f32", "$dst, $src", "",
2776                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2777
2778 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
2779 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
2780 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
2781 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
2782 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
2783 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
2784
2785 //   VQNEG    : Vector Saturating Negate
2786 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2787                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2788                            int_arm_neon_vqneg>;
2789
2790 // Vector Bit Counting Operations.
2791
2792 //   VCLS     : Vector Count Leading Sign Bits
2793 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2794                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2795                            int_arm_neon_vcls>;
2796 //   VCLZ     : Vector Count Leading Zeros
2797 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2798                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2799                            int_arm_neon_vclz>;
2800 //   VCNT     : Vector Count One Bits
2801 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2802                         IIC_VCNTiD, "vcnt", "8",
2803                         v8i8, v8i8, int_arm_neon_vcnt>;
2804 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2805                         IIC_VCNTiQ, "vcnt", "8",
2806                         v16i8, v16i8, int_arm_neon_vcnt>;
2807
2808 // Vector Swap -- for disassembly only.
2809 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2810                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2811                      "vswp", "$dst, $src", "", []>;
2812 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2813                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2814                      "vswp", "$dst, $src", "", []>;
2815
2816 // Vector Move Operations.
2817
2818 //   VMOV     : Vector Move (Register)
2819
2820 let neverHasSideEffects = 1 in {
2821 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2822                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2823 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2824                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2825
2826 // Pseudo vector move instructions for QQ and QQQQ registers. This should
2827 // be expanded after register allocation is completed.
2828 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
2829                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2830
2831 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
2832                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2833 } // neverHasSideEffects
2834
2835 //   VMOV     : Vector Move (Immediate)
2836
2837 let isReMaterializable = 1 in {
2838 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2839                          (ins nModImm:$SIMM), IIC_VMOVImm,
2840                          "vmov", "i8", "$dst, $SIMM", "",
2841                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
2842 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2843                          (ins nModImm:$SIMM), IIC_VMOVImm,
2844                          "vmov", "i8", "$dst, $SIMM", "",
2845                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
2846
2847 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
2848                          (ins nModImm:$SIMM), IIC_VMOVImm,
2849                          "vmov", "i16", "$dst, $SIMM", "",
2850                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
2851 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
2852                          (ins nModImm:$SIMM), IIC_VMOVImm,
2853                          "vmov", "i16", "$dst, $SIMM", "",
2854                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
2855
2856 def VMOVv2i32 : N1ModImm<1, 0b000, {0,?,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
2857                          (ins nModImm:$SIMM), IIC_VMOVImm,
2858                          "vmov", "i32", "$dst, $SIMM", "",
2859                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
2860 def VMOVv4i32 : N1ModImm<1, 0b000, {0,?,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
2861                          (ins nModImm:$SIMM), IIC_VMOVImm,
2862                          "vmov", "i32", "$dst, $SIMM", "",
2863                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
2864
2865 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2866                          (ins nModImm:$SIMM), IIC_VMOVImm,
2867                          "vmov", "i64", "$dst, $SIMM", "",
2868                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
2869 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2870                          (ins nModImm:$SIMM), IIC_VMOVImm,
2871                          "vmov", "i64", "$dst, $SIMM", "",
2872                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
2873 } // isReMaterializable
2874
2875 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2876
2877 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2878                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2879                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2880                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2881                                            imm:$lane))]>;
2882 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2883                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2884                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2885                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2886                                            imm:$lane))]>;
2887 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2888                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2889                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2890                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2891                                            imm:$lane))]>;
2892 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2893                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2894                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2895                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2896                                            imm:$lane))]>;
2897 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2898                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2899                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2900                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2901                                            imm:$lane))]>;
2902 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2903 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2904           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2905                            (DSubReg_i8_reg imm:$lane))),
2906                      (SubReg_i8_lane imm:$lane))>;
2907 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2908           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2909                              (DSubReg_i16_reg imm:$lane))),
2910                      (SubReg_i16_lane imm:$lane))>;
2911 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2912           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2913                            (DSubReg_i8_reg imm:$lane))),
2914                      (SubReg_i8_lane imm:$lane))>;
2915 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2916           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2917                              (DSubReg_i16_reg imm:$lane))),
2918                      (SubReg_i16_lane imm:$lane))>;
2919 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2920           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2921                              (DSubReg_i32_reg imm:$lane))),
2922                      (SubReg_i32_lane imm:$lane))>;
2923 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2924           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2925                           (SSubReg_f32_reg imm:$src2))>;
2926 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2927           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2928                           (SSubReg_f32_reg imm:$src2))>;
2929 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2930 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2931 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2932           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2933
2934
2935 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2936
2937 let Constraints = "$src1 = $dst" in {
2938 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2939                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2940                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2941                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2942                                            GPR:$src2, imm:$lane))]>;
2943 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2944                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2945                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2946                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2947                                            GPR:$src2, imm:$lane))]>;
2948 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2949                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2950                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2951                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2952                                            GPR:$src2, imm:$lane))]>;
2953 }
2954 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2955           (v16i8 (INSERT_SUBREG QPR:$src1,
2956                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2957                                    (DSubReg_i8_reg imm:$lane))),
2958                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2959                   (DSubReg_i8_reg imm:$lane)))>;
2960 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2961           (v8i16 (INSERT_SUBREG QPR:$src1,
2962                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2963                                      (DSubReg_i16_reg imm:$lane))),
2964                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2965                   (DSubReg_i16_reg imm:$lane)))>;
2966 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2967           (v4i32 (INSERT_SUBREG QPR:$src1,
2968                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2969                                      (DSubReg_i32_reg imm:$lane))),
2970                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2971                   (DSubReg_i32_reg imm:$lane)))>;
2972
2973 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2974           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2975                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2976 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2977           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2978                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2979
2980 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2981 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2982 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2983           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2984
2985 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2986           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
2987 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2988           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
2989 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2990           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
2991
2992 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2993           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2994 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2995           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2996 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2997           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2998
2999 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3000           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3001                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3002                          dsub_0)>;
3003 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3004           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3005                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3006                          dsub_0)>;
3007 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3008           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3009                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3010                          dsub_0)>;
3011
3012 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3013
3014 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3015   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3016           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3017           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3018 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3019   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3020           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3021           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3022
3023 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3024 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3025 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3026 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3027 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3028 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3029
3030 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3031                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3032                       [(set DPR:$dst, (v2f32 (NEONvdup
3033                                               (f32 (bitconvert GPR:$src)))))]>;
3034 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3035                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3036                       [(set QPR:$dst, (v4f32 (NEONvdup
3037                                               (f32 (bitconvert GPR:$src)))))]>;
3038
3039 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3040
3041 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3042               ValueType Ty>
3043   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3044               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3045               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3046
3047 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3048               ValueType ResTy, ValueType OpTy>
3049   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3050               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3051               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3052                                       imm:$lane)))]>;
3053
3054 // Inst{19-16} is partially specified depending on the element size.
3055
3056 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3057 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3058 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3059 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3060 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3061 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3062 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3063 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3064
3065 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3066           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3067                                   (DSubReg_i8_reg imm:$lane))),
3068                            (SubReg_i8_lane imm:$lane)))>;
3069 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3070           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3071                                     (DSubReg_i16_reg imm:$lane))),
3072                             (SubReg_i16_lane imm:$lane)))>;
3073 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3074           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3075                                     (DSubReg_i32_reg imm:$lane))),
3076                             (SubReg_i32_lane imm:$lane)))>;
3077 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3078           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3079                                    (DSubReg_i32_reg imm:$lane))),
3080                            (SubReg_i32_lane imm:$lane)))>;
3081
3082 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3083                     (outs DPR:$dst), (ins SPR:$src),
3084                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3085                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3086
3087 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3088                     (outs QPR:$dst), (ins SPR:$src),
3089                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3090                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3091
3092 //   VMOVN    : Vector Narrowing Move
3093 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3094                             "vmovn", "i", int_arm_neon_vmovn>;
3095 //   VQMOVN   : Vector Saturating Narrowing Move
3096 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3097                             "vqmovn", "s", int_arm_neon_vqmovns>;
3098 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3099                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3100 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3101                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3102 //   VMOVL    : Vector Lengthening Move
3103 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3104                             int_arm_neon_vmovls>;
3105 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3106                             int_arm_neon_vmovlu>;
3107
3108 // Vector Conversions.
3109
3110 //   VCVT     : Vector Convert Between Floating-Point and Integers
3111 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3112                      v2i32, v2f32, fp_to_sint>;
3113 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3114                      v2i32, v2f32, fp_to_uint>;
3115 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3116                      v2f32, v2i32, sint_to_fp>;
3117 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3118                      v2f32, v2i32, uint_to_fp>;
3119
3120 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3121                      v4i32, v4f32, fp_to_sint>;
3122 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3123                      v4i32, v4f32, fp_to_uint>;
3124 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3125                      v4f32, v4i32, sint_to_fp>;
3126 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3127                      v4f32, v4i32, uint_to_fp>;
3128
3129 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3130 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3131                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3132 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3133                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3134 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3135                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3136 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3137                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3138
3139 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3140                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3141 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3142                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3143 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3144                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3145 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3146                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3147
3148 // Vector Reverse.
3149
3150 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3151
3152 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3153   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3154         (ins DPR:$src), IIC_VMOVD,
3155         OpcodeStr, Dt, "$dst, $src", "",
3156         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3157 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3158   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3159         (ins QPR:$src), IIC_VMOVD,
3160         OpcodeStr, Dt, "$dst, $src", "",
3161         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3162
3163 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3164 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3165 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3166 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3167
3168 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3169 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3170 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3171 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3172
3173 //   VREV32   : Vector Reverse elements within 32-bit words
3174
3175 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3176   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3177         (ins DPR:$src), IIC_VMOVD,
3178         OpcodeStr, Dt, "$dst, $src", "",
3179         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3180 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3181   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3182         (ins QPR:$src), IIC_VMOVD,
3183         OpcodeStr, Dt, "$dst, $src", "",
3184         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3185
3186 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3187 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3188
3189 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3190 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3191
3192 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3193
3194 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3195   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3196         (ins DPR:$src), IIC_VMOVD,
3197         OpcodeStr, Dt, "$dst, $src", "",
3198         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3199 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3200   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3201         (ins QPR:$src), IIC_VMOVD,
3202         OpcodeStr, Dt, "$dst, $src", "",
3203         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3204
3205 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3206 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3207
3208 // Other Vector Shuffles.
3209
3210 //   VEXT     : Vector Extract
3211
3212 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3213   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3214         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3215         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3216         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3217                                       (Ty DPR:$rhs), imm:$index)))]>;
3218
3219 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3220   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3221         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3222         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3223         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3224                                       (Ty QPR:$rhs), imm:$index)))]>;
3225
3226 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3227 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3228 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3229 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3230
3231 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3232 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3233 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3234 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3235
3236 //   VTRN     : Vector Transpose
3237
3238 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3239 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3240 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3241
3242 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3243 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3244 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3245
3246 //   VUZP     : Vector Unzip (Deinterleave)
3247
3248 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3249 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3250 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3251
3252 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3253 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3254 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3255
3256 //   VZIP     : Vector Zip (Interleave)
3257
3258 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3259 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3260 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3261
3262 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3263 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3264 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3265
3266 // Vector Table Lookup and Table Extension.
3267
3268 //   VTBL     : Vector Table Lookup
3269 def  VTBL1
3270   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3271         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3272         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3273         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3274 let hasExtraSrcRegAllocReq = 1 in {
3275 def  VTBL2
3276   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3277         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3278         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3279 def  VTBL3
3280   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3281         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3282         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3283 def  VTBL4
3284   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3285         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3286         NVTBLFrm, IIC_VTB4,
3287         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3288 } // hasExtraSrcRegAllocReq = 1
3289
3290 //   VTBX     : Vector Table Extension
3291 def  VTBX1
3292   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3293         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3294         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3295         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3296                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3297 let hasExtraSrcRegAllocReq = 1 in {
3298 def  VTBX2
3299   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3300         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3301         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3302 def  VTBX3
3303   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3304         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3305         NVTBLFrm, IIC_VTBX3,
3306         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3307         "$orig = $dst", []>;
3308 def  VTBX4
3309   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3310         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3311         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3312         "$orig = $dst", []>;
3313 } // hasExtraSrcRegAllocReq = 1
3314
3315 //===----------------------------------------------------------------------===//
3316 // NEON instructions for single-precision FP math
3317 //===----------------------------------------------------------------------===//
3318
3319 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3320   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3321               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3322                                                        SPR:$a, ssub_0))),
3323                               ssub_0)>;
3324
3325 class N3VSPat<SDNode OpNode, NeonI Inst>
3326   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3327               (EXTRACT_SUBREG (v2f32
3328                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3329                                                       SPR:$a, ssub_0),
3330                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3331                                                       SPR:$b, ssub_0))),
3332                               ssub_0)>;
3333
3334 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3335   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3336               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3337                                                    SPR:$acc, ssub_0),
3338                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3339                                                    SPR:$a, ssub_0),
3340                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3341                                                    SPR:$b, ssub_0)),
3342                               ssub_0)>;
3343
3344 // These need separate instructions because they must use DPR_VFP2 register
3345 // class which have SPR sub-registers.
3346
3347 // Vector Add Operations used for single-precision FP
3348 let neverHasSideEffects = 1 in
3349 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3350 def : N3VSPat<fadd, VADDfd_sfp>;
3351
3352 // Vector Sub Operations used for single-precision FP
3353 let neverHasSideEffects = 1 in
3354 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3355 def : N3VSPat<fsub, VSUBfd_sfp>;
3356
3357 // Vector Multiply Operations used for single-precision FP
3358 let neverHasSideEffects = 1 in
3359 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3360 def : N3VSPat<fmul, VMULfd_sfp>;
3361
3362 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3363 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3364 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3365
3366 //let neverHasSideEffects = 1 in
3367 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3368 //                           v2f32, fmul, fadd>;
3369 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3370
3371 //let neverHasSideEffects = 1 in
3372 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3373 //                           v2f32, fmul, fsub>;
3374 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3375
3376 // Vector Absolute used for single-precision FP
3377 let neverHasSideEffects = 1 in
3378 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3379                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3380                       "vabs", "f32", "$dst, $src", "", []>;
3381 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3382
3383 // Vector Negate used for single-precision FP
3384 let neverHasSideEffects = 1 in
3385 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3386                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3387                       "vneg", "f32", "$dst, $src", "", []>;
3388 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3389
3390 // Vector Maximum used for single-precision FP
3391 let neverHasSideEffects = 1 in
3392 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3393                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3394                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3395 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3396
3397 // Vector Minimum used for single-precision FP
3398 let neverHasSideEffects = 1 in
3399 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3400                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3401                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3402 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3403
3404 // Vector Convert between single-precision FP and integer
3405 let neverHasSideEffects = 1 in
3406 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3407                          v2i32, v2f32, fp_to_sint>;
3408 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3409
3410 let neverHasSideEffects = 1 in
3411 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3412                          v2i32, v2f32, fp_to_uint>;
3413 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3414
3415 let neverHasSideEffects = 1 in
3416 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3417                          v2f32, v2i32, sint_to_fp>;
3418 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3419
3420 let neverHasSideEffects = 1 in
3421 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3422                          v2f32, v2i32, uint_to_fp>;
3423 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3424
3425 //===----------------------------------------------------------------------===//
3426 // Non-Instruction Patterns
3427 //===----------------------------------------------------------------------===//
3428
3429 // bit_convert
3430 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3431 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3432 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3433 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3434 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3435 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3436 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3437 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3438 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3439 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3440 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3441 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3442 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3443 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3444 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3445 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3446 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3447 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3448 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3449 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3450 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3451 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3452 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3453 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3454 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3455 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3456 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3457 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3458 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3459 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3460
3461 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3462 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3463 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3464 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3465 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3466 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3467 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3468 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3469 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3470 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3471 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3472 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3473 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3474 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3475 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3476 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3477 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3478 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3479 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3480 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3481 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3482 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3483 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3484 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3485 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3486 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3487 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3488 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3489 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3490 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;